静電容量型MEMSセンサ
【課題】高感度でありながら小型であり、かつ、製造コストも削減できる静電容量型MEMSセンサを提供すること。
【解決手段】静電容量型MEMSセンサの一例としての静電容量型マイクロフォン1は、互いに対向する第1電極部Xおよび第2電極部Yを有している。静電容量型マイクロフォン1は、第1電極部Xとしての側壁12を有する凹所9が厚さ方向に掘り込まれた半導体基板2と、凹所9の深さ方向に沿う姿勢で第1電極部Xに対向するように凹所9内に配置され、凹所9の底面から離隔した底面20Cを有し、半導体基板2の材料からなる第2電極部Yとしての膜20と、膜20を半導体基板2に結合する絶縁膜21とを含む。
【解決手段】静電容量型MEMSセンサの一例としての静電容量型マイクロフォン1は、互いに対向する第1電極部Xおよび第2電極部Yを有している。静電容量型マイクロフォン1は、第1電極部Xとしての側壁12を有する凹所9が厚さ方向に掘り込まれた半導体基板2と、凹所9の深さ方向に沿う姿勢で第1電極部Xに対向するように凹所9内に配置され、凹所9の底面から離隔した底面20Cを有し、半導体基板2の材料からなる第2電極部Yとしての膜20と、膜20を半導体基板2に結合する絶縁膜21とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、静電容量型MEMSセンサに関する。
【背景技術】
【0002】
MEMS(Micro Electro Mechanical Systems)技術により作製されるセンサは、たとえば、マイクロフォンなどに用いられている。
特許文献1は、MEMS技術を用いて作製されるマイクロフォンを開示している。このマイクロフォンは、固定電極を構成する後プレートと、可動電極を構成するダイヤフラムと、ダイヤフラムを後プレートに保持する手段とを含む。後プレートは多数の孔を有している。同文献の図8には、シリコンウエハをエッチングして、シリコンウエハと一体化した後プレートを形成した構造が示されている。後プレートに対してシリコンウエハの裏面側にはキャビティが形成され、後プレートに対してシリコンウエハの表面側には隙間が形成される。シリコンウエハの表面には、前記隙間を介して後プレートに対向するように、窒化シリコンからなるダイヤフラムが配置されている。ダイヤフラムの表面には金属層が形成されている。音波が入力されると、ダイヤフラムが振動し、それに応じてダイヤフラムの表面の金属層と後プレートとの間の静電容量が変動する。これにより、音波を電気信号に変換できる。
【0003】
ダイヤフラムの形成は、シリコンウエハ表面に犠牲層としてのポリシリコン膜を形成する工程と、ポリシリコン膜上に窒化シリコン膜(ダイヤフラム)を形成する工程と、犠牲層としてのポリシリコン膜をエッチング除去して、ダイヤフラムの拘束を解く工程とを含む。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第3451593号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
静電容量型のセンサの感度を向上するためには、可動電極および固定電極の面積(対向面積)を大きくすることが好ましい。しかし、特許文献1の先行技術の構成では、電極の面積を大きくすると、それに応じて、素子サイズが大きくなる。したがって、1枚のシリコンウエハから作製できるマイクロフォン等のセンサの数が少なくなる。それに応じて、センサの製造コストが高くなる。
【0006】
また、特許文献1の先行技術の構成では、ダイヤフラムを可動状態で支持するために、犠牲層としてのポリシリコン層の形成が不可欠である。特許文献1には、「湿式蝕刻剤」を使用してポリシリコン層を除去する、と説明されているが、本願発明者が検証したところ、湿式エッチングでは、エッチング液の表面張力によって、ダイヤフラムがシリコンウエハ表面に付着してしまうことがわかった。そのため、実際には、犠牲層としてのポリシリコン層の除去は、フッ酸ベーパ等を用いた気相エッチングによらなければならない。しかし、気相エッチングは、高価なプロセスであるから、製造コストの削減を阻害する。
【0007】
この発明は、高感度でありながら小型であり、かつ、製造コストも削減できる静電容量型MEMSセンサを提供する。
【課題を解決するための手段】
【0008】
この発明の静電容量型MEMSセンサは、互いに対向する第1電極部および第2電極部を有する静電容量型MEMSセンサであって、前記第1電極部としての側壁を有する凹所が厚さ方向に掘り込まれた半導体基板と、前記凹所の深さ方向に沿う姿勢で前記第1電極部に対向するように前記凹所内に配置され、前記凹所の底面から離隔した下縁を有し、前記半導体基板の材料からなる、前記第2電極部としての膜と、前記膜を前記半導体基板に結合する絶縁膜とを含む(請求項1)。
【0009】
半導体基板の「厚さ方向」とは、半導体基板の主面に直交する方向(主面の法線方向)である。
この構成によれば、半導体基板の凹所内に配置された第2電極部としての膜は、その下縁が凹所の底面から浮いた状態で、絶縁膜によって半導体基板に結合されているので、自在に振動したり膨張収縮したりできる。そのため、この発明の静電容量型MEMSセンサでは、前記膜が可動電極となり、第1電極部としての側壁が固定電極となっていて、膜が振動や膨張収縮することに応じて、膜と側壁との間の静電容量が変動する。これにより、たとえば、音波によって膜が振動した場合には、その音波を電気信号に変換でき、温度や湿度の変化によって膜が膨張収縮した場合には、温度や湿度の変化を電気信号に変換できる。
【0010】
第2電極部は、半導体基板の主面に平行な方向に厚さを有しているとともに、半導体基板の主面の法線方向に沿う主面を有している。第2電極部は、凹所の深さ方向に沿う姿勢で凹所内に配置されていることから、半導体基板を水平に沿わせると、略垂直に延びる。そのため、第2電極部が重力の影響によって撓んで凹所の内側面に付着したりしないので、重力の影響を考慮することなく、第2電極部を薄くすることができる。これにより、第2電極部は、僅かな音波や温度や湿度の変化にも応答して、振動したり膨張収縮したりできる。つまり、静電容量型MEMSセンサの感度を向上することができる。また、凹所を深くすれば、凹所の深さ方向に第2電極部を拡大することができるので、第1電極部と第2電極部との対向面積を大きくすることができ、これによっても、静電容量型MEMSセンサの感度を向上することができる。
【0011】
また、凹所の深さ方向に第2電極部を大きくしても、半導体基板の厚さ方向から見た静電容量型MEMSセンサの大きさは変わらない。そのため、第2電極部を大きくしても、半導体基板の厚さ方向から見て、静電容量型MEMSセンサを小さく構成することができる。これにより、1枚の元基板(半導体ウエハ)から作製できる静電容量型MEMSセンサの数を増やすことができるので、それに応じて、静電容量型MEMSセンサの製造コストを削減できる。
【0012】
また、第1電極部および第2電極部は、ともに、半導体基板の材料からなる。そして、凹所を、その内側に第2電極部が配置されるように、半導体基板において厚さ方向に掘り込み、第2電極部の下端を凹所の底面から離隔させることで静電容量型MEMSセンサを製造できる。そのため、静電容量型MEMSセンサを製造する際、第2電極部を可動状態で支持するために、第1電極部と第2電極部との間に犠牲層を形成する工程や、この犠牲層を除去する工程は不要である。これによっても、静電容量型MEMSセンサの製造コストを削減できる。
【0013】
以上の結果、高感度でありながら小型であり、かつ、製造コストも削減できる静電容量型MEMSセンサを提供できる。
前記絶縁膜は、前記膜の少なくとも一側縁を前記凹所の前記第1電極部以外の側壁に結合していることが好ましい(請求項2)。この構成によれば、膜は、側壁に結合された一端縁を基端部として良好に振動したり膨張収縮したりできる。
【0014】
前記膜は、前記第1電極部側の第1空間と、前記第1電極部側とは反対側の第2空間とに前記凹所内の空間を区画していることが好ましい(請求項3)。
静電容量型MEMSセンサは、少なくとも前記第1空間を覆うように前記半導体基板上に配置された蓋部材をさらに含むことが好ましい(請求項4)。この構成によれば、第1空間が蓋部材によって凹所外から遮断されるので、第1空間内における第1電極部と第2電極部(膜)との間に凹所外からの異物が侵入して静電容量型MEMSセンサの感度が低下することを防止できる。
【0015】
静電容量型MEMSセンサは、前記第1空間および第2空間を覆うように前記半導体基板上に配置された蓋部材と、前記第2空間を前記凹所外の空間に連通させる開口部を有する状態で、前記蓋部材を前記半導体基板に結合する結合剤とをさらに含むことが好ましい(請求項5)。
この構成によれば、第1空間が蓋部材によって凹所外から遮断されるので、第1空間内における第1電極部と第2電極部(膜)との間に凹所外からの異物が侵入して静電容量型MEMSセンサの感度が低下することを防止できる。また、第2空間は、開口部によって凹所外の空間に連通することによって反響室となる。そのため、音波が開口部から第2空間に入って第2空間で反響し、これに応じて第2電極部が振動することで、この音波を電気信号に変換できる。そして、結合剤で蓋部材を半導体基板に結合すると開口部が同時に形成されることから、開口部を別途形成する工程を省略することができるので、それに応じて、静電容量型MEMSセンサの製造コストを削減できる。
【0016】
静電容量型MEMSセンサは、前記第1空間および第2空間を覆うように前記半導体基板上に配置され、前記第2空間を前記凹所外の空間に連通させる開口が形成された蓋部材をさらに含むことが好ましい(請求項6)。
この構成によれば、第1空間が蓋部材によって凹所外から遮断されるので、第1空間内における第1電極部と第2電極部(膜)との間に凹所外からの異物が侵入して静電容量型MEMSセンサの感度が低下することを防止できる。また、第2空間は、蓋部材に形成された開口によって凹所外の空間に連通することによって反響室となる。そのため、音波が開口から第2空間に入って第2空間で反響し、これに応じて第2電極部が振動することで、この音波を電気信号に変換できる。
【0017】
静電容量型MEMSセンサは、前記膜の前記第1電極部に対向する表面から前記第1電極部に向かって突出した突起をさらに含むことが好ましい(請求項7)。この構成によれば、突起は、膜の揺れ止めとして機能し、第1電極部に接触することによって膜の振動を減衰させることができる。
前記膜は、前記第1電極部に対向する表面に凹凸を有していることが好ましい(請求項8)。この構成によれば、膜の当該表面の面積が増えることによって膜(第2電極部)と第1電極部との対向面積が増えるとともに、膜の当該表面の凸部によって膜と第1電極部との対向間隔が狭くなるので、膜と第1電極との間の静電容量を大きくすることができる。これにより、静電容量型MEMSセンサの感度を向上することができる。また、膜の凸部が、膜の揺れ止めとして機能し、第1電極部に接触することによって膜の振動を減衰させることができる。
【0018】
前記第1電極部は、表面に凹凸を有していることが好ましい(請求項9)。この構成によれば、第1電極部の当該表面の面積が増えることによって膜(第2電極部)と第1電極部との対向面積が増えるとともに、第1電極部の当該表面の凸部によって膜と第1電極部との対向間隔が狭くなるので、膜と第1電極との間の静電容量を大きくすることができる。これにより、静電容量型MEMSセンサの感度を向上することができる。また、第1電極部の凸部が、膜の揺れ止めとして機能し、膜に接触することによって膜の振動を減衰させることができる。膜において第1電極部に対向する表面にも凹凸が形成されていれば、これらの効果を一層高めることができる。
【0019】
前記膜は、前記第1電極部に対向する表面に凹凸を有していて、前記膜の表面の凸部は、前記第1電極部の表面の凹部に嵌まり込み、前記第1電極部の表面の凸部は、前記膜の表面の凹部に嵌まり込んでいることが好ましい(請求項10)。この構成によれば、膜(第2電極部)と第1電極部との対向面積が増えるので、膜と第1電極部との間の静電容量を大きくすることができる。これにより、静電容量型MEMSセンサの感度を向上することができる。
【0020】
前記半導体基板に集積回路素子が形成されていることが好ましい(請求項11)。この構成によれば、静電容量型MEMSセンサの素子と集積回路素子とを1チップで構成すること(1チップ化)が可能となる。
前記静電容量型MEMSセンサは、前記膜を振動板とした静電容量型マイクロフォンであってもよい(請求項12)。この構成によれば、高感度でありながら小型であり、かつ、製造コストも削減できる静電容量型マイクロフォンを提供できる。
【図面の簡単な説明】
【0021】
【図1】図1は、本発明の一実施形態に係る静電容量型マイクロフォンの模式的な斜視図である。
【図2】図2は、静電容量型マイクロフォンの模式的な平面図である。
【図3】図3は、図2の切断面線III−IIIにおける模式的な断面図である。
【図4】図4(a)は、図1〜図3に示す静電容量型マイクロフォンの製造工程を示す模式的な平面図であり、図4(b)は、図4(a)の切断面線A−Aにおける模式的な断面図である。
【図5】図5(a)は、図4(a)の次の工程を示す模式的な平面図であり、図5(b)は、図5(a)の切断面線B−Bにおける模式的な断面図である。
【図6】図6(a)は、図5(a)の次の工程を示す模式的な平面図であり、図6(b)は、図6(a)の切断面線C−Cにおける模式的な断面図である。
【図7】図7(a)は、図6(a)の次の工程を示す模式的な平面図であり、図7(b)は、図7(a)の切断面線D−Dにおける模式的な断面図である。
【図8】図8(a)は、図7(a)の次の工程を示す模式的な平面図であり、図8(b)は、図8(a)の切断面線E−Eにおける模式的な断面図である。
【図9】図9(a)は、図8(a)の次の工程を示す模式的な平面図であり、図9(b)は、図9(a)の切断面線F−Fにおける模式的な断面図である。
【図10】図10(a)は、図9(a)の次の工程を示す模式的な平面図であり、図10(b)は、図10(a)の切断面線G−Gにおける模式的な断面図である。
【図11】図11(a)は、図10(a)の次の工程を示す模式的な平面図であり、図11(b)は、図11(a)の切断面線H−Hにおける模式的な断面図である。
【図12】図12(a)は、図11(a)の次の工程を示す模式的な平面図であり、図12(b)は、図12(a)の切断面線I−Iにおける模式的な断面図である。
【図13】図13(a)は、図12(a)の次の工程を示す模式的な平面図であり、図13(b)は、図13(a)の切断面線J−Jにおける模式的な断面図である。
【図14】図14(a)は、図13(a)の次の工程を示す模式的な平面図であり、図14(b)は、図14(a)の切断面線K−Kにおける模式的な断面図である。
【図15】図15(a)は、図14(a)の次の工程を示す模式的な平面図であり、図15(b)は、図15(a)の切断面線L−Lにおける模式的な断面図である。
【図16】図16は、本体側ウエハに蓋側ウエハを接合する途中の状態を示す模式的な斜視図である。
【図17】図17は、互いに接合された状態にある本体側ウエハおよび蓋側ウエハの平面図である。
【図18】図18は、第1の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図19】図19は、第2の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図20】図20は、第3の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図21】図21は、第4の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図22】図22は、第5の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図23】図23は、第6の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図24】図24は、第7の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図25】図25は、第8の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図26】図26は、第9の変形例に係る静電容量型マイクロフォンの模式的な斜視図である。
【発明を実施するための形態】
【0022】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
具体的には、本発明の静電容量型MEMSセンサとして、静電容量型マイクロフォンを例示して、当該マイクロフォンについて説明する。
図1は、本発明の一実施形態に係るマイクロフォンの模式的な斜視図である。図2は、マイクロフォンの模式的な平面図である。
【0023】
図1および図2を参照して、マイクロフォン1は、平面視四角形のチップ状に形成されている。マイクロフォン1は、半導体基板2および蓋部材3を備えている。
半導体基板2は、たとえば、5mΩ〜25mΩの低抵抗のSi(シリコン)からなり、所定の厚さを有している。半導体基板2の「厚さ方向」とは、半導体基板2の主面である表面2Aに直交する方向(表面2Aの法線方向)である。
【0024】
半導体基板2の厚さ方向から見た平面視において、半導体基板2には、マイクロフォン領域4と、マイクロフォン領域4を取り囲む集積回路領域5と、集積回路領域5を取り囲む端子領域6とが設定されている。集積回路領域5および端子領域6は、額縁状に形成されている。
蓋部材3は、たとえばSiからなり、半導体基板2上に配置され、マイクロフォン領域4および集積回路領域5の全域における半導体基板2の表面2Aを覆っている。蓋部材3の外側周縁部は、全周に亘って、集積回路領域5の外の端子領域6にはみ出ている。蓋部材3の外側周縁部において、端子領域6における半導体基板2の表面2Aに対向する面には、結合剤7(ドットを付した部分)が貼り付けられている。
【0025】
結合剤7は、たとえば、鉛を含有するガラスのフリットであり、スクリーン印刷によって、蓋部材3の外側周縁部に貼り付けられている。結合剤7は、蓋部材3の外側周縁部において全周に亘って設けられている訳でなく、蓋部材3の外側周縁部の周上1箇所には設けられていない。そのため、結合剤7全体は、蓋部材3の外側周縁部のほぼ全域を縁取る略C字形状をなしている。結合剤7は、平面視で集積回路領域5を取り囲むように、端子領域6における半導体基板2の表面2Aに貼り付いている。これにより、蓋部材3と半導体基板2とが結合されている。
【0026】
蓋部材3の外側周縁部における前記周上1箇所には、結合剤7が設けられていないので、この箇所における蓋部材3の外側周縁部と半導体基板2の表面2Aとの間には隙間がある。この隙間を、開口部8ということにする。開口部8は、蓋部材3と半導体基板2の表面2Aとの間において結合剤7に囲まれた空間を、マイクロフォン1の外部に連通させている。
【0027】
以下には、マイクロフォン領域4、集積回路領域5および端子領域6のそれぞれの領域におけるマイクロフォン1の構成を個別に説明する。
<マイクロフォン領域における構成>
マイクロフォン領域4には、半導体基板2の厚さ方向において半導体基板2の表面2Aから半導体基板2の厚さ途中まで掘り込まれた凹所9が形成されている。凹所9全体は、たとえば略長方形の平断面を有する直方体形状である。凹所9の深さは、たとえば500μmである。凹所9は、蓋部材3と半導体基板2の表面2Aとの間の空間に連通している。この空間をマイクロフォン1の外部に連通させている開口部8は、凹所9を、マイクロフォン1の外部(つまり、凹所9外の空間)に連通させている。
【0028】
マイクロフォン領域4における半導体基板2において、凹所9の内面(底面を除く)を区画する部分を側壁10といい、凹所9の底面を区画する部分を底壁11という。側壁10には、平面視における凹所9の長手方向において対向する1対の側壁12と、平面視における凹所9の短手方向において対向する1対の側壁13とを含んでいる。
図3は、図2の切断面線III−IIIにおける模式的な断面図である。
【0029】
図3を参照して、マイクロフォン1は、マイクロフォン領域4において、膜20と、絶縁膜21(図1および図2参照)と、第1配線層22と、第2配線層23と、絶縁層24と、パッシベーション層25と、絶縁部材26とを備えている。これらの部材および凹所9は、マイクロフォン領域4においてマイクロフォン素子30を構成している。
膜20は、半導体基板2の材料(ここでは、Si)からなる薄膜であり、可撓性を有する。膜20の厚さは、たとえば1μmである。膜20は、凹所9の深さ方向に沿う姿勢で凹所9内に配置されている。平面視において、膜20の厚さ方向は、半導体基板2の表面2Aに平行な方向、詳しくは、凹所9の長手方向に一致している(図2参照)。膜20において、その厚さ方向と直交する方向に沿って延びる1対の面(図3における左右の面)を主面20Aとし、図3における上面を天面20Bとし、図3における下面を底面20Cとする。天面20Bは、半導体基板2の表面2Aと面一になっている。底面20Cは、膜20の下縁であり、凹所9の底面(前述した底壁11)から天面20B側へ離隔している。
【0030】
膜20は、平面視における凹所9の短手方向において対向する1対の側壁13間に架設されており、凹所9の短手方向において長手である(図2参照)。凹所9の長手方向において対向する1対の側壁12において、図3で左側の側壁12を第1電極部Xとすると、膜20は、凹所9内において第1電極部X側に偏った位置に配置されている。これにより、凹所9内の空間は、膜20によって、第1電極部X側の第1空間9Aと、第1電極部X側とは反対側の第2空間9Bとに区画されている。膜20の底面20Cが凹所9の底面から離隔しているので、第1空間9Aと第2空間9Bとは、膜20の底面20Cと凹所9の底面との間の隙間を介して互いに連通している。
【0031】
なお、第1電極部Xが側壁12に設けられているのに対して、1対の側壁13には、第1電極部Xが設けられていない。
前述した蓋部材3は、第1空間9Aおよび第2空間9Bを半導体基板2の表面2A側から覆っている。また、前述した開口部8は、第1空間9Aよりも第2空間9Bに近い側に形成されていて、第2空間9Bをマイクロフォン1の外部に連通させている。
【0032】
前述した第1電極部Xに対応して、膜20を第2電極部Yと呼ぶことがある。膜20(第2電極部Y)では、第1電極X側の主面20Aが、第1電極部Xに対して、第1空間9Aを挟んで対向している。
図1に示す絶縁膜21は、たとえばSiO2(酸化シリコン)からなる。絶縁膜21は、膜20の長手方向両側に1つずつ設けられている。図1の姿勢を基準として、右側の絶縁膜21は、この絶縁膜21側の側壁13と膜20との間に介在されていて、膜20の右側の一側縁を当該側壁13に結合している。図1の姿勢を基準として、左側の絶縁膜21は、この絶縁膜21側における膜20の端縁(左端縁)から右側へ離れた位置に設けられている。このように、1対の側壁13間に架設された膜20において1対の絶縁膜21に挟まれた部分は、1対の絶縁膜21によって、1対の側壁13(半導体基板2)に結合されているとともに、1対の側壁13から分離絶縁されている。
【0033】
第1配線層22は、たとえばAl(アルミニウム)からなる。第1配線層22は、膜20の天面20B上および半導体基板2の表面2A上に跨って形成されている。第1配線層22は、一端部22Aおよび他端部22Bを有していて、一端部22Aおよび他端部22Bをつなぐように形成されている。一端部22Aは、膜20の天面20Bにおいて1対の絶縁膜21に挟まれた領域上に設けられている。他端部22Bは、接続端子70として、図1の左奥側の端子領域6における半導体基板2の表面2A上に設けられている。第1配線層22は、図1における左側の絶縁膜21を跨いでいる。
【0034】
第2配線層23は、第1配線層22と同じ材料からなる。第2配線層23は、半導体基板2の表面2A上に形成されている。第2配線層23は、一端部23Aおよび他端部23Bを有していて、一端部23Aおよび他端部23Bをつなぐように形成されている。一端部23Aは、半導体基板2の表面2A上において第1電極部Xと一致する領域に配置されている。他端部23Bは、接続端子70として、図1の左奥側の端子領域6における半導体基板2の表面2A上に設けられている。
【0035】
図3を参照して、絶縁層24は、たとえばSiO2からなる。絶縁層24は、マイクロフォン領域4における半導体基板2の表面2Aおよび膜20の天面20Bにおいて、第1配線層22および第2配線層23が形成されていない全領域に形成されている。
パッシベーション層25は、たとえばSiO2からなる。パッシベーション層25は、第1配線層22、第2配線層23および絶縁層24上に積層されている。
【0036】
絶縁部材26は、たとえばSiO2からなる。絶縁部材26は、凹所9の内面(底面を除く)の全領域と、膜20の1対の主面20Aの全領域とに形成されている。また、絶縁部材26は、絶縁層24およびパッシベーション層25のそれぞれにおいて凹所9の内面および主面20Aに連続する端面の全領域にも形成されている。
なお、絶縁層24およびパッシベーション層25は、説明の便宜上、図1および図2では図示されていない。
【0037】
第1配線層22および第2配線層23のそれぞれにバイアス電圧が与えられると、第1電極部Xと第2電極部Yとの電位差が一定になる。この状態で、マイクロフォン1に音波(音圧)が入力されると、音波は、開口部8から凹所9の第2空間9Bに進入して、第2空間9Bで反響する。すると、第2電極部Yが振動板となって振動する。これにより、第1電極部Xと第2電極部Yとの間隔が変化するので、第1電極部Xと第2電極部Yとの間の静電容量が変化する。この静電容量の変化に基づいて、マイクロフォン素子30は、音波を検出することができる。
<集積回路領域における構成>
集積回路領域5には、集積回路素子40が形成されている。つまり、半導体基板2には、マイクロフォン素子30だけでなく、集積回路素子40が形成されているので、マイクロフォン素子30と集積回路素子40とを1チップで構成すること(1チップ化)が可能である。
【0038】
集積回路素子40は、CMOS(Complementary Metal Oxide Semiconductor)デバイスを含む。より具体的には、集積回路素子40は、半導体基板2上に形成されたnチャネルMOSFET(Negative-channel Metal Oxide Semiconductor Field Effect Transistor)41およびpチャネルMOSFET(Positive-channel Metal Oxide Semiconductor Field Effect Transistor)42を含んでいる。集積回路素子40は、マイクロフォン素子30での静電容量の変化量に応じた信号を処理等するために用いることができる。
【0039】
半導体基板2において、nチャネルMOSFET41が形成されるnMOS領域43と、pチャネルMOSFET42が形成されるpMOS領域44とは、素子分離部45により、それぞれ周囲から分離絶縁されている。
素子分離部45は、半導体基板2にその表面2Aから比較的浅く掘り下がったトレンチ(シャロートレンチ46)を形成し、そのシャロートレンチ46の内面に熱酸化法により熱酸化膜47を形成した後、CVD(Chemical Vapor Deposition:化学的気相成長)法により絶縁体48(たとえば、SiO2)をシャロートレンチ46内に堆積させることにより形成されている。
【0040】
nMOS領域43には、p型ウェル49が形成されている。p型ウェル49の深さは、シャロートレンチ46の深さよりも大きい。p型ウェル49の表層部には、チャネル領域50を挟んで、n型のソース領域51およびn型のドレイン領域52が形成されている。ソース領域51およびドレイン領域52のチャネル領域50側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、nチャネルMOSFET41では、LDD(Lightly Doped Drain)構造が適用されている。
【0041】
チャネル領域50上には、ゲート絶縁膜53が設けられている。このゲート絶縁膜53は、前述した絶縁層24と同一層に形成されている。
ゲート絶縁膜53上には、ゲート電極54が設けられている。ゲート電極54は、n型のPoly−Si(多結晶シリコン)からなる。
ゲート絶縁膜53およびゲート電極54の周囲には、サイドウォール55が形成されている。サイドウォール55は、SiN(窒化シリコン)からなる。
【0042】
ソース領域51、ドレイン領域52およびゲート電極54の表面には、それぞれシリサイド56〜58が形成されている。
pMOS領域44には、n型ウェル59が形成されている。n型ウェル59の深さは、シャロートレンチ46の深さよりも大きい。n型ウェル59の表層部には、チャネル領域60を挟んで、p型のソース領域61およびp型のドレイン領域62が形成されている。ソース領域61およびドレイン領域62のチャネル領域60側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、pチャネルMOSFET42では、LDD構造が適用されている。
【0043】
チャネル領域60上には、ゲート絶縁膜63が形成されている。ゲート絶縁膜63は、SiO2からなる。
ゲート絶縁膜63上には、ゲート電極64が形成されている。ゲート電極64は、p型のPoly−Siからなる。
ゲート絶縁膜63およびゲート電極64の周囲には、サイドウォール65が形成されている。サイドウォール65は、窒化シリコンからなる。
【0044】
ソース領域61、ドレイン領域62およびゲート電極64の表面には、それぞれシリサイド66〜68が形成されている。
そして、半導体基板2の表面2A上には、第3配線層69が形成されている。第3配線層69は、前述した第1配線層22および第2配線層23と同じ材料からなり、これらの層と同一層に形成されている。第3配線層69は、隣り合うnチャネルMOSFET41およびpチャネルMOSFET42のドレイン領域52,62に跨って形成されていて、ドレイン領域52,62を電気的に接続している。
【0045】
また、図示していないが、集積回路領域5には、ソース領域51,61およびゲート電極54,64のそれぞれにつながった配線層が形成されており、当該配線層および第3配線層69のそれぞれの一部は、接続端子70として、端子領域6に配置されている(図1参照)。
半導体基板2の表面2A上には、前述したパッシベーション層25が積層されている。パッシベーション層25は、集積回路領域5における半導体基板2の表面2Aだけでなく、ゲート電極54,64の周りのサイドウォール55,65、シリサイド58,68および第3配線層69も覆っている。
<端子領域における構成>
図1を参照して、端子領域6には、前述した接続端子70が配置されている。図1では、間隔を隔てて一列に並んだ4つの接続端子70からなる組が、マイクロフォン領域4および集積回路領域5を挟んで2組設けられている。
【0046】
また、マイクロフォン領域4および集積回路領域5と同様に、端子領域6における半導体基板2の表面2Aにも、パッシベーション層25(図3参照)が積層されている。端子領域6におけるパッシベーション層25には、各接続端子70をパッドとして露出させる開口71が形成されている。パッドとして露出した各接続端子70は、たとえば、ボンディングワイヤ(図示せず)などにより外部の電極パッド(図示せず)と電気的に接続される。
<マイクロフォンの製造方法>
図4〜図17は、マイクロフォンの製造工程を示す図である。
【0047】
次に、図4〜図17を参照して、前述したマイクロフォン1の製造工程を工程順に説明する。
まず、図4に示すように、公知の方法により、半導体基板2を作製する。半導体基板2全体は、所定の厚さを有するSiの円板である(図16参照)。マイクロフォン1は、多数がまとまった状態で、1枚の半導体基板(シリコンウエハ)2上で一括して形成される。図4(a)は、1枚の半導体基板2において、1つのマイクロフォン1が作製される領域を抜き出した平面図である。当該領域をマイクロフォン形成領域35ということにする。マイクロフォン形成領域35は、半導体基板2において多数設けられ、所定の配置パターンで離散配置されている(図16参照)。各マイクロフォン形成領域35から1つのマイクロフォン1が形成される。
【0048】
そして、図4(b)に示すように、集積回路領域5における半導体基板2に、公知のCMOS技術により、nチャネルMOSFET41およびpチャネルMOSFET42の一部を形成する。図4(b)では、集積回路領域5における半導体基板2に、素子分離部45と、p型ウェル49と、n型ウェル59と、チャネル領域50,60と、ソース領域51,61と、ドレイン領域52,62と、シリサイド56,57,66,67とが形成されている。
【0049】
次いで、図5に示すように、レジストパターン(図示せず)をマスクとする異方性のディープRIE(Reactive Ion Etching:反応性イオンエッチング)により、マイクロフォン領域4における半導体基板2を、表面2Aから半導体基板2の厚さ途中まで掘り下げてトレンチ75を形成する。トレンチ75は、1対の絶縁膜21(図1および図2参照)に一致する2箇所の位置に形成される。
【0050】
次いで、図6に示すように、熱酸化法により、各トレンチ75の内面を熱酸化し、各トレンチ75内をSiO2で埋め尽くす。これにより、各トレンチ75内に、SiO2からなる絶縁膜21が形成される。
次いで、CVD法により、マイクロフォン領域4および集積回路領域5における半導体基板2の表面2Aに、SiO2からなる膜(SiO2膜)を形成する。そして、レジストパターン(図示せず)をマスクとするエッチングにより、集積回路領域5におけるSiO2膜を選択的に除去する。その結果、図7(b)に示すように、マイクロフォン領域4における半導体基板2の表面2Aの全領域に形成されたSiO2膜は、前述した絶縁層24となり、集積回路領域5において残ったSiO2膜は、前述したゲート絶縁膜53,63となる。
【0051】
次いで、図8(b)に示すように、レジストパターン(図示せず)をマスクとするエッチングにより、マイクロフォン領域4における絶縁層24を選択的に除去し、絶縁層24に、開口76を形成する。開口76は、前述した第1配線層22の一端部22Aおよび第2配線層23の一端部23Aのそれぞれと一致する2箇所の位置に形成されている(図2および図8(a)参照)。2つある開口76のうち、一方(図8では右側)の開口76は、1対の絶縁膜21の間に形成されている。各開口76から半導体基板2の表面2Aが露出されている。なお、図8(b)では、参考のため、絶縁膜21を図示している。
【0052】
次いで、スパッタ法により、半導体基板2の表面2A上、絶縁層24上およびゲート絶縁膜53,63上に、Alが選択的に堆積され、Alの堆積層が、公知のパターニング技術によってパターニングされる。これにより、図9に示すように、絶縁層24上に、第1配線層22および第2配線層23が形成され(図9(a)参照)、集積回路領域5における半導体基板2の表面2A上に、前述した第3配線層69が形成される(図9(b)参照)。第1配線層22の一端部22Aは、1対の絶縁膜21の間の開口76(図9では右側の開口76)に入り込んでいて、この開口76から露出された半導体基板2の表面2Aに接触している(図9(b)参照)。第2配線層23の一端部23Aは、1対の絶縁膜21の間の開口76とは別の開口76(図9では左側の開口76)に入り込んでいて、この開口76から露出された半導体基板2の表面2Aに接触している(図9(b)参照)。
【0053】
次いで、図10(b)に示すように、集積回路領域5における半導体基板2に、公知のCMOS技術により、nチャネルMOSFET41およびpチャネルMOSFET42の一部を形成する。図10(b)では、新たに、ゲート電極54,64と、サイドウォール55,65と、シリサイド58,68とが形成されている。
次いで、図11(b)に示すように、CVD法により、半導体基板2の表面2Aの全領域に、パッシベーション層25が形成される。そして、レジストパターン(図示せず)をマスクとするエッチングにより、パッシベーション層25に、前述した各接続端子70をそれぞれパッドとして露出させる開口71が形成される(図11(a)参照)。パッシベーション層25が形成されることにより、集積回路領域5では、集積回路素子40が完成する。
【0054】
次いで、図12に示すように、レジストパターン(図示せず)をマスクとするエッチングにより、マイクロフォン領域4において、パッシベーション層25、絶縁層24および半導体基板2が、この順番で掘り下げられ、これにより、トレンチ77が形成される。トレンチ77は、1対の絶縁膜21を挟む位置に形成されており、合計で2つある。2つのトレンチ77のうち、一方の第1トレンチ77Aは、第1配線層22と第2配線層23との間の領域に形成され、他方の第2トレンチ77Bは、第1配線層22に対する第1トレンチ77Aの反対側の領域に形成されている。詳しくは、第1トレンチ77Aは、前述した第1空間9Aと一致する位置に形成され、第2トレンチ77Bは、前述した第2空間9Bと一致する位置に形成されている(図1および図2参照)。平面視において、第1トレンチ77Aは、第1空間9Aと同じ大きさであり、第2トレンチ77Bは、第2空間9Bと同じ大きさである。
【0055】
1対の絶縁膜21のそれぞれにおいて、第1トレンチ77A側の端面は、第1トレンチ77A内に露出されていて、第2トレンチ77B側の端面は、第2トレンチ77B内に露出されている。
半導体基板2において第1トレンチ77Aと第2トレンチ77Bとに挟まれた部分は、前述した膜20(図1〜図3参照)と同じ薄さの膜状部分78となっている。膜状部分78は、第1トレンチ77Aと第2トレンチ77Bとを完全に仕切った状態で、膜状部分78以外の半導体基板2と一体化されている。
【0056】
次いで、CVD法により、図13(b)に示すように、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの内面の全領域に、SiO2からなる膜(SiO2膜)79を形成する。
次いで、レジストパターン(図示せず)をマスクとするエッチング(RIE)により、図14(b)に示すように、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの底面におけるSiO2膜79だけを選択的に除去する。第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの内側面(底面以外の面)に残ったSiO2膜79は、前述した絶縁部材26となる(図3参照)。第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの底面からは、半導体基板2が露出されている。
【0057】
次いで、半導体基板2の表面2A側から第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの内部にエッチング剤が導入される(等方性エッチング)。
たとえば、プラズマエッチング等のドライエッチングを適用する場合にはエッチンガスが第1トレンチ77Aおよび第2トレンチ77Bに導入される。また、ウェットエッチングを適用する場合にはエッチング液が第1トレンチ77Aおよび第2トレンチ77Bに導入される。
【0058】
これにより、パッシベーション層25と、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの内側面の絶縁部材26とをマスクとして、半導体基板2における第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの底の周囲の基板材料が等方的にエッチングされる。具体的には、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの底を起点として、半導体基板2が、その厚さ方向と、厚さ方向に直交する方向とにエッチングされる。
【0059】
そのため、半導体基板2において第1トレンチ77Aおよび第2トレンチ77Bの内側面の絶縁部材26よりも深い位置にある部分がエッチングされる。すると、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの底面が、それぞれのトレンチの内側面よりも外側へ広がっていく。これに応じて、半導体基板2において膜状部分78の下端部(第1トレンチ77Aおよび第2トレンチ77Bの底側の端部)につながっている部分が、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの側から削られていく。
【0060】
このような等方性エッチングの結果、図15(b)に示すように、第1トレンチ77Aおよび第2トレンチ77Bが深くなるとともに、これらのトレンチが、膜状部分78の下でつながる。これにより、第1トレンチ77Aが凹所9の第1空間9Aとなり、第2トレンチ77Bが凹所9の第2空間9Bとなって、第1空間9Aおよび第2空間9Bによって凹所9が完成し、膜状部分78が膜20となる。つまり、マイクロフォン領域4においてマイクロフォン素子30が完成する。この状態で、膜20の底面20Cは、凹所9の底面から離隔していて、膜20において1対の絶縁膜21に挟まれた部分は、凹所9において宙に浮いた状態で、膜20以外の半導体基板2から分離絶縁されている(図1および図2参照)。
【0061】
そして、このような製造工程によって、図16に示すように、半導体基板2(半導体ウエハ)では、多数のマイクロフォン形成領域35において、マイクロフォン素子30および集積回路素子40が一括形成される。
次いで、前述した蓋部材3を形成する工程が実施される。この工程に関して、蓋部材3の元となるシリコン基板が準備される。このシリコン基板を、蓋側ウエハ82という。これに対して、前述した半導体基板2を、本体側ウエハ2ということがある。
【0062】
蓋側ウエハ82は、半導体基板2と同じ形状のSiの円板である。蓋側ウエハ82の1対の円形面82Aにおける一方には、多数の蓋部材形成領域83が設けられている。各蓋部材形成領域83から1つの蓋部材3が形成される。蓋部材形成領域83は、マイクロフォン形成領域35と同じ数だけ形成されており、本体側ウエハ2のマイクロフォン形成領域35と同じ配置パターンで離散配置されている。
【0063】
蓋部材形成領域83が形成された円形面82Aには、前述した結合剤7が、スクリーン印刷によって貼り付けられている。結合剤7は、略C字状パターンに形成されており、各蓋部材形成領域83を取り囲んでいる。
このような蓋側ウエハ82を、蓋部材形成領域83が形成された円形面82Aが本体側ウエハ2の表面2Aに対向するように、本体側ウエハ2に取り付ける。すると、蓋側ウエハ82の各蓋部材形成領域83が、本体側ウエハ2におけるいずれかのマイクロフォン形成領域35と対向する。そして、各蓋部材形成領域83の周りの結合剤7が、対応するマイクロフォン形成領域35の集積回路領域5(図1参照)を取り囲んだ状態で、本体側ウエハ2の表面2Aに接触する。この状態で熱処理を加えると、結合剤7が本体側ウエハ2の表面2Aに接着され、これにより、蓋側ウエハ82と本体側ウエハ2とが接合される。
【0064】
接合された状態における蓋側ウエハ82および本体側ウエハ2は、図17に示すように、平面視で重なっている。
そして、蓋側ウエハ82および本体側ウエハ2から、マイクロフォン1を1つずつ切り出すために、第1ダイシングブレード84が通ることになる第1ダイシングライン85と、第2ダイシングブレード86が通ることになる第2ダイシングライン87とが設定される。第1ダイシングライン85および第2ダイシングライン87は、平面視において、隣り合うマイクロフォン形成領域35の境界を直線状に延びた仮想的な線である。
【0065】
第1ダイシングライン85は、比較的太い。そのため、隣り合うマイクロフォン形成領域35のそれぞれにおいて前記境界近傍に配置された接続端子70が1本の第1ダイシングライン85の内側に位置している。
第2ダイシングライン87は、第1ダイシングライン85よりも細い。第2ダイシングライン87は、隣り合うマイクロフォン形成領域35の境界線上を延びている。第2ダイシングライン87は、第1ダイシングライン85の内側で延びる第2ダイシングライン87Aと、第2ダイシングライン87Aに直交する第2ダイシングライン87Bとを含んでいる。
【0066】
第1ダイシングブレード84および第2ダイシングブレード86は、円板形状の砥石であって、周端面に切断歯部が形成されている。第1ダイシングブレード84の厚さは、第1ダイシングライン85の太さ(幅)とほぼ同じである。第2ダイシングブレード86の厚さは、第2ダイシングライン87の太さ(幅)とほぼ同じである。
接合された状態における蓋側ウエハ82および本体側ウエハ2を固定し、各第1ダイシングライン85に沿って、第1ダイシングブレード84を移動させる。第1ダイシングブレード84は、その円板形状の中心軸線まわりに回転しながら、第1ダイシングライン85上を移動する。その際、第1ダイシングブレード84は、蓋側ウエハ82から入れられる。第1ダイシングブレード84が通過すると、蓋側ウエハ82において第1ダイシングライン85と重なる部分が削除される。これにより、本体側ウエハ2の各マイクロフォン形成領域35の接続端子70が、蓋側ウエハ82側から露出される。
【0067】
そして、露出された各接続端子70にバイアス電圧を印加することによって、各マイクロフォン形成領域35におけるマイクロフォン素子30および集積回路素子40(図3参照)の検査が行われる。
検査終了後、各第2ダイシングライン87(第2ダイシングライン87A,B)に沿って、第2ダイシングブレード86を移動させる。第2ダイシングブレード86は、その円板形状の中心軸線まわりに回転しながら、第2ダイシングライン87上を移動する。その際、第2ダイシングブレード86は、蓋側ウエハ82から入れられ、蓋側ウエハ82および本体側ウエハ2の両方を厚さ方向において貫通する。第2ダイシングブレード86が通過すると、蓋側ウエハ82および本体側ウエハ2から、図1〜図3に示すマイクロフォン1が1つずつ切り出される。
【0068】
以上のように、このマイクロフォン1では、図1に示すように、半導体基板2の凹所9内に配置された第2電極部Yとしての膜20が、その下縁の底面20Cが凹所9の底面から浮いた状態で、絶縁膜21によって半導体基板2に結合されている。これにより、膜20は、自在に振動できる。そのため、マイクロフォン1では、膜20が可動電極となり、第1電極部Xとしての側壁12が固定電極となっていて、膜20が振動することに応じて、膜20と側壁12との間の静電容量が変動する。これにより、音波によって膜20が振動した場合には、その音波を電気信号に変換できる。
【0069】
第2電極部Yは、凹所9の深さ方向に沿う姿勢で凹所9内に配置されていることから、半導体基板2を水平に沿わせると、略垂直に延びる。そのため、第2電極部Yが重力の影響によって撓んで凹所9の内側面に付着したりしないので、重力の影響を考慮することなく、第2電極部Yを薄くすることができる。これにより、第2電極部Yは、僅かな音波の変化にも応答して、振動できる。つまり、マイクロフォン1の感度を向上することができる。また、凹所9を深くすれば、凹所9の深さ方向に第2電極部Yを拡大することができるので、第1電極部Xと第2電極部Yとの対向面積を大きくすることができ、これによっても、マイクロフォン1の感度を向上することができる。
【0070】
また、凹所9の深さ方向に第2電極部Yを大きくしても、半導体基板2の厚さ方向から見た平面視におけるマイクロフォン1の大きさは変わらない。そのため、第2電極部Yを大きくしても、半導体基板2の厚さ方向から見て、マイクロフォン1を小さく構成することができる。これにより、1枚の元基板(半導体ウエハ)から作製できるマイクロフォン1の数を増やすことができるので、それに応じて、マイクロフォン1の製造コストを削減できる。
【0071】
また、第1電極部Xおよび第2電極部Yは、ともに、半導体基板2の材料からなる。そして、凹所9を、その内側に第2電極部Yが配置されるように、半導体基板2において厚さ方向に掘り込み、第2電極部Yの下端(底面20C)を凹所9の底面から離隔させることでマイクロフォン1を製造できる。そのため、マイクロフォン1を製造する際、第2電極部Yを可動状態で支持するために、第1電極部Xと第2電極部Yとの間に犠牲層を形成する工程や、この犠牲層を除去する工程は不要である。これによっても、マイクロフォン1の製造コストを削減できる。
【0072】
以上の結果、高感度でありながら小型であり、かつ、製造コストも削減できるマイクロフォン1を提供できる。
絶縁膜21が、膜20の少なくとも一側縁を凹所9の第1電極部X以外の側壁13に結合しているので、膜20は、側壁13に結合された一端縁を基端部として良好に振動できる。
【0073】
また、凹所9の第1空間9Aが蓋部材3によって凹所9外から遮断されるので、第1空間9A内における第1電極部Xと第2電極部Y(膜20)との間に凹所9外からの異物が侵入してマイクロフォン1の感度が低下することを防止できる。なお、第1電極部Xと第2電極部Y(膜20)との間に凹所9外からの異物が侵入することを防止できるのであれば、蓋部材3は、凹所9において少なくとも第1空間9Aを覆っていればよい。
【0074】
また、凹所9の第2空間9Bは、開口部8によって凹所9外の空間に連通することによって反響室となる。そのため、音波が開口部8から第2空間9Bに入って第2空間9Bで反響し、これに応じて第2電極部Yが振動することで、この音波を電気信号に変換できる。そして、結合剤7で蓋部材3を半導体基板2に結合すると開口部8が同時に形成されることから、開口部8を別途形成する工程を省略することができるので、それに応じて、マイクロフォン1の製造コストを削減できる。
<変形例>
以下には、前述した実施形態の変形例について説明する。
【0075】
図18は、第1の変形例に係るマイクロフォンの模式的な平面図である。
図18に示すように、膜20は、平面視において、側壁12と、これに直交して延びる側壁13との両方に対向するように、これらの側壁12,13に沿ってL字状に折れ曲がっていてもよい。この場合、これらの側壁12,13で構成された第1電極部Xと、L字状の膜20で構成された第2電極部Yとによって、第1電極部Xと第2電極部Yとの対向面積を大きくすることができる。これにより、第1電極部Xと第2電極部Yとの間の静電容量を大きくすることができるので、マイクロフォン1の感度を向上することができる。
【0076】
図19は、第2の変形例に係るマイクロフォンの模式的な平面図である。図20は、第3の変形例に係るマイクロフォンの模式的な平面図である。
膜20は、前述した実施形態では1枚だけ設けられているが(図2参照)、複数設けられていてもよい。図19では、2枚の膜20が間隔を隔てて平行になるように設けられており、図20では、3枚の膜20が間隔を隔てて平行になるように設けられている。各膜20には、第1配線層22が設けられている。
【0077】
図21は、第4の変形例に係るマイクロフォンの模式的な平面図である。
図21に示すように、膜20において、第1電極部Xに対向する主面20Aには、凹凸88が形成されている。図21の凹凸88は、凹所9の深さ方向に沿って延びる凹部88Aおよび凸部88Bで構成されている。凹凸88は、前述したトレンチ77を形成するためのエッチングの際に(図12(a)参照)、凹凸88に対応した凹凸形状を有するレジストパターン(図示せず)をマスクとして半導体基板2をエッチングすることによって形成される。
【0078】
この場合、膜20の当該主面20Aの面積が増えることによって膜20(第2電極部Y)と第1電極部Xとの対向面積が増えるとともに、膜20の凸部88Bによって膜20と第1電極部Xとの対向間隔が狭くなるので、膜20と第1電極部Xとの間の静電容量を大きくすることができる。これにより、マイクロフォン1の感度を向上することができる。また、膜20の凸部88Bが、膜20の揺れ止めとして機能し、第1電極部Xに接触することによって膜20の振動を減衰させることができる。
【0079】
図22は、第5の変形例に係るマイクロフォンの模式的な平面図である。図23は、第6の変形例に係るマイクロフォンの模式的な平面図である。
図22に示すように、凹凸88と同様の凹凸89が、第1電極部Xの表面(膜20に対向する面)に形成されていてもよい。凹凸89は、凹部89Aおよび凸部89Bで構成されている。凹凸89は、前述したトレンチ77を形成するためのエッチングの際に(図12(a)参照)、凹凸89に対応した凹凸形状を有するレジストパターン(図示せず)をマスクとして半導体基板2をエッチングすることによって形成される。
【0080】
この場合、第1電極部Xの当該表面の面積が増えることによって膜20(第2電極部Y)と第1電極部Xとの対向面積が増えるとともに、第1電極部Xの凸部89Bによって膜20と第1電極部Xとの対向間隔が狭くなるので、膜20と第1電極との間の静電容量を大きくすることができる。これにより、マイクロフォン1の感度を向上することができる。また、第1電極部Xの凸部89Bが、膜20の揺れ止めとして機能し、膜20に接触することによって膜20の振動を減衰させることができる。
【0081】
図22では、第2電極部Yの主面20Aには、凹凸88(図21参照)が形成されていないが、図23に示すように、第1電極部Xの表面に凹凸89が形成されているとともに、膜20(第2電極部Y)の主面20Aに凹凸88が形成されていてもよい。そうすれば、マイクロフォン1の感度を向上させる効果や、膜20の振動を減衰させる効果を一層高めることができる。
【0082】
図23では、膜20の主面20Aの凸部88Bが、第1電極部Xの表面の凹部89Aに嵌まり込み、第1電極部Xの表面の凸部89Bが、膜20の主面20Aの凹部88Aに嵌まり込んでいる。この場合、膜20(第2電極部Y)と第1電極部Xとの対向面積が増えるので、膜20と第1電極部Xとの間の静電容量を大きくすることができる。これにより、マイクロフォン1の感度を向上することができる。
【0083】
図24は、第7の変形例に係るマイクロフォンの模式的な平面図である。
前述した実施形態では、絶縁膜21は、膜20の長手方向両側に1つずつ設けられているが(図2参照)、図24に示すように、膜20において、両側の絶縁膜21の間に、別の絶縁膜21が追加で設けられていてもよい。追加で設けられる絶縁膜21は、1つでもよいし、複数でもよい。膜20の天面20Bにおいて隣り合う絶縁膜21の間の領域には、第1配線層22が設けられている。
【0084】
各絶縁膜21は、膜20の主面20Aから外方へはみ出るように形成されている。この場合、前述したトレンチ77を形成するためのエッチングの際に(図12(a)参照)、各絶縁膜21が膜20の主面20Aから外方へはみ出るようなエッチング条件で半導体基板2がエッチングされる。各絶縁膜21において、第1電極部Xに対向する主面20Aからはみ出た部分は、この主面20Aから第1電極部Xに向かって突出した突起21Aである。突起21Aが、膜20の揺れ止めとして機能し、第1電極部Xに接触することによって膜20の振動を減衰させることができる。また、膜20と第1電極部Xとが同じ材料(Si)で形成されている一方で、膜20では、SiO2からなる突起21Aが第1電極部Xに接触するので、膜20が第1電極部Xに貼り付くことを防止できる。
【0085】
図25は、第8の変形例に係るマイクロフォンの模式的な平面図である。
前述した実施形態では、膜20は、平面視における凹所9の短手方向において対向する1対の側壁13間に架設されていて、これにより、側壁13(半導体基板2)によって両持ちで支持されている(図1および図2参照)。
しかし、図25に示す膜20は、絶縁膜21によって一方の側壁13だけに結合されているものの、1対の側壁13間に架設されておらず、側壁13(半導体基板2)によって片持ちで支持されている。前述したトレンチ77を形成するためのエッチングの際に(図12(a)参照)、第1トレンチ77Aと第2トレンチ77Bとがどちらかの側壁13側でつながるように半導体基板2をエッチングすることによって、膜20を、片持ちで支持されるように構成できる。
【0086】
膜20は、片持ちで支持されることによって、両持ちで支持される場合よりも撓み易くなるので、マイクロフォン1の感度の一層の向上を図ることができる。
図26は、第9の変形例に係るマイクロフォンの模式的な斜視図である。
前述した実施形態では、結合剤7を略C字形状にすることで、結合剤7が設けられていない箇所における蓋部材3の外側周縁部と半導体基板2の表面2Aとの間に隙間(開口部8)を形成して、この開口部8から外部の音波を凹所9内に取り込んでいる(図1参照)。
【0087】
これに代え、図26に示すように蓋部材3に開口90を設け、この開口90から外部の音波を凹所9内に取り込んでもよい。開口90は、蓋部材3において凹所9に対向していない部分に形成されており、蓋部材3を厚さ方向に貫通している。この場合、結合剤7は、略C字形状でなく環状であり、蓋部材3と半導体基板2の表面2Aとの間の空間を完全に(漏れなく)取り囲んでいる。開口90は、当該空間を介して、凹所9の第2空間9Bを凹所9外の空間に連通させている。
【0088】
この場合も、第2空間9Bは、蓋部材3に形成された開口90によって凹所9外の空間に連通することによって反響室となる。そのため、音波が開口90から第2空間9Bに入って第2空間9Bで反響し、これに応じて第2電極部Yが振動することで、マイクロフォン1では、この音波を電気信号に変換できる。また、開口90は、蓋部材3において凹所9に対向していない部分に形成されているので、外部の異物が開口90から凹所9に簡単に侵入することを防止できる。
【0089】
以上の他にも、この発明は、様々な形態での実施が可能であり、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、前述した実施形態では、本発明の静電容量型MEMSセンサの一例として、静電容量型マイクロフォンを挙げたが、本発明は、温度センサや湿度センサにも適用可能である。前述した膜20は、温度や湿度の変化によって膨張収縮することができるので、膜20が膨張収縮することに応じて膜20(第2電極部Y)と側壁12(第1電極部X)との間の静電容量が変動することによって、温度や湿度の変化を電気信号に変換できる。そして、静電容量型MEMSセンサを温度センサや湿度センサとした場合にも、マイクロフォン1の場合と同様の効果を奏することができる。
【符号の説明】
【0090】
1 静電容量型マイクロフォン
2 半導体基板
3 蓋部材
7 結合剤
8 開口部
9 凹所
9A 第1空間
9B 第2空間
12 側壁
13 側壁
20 膜
20A 主面
20C 底面
21 絶縁膜
21A 突起
40 集積回路素子
88 凹凸
88A 凹部
88B 凸部
89 凹凸
89A 凹部
89B 凸部
90 開口
X 第1電極部
Y 第2電極部
【技術分野】
【0001】
本発明は、静電容量型MEMSセンサに関する。
【背景技術】
【0002】
MEMS(Micro Electro Mechanical Systems)技術により作製されるセンサは、たとえば、マイクロフォンなどに用いられている。
特許文献1は、MEMS技術を用いて作製されるマイクロフォンを開示している。このマイクロフォンは、固定電極を構成する後プレートと、可動電極を構成するダイヤフラムと、ダイヤフラムを後プレートに保持する手段とを含む。後プレートは多数の孔を有している。同文献の図8には、シリコンウエハをエッチングして、シリコンウエハと一体化した後プレートを形成した構造が示されている。後プレートに対してシリコンウエハの裏面側にはキャビティが形成され、後プレートに対してシリコンウエハの表面側には隙間が形成される。シリコンウエハの表面には、前記隙間を介して後プレートに対向するように、窒化シリコンからなるダイヤフラムが配置されている。ダイヤフラムの表面には金属層が形成されている。音波が入力されると、ダイヤフラムが振動し、それに応じてダイヤフラムの表面の金属層と後プレートとの間の静電容量が変動する。これにより、音波を電気信号に変換できる。
【0003】
ダイヤフラムの形成は、シリコンウエハ表面に犠牲層としてのポリシリコン膜を形成する工程と、ポリシリコン膜上に窒化シリコン膜(ダイヤフラム)を形成する工程と、犠牲層としてのポリシリコン膜をエッチング除去して、ダイヤフラムの拘束を解く工程とを含む。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第3451593号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
静電容量型のセンサの感度を向上するためには、可動電極および固定電極の面積(対向面積)を大きくすることが好ましい。しかし、特許文献1の先行技術の構成では、電極の面積を大きくすると、それに応じて、素子サイズが大きくなる。したがって、1枚のシリコンウエハから作製できるマイクロフォン等のセンサの数が少なくなる。それに応じて、センサの製造コストが高くなる。
【0006】
また、特許文献1の先行技術の構成では、ダイヤフラムを可動状態で支持するために、犠牲層としてのポリシリコン層の形成が不可欠である。特許文献1には、「湿式蝕刻剤」を使用してポリシリコン層を除去する、と説明されているが、本願発明者が検証したところ、湿式エッチングでは、エッチング液の表面張力によって、ダイヤフラムがシリコンウエハ表面に付着してしまうことがわかった。そのため、実際には、犠牲層としてのポリシリコン層の除去は、フッ酸ベーパ等を用いた気相エッチングによらなければならない。しかし、気相エッチングは、高価なプロセスであるから、製造コストの削減を阻害する。
【0007】
この発明は、高感度でありながら小型であり、かつ、製造コストも削減できる静電容量型MEMSセンサを提供する。
【課題を解決するための手段】
【0008】
この発明の静電容量型MEMSセンサは、互いに対向する第1電極部および第2電極部を有する静電容量型MEMSセンサであって、前記第1電極部としての側壁を有する凹所が厚さ方向に掘り込まれた半導体基板と、前記凹所の深さ方向に沿う姿勢で前記第1電極部に対向するように前記凹所内に配置され、前記凹所の底面から離隔した下縁を有し、前記半導体基板の材料からなる、前記第2電極部としての膜と、前記膜を前記半導体基板に結合する絶縁膜とを含む(請求項1)。
【0009】
半導体基板の「厚さ方向」とは、半導体基板の主面に直交する方向(主面の法線方向)である。
この構成によれば、半導体基板の凹所内に配置された第2電極部としての膜は、その下縁が凹所の底面から浮いた状態で、絶縁膜によって半導体基板に結合されているので、自在に振動したり膨張収縮したりできる。そのため、この発明の静電容量型MEMSセンサでは、前記膜が可動電極となり、第1電極部としての側壁が固定電極となっていて、膜が振動や膨張収縮することに応じて、膜と側壁との間の静電容量が変動する。これにより、たとえば、音波によって膜が振動した場合には、その音波を電気信号に変換でき、温度や湿度の変化によって膜が膨張収縮した場合には、温度や湿度の変化を電気信号に変換できる。
【0010】
第2電極部は、半導体基板の主面に平行な方向に厚さを有しているとともに、半導体基板の主面の法線方向に沿う主面を有している。第2電極部は、凹所の深さ方向に沿う姿勢で凹所内に配置されていることから、半導体基板を水平に沿わせると、略垂直に延びる。そのため、第2電極部が重力の影響によって撓んで凹所の内側面に付着したりしないので、重力の影響を考慮することなく、第2電極部を薄くすることができる。これにより、第2電極部は、僅かな音波や温度や湿度の変化にも応答して、振動したり膨張収縮したりできる。つまり、静電容量型MEMSセンサの感度を向上することができる。また、凹所を深くすれば、凹所の深さ方向に第2電極部を拡大することができるので、第1電極部と第2電極部との対向面積を大きくすることができ、これによっても、静電容量型MEMSセンサの感度を向上することができる。
【0011】
また、凹所の深さ方向に第2電極部を大きくしても、半導体基板の厚さ方向から見た静電容量型MEMSセンサの大きさは変わらない。そのため、第2電極部を大きくしても、半導体基板の厚さ方向から見て、静電容量型MEMSセンサを小さく構成することができる。これにより、1枚の元基板(半導体ウエハ)から作製できる静電容量型MEMSセンサの数を増やすことができるので、それに応じて、静電容量型MEMSセンサの製造コストを削減できる。
【0012】
また、第1電極部および第2電極部は、ともに、半導体基板の材料からなる。そして、凹所を、その内側に第2電極部が配置されるように、半導体基板において厚さ方向に掘り込み、第2電極部の下端を凹所の底面から離隔させることで静電容量型MEMSセンサを製造できる。そのため、静電容量型MEMSセンサを製造する際、第2電極部を可動状態で支持するために、第1電極部と第2電極部との間に犠牲層を形成する工程や、この犠牲層を除去する工程は不要である。これによっても、静電容量型MEMSセンサの製造コストを削減できる。
【0013】
以上の結果、高感度でありながら小型であり、かつ、製造コストも削減できる静電容量型MEMSセンサを提供できる。
前記絶縁膜は、前記膜の少なくとも一側縁を前記凹所の前記第1電極部以外の側壁に結合していることが好ましい(請求項2)。この構成によれば、膜は、側壁に結合された一端縁を基端部として良好に振動したり膨張収縮したりできる。
【0014】
前記膜は、前記第1電極部側の第1空間と、前記第1電極部側とは反対側の第2空間とに前記凹所内の空間を区画していることが好ましい(請求項3)。
静電容量型MEMSセンサは、少なくとも前記第1空間を覆うように前記半導体基板上に配置された蓋部材をさらに含むことが好ましい(請求項4)。この構成によれば、第1空間が蓋部材によって凹所外から遮断されるので、第1空間内における第1電極部と第2電極部(膜)との間に凹所外からの異物が侵入して静電容量型MEMSセンサの感度が低下することを防止できる。
【0015】
静電容量型MEMSセンサは、前記第1空間および第2空間を覆うように前記半導体基板上に配置された蓋部材と、前記第2空間を前記凹所外の空間に連通させる開口部を有する状態で、前記蓋部材を前記半導体基板に結合する結合剤とをさらに含むことが好ましい(請求項5)。
この構成によれば、第1空間が蓋部材によって凹所外から遮断されるので、第1空間内における第1電極部と第2電極部(膜)との間に凹所外からの異物が侵入して静電容量型MEMSセンサの感度が低下することを防止できる。また、第2空間は、開口部によって凹所外の空間に連通することによって反響室となる。そのため、音波が開口部から第2空間に入って第2空間で反響し、これに応じて第2電極部が振動することで、この音波を電気信号に変換できる。そして、結合剤で蓋部材を半導体基板に結合すると開口部が同時に形成されることから、開口部を別途形成する工程を省略することができるので、それに応じて、静電容量型MEMSセンサの製造コストを削減できる。
【0016】
静電容量型MEMSセンサは、前記第1空間および第2空間を覆うように前記半導体基板上に配置され、前記第2空間を前記凹所外の空間に連通させる開口が形成された蓋部材をさらに含むことが好ましい(請求項6)。
この構成によれば、第1空間が蓋部材によって凹所外から遮断されるので、第1空間内における第1電極部と第2電極部(膜)との間に凹所外からの異物が侵入して静電容量型MEMSセンサの感度が低下することを防止できる。また、第2空間は、蓋部材に形成された開口によって凹所外の空間に連通することによって反響室となる。そのため、音波が開口から第2空間に入って第2空間で反響し、これに応じて第2電極部が振動することで、この音波を電気信号に変換できる。
【0017】
静電容量型MEMSセンサは、前記膜の前記第1電極部に対向する表面から前記第1電極部に向かって突出した突起をさらに含むことが好ましい(請求項7)。この構成によれば、突起は、膜の揺れ止めとして機能し、第1電極部に接触することによって膜の振動を減衰させることができる。
前記膜は、前記第1電極部に対向する表面に凹凸を有していることが好ましい(請求項8)。この構成によれば、膜の当該表面の面積が増えることによって膜(第2電極部)と第1電極部との対向面積が増えるとともに、膜の当該表面の凸部によって膜と第1電極部との対向間隔が狭くなるので、膜と第1電極との間の静電容量を大きくすることができる。これにより、静電容量型MEMSセンサの感度を向上することができる。また、膜の凸部が、膜の揺れ止めとして機能し、第1電極部に接触することによって膜の振動を減衰させることができる。
【0018】
前記第1電極部は、表面に凹凸を有していることが好ましい(請求項9)。この構成によれば、第1電極部の当該表面の面積が増えることによって膜(第2電極部)と第1電極部との対向面積が増えるとともに、第1電極部の当該表面の凸部によって膜と第1電極部との対向間隔が狭くなるので、膜と第1電極との間の静電容量を大きくすることができる。これにより、静電容量型MEMSセンサの感度を向上することができる。また、第1電極部の凸部が、膜の揺れ止めとして機能し、膜に接触することによって膜の振動を減衰させることができる。膜において第1電極部に対向する表面にも凹凸が形成されていれば、これらの効果を一層高めることができる。
【0019】
前記膜は、前記第1電極部に対向する表面に凹凸を有していて、前記膜の表面の凸部は、前記第1電極部の表面の凹部に嵌まり込み、前記第1電極部の表面の凸部は、前記膜の表面の凹部に嵌まり込んでいることが好ましい(請求項10)。この構成によれば、膜(第2電極部)と第1電極部との対向面積が増えるので、膜と第1電極部との間の静電容量を大きくすることができる。これにより、静電容量型MEMSセンサの感度を向上することができる。
【0020】
前記半導体基板に集積回路素子が形成されていることが好ましい(請求項11)。この構成によれば、静電容量型MEMSセンサの素子と集積回路素子とを1チップで構成すること(1チップ化)が可能となる。
前記静電容量型MEMSセンサは、前記膜を振動板とした静電容量型マイクロフォンであってもよい(請求項12)。この構成によれば、高感度でありながら小型であり、かつ、製造コストも削減できる静電容量型マイクロフォンを提供できる。
【図面の簡単な説明】
【0021】
【図1】図1は、本発明の一実施形態に係る静電容量型マイクロフォンの模式的な斜視図である。
【図2】図2は、静電容量型マイクロフォンの模式的な平面図である。
【図3】図3は、図2の切断面線III−IIIにおける模式的な断面図である。
【図4】図4(a)は、図1〜図3に示す静電容量型マイクロフォンの製造工程を示す模式的な平面図であり、図4(b)は、図4(a)の切断面線A−Aにおける模式的な断面図である。
【図5】図5(a)は、図4(a)の次の工程を示す模式的な平面図であり、図5(b)は、図5(a)の切断面線B−Bにおける模式的な断面図である。
【図6】図6(a)は、図5(a)の次の工程を示す模式的な平面図であり、図6(b)は、図6(a)の切断面線C−Cにおける模式的な断面図である。
【図7】図7(a)は、図6(a)の次の工程を示す模式的な平面図であり、図7(b)は、図7(a)の切断面線D−Dにおける模式的な断面図である。
【図8】図8(a)は、図7(a)の次の工程を示す模式的な平面図であり、図8(b)は、図8(a)の切断面線E−Eにおける模式的な断面図である。
【図9】図9(a)は、図8(a)の次の工程を示す模式的な平面図であり、図9(b)は、図9(a)の切断面線F−Fにおける模式的な断面図である。
【図10】図10(a)は、図9(a)の次の工程を示す模式的な平面図であり、図10(b)は、図10(a)の切断面線G−Gにおける模式的な断面図である。
【図11】図11(a)は、図10(a)の次の工程を示す模式的な平面図であり、図11(b)は、図11(a)の切断面線H−Hにおける模式的な断面図である。
【図12】図12(a)は、図11(a)の次の工程を示す模式的な平面図であり、図12(b)は、図12(a)の切断面線I−Iにおける模式的な断面図である。
【図13】図13(a)は、図12(a)の次の工程を示す模式的な平面図であり、図13(b)は、図13(a)の切断面線J−Jにおける模式的な断面図である。
【図14】図14(a)は、図13(a)の次の工程を示す模式的な平面図であり、図14(b)は、図14(a)の切断面線K−Kにおける模式的な断面図である。
【図15】図15(a)は、図14(a)の次の工程を示す模式的な平面図であり、図15(b)は、図15(a)の切断面線L−Lにおける模式的な断面図である。
【図16】図16は、本体側ウエハに蓋側ウエハを接合する途中の状態を示す模式的な斜視図である。
【図17】図17は、互いに接合された状態にある本体側ウエハおよび蓋側ウエハの平面図である。
【図18】図18は、第1の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図19】図19は、第2の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図20】図20は、第3の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図21】図21は、第4の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図22】図22は、第5の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図23】図23は、第6の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図24】図24は、第7の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図25】図25は、第8の変形例に係る静電容量型マイクロフォンの模式的な平面図である。
【図26】図26は、第9の変形例に係る静電容量型マイクロフォンの模式的な斜視図である。
【発明を実施するための形態】
【0022】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
具体的には、本発明の静電容量型MEMSセンサとして、静電容量型マイクロフォンを例示して、当該マイクロフォンについて説明する。
図1は、本発明の一実施形態に係るマイクロフォンの模式的な斜視図である。図2は、マイクロフォンの模式的な平面図である。
【0023】
図1および図2を参照して、マイクロフォン1は、平面視四角形のチップ状に形成されている。マイクロフォン1は、半導体基板2および蓋部材3を備えている。
半導体基板2は、たとえば、5mΩ〜25mΩの低抵抗のSi(シリコン)からなり、所定の厚さを有している。半導体基板2の「厚さ方向」とは、半導体基板2の主面である表面2Aに直交する方向(表面2Aの法線方向)である。
【0024】
半導体基板2の厚さ方向から見た平面視において、半導体基板2には、マイクロフォン領域4と、マイクロフォン領域4を取り囲む集積回路領域5と、集積回路領域5を取り囲む端子領域6とが設定されている。集積回路領域5および端子領域6は、額縁状に形成されている。
蓋部材3は、たとえばSiからなり、半導体基板2上に配置され、マイクロフォン領域4および集積回路領域5の全域における半導体基板2の表面2Aを覆っている。蓋部材3の外側周縁部は、全周に亘って、集積回路領域5の外の端子領域6にはみ出ている。蓋部材3の外側周縁部において、端子領域6における半導体基板2の表面2Aに対向する面には、結合剤7(ドットを付した部分)が貼り付けられている。
【0025】
結合剤7は、たとえば、鉛を含有するガラスのフリットであり、スクリーン印刷によって、蓋部材3の外側周縁部に貼り付けられている。結合剤7は、蓋部材3の外側周縁部において全周に亘って設けられている訳でなく、蓋部材3の外側周縁部の周上1箇所には設けられていない。そのため、結合剤7全体は、蓋部材3の外側周縁部のほぼ全域を縁取る略C字形状をなしている。結合剤7は、平面視で集積回路領域5を取り囲むように、端子領域6における半導体基板2の表面2Aに貼り付いている。これにより、蓋部材3と半導体基板2とが結合されている。
【0026】
蓋部材3の外側周縁部における前記周上1箇所には、結合剤7が設けられていないので、この箇所における蓋部材3の外側周縁部と半導体基板2の表面2Aとの間には隙間がある。この隙間を、開口部8ということにする。開口部8は、蓋部材3と半導体基板2の表面2Aとの間において結合剤7に囲まれた空間を、マイクロフォン1の外部に連通させている。
【0027】
以下には、マイクロフォン領域4、集積回路領域5および端子領域6のそれぞれの領域におけるマイクロフォン1の構成を個別に説明する。
<マイクロフォン領域における構成>
マイクロフォン領域4には、半導体基板2の厚さ方向において半導体基板2の表面2Aから半導体基板2の厚さ途中まで掘り込まれた凹所9が形成されている。凹所9全体は、たとえば略長方形の平断面を有する直方体形状である。凹所9の深さは、たとえば500μmである。凹所9は、蓋部材3と半導体基板2の表面2Aとの間の空間に連通している。この空間をマイクロフォン1の外部に連通させている開口部8は、凹所9を、マイクロフォン1の外部(つまり、凹所9外の空間)に連通させている。
【0028】
マイクロフォン領域4における半導体基板2において、凹所9の内面(底面を除く)を区画する部分を側壁10といい、凹所9の底面を区画する部分を底壁11という。側壁10には、平面視における凹所9の長手方向において対向する1対の側壁12と、平面視における凹所9の短手方向において対向する1対の側壁13とを含んでいる。
図3は、図2の切断面線III−IIIにおける模式的な断面図である。
【0029】
図3を参照して、マイクロフォン1は、マイクロフォン領域4において、膜20と、絶縁膜21(図1および図2参照)と、第1配線層22と、第2配線層23と、絶縁層24と、パッシベーション層25と、絶縁部材26とを備えている。これらの部材および凹所9は、マイクロフォン領域4においてマイクロフォン素子30を構成している。
膜20は、半導体基板2の材料(ここでは、Si)からなる薄膜であり、可撓性を有する。膜20の厚さは、たとえば1μmである。膜20は、凹所9の深さ方向に沿う姿勢で凹所9内に配置されている。平面視において、膜20の厚さ方向は、半導体基板2の表面2Aに平行な方向、詳しくは、凹所9の長手方向に一致している(図2参照)。膜20において、その厚さ方向と直交する方向に沿って延びる1対の面(図3における左右の面)を主面20Aとし、図3における上面を天面20Bとし、図3における下面を底面20Cとする。天面20Bは、半導体基板2の表面2Aと面一になっている。底面20Cは、膜20の下縁であり、凹所9の底面(前述した底壁11)から天面20B側へ離隔している。
【0030】
膜20は、平面視における凹所9の短手方向において対向する1対の側壁13間に架設されており、凹所9の短手方向において長手である(図2参照)。凹所9の長手方向において対向する1対の側壁12において、図3で左側の側壁12を第1電極部Xとすると、膜20は、凹所9内において第1電極部X側に偏った位置に配置されている。これにより、凹所9内の空間は、膜20によって、第1電極部X側の第1空間9Aと、第1電極部X側とは反対側の第2空間9Bとに区画されている。膜20の底面20Cが凹所9の底面から離隔しているので、第1空間9Aと第2空間9Bとは、膜20の底面20Cと凹所9の底面との間の隙間を介して互いに連通している。
【0031】
なお、第1電極部Xが側壁12に設けられているのに対して、1対の側壁13には、第1電極部Xが設けられていない。
前述した蓋部材3は、第1空間9Aおよび第2空間9Bを半導体基板2の表面2A側から覆っている。また、前述した開口部8は、第1空間9Aよりも第2空間9Bに近い側に形成されていて、第2空間9Bをマイクロフォン1の外部に連通させている。
【0032】
前述した第1電極部Xに対応して、膜20を第2電極部Yと呼ぶことがある。膜20(第2電極部Y)では、第1電極X側の主面20Aが、第1電極部Xに対して、第1空間9Aを挟んで対向している。
図1に示す絶縁膜21は、たとえばSiO2(酸化シリコン)からなる。絶縁膜21は、膜20の長手方向両側に1つずつ設けられている。図1の姿勢を基準として、右側の絶縁膜21は、この絶縁膜21側の側壁13と膜20との間に介在されていて、膜20の右側の一側縁を当該側壁13に結合している。図1の姿勢を基準として、左側の絶縁膜21は、この絶縁膜21側における膜20の端縁(左端縁)から右側へ離れた位置に設けられている。このように、1対の側壁13間に架設された膜20において1対の絶縁膜21に挟まれた部分は、1対の絶縁膜21によって、1対の側壁13(半導体基板2)に結合されているとともに、1対の側壁13から分離絶縁されている。
【0033】
第1配線層22は、たとえばAl(アルミニウム)からなる。第1配線層22は、膜20の天面20B上および半導体基板2の表面2A上に跨って形成されている。第1配線層22は、一端部22Aおよび他端部22Bを有していて、一端部22Aおよび他端部22Bをつなぐように形成されている。一端部22Aは、膜20の天面20Bにおいて1対の絶縁膜21に挟まれた領域上に設けられている。他端部22Bは、接続端子70として、図1の左奥側の端子領域6における半導体基板2の表面2A上に設けられている。第1配線層22は、図1における左側の絶縁膜21を跨いでいる。
【0034】
第2配線層23は、第1配線層22と同じ材料からなる。第2配線層23は、半導体基板2の表面2A上に形成されている。第2配線層23は、一端部23Aおよび他端部23Bを有していて、一端部23Aおよび他端部23Bをつなぐように形成されている。一端部23Aは、半導体基板2の表面2A上において第1電極部Xと一致する領域に配置されている。他端部23Bは、接続端子70として、図1の左奥側の端子領域6における半導体基板2の表面2A上に設けられている。
【0035】
図3を参照して、絶縁層24は、たとえばSiO2からなる。絶縁層24は、マイクロフォン領域4における半導体基板2の表面2Aおよび膜20の天面20Bにおいて、第1配線層22および第2配線層23が形成されていない全領域に形成されている。
パッシベーション層25は、たとえばSiO2からなる。パッシベーション層25は、第1配線層22、第2配線層23および絶縁層24上に積層されている。
【0036】
絶縁部材26は、たとえばSiO2からなる。絶縁部材26は、凹所9の内面(底面を除く)の全領域と、膜20の1対の主面20Aの全領域とに形成されている。また、絶縁部材26は、絶縁層24およびパッシベーション層25のそれぞれにおいて凹所9の内面および主面20Aに連続する端面の全領域にも形成されている。
なお、絶縁層24およびパッシベーション層25は、説明の便宜上、図1および図2では図示されていない。
【0037】
第1配線層22および第2配線層23のそれぞれにバイアス電圧が与えられると、第1電極部Xと第2電極部Yとの電位差が一定になる。この状態で、マイクロフォン1に音波(音圧)が入力されると、音波は、開口部8から凹所9の第2空間9Bに進入して、第2空間9Bで反響する。すると、第2電極部Yが振動板となって振動する。これにより、第1電極部Xと第2電極部Yとの間隔が変化するので、第1電極部Xと第2電極部Yとの間の静電容量が変化する。この静電容量の変化に基づいて、マイクロフォン素子30は、音波を検出することができる。
<集積回路領域における構成>
集積回路領域5には、集積回路素子40が形成されている。つまり、半導体基板2には、マイクロフォン素子30だけでなく、集積回路素子40が形成されているので、マイクロフォン素子30と集積回路素子40とを1チップで構成すること(1チップ化)が可能である。
【0038】
集積回路素子40は、CMOS(Complementary Metal Oxide Semiconductor)デバイスを含む。より具体的には、集積回路素子40は、半導体基板2上に形成されたnチャネルMOSFET(Negative-channel Metal Oxide Semiconductor Field Effect Transistor)41およびpチャネルMOSFET(Positive-channel Metal Oxide Semiconductor Field Effect Transistor)42を含んでいる。集積回路素子40は、マイクロフォン素子30での静電容量の変化量に応じた信号を処理等するために用いることができる。
【0039】
半導体基板2において、nチャネルMOSFET41が形成されるnMOS領域43と、pチャネルMOSFET42が形成されるpMOS領域44とは、素子分離部45により、それぞれ周囲から分離絶縁されている。
素子分離部45は、半導体基板2にその表面2Aから比較的浅く掘り下がったトレンチ(シャロートレンチ46)を形成し、そのシャロートレンチ46の内面に熱酸化法により熱酸化膜47を形成した後、CVD(Chemical Vapor Deposition:化学的気相成長)法により絶縁体48(たとえば、SiO2)をシャロートレンチ46内に堆積させることにより形成されている。
【0040】
nMOS領域43には、p型ウェル49が形成されている。p型ウェル49の深さは、シャロートレンチ46の深さよりも大きい。p型ウェル49の表層部には、チャネル領域50を挟んで、n型のソース領域51およびn型のドレイン領域52が形成されている。ソース領域51およびドレイン領域52のチャネル領域50側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、nチャネルMOSFET41では、LDD(Lightly Doped Drain)構造が適用されている。
【0041】
チャネル領域50上には、ゲート絶縁膜53が設けられている。このゲート絶縁膜53は、前述した絶縁層24と同一層に形成されている。
ゲート絶縁膜53上には、ゲート電極54が設けられている。ゲート電極54は、n型のPoly−Si(多結晶シリコン)からなる。
ゲート絶縁膜53およびゲート電極54の周囲には、サイドウォール55が形成されている。サイドウォール55は、SiN(窒化シリコン)からなる。
【0042】
ソース領域51、ドレイン領域52およびゲート電極54の表面には、それぞれシリサイド56〜58が形成されている。
pMOS領域44には、n型ウェル59が形成されている。n型ウェル59の深さは、シャロートレンチ46の深さよりも大きい。n型ウェル59の表層部には、チャネル領域60を挟んで、p型のソース領域61およびp型のドレイン領域62が形成されている。ソース領域61およびドレイン領域62のチャネル領域60側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、pチャネルMOSFET42では、LDD構造が適用されている。
【0043】
チャネル領域60上には、ゲート絶縁膜63が形成されている。ゲート絶縁膜63は、SiO2からなる。
ゲート絶縁膜63上には、ゲート電極64が形成されている。ゲート電極64は、p型のPoly−Siからなる。
ゲート絶縁膜63およびゲート電極64の周囲には、サイドウォール65が形成されている。サイドウォール65は、窒化シリコンからなる。
【0044】
ソース領域61、ドレイン領域62およびゲート電極64の表面には、それぞれシリサイド66〜68が形成されている。
そして、半導体基板2の表面2A上には、第3配線層69が形成されている。第3配線層69は、前述した第1配線層22および第2配線層23と同じ材料からなり、これらの層と同一層に形成されている。第3配線層69は、隣り合うnチャネルMOSFET41およびpチャネルMOSFET42のドレイン領域52,62に跨って形成されていて、ドレイン領域52,62を電気的に接続している。
【0045】
また、図示していないが、集積回路領域5には、ソース領域51,61およびゲート電極54,64のそれぞれにつながった配線層が形成されており、当該配線層および第3配線層69のそれぞれの一部は、接続端子70として、端子領域6に配置されている(図1参照)。
半導体基板2の表面2A上には、前述したパッシベーション層25が積層されている。パッシベーション層25は、集積回路領域5における半導体基板2の表面2Aだけでなく、ゲート電極54,64の周りのサイドウォール55,65、シリサイド58,68および第3配線層69も覆っている。
<端子領域における構成>
図1を参照して、端子領域6には、前述した接続端子70が配置されている。図1では、間隔を隔てて一列に並んだ4つの接続端子70からなる組が、マイクロフォン領域4および集積回路領域5を挟んで2組設けられている。
【0046】
また、マイクロフォン領域4および集積回路領域5と同様に、端子領域6における半導体基板2の表面2Aにも、パッシベーション層25(図3参照)が積層されている。端子領域6におけるパッシベーション層25には、各接続端子70をパッドとして露出させる開口71が形成されている。パッドとして露出した各接続端子70は、たとえば、ボンディングワイヤ(図示せず)などにより外部の電極パッド(図示せず)と電気的に接続される。
<マイクロフォンの製造方法>
図4〜図17は、マイクロフォンの製造工程を示す図である。
【0047】
次に、図4〜図17を参照して、前述したマイクロフォン1の製造工程を工程順に説明する。
まず、図4に示すように、公知の方法により、半導体基板2を作製する。半導体基板2全体は、所定の厚さを有するSiの円板である(図16参照)。マイクロフォン1は、多数がまとまった状態で、1枚の半導体基板(シリコンウエハ)2上で一括して形成される。図4(a)は、1枚の半導体基板2において、1つのマイクロフォン1が作製される領域を抜き出した平面図である。当該領域をマイクロフォン形成領域35ということにする。マイクロフォン形成領域35は、半導体基板2において多数設けられ、所定の配置パターンで離散配置されている(図16参照)。各マイクロフォン形成領域35から1つのマイクロフォン1が形成される。
【0048】
そして、図4(b)に示すように、集積回路領域5における半導体基板2に、公知のCMOS技術により、nチャネルMOSFET41およびpチャネルMOSFET42の一部を形成する。図4(b)では、集積回路領域5における半導体基板2に、素子分離部45と、p型ウェル49と、n型ウェル59と、チャネル領域50,60と、ソース領域51,61と、ドレイン領域52,62と、シリサイド56,57,66,67とが形成されている。
【0049】
次いで、図5に示すように、レジストパターン(図示せず)をマスクとする異方性のディープRIE(Reactive Ion Etching:反応性イオンエッチング)により、マイクロフォン領域4における半導体基板2を、表面2Aから半導体基板2の厚さ途中まで掘り下げてトレンチ75を形成する。トレンチ75は、1対の絶縁膜21(図1および図2参照)に一致する2箇所の位置に形成される。
【0050】
次いで、図6に示すように、熱酸化法により、各トレンチ75の内面を熱酸化し、各トレンチ75内をSiO2で埋め尽くす。これにより、各トレンチ75内に、SiO2からなる絶縁膜21が形成される。
次いで、CVD法により、マイクロフォン領域4および集積回路領域5における半導体基板2の表面2Aに、SiO2からなる膜(SiO2膜)を形成する。そして、レジストパターン(図示せず)をマスクとするエッチングにより、集積回路領域5におけるSiO2膜を選択的に除去する。その結果、図7(b)に示すように、マイクロフォン領域4における半導体基板2の表面2Aの全領域に形成されたSiO2膜は、前述した絶縁層24となり、集積回路領域5において残ったSiO2膜は、前述したゲート絶縁膜53,63となる。
【0051】
次いで、図8(b)に示すように、レジストパターン(図示せず)をマスクとするエッチングにより、マイクロフォン領域4における絶縁層24を選択的に除去し、絶縁層24に、開口76を形成する。開口76は、前述した第1配線層22の一端部22Aおよび第2配線層23の一端部23Aのそれぞれと一致する2箇所の位置に形成されている(図2および図8(a)参照)。2つある開口76のうち、一方(図8では右側)の開口76は、1対の絶縁膜21の間に形成されている。各開口76から半導体基板2の表面2Aが露出されている。なお、図8(b)では、参考のため、絶縁膜21を図示している。
【0052】
次いで、スパッタ法により、半導体基板2の表面2A上、絶縁層24上およびゲート絶縁膜53,63上に、Alが選択的に堆積され、Alの堆積層が、公知のパターニング技術によってパターニングされる。これにより、図9に示すように、絶縁層24上に、第1配線層22および第2配線層23が形成され(図9(a)参照)、集積回路領域5における半導体基板2の表面2A上に、前述した第3配線層69が形成される(図9(b)参照)。第1配線層22の一端部22Aは、1対の絶縁膜21の間の開口76(図9では右側の開口76)に入り込んでいて、この開口76から露出された半導体基板2の表面2Aに接触している(図9(b)参照)。第2配線層23の一端部23Aは、1対の絶縁膜21の間の開口76とは別の開口76(図9では左側の開口76)に入り込んでいて、この開口76から露出された半導体基板2の表面2Aに接触している(図9(b)参照)。
【0053】
次いで、図10(b)に示すように、集積回路領域5における半導体基板2に、公知のCMOS技術により、nチャネルMOSFET41およびpチャネルMOSFET42の一部を形成する。図10(b)では、新たに、ゲート電極54,64と、サイドウォール55,65と、シリサイド58,68とが形成されている。
次いで、図11(b)に示すように、CVD法により、半導体基板2の表面2Aの全領域に、パッシベーション層25が形成される。そして、レジストパターン(図示せず)をマスクとするエッチングにより、パッシベーション層25に、前述した各接続端子70をそれぞれパッドとして露出させる開口71が形成される(図11(a)参照)。パッシベーション層25が形成されることにより、集積回路領域5では、集積回路素子40が完成する。
【0054】
次いで、図12に示すように、レジストパターン(図示せず)をマスクとするエッチングにより、マイクロフォン領域4において、パッシベーション層25、絶縁層24および半導体基板2が、この順番で掘り下げられ、これにより、トレンチ77が形成される。トレンチ77は、1対の絶縁膜21を挟む位置に形成されており、合計で2つある。2つのトレンチ77のうち、一方の第1トレンチ77Aは、第1配線層22と第2配線層23との間の領域に形成され、他方の第2トレンチ77Bは、第1配線層22に対する第1トレンチ77Aの反対側の領域に形成されている。詳しくは、第1トレンチ77Aは、前述した第1空間9Aと一致する位置に形成され、第2トレンチ77Bは、前述した第2空間9Bと一致する位置に形成されている(図1および図2参照)。平面視において、第1トレンチ77Aは、第1空間9Aと同じ大きさであり、第2トレンチ77Bは、第2空間9Bと同じ大きさである。
【0055】
1対の絶縁膜21のそれぞれにおいて、第1トレンチ77A側の端面は、第1トレンチ77A内に露出されていて、第2トレンチ77B側の端面は、第2トレンチ77B内に露出されている。
半導体基板2において第1トレンチ77Aと第2トレンチ77Bとに挟まれた部分は、前述した膜20(図1〜図3参照)と同じ薄さの膜状部分78となっている。膜状部分78は、第1トレンチ77Aと第2トレンチ77Bとを完全に仕切った状態で、膜状部分78以外の半導体基板2と一体化されている。
【0056】
次いで、CVD法により、図13(b)に示すように、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの内面の全領域に、SiO2からなる膜(SiO2膜)79を形成する。
次いで、レジストパターン(図示せず)をマスクとするエッチング(RIE)により、図14(b)に示すように、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの底面におけるSiO2膜79だけを選択的に除去する。第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの内側面(底面以外の面)に残ったSiO2膜79は、前述した絶縁部材26となる(図3参照)。第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの底面からは、半導体基板2が露出されている。
【0057】
次いで、半導体基板2の表面2A側から第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの内部にエッチング剤が導入される(等方性エッチング)。
たとえば、プラズマエッチング等のドライエッチングを適用する場合にはエッチンガスが第1トレンチ77Aおよび第2トレンチ77Bに導入される。また、ウェットエッチングを適用する場合にはエッチング液が第1トレンチ77Aおよび第2トレンチ77Bに導入される。
【0058】
これにより、パッシベーション層25と、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの内側面の絶縁部材26とをマスクとして、半導体基板2における第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの底の周囲の基板材料が等方的にエッチングされる。具体的には、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの底を起点として、半導体基板2が、その厚さ方向と、厚さ方向に直交する方向とにエッチングされる。
【0059】
そのため、半導体基板2において第1トレンチ77Aおよび第2トレンチ77Bの内側面の絶縁部材26よりも深い位置にある部分がエッチングされる。すると、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの底面が、それぞれのトレンチの内側面よりも外側へ広がっていく。これに応じて、半導体基板2において膜状部分78の下端部(第1トレンチ77Aおよび第2トレンチ77Bの底側の端部)につながっている部分が、第1トレンチ77Aおよび第2トレンチ77Bのそれぞれの側から削られていく。
【0060】
このような等方性エッチングの結果、図15(b)に示すように、第1トレンチ77Aおよび第2トレンチ77Bが深くなるとともに、これらのトレンチが、膜状部分78の下でつながる。これにより、第1トレンチ77Aが凹所9の第1空間9Aとなり、第2トレンチ77Bが凹所9の第2空間9Bとなって、第1空間9Aおよび第2空間9Bによって凹所9が完成し、膜状部分78が膜20となる。つまり、マイクロフォン領域4においてマイクロフォン素子30が完成する。この状態で、膜20の底面20Cは、凹所9の底面から離隔していて、膜20において1対の絶縁膜21に挟まれた部分は、凹所9において宙に浮いた状態で、膜20以外の半導体基板2から分離絶縁されている(図1および図2参照)。
【0061】
そして、このような製造工程によって、図16に示すように、半導体基板2(半導体ウエハ)では、多数のマイクロフォン形成領域35において、マイクロフォン素子30および集積回路素子40が一括形成される。
次いで、前述した蓋部材3を形成する工程が実施される。この工程に関して、蓋部材3の元となるシリコン基板が準備される。このシリコン基板を、蓋側ウエハ82という。これに対して、前述した半導体基板2を、本体側ウエハ2ということがある。
【0062】
蓋側ウエハ82は、半導体基板2と同じ形状のSiの円板である。蓋側ウエハ82の1対の円形面82Aにおける一方には、多数の蓋部材形成領域83が設けられている。各蓋部材形成領域83から1つの蓋部材3が形成される。蓋部材形成領域83は、マイクロフォン形成領域35と同じ数だけ形成されており、本体側ウエハ2のマイクロフォン形成領域35と同じ配置パターンで離散配置されている。
【0063】
蓋部材形成領域83が形成された円形面82Aには、前述した結合剤7が、スクリーン印刷によって貼り付けられている。結合剤7は、略C字状パターンに形成されており、各蓋部材形成領域83を取り囲んでいる。
このような蓋側ウエハ82を、蓋部材形成領域83が形成された円形面82Aが本体側ウエハ2の表面2Aに対向するように、本体側ウエハ2に取り付ける。すると、蓋側ウエハ82の各蓋部材形成領域83が、本体側ウエハ2におけるいずれかのマイクロフォン形成領域35と対向する。そして、各蓋部材形成領域83の周りの結合剤7が、対応するマイクロフォン形成領域35の集積回路領域5(図1参照)を取り囲んだ状態で、本体側ウエハ2の表面2Aに接触する。この状態で熱処理を加えると、結合剤7が本体側ウエハ2の表面2Aに接着され、これにより、蓋側ウエハ82と本体側ウエハ2とが接合される。
【0064】
接合された状態における蓋側ウエハ82および本体側ウエハ2は、図17に示すように、平面視で重なっている。
そして、蓋側ウエハ82および本体側ウエハ2から、マイクロフォン1を1つずつ切り出すために、第1ダイシングブレード84が通ることになる第1ダイシングライン85と、第2ダイシングブレード86が通ることになる第2ダイシングライン87とが設定される。第1ダイシングライン85および第2ダイシングライン87は、平面視において、隣り合うマイクロフォン形成領域35の境界を直線状に延びた仮想的な線である。
【0065】
第1ダイシングライン85は、比較的太い。そのため、隣り合うマイクロフォン形成領域35のそれぞれにおいて前記境界近傍に配置された接続端子70が1本の第1ダイシングライン85の内側に位置している。
第2ダイシングライン87は、第1ダイシングライン85よりも細い。第2ダイシングライン87は、隣り合うマイクロフォン形成領域35の境界線上を延びている。第2ダイシングライン87は、第1ダイシングライン85の内側で延びる第2ダイシングライン87Aと、第2ダイシングライン87Aに直交する第2ダイシングライン87Bとを含んでいる。
【0066】
第1ダイシングブレード84および第2ダイシングブレード86は、円板形状の砥石であって、周端面に切断歯部が形成されている。第1ダイシングブレード84の厚さは、第1ダイシングライン85の太さ(幅)とほぼ同じである。第2ダイシングブレード86の厚さは、第2ダイシングライン87の太さ(幅)とほぼ同じである。
接合された状態における蓋側ウエハ82および本体側ウエハ2を固定し、各第1ダイシングライン85に沿って、第1ダイシングブレード84を移動させる。第1ダイシングブレード84は、その円板形状の中心軸線まわりに回転しながら、第1ダイシングライン85上を移動する。その際、第1ダイシングブレード84は、蓋側ウエハ82から入れられる。第1ダイシングブレード84が通過すると、蓋側ウエハ82において第1ダイシングライン85と重なる部分が削除される。これにより、本体側ウエハ2の各マイクロフォン形成領域35の接続端子70が、蓋側ウエハ82側から露出される。
【0067】
そして、露出された各接続端子70にバイアス電圧を印加することによって、各マイクロフォン形成領域35におけるマイクロフォン素子30および集積回路素子40(図3参照)の検査が行われる。
検査終了後、各第2ダイシングライン87(第2ダイシングライン87A,B)に沿って、第2ダイシングブレード86を移動させる。第2ダイシングブレード86は、その円板形状の中心軸線まわりに回転しながら、第2ダイシングライン87上を移動する。その際、第2ダイシングブレード86は、蓋側ウエハ82から入れられ、蓋側ウエハ82および本体側ウエハ2の両方を厚さ方向において貫通する。第2ダイシングブレード86が通過すると、蓋側ウエハ82および本体側ウエハ2から、図1〜図3に示すマイクロフォン1が1つずつ切り出される。
【0068】
以上のように、このマイクロフォン1では、図1に示すように、半導体基板2の凹所9内に配置された第2電極部Yとしての膜20が、その下縁の底面20Cが凹所9の底面から浮いた状態で、絶縁膜21によって半導体基板2に結合されている。これにより、膜20は、自在に振動できる。そのため、マイクロフォン1では、膜20が可動電極となり、第1電極部Xとしての側壁12が固定電極となっていて、膜20が振動することに応じて、膜20と側壁12との間の静電容量が変動する。これにより、音波によって膜20が振動した場合には、その音波を電気信号に変換できる。
【0069】
第2電極部Yは、凹所9の深さ方向に沿う姿勢で凹所9内に配置されていることから、半導体基板2を水平に沿わせると、略垂直に延びる。そのため、第2電極部Yが重力の影響によって撓んで凹所9の内側面に付着したりしないので、重力の影響を考慮することなく、第2電極部Yを薄くすることができる。これにより、第2電極部Yは、僅かな音波の変化にも応答して、振動できる。つまり、マイクロフォン1の感度を向上することができる。また、凹所9を深くすれば、凹所9の深さ方向に第2電極部Yを拡大することができるので、第1電極部Xと第2電極部Yとの対向面積を大きくすることができ、これによっても、マイクロフォン1の感度を向上することができる。
【0070】
また、凹所9の深さ方向に第2電極部Yを大きくしても、半導体基板2の厚さ方向から見た平面視におけるマイクロフォン1の大きさは変わらない。そのため、第2電極部Yを大きくしても、半導体基板2の厚さ方向から見て、マイクロフォン1を小さく構成することができる。これにより、1枚の元基板(半導体ウエハ)から作製できるマイクロフォン1の数を増やすことができるので、それに応じて、マイクロフォン1の製造コストを削減できる。
【0071】
また、第1電極部Xおよび第2電極部Yは、ともに、半導体基板2の材料からなる。そして、凹所9を、その内側に第2電極部Yが配置されるように、半導体基板2において厚さ方向に掘り込み、第2電極部Yの下端(底面20C)を凹所9の底面から離隔させることでマイクロフォン1を製造できる。そのため、マイクロフォン1を製造する際、第2電極部Yを可動状態で支持するために、第1電極部Xと第2電極部Yとの間に犠牲層を形成する工程や、この犠牲層を除去する工程は不要である。これによっても、マイクロフォン1の製造コストを削減できる。
【0072】
以上の結果、高感度でありながら小型であり、かつ、製造コストも削減できるマイクロフォン1を提供できる。
絶縁膜21が、膜20の少なくとも一側縁を凹所9の第1電極部X以外の側壁13に結合しているので、膜20は、側壁13に結合された一端縁を基端部として良好に振動できる。
【0073】
また、凹所9の第1空間9Aが蓋部材3によって凹所9外から遮断されるので、第1空間9A内における第1電極部Xと第2電極部Y(膜20)との間に凹所9外からの異物が侵入してマイクロフォン1の感度が低下することを防止できる。なお、第1電極部Xと第2電極部Y(膜20)との間に凹所9外からの異物が侵入することを防止できるのであれば、蓋部材3は、凹所9において少なくとも第1空間9Aを覆っていればよい。
【0074】
また、凹所9の第2空間9Bは、開口部8によって凹所9外の空間に連通することによって反響室となる。そのため、音波が開口部8から第2空間9Bに入って第2空間9Bで反響し、これに応じて第2電極部Yが振動することで、この音波を電気信号に変換できる。そして、結合剤7で蓋部材3を半導体基板2に結合すると開口部8が同時に形成されることから、開口部8を別途形成する工程を省略することができるので、それに応じて、マイクロフォン1の製造コストを削減できる。
<変形例>
以下には、前述した実施形態の変形例について説明する。
【0075】
図18は、第1の変形例に係るマイクロフォンの模式的な平面図である。
図18に示すように、膜20は、平面視において、側壁12と、これに直交して延びる側壁13との両方に対向するように、これらの側壁12,13に沿ってL字状に折れ曲がっていてもよい。この場合、これらの側壁12,13で構成された第1電極部Xと、L字状の膜20で構成された第2電極部Yとによって、第1電極部Xと第2電極部Yとの対向面積を大きくすることができる。これにより、第1電極部Xと第2電極部Yとの間の静電容量を大きくすることができるので、マイクロフォン1の感度を向上することができる。
【0076】
図19は、第2の変形例に係るマイクロフォンの模式的な平面図である。図20は、第3の変形例に係るマイクロフォンの模式的な平面図である。
膜20は、前述した実施形態では1枚だけ設けられているが(図2参照)、複数設けられていてもよい。図19では、2枚の膜20が間隔を隔てて平行になるように設けられており、図20では、3枚の膜20が間隔を隔てて平行になるように設けられている。各膜20には、第1配線層22が設けられている。
【0077】
図21は、第4の変形例に係るマイクロフォンの模式的な平面図である。
図21に示すように、膜20において、第1電極部Xに対向する主面20Aには、凹凸88が形成されている。図21の凹凸88は、凹所9の深さ方向に沿って延びる凹部88Aおよび凸部88Bで構成されている。凹凸88は、前述したトレンチ77を形成するためのエッチングの際に(図12(a)参照)、凹凸88に対応した凹凸形状を有するレジストパターン(図示せず)をマスクとして半導体基板2をエッチングすることによって形成される。
【0078】
この場合、膜20の当該主面20Aの面積が増えることによって膜20(第2電極部Y)と第1電極部Xとの対向面積が増えるとともに、膜20の凸部88Bによって膜20と第1電極部Xとの対向間隔が狭くなるので、膜20と第1電極部Xとの間の静電容量を大きくすることができる。これにより、マイクロフォン1の感度を向上することができる。また、膜20の凸部88Bが、膜20の揺れ止めとして機能し、第1電極部Xに接触することによって膜20の振動を減衰させることができる。
【0079】
図22は、第5の変形例に係るマイクロフォンの模式的な平面図である。図23は、第6の変形例に係るマイクロフォンの模式的な平面図である。
図22に示すように、凹凸88と同様の凹凸89が、第1電極部Xの表面(膜20に対向する面)に形成されていてもよい。凹凸89は、凹部89Aおよび凸部89Bで構成されている。凹凸89は、前述したトレンチ77を形成するためのエッチングの際に(図12(a)参照)、凹凸89に対応した凹凸形状を有するレジストパターン(図示せず)をマスクとして半導体基板2をエッチングすることによって形成される。
【0080】
この場合、第1電極部Xの当該表面の面積が増えることによって膜20(第2電極部Y)と第1電極部Xとの対向面積が増えるとともに、第1電極部Xの凸部89Bによって膜20と第1電極部Xとの対向間隔が狭くなるので、膜20と第1電極との間の静電容量を大きくすることができる。これにより、マイクロフォン1の感度を向上することができる。また、第1電極部Xの凸部89Bが、膜20の揺れ止めとして機能し、膜20に接触することによって膜20の振動を減衰させることができる。
【0081】
図22では、第2電極部Yの主面20Aには、凹凸88(図21参照)が形成されていないが、図23に示すように、第1電極部Xの表面に凹凸89が形成されているとともに、膜20(第2電極部Y)の主面20Aに凹凸88が形成されていてもよい。そうすれば、マイクロフォン1の感度を向上させる効果や、膜20の振動を減衰させる効果を一層高めることができる。
【0082】
図23では、膜20の主面20Aの凸部88Bが、第1電極部Xの表面の凹部89Aに嵌まり込み、第1電極部Xの表面の凸部89Bが、膜20の主面20Aの凹部88Aに嵌まり込んでいる。この場合、膜20(第2電極部Y)と第1電極部Xとの対向面積が増えるので、膜20と第1電極部Xとの間の静電容量を大きくすることができる。これにより、マイクロフォン1の感度を向上することができる。
【0083】
図24は、第7の変形例に係るマイクロフォンの模式的な平面図である。
前述した実施形態では、絶縁膜21は、膜20の長手方向両側に1つずつ設けられているが(図2参照)、図24に示すように、膜20において、両側の絶縁膜21の間に、別の絶縁膜21が追加で設けられていてもよい。追加で設けられる絶縁膜21は、1つでもよいし、複数でもよい。膜20の天面20Bにおいて隣り合う絶縁膜21の間の領域には、第1配線層22が設けられている。
【0084】
各絶縁膜21は、膜20の主面20Aから外方へはみ出るように形成されている。この場合、前述したトレンチ77を形成するためのエッチングの際に(図12(a)参照)、各絶縁膜21が膜20の主面20Aから外方へはみ出るようなエッチング条件で半導体基板2がエッチングされる。各絶縁膜21において、第1電極部Xに対向する主面20Aからはみ出た部分は、この主面20Aから第1電極部Xに向かって突出した突起21Aである。突起21Aが、膜20の揺れ止めとして機能し、第1電極部Xに接触することによって膜20の振動を減衰させることができる。また、膜20と第1電極部Xとが同じ材料(Si)で形成されている一方で、膜20では、SiO2からなる突起21Aが第1電極部Xに接触するので、膜20が第1電極部Xに貼り付くことを防止できる。
【0085】
図25は、第8の変形例に係るマイクロフォンの模式的な平面図である。
前述した実施形態では、膜20は、平面視における凹所9の短手方向において対向する1対の側壁13間に架設されていて、これにより、側壁13(半導体基板2)によって両持ちで支持されている(図1および図2参照)。
しかし、図25に示す膜20は、絶縁膜21によって一方の側壁13だけに結合されているものの、1対の側壁13間に架設されておらず、側壁13(半導体基板2)によって片持ちで支持されている。前述したトレンチ77を形成するためのエッチングの際に(図12(a)参照)、第1トレンチ77Aと第2トレンチ77Bとがどちらかの側壁13側でつながるように半導体基板2をエッチングすることによって、膜20を、片持ちで支持されるように構成できる。
【0086】
膜20は、片持ちで支持されることによって、両持ちで支持される場合よりも撓み易くなるので、マイクロフォン1の感度の一層の向上を図ることができる。
図26は、第9の変形例に係るマイクロフォンの模式的な斜視図である。
前述した実施形態では、結合剤7を略C字形状にすることで、結合剤7が設けられていない箇所における蓋部材3の外側周縁部と半導体基板2の表面2Aとの間に隙間(開口部8)を形成して、この開口部8から外部の音波を凹所9内に取り込んでいる(図1参照)。
【0087】
これに代え、図26に示すように蓋部材3に開口90を設け、この開口90から外部の音波を凹所9内に取り込んでもよい。開口90は、蓋部材3において凹所9に対向していない部分に形成されており、蓋部材3を厚さ方向に貫通している。この場合、結合剤7は、略C字形状でなく環状であり、蓋部材3と半導体基板2の表面2Aとの間の空間を完全に(漏れなく)取り囲んでいる。開口90は、当該空間を介して、凹所9の第2空間9Bを凹所9外の空間に連通させている。
【0088】
この場合も、第2空間9Bは、蓋部材3に形成された開口90によって凹所9外の空間に連通することによって反響室となる。そのため、音波が開口90から第2空間9Bに入って第2空間9Bで反響し、これに応じて第2電極部Yが振動することで、マイクロフォン1では、この音波を電気信号に変換できる。また、開口90は、蓋部材3において凹所9に対向していない部分に形成されているので、外部の異物が開口90から凹所9に簡単に侵入することを防止できる。
【0089】
以上の他にも、この発明は、様々な形態での実施が可能であり、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、前述した実施形態では、本発明の静電容量型MEMSセンサの一例として、静電容量型マイクロフォンを挙げたが、本発明は、温度センサや湿度センサにも適用可能である。前述した膜20は、温度や湿度の変化によって膨張収縮することができるので、膜20が膨張収縮することに応じて膜20(第2電極部Y)と側壁12(第1電極部X)との間の静電容量が変動することによって、温度や湿度の変化を電気信号に変換できる。そして、静電容量型MEMSセンサを温度センサや湿度センサとした場合にも、マイクロフォン1の場合と同様の効果を奏することができる。
【符号の説明】
【0090】
1 静電容量型マイクロフォン
2 半導体基板
3 蓋部材
7 結合剤
8 開口部
9 凹所
9A 第1空間
9B 第2空間
12 側壁
13 側壁
20 膜
20A 主面
20C 底面
21 絶縁膜
21A 突起
40 集積回路素子
88 凹凸
88A 凹部
88B 凸部
89 凹凸
89A 凹部
89B 凸部
90 開口
X 第1電極部
Y 第2電極部
【特許請求の範囲】
【請求項1】
互いに対向する第1電極部および第2電極部を有する静電容量型MEMSセンサであって、
前記第1電極部としての側壁を有する凹所が厚さ方向に掘り込まれた半導体基板と、
前記凹所の深さ方向に沿う姿勢で前記第1電極部に対向するように前記凹所内に配置され、前記凹所の底面から離隔した下縁を有し、前記半導体基板の材料からなる、前記第2電極部としての膜と、
前記膜を前記半導体基板に結合する絶縁膜とを含む、静電容量型MEMSセンサ。
【請求項2】
前記絶縁膜が、前記膜の少なくとも一側縁を前記凹所の前記第1電極部以外の側壁に結合している、請求項1に記載の静電容量型MEMSセンサ。
【請求項3】
前記膜が、前記第1電極部側の第1空間と、前記第1電極部側とは反対側の第2空間とに前記凹所内の空間を区画している、請求項1または2に記載の静電容量型MEMSセンサ。
【請求項4】
少なくとも前記第1空間を覆うように前記半導体基板上に配置された蓋部材をさらに含む、請求項3に記載の静電容量型MEMSセンサ。
【請求項5】
前記第1空間および第2空間を覆うように前記半導体基板上に配置された蓋部材と、
前記第2空間を前記凹所外の空間に連通させる開口部を有する状態で、前記蓋部材を前記半導体基板に結合する結合剤とをさらに含む、請求項3に記載の静電容量型MEMSセンサ。
【請求項6】
前記第1空間および第2空間を覆うように前記半導体基板上に配置され、前記第2空間を前記凹所外の空間に連通させる開口が形成された蓋部材をさらに含む、請求項3に記載の静電容量型MEMSセンサ。
【請求項7】
前記膜の前記第1電極部に対向する表面から前記第1電極部に向かって突出した突起をさらに含む、請求項1〜6のいずれか一項に記載の静電容量型MEMSセンサ。
【請求項8】
前記膜が、前記第1電極部に対向する表面に凹凸を有している、請求項1〜7のいずれか一項に記載の静電容量型MEMSセンサ。
【請求項9】
前記第1電極部が表面に凹凸を有している、請求項1〜8のいずれか一項に記載の静電容量型MEMSセンサ。
【請求項10】
前記膜が、前記第1電極部に対向する表面に凹凸を有していて、
前記膜の表面の凸部が、前記第1電極部の表面の凹部に嵌まり込み、前記第1電極部の表面の凸部が、前記膜の表面の凹部に嵌まり込んでいる、請求項9に記載の静電容量型MEMSセンサ。
【請求項11】
前記半導体基板に集積回路素子が形成されている、請求項1〜10のいずれか一項に記載の静電容量型MEMSセンサ。
【請求項12】
前記静電容量型MEMSセンサが、前記膜を振動板とした静電容量型マイクロフォンである、請求項1〜11のいずれか一項に記載の静電容量型MEMSセンサ。
【請求項1】
互いに対向する第1電極部および第2電極部を有する静電容量型MEMSセンサであって、
前記第1電極部としての側壁を有する凹所が厚さ方向に掘り込まれた半導体基板と、
前記凹所の深さ方向に沿う姿勢で前記第1電極部に対向するように前記凹所内に配置され、前記凹所の底面から離隔した下縁を有し、前記半導体基板の材料からなる、前記第2電極部としての膜と、
前記膜を前記半導体基板に結合する絶縁膜とを含む、静電容量型MEMSセンサ。
【請求項2】
前記絶縁膜が、前記膜の少なくとも一側縁を前記凹所の前記第1電極部以外の側壁に結合している、請求項1に記載の静電容量型MEMSセンサ。
【請求項3】
前記膜が、前記第1電極部側の第1空間と、前記第1電極部側とは反対側の第2空間とに前記凹所内の空間を区画している、請求項1または2に記載の静電容量型MEMSセンサ。
【請求項4】
少なくとも前記第1空間を覆うように前記半導体基板上に配置された蓋部材をさらに含む、請求項3に記載の静電容量型MEMSセンサ。
【請求項5】
前記第1空間および第2空間を覆うように前記半導体基板上に配置された蓋部材と、
前記第2空間を前記凹所外の空間に連通させる開口部を有する状態で、前記蓋部材を前記半導体基板に結合する結合剤とをさらに含む、請求項3に記載の静電容量型MEMSセンサ。
【請求項6】
前記第1空間および第2空間を覆うように前記半導体基板上に配置され、前記第2空間を前記凹所外の空間に連通させる開口が形成された蓋部材をさらに含む、請求項3に記載の静電容量型MEMSセンサ。
【請求項7】
前記膜の前記第1電極部に対向する表面から前記第1電極部に向かって突出した突起をさらに含む、請求項1〜6のいずれか一項に記載の静電容量型MEMSセンサ。
【請求項8】
前記膜が、前記第1電極部に対向する表面に凹凸を有している、請求項1〜7のいずれか一項に記載の静電容量型MEMSセンサ。
【請求項9】
前記第1電極部が表面に凹凸を有している、請求項1〜8のいずれか一項に記載の静電容量型MEMSセンサ。
【請求項10】
前記膜が、前記第1電極部に対向する表面に凹凸を有していて、
前記膜の表面の凸部が、前記第1電極部の表面の凹部に嵌まり込み、前記第1電極部の表面の凸部が、前記膜の表面の凹部に嵌まり込んでいる、請求項9に記載の静電容量型MEMSセンサ。
【請求項11】
前記半導体基板に集積回路素子が形成されている、請求項1〜10のいずれか一項に記載の静電容量型MEMSセンサ。
【請求項12】
前記静電容量型MEMSセンサが、前記膜を振動板とした静電容量型マイクロフォンである、請求項1〜11のいずれか一項に記載の静電容量型MEMSセンサ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図2】
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【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【公開番号】特開2012−156896(P2012−156896A)
【公開日】平成24年8月16日(2012.8.16)
【国際特許分類】
【出願番号】特願2011−15730(P2011−15730)
【出願日】平成23年1月27日(2011.1.27)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
【公開日】平成24年8月16日(2012.8.16)
【国際特許分類】
【出願日】平成23年1月27日(2011.1.27)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
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