高耐圧電界効果トランジスタ
【課題】高耐圧電界効果トランジスタの素子面積を増大させること無しに、十分に低いオン抵抗を得る。
【解決手段】半導体基板１０１のｎ型領域１０２内に、チャネル形成領域１０２ａを挟んでドレイン低濃度領域１０３およびソース低濃度領域１０４を形成し、ドレイン高濃度領域１０５およびソース高濃度領域１０６を形成し、ゲート酸化膜１０９を形成し、該ゲート酸化膜１０９の端部および低濃度領域１０３，１０４を含む領域にフィールド酸化膜１１０を形成し、さらにゲート酸化膜１０９からフィールド酸化膜１１０の端部にかけてゲート電極１１１を形成した高耐圧ｐＭＯＳトランジスタにおいて、ゲート電極１１１とドレイン高濃度領域１０５との間に、フィールド酸化膜１１０が形成されていない非酸化領域１１２を設ける。製造時に、ドレイン低濃度領域１０３の不純物がフィールド酸化膜１１０に取り込まれ難くなるので、オン抵抗の増加が抑制される。
【解決手段】半導体基板１０１のｎ型領域１０２内に、チャネル形成領域１０２ａを挟んでドレイン低濃度領域１０３およびソース低濃度領域１０４を形成し、ドレイン高濃度領域１０５およびソース高濃度領域１０６を形成し、ゲート酸化膜１０９を形成し、該ゲート酸化膜１０９の端部および低濃度領域１０３，１０４を含む領域にフィールド酸化膜１１０を形成し、さらにゲート酸化膜１０９からフィールド酸化膜１１０の端部にかけてゲート電極１１１を形成した高耐圧ｐＭＯＳトランジスタにおいて、ゲート電極１１１とドレイン高濃度領域１０５との間に、フィールド酸化膜１１０が形成されていない非酸化領域１１２を設ける。製造時に、ドレイン低濃度領域１０３の不純物がフィールド酸化膜１１０に取り込まれ難くなるので、オン抵抗の増加が抑制される。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧電界効果トランジスタに関する。この発明は、例えば、ＨＶ−ｐＭＯＳ（High Voltage p-channel Metal Oxide Semiconductor；高耐圧ｐＭＯＳ）トランジスタに適用することができる。
【背景技術】
【０００２】
高耐圧の電界効果トランジスタを開示する文献としては、例えば下記特許文献１が知られている。
【０００３】
同文献の例えば図１６に示されているように、高耐圧ｎＭＯＳトランジスタは、ドレイン領域として、低濃度の領域（同文献ではｎ−オフセットドレイン領域１２）と、高濃度の領域（同文献ではｎ＋ドレイン領域１７）とを有している。ゲート酸化膜１４は、チャネル形成領域と、ドレイン低濃度領域１２の端部とを覆うように形成される。ドレイン低濃度領域１２のうち、ドレイン高濃度領域１７が形成されず且つゲート酸化膜１４が形成されていない領域には、フィールド酸化膜１３が形成される。そして、ゲート酸化膜１４とフィールド酸化膜１３の端部とを覆うように、ゲート電極１５が形成される。すなわち、ゲート電極１５のドレイン側端部は、ゲート酸化膜１４ではなく、フィールド酸化膜１３上に配置される。
【０００４】
ドレイン領域を高濃度領域１７と低濃度領域１２との二重構造とするのは、ソース・ドレイン間耐圧を向上させるためである。低濃度領域１２の距離が長いほど、すなわちチャネル形成領域と高濃度領域１７との距離が長いほど、ソース・ドレイン間耐圧を向上させることができる。
【０００５】
また、ゲート電極１５のドレイン側端部をフィールド酸化膜１３上に配置するのは、ゲート電極１５の端部付近で電界が集中し易いからである。すなわち、ゲート電極１５の端部をフィールド酸化膜１３上に配置することにより、ドレイン領域での電界集中を緩和させて、ＭＯＳトランジスタの耐圧を高めることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２０４０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、ＭＯＳトランジスタの耐圧を向上させるためには、低濃度領域の距離を長くすること、すなわちチャネル形成領域と高濃度領域との距離を長くすることが望ましい。
【０００８】
しかしながら、低濃度領域の距離を長くするほど、オン抵抗が増大して、ＭＯＳトランジスタの駆動能力が低下するという欠点がある。
【０００９】
加えて、低濃度領域の距離を長くすると、素子面積が増大して、集積回路の集積率が低下するという欠点もある。
【００１０】
ここで、低濃度領域の距離を長くしても、それに応じてチャネル幅を大きくすれば、オン抵抗の増大を防止・抑制することができる。しかし、ＭＯＳトランジスタのチャネル幅を大きくすれば、素子面積はさらに増大することになり、集積率低下の問題がいっそう顕著となる。
【００１１】
この発明の課題は、オン抵抗が小さく且つ素子面積が小さい高耐圧電界効果トランジスタを提供する点にある。
【課題を解決するための手段】
【００１２】
この発明に係る高耐圧電界効果トランジスタは、半導体基板のｎ型領域内にチャネル形成領域を挟んで形成されたｐ型のドレイン低濃度領域およびソース低濃度領域と、ドレイン低濃度領域内に形成されたドレイン低濃度領域よりも高い不純物濃度のドレイン高濃度領域と、少なくともチャネル形成領域の表面を覆うゲート絶縁膜と、ゲート絶縁膜のドレイン側端部と接するようにドレイン低濃度領域上に形成された第１フィールド酸化膜と、ゲート絶縁膜のソース側端部と接するように、ソース低濃度領域上に形成された第２フィールド酸化膜と、ゲート絶縁膜を介してチャネル形成領域の全面を覆い、且つ第１フィールド酸化膜を介してドレイン低濃度領域の端部を覆うように形成されるとともに、第２フィールド酸化膜を介してソース低濃度領域の端部を覆うように形成されたゲート電極と、ドレイン低濃度領域のうちゲート電極とドレイン高濃度領域とに挟まれており且つ表面にドレイン高濃度領域および第１フィールド酸化膜が形成されていない非酸化領域と、ドレイン低濃度領域上の、非酸化領域及びドレイン高濃度領域を挟んで第１フィールド酸化膜と向かい合う位置であって、ドレイン高濃度領域と隣り合う位置に形成された第３フィールド酸化膜とを有する。
【発明の効果】
【００１３】
この発明によれば、ドレイン低濃度領域に、ゲート電極とドレイン高濃度領域とに挟まれており且つ表面にドレイン高濃度領域およびフィールド酸化膜が形成されていない非酸化領域を設けたので、製造時にドレイン低濃度領域内のｐ型不純物がフィールド酸化膜に吸収される現象を抑制することができる。これにより、ドレイン低濃度領域内のｐ型不純物濃度を高く維持することができ、したがって、高耐圧電界効果トランジスタの素子面積を増大させること無しに、十分に低いオン抵抗を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る高耐圧ｐＭＯＳトランジスタの構造を概念的に示す断面図である。
【図２】第１の実施形態に係る製造工程を概念的に示す工程断面図である。
【図３】第１の実施形態に係る製造工程を概念的に示す工程断面図である。
【図４】第２の実施形態に係る高耐圧ｐＭＯＳトランジスタの構造を概念的に示す断面図である。
【図５】第２の実施形態に係る製造工程を概念的に示す工程断面図である。
【発明を実施するための形態】
【００１５】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１６】
第１の実施形態
第１の実施形態に係る高耐圧電界効果トランジスタおよびその製造方法について、図１〜図３を用いて説明する。
【００１７】
図１は、この実施形態に係る高耐圧ｐＭＯＳトランジスタの構造を概念的に示す断面図である。
【００１８】
図１に示したように、この実施形態の高耐圧ｐＭＯＳトランジスタ１００は、半導体基板１０１のｎウェル１０２に形成された、ドレイン低濃度領域１０３と、ソース低濃度領域１０４と、ドレイン高濃度領域１０５と、ソース高濃度領域１０６と、ガードリング層１０７，１０８と、ゲート酸化膜１０９と、フィールド酸化膜１１０と、ゲート電極１１１と、非酸化領域１１２と、中間絶縁膜１１３と、コンタクト層１１４，１１５と、配線パターン１１６，１１７とを有する。
【００１９】
半導体基板１０１としては、ｐ型シリコン基板を使用することができる。
【００２０】
ｎウェル１０２は、半導体基板１０１の表面に、例えばリン等のｎ型不純物イオンを注入することによって、形成される。ｎウェル１０２の不純物濃度は、例えば１×１０16ｃｍ-3である。
【００２１】
ドレイン低濃度領域１０３およびソース低濃度領域１０４は、半導体基板１０１のｎ型領域１０２に、例えばボロン等の不純物イオンを注入することによって、形成される。ドレイン低濃度領域１０３およびソース低濃度領域１０４の不純物濃度は、例えば１×１０16ｃｍ-3である。ドレイン低濃度領域１０３とソース低濃度領域１０４とに挟まれた領域が、チャネル形成領域１０２ａとなる。
【００２２】
ドレイン高濃度領域１０５は、ドレイン低濃度領域１０３内に形成される。ドレイン高濃度領域１０５は、ドレイン低濃度領域１０３よりも高い不純物濃度（例えば１×１０20ｃｍ-3）を有している。ドレイン高濃度領域１０５は、チャネル形成領域１０２ａとの距離Ｌｄが例えば１０μｍ以下となる位置に形成される。
【００２３】
ソース高濃度領域１０６は、ソース低濃度領域１０４内に形成される。ソース高濃度領域１０６は、ソース低濃度領域１０４よりも高い不純物濃度（例えば１×１０20ｃｍ-3）を有している。ソース高濃度領域１０６は、チャネル形成領域１０２ａとの距離Ｌｓが上述のＬｄよりも短くなるような位置に形成される。
【００２４】
ガードリング層１０７，１０８は、高耐圧ｐＭＯＳトランジスタ１００を、隣接する他の素子から電気的に分離するための層である。ガードリング層１０７，１０８は、ドレイン低濃度領域１０３およびソース低濃度領域１０４の外側に、ｎ型不純物イオンを注入することによって形成される。ガードリング層１０７，１０８の不純物濃度は、例えば１×１０20ｃｍ-3である。
【００２５】
ゲート酸化膜１０９は、少なくともチャネル形成領域１０２ａの表面を覆うように形成された、シリコン酸化膜である。ゲート酸化膜１０９の膜厚は、例えば２００ｎｍ以上２５０ｎｍ以下である。
【００２６】
フィールド酸化膜１１０は、ゲート酸化膜１０９の端部と接するように形成されるとともに、ドレイン低濃度領域１０３が形成された領域のうちドレイン高濃度領域１０５および非酸化領域１１２以外の部分を覆う。さらに、この実施形態のフィールド酸化膜１１０は、ソース低濃度領域１０４が形成された領域のうち、ソース高濃度領域１０６以外の領域を覆う。フィールド酸化膜１１０の膜厚は例えば８００ｎｍ以下である。また、フィールド酸化膜１１０は、ゲート酸化膜１０９側の端部から非酸化領域１１２側端部までの長さが１．５μｍ以上３．０μｍ以下となるように、形成される。
【００２７】
ゲート電極１１１は、ゲート酸化膜１０９を介してチャネル形成領域１０２ａの全面を覆い、且つ、フィールド酸化膜１１０を介してドレイン低濃度領域１０３およびソース低濃度領域１０４の端部を覆うように形成される。ゲート電極１１１の構造は任意であるが、この実施形態では、ポリシリコン層１１１ａとタングステンシリサイド層１１１ｂの積層構造のものを使用した。
【００２８】
非酸化領域１１２は、ドレイン低濃度領域１０３のうち、ゲート電極１１１とドレイン高濃度領域１０５とに挟まれており、且つ、このドレイン高濃度領域１０５およびフィールド酸化膜１１０が表面に形成されていない領域である。この実施形態では、ドレイン低濃度領域１０３の表面に非酸化領域１１２を設けることにより（すなわち、ドレイン低濃度領域１０３の表面に、フィールド酸化膜１１０で覆われていない領域を設けることにより）、高耐圧ｐＭＯＳトランジスタの素子面積を増大させること無しにオン抵抗の増加を抑制することができる（後述）。
【００２９】
中間絶縁膜１１３は、例えばシリコン酸化膜等で半導体基板１０１の全面を覆うことにより、形成される。
【００３０】
コンタクト層１１４，１１５は、ドレイン高濃度領域１０５およびソース高濃度領域１０６と配線パターン１１６，１１７とを電気的に接続するための層間配線である。コンタクト層１１４，１１５は、中間絶縁膜１１３に形成されたコンタクトホールに例えばタングステンを埋め込むことによって形成される。
【００３１】
配線パターン１１６，１１７は、ドレイン高濃度領域１０５およびソース高濃度領域１０６に配線を施すための導電層であり、例えばアルミニウムにより形成される。
【００３２】
次に、図１に示した高耐圧ｐＭＯＳトランジスタの製造方法について説明する。図２および図３は、この実施形態に係る製造工程を概念的に示す工程断面図である。
【００３３】
（１）まず、半導体基板１０１の表面に、リン等のｎ型不純物イオンを、例えばドーズ量最大１×１０13ｃｍ-2程度で注入することにより、ｎウェル１０２を形成する。そして、このｎウェル１０２内に、ボロン等のｐ型不純物イオンを、例えばドーズ量最大１×１０13ｃｍ-2程度で注入することにより、ドレイン低濃度領域１０３およびソース低濃度領域１０４を形成する（図２（Ａ）参照）。
【００３４】
（２）次に、例えばＬＯＣＯＳ(localized oxidation of silicon)法を用いて、半導体基板１０１の表面に、膜厚が例えば８００ｎｍ以下の、フィールド酸化膜１１０を形成する。フィールド酸化膜１１０は、ドレイン高濃度領域１０５、ソース高濃度領域１０６、ガードリング層１０７，１０８、ゲート酸化膜１０９が形成される領域と、非酸化領域１１２となるべき領域とには、形成されない。上述のように、この実施形態では、ゲート酸化膜１０９が形成される領域側の端部Ｅ１から非酸化領域１１２となる領域の端部Ｅ２までの長さが、１．５μｍ以上３．０μｍ以下となるように、フィールド酸化膜１１０を形成する（図２（Ｂ）参照）。
【００３５】
（３）例えば熱酸化法を用いて半導体基板１０１の表面を酸化することにより、膜厚が例えば２５０ｎｍ以下の酸化膜を形成し、続いて、レジストパターンを用いて、チャネル形成領域１０２ａ以外の領域上の酸化膜を選択的にエッチングすることにより、ゲート酸化膜１０９を形成する。さらに、通常のイオン注入技術を用い、チャネル形成領域１０２ａへ、しきい値電圧を調整するためのイオン注入を行う。その後、例えば通常の薄膜堆積技術等を用いて、ゲート酸化膜１０９上に、ポリシリコン層１１１ａおよびタングステンシリサイド層１１１ｂを形成する。これにより、ゲート電極１１１が完成する（図２（Ｃ）参照）。
【００３６】
（４）続いて、通常のフォトリソグラフィ技術等を用いて、レジストマスク３０１を形成する。レジストマスク３０１は、ガードリング層１０７，１０８を形成する領域およびその周辺のフィールド酸化膜１１０のみを露出し、他の領域を覆う。そして、レジストマスク３０１を用いて、例えばヒ素イオンをドーズ量最大１×１０16ｃｍ-2で注入することにより、ガードリング層１０７，１０８が形成される（図３（Ａ）参照）。その後、レジストマスク３０１を除去する。
【００３７】
（５）次に、通常のフォトリソグラフィ技術等を用いて、レジストマスク３０２を形成する。レジストマスク３０２は、ドレイン高濃度領域１０５およびソース高濃度領域１０６を形成する領域およびその周辺のフィールド酸化膜１１０のみを露出し、他の領域を覆う。そして、レジストマスク３０２を用いて、例えばＢＦ２イオンをドーズ量最大５×１０15ｃｍ-2程度で注入することにより、ドレイン高濃度領域１０５およびソース高濃度領域１０６が形成される（図３（Ｂ）参照）。その後、レジストマスク３０２を除去する。このように、この実施形態では、ドレイン低濃度領域１０３の露出面をレジストマスク３０２で覆うこととしたので、この露出面を非酸化領域１１２にすることができる。
【００３８】
（６）最後に、通常の堆積技術、フォトリソグラフィー技術等を用いて、中間絶縁膜１１３と、コンタクト層１１４，１１５と、配線パターン１１６，１１７を形成し、図１に示したような高耐圧ｐＭＯＳトランジスタ１００を完成させる。
【００３９】
次に、この実施形態に係る高耐圧ｐＭＯＳトランジスタのオン抵抗が小さくなる理由を説明する。
【００４０】
高耐圧のＭＯＳトランジスタを製造するに際して、ドレイン低濃度領域の不純物濃度は、トランジスタのオン抵抗と耐圧とを考慮して決定される。トランジスタでは、ドレイン低濃度領域の不純物濃度を高くするほど、オン抵抗を小さくすることができる。その一方で、ドレイン低濃度領域の不純物濃度が高くなるほど、ウェル領域とドレイン低濃度領域との境界面における濃度勾配が急峻になって、トランジスタの耐圧が低下してしまう。したがって、オン抵抗が十分に低く且つ耐圧が十分に高いトランジスタを得るためには、ドレイン低濃度領域の不純物濃度を高精度に制御する必要がある。
【００４１】
ここで、従来の高耐圧ＭＯＳトランジスタでは、ドレイン低濃度領域の表面には、ドレイン高濃度領域が形成されている部分およびゲート酸化膜が形成されている部分を除き、全域にフィールド酸化膜が形成されていた（上述の特許文献１参照）。
【００４２】
しかしながら、ｐ型の高耐圧ＭＯＳトランジスタにおいては、ドレイン低濃度領域の表面にフィールド酸化膜を形成する際に、このフィールド酸化膜にドレイン低濃度領域内のｐ型不純物が取り込まれてしまい、このために、ドレイン低濃度領域の表面近傍（すなわち、ドレイン低濃度領域とフィールド酸化膜との界面付近）で不純物濃度が低下して、オン抵抗が増大してしまう。その一方で、ドレイン低濃度領域の深い位置での不純物濃度は変化しないので、ドレイン低濃度領域全体の不純物濃度を予め高く設定しようとすると、トランジスタの耐圧が非常に低くなってしまう。
【００４３】
これに対して、この実施形態では、ｐ型の高耐圧ＭＯＳトランジスタにおいて、ゲート電極とドレイン高濃度領域との間に非酸化領域を設けることによって、ドレイン低濃度領域とフィールド酸化膜との接触面積を小さく抑えた。これにより、製造時にドレイン低濃度領域内のｐ型不純物がフィールド酸化膜に吸収される現象を抑制することができるので、ドレイン低濃度領域内におけるｐ型不純物濃度の低下を抑制することができる。したがって、この実施形態によれば、高耐圧電界効果トランジスタの素子面積を増大させたり、耐圧を低下させたりすること無しに、十分に低いオン抵抗を得ることができる。上述のように、この実施形態では、非酸化領域１１２を、かかる非酸化領域１１２の端部とゲート酸化膜１０９の端部と距離（すなわち、これらの端部の間に形成されたフィールド酸化膜の長さ）が１．５μｍ以上３．０μｍ以下となるように、形成する。かかる距離が１．５μｍ未満の場合はフィールド酸化膜１１０の上にゲート電極１１１の端部を形成することが困難になり、また、かかる距離が３．０μｍより大きい場合はオン抵抗の増大を抑制するという効果が不十分だからである。
【００４４】
一方、ｎ型の高耐圧ｐＭＯＳトランジスタにおいては、ｎ型不純物が、フィールド酸化膜形成時にドレイン低濃度領域の表面近傍に移動するものの、かかるフィールド酸化膜内には殆ど取り込まれない。このため、トランジスタ全体としてのオン抵抗は殆ど増加しないので、非酸化領域を設けなくてもよい。
【００４５】
以上説明したように、この実施形態に係る高耐圧ｐＭＯＳトランジスタによれば、ゲート電極１１１とドレイン高濃度領域１０５との間に非酸化領域１１２を設けたので、素子面積を増大させること無しに、十分に低いオン抵抗を得ることができる。
【００４６】
また、この実施形態に係る高耐圧ｐＭＯＳトランジスタの製造方法によれば、非酸化領域１１２になるべき部分とゲート電極１１１とを少なくとも覆うマスクパターン３０２を形成し、その後、このマスクパターンを３０２用いてｐ型不純物を導入することによりドレイン高濃度領域１０５を形成することにより（上記工程（５）参照）、ゲート電極１１１とドレイン高濃度領域１０５との間に非酸化領域１１２を形成することができる。
【００４７】
なお、この実施形態では、ソース低濃度領域１０４内にも高濃度領域１０６を形成する場合を例に採って説明したが、高濃度領域１０６を形成しない場合にも、この実施形態を適用することができる。また、この実施形態では、ソース低濃度領域１０４の表面全体にフィールド酸化膜１１０で覆う構成としたが、例えば、ソース低濃度領域１０４側にフィールド酸化膜を形成しない場合等であっても、この発明を適用することができる。すなわち、ドレイン低濃度領域１０３上に非酸化領域１１２を設けることとすれば、ソース側の構成に拘わらず、本発明の効果を得ることができる。
【００４８】
第２実施形態
次に、第２の実施形態に係る高耐圧電界効果トランジスタおよびその製造方法について、図４および図５を用いて説明する。
【００４９】
図４は、この実施形態に係る高耐圧ｐＭＯＳトランジスタの構造を概念的に示す断面図である。図４において、図１と同じ符号を付した構成要素は、それぞれ図１と同じものを示している。
【００５０】
図４に示したように、この実施形態の高耐圧ｐＭＯＳトランジスタ４００は、非酸化領域１１２の表面にｐ型低抵抗層４０１が設けられている点で、上述の第１の実施形態と異なる。
【００５１】
ｐ型低抵抗層４０１は、第１の実施形態の非酸化領域１１２に対応する位置に、形成される。ｐ型低抵抗層４０１の不純物濃度は、ドレイン低濃度領域１０３よりも高く且つドレイン高濃度領域１０５よりも低い値に設定される。
【００５２】
次に、図４に示した高耐圧ｐＭＯＳトランジスタの製造方法について説明する。図５は、この実施形態に係る製造工程を概念的に示す工程断面図である。
【００５３】
（１）まず、第１の実施形態の工程（１）〜（３）と同様にして、半導体基板１０１の表面に、ｎウェル１０２、ドレイン低濃度領域１０３、ソース低濃度領域１０４、ゲート酸化膜１０９、フィールド酸化膜１１０およびゲート電極１１１を形成する（図５（Ａ）参照）。
【００５４】
（２）次に、通常のフォトリソグラフィ技術等を用いて、レジストマスク５０１を形成する。レジストマスク５０１は、ガードリング層１０７，１０８を形成する領域およびその周辺のフィールド酸化膜１１０を覆うように形成される（図５（Ｂ）参照）。
【００５５】
（３）続いて、レジストマスク５０１を用い、例えばＢＦ２イオンをドーズ量最大１×１０13ｃｍ-2程度で注入することにより、ｐ型低抵抗層４０１を形成する（図５（Ｃ）参照）。なお、高耐圧ｐＭＯＳトランジスタ４００と同時に低耐圧トランジスタ（すなわち、ＬＶ−ＭＯＳトランジスタ）を製造する場合には、かかるＬＶ−ＭＯＳトランジスタのＬＤＤ(Lightly Doped Drain) 領域を形成するためのイオン注入と同時に、ｐ型低抵抗層４０１を形成してもよい。
【００５６】
（４）その後、第１の実施形態の工程（４）〜（６）と同様にして、ガードリング層１０７，１０８、ドレイン高濃度領域１０５、ソース高濃度領域１０６、中間絶縁膜１１３と、コンタクト層１１４，１１５、配線パターン１１６，１１７を形成し、図４に示したような高耐圧ｐＭＯＳトランジスタ４００を完成させる。
【００５７】
以上説明したように、この実施形態に係る高耐圧ｐＭＯＳトランジスタによれば、低抵抗層４０１を設けたので、第１の実施形態よりもさらにオン抵抗を低くすることができる。
【符号の説明】
【００５８】
１００ 高耐圧ｐＭＯＳトランジスタ
１０１ 半導体基板
１０２ ｎウェル
１０３ ドレイン低濃度領域
１０４ ソース低濃度領域
１０５ ドレイン高濃度領域
１０６ ソース高濃度領域
１０７，１０８ ガードリング層
１０９ ゲート酸化膜
１１０ フィールド酸化膜
１１１ ゲート電極
１１２ 非酸化領域
１１３ 中間絶縁膜
１１４，１１５ コンタクト層
１１６，１１７ 配線パターン
【技術分野】
【０００１】
この発明は、高耐圧電界効果トランジスタに関する。この発明は、例えば、ＨＶ−ｐＭＯＳ（High Voltage p-channel Metal Oxide Semiconductor；高耐圧ｐＭＯＳ）トランジスタに適用することができる。
【背景技術】
【０００２】
高耐圧の電界効果トランジスタを開示する文献としては、例えば下記特許文献１が知られている。
【０００３】
同文献の例えば図１６に示されているように、高耐圧ｎＭＯＳトランジスタは、ドレイン領域として、低濃度の領域（同文献ではｎ−オフセットドレイン領域１２）と、高濃度の領域（同文献ではｎ＋ドレイン領域１７）とを有している。ゲート酸化膜１４は、チャネル形成領域と、ドレイン低濃度領域１２の端部とを覆うように形成される。ドレイン低濃度領域１２のうち、ドレイン高濃度領域１７が形成されず且つゲート酸化膜１４が形成されていない領域には、フィールド酸化膜１３が形成される。そして、ゲート酸化膜１４とフィールド酸化膜１３の端部とを覆うように、ゲート電極１５が形成される。すなわち、ゲート電極１５のドレイン側端部は、ゲート酸化膜１４ではなく、フィールド酸化膜１３上に配置される。
【０００４】
ドレイン領域を高濃度領域１７と低濃度領域１２との二重構造とするのは、ソース・ドレイン間耐圧を向上させるためである。低濃度領域１２の距離が長いほど、すなわちチャネル形成領域と高濃度領域１７との距離が長いほど、ソース・ドレイン間耐圧を向上させることができる。
【０００５】
また、ゲート電極１５のドレイン側端部をフィールド酸化膜１３上に配置するのは、ゲート電極１５の端部付近で電界が集中し易いからである。すなわち、ゲート電極１５の端部をフィールド酸化膜１３上に配置することにより、ドレイン領域での電界集中を緩和させて、ＭＯＳトランジスタの耐圧を高めることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２０４０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、ＭＯＳトランジスタの耐圧を向上させるためには、低濃度領域の距離を長くすること、すなわちチャネル形成領域と高濃度領域との距離を長くすることが望ましい。
【０００８】
しかしながら、低濃度領域の距離を長くするほど、オン抵抗が増大して、ＭＯＳトランジスタの駆動能力が低下するという欠点がある。
【０００９】
加えて、低濃度領域の距離を長くすると、素子面積が増大して、集積回路の集積率が低下するという欠点もある。
【００１０】
ここで、低濃度領域の距離を長くしても、それに応じてチャネル幅を大きくすれば、オン抵抗の増大を防止・抑制することができる。しかし、ＭＯＳトランジスタのチャネル幅を大きくすれば、素子面積はさらに増大することになり、集積率低下の問題がいっそう顕著となる。
【００１１】
この発明の課題は、オン抵抗が小さく且つ素子面積が小さい高耐圧電界効果トランジスタを提供する点にある。
【課題を解決するための手段】
【００１２】
この発明に係る高耐圧電界効果トランジスタは、半導体基板のｎ型領域内にチャネル形成領域を挟んで形成されたｐ型のドレイン低濃度領域およびソース低濃度領域と、ドレイン低濃度領域内に形成されたドレイン低濃度領域よりも高い不純物濃度のドレイン高濃度領域と、少なくともチャネル形成領域の表面を覆うゲート絶縁膜と、ゲート絶縁膜のドレイン側端部と接するようにドレイン低濃度領域上に形成された第１フィールド酸化膜と、ゲート絶縁膜のソース側端部と接するように、ソース低濃度領域上に形成された第２フィールド酸化膜と、ゲート絶縁膜を介してチャネル形成領域の全面を覆い、且つ第１フィールド酸化膜を介してドレイン低濃度領域の端部を覆うように形成されるとともに、第２フィールド酸化膜を介してソース低濃度領域の端部を覆うように形成されたゲート電極と、ドレイン低濃度領域のうちゲート電極とドレイン高濃度領域とに挟まれており且つ表面にドレイン高濃度領域および第１フィールド酸化膜が形成されていない非酸化領域と、ドレイン低濃度領域上の、非酸化領域及びドレイン高濃度領域を挟んで第１フィールド酸化膜と向かい合う位置であって、ドレイン高濃度領域と隣り合う位置に形成された第３フィールド酸化膜とを有する。
【発明の効果】
【００１３】
この発明によれば、ドレイン低濃度領域に、ゲート電極とドレイン高濃度領域とに挟まれており且つ表面にドレイン高濃度領域およびフィールド酸化膜が形成されていない非酸化領域を設けたので、製造時にドレイン低濃度領域内のｐ型不純物がフィールド酸化膜に吸収される現象を抑制することができる。これにより、ドレイン低濃度領域内のｐ型不純物濃度を高く維持することができ、したがって、高耐圧電界効果トランジスタの素子面積を増大させること無しに、十分に低いオン抵抗を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る高耐圧ｐＭＯＳトランジスタの構造を概念的に示す断面図である。
【図２】第１の実施形態に係る製造工程を概念的に示す工程断面図である。
【図３】第１の実施形態に係る製造工程を概念的に示す工程断面図である。
【図４】第２の実施形態に係る高耐圧ｐＭＯＳトランジスタの構造を概念的に示す断面図である。
【図５】第２の実施形態に係る製造工程を概念的に示す工程断面図である。
【発明を実施するための形態】
【００１５】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１６】
第１の実施形態
第１の実施形態に係る高耐圧電界効果トランジスタおよびその製造方法について、図１〜図３を用いて説明する。
【００１７】
図１は、この実施形態に係る高耐圧ｐＭＯＳトランジスタの構造を概念的に示す断面図である。
【００１８】
図１に示したように、この実施形態の高耐圧ｐＭＯＳトランジスタ１００は、半導体基板１０１のｎウェル１０２に形成された、ドレイン低濃度領域１０３と、ソース低濃度領域１０４と、ドレイン高濃度領域１０５と、ソース高濃度領域１０６と、ガードリング層１０７，１０８と、ゲート酸化膜１０９と、フィールド酸化膜１１０と、ゲート電極１１１と、非酸化領域１１２と、中間絶縁膜１１３と、コンタクト層１１４，１１５と、配線パターン１１６，１１７とを有する。
【００１９】
半導体基板１０１としては、ｐ型シリコン基板を使用することができる。
【００２０】
ｎウェル１０２は、半導体基板１０１の表面に、例えばリン等のｎ型不純物イオンを注入することによって、形成される。ｎウェル１０２の不純物濃度は、例えば１×１０16ｃｍ-3である。
【００２１】
ドレイン低濃度領域１０３およびソース低濃度領域１０４は、半導体基板１０１のｎ型領域１０２に、例えばボロン等の不純物イオンを注入することによって、形成される。ドレイン低濃度領域１０３およびソース低濃度領域１０４の不純物濃度は、例えば１×１０16ｃｍ-3である。ドレイン低濃度領域１０３とソース低濃度領域１０４とに挟まれた領域が、チャネル形成領域１０２ａとなる。
【００２２】
ドレイン高濃度領域１０５は、ドレイン低濃度領域１０３内に形成される。ドレイン高濃度領域１０５は、ドレイン低濃度領域１０３よりも高い不純物濃度（例えば１×１０20ｃｍ-3）を有している。ドレイン高濃度領域１０５は、チャネル形成領域１０２ａとの距離Ｌｄが例えば１０μｍ以下となる位置に形成される。
【００２３】
ソース高濃度領域１０６は、ソース低濃度領域１０４内に形成される。ソース高濃度領域１０６は、ソース低濃度領域１０４よりも高い不純物濃度（例えば１×１０20ｃｍ-3）を有している。ソース高濃度領域１０６は、チャネル形成領域１０２ａとの距離Ｌｓが上述のＬｄよりも短くなるような位置に形成される。
【００２４】
ガードリング層１０７，１０８は、高耐圧ｐＭＯＳトランジスタ１００を、隣接する他の素子から電気的に分離するための層である。ガードリング層１０７，１０８は、ドレイン低濃度領域１０３およびソース低濃度領域１０４の外側に、ｎ型不純物イオンを注入することによって形成される。ガードリング層１０７，１０８の不純物濃度は、例えば１×１０20ｃｍ-3である。
【００２５】
ゲート酸化膜１０９は、少なくともチャネル形成領域１０２ａの表面を覆うように形成された、シリコン酸化膜である。ゲート酸化膜１０９の膜厚は、例えば２００ｎｍ以上２５０ｎｍ以下である。
【００２６】
フィールド酸化膜１１０は、ゲート酸化膜１０９の端部と接するように形成されるとともに、ドレイン低濃度領域１０３が形成された領域のうちドレイン高濃度領域１０５および非酸化領域１１２以外の部分を覆う。さらに、この実施形態のフィールド酸化膜１１０は、ソース低濃度領域１０４が形成された領域のうち、ソース高濃度領域１０６以外の領域を覆う。フィールド酸化膜１１０の膜厚は例えば８００ｎｍ以下である。また、フィールド酸化膜１１０は、ゲート酸化膜１０９側の端部から非酸化領域１１２側端部までの長さが１．５μｍ以上３．０μｍ以下となるように、形成される。
【００２７】
ゲート電極１１１は、ゲート酸化膜１０９を介してチャネル形成領域１０２ａの全面を覆い、且つ、フィールド酸化膜１１０を介してドレイン低濃度領域１０３およびソース低濃度領域１０４の端部を覆うように形成される。ゲート電極１１１の構造は任意であるが、この実施形態では、ポリシリコン層１１１ａとタングステンシリサイド層１１１ｂの積層構造のものを使用した。
【００２８】
非酸化領域１１２は、ドレイン低濃度領域１０３のうち、ゲート電極１１１とドレイン高濃度領域１０５とに挟まれており、且つ、このドレイン高濃度領域１０５およびフィールド酸化膜１１０が表面に形成されていない領域である。この実施形態では、ドレイン低濃度領域１０３の表面に非酸化領域１１２を設けることにより（すなわち、ドレイン低濃度領域１０３の表面に、フィールド酸化膜１１０で覆われていない領域を設けることにより）、高耐圧ｐＭＯＳトランジスタの素子面積を増大させること無しにオン抵抗の増加を抑制することができる（後述）。
【００２９】
中間絶縁膜１１３は、例えばシリコン酸化膜等で半導体基板１０１の全面を覆うことにより、形成される。
【００３０】
コンタクト層１１４，１１５は、ドレイン高濃度領域１０５およびソース高濃度領域１０６と配線パターン１１６，１１７とを電気的に接続するための層間配線である。コンタクト層１１４，１１５は、中間絶縁膜１１３に形成されたコンタクトホールに例えばタングステンを埋め込むことによって形成される。
【００３１】
配線パターン１１６，１１７は、ドレイン高濃度領域１０５およびソース高濃度領域１０６に配線を施すための導電層であり、例えばアルミニウムにより形成される。
【００３２】
次に、図１に示した高耐圧ｐＭＯＳトランジスタの製造方法について説明する。図２および図３は、この実施形態に係る製造工程を概念的に示す工程断面図である。
【００３３】
（１）まず、半導体基板１０１の表面に、リン等のｎ型不純物イオンを、例えばドーズ量最大１×１０13ｃｍ-2程度で注入することにより、ｎウェル１０２を形成する。そして、このｎウェル１０２内に、ボロン等のｐ型不純物イオンを、例えばドーズ量最大１×１０13ｃｍ-2程度で注入することにより、ドレイン低濃度領域１０３およびソース低濃度領域１０４を形成する（図２（Ａ）参照）。
【００３４】
（２）次に、例えばＬＯＣＯＳ(localized oxidation of silicon)法を用いて、半導体基板１０１の表面に、膜厚が例えば８００ｎｍ以下の、フィールド酸化膜１１０を形成する。フィールド酸化膜１１０は、ドレイン高濃度領域１０５、ソース高濃度領域１０６、ガードリング層１０７，１０８、ゲート酸化膜１０９が形成される領域と、非酸化領域１１２となるべき領域とには、形成されない。上述のように、この実施形態では、ゲート酸化膜１０９が形成される領域側の端部Ｅ１から非酸化領域１１２となる領域の端部Ｅ２までの長さが、１．５μｍ以上３．０μｍ以下となるように、フィールド酸化膜１１０を形成する（図２（Ｂ）参照）。
【００３５】
（３）例えば熱酸化法を用いて半導体基板１０１の表面を酸化することにより、膜厚が例えば２５０ｎｍ以下の酸化膜を形成し、続いて、レジストパターンを用いて、チャネル形成領域１０２ａ以外の領域上の酸化膜を選択的にエッチングすることにより、ゲート酸化膜１０９を形成する。さらに、通常のイオン注入技術を用い、チャネル形成領域１０２ａへ、しきい値電圧を調整するためのイオン注入を行う。その後、例えば通常の薄膜堆積技術等を用いて、ゲート酸化膜１０９上に、ポリシリコン層１１１ａおよびタングステンシリサイド層１１１ｂを形成する。これにより、ゲート電極１１１が完成する（図２（Ｃ）参照）。
【００３６】
（４）続いて、通常のフォトリソグラフィ技術等を用いて、レジストマスク３０１を形成する。レジストマスク３０１は、ガードリング層１０７，１０８を形成する領域およびその周辺のフィールド酸化膜１１０のみを露出し、他の領域を覆う。そして、レジストマスク３０１を用いて、例えばヒ素イオンをドーズ量最大１×１０16ｃｍ-2で注入することにより、ガードリング層１０７，１０８が形成される（図３（Ａ）参照）。その後、レジストマスク３０１を除去する。
【００３７】
（５）次に、通常のフォトリソグラフィ技術等を用いて、レジストマスク３０２を形成する。レジストマスク３０２は、ドレイン高濃度領域１０５およびソース高濃度領域１０６を形成する領域およびその周辺のフィールド酸化膜１１０のみを露出し、他の領域を覆う。そして、レジストマスク３０２を用いて、例えばＢＦ２イオンをドーズ量最大５×１０15ｃｍ-2程度で注入することにより、ドレイン高濃度領域１０５およびソース高濃度領域１０６が形成される（図３（Ｂ）参照）。その後、レジストマスク３０２を除去する。このように、この実施形態では、ドレイン低濃度領域１０３の露出面をレジストマスク３０２で覆うこととしたので、この露出面を非酸化領域１１２にすることができる。
【００３８】
（６）最後に、通常の堆積技術、フォトリソグラフィー技術等を用いて、中間絶縁膜１１３と、コンタクト層１１４，１１５と、配線パターン１１６，１１７を形成し、図１に示したような高耐圧ｐＭＯＳトランジスタ１００を完成させる。
【００３９】
次に、この実施形態に係る高耐圧ｐＭＯＳトランジスタのオン抵抗が小さくなる理由を説明する。
【００４０】
高耐圧のＭＯＳトランジスタを製造するに際して、ドレイン低濃度領域の不純物濃度は、トランジスタのオン抵抗と耐圧とを考慮して決定される。トランジスタでは、ドレイン低濃度領域の不純物濃度を高くするほど、オン抵抗を小さくすることができる。その一方で、ドレイン低濃度領域の不純物濃度が高くなるほど、ウェル領域とドレイン低濃度領域との境界面における濃度勾配が急峻になって、トランジスタの耐圧が低下してしまう。したがって、オン抵抗が十分に低く且つ耐圧が十分に高いトランジスタを得るためには、ドレイン低濃度領域の不純物濃度を高精度に制御する必要がある。
【００４１】
ここで、従来の高耐圧ＭＯＳトランジスタでは、ドレイン低濃度領域の表面には、ドレイン高濃度領域が形成されている部分およびゲート酸化膜が形成されている部分を除き、全域にフィールド酸化膜が形成されていた（上述の特許文献１参照）。
【００４２】
しかしながら、ｐ型の高耐圧ＭＯＳトランジスタにおいては、ドレイン低濃度領域の表面にフィールド酸化膜を形成する際に、このフィールド酸化膜にドレイン低濃度領域内のｐ型不純物が取り込まれてしまい、このために、ドレイン低濃度領域の表面近傍（すなわち、ドレイン低濃度領域とフィールド酸化膜との界面付近）で不純物濃度が低下して、オン抵抗が増大してしまう。その一方で、ドレイン低濃度領域の深い位置での不純物濃度は変化しないので、ドレイン低濃度領域全体の不純物濃度を予め高く設定しようとすると、トランジスタの耐圧が非常に低くなってしまう。
【００４３】
これに対して、この実施形態では、ｐ型の高耐圧ＭＯＳトランジスタにおいて、ゲート電極とドレイン高濃度領域との間に非酸化領域を設けることによって、ドレイン低濃度領域とフィールド酸化膜との接触面積を小さく抑えた。これにより、製造時にドレイン低濃度領域内のｐ型不純物がフィールド酸化膜に吸収される現象を抑制することができるので、ドレイン低濃度領域内におけるｐ型不純物濃度の低下を抑制することができる。したがって、この実施形態によれば、高耐圧電界効果トランジスタの素子面積を増大させたり、耐圧を低下させたりすること無しに、十分に低いオン抵抗を得ることができる。上述のように、この実施形態では、非酸化領域１１２を、かかる非酸化領域１１２の端部とゲート酸化膜１０９の端部と距離（すなわち、これらの端部の間に形成されたフィールド酸化膜の長さ）が１．５μｍ以上３．０μｍ以下となるように、形成する。かかる距離が１．５μｍ未満の場合はフィールド酸化膜１１０の上にゲート電極１１１の端部を形成することが困難になり、また、かかる距離が３．０μｍより大きい場合はオン抵抗の増大を抑制するという効果が不十分だからである。
【００４４】
一方、ｎ型の高耐圧ｐＭＯＳトランジスタにおいては、ｎ型不純物が、フィールド酸化膜形成時にドレイン低濃度領域の表面近傍に移動するものの、かかるフィールド酸化膜内には殆ど取り込まれない。このため、トランジスタ全体としてのオン抵抗は殆ど増加しないので、非酸化領域を設けなくてもよい。
【００４５】
以上説明したように、この実施形態に係る高耐圧ｐＭＯＳトランジスタによれば、ゲート電極１１１とドレイン高濃度領域１０５との間に非酸化領域１１２を設けたので、素子面積を増大させること無しに、十分に低いオン抵抗を得ることができる。
【００４６】
また、この実施形態に係る高耐圧ｐＭＯＳトランジスタの製造方法によれば、非酸化領域１１２になるべき部分とゲート電極１１１とを少なくとも覆うマスクパターン３０２を形成し、その後、このマスクパターンを３０２用いてｐ型不純物を導入することによりドレイン高濃度領域１０５を形成することにより（上記工程（５）参照）、ゲート電極１１１とドレイン高濃度領域１０５との間に非酸化領域１１２を形成することができる。
【００４７】
なお、この実施形態では、ソース低濃度領域１０４内にも高濃度領域１０６を形成する場合を例に採って説明したが、高濃度領域１０６を形成しない場合にも、この実施形態を適用することができる。また、この実施形態では、ソース低濃度領域１０４の表面全体にフィールド酸化膜１１０で覆う構成としたが、例えば、ソース低濃度領域１０４側にフィールド酸化膜を形成しない場合等であっても、この発明を適用することができる。すなわち、ドレイン低濃度領域１０３上に非酸化領域１１２を設けることとすれば、ソース側の構成に拘わらず、本発明の効果を得ることができる。
【００４８】
第２実施形態
次に、第２の実施形態に係る高耐圧電界効果トランジスタおよびその製造方法について、図４および図５を用いて説明する。
【００４９】
図４は、この実施形態に係る高耐圧ｐＭＯＳトランジスタの構造を概念的に示す断面図である。図４において、図１と同じ符号を付した構成要素は、それぞれ図１と同じものを示している。
【００５０】
図４に示したように、この実施形態の高耐圧ｐＭＯＳトランジスタ４００は、非酸化領域１１２の表面にｐ型低抵抗層４０１が設けられている点で、上述の第１の実施形態と異なる。
【００５１】
ｐ型低抵抗層４０１は、第１の実施形態の非酸化領域１１２に対応する位置に、形成される。ｐ型低抵抗層４０１の不純物濃度は、ドレイン低濃度領域１０３よりも高く且つドレイン高濃度領域１０５よりも低い値に設定される。
【００５２】
次に、図４に示した高耐圧ｐＭＯＳトランジスタの製造方法について説明する。図５は、この実施形態に係る製造工程を概念的に示す工程断面図である。
【００５３】
（１）まず、第１の実施形態の工程（１）〜（３）と同様にして、半導体基板１０１の表面に、ｎウェル１０２、ドレイン低濃度領域１０３、ソース低濃度領域１０４、ゲート酸化膜１０９、フィールド酸化膜１１０およびゲート電極１１１を形成する（図５（Ａ）参照）。
【００５４】
（２）次に、通常のフォトリソグラフィ技術等を用いて、レジストマスク５０１を形成する。レジストマスク５０１は、ガードリング層１０７，１０８を形成する領域およびその周辺のフィールド酸化膜１１０を覆うように形成される（図５（Ｂ）参照）。
【００５５】
（３）続いて、レジストマスク５０１を用い、例えばＢＦ２イオンをドーズ量最大１×１０13ｃｍ-2程度で注入することにより、ｐ型低抵抗層４０１を形成する（図５（Ｃ）参照）。なお、高耐圧ｐＭＯＳトランジスタ４００と同時に低耐圧トランジスタ（すなわち、ＬＶ−ＭＯＳトランジスタ）を製造する場合には、かかるＬＶ−ＭＯＳトランジスタのＬＤＤ(Lightly Doped Drain) 領域を形成するためのイオン注入と同時に、ｐ型低抵抗層４０１を形成してもよい。
【００５６】
（４）その後、第１の実施形態の工程（４）〜（６）と同様にして、ガードリング層１０７，１０８、ドレイン高濃度領域１０５、ソース高濃度領域１０６、中間絶縁膜１１３と、コンタクト層１１４，１１５、配線パターン１１６，１１７を形成し、図４に示したような高耐圧ｐＭＯＳトランジスタ４００を完成させる。
【００５７】
以上説明したように、この実施形態に係る高耐圧ｐＭＯＳトランジスタによれば、低抵抗層４０１を設けたので、第１の実施形態よりもさらにオン抵抗を低くすることができる。
【符号の説明】
【００５８】
１００ 高耐圧ｐＭＯＳトランジスタ
１０１ 半導体基板
１０２ ｎウェル
１０３ ドレイン低濃度領域
１０４ ソース低濃度領域
１０５ ドレイン高濃度領域
１０６ ソース高濃度領域
１０７，１０８ ガードリング層
１０９ ゲート酸化膜
１１０ フィールド酸化膜
１１１ ゲート電極
１１２ 非酸化領域
１１３ 中間絶縁膜
１１４，１１５ コンタクト層
１１６，１１７ 配線パターン
【特許請求の範囲】
【請求項１】
半導体基板のｎ型領域内に、チャネル形成領域を挟んで形成された、ｐ型のドレイン低濃度領域およびソース低濃度領域と、
前記ドレイン低濃度領域内に形成された、該ドレイン低濃度領域よりも高い不純物濃度のドレイン高濃度領域と、
少なくとも前記チャネル形成領域の表面を覆うゲート絶縁膜と、
前記ゲート絶縁膜のドレイン側端部と接するように、前記ドレイン低濃度領域上に形成された第１フィールド酸化膜と、
前記ゲート絶縁膜のソース側端部と接するように、前記ソース低濃度領域上に形成された第２フィールド酸化膜と、
前記ゲート絶縁膜を介して前記チャネル形成領域の全面を覆い、且つ、前記第１フィールド酸化膜を介して前記ドレイン低濃度領域の端部を覆うように形成されるとともに、前記第２フィールド酸化膜を介して前記ソース低濃度領域の端部を覆うように形成されたゲート電極と、
前記ドレイン低濃度領域のうち、前記ゲート電極と前記ドレイン高濃度領域とに挟まれており且つ表面に当該ドレイン高濃度領域および前記第１フィールド酸化膜が形成されていない非酸化領域と、
前記ドレイン低濃度領域上の、前記非酸化領域及び前記ドレイン高濃度領域を挟んで前記第１フィールド酸化膜と向かい合う位置であって、前記ドレイン高濃度領域と隣り合う位置に形成された第３フィールド酸化膜と
を有することを特徴とする高耐圧電界効果トランジスタ。
【請求項２】
前記第１フィールド酸化膜の、前記ゲート絶縁膜側端部から前記非酸化領域側端部までの長さが、１．５μｍ以上３．０μｍ以下であることを特徴とする請求項１に記載の高耐圧電界効果トランジスタ。
【請求項３】
前記非酸化領域に、前記ドレイン低濃度領域よりも高く且つ前記ドレイン高濃度領域よりも低い不純物濃度のｐ型の低抵抗層が形成されたことを特徴とする請求項１または２に記載の高耐圧電界効果トランジスタ。
【請求項４】
前記ソース低濃度領域内に、該ソース低濃度領域よりも高い不純物濃度のソース高濃度領域が形成され、且つ、
前記ソース低濃度領域内の、前記ソース高濃度領域が形成されていない領域が、フィールド酸化膜で覆われている
ことを特徴とする請求項１〜３のいずれかに記載の高耐圧電界効果トランジスタ。
【請求項５】
前記チャネル形成領域と前記ドレイン高濃度領域との距離が、該チャネル形成領域と前記ソース高濃度領域との距離よりも長いことを特徴とする請求項１〜４のいずれかに記載の高耐圧電界効果トランジスタ。
【請求項６】
前記ゲート絶縁膜の膜厚が２００ｎｍ以上２５０ｎｍ以下であることを特徴とする請求項１〜５のいずれかに記載の高耐圧電界効果トランジスタ。
【請求項７】
前記第２フィールド酸化膜と隣り合う位置に前記ソース高濃度領域が形成されている
ことを特徴とする請求項１〜６のいずれかに記載の高耐圧電界効果トランジスタ。
【請求項１】
半導体基板のｎ型領域内に、チャネル形成領域を挟んで形成された、ｐ型のドレイン低濃度領域およびソース低濃度領域と、
前記ドレイン低濃度領域内に形成された、該ドレイン低濃度領域よりも高い不純物濃度のドレイン高濃度領域と、
少なくとも前記チャネル形成領域の表面を覆うゲート絶縁膜と、
前記ゲート絶縁膜のドレイン側端部と接するように、前記ドレイン低濃度領域上に形成された第１フィールド酸化膜と、
前記ゲート絶縁膜のソース側端部と接するように、前記ソース低濃度領域上に形成された第２フィールド酸化膜と、
前記ゲート絶縁膜を介して前記チャネル形成領域の全面を覆い、且つ、前記第１フィールド酸化膜を介して前記ドレイン低濃度領域の端部を覆うように形成されるとともに、前記第２フィールド酸化膜を介して前記ソース低濃度領域の端部を覆うように形成されたゲート電極と、
前記ドレイン低濃度領域のうち、前記ゲート電極と前記ドレイン高濃度領域とに挟まれており且つ表面に当該ドレイン高濃度領域および前記第１フィールド酸化膜が形成されていない非酸化領域と、
前記ドレイン低濃度領域上の、前記非酸化領域及び前記ドレイン高濃度領域を挟んで前記第１フィールド酸化膜と向かい合う位置であって、前記ドレイン高濃度領域と隣り合う位置に形成された第３フィールド酸化膜と
を有することを特徴とする高耐圧電界効果トランジスタ。
【請求項２】
前記第１フィールド酸化膜の、前記ゲート絶縁膜側端部から前記非酸化領域側端部までの長さが、１．５μｍ以上３．０μｍ以下であることを特徴とする請求項１に記載の高耐圧電界効果トランジスタ。
【請求項３】
前記非酸化領域に、前記ドレイン低濃度領域よりも高く且つ前記ドレイン高濃度領域よりも低い不純物濃度のｐ型の低抵抗層が形成されたことを特徴とする請求項１または２に記載の高耐圧電界効果トランジスタ。
【請求項４】
前記ソース低濃度領域内に、該ソース低濃度領域よりも高い不純物濃度のソース高濃度領域が形成され、且つ、
前記ソース低濃度領域内の、前記ソース高濃度領域が形成されていない領域が、フィールド酸化膜で覆われている
ことを特徴とする請求項１〜３のいずれかに記載の高耐圧電界効果トランジスタ。
【請求項５】
前記チャネル形成領域と前記ドレイン高濃度領域との距離が、該チャネル形成領域と前記ソース高濃度領域との距離よりも長いことを特徴とする請求項１〜４のいずれかに記載の高耐圧電界効果トランジスタ。
【請求項６】
前記ゲート絶縁膜の膜厚が２００ｎｍ以上２５０ｎｍ以下であることを特徴とする請求項１〜５のいずれかに記載の高耐圧電界効果トランジスタ。
【請求項７】
前記第２フィールド酸化膜と隣り合う位置に前記ソース高濃度領域が形成されている
ことを特徴とする請求項１〜６のいずれかに記載の高耐圧電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１９５６０７（Ｐ２０１２−１９５６０７Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１２−１３４２００（Ｐ２０１２−１３４２００）
【出願日】平成２４年６月１３日（２０１２．６．１３）
【分割の表示】特願２００６−２２２９６４（Ｐ２００６−２２２９６４）の分割
【原出願日】平成１８年８月１８日（２００６．８．１８）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【出願人】（３９０００８８５５）ラピスセミコンダクタ宮崎株式会社 (151)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２４年６月１３日（２０１２．６．１３）
【分割の表示】特願２００６−２２２９６４（Ｐ２００６−２２２９６４）の分割
【原出願日】平成１８年８月１８日（２００６．８．１８）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【出願人】（３９０００８８５５）ラピスセミコンダクタ宮崎株式会社 (151)
【Ｆターム（参考）】
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