ＤＬＬ回路
【課題】第１のクロック出力をＬＰＦで平滑化した値と、第１のクロック信号を遅延した第２のクロック信号の位相比較を行い、位相比較器の出力結果であるＵＰ／ＤＮ信号のエッジを１／２に分周したクロック信号の出力をＬＰＦで平滑化した値を、オペアンプを用いた負帰還制御で調整するＤＬＬ回路を提供する。
【解決手段】第１のクロック信号ＰＨ０をＬＰＦ２０で平滑化した第１の電圧値と、位相比較した出力信号のエッジを検出し、かつその検出結果を論理和出力した信号を１／２に分周した信号をＬＰＦ２１で平滑化した第２の電圧値と、をオペアンプ２２に入力し、このオペアンプ２２の出力電圧で、第１と第２の平滑化した電圧が同じになるように、前記充／放電電流を調整する。
【解決手段】第１のクロック信号ＰＨ０をＬＰＦ２０で平滑化した第１の電圧値と、位相比較した出力信号のエッジを検出し、かつその検出結果を論理和出力した信号を１／２に分周した信号をＬＰＦ２１で平滑化した第２の電圧値と、をオペアンプ２２に入力し、このオペアンプ２２の出力電圧で、第１と第２の平滑化した電圧が同じになるように、前記充／放電電流を調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアル通信、高速シリアルデータ伝送システム等で使用されるＤＬＬ（ディレイ・ロックド・ループ）回路に関するものである。
【背景技術】
【０００２】
最近では、製品のインターフェイス速度が高速化しており、高速シリアル通信を使ったシステムの開発が進んでいる。そのようなシステムの場合、伝送される信号はデータのみであり、受信側でクロック信号を供給してデータを抽出する必要がある。
外部データと回路内のクロック信号の位相は同期していないので、データを抽出するためにＣＤＲ（クロックデータリカバリ）回路が用いられるが、システムの転送レートが高速化し、位相同期させるのが難しくなってきている。
【０００３】
図４は、データ抽出手段としての高速シリアル受信システムの構成例を示す回路図である。図４において、図示してないＰＬＬ（位相ロックド・ループ）回路からの基準クロック信号をＤＬＬ回路１へ入力し、このＤＬＬ回路１で生成した多相クロック信号をオーバサンプリング回路２へ供給する。
レシーバ３で２値化したデータを、オーバサンプリング回路２で、サンプリング処理を実施し、その後のＣＤＲ回路４によって、外部データに対する位相同期を実現している。
ＣＤＲ回路４は、サンプリングしたデータに対し、所定の応答性があって、最適なクロック信号の位相を選択し、データを復元化する。従って、外部データの位相変動に対して、ＣＤＲ回路４でのクロック信号の位相が追従し、正確なデータの読み出しを行なうことができる。
【０００４】
図５は従来技術のＤＬＬ回路１の構成を示す回路図である。図示してないＰＬＬ回路等から、基準となる差動のクロック信号をＤＬＬ回路１へ入力する。差動クロック信号を複数段の差動バッファ１ａ、１ｂ、１ｃ、１ｄ、１ｅで遅延させ、それぞれのタップから出力することで、多相クロック信号を生成している。
１段目の差動バッファ１ａを介してシングルエンド信号に変換したクロック信号ＰＨ０と５段目の差動バッファ１ｅを介してシングルエンド信号に変換したＰＨ４ｂをＰＤ（位相比較器）５に入力し、その位相差が１８０°となるように調整している。
図５に示す回路構成では、５段の差動バッファ１ａ、１ｂ、１ｃ、１ｄ、１ｅが並んでおり、それぞれの出力を反転することで位相の異なる８つのクロック信号を生成する。
ＰＤ５はクロック信号ＰＨ０とＰＨ４ｂの立ち上がりエッジを観測し、クロック信号ＰＨ０、ＰＨ４ｂ間の位相差に対してＵＰ（アップ）信号を、クロック信号ＰＨ４ｂ、ＰＨ０間の位相差に対してＤＮ（ダウン）信号を生成し、次のＣＰ（チャージポンプ）回路６へ信号を送る。
【０００５】
ＣＰ６は、所定の電流量を設定し、ＰＤ５からのＵＰ／ＤＮ信号に基づいて、次段のＬＰＦ（ループフィルタ）７に対して、電流の充放電動作を行なう。その時、充電する電流量と放電する電流量は同じになるように設定している。
クロック信号ＰＨ０とＰＨ４ｂの位相差が１８０°よりも小さければ、ＵＰ信号の幅が短く、ＤＮ信号の幅が長くなり、１８０°よりも大きければ、ＵＰ信号の幅が長く、ＤＮ信号の幅が短くなる。
【０００６】
次に、ＬＰＦ７で平滑化した電圧によって、差動バッファ１ａ、１ｂ、１ｃ、１ｄ、１ｅの遅延制御を行い、これによりクロック信号ＰＨ０とＰＨ４ｂの位相を制御している。
よって、差動バッファ１ａ、１ｂ、１ｃ、１ｄ、１ｅの遅延量を、負帰還を掛けて制御することで、下記式（１）となるように位相調整を行なうので、ロックした時にＵＰ信号とＤＮ信号の幅が同じとなり、クロック信号ＰＨ０とＰＨ４ｂの位相差が１８０°となる。１段あたりのバッファの遅延量は、１周期に対して、１／８位相となり、クロック信号ＰＨ０からＰＨ７は、等間隔の位相差をもつ８つのクロック信号となる。
ＵＰ信号パルス幅×充電電流＝ＤＮ信号パルス幅×放電電流 （１）
【０００７】
図６は、図５のＤＤＬ回路構成内のＣＰ回路６の構成を示す回路図である。ＣＰ回路６は１つの充電手段８及び１つの放電手段９から構成されている。
図７は、図５の従来のＤＤＬ回路１のタイミングチャートである。図７では、８つのクロック信号、図５の５段目の差動バッファ１ｅを介してシングルエンド信号に変換したＰＨ４ｂ、クロック信号ＰＨ０とＰＨ４ｂの位相差ＵＰ信号及びＤＮ信号を示している。図８はオーバサンプリング回路２を示す概略図である。多相クロック信号のサンプリングデータを示している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記動作は、ＣＰ回路の充放電電流が同じ量の時に成り立ち、充電電流と放電電流の量にずれが生じた時は、ロック時のＵＰ／ＤＮ信号幅にずれが生じる。プロセスや温度、電源電圧等が変動した時に、充放電の電流量にずれが生じ易くなるが、その時にＰＨ０とＰＨ４ｂの位相差が１８０°でなくなる。
また、高速シリアル通信では、回路動作の高速化のために微細プロセスを使用する事が多くなっている。そのために、トランジスタサイズの縮小が要因となって、電源電圧仕様が低下し、カレントミラー回路で生成する電流量の絶対値にずれが生じる傾向にある。
例えば、充電電流が放電電流より大きくなった場合は、図７のようにＵＰ信号のパルス幅がＤＮ信号のパルス幅よりも小さくなったところでロックする。すると、８つの位相は図７のようになり、ＰＨ７とＰＨ０で位相差が等間隔でなくなる。電流量の絶対値にずれが大きい場合は、位相差が逆転することもある。
【０００９】
位相差にずれが生じると、オーバサンプリング回路２（図４）でサンプリング処理するデータにＤｕｔｙずれが生じる。例えば、最小の１ＵＩのデータを処理する場合は、理想的な位相差を持った多相クロック信号で処理すると、図７のように８ビットが単位のデータとなるが、それが位相ずれを生じた場合、７ビットや９ビットになる。
すると、次段のＣＤＲ回路で位相差を補正する場合に誤動作が生じる。シリアルデータでのエラーレート（ＢＥＲ）は下記式（２）が一般的であるので、大量のデータ伝送に対して正常動作を保証する必要がある。しかし、ＤＬＬ回路内部で位相誤差を持つ場合、受信データにジッターを含んだことと同じ状態となり、エラーレートが悪化する懸念が生じる。
ＢＥＲ＝１０-12 （２）
【００１０】
そこで、本発明の目的は、上述した実情を考慮して、第１のクロック信号出力をＬＰＦで平滑化した値と、第１のクロック信号を遅延した第２のクロック信号の位相比較を行い、位相比較器の出力結果であるＵＰ／ＤＮ信号のエッジを１／２に分周したクロック信号の出力をＬＰＦで平滑化した値を、オペアンプを用いた負帰還制御で調整するＤＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、請求項１に記載の発明は、基準となるＤｕｔｙ５０％の差動クロック信号を入力し、複数段の差動バッファを用い、前記差動クロック信号を順に遅延させて、それぞれのタップから位相差の異なる多相クロック信号を生成する多相クロック信号生成手段と、初段の差動バッファを介してシングルエンド信号に変換した第１のクロック信号と最終段の差動バッファを介してシングルエンド信号に変換した第２のクロック信号の位相を比較する位相比較手段と、前記第１のクロック信号と前記第２のクロック信号の比較結果に基づいて、所定の電流を充電もしくは放電する充電／放電手段と、充／放電の出力結果を平滑化し、所望の電圧を生成するＬＰＦと、このＬＰＦの出力電圧によって、前記差動バッファの遅延量を調整するＤＬＬ回路において、前記第１のクロック信号を前記ＬＰＦで平滑化した第１の電圧値と、前記位相比較した出力信号のエッジを検出しかつその検出結果を論理和出力した信号を１／２に分周した信号を前記ＬＰＦで平滑化した第２の電圧値とをオペアンプに入力し、このオペアンプの出力電圧で、前記第１と第２の平滑化した電圧が同じになるように、前記充／放電電流を調整するＤＬＬ回路を特徴とする。
【００１２】
また、請求項２に記載の発明は、前記基準クロック信号を１／２に分周した信号を、前記初段の差動バッファの入力とする請求項１記載のＤＬＬ回路を特徴とする。
また、請求項３に記載の発明は、前記電流の充／放電手段は、第１及び第２の充電手段と第１及び第２の放電手段を含み、前記第１及び第２の充電手段と前記第１の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第２の放電手段は前記オペアンプの出力電位を用いて制御する請求項１又は２記載のＤＬＬ回路を特徴とする。
また、請求項４に記載の発明は、前記電流の充／放電手段は、第１及び第２の充電手段と第１及び第２の放電手段を含み、前記第１の充電手段と前記第１及び第２の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第２の充電手段は前記オペアンプの出力電位を用いて制御する請求項１又は２記載のＤＬＬ回路を特徴とする。
【発明の効果】
【００１３】
本発明によれば、Ｄｕｔｙ５０％の第１のクロック信号出力をＬＰＦで平滑化した値と、第１のクロック信号を遅延した第２のクロック信号の位相比較を行い、位相比較器の出力結果であるＵＰ／ＤＮ信号のエッジを１／２に分周したクロック信号の出力をＬＰＦで平滑化した値を、オペアンプを用いた負帰還制御で調整することで、プロセスや温度、電圧等の外部変動が生じた時でも、安定してＵＰ／ＤＮ信号の幅を合わせ込むことができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。図１は本発明によるＤＬＬ回路１０の実施の形態の構成を示す回路図である。図１では、従来例で説明したと同様に、図示してないＰＬＬ等から、Ｄｕｔｙ５０％である基準となる差動のクロック信号をＤＬＬ回路１０へ入力する。
差動クロック信号を複数段の差動バッファで遅延させ、それぞれのタップの出力から、多相クロック信号を生成している。図１に示す回路構成では、５段の差動バッファ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅが並んでおり、それぞれの出力を反転することで位相の異なる８つのクロック信号を生成する。
【００１５】
１段目の差動バッファ１０ａを介してシングルエンド信号に変換したクロック信号ＰＨ０と５段目の差動バッファ１０ｅを介してシングルエンド信号に変換したＰＨ４ｂをＰＤ１５に入力し、その位相差が１８０°となるように調整する。
ＰＤ１５はＰＨ０とＰＨ４ｂの立ち上がりエッジを観測し、ＰＨ０、ＰＨ４ｂ間の位相差に対してＵＰ信号を、ＰＨ４ｂ、ＰＨ０間の位相差に対してＤＮ信号を生成し、ＣＰ回路１６へ信号を送る。
【００１６】
図２は、本発明によるＣＰ回路１６の構成を示す回路図である。図３は図１の本発明によるＤＤＬ回路１０のタイミングチャートである。ＣＰ回路１６は、図２に示すように、２つの充電手段２３、２４と２つの放電手段２５、２６を有している。
【００１７】
図３では、８つのクロック信号、図１の５段目の差動バッファ１０ｅを介してシングルエンド信号に変換したＰＨ４ｂ、クロック信号ＰＨ０とＰＨ４ｂの位相差ＵＰ信号及びＤＮ信号、ＵＰ信号エッジ検出信号、ＤＮ信号エッジ検出信号、エッジＯＲ（論理和）信号、エッジＯＲ（論理和）信号の１／２分周信号等を示している。
２つの充電手段２３、２４と、１つの放電手段２５は、従来通り、所定の制御電圧をバイアス電圧とする。所定の制御電圧は、例えば、鏡に映されたように、入力した電流と同じ向きの電流を出力するカレントミラー回路を介して生成する。もう１つの放電手段２６は別の制御電圧によって制御する。
【００１８】
図１及び図２を参照して、その制御電圧を説明すると、基準となるクロック信号ＰＨ０はＤｕｔｙ５０％であり、それをＬＰＦ２０で平滑化した電圧を基準電圧とする。次に、位相比較器１５からの出力であるＵＰ／ＤＮ信号の立ち上がりエッジを検出するエッジ検出手段１８を設け、検出した結果をＯＲ（論理輪）出力したものを１／２分周回路１９で１／２に分周する。
１／２に分周した信号をＬＰＦ２１で平滑化した比較用電圧を生成し、オペアンプ２２を用いて前記基準電圧と比較動作を行なう。オペアンプ２２の出力電圧をＤＬＬ回路１０の遅延制御とし、負帰還処理を掛けることで、基準電圧と、前記比較用電圧が同じとなるように動作する。
【００１９】
前述した電流の充／放電手段は、第１と第２の充電手段２３、２４と第１と第２の放電手段２５、２６を設け、第１と第２の充電手段２３、２４と第１の放電手段２５はそれぞれ所定のバイアス電圧を用いて制御し、第２の放電手段２６はオペアンプ２２の出力電位を用いて制御する。
このように、オペアンプ２２を用いた負帰還制御で調整することによって、プロセスや温度、電圧等の外部変動が生じた時でも、安定してＵＰ／ＤＮ信号の幅を合わせ込むことができ、また、プロセスや温度、電圧等の外部変動が生じた時に発生する充放電電流のオフセットを、自動補正することができる。
【００２０】
２つの充電手段２３、２４の充電電流の和（ＩＰ１＋ＩＰ２）が２つの放電手段２５、２６の放電電流の和（ＩＮ１＋ＩＮ２）よりも大きい場合、ＵＰ信号よりＤＮ信号のパルス幅が長くなり、比較用電圧は基準電圧よりも低くなる。
その時に、オペアンプ２２から出力されるＣＰ制御電圧を上げることで、ＣＰ回路１６の放電手段２６の放電電流（ＩＮ２）が大きくなり、比較電圧が基準電圧と同じになるように調整する。
例えば、充電電流ＩＰ１とＩＰ２が１０μＡで放電電流ＩＮ１が９μＡの場合、放電電流ＩＮ２を１１μＡに制御することで、充放電電流のバランスが取れ、ＵＰ／ＤＮ信号のエッジ検出信号を１／２に分周した信号がＤｕｔｙ５０％となり、比較用電圧と基準電圧が等しくなる。
【００２１】
充電電流の和（ＩＰ１＋ＩＰ２）が放電電流の和（ＩＮ１＋ＩＮ２）よりも小さい場合、ＵＰ信号よりＤＮ信号のパルス幅が短くなり、比較用電圧は基準電圧よりも高くなる。
その時に、オペアンプ２２から出力されるＣＰ制御電圧を下げることで、ＣＰ回路１６の放電手段２６の放電電流（ＩＮ２）が小さくなり、比較電圧が基準電圧と同じになるように調整する。
例えば、充電電流ＩＰ１とＩＰ２が９μＡで放電電流ＩＮ１が１０μＡの場合、放電電流ＩＮ２を８μＡに制御することで、充放電電流のバランスが取れ、ＵＰ／ＤＮ信号のエッジ検出信号を１／２に分周した信号がＤｕｔｙ５０％となり、比較用電圧と基準電圧が等しくなる。
【００２２】
上述した実施の形態は、１つの放電手段をＤｕｔｙ調整用として使用していたが、別の実施の形態では、１つの充電手段をＤｕｔｙ調整用とすることも可能である。
この場合に、１つの充電手段と、２つの放電手段は、従来通り、所定の制御電圧をバイアス電圧とする。所定の制御電圧はカレントミラー回路を介して生成する。もう１つの充電手段はオペアンプの出力電圧によって制御する。
また、さらに別の実施の形態として、基準の差動クロック信号に対して、１／２に分周してからＤＬＬ回路へ入力する入力手段がある。すると、基準クロック信号のＤｕｔｙがずれていても、ＤＬＬ回路の入力クロック信号に対して、Ｄｕｔｙ５０％が保証できるのと、周波数を半分に落とすことで、ＤＬＬ回路全体の動作マージンが向上するメリットがある。
【００２３】
このように、基準となる差動クロック信号がＤｕｔｙ５０％で無い場合に、１／２に分周することで、Ｄｕｔｙを５０％に保つことができ、かつ、周波数を落とすことで、ＤＬＬ回路全体の動作マージンを増やすことができる。
【図面の簡単な説明】
【００２４】
【図１】本発明によるＤＬＬ回路の実施の形態の構成を示す回路図である。
【図２】本発明によるＣＰ回路の構成を示す回路図である。
【図３】図１の本発明によるＤＤＬ回路のタイミングチャートである。
【図４】データを抽出するためのデータ抽出手段としての高速シリアル受信システムの構成例を示す回路図である。
【図５】従来技術のＤＬＬ回路の構成を示す回路図である。
【図６】図５のＤＬＬ回路構成のＣＰ回路の構成を示す回路図である。
【図７】図５の従来のＤＬＬ回路のタイミングチャートである。
【図８】オーバサンプリング処理を示す概略図である。
【符号の説明】
【００２５】
１０ ＤＬＬ回路、１０ａ 多相クロック信号生成手段（初段の差動バッファ）、１０ｂ 多相クロック信号生成手段（差動バッファ）、１０ｃ 多相クロック信号生成手段（差動バッファ）、１０ｄ 多相クロック信号生成手段（差動バッファ）、１０ｅ 多相クロック信号生成手段（最終段の差動バッファ）、１５ ＰＤ（位相比較器）、１６ ＣＰ（チャージポンプ）回路、１７ ＬＰＦ（ループフィルタ）、１８ エッジ検出手段、１９ １／２分周回路、２０、２１ ＬＰＦ（ループフィルタ）、２２ オペアンプ、２３、２４ 充電手段、２５、２６ 放電手段、ＰＨ０ 第１のクロック信号、ＰＨ４ｂ 第２のクロック信号、ＩＰ１ 充電手段２３の充電電流、ＩＰ２ 充電手段２４の充電電流、ＩＮ１ 放電手段２５の放電電流、ＩＮ２ 放電手段２６の放電電流
【技術分野】
【０００１】
本発明は、高速シリアル通信、高速シリアルデータ伝送システム等で使用されるＤＬＬ（ディレイ・ロックド・ループ）回路に関するものである。
【背景技術】
【０００２】
最近では、製品のインターフェイス速度が高速化しており、高速シリアル通信を使ったシステムの開発が進んでいる。そのようなシステムの場合、伝送される信号はデータのみであり、受信側でクロック信号を供給してデータを抽出する必要がある。
外部データと回路内のクロック信号の位相は同期していないので、データを抽出するためにＣＤＲ（クロックデータリカバリ）回路が用いられるが、システムの転送レートが高速化し、位相同期させるのが難しくなってきている。
【０００３】
図４は、データ抽出手段としての高速シリアル受信システムの構成例を示す回路図である。図４において、図示してないＰＬＬ（位相ロックド・ループ）回路からの基準クロック信号をＤＬＬ回路１へ入力し、このＤＬＬ回路１で生成した多相クロック信号をオーバサンプリング回路２へ供給する。
レシーバ３で２値化したデータを、オーバサンプリング回路２で、サンプリング処理を実施し、その後のＣＤＲ回路４によって、外部データに対する位相同期を実現している。
ＣＤＲ回路４は、サンプリングしたデータに対し、所定の応答性があって、最適なクロック信号の位相を選択し、データを復元化する。従って、外部データの位相変動に対して、ＣＤＲ回路４でのクロック信号の位相が追従し、正確なデータの読み出しを行なうことができる。
【０００４】
図５は従来技術のＤＬＬ回路１の構成を示す回路図である。図示してないＰＬＬ回路等から、基準となる差動のクロック信号をＤＬＬ回路１へ入力する。差動クロック信号を複数段の差動バッファ１ａ、１ｂ、１ｃ、１ｄ、１ｅで遅延させ、それぞれのタップから出力することで、多相クロック信号を生成している。
１段目の差動バッファ１ａを介してシングルエンド信号に変換したクロック信号ＰＨ０と５段目の差動バッファ１ｅを介してシングルエンド信号に変換したＰＨ４ｂをＰＤ（位相比較器）５に入力し、その位相差が１８０°となるように調整している。
図５に示す回路構成では、５段の差動バッファ１ａ、１ｂ、１ｃ、１ｄ、１ｅが並んでおり、それぞれの出力を反転することで位相の異なる８つのクロック信号を生成する。
ＰＤ５はクロック信号ＰＨ０とＰＨ４ｂの立ち上がりエッジを観測し、クロック信号ＰＨ０、ＰＨ４ｂ間の位相差に対してＵＰ（アップ）信号を、クロック信号ＰＨ４ｂ、ＰＨ０間の位相差に対してＤＮ（ダウン）信号を生成し、次のＣＰ（チャージポンプ）回路６へ信号を送る。
【０００５】
ＣＰ６は、所定の電流量を設定し、ＰＤ５からのＵＰ／ＤＮ信号に基づいて、次段のＬＰＦ（ループフィルタ）７に対して、電流の充放電動作を行なう。その時、充電する電流量と放電する電流量は同じになるように設定している。
クロック信号ＰＨ０とＰＨ４ｂの位相差が１８０°よりも小さければ、ＵＰ信号の幅が短く、ＤＮ信号の幅が長くなり、１８０°よりも大きければ、ＵＰ信号の幅が長く、ＤＮ信号の幅が短くなる。
【０００６】
次に、ＬＰＦ７で平滑化した電圧によって、差動バッファ１ａ、１ｂ、１ｃ、１ｄ、１ｅの遅延制御を行い、これによりクロック信号ＰＨ０とＰＨ４ｂの位相を制御している。
よって、差動バッファ１ａ、１ｂ、１ｃ、１ｄ、１ｅの遅延量を、負帰還を掛けて制御することで、下記式（１）となるように位相調整を行なうので、ロックした時にＵＰ信号とＤＮ信号の幅が同じとなり、クロック信号ＰＨ０とＰＨ４ｂの位相差が１８０°となる。１段あたりのバッファの遅延量は、１周期に対して、１／８位相となり、クロック信号ＰＨ０からＰＨ７は、等間隔の位相差をもつ８つのクロック信号となる。
ＵＰ信号パルス幅×充電電流＝ＤＮ信号パルス幅×放電電流 （１）
【０００７】
図６は、図５のＤＤＬ回路構成内のＣＰ回路６の構成を示す回路図である。ＣＰ回路６は１つの充電手段８及び１つの放電手段９から構成されている。
図７は、図５の従来のＤＤＬ回路１のタイミングチャートである。図７では、８つのクロック信号、図５の５段目の差動バッファ１ｅを介してシングルエンド信号に変換したＰＨ４ｂ、クロック信号ＰＨ０とＰＨ４ｂの位相差ＵＰ信号及びＤＮ信号を示している。図８はオーバサンプリング回路２を示す概略図である。多相クロック信号のサンプリングデータを示している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記動作は、ＣＰ回路の充放電電流が同じ量の時に成り立ち、充電電流と放電電流の量にずれが生じた時は、ロック時のＵＰ／ＤＮ信号幅にずれが生じる。プロセスや温度、電源電圧等が変動した時に、充放電の電流量にずれが生じ易くなるが、その時にＰＨ０とＰＨ４ｂの位相差が１８０°でなくなる。
また、高速シリアル通信では、回路動作の高速化のために微細プロセスを使用する事が多くなっている。そのために、トランジスタサイズの縮小が要因となって、電源電圧仕様が低下し、カレントミラー回路で生成する電流量の絶対値にずれが生じる傾向にある。
例えば、充電電流が放電電流より大きくなった場合は、図７のようにＵＰ信号のパルス幅がＤＮ信号のパルス幅よりも小さくなったところでロックする。すると、８つの位相は図７のようになり、ＰＨ７とＰＨ０で位相差が等間隔でなくなる。電流量の絶対値にずれが大きい場合は、位相差が逆転することもある。
【０００９】
位相差にずれが生じると、オーバサンプリング回路２（図４）でサンプリング処理するデータにＤｕｔｙずれが生じる。例えば、最小の１ＵＩのデータを処理する場合は、理想的な位相差を持った多相クロック信号で処理すると、図７のように８ビットが単位のデータとなるが、それが位相ずれを生じた場合、７ビットや９ビットになる。
すると、次段のＣＤＲ回路で位相差を補正する場合に誤動作が生じる。シリアルデータでのエラーレート（ＢＥＲ）は下記式（２）が一般的であるので、大量のデータ伝送に対して正常動作を保証する必要がある。しかし、ＤＬＬ回路内部で位相誤差を持つ場合、受信データにジッターを含んだことと同じ状態となり、エラーレートが悪化する懸念が生じる。
ＢＥＲ＝１０-12 （２）
【００１０】
そこで、本発明の目的は、上述した実情を考慮して、第１のクロック信号出力をＬＰＦで平滑化した値と、第１のクロック信号を遅延した第２のクロック信号の位相比較を行い、位相比較器の出力結果であるＵＰ／ＤＮ信号のエッジを１／２に分周したクロック信号の出力をＬＰＦで平滑化した値を、オペアンプを用いた負帰還制御で調整するＤＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、請求項１に記載の発明は、基準となるＤｕｔｙ５０％の差動クロック信号を入力し、複数段の差動バッファを用い、前記差動クロック信号を順に遅延させて、それぞれのタップから位相差の異なる多相クロック信号を生成する多相クロック信号生成手段と、初段の差動バッファを介してシングルエンド信号に変換した第１のクロック信号と最終段の差動バッファを介してシングルエンド信号に変換した第２のクロック信号の位相を比較する位相比較手段と、前記第１のクロック信号と前記第２のクロック信号の比較結果に基づいて、所定の電流を充電もしくは放電する充電／放電手段と、充／放電の出力結果を平滑化し、所望の電圧を生成するＬＰＦと、このＬＰＦの出力電圧によって、前記差動バッファの遅延量を調整するＤＬＬ回路において、前記第１のクロック信号を前記ＬＰＦで平滑化した第１の電圧値と、前記位相比較した出力信号のエッジを検出しかつその検出結果を論理和出力した信号を１／２に分周した信号を前記ＬＰＦで平滑化した第２の電圧値とをオペアンプに入力し、このオペアンプの出力電圧で、前記第１と第２の平滑化した電圧が同じになるように、前記充／放電電流を調整するＤＬＬ回路を特徴とする。
【００１２】
また、請求項２に記載の発明は、前記基準クロック信号を１／２に分周した信号を、前記初段の差動バッファの入力とする請求項１記載のＤＬＬ回路を特徴とする。
また、請求項３に記載の発明は、前記電流の充／放電手段は、第１及び第２の充電手段と第１及び第２の放電手段を含み、前記第１及び第２の充電手段と前記第１の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第２の放電手段は前記オペアンプの出力電位を用いて制御する請求項１又は２記載のＤＬＬ回路を特徴とする。
また、請求項４に記載の発明は、前記電流の充／放電手段は、第１及び第２の充電手段と第１及び第２の放電手段を含み、前記第１の充電手段と前記第１及び第２の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第２の充電手段は前記オペアンプの出力電位を用いて制御する請求項１又は２記載のＤＬＬ回路を特徴とする。
【発明の効果】
【００１３】
本発明によれば、Ｄｕｔｙ５０％の第１のクロック信号出力をＬＰＦで平滑化した値と、第１のクロック信号を遅延した第２のクロック信号の位相比較を行い、位相比較器の出力結果であるＵＰ／ＤＮ信号のエッジを１／２に分周したクロック信号の出力をＬＰＦで平滑化した値を、オペアンプを用いた負帰還制御で調整することで、プロセスや温度、電圧等の外部変動が生じた時でも、安定してＵＰ／ＤＮ信号の幅を合わせ込むことができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。図１は本発明によるＤＬＬ回路１０の実施の形態の構成を示す回路図である。図１では、従来例で説明したと同様に、図示してないＰＬＬ等から、Ｄｕｔｙ５０％である基準となる差動のクロック信号をＤＬＬ回路１０へ入力する。
差動クロック信号を複数段の差動バッファで遅延させ、それぞれのタップの出力から、多相クロック信号を生成している。図１に示す回路構成では、５段の差動バッファ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅが並んでおり、それぞれの出力を反転することで位相の異なる８つのクロック信号を生成する。
【００１５】
１段目の差動バッファ１０ａを介してシングルエンド信号に変換したクロック信号ＰＨ０と５段目の差動バッファ１０ｅを介してシングルエンド信号に変換したＰＨ４ｂをＰＤ１５に入力し、その位相差が１８０°となるように調整する。
ＰＤ１５はＰＨ０とＰＨ４ｂの立ち上がりエッジを観測し、ＰＨ０、ＰＨ４ｂ間の位相差に対してＵＰ信号を、ＰＨ４ｂ、ＰＨ０間の位相差に対してＤＮ信号を生成し、ＣＰ回路１６へ信号を送る。
【００１６】
図２は、本発明によるＣＰ回路１６の構成を示す回路図である。図３は図１の本発明によるＤＤＬ回路１０のタイミングチャートである。ＣＰ回路１６は、図２に示すように、２つの充電手段２３、２４と２つの放電手段２５、２６を有している。
【００１７】
図３では、８つのクロック信号、図１の５段目の差動バッファ１０ｅを介してシングルエンド信号に変換したＰＨ４ｂ、クロック信号ＰＨ０とＰＨ４ｂの位相差ＵＰ信号及びＤＮ信号、ＵＰ信号エッジ検出信号、ＤＮ信号エッジ検出信号、エッジＯＲ（論理和）信号、エッジＯＲ（論理和）信号の１／２分周信号等を示している。
２つの充電手段２３、２４と、１つの放電手段２５は、従来通り、所定の制御電圧をバイアス電圧とする。所定の制御電圧は、例えば、鏡に映されたように、入力した電流と同じ向きの電流を出力するカレントミラー回路を介して生成する。もう１つの放電手段２６は別の制御電圧によって制御する。
【００１８】
図１及び図２を参照して、その制御電圧を説明すると、基準となるクロック信号ＰＨ０はＤｕｔｙ５０％であり、それをＬＰＦ２０で平滑化した電圧を基準電圧とする。次に、位相比較器１５からの出力であるＵＰ／ＤＮ信号の立ち上がりエッジを検出するエッジ検出手段１８を設け、検出した結果をＯＲ（論理輪）出力したものを１／２分周回路１９で１／２に分周する。
１／２に分周した信号をＬＰＦ２１で平滑化した比較用電圧を生成し、オペアンプ２２を用いて前記基準電圧と比較動作を行なう。オペアンプ２２の出力電圧をＤＬＬ回路１０の遅延制御とし、負帰還処理を掛けることで、基準電圧と、前記比較用電圧が同じとなるように動作する。
【００１９】
前述した電流の充／放電手段は、第１と第２の充電手段２３、２４と第１と第２の放電手段２５、２６を設け、第１と第２の充電手段２３、２４と第１の放電手段２５はそれぞれ所定のバイアス電圧を用いて制御し、第２の放電手段２６はオペアンプ２２の出力電位を用いて制御する。
このように、オペアンプ２２を用いた負帰還制御で調整することによって、プロセスや温度、電圧等の外部変動が生じた時でも、安定してＵＰ／ＤＮ信号の幅を合わせ込むことができ、また、プロセスや温度、電圧等の外部変動が生じた時に発生する充放電電流のオフセットを、自動補正することができる。
【００２０】
２つの充電手段２３、２４の充電電流の和（ＩＰ１＋ＩＰ２）が２つの放電手段２５、２６の放電電流の和（ＩＮ１＋ＩＮ２）よりも大きい場合、ＵＰ信号よりＤＮ信号のパルス幅が長くなり、比較用電圧は基準電圧よりも低くなる。
その時に、オペアンプ２２から出力されるＣＰ制御電圧を上げることで、ＣＰ回路１６の放電手段２６の放電電流（ＩＮ２）が大きくなり、比較電圧が基準電圧と同じになるように調整する。
例えば、充電電流ＩＰ１とＩＰ２が１０μＡで放電電流ＩＮ１が９μＡの場合、放電電流ＩＮ２を１１μＡに制御することで、充放電電流のバランスが取れ、ＵＰ／ＤＮ信号のエッジ検出信号を１／２に分周した信号がＤｕｔｙ５０％となり、比較用電圧と基準電圧が等しくなる。
【００２１】
充電電流の和（ＩＰ１＋ＩＰ２）が放電電流の和（ＩＮ１＋ＩＮ２）よりも小さい場合、ＵＰ信号よりＤＮ信号のパルス幅が短くなり、比較用電圧は基準電圧よりも高くなる。
その時に、オペアンプ２２から出力されるＣＰ制御電圧を下げることで、ＣＰ回路１６の放電手段２６の放電電流（ＩＮ２）が小さくなり、比較電圧が基準電圧と同じになるように調整する。
例えば、充電電流ＩＰ１とＩＰ２が９μＡで放電電流ＩＮ１が１０μＡの場合、放電電流ＩＮ２を８μＡに制御することで、充放電電流のバランスが取れ、ＵＰ／ＤＮ信号のエッジ検出信号を１／２に分周した信号がＤｕｔｙ５０％となり、比較用電圧と基準電圧が等しくなる。
【００２２】
上述した実施の形態は、１つの放電手段をＤｕｔｙ調整用として使用していたが、別の実施の形態では、１つの充電手段をＤｕｔｙ調整用とすることも可能である。
この場合に、１つの充電手段と、２つの放電手段は、従来通り、所定の制御電圧をバイアス電圧とする。所定の制御電圧はカレントミラー回路を介して生成する。もう１つの充電手段はオペアンプの出力電圧によって制御する。
また、さらに別の実施の形態として、基準の差動クロック信号に対して、１／２に分周してからＤＬＬ回路へ入力する入力手段がある。すると、基準クロック信号のＤｕｔｙがずれていても、ＤＬＬ回路の入力クロック信号に対して、Ｄｕｔｙ５０％が保証できるのと、周波数を半分に落とすことで、ＤＬＬ回路全体の動作マージンが向上するメリットがある。
【００２３】
このように、基準となる差動クロック信号がＤｕｔｙ５０％で無い場合に、１／２に分周することで、Ｄｕｔｙを５０％に保つことができ、かつ、周波数を落とすことで、ＤＬＬ回路全体の動作マージンを増やすことができる。
【図面の簡単な説明】
【００２４】
【図１】本発明によるＤＬＬ回路の実施の形態の構成を示す回路図である。
【図２】本発明によるＣＰ回路の構成を示す回路図である。
【図３】図１の本発明によるＤＤＬ回路のタイミングチャートである。
【図４】データを抽出するためのデータ抽出手段としての高速シリアル受信システムの構成例を示す回路図である。
【図５】従来技術のＤＬＬ回路の構成を示す回路図である。
【図６】図５のＤＬＬ回路構成のＣＰ回路の構成を示す回路図である。
【図７】図５の従来のＤＬＬ回路のタイミングチャートである。
【図８】オーバサンプリング処理を示す概略図である。
【符号の説明】
【００２５】
１０ ＤＬＬ回路、１０ａ 多相クロック信号生成手段（初段の差動バッファ）、１０ｂ 多相クロック信号生成手段（差動バッファ）、１０ｃ 多相クロック信号生成手段（差動バッファ）、１０ｄ 多相クロック信号生成手段（差動バッファ）、１０ｅ 多相クロック信号生成手段（最終段の差動バッファ）、１５ ＰＤ（位相比較器）、１６ ＣＰ（チャージポンプ）回路、１７ ＬＰＦ（ループフィルタ）、１８ エッジ検出手段、１９ １／２分周回路、２０、２１ ＬＰＦ（ループフィルタ）、２２ オペアンプ、２３、２４ 充電手段、２５、２６ 放電手段、ＰＨ０ 第１のクロック信号、ＰＨ４ｂ 第２のクロック信号、ＩＰ１ 充電手段２３の充電電流、ＩＰ２ 充電手段２４の充電電流、ＩＮ１ 放電手段２５の放電電流、ＩＮ２ 放電手段２６の放電電流
【特許請求の範囲】
【請求項１】
基準となるＤｕｔｙ５０％の差動クロック信号を入力し、複数段の差動バッファを用い、前記差動クロック信号を順に遅延させて、それぞれのタップから位相差の異なる多相クロック信号を生成する多相クロック信号生成手段と、初段の差動バッファを介してシングルエンド信号に変換した第１のクロック信号と最終段の差動バッファを介してシングルエンド信号に変換した第２のクロック信号の位相を比較する位相比較手段と、前記第１のクロック信号と前記第２のクロック信号の比較結果に基づいて、所定の電流を充電もしくは放電する充／放電手段と、充／放電の出力結果を平滑化し、所望の電圧を生成するＬＰＦと、このＬＰＦの出力電圧によって、前記差動バッファの遅延量を調整するＤＬＬ回路において、前記第１のクロック信号を前記ＬＰＦで平滑化した第１の電圧値と、前記位相比較した出力信号のエッジを検出しかつその検出結果を論理和出力した信号を１／２に分周した信号を前記ＬＰＦで平滑化した第２の電圧値と、をオペアンプに入力し、このオペアンプの出力電圧で、前記第１と第２の平滑化した電圧が同じになるように、前記充／放電電流を調整することを特徴とするＤＬＬ回路。
【請求項２】
前記基準クロック信号を１／２に分周した信号を、前記初段の差動バッファの入力とすることを特徴とする請求項１記載のＤＬＬ回路。
【請求項３】
前記電流の充／放電手段は、第１及び第２の充電手段と第１及び第２の放電手段を含み、前記第１及び第２の充電手段と前記第１の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第２の放電手段は前記オペアンプの出力電位を用いて制御することを特徴とする請求項１又は２記載のＤＬＬ回路。
【請求項４】
前記電流の充／放電手段は、第１及び第２の充電手段と第１及び第２の放電手段を含み、前記第１の充電手段と前記第１及び第２の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第２の充電手段は前記オペアンプの出力電位を用いて制御することを特徴とする請求項１又は２記載のＤＬＬ回路。
【請求項１】
基準となるＤｕｔｙ５０％の差動クロック信号を入力し、複数段の差動バッファを用い、前記差動クロック信号を順に遅延させて、それぞれのタップから位相差の異なる多相クロック信号を生成する多相クロック信号生成手段と、初段の差動バッファを介してシングルエンド信号に変換した第１のクロック信号と最終段の差動バッファを介してシングルエンド信号に変換した第２のクロック信号の位相を比較する位相比較手段と、前記第１のクロック信号と前記第２のクロック信号の比較結果に基づいて、所定の電流を充電もしくは放電する充／放電手段と、充／放電の出力結果を平滑化し、所望の電圧を生成するＬＰＦと、このＬＰＦの出力電圧によって、前記差動バッファの遅延量を調整するＤＬＬ回路において、前記第１のクロック信号を前記ＬＰＦで平滑化した第１の電圧値と、前記位相比較した出力信号のエッジを検出しかつその検出結果を論理和出力した信号を１／２に分周した信号を前記ＬＰＦで平滑化した第２の電圧値と、をオペアンプに入力し、このオペアンプの出力電圧で、前記第１と第２の平滑化した電圧が同じになるように、前記充／放電電流を調整することを特徴とするＤＬＬ回路。
【請求項２】
前記基準クロック信号を１／２に分周した信号を、前記初段の差動バッファの入力とすることを特徴とする請求項１記載のＤＬＬ回路。
【請求項３】
前記電流の充／放電手段は、第１及び第２の充電手段と第１及び第２の放電手段を含み、前記第１及び第２の充電手段と前記第１の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第２の放電手段は前記オペアンプの出力電位を用いて制御することを特徴とする請求項１又は２記載のＤＬＬ回路。
【請求項４】
前記電流の充／放電手段は、第１及び第２の充電手段と第１及び第２の放電手段を含み、前記第１の充電手段と前記第１及び第２の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第２の充電手段は前記オペアンプの出力電位を用いて制御することを特徴とする請求項１又は２記載のＤＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−２２４８０（Ｐ２００８−２２４８０Ａ）
【公開日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願番号】特願２００６−１９４７０９（Ｐ２００６−１９４７０９）
【出願日】平成１８年７月１４日（２００６．７．１４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願日】平成１８年７月１４日（２００６．７．１４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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