スイッチング電源回路
【課題】ＴＯＰ側のトランジスタおよびＢＯＴＴＯＭ側のトランジスタによってスイッチング回路を構成すると共に、ＴＯＰ側のトランジスタを高速動作させてスイッチング損失を低減する。
【解決手段】第１のトランジスタＱ１は、Ｐ型ウェル領域３５の内部であってこのウェル領域３５の表層部に形成されたＮ＋型ソース領域３６に電気的に接続されたソース電極４３と、ソース電極４３とは電気的に分離して形成されると共に、Ｐ型ウェル領域３５に電気的に接続されたウェル電極４６と、を備えている。このウェル電極４６は、第１のトランジスタＱ１に対してバックゲートバイアスを入力するための電極として機能し、ソース電極４３に基準電位Ｖｂが接続され、ウェル電極４６に基準電位Ｖｂよりも大きい出力電位Ｖａが入力される。こうして、バックゲート効果によって第１のトランジスタＱ１のスレッショルド電圧を下げる。
【解決手段】第１のトランジスタＱ１は、Ｐ型ウェル領域３５の内部であってこのウェル領域３５の表層部に形成されたＮ＋型ソース領域３６に電気的に接続されたソース電極４３と、ソース電極４３とは電気的に分離して形成されると共に、Ｐ型ウェル領域３５に電気的に接続されたウェル電極４６と、を備えている。このウェル電極４６は、第１のトランジスタＱ１に対してバックゲートバイアスを入力するための電極として機能し、ソース電極４３に基準電位Ｖｂが接続され、ウェル電極４６に基準電位Ｖｂよりも大きい出力電位Ｖａが入力される。こうして、バックゲート効果によって第１のトランジスタＱ１のスレッショルド電圧を下げる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタが直列接続されることで構成されるスイッチング回路を備えたスイッチング電源回路に関する。
【背景技術】
【０００２】
従来より、ＭＯＳトランジスタによって構成されるインバータが提案されている（例えば、特許文献１参照）。このようなインバータは、例えば第１のトランジスタ（Ｐチャネル型、ＴＯＰ側）のソースに動作電位が入力され、第２のトランジスタ（Ｎチャネル型、ＢＯＴＴＯＭ側）のソースにグランド電位が入力される。そして、第１および第２のトランジスタの各ゲートが接続されてその接続点が入力端子とされ、各ドレインが接続されてその接続点が出力端子とされる。
【０００３】
また、第１のトランジスタのバックゲートは、動作電位と動作電位よりも高い電位とを切り替える第１のスイッチ回路に接続され、第２のトランジスタのバックゲートは、グランド電位とグランド電位よりも低い電位とを切り替える第２スイッチ回路に接続されている。さらに、各スイッチ回路にはクロック信号発生器からコントロールクロック信号がそれぞれ入力されるようになっている。
【０００４】
上記のようなインバータでは、クロック信号発生器からコントロールクロック信号のＬレベルの信号が各スイッチ回路へ入力されており、第１のスイッチ回路からグランド電位が、第２のスイッチ回路から動作電位が各トランジスタにそれぞれ入力される。このとき、第１および第２のトランジスタは、各々のバックゲートに動作電位より高い電位およびグランド電位より低い電位がそれぞれ入力されているときよりも、絶対値の小さなしきい値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。
【０００５】
そして、入力端子からＨレベルの信号が入力されると、第１のトランジスタはオフ、第２のトランジスタはオンになり、第２のトランジスタを介してＬレベルの信号が出力端子から出力されるようになっている。また、入力端子からＬレベルの信号が入力されると、第１のトランジスタはオン、第２のトランジスタはオフになり、第１のトランジスタを介してＨレベルの信号が出力端子から出力されるようになっている。
【特許文献１】特開平８−１７１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、スイッチング電源の負荷としてのマイコンの高速化、高集積化のトレンドのもと、スイッチング電源の出力は低電圧化、かつ、大電流化に向かっている。このようなことから、スイッチング電源の損失、すなわちスイッチング損失およびＯＮ抵抗の低減に着目した場合、ＴＯＰ側およびＢＯＴＴＯＭ側それぞれのトランジスタに要求される特性が異なってくる。具体的に、ＴＯＰ側トランジスタはスイッチング損失を低減するために高速応答が要求され、ＢＯＴＴＯＭ側トランジスタは導通損失を低減するために低ＯＮ抵抗であることが要求される。
【０００７】
しかしながら、集積回路内のトランジスタにおいて、一般に高速応答と低ＯＮ抵抗はトレードオフの関係にある。例えば、高速応答を目的としてトランジスタのチャネル幅を小さくすると、ＯＮ抵抗は高くなる。逆にＯＮ抵抗を下げるためにチャネル幅を大きくすると低速になるのである。出力素子を集積化したスイッチング電源の場合、上記のようにＴＯＰ側、ＢＯＴＴＯＭ側で異なる特性（高速応答、低ＯＮ抵抗）を実現できるトランジスタを構造や形状を工夫することにより、作り分けることが考えられる。しかし、製造プロセスが複雑になるため、製造工程の煩雑化やコスト増加を招くという問題がある。
【０００８】
なお、低ＯＮ抵抗に関しては、従来の製造プロセスで実現させることが可能になっているため、低ＯＮ抵抗の特性を有するＢＯＴＴＯＭ側のトランジスタを用いてＴＯＰ側のトランジスタを高速動作させることが要求される。
【０００９】
本発明は、上記点に鑑み、ＴＯＰ側のトランジスタと、低ＯＮ抵抗の特性を有するＢＯＴＴＯＭ側のトランジスタと、によって構成されるスイッチング電源としてのスイッチング電源回路において、ＴＯＰ側のトランジスタを高速動作させることでスイッチング損失を低減することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明では、基準電位（Ｖｂ）に対しレベルシフトした出力電位（Ｖａ）を生成する電圧供給手段（２０）が備えられ、第２のトランジスタ（Ｑ２）と共にスイッチング回路を構成する第１のトランジスタ（Ｑ１）は、第２の導電型のウェル領域（３５）の内部であってこのウェル領域の表層部に形成された第１導電型のソース領域（３６）に電気的に接続されたソース電極（４３）と、ソース電極とは電気的に分離して形成されると共に、第２導電型のウェル領域に電気的に接続されたウェル電極（４６）と、を備えて構成されている。そして、ウェル電極は、第１のトランジスタに対してバックゲートバイアスを入力するための電極として機能し、電圧供給手段は、その基準電位をソース電極に接続し、出力電位をウェル電極に入力することを特徴とする。
【００１１】
このように、第１のトランジスタにおいて、ソース電極とは電気的に分離され、バックゲートバイアスを入力するためのウェル電極に、電圧供給手段にて生成した、基準電位に対しレベルシフトした出力電位を入力する。これにより、バックゲート効果によって第１のトランジスタをオンオフさせるためのしきい値電圧を下げることができる。つまり、しきい値電圧が下がることで、第１のトランジスタを動作させるためのゲート電圧の変化幅を小さくでき、第１のトランジスタを高速動作させることができる。以上により、第１のトランジスタのスイッチング損失を低減させることができる。
【００１２】
本発明では、電圧供給手段は、ダイオード（Ｄ２）と、このダイオードに並列接続された分圧抵抗（Ｒ１、Ｒ２）と、を備えて構成され、分圧抵抗は第１の抵抗（Ｒ１）および第２の抵抗（Ｒ２）が直列接続されたものとして構成されている。そして、電圧供給手段では、ダイオードと第２の抵抗との接続点の電位を基準電圧として、ダイオードに電流が流れることでダイオードに生じた順方向電圧（Ｖｆ）が、分圧抵抗で分圧され、第１の抵抗と第２の抵抗との接続点の電位が出力電位として出力されることを特徴とする。
【００１３】
このように、順方向電圧を分圧することにより、基準電位に対する出力電位を生成する。これにより、電圧供給手段では、基準電位に対して順方向電圧を超えない範囲の出力電位を得ることができる。すなわち、例えば、ダイオードに流れる電流をＩとし、電流Ｉと第１の抵抗Ｒ１および第２の抵抗Ｒ２との関係が電流Ｉ＞順方向電圧Ｖｆ÷（第１の抵抗Ｒ１＋第２の抵抗Ｒ２）が成り立つように設定することで、ダイオードをクランプ動作させることができ、定電圧を発生させることができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１６】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。
【００１７】
図１は、本発明の第１実施形態に係るスイッチング電源回路の回路図である。このスイッチング電源回路は、インバータ回路を構成しており、例えばＥＣＵに備えられ、スイッチング電源を生成するものとして用いられる。
【００１８】
この図に示されるように、電源回路には、第１のトランジスタＱ１および第２のトランジスタＱ２が接続されている。これら第１のトランジスタ（ＴＯＰ側）Ｑ１および第２のトランジスタ（ＢＯＴＴＯＭ側）Ｑ２は、それぞれＮチャネル型のものであり、第１のトランジスタＱ１のソースに第２のトランジスタＱ２のドレインが接続された状態となっている。
【００１９】
また、第１のトランジスタＱ１のドレインに入力電圧Ｖｉｎが入力され、第２のトランジスタＱ２のソースにグランド電位ＶＧＮＤが入力されるようになっている。そして、これら第１のトランジスタＱ１および第２のトランジスタＱ２の各ゲートに、それぞれ逆相のパルス信号が入力されるようになっており、第１のトランジスタＱ１と第２のトランジスタＱ２とが交互に動作するようになっている。なお、各トランジスタＱ１、Ｑ２の各ゲートに入力される信号は、この電源回路が搭載された図示しない外部回路から入力されるようになっている。
【００２０】
上記各トランジスタＱ１、Ｑ２の接続点は、フィルタ回路１０に接続されている。このフィルタ回路１０は、ダイオードＤ１と、インダクタＬと、コンデンサＣ１と、を備えて構成されており、ローパスフィルタとして機能し、入力される信号に含まれる高周波ノイズを除去して出力電圧Ｖｏｕｔとして出力する。
【００２１】
そして、本実施形態では、上記第２のトランジスタＱ２においては、バックゲートはソースに接続されているが、第１のトランジスタＱ１のバックゲートには電圧供給手段２０が接続されている。
【００２２】
図２は、図１に示される電圧供給手段２０の具体的な構成を示したものである。この図に示されるように、電圧供給手段２０は、定電流源２１と、ダイオードＤ２と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、コンデンサＣ２と、を備えて構成されている。なお、第１の抵抗Ｒ１および第２の抵抗Ｒ２は、本発明の分圧抵抗に相当する。
【００２３】
定電流源２１は、入力電位Ｖｐから電圧が入力されることで定電流Ｉを発生させるものである。本実施形態では、入力電位Ｖｐとして、ブートストラップ端子やチャージポンプ電圧などの第１のトランジスタＱ１のソース電圧よりも高い電圧が設定されている。この定電流源２１は、ダイオードＤ２に接続されている。
【００２４】
ダイオードＤ２には直列接続された第１の抵抗Ｒ１および第２の抵抗Ｒ２が並列接続され、第２の抵抗Ｒ２にはコンデンサＣ２が並列接続されている。そして、第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点が、電圧供給手段２０の出力電位Ｖａとして出力され、第２の抵抗Ｒ２とダイオードＤ２との接続点が、基準電位Ｖｂとして出力される。
【００２５】
これら出力電位Ｖａは第１のトランジスタＱ１のバックゲートに入力され、基準電位Ｖｂは第１のトランジスタＱ１のソースに入力される。すなわち、電圧供給手段２０に備えられたコンデンサＣ２は、基準電位Ｖｂが急峻に変動した際、出力電位Ｖａがその変動に追従することでバックゲート−ソース（後述するウェル−ソース）間電圧が変動しないようにすることができる。
【００２６】
上記電圧供給手段２０では、定電流ＩがダイオードＤ２に入力されるとダイオードＤ２に順方向電圧Ｖｆが発生する。このように、基準電位Ｖｂに対して発生した順方向電圧Ｖｆは第１の抵抗Ｒ１、および第２の抵抗Ｒ２によって分圧されて出力電位Ｖａとして出力される。したがって、電圧供給手段２０では、基準電位Ｖｂに対して順方向電圧Ｖｆを超えない範囲の出力電位Ｖａが得られる。すなわち、本実施形態では、定電流Ｉと第１の抵抗Ｒ１および第２の抵抗Ｒ２との関係が定電流Ｉ＞順方向電圧Ｖｆ÷（第１の抵抗Ｒ１＋第２の抵抗Ｒ２）が成り立つように設定される。これにより、ダイオードＤ２はクランプ動作し、簡易的な定電圧となる。
【００２７】
このような出力電位Ｖａおよび基準電位Ｖｂが、具体的に第１のトランジスタＱ１のどの部分に入力されるのかを図３を参照して説明する。図３は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に多数形成された第１トランジスタＱ１のうちの１つの第１のトランジスタＱ１の断面図である。
【００２８】
図３に示されるように、支持基板３１上に酸化層３２が形成され、酸化層３２上に埋め込みＮ＋型層３３が形成されたＳＯＩ基板３０において、埋め込みＮ＋型層３３の表層部にＮ型層３４（本発明の第１導電型の半導体層）が形成され、Ｎ型層３４の表層部にＰ型ウェル領域３５（本発明の第２導電型のウェル領域）が形成されている。このＰ型ウェル領域３５の内部であってＰ型ウェル領域３５の表層部にＮ＋型ソース領域３６（第１導電型のソース領域）が形成されている。また、Ｎ型層３４の表層部のうち、Ｐ型ウェル領域３５が形成されていない領域にＮ＋型ドレイン領域３７（第１導電型のドレイン領域）が形成されている。
【００２９】
そして、ＳＯＩ基板３０の表面のうち、Ｎ＋型ソース領域３６の一部、Ｐ型ベース領域３５の外縁部、Ｎ型層３４、そしてＮ＋型ドレイン領域３７の一部を覆うようにゲート絶縁膜３８が形成され、このゲート絶縁膜３８上にゲート電極３９が形成されている。さらに、このゲート電極３９を覆うように層間絶縁膜４０が形成されている。すなわち、Ｎ＋型ソース領域３６とＮ型層３４との間に位置するＰ型ウェル領域３５の表面側部分をチャネル領域として、このチャネル領域上にゲート絶縁膜３８を介してゲート電極３９が形成された状態になっている。
【００３０】
また、Ｎ型層３４の表層部に形成されたＮ＋型ドレイン領域３７の表面、Ｐ型ウェル領域３５の内部に形成されたＮ＋型ソース領域３６の表面、Ｐ型ベース領域３５の表面においてゲート絶縁膜３８が形成された側とは反対側の表面、がそれぞれ露出するように層間絶縁膜４０が形成されている。
【００３１】
そして、層間絶縁膜４０に形成されたコンタクトホール４１を通じて、ドレイン電極４２がＮ型層３４の表層部に形成されたＮ＋型ドレイン領域３７に電気的に接続されている。同様に、コンタクトホール４３を通じて、ソース電極４４がＰ型ベース領域３５の内部に形成されたＮ＋型ソース領域３６に電気的に接続され、コンタクトホール４５を通じて、ウェル電極４６がＰ型ウェル領域３５に電気的に接続されている。
【００３２】
上記のような構造を有する第１のトランジスタＱ１はＳＯＩ基板３０に多数形成されており、ＬＯＣＯＳ酸化膜４７によって個々に区切られている。
【００３３】
したがって、上記断面構造を有する第１のトランジスタＱ１に対し、図２に示される電圧供給手段２０の出力電位Ｖａはウェル電極４６に入力され、基準電位Ｖｂはソース電極４４に入力されるようになっている。なお、ゲート電極３９には第１のトランジスタＱ１を駆動するためのパルス信号、ドレイン電極４２には入力電圧Ｖｉｎが入力される。
【００３４】
上記のように、本実施形態では、ソース電極４４とウェル電極４６とが層間絶縁膜４０で電気的に分離された状態となっており、ソース電極４４、ウェル電極４６それぞれに異なる電位を印加できるようになっている。これにより、ウェル電極４６に対して、ダイオードＤ２の順方向電圧Ｖｆを超えない範囲で、ソース電極４４に入力される電位よりも高い電位を入力することができ、バックゲート効果によって第１のトランジスタＱ１のスレッショルド電圧（第１のトランジスタＱ１をオン／オフさせるための入力電圧のしきい値）を下げることができる。つまり、小さい電圧で第１のトランジスタＱ１を動作させることができる。
【００３５】
また、第２のトランジスタＱ２の構造は、図示しないが、図３に示される第１のトランジスタＱ１と同様の構造になっている。なお、第２のトランジスタＱ２のソース電極がウェル電極と分離していることは問わない。図１に示されるように、第２のトランジスタＱ２のバックゲートはソースに接続されているため、ソース電極とウェル電極とを分離しなくても良いし、分離して配線接続しても良い。
【００３６】
本実施形態では、第２のトランジスタＱ２を製造する際、Ｐ型領域の内部に形成されたＮ＋型領域の濃度を濃くすることや、チャネル長を短くすることにより、低ＯＮ抵抗を実現している。
【００３７】
以上が、本実施形態にかかるスイッチング電源回路の構成である。
【００３８】
次に、第１のトランジスタＱ１の高速スイッチング作動について図４を参照して説明する。図４は、第１のトランジスタＱ１および第２のトランジスタＱ２を同期整流回路動作させたときのタイミングチャートである。
【００３９】
図４において、第１のトランジスタＱ１のゲート−ソース間の電圧をＶＧＳ１とし、第１のトランジスタＱ１のドレイン電流をＩｄ１とし、第１のトランジスタＱ１のドレイン−ソース間の電圧をＶＤＳ１とし、第２のトランジスタＱ２のゲート−ソース間の電圧をＶＧＳ２とし、第２のトランジスタＱ２のドレイン電流をＩｄ２とし、第２のトランジスタＱ２のドレイン−ソース間の電圧をＶＤＳ２としている。
【００４０】
この図に示されるように、第１のトランジスタＱ１にＨレベルの電圧ＶＧＳ１が入力される際、第２のトランジスタＱ２にＬレベルの電圧ＶＧＳ２が入力され、各トランジスタＱ１、Ｑ２がそれぞれ交互にオン／オフを繰り返すようになっている。また、各トランジスタＱ１、Ｑ２が同時に動作しないようにするため、第１のトランジスタＱ１の立ち上がり前および立ち下がり後に各トランジスタＱ１、Ｑ２が両方ともオフになる時間（Ｄｅａｄ Ｔｉｍｅ）が設けられている。
【００４１】
そして、第１のトランジスタＱ１にＨレベルの信号が入力されると、第１のトランジスタＱ１はオンになる。すなわち、第１のトランジスタＱ１のドレイン電流Ｉｄ１が流れて、ドレイン−ソース間の電圧ＶＤＳ１は、ほぼ０Ｖになる。したがって、各トランジスタＱ１、Ｑ２の接続点の電位は、ほぼＶｉｎの電位まで上昇する。
【００４２】
同時に、第２のトランジスタＱ２は第１のトランジスタＱ１に対して逆相で動作するので、第１のトランジスタＱ１にＨレベルの信号が入力される際には、第２のトランジスタＱ２にＬレベルの信号が入力される。これにより、第２のトランジスタＱ２はオフとなり、第２のトランジスタＱ２のドレイン−ソース間に流れていた電流Ｉｄ２が切れる。
【００４３】
次に、第１のトランジスタＱ１にＬレベルの信号が入力され、第２のトランジスタＱ２にＨレベルの信号が入力されると、それぞれ上記と逆の動作となり、電流Ｉｄ１が切れ、電流Ｉｄ２が流れ始める。
【００４４】
このように各トランジスタＱ１、Ｑ２が交互にオン／オフを繰り返して、入力される信号に同期した電位の変化が第１のトランジスタＱ１と第２のトランジスタＱ２との接続点に生ずる。この電位の変化をインダクタＬ、コンデンサＣ１からなるローパスフィルタ回路１０を通過させ、出力電圧Ｖｏｕｔを得る。
【００４５】
上述のように、バックゲート効果によって第１のトランジスタＱ１のスレッショルド電圧を下げているため、第１のトランジスタＱ１のゲート電位にＬレベルからＨレベルへの電位変化が発生してからスレッショルド電圧に到達し第１のトランジスタＱ１がオンするまでの遷移時間が短縮される。同様に、ゲート電位ＶＧＳ１が立ち下がる際のオンからオフへの遷移時間も短縮される。よって第１のトランジスタＱ１をより高速動作させることができる。
【００４６】
また、第２のトランジスタＱ２の低ＯＮ抵抗については、第２のトランジスタＱ２を製造する際の製造プロセスにより実現できるため、上記電源回路において、この低ＯＮ抵抗による電源回路のスイッチング損失の低減に加え、第１のトランジスタＱ１を動作させるためのゲート電圧の振幅を小さくできることから、第１のトランジスタＱ１をスイッチング動作させるためのスイッチング損失を低減させることができる。
【００４７】
以上説明したように、本実施形態では、第１のトランジスタＱ１において、ソース電極４３とは電気的に分離されると共に、バックゲートバイアス（すなわち出力電位Ｖｂ）を入力するためのウェル電極４６に、電圧供給手段２０にて生成した基準電位Ｖｂからレベルシフトした出力電位Ｖａを入力することを特徴としている。これにより、バックゲート効果によって第１のトランジスタＱ１をオンオフさせるためのスレッショルド電圧（しきい値電圧）を下げることができる。
【００４８】
つまり、スレッショルド電圧が下がることで、第１のトランジスタＱ１を動作させるためのゲート電圧を小さくすることができる。また、第１のトランジスタＱ１のスレッショルド電圧が低下したことで、第１のトランジスタＱ１を高速動作させることができる。以上により、第１のトランジスタＱ１のスイッチング損失を低減させることができる。
【００４９】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、ＳＯＩ基板に多数形成される第１のトランジスタＱ１をトレンチで区画し、各ウェルにそれぞれ異なる電圧を入力できるようにしたことを特徴としている。なお、本実施形態で示される第１のトランジスタＱ１は、大きな電流を流さない場合に採用されることが好ましい。
【００５０】
図５は、本発明の第２実施形態にかかる第１のトランジスタＱ１の断面図を示したものである。本実施形態では、第１のトランジスタＱ１として例えばＮチャネル型のＭＯＳトランジスタが採用される。
【００５１】
この図に示されるように、ＳＯＩ基板５０を構成する支持基板５１の表面に形成された酸化層５２の表層部に埋め込みＮ＋層５３が形成されている。さらに、この埋め込みＮ＋層５３の表層部にＮ型層５４が形成され、このＮ型層５４の表層部にＰ型層５５が形成されている。このＰ型層５５の表層部に２つＮ＋型領域５６、５７とＰ型領域５８とが形成されている。なお、Ｎ＋型領域５７とＰ型領域５８との間にはＬＯＣＯＳ酸化膜５９が形成されている。そしてこのＮ＋層５３、Ｎ型層５４、Ｐ型層５５を貫いて、酸化層５２に達するトレンチ分離層５２aを形成することで、素子領域間を電気的に絶縁する。
【００５２】
そして、各Ｎ＋型領域５６、５７の一部およびＰ型層５５を覆うようにゲート絶縁膜６０が形成され、このゲート絶縁膜６０上にゲート電極６１が形成されている。このゲート電極６１を覆うように層間絶縁膜６２が形成されている。すなわち、各Ｎ＋型領域５６、５７の間に位置するＰ型層５５の表面側部分をチャネル領域として、このチャネル領域上にゲート絶縁膜６０を介してゲート電極６１が形成された状態になっている。
【００５３】
また、各Ｎ＋型領域５６、５７およびＰ型領域５８の表面が露出するように層間絶縁膜６２にコンタクトホール６３、６５、６７が形成されている。そして、層間絶縁膜６２に形成されたコンタクトホール６３を通じて、ドレイン電極６４がＮ＋型領域５７の表面に電気的に接続され、コンタクトホール６５を通じて、ソース電極６６がＮ＋型領域５６の表面に電気的に接続され、コンタクトホール６７を通じて、ウェル電極６８がＰ＋型領域５８に電気的に接続されている。
【００５４】
以上が、本実施形態に係る１つの第１のトランジスタＱ１の断面構造であり、図５に示されるように、ＳＯＩ基板５０に形成された酸化層５２およびトレンチ５２aで分離された多数の素子領域に各トランジスタが形成されている。このように、本実施形態においても、ソース電極６６は層間絶縁膜６２によってウェル電極６８と分離された状態となっており、ソース電極６６、ウェル電極６８それぞれに異なる電位を入力できるようになっている。つまり、ウェル電極６８にソース電極６６と異なる電位を入力できることのみならず、個々のウェル電極６８にそれぞれ異なる電位を入力することができるようになっている。
【００５５】
このように、各ウェル電極６８にそれぞれ異なる電位を入力できるようにすることで、スレッショルド電圧の異なる回路を形成することが可能となる。また本実施例の場合、埋め込みＮ＋層５３は必ずしも必要ではない。
【００５６】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。図６は、本発明の第３実施形態に係る第１のトランジスタＱ１の断面図を示したものである。本実施形態では、第１のトランジスタＱ１としてＰチャネル型のＭＯＳトランジスタが採用される。
【００５７】
図６に示されるように、本実施形態で用いられる第１のトランジスタＱ１はＰチャネル型のＭＯＳトランジスタであるので、図５に示される構造において、ｎ型とｐ型が反転した形態とされている。すなわち、図５に示される各Ｎ＋型領域５６、５７、Ｐ＋型領域５８が、図６に示される各Ｐ型領域６９、７０、Ｎ＋型領域７１にそれぞれ相当している。
【００５８】
以上のように、Ｐチャネル型のトランジスタを用いるようにしても構わない。また本実施例の場合、埋め込みＮ＋層５３は必ずしも必要ではない。
【００５９】
（他の実施形態）
電圧供給手段２０は、ダイオードの順方向電圧Ｖｆの分圧と異なる手段、例えば半導体における基準電圧であるバンドギャップ基準電圧の分圧、ツェナー電圧の分圧など上記実施形態に示されたものとは異なる手段で実現しても構わない。ただし、寄生動作を避けるため、その分圧が順方向電圧Ｖｆ以下となるように各抵抗Ｒ１、Ｒ２の値を選択する必要がある。
【００６０】
第２のトランジスタＱ２のＯＮ抵抗を低減させる手段については、上記各実施形態に示されたものとは異なる手段で実現させるようにしても構わない。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態に係る電源回路の回路図である。
【図２】図１に示される電圧供給手段の具体的な構成図である。
【図３】図１の第１のトランジスタの断面図である。
【図４】第１のトランジスタおよび第２のトランジスタを同期整流回路動作させたときのタイミングチャートである。
【図５】本発明の第２実施形態に係る第１のトランジスタの断面図である。
【図６】本発明の第３実施形態に係る第１のトランジスタの断面図である。
【符号の説明】
【００６２】
３４…Ｎ型層、３５…Ｐ型ウェル領域、３６…Ｎ＋型ソース領域、３７…Ｎ＋型ドレイン領域、３８…ゲート絶縁膜、３９…ゲート電極、４３…ソース電極、４６…ウェル電極、Ｄ１、Ｄ２…ダイオード、Ｒ１…第１の第２の抵抗Ｒ２…第２の抵抗、Ｑ１…第１のトランジスタ、Ｑ２…第２のトランジスタ、ＶＧＮＤ…グランド電位、Ｖａ…出力電位、Ｖｂ…基準電位、Ｖｆ…順方向電圧。
【技術分野】
【０００１】
本発明は、トランジスタが直列接続されることで構成されるスイッチング回路を備えたスイッチング電源回路に関する。
【背景技術】
【０００２】
従来より、ＭＯＳトランジスタによって構成されるインバータが提案されている（例えば、特許文献１参照）。このようなインバータは、例えば第１のトランジスタ（Ｐチャネル型、ＴＯＰ側）のソースに動作電位が入力され、第２のトランジスタ（Ｎチャネル型、ＢＯＴＴＯＭ側）のソースにグランド電位が入力される。そして、第１および第２のトランジスタの各ゲートが接続されてその接続点が入力端子とされ、各ドレインが接続されてその接続点が出力端子とされる。
【０００３】
また、第１のトランジスタのバックゲートは、動作電位と動作電位よりも高い電位とを切り替える第１のスイッチ回路に接続され、第２のトランジスタのバックゲートは、グランド電位とグランド電位よりも低い電位とを切り替える第２スイッチ回路に接続されている。さらに、各スイッチ回路にはクロック信号発生器からコントロールクロック信号がそれぞれ入力されるようになっている。
【０００４】
上記のようなインバータでは、クロック信号発生器からコントロールクロック信号のＬレベルの信号が各スイッチ回路へ入力されており、第１のスイッチ回路からグランド電位が、第２のスイッチ回路から動作電位が各トランジスタにそれぞれ入力される。このとき、第１および第２のトランジスタは、各々のバックゲートに動作電位より高い電位およびグランド電位より低い電位がそれぞれ入力されているときよりも、絶対値の小さなしきい値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。
【０００５】
そして、入力端子からＨレベルの信号が入力されると、第１のトランジスタはオフ、第２のトランジスタはオンになり、第２のトランジスタを介してＬレベルの信号が出力端子から出力されるようになっている。また、入力端子からＬレベルの信号が入力されると、第１のトランジスタはオン、第２のトランジスタはオフになり、第１のトランジスタを介してＨレベルの信号が出力端子から出力されるようになっている。
【特許文献１】特開平８−１７１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、スイッチング電源の負荷としてのマイコンの高速化、高集積化のトレンドのもと、スイッチング電源の出力は低電圧化、かつ、大電流化に向かっている。このようなことから、スイッチング電源の損失、すなわちスイッチング損失およびＯＮ抵抗の低減に着目した場合、ＴＯＰ側およびＢＯＴＴＯＭ側それぞれのトランジスタに要求される特性が異なってくる。具体的に、ＴＯＰ側トランジスタはスイッチング損失を低減するために高速応答が要求され、ＢＯＴＴＯＭ側トランジスタは導通損失を低減するために低ＯＮ抵抗であることが要求される。
【０００７】
しかしながら、集積回路内のトランジスタにおいて、一般に高速応答と低ＯＮ抵抗はトレードオフの関係にある。例えば、高速応答を目的としてトランジスタのチャネル幅を小さくすると、ＯＮ抵抗は高くなる。逆にＯＮ抵抗を下げるためにチャネル幅を大きくすると低速になるのである。出力素子を集積化したスイッチング電源の場合、上記のようにＴＯＰ側、ＢＯＴＴＯＭ側で異なる特性（高速応答、低ＯＮ抵抗）を実現できるトランジスタを構造や形状を工夫することにより、作り分けることが考えられる。しかし、製造プロセスが複雑になるため、製造工程の煩雑化やコスト増加を招くという問題がある。
【０００８】
なお、低ＯＮ抵抗に関しては、従来の製造プロセスで実現させることが可能になっているため、低ＯＮ抵抗の特性を有するＢＯＴＴＯＭ側のトランジスタを用いてＴＯＰ側のトランジスタを高速動作させることが要求される。
【０００９】
本発明は、上記点に鑑み、ＴＯＰ側のトランジスタと、低ＯＮ抵抗の特性を有するＢＯＴＴＯＭ側のトランジスタと、によって構成されるスイッチング電源としてのスイッチング電源回路において、ＴＯＰ側のトランジスタを高速動作させることでスイッチング損失を低減することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明では、基準電位（Ｖｂ）に対しレベルシフトした出力電位（Ｖａ）を生成する電圧供給手段（２０）が備えられ、第２のトランジスタ（Ｑ２）と共にスイッチング回路を構成する第１のトランジスタ（Ｑ１）は、第２の導電型のウェル領域（３５）の内部であってこのウェル領域の表層部に形成された第１導電型のソース領域（３６）に電気的に接続されたソース電極（４３）と、ソース電極とは電気的に分離して形成されると共に、第２導電型のウェル領域に電気的に接続されたウェル電極（４６）と、を備えて構成されている。そして、ウェル電極は、第１のトランジスタに対してバックゲートバイアスを入力するための電極として機能し、電圧供給手段は、その基準電位をソース電極に接続し、出力電位をウェル電極に入力することを特徴とする。
【００１１】
このように、第１のトランジスタにおいて、ソース電極とは電気的に分離され、バックゲートバイアスを入力するためのウェル電極に、電圧供給手段にて生成した、基準電位に対しレベルシフトした出力電位を入力する。これにより、バックゲート効果によって第１のトランジスタをオンオフさせるためのしきい値電圧を下げることができる。つまり、しきい値電圧が下がることで、第１のトランジスタを動作させるためのゲート電圧の変化幅を小さくでき、第１のトランジスタを高速動作させることができる。以上により、第１のトランジスタのスイッチング損失を低減させることができる。
【００１２】
本発明では、電圧供給手段は、ダイオード（Ｄ２）と、このダイオードに並列接続された分圧抵抗（Ｒ１、Ｒ２）と、を備えて構成され、分圧抵抗は第１の抵抗（Ｒ１）および第２の抵抗（Ｒ２）が直列接続されたものとして構成されている。そして、電圧供給手段では、ダイオードと第２の抵抗との接続点の電位を基準電圧として、ダイオードに電流が流れることでダイオードに生じた順方向電圧（Ｖｆ）が、分圧抵抗で分圧され、第１の抵抗と第２の抵抗との接続点の電位が出力電位として出力されることを特徴とする。
【００１３】
このように、順方向電圧を分圧することにより、基準電位に対する出力電位を生成する。これにより、電圧供給手段では、基準電位に対して順方向電圧を超えない範囲の出力電位を得ることができる。すなわち、例えば、ダイオードに流れる電流をＩとし、電流Ｉと第１の抵抗Ｒ１および第２の抵抗Ｒ２との関係が電流Ｉ＞順方向電圧Ｖｆ÷（第１の抵抗Ｒ１＋第２の抵抗Ｒ２）が成り立つように設定することで、ダイオードをクランプ動作させることができ、定電圧を発生させることができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１６】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。
【００１７】
図１は、本発明の第１実施形態に係るスイッチング電源回路の回路図である。このスイッチング電源回路は、インバータ回路を構成しており、例えばＥＣＵに備えられ、スイッチング電源を生成するものとして用いられる。
【００１８】
この図に示されるように、電源回路には、第１のトランジスタＱ１および第２のトランジスタＱ２が接続されている。これら第１のトランジスタ（ＴＯＰ側）Ｑ１および第２のトランジスタ（ＢＯＴＴＯＭ側）Ｑ２は、それぞれＮチャネル型のものであり、第１のトランジスタＱ１のソースに第２のトランジスタＱ２のドレインが接続された状態となっている。
【００１９】
また、第１のトランジスタＱ１のドレインに入力電圧Ｖｉｎが入力され、第２のトランジスタＱ２のソースにグランド電位ＶＧＮＤが入力されるようになっている。そして、これら第１のトランジスタＱ１および第２のトランジスタＱ２の各ゲートに、それぞれ逆相のパルス信号が入力されるようになっており、第１のトランジスタＱ１と第２のトランジスタＱ２とが交互に動作するようになっている。なお、各トランジスタＱ１、Ｑ２の各ゲートに入力される信号は、この電源回路が搭載された図示しない外部回路から入力されるようになっている。
【００２０】
上記各トランジスタＱ１、Ｑ２の接続点は、フィルタ回路１０に接続されている。このフィルタ回路１０は、ダイオードＤ１と、インダクタＬと、コンデンサＣ１と、を備えて構成されており、ローパスフィルタとして機能し、入力される信号に含まれる高周波ノイズを除去して出力電圧Ｖｏｕｔとして出力する。
【００２１】
そして、本実施形態では、上記第２のトランジスタＱ２においては、バックゲートはソースに接続されているが、第１のトランジスタＱ１のバックゲートには電圧供給手段２０が接続されている。
【００２２】
図２は、図１に示される電圧供給手段２０の具体的な構成を示したものである。この図に示されるように、電圧供給手段２０は、定電流源２１と、ダイオードＤ２と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、コンデンサＣ２と、を備えて構成されている。なお、第１の抵抗Ｒ１および第２の抵抗Ｒ２は、本発明の分圧抵抗に相当する。
【００２３】
定電流源２１は、入力電位Ｖｐから電圧が入力されることで定電流Ｉを発生させるものである。本実施形態では、入力電位Ｖｐとして、ブートストラップ端子やチャージポンプ電圧などの第１のトランジスタＱ１のソース電圧よりも高い電圧が設定されている。この定電流源２１は、ダイオードＤ２に接続されている。
【００２４】
ダイオードＤ２には直列接続された第１の抵抗Ｒ１および第２の抵抗Ｒ２が並列接続され、第２の抵抗Ｒ２にはコンデンサＣ２が並列接続されている。そして、第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点が、電圧供給手段２０の出力電位Ｖａとして出力され、第２の抵抗Ｒ２とダイオードＤ２との接続点が、基準電位Ｖｂとして出力される。
【００２５】
これら出力電位Ｖａは第１のトランジスタＱ１のバックゲートに入力され、基準電位Ｖｂは第１のトランジスタＱ１のソースに入力される。すなわち、電圧供給手段２０に備えられたコンデンサＣ２は、基準電位Ｖｂが急峻に変動した際、出力電位Ｖａがその変動に追従することでバックゲート−ソース（後述するウェル−ソース）間電圧が変動しないようにすることができる。
【００２６】
上記電圧供給手段２０では、定電流ＩがダイオードＤ２に入力されるとダイオードＤ２に順方向電圧Ｖｆが発生する。このように、基準電位Ｖｂに対して発生した順方向電圧Ｖｆは第１の抵抗Ｒ１、および第２の抵抗Ｒ２によって分圧されて出力電位Ｖａとして出力される。したがって、電圧供給手段２０では、基準電位Ｖｂに対して順方向電圧Ｖｆを超えない範囲の出力電位Ｖａが得られる。すなわち、本実施形態では、定電流Ｉと第１の抵抗Ｒ１および第２の抵抗Ｒ２との関係が定電流Ｉ＞順方向電圧Ｖｆ÷（第１の抵抗Ｒ１＋第２の抵抗Ｒ２）が成り立つように設定される。これにより、ダイオードＤ２はクランプ動作し、簡易的な定電圧となる。
【００２７】
このような出力電位Ｖａおよび基準電位Ｖｂが、具体的に第１のトランジスタＱ１のどの部分に入力されるのかを図３を参照して説明する。図３は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に多数形成された第１トランジスタＱ１のうちの１つの第１のトランジスタＱ１の断面図である。
【００２８】
図３に示されるように、支持基板３１上に酸化層３２が形成され、酸化層３２上に埋め込みＮ＋型層３３が形成されたＳＯＩ基板３０において、埋め込みＮ＋型層３３の表層部にＮ型層３４（本発明の第１導電型の半導体層）が形成され、Ｎ型層３４の表層部にＰ型ウェル領域３５（本発明の第２導電型のウェル領域）が形成されている。このＰ型ウェル領域３５の内部であってＰ型ウェル領域３５の表層部にＮ＋型ソース領域３６（第１導電型のソース領域）が形成されている。また、Ｎ型層３４の表層部のうち、Ｐ型ウェル領域３５が形成されていない領域にＮ＋型ドレイン領域３７（第１導電型のドレイン領域）が形成されている。
【００２９】
そして、ＳＯＩ基板３０の表面のうち、Ｎ＋型ソース領域３６の一部、Ｐ型ベース領域３５の外縁部、Ｎ型層３４、そしてＮ＋型ドレイン領域３７の一部を覆うようにゲート絶縁膜３８が形成され、このゲート絶縁膜３８上にゲート電極３９が形成されている。さらに、このゲート電極３９を覆うように層間絶縁膜４０が形成されている。すなわち、Ｎ＋型ソース領域３６とＮ型層３４との間に位置するＰ型ウェル領域３５の表面側部分をチャネル領域として、このチャネル領域上にゲート絶縁膜３８を介してゲート電極３９が形成された状態になっている。
【００３０】
また、Ｎ型層３４の表層部に形成されたＮ＋型ドレイン領域３７の表面、Ｐ型ウェル領域３５の内部に形成されたＮ＋型ソース領域３６の表面、Ｐ型ベース領域３５の表面においてゲート絶縁膜３８が形成された側とは反対側の表面、がそれぞれ露出するように層間絶縁膜４０が形成されている。
【００３１】
そして、層間絶縁膜４０に形成されたコンタクトホール４１を通じて、ドレイン電極４２がＮ型層３４の表層部に形成されたＮ＋型ドレイン領域３７に電気的に接続されている。同様に、コンタクトホール４３を通じて、ソース電極４４がＰ型ベース領域３５の内部に形成されたＮ＋型ソース領域３６に電気的に接続され、コンタクトホール４５を通じて、ウェル電極４６がＰ型ウェル領域３５に電気的に接続されている。
【００３２】
上記のような構造を有する第１のトランジスタＱ１はＳＯＩ基板３０に多数形成されており、ＬＯＣＯＳ酸化膜４７によって個々に区切られている。
【００３３】
したがって、上記断面構造を有する第１のトランジスタＱ１に対し、図２に示される電圧供給手段２０の出力電位Ｖａはウェル電極４６に入力され、基準電位Ｖｂはソース電極４４に入力されるようになっている。なお、ゲート電極３９には第１のトランジスタＱ１を駆動するためのパルス信号、ドレイン電極４２には入力電圧Ｖｉｎが入力される。
【００３４】
上記のように、本実施形態では、ソース電極４４とウェル電極４６とが層間絶縁膜４０で電気的に分離された状態となっており、ソース電極４４、ウェル電極４６それぞれに異なる電位を印加できるようになっている。これにより、ウェル電極４６に対して、ダイオードＤ２の順方向電圧Ｖｆを超えない範囲で、ソース電極４４に入力される電位よりも高い電位を入力することができ、バックゲート効果によって第１のトランジスタＱ１のスレッショルド電圧（第１のトランジスタＱ１をオン／オフさせるための入力電圧のしきい値）を下げることができる。つまり、小さい電圧で第１のトランジスタＱ１を動作させることができる。
【００３５】
また、第２のトランジスタＱ２の構造は、図示しないが、図３に示される第１のトランジスタＱ１と同様の構造になっている。なお、第２のトランジスタＱ２のソース電極がウェル電極と分離していることは問わない。図１に示されるように、第２のトランジスタＱ２のバックゲートはソースに接続されているため、ソース電極とウェル電極とを分離しなくても良いし、分離して配線接続しても良い。
【００３６】
本実施形態では、第２のトランジスタＱ２を製造する際、Ｐ型領域の内部に形成されたＮ＋型領域の濃度を濃くすることや、チャネル長を短くすることにより、低ＯＮ抵抗を実現している。
【００３７】
以上が、本実施形態にかかるスイッチング電源回路の構成である。
【００３８】
次に、第１のトランジスタＱ１の高速スイッチング作動について図４を参照して説明する。図４は、第１のトランジスタＱ１および第２のトランジスタＱ２を同期整流回路動作させたときのタイミングチャートである。
【００３９】
図４において、第１のトランジスタＱ１のゲート−ソース間の電圧をＶＧＳ１とし、第１のトランジスタＱ１のドレイン電流をＩｄ１とし、第１のトランジスタＱ１のドレイン−ソース間の電圧をＶＤＳ１とし、第２のトランジスタＱ２のゲート−ソース間の電圧をＶＧＳ２とし、第２のトランジスタＱ２のドレイン電流をＩｄ２とし、第２のトランジスタＱ２のドレイン−ソース間の電圧をＶＤＳ２としている。
【００４０】
この図に示されるように、第１のトランジスタＱ１にＨレベルの電圧ＶＧＳ１が入力される際、第２のトランジスタＱ２にＬレベルの電圧ＶＧＳ２が入力され、各トランジスタＱ１、Ｑ２がそれぞれ交互にオン／オフを繰り返すようになっている。また、各トランジスタＱ１、Ｑ２が同時に動作しないようにするため、第１のトランジスタＱ１の立ち上がり前および立ち下がり後に各トランジスタＱ１、Ｑ２が両方ともオフになる時間（Ｄｅａｄ Ｔｉｍｅ）が設けられている。
【００４１】
そして、第１のトランジスタＱ１にＨレベルの信号が入力されると、第１のトランジスタＱ１はオンになる。すなわち、第１のトランジスタＱ１のドレイン電流Ｉｄ１が流れて、ドレイン−ソース間の電圧ＶＤＳ１は、ほぼ０Ｖになる。したがって、各トランジスタＱ１、Ｑ２の接続点の電位は、ほぼＶｉｎの電位まで上昇する。
【００４２】
同時に、第２のトランジスタＱ２は第１のトランジスタＱ１に対して逆相で動作するので、第１のトランジスタＱ１にＨレベルの信号が入力される際には、第２のトランジスタＱ２にＬレベルの信号が入力される。これにより、第２のトランジスタＱ２はオフとなり、第２のトランジスタＱ２のドレイン−ソース間に流れていた電流Ｉｄ２が切れる。
【００４３】
次に、第１のトランジスタＱ１にＬレベルの信号が入力され、第２のトランジスタＱ２にＨレベルの信号が入力されると、それぞれ上記と逆の動作となり、電流Ｉｄ１が切れ、電流Ｉｄ２が流れ始める。
【００４４】
このように各トランジスタＱ１、Ｑ２が交互にオン／オフを繰り返して、入力される信号に同期した電位の変化が第１のトランジスタＱ１と第２のトランジスタＱ２との接続点に生ずる。この電位の変化をインダクタＬ、コンデンサＣ１からなるローパスフィルタ回路１０を通過させ、出力電圧Ｖｏｕｔを得る。
【００４５】
上述のように、バックゲート効果によって第１のトランジスタＱ１のスレッショルド電圧を下げているため、第１のトランジスタＱ１のゲート電位にＬレベルからＨレベルへの電位変化が発生してからスレッショルド電圧に到達し第１のトランジスタＱ１がオンするまでの遷移時間が短縮される。同様に、ゲート電位ＶＧＳ１が立ち下がる際のオンからオフへの遷移時間も短縮される。よって第１のトランジスタＱ１をより高速動作させることができる。
【００４６】
また、第２のトランジスタＱ２の低ＯＮ抵抗については、第２のトランジスタＱ２を製造する際の製造プロセスにより実現できるため、上記電源回路において、この低ＯＮ抵抗による電源回路のスイッチング損失の低減に加え、第１のトランジスタＱ１を動作させるためのゲート電圧の振幅を小さくできることから、第１のトランジスタＱ１をスイッチング動作させるためのスイッチング損失を低減させることができる。
【００４７】
以上説明したように、本実施形態では、第１のトランジスタＱ１において、ソース電極４３とは電気的に分離されると共に、バックゲートバイアス（すなわち出力電位Ｖｂ）を入力するためのウェル電極４６に、電圧供給手段２０にて生成した基準電位Ｖｂからレベルシフトした出力電位Ｖａを入力することを特徴としている。これにより、バックゲート効果によって第１のトランジスタＱ１をオンオフさせるためのスレッショルド電圧（しきい値電圧）を下げることができる。
【００４８】
つまり、スレッショルド電圧が下がることで、第１のトランジスタＱ１を動作させるためのゲート電圧を小さくすることができる。また、第１のトランジスタＱ１のスレッショルド電圧が低下したことで、第１のトランジスタＱ１を高速動作させることができる。以上により、第１のトランジスタＱ１のスイッチング損失を低減させることができる。
【００４９】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、ＳＯＩ基板に多数形成される第１のトランジスタＱ１をトレンチで区画し、各ウェルにそれぞれ異なる電圧を入力できるようにしたことを特徴としている。なお、本実施形態で示される第１のトランジスタＱ１は、大きな電流を流さない場合に採用されることが好ましい。
【００５０】
図５は、本発明の第２実施形態にかかる第１のトランジスタＱ１の断面図を示したものである。本実施形態では、第１のトランジスタＱ１として例えばＮチャネル型のＭＯＳトランジスタが採用される。
【００５１】
この図に示されるように、ＳＯＩ基板５０を構成する支持基板５１の表面に形成された酸化層５２の表層部に埋め込みＮ＋層５３が形成されている。さらに、この埋め込みＮ＋層５３の表層部にＮ型層５４が形成され、このＮ型層５４の表層部にＰ型層５５が形成されている。このＰ型層５５の表層部に２つＮ＋型領域５６、５７とＰ型領域５８とが形成されている。なお、Ｎ＋型領域５７とＰ型領域５８との間にはＬＯＣＯＳ酸化膜５９が形成されている。そしてこのＮ＋層５３、Ｎ型層５４、Ｐ型層５５を貫いて、酸化層５２に達するトレンチ分離層５２aを形成することで、素子領域間を電気的に絶縁する。
【００５２】
そして、各Ｎ＋型領域５６、５７の一部およびＰ型層５５を覆うようにゲート絶縁膜６０が形成され、このゲート絶縁膜６０上にゲート電極６１が形成されている。このゲート電極６１を覆うように層間絶縁膜６２が形成されている。すなわち、各Ｎ＋型領域５６、５７の間に位置するＰ型層５５の表面側部分をチャネル領域として、このチャネル領域上にゲート絶縁膜６０を介してゲート電極６１が形成された状態になっている。
【００５３】
また、各Ｎ＋型領域５６、５７およびＰ型領域５８の表面が露出するように層間絶縁膜６２にコンタクトホール６３、６５、６７が形成されている。そして、層間絶縁膜６２に形成されたコンタクトホール６３を通じて、ドレイン電極６４がＮ＋型領域５７の表面に電気的に接続され、コンタクトホール６５を通じて、ソース電極６６がＮ＋型領域５６の表面に電気的に接続され、コンタクトホール６７を通じて、ウェル電極６８がＰ＋型領域５８に電気的に接続されている。
【００５４】
以上が、本実施形態に係る１つの第１のトランジスタＱ１の断面構造であり、図５に示されるように、ＳＯＩ基板５０に形成された酸化層５２およびトレンチ５２aで分離された多数の素子領域に各トランジスタが形成されている。このように、本実施形態においても、ソース電極６６は層間絶縁膜６２によってウェル電極６８と分離された状態となっており、ソース電極６６、ウェル電極６８それぞれに異なる電位を入力できるようになっている。つまり、ウェル電極６８にソース電極６６と異なる電位を入力できることのみならず、個々のウェル電極６８にそれぞれ異なる電位を入力することができるようになっている。
【００５５】
このように、各ウェル電極６８にそれぞれ異なる電位を入力できるようにすることで、スレッショルド電圧の異なる回路を形成することが可能となる。また本実施例の場合、埋め込みＮ＋層５３は必ずしも必要ではない。
【００５６】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。図６は、本発明の第３実施形態に係る第１のトランジスタＱ１の断面図を示したものである。本実施形態では、第１のトランジスタＱ１としてＰチャネル型のＭＯＳトランジスタが採用される。
【００５７】
図６に示されるように、本実施形態で用いられる第１のトランジスタＱ１はＰチャネル型のＭＯＳトランジスタであるので、図５に示される構造において、ｎ型とｐ型が反転した形態とされている。すなわち、図５に示される各Ｎ＋型領域５６、５７、Ｐ＋型領域５８が、図６に示される各Ｐ型領域６９、７０、Ｎ＋型領域７１にそれぞれ相当している。
【００５８】
以上のように、Ｐチャネル型のトランジスタを用いるようにしても構わない。また本実施例の場合、埋め込みＮ＋層５３は必ずしも必要ではない。
【００５９】
（他の実施形態）
電圧供給手段２０は、ダイオードの順方向電圧Ｖｆの分圧と異なる手段、例えば半導体における基準電圧であるバンドギャップ基準電圧の分圧、ツェナー電圧の分圧など上記実施形態に示されたものとは異なる手段で実現しても構わない。ただし、寄生動作を避けるため、その分圧が順方向電圧Ｖｆ以下となるように各抵抗Ｒ１、Ｒ２の値を選択する必要がある。
【００６０】
第２のトランジスタＱ２のＯＮ抵抗を低減させる手段については、上記各実施形態に示されたものとは異なる手段で実現させるようにしても構わない。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態に係る電源回路の回路図である。
【図２】図１に示される電圧供給手段の具体的な構成図である。
【図３】図１の第１のトランジスタの断面図である。
【図４】第１のトランジスタおよび第２のトランジスタを同期整流回路動作させたときのタイミングチャートである。
【図５】本発明の第２実施形態に係る第１のトランジスタの断面図である。
【図６】本発明の第３実施形態に係る第１のトランジスタの断面図である。
【符号の説明】
【００６２】
３４…Ｎ型層、３５…Ｐ型ウェル領域、３６…Ｎ＋型ソース領域、３７…Ｎ＋型ドレイン領域、３８…ゲート絶縁膜、３９…ゲート電極、４３…ソース電極、４６…ウェル電極、Ｄ１、Ｄ２…ダイオード、Ｒ１…第１の第２の抵抗Ｒ２…第２の抵抗、Ｑ１…第１のトランジスタ、Ｑ２…第２のトランジスタ、ＶＧＮＤ…グランド電位、Ｖａ…出力電位、Ｖｂ…基準電位、Ｖｆ…順方向電圧。
【特許請求の範囲】
【請求項１】
第１のトランジスタ（Ｑ１）および第２のトランジスタ（Ｑ２）が直列接続されてスイッチング回路が構成され、前記第１のトランジスタおよび前記第２のトランジスタは同じ導電型チャネルのものが用いられるようになっており、前記第１のトランジスタがオンオフすることによりスイッチング電源を生成するスイッチング電源回路であって、
基準電位（Ｖｂ）に対しレベルシフトした出力電位（Ｖａ）を生成する電圧供給手段（２０）を備え、
前記第１のトランジスタは、
第１導電型の半導体層（３４）に形成された第１導電型のドレイン領域（３７）に電気的に接続されたドレイン電極（４２）と、
前記第１の導電型の半導体層に形成された第２導電型のウェル領域（３５）のうちチャネル領域上にゲート絶縁膜（３８）を介して形成されたゲート電極（３９）と、
前記第２の導電型のウェル領域の内部であってこのウェル領域の表層部に形成された第１導電型のソース領域（３６）に電気的に接続されたソース電極（４３）と、
前記ソース電極とは電気的に分離して形成されると共に、前記第２導電型のウェル領域に電気的に接続されたウェル電極（４６）と、を備えて構成されており、
前記ウェル電極は、前記第１のトランジスタに対してバックゲートバイアスを入力するための電極として機能し、
前記電圧供給手段の前記基準電位が前記ソース電極に接続され、前記出力電位を前記ウェル電極に入力するようになっていることを特徴とするスイッチング電源回路。
【請求項２】
前記電圧供給手段は、ダイオード（Ｄ２）と、このダイオードに並列接続された分圧抵抗（Ｒ１、Ｒ２）と、を備えて構成され、
前記分圧抵抗は、第１の抵抗（Ｒ１）および第２の抵抗（Ｒ２）が直列接続されて構成されており、
前記ダイオードと前記第２の抵抗との接続点を前記基準電位として、前記ダイオードに電流が流れることによってこのダイオードに生じた順方向電圧（Ｖｆ）が、前記分圧抵抗によって分圧され、前記第１の抵抗と前記第２の抵抗との接続点の電位が前記出力電位として出力されるようになっていることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項１】
第１のトランジスタ（Ｑ１）および第２のトランジスタ（Ｑ２）が直列接続されてスイッチング回路が構成され、前記第１のトランジスタおよび前記第２のトランジスタは同じ導電型チャネルのものが用いられるようになっており、前記第１のトランジスタがオンオフすることによりスイッチング電源を生成するスイッチング電源回路であって、
基準電位（Ｖｂ）に対しレベルシフトした出力電位（Ｖａ）を生成する電圧供給手段（２０）を備え、
前記第１のトランジスタは、
第１導電型の半導体層（３４）に形成された第１導電型のドレイン領域（３７）に電気的に接続されたドレイン電極（４２）と、
前記第１の導電型の半導体層に形成された第２導電型のウェル領域（３５）のうちチャネル領域上にゲート絶縁膜（３８）を介して形成されたゲート電極（３９）と、
前記第２の導電型のウェル領域の内部であってこのウェル領域の表層部に形成された第１導電型のソース領域（３６）に電気的に接続されたソース電極（４３）と、
前記ソース電極とは電気的に分離して形成されると共に、前記第２導電型のウェル領域に電気的に接続されたウェル電極（４６）と、を備えて構成されており、
前記ウェル電極は、前記第１のトランジスタに対してバックゲートバイアスを入力するための電極として機能し、
前記電圧供給手段の前記基準電位が前記ソース電極に接続され、前記出力電位を前記ウェル電極に入力するようになっていることを特徴とするスイッチング電源回路。
【請求項２】
前記電圧供給手段は、ダイオード（Ｄ２）と、このダイオードに並列接続された分圧抵抗（Ｒ１、Ｒ２）と、を備えて構成され、
前記分圧抵抗は、第１の抵抗（Ｒ１）および第２の抵抗（Ｒ２）が直列接続されて構成されており、
前記ダイオードと前記第２の抵抗との接続点を前記基準電位として、前記ダイオードに電流が流れることによってこのダイオードに生じた順方向電圧（Ｖｆ）が、前記分圧抵抗によって分圧され、前記第１の抵抗と前記第２の抵抗との接続点の電位が前記出力電位として出力されるようになっていることを特徴とする請求項１に記載のスイッチング電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−１３４６５７（Ｐ２００７−１３４６５７Ａ）
【公開日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願番号】特願２００５−３２９００８（Ｐ２００５−３２９００８）
【出願日】平成１７年１１月１４日（２００５．１１．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願日】平成１７年１１月１４日（２００５．１１．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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