スピントランジスタおよびメモリ
【課題】ＩＤＰ／ＩＤＡＰ比を高めることのできるスピントランジスタおよびメモリを提供する。
【解決手段】本実施形態によるスピントランジスタは、基板上に形成されたソース／ドレインの一方となる第１磁性層と、前記第１磁性層上に設けられチャネルとなる絶縁膜と、前記絶縁膜上に設けられ前記ソース／ドレインの他方となる第２磁性層と、前記絶縁膜の側面に設けられたゲート電極と、前記ゲート電極と前記絶縁膜の前記側面との間に設けられたゲート絶縁膜と、備えている。
【解決手段】本実施形態によるスピントランジスタは、基板上に形成されたソース／ドレインの一方となる第１磁性層と、前記第１磁性層上に設けられチャネルとなる絶縁膜と、前記絶縁膜上に設けられ前記ソース／ドレインの他方となる第２磁性層と、前記絶縁膜の側面に設けられたゲート電極と、前記ゲート電極と前記絶縁膜の前記側面との間に設けられたゲート絶縁膜と、備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スピントランジスタおよびメモリに関する。
【背景技術】
【０００２】
近年、電子の電荷とスピンの性質を同時に利用した新しいデバイスの研究が盛んになってきている。その中の１つであるスピントランジスタは、半導体を介して接続されたソース電極およびドレイン電極に磁性体を用い、ソース電極およびドレイン電極の相対的な磁化方向を変えることにより出力特性を制御することができる。すなわち、ソース電極およびドレイン電極の相対的な磁化方向が略平行なときにドレイン電流（ＩＤＰ）が多くなり、相対的な磁化方向が略反平行であるときにドレイン電流（ＩＤＡＰ）が少なくなることを利用する。スピントランジスタをメモリやリコンフィギュラブルロジック回路に用いる際にはＩＤＰ／ＩＤＡＰ比、すなわち、相対的な磁化方向が略平行のときと略反平行のときのドレイン電流変化を大きくする必要がある。しかしながら、現状では半導体を介した際のＩＤＰ／ＩＤＡＰ比は十分でない。このため、ＩＤＰ／ＩＤＡＰ比を高めるための改良もしくは新規な構造が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１１１９０４号公報
【特許文献２】特開２００８−２２６９０１号公報
【特許文献３】特開２００９−１３５５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、ＩＤＰ／ＩＤＡＰ比を高めることのできるスピントランジスタおよびメモリを提供する。
【課題を解決するための手段】
【０００５】
本実施形態のスピントランジスタは、基板上に形成されたソース／ドレインの一方となる第１磁性層と、前記第１磁性層上に設けられチャネルとなる絶縁膜と、前記絶縁膜上に設けられ前記ソース／ドレインの他方となる第２磁性層と、前記絶縁膜の側面に設けられたゲート電極と、前記ゲート電極と前記絶縁膜の前記側面との間に設けられたゲート絶縁膜と、備えていることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態によるスピントランジスタの構造を示す斜視図。
【図２】第１実施形態によるスピントランジスタの動作原理を説明するバンド図。
【図３】図３（ａ）乃至図３（ｄ）は、第１実施形態によるスピントランジスタの製造方法を示す断面図。
【図４】図４（ａ）乃至図４（ｃ）は第１実施形態のスピントランジスタを記憶素子とするメモリの製造方法を示す斜視図。
【図５】図４に示す製造方法によって製造されたメモリを示す斜視図。
【図６】図６（ａ）、６（ｂ）は第１実施形態によるスピントランジスタの特性を説明する図。
【図７】第１実施形態のスピントランジスタの強磁性層間に流れる電流を計算した結果示す図。
【図８】第１実施形態のスピントランジスタの強磁性層間に流れる電流を計算した結果示す図。
【図９】図９（ａ）、９（ｂ）は、磁化固定層を記録層よりも上方に配置することを説明する図。
【図１０】図１０（ａ）、１０（ｂ）は、磁化固定層を記録層よりも上方に配置することを説明する図。
【図１１】図１１（ａ）１１（ｂ）は第２実施形態によるスピントランジスタの特性を説明する図。
【図１２】図１２（ａ）１２（ｂ）は第２実施形態によるスピントランジスタの特性を説明する図。
【図１３】図１３（ａ）１３（ｂ）は第３実施形態によるスピントランジスタの特性を説明する図。
【図１４】図１４（ａ）１４（ｂ）は第３実施形態によるスピントランジスタの特性を説明する図。
【図１５】第４実施形態によるスピントランジスタを示す断面図。
【図１６】第５実施形態によるメモリを示す回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。
【０００８】
（第１実施形態）
第１実施形態によるスピントランジスタの構造を図１に示す。この実施形態のスピントランジスタ１は、下部電極４上に、強磁性層６、絶縁膜８、強磁性層１０がこの順序で積層された積層膜１１を有している。そして、この積層膜１１の側面にゲート絶縁膜１２が設けられ、ゲート絶縁膜１２に対して、上記積層膜１１の側面と反対側にゲート電極１４が設けられている。すなわち、上記積層膜の側部とゲート電極１４との間にゲート絶縁膜１２が設けられた構成となっている。なお、ゲート絶縁膜１２は少なくとも絶縁膜８の側面に設けられていればよい。また、積層膜１１は金属からなる下部電極４上に設けられているが、半導体層上に設けられてもよい。
【０００９】
本実施形態においては、ゲート電極１４と下部電極４とは、ゲート絶縁膜１２によって電気的に絶縁されている。なお、ゲート電極１４と下部電極４との電気的絶縁は、ゲート絶縁膜１２の代わり他の絶縁膜で行ってもよい。また、強磁性層１０上には導電体からなるキャップ層１６が設けられ、このキャップ層１６上に上部電極１８が設けられた構成となっている。キャップ層１６の積層方向に垂直な膜面の面積は磁性層１０の膜面の面積と同じか、それより小さくなっている。
【００１０】
強磁性層６は磁化方向が固定された磁化固定層であり、強磁性層１０は磁化方向が可変の記録層である。ここで、磁化方向が固定とは強磁性層に書込み電流を流した前後で磁化方向が変化しないことを意味し、磁化方向が可変とは強磁性層に書込み電流を流した前後で磁化方向が可変であることを意味する。なお、強磁性層６を記録層とし、強磁性層１０を磁化固定層としてもよい。
【００１１】
なお、強磁性層６、１０は、磁化方向が膜面に垂直な垂直磁化膜であってもよいし、磁化方向が膜面に平行な面内磁化膜であってもよい。ここで、膜面とは、各強磁性層の上面を意味する。また、強磁性層６、１０は、磁性体の特性を調整するために複数の磁性層を有する積層膜であってもよい。
【００１２】
（動作原理）
次に、本実施形態のスピントランジスタの動作原理について図２を参照して説明する。まず、図２に示すように強磁性層６と強磁性層１０との間に電圧を印加しない場合について考える。強磁性層６と強磁性層１０の間に設けられた絶縁膜８の膜厚が十分に厚ければ、ゲート電極１４に電圧を印加しない場合には強磁性層６と強磁性層１０の間に電子電流は流れない（図２の細い実線で示す矢印参照）。
【００１３】
次に、ゲート電極１４に電圧を印加した場合について考える。ゲート電極１４に正電圧を印加すると、図２に示す波線に示すように絶縁膜８の伝導帯のエネルギー準位が押し下げられる。すると、強磁性層６と強磁性層１０の間でＦ−Ｎ（Fowler-Nordheim）トンネル機構によって電子電流が流れるようになる（図２に示す太い実線で示す矢印参照）。Ｆ−Ｎトンネル電流が流れる絶縁膜８の等価酸化膜厚（ＥＯＴ）は、１０Å〜１００Åであることが好ましい。
【００１４】
このように、絶縁層８の側部に設けられたゲート電極１４に印加する電圧により強磁性層６と強磁性層１０の間の電流を制御することができる。すなわち、絶縁膜８がチャネルとなっている。また、強磁性層６、１０のうちの一方がソース／ドレインのうちの一方、例えばソース（ソース電極）となり、他方がドレイン（ドレイン電極）となる。
【００１５】
さらに、強磁性層６と強磁性層１０の間の電流は双方の強磁性層６、１０の相対的な磁化方向に依存する。一般的には強磁性層６と強磁性層１０の相対的な磁化方向が平行であるときの電流ＩＤＰは、反平行であるときに流れる電流ＩＤＡＰよりも多い。しかしながら、強磁性層６と強磁性層１０の材質の組み合わせ適宜選択することによって、相対的な磁化方向が平行のときに流れる電流ＩＤＰを減少させ、反平行のときに流れる電流ＩＤＡＰが増加するように構成することもできる。
【００１６】
また、本実施形態のスピントランジスタはメモリの記憶素子として用いることができる。この場合、記録層となる強磁性層の磁化方向と、磁化固定層となる強磁性層の磁化方向とが平行状態か、反平行状態かによってデータ“０”または“１”に対応させる。なお、平行状態にデータ“１”を対応させ、反平行状態にデータ“０”を対応させてもよい。
【００１７】
そして、記録層となる強磁性層の磁化方向を反平行状態から平行状態にするためには、ゲート電極に電圧を印加してスピントランジスタをオン状態にし、磁化固定層となる強磁性層から絶縁膜８を介して記録層となる強磁性層に電子電流を流す。この場合、磁化固定層によってスピン偏極された電子は、絶縁膜８を通して記録層に流れ、記録層の磁化にスピントルクを及ぼし、記録層の磁化方向が平行状態となる。なお、電子電流は通常の電流とは流れる方向が逆となる。
【００１８】
また、記録層となる強磁性層の磁化方向を平行状態から反平行状態にするためには、ゲート電極に電圧を印加してスピントランジスタをオン状態にし、記録層となる強磁性層から絶縁膜８を介して磁化固定層となる強磁性層に電子電流を流す。この場合、記録層によってスピン偏極された電子は、絶縁膜８を通して磁化固定層に流れる。磁化固定層の磁化方向と同じ向きのスピンを有する電子は、磁化固定層を通過する。しかし、磁化固定層の磁化方向と逆の向きのスピンを有する電子は、磁化固定層と絶縁膜８との界面において反射され、絶縁膜８を通して記録層に流れ込み、記録層の磁化にスピントルクを及ぼし、記録層の磁化を反平行状態にする。
【００１９】
このようにして、記録層の磁化方向を磁化固定層の磁化方向に対して平行状態または反平行状態にすること、すなわち、書込みを行うことができる。なお、読み出しは、記録層と磁化固定層との間に電圧を印加し、流れる電流を検出することにより、データ０”または“１”を読みだす。
【００２０】
次に、本実施形態のスピントランジスタの利点は説明する。まず、従来のスピントランジスタではチャネルとして半導体を用いる。チャネルとして半導体を用いたスピントランジスタにおいては、理論的には大きなＩＤＰ／ＩＤＡＰ比が得られると予想されている。しかし、実験ではまだ実用になりうる程度のＩＤＰ／ＩＤＡＰ比は実現されていない。
【００２１】
一方、本実施形態のスピントランジスタのように、チャネルとして絶縁体を用いる場合、特にＭｇＯなどのようなエピタキシャル構造もしくは配向構造を有する絶縁膜を用いる場合には、Δ１バンドによるスピンフィルタ効果により高い抵抗変化率が実現されることが知られている。通常のＭＴＪ(Magnetic Tunnel Junction)では２つの強磁性層間で直接トンネル電流が流れうる程度の膜厚の絶縁膜を用いる。これに対して、本実施形態のスピントランジスタではゲート電圧を印加しない場合には直接トンネル電流がほとんど流れないよう厚い絶縁膜を用いる。一般的にＭｇＯなどのようなエピタキシャル構造もしくは配向構造を有する絶縁膜は膜厚が厚くなるにつれて結晶性や配向性が向上する。このため、通常のＭＴＪに比べて高品質な絶縁膜を得ることができる。その結果として、より多くのスピンフィルタ効果が期待でき、高いＭＲ比を得ることができるとともに、ＩＤＰ／ＩＤＡＰ比を高めることができる。
【００２２】
また、本実施形態のスピントランジスタのように、強磁性層６、絶縁膜８、強磁性層１０を縦に積層する構造、すなわち強磁性層６、絶縁膜８、強磁性層１０が縦に配置された縦型の配置構造を用いることにより、次の利点も生じる。
【００２３】
まず、一般的なスピントランジスタでは強磁性層を含む２つの電極とゲート電極が平面内に配置された構造、すなわち横型の配置構造となる。このため、製造する際に、強磁性層を含む電極とゲート電極をそれぞれ個別にパターニングしなければならず、強磁性層を含む２つの電極とゲート電極の間に間隔が生じる。この間隔によりＩＤＰ／ＩＤＡＰ比が減少し、また、デバイス寸法が巨大化するという問題が生じる。
【００２４】
一方、本実施形態では、強磁性層６、１０間の距離は純粋に絶縁膜８の膜厚のみによって規定されるため、デバイス寸法を巨大化するのを抑制することができる。また、縦に積層することにより、ＭＴＪなどで一般的に使用されている成膜方法を利用することができ、高品位な強磁性層６/絶縁膜８/強磁性層１０の積層構造を利用することができる。
【００２５】
また、本実施形態による縦型の配置構造を用いることにより簡便な製造方法を利用することが可能となり、スピントランジスタを低コストで作製することができる。その製造方法の一具体例について図３（ａ）乃至図３（ｄ）を参照して説明する。
【００２６】
まず、スパッタ法や電子線蒸着法を用いて下部電極４/強磁性層６/絶縁膜８/強磁性層１０がこの順序で積層された積層膜を形成する。続いて、フォトリソグラフィー、ＲＩＥ、イオンミリング法等を用いて強磁性層６/絶縁膜８/強磁性層１０からなる積層構造１１をピラー状に加工する（図３（ａ））。
【００２７】
次に、上記積層構造を覆うように、ゲート絶縁膜１２およびゲート電極１４を順次成膜する（図３（ｂ））。その後、フォトリソグラフィーを用いてフォトレジストからなるレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＲＩＥ(Reactive Ion Etching)を行う。すると、上記ピラー状の積層構造１１の側部にゲート絶縁膜１２とゲート電極１４が残置される（図３（ｃ））。
【００２８】
次に、下部電極４、上記ピラー状の積層構造、ゲート絶縁膜１２、およびゲート電極１４を覆うように、図示しない層間絶縁膜（ＩＬＤ(Inter Layer Dielectric)）を成膜した後に、エッチバックを行い、ピラー状の積層構造１１の頭頂部に通じる孔を層間絶縁膜に形成する。なお、この工程ではフォトリソグラフィーとＲＩＥ等を組み合わせたビアホールの形成プロセスを用いても良い。最後に、上記孔またはビアを電極材料で埋め込む。その後、電極材料をパターニングすることにより、キャップ層１６および上部電極１８を形成する（図３（ｄ））。これにより、図１に示す本実施形態のスピントランジスタが完成する。このスピントランジスタは、記憶素子としても機能し、スピンメモリのメモリセルとなる。
【００２９】
このプロセスを用いると、図４（ａ）乃至図４（ｃ）に示すように、アレイ状のスピントランジスタを備えたスピンメモリを簡便に形成することができる。すなわち、下部電極４上に、図３（ａ）に示す強磁性層６/絶縁膜８/強磁性層１０からなる積層構造のピラー１１を複数個形成する。その後、複数個のピラーおよび下部電極４を覆うように、ゲート絶縁膜１２、ゲート電極を順次積層する（図４（ａ）参照）。なお、図４（ａ）においては、ピラーは１列しか示していない。その後、図４（ｂ）に示すように、レジストパターン１５を複数のピラーを覆うように形成する。続いて、このレジストパターン１５をマスクとして、ゲート電極１４、ゲート絶縁膜１２をパターニングする。これにより、各ピラー１１の断面が図３（ｃ）に示すような構造を有し、レジストパターン１５に覆われた各ピラー間の下部電極上にはゲート絶縁膜１２とゲート電極１４の積層膜が残置される（図４（ｃ））。なお、図４（ｃ）においては、ピラー１１上にキャップ層１６が設けられた構成を示している。
【００３０】
その後、図５に示すように、下部電極４と直交する方向に配列されたピラー１１のキャップ層１６を上部電極１８で接続することにより、アレイ状に配列されたスピントランジスタを記憶素子とするメモリを形成することができる。なお、各スピントランジスタのゲート電極には、対応するスピントランジスタを選択するための選択線が接続される。
【００３１】
このメモリは、スピントランジスタを記憶素子とするクロスポイント型メモリであり、高い集積度を有することになる。
【００３２】
次に、本実施形態によるスピントランジスタの特性について図６（ａ）、６（ｂ）を参照して説明する。図６（ａ）は数値シミュレーションによって求めた結果を示す図であり、図６（ｂ）は、シミュレーションに用いたモデルとなるスピントランジスタを示す図である。このモデルは図６（ｂ）に示すように、円筒形の強磁性層６／絶縁膜９／強磁性層１０の積層膜１１の周囲にゲート絶縁膜１２およびゲート電極１４が付与された構造を有しており、このモデルに対して絶縁膜８の伝導帯のポテンシャル分布を計算した。なお、このモデルは、強磁性層６にソース電極５が接続され、強磁性層１０にドレイン電極１３が接続された構成となっている。絶縁膜８としてＭｇＯを仮定し、強磁性層６から見たＭｇＯのバリアハイトは図２に示すように、０．４ｅＶとした。強磁性層６、１０間に印加された電圧は１Ｖ、ゲート電極１４に印加された電圧を１Ｖとしたときの絶縁膜８の伝導帯のポテンシャル分布を図６（ａ）に示す。図６（ａ）から、ゲート電極１４に電圧を印加した際にはゲート電極１４付近の絶縁膜８のポテンシャルが低下することがわかる。
【００３３】
次に、この図６（ａ）に示すポテンシャル分布の計算結果を用いて、強磁性層６、１０間に流れる電流を計算した結果を図７に示す。横軸はゲート電圧Ｖｇ、縦軸は強磁性層６、１０間に流れる電流を電流密度Ｉ＿ｄ＿ｐに換算したものである。なお、図７は、強磁性層６、１０の磁化方向は互いに平行である場合の計算結果である。また、図７に示すグラフｇ１〜ｇ８は強磁性層６、１０間に印加する電圧Ｖｄｄをパラメータとして、０．１０Ｖから０．１Ｖ刻みに０．８Ｖまで変化させたものである。図７からわかるように、電圧Ｖｄｄが一定の場合は、それぞれゲート電圧Ｖｇが増加するにつれて、電流密度も増加する。しかし、増加の度合いはゲート電圧が大きくなるほど減少する。また、同じゲート電圧Ｖｇである場合には、電圧Ｖｄｄが増加すれにつれて電流密度も上昇している。その上昇の度合いは、ゲート電圧が小さいほど顕著である。この図７の特性からわかるように、ゲート電圧の変化にしたがって強磁性層６、１０間の電流が変化する、いわゆるトランジスタ特性が実現される。
【００３４】
次に、２つの強磁性層６、１０の相対的な磁化方向が反平行である場合の電流変化率を計算した結果を図８に示す。横軸はゲート電圧Ｖｇ、縦軸は電流変化率に対応するＭＲ比を示す。また、グラフｇ１〜ｇ８は強磁性層６、１０間に印加する電圧Ｖｄｄをパラメータとして、０．１０Ｖから０．１Ｖ刻みに０．８Ｖまで変化させたものである。図８からわかるように、２５０％程度の高いＭＲ比、すなわち電流変化率が実現される。したがって、図７および図８からわかるように、本実施形態のスピントランジスタは、高い電流変化率を実現できるとともに、トランジスタ特性も実現することができる。
【００３５】
次に、本実施形態のスピントランジスタを構成する各部材の材料について説明する。本実施形態のスピントランジスタにおいては、以下の材料を用いることができる。
【００３６】
まず、強磁性層６、１０のそれぞれは、一方向異方性を有することが望ましい。その膜厚は０．１ｎｍから１００ｎｍが好ましい。さらに、これらの強磁性層６、１０の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。そして、強磁性層６、１０の材料は、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘやＣｏ２Ｍｎ１−ｘＦｅｘＳｉなどを用いることができる。
【００３７】
また、Ｃｏ、Ｆｅ、Ｎｉまたはそれらの合金、Ｃｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃ０−Ｃｒ−Ｐｔ、Ｃｏ−Ｐｄや、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌなどの合金を用いることができる。
【００３８】
また、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎなどの磁性半導体からなる磁性体を用いることができる。
【００３９】
なお、上記磁性材料に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節する、あるいは結晶性、機械的特性、化学的特性などの各種物性を調節することができる。これらの強磁性層６、１０は面内磁化膜を用いてもよいし、垂直磁化膜や斜めの磁化を有する膜を用いても良い。特に、垂直磁化膜を用いた場合には後述するスピン注入書き込みを行う際に電流密度を削減でき、また、高い熱安定性を達成することができる。
【００４０】
また、磁化固定層となる強磁性層、例えば強磁性層６に、Ｆｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などの反強磁性層を付与して強磁性層の磁化方向を制御してもよい。
【００４１】
絶縁膜８としては、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ、Ｚｒ、Ｔａ、Ｓｒ、Ｃｅ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯ、ＭｇＡｌＯ（酸化マグネシウムアルミニウム）、ＬａＳｒＯ（酸化ランタンストロンチウム）などを用いることができる。
【００４２】
本実施形態のスピントランジスタの書き込みの際にはゲート電極１４に電圧を印加して強磁性層６、１０間に電流を流して行う。流す電流量がある臨界値を越えるとスピン注入磁化反転により、記録層となる強磁性層の磁化方向が変化するためである。なお、読み出し時にはこの臨界電流を超えない電流で読み出しを行うことが重要である。
【００４３】
本実施形態においては、書き込みを効率良く行うためには、デバイスの上部に磁化固定層を設けるのが好ましい。縦型の配置のデバイス構造においては、図９（ａ）に示すように、下側の強磁性層の角部が尖っているため、下側の強磁性層の近くに電界が集中しやすい構造となっている。そこで、図９（ｂ）に示すように、下部の強磁性層をソース電極、すなわち記録層とし、上部の強磁性層をドレイン電極、すなわち磁化固定層として用いる場合に、ソース電極側に電界は集中しないので、より多くの電流を流すことができる。一般的なスピン注入磁化反転においては、記録層から磁化固着層に電子電流を流して双方の相対的な磁化方向を平行状態（Ｐ状態）から反平行状態（ＡＰ状態）に書き換える際に、より多くの電流を必要とする。したがって、図１０（ａ）、１０（ｂ）に示すように、磁化固定層を上部に設けることにより、平行状態から反平行状態に書き換える際の電流量を確保できる。なお、図１０（ａ）、１０（ｂ）に示す上下の矢印は、電子電流ｅ−の流れる方向を示す。このため、効率よく書き込みを行うことができる。なお、図１０に示す構成はあくまでも１例であり、上部の強磁性層側にゲート電界が集中するようなデバイス構造を採った場合には下部の強磁性層側に磁化固定層を設けることが望ましい。また、反平行状態から平行状態に書き換える際により多くの電流を必要とする磁性層の構成を採った場合にも下部の強磁性層側に磁化固定層を設けることが好ましい。
【００４４】
なお、本実施形態は、上記説明に限定されることは無い。例えば、チャネルの型としてはエンハンス型に限らずデプリーション型のものを用いることができる。また、上記実施形態のスピントランジスタを用いて集積回路を構成してもよい。上記実施形態のスピントランジスタを記憶素子としてメモリセルに備えるメモリとして構成してもよい。さらにまた、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）のトランジスタとして上記実施形態のスピントランジスタを適用することが可能である。また、本実施形態のスピントランジスタを使用することにより周辺回路が簡略で小面積なメモリまたは集積回路を提供することができる。
【００４５】
（第２実施形態）
第１実施形態のスピントランジスタにおいては、チャネルとして用いる絶縁膜８とゲート絶縁膜１２の材質の選択がスピントランジスタの性能を規定する上で重要なポイントとなる。そこで、第２実施形態のスピントランジスタにおいては、チャネルとして用いる絶縁膜８とゲート絶縁膜１２の材質が同一である場合について説明する。
【００４６】
まず、チャネルとして用いる絶縁膜８とゲート絶縁膜１２の材質が同一である場合のバンド図を図１１（ａ）および図１２（ａ）に示す。図１１（ａ）はスピントランジスタを図１１（ｂ）に示す切断線Ａ−Ａで切断した断面におけるバンド図であり、図１２（ａ）はスピントランジスタを図１２（ｂ）に示す切断線Ｂ−Ｂで切断した断面におけるバンド図である。なお、図１１（ａ）中のＥｇ１はゲート電極１４のフェルミ準位とゲート絶縁膜１２の価電子帯端のエネルギー差を示し、図１２（ａ）中のＥｇ２はソース／ドレイン電極６、１０のフェルミ準位とチャネルとして用いる絶縁膜８の価電子帯端のエネルギー差を示す。もし、ゲート電極１４の材質とソース／ドレイン電極６、１０の材質が同一であれば、エネルギー差Ｅｇ１とエネルギー差Ｅｇ２は同じ値になる。この場合、ゲート電極１４に電圧を印加すると、ゲート電極１４からゲート絶縁膜１２を介してドレイン電極６に流れる電子の量がソース−ドレイン間に流れる電子の量に比べて無視できないオーダーとなり、いわゆるゲートリーク電流の問題が生じる。
【００４７】
このゲートリーク電流を抑制するためには、エネルギー差Ｅｇ１がエネルギー差Ｅｇ２よりも大きくなるように材質を選択するのが望ましい。理想的な状況においては、エネルギー差Ｅｇ１とエネルギー差Ｅｇ２はゲート電極１４およびソース／ドレイン電極６、１０の仕事関数によって決まる。そのため、ゲート電極１４として用いる材料の仕事関数がソース／ドレイン電極６、１０に用いる材料の仕事関数よりも大きければ、エネルギー差Ｅｇ１よりもエネルギー差Ｅｇ２の方が大きくなるように設計することができる。しかしながら、現実の系においては仕事関数の差だけでエネルギー差が決まるわけではないので注意が必要である。
【００４８】
より確実にゲートリークを抑制するために、ゲート電極１４として半導体、例えば、ポリシリコンなどを用いても良い。ゲート電極１４としてポリシリコンを使用すると、半導体のゲート絶縁膜側に空乏層が形成され、この空乏層がゲート電極とゲート絶縁膜の間のリークを抑制する効果をもたせることができるためである。
【００４９】
（第３実施形態）
第２実施形態のように、チャネルとして用いる絶縁膜８の材質とゲート絶縁膜１２の材質とを同一にする場合には、ゲート電極１４とソース／ドレイン電極６、１０間の電極に用いる材料を選択することによってゲートリーク電流を抑制することができる。しかし、それぞれの絶縁膜として材質を異なるものを使用することによってもゲートリーク電流を抑制することができる。これを第３実施形態として説明する。
【００５０】
チャネルとして用いる絶縁膜８とゲート絶縁膜１２の材質が異なる場合のバンド図を図１３（ａ）および図１４（ａ）に示す。図１３（ａ）はスピントランジスタを図１３（ｂ）に示す切断線Ａ−Ａで切断した断面におけるバンド図であり、図１４（ａ）はスピントランジスタを図１４（ｂ）に示す切断線Ｂ−Ｂで切断した断面におけるバンド図である。なお、図１３（ａ）中のＥｇ１はゲート電極１４のフェルミ準位とゲート絶縁膜１２の価電子帯端のエネルギー差を示し、図１４（ａ）中のＥｇ２はソース／ドレイン電極６、１０のフェルミ準位とチャネルとして用いる絶縁膜８の価電子帯端のエネルギー差を示す。
【００５１】
図１３（ａ）乃至図１４（ｂ）からわかるように、チャネルとして用いる絶縁膜８とゲート絶縁膜１２の材質が異なる場合は、ゲート電極１４のフェルミ準位とゲート絶縁膜１２の価電子帯端のエネルギー差Ｅｇ１がソース／ドレイン電極６、１０のフェルミ準位とチャネルとして用いる絶縁膜８の価電子帯端のエネルギー差Ｅｇ２よりも大きくなるような材質の組み合わせを用いると良い。
【００５２】
また、ゲート絶縁膜１２とチャネルとして用いる絶縁膜８の材質が異なる場合は、それぞれの材質の相互拡散に対しても考慮が必要である。この第３実施形態においては、ゲート絶縁膜１２とチャネルとして用いる絶縁膜８の界面にチャネルが形成されてソース−ドレイン間に電子が流れる。したがって、ゲート絶縁膜１２とチャネルとして用いる絶縁膜８との間に相互拡散が生じた場合には、その相互拡散が生じた領域を多くの電子が通過することになる。相互拡散した材料を通過するときに電子のスピン偏極度が劣化すると、スピントランジスタの磁気抵抗比の減少をもたらすため望ましくない。そこで、相互拡散が起きた場合にも磁気抵抗比が減少しないような絶縁材料の組み合わせを用いるのが良い。具体的には、ＡｌＯｘ（酸化アルミニウム）とＭｇＯ（酸化マグネシウム）の組み合わせが考えられる。ＡｌＯｘとＭｇＯが相互拡散した場合、ＭｇｘＡｌｙＯｚ（酸化マグネシウムアルミニウム）のスピネルが形成され、高いスピン偏極率を維持することができるためである。また、他にもＺｒＯｘ（酸化ジルコニウム）などの高融点材料とその他の材料の組み合わせを用いても良い。多くの場合、高融点材料であれば他の材料と混晶をつくるために必要な温度が高くなるためである。ＺｒＯｘをチャネルとして用いた場合、多くの場合にはＥｇ２が小さくなる。したがって、ＭｇＯやＡｌＯｘまた、ＳｉＯｘ（酸化シリコン）などの絶縁体をゲート絶縁膜として用いた場合にはエネルギー差Ｅｇ２に比べてエネルギー差Ｅｇ１が大きくなるため、上記の理由によりゲートリーク電流を減少させ、さらに高い磁気抵抗比を実現することができる。
【００５３】
また、エネルギー差Ｅｇ１とエネルギー差Ｅｇ２の値が近い場合には、ゲート絶縁膜１２のＥＯＴをチャネルとなる絶縁膜８のＥＯＴに比べて厚くすることにより、ゲートリークを抑制することができる。
【００５４】
（第４実施形態）
次に、第４実施形態によるスピントランジスタについて図１５を参照して説明する。図１５は、この第４実施形態のスピントランジスタを示す断面図である。この第４実施形態のスピントランジスタは、第１実施形態において、下部の強磁性層６の中央部の膜厚を厚くした構成となっている。このような構成とすることにより、ソース／ドレイン間に印加された電圧によって生じる電界は積層膜１１の中心部に集中するため、ゲートリーク電流を減少させることができる。
【００５５】
（第５実施形態）
次に、第５実施形態によるメモリについて図１６を参照して説明する。図１６は、第５実施形態のメモリを示す回路図である。この第５実施形態のメモリは、第１乃至第４実施形態のいずれかのスピントランジスタ１がメモリセルとしてマトリクス状に配列された構成となっている。同じ行のスピントランジスタ１のゲート電極が１本のワード線ＷＬに接続され、同じ列のスピントランジスタ１の下部電極４および上部電極１８のうちの一方の電極がビット線ＢＬ１に接続され、他方の電極がビット線ＢＬ２に接続された構成となっている。
【００５６】
書き込みは、ワード線駆動回路５０によって一本のワード線ＷＬが選択され、この選択されたワード線ＷＬにゲート電極が接続された書き込みを行うスピントランジスタ１がＯＮ状態となる。続いて、書き込みを行うスピントランジスタ１に接続されたビット線ＢＬ１とビット線ＢＬ２がビット線駆動回路６０によって選択され、ビット線ＢＬ１とビット線ＢＬ２との間に書き込み電流を流すことにより、スピントランジスタ１に書き込みが行われる。
【００５７】
読み出しは、ワード線駆動回路５０によって一本のワード線ＷＬが選択され、この選択されたワード線ＷＬにゲート電極が接続された読み出しを行うスピントランジスタ１がＯＮ状態となる。続いて、読み出しを行うスピントランジスタ１に接続されたビット線ＢＬ１とビット線ＢＬ２がビット線駆動回路６０によって選択され、ビット線ＢＬ１とビット線ＢＬ２との間に読み出し電流を流すことにより、スピントランジスタ１からデータの読み出しが行われる。
【００５８】
この第５実施形態のメモリは、ＩＤＰ／ＩＤＡＰ比を高めることが可能なスピントランジスタを記憶素子として用いているので、ＩＤＰ／ＩＤＡＰ比を高めることができる。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６０】
１ スピントランジスタ
４ 下部電極
６ 強磁性層（ソース／ドレイン）
８ 絶縁膜（チャネル）
１０ 強磁性層（ソース／ドレイン）
１２ ゲート絶縁膜
１４ ゲート電極
【技術分野】
【０００１】
本発明の実施形態は、スピントランジスタおよびメモリに関する。
【背景技術】
【０００２】
近年、電子の電荷とスピンの性質を同時に利用した新しいデバイスの研究が盛んになってきている。その中の１つであるスピントランジスタは、半導体を介して接続されたソース電極およびドレイン電極に磁性体を用い、ソース電極およびドレイン電極の相対的な磁化方向を変えることにより出力特性を制御することができる。すなわち、ソース電極およびドレイン電極の相対的な磁化方向が略平行なときにドレイン電流（ＩＤＰ）が多くなり、相対的な磁化方向が略反平行であるときにドレイン電流（ＩＤＡＰ）が少なくなることを利用する。スピントランジスタをメモリやリコンフィギュラブルロジック回路に用いる際にはＩＤＰ／ＩＤＡＰ比、すなわち、相対的な磁化方向が略平行のときと略反平行のときのドレイン電流変化を大きくする必要がある。しかしながら、現状では半導体を介した際のＩＤＰ／ＩＤＡＰ比は十分でない。このため、ＩＤＰ／ＩＤＡＰ比を高めるための改良もしくは新規な構造が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１１１９０４号公報
【特許文献２】特開２００８−２２６９０１号公報
【特許文献３】特開２００９−１３５５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、ＩＤＰ／ＩＤＡＰ比を高めることのできるスピントランジスタおよびメモリを提供する。
【課題を解決するための手段】
【０００５】
本実施形態のスピントランジスタは、基板上に形成されたソース／ドレインの一方となる第１磁性層と、前記第１磁性層上に設けられチャネルとなる絶縁膜と、前記絶縁膜上に設けられ前記ソース／ドレインの他方となる第２磁性層と、前記絶縁膜の側面に設けられたゲート電極と、前記ゲート電極と前記絶縁膜の前記側面との間に設けられたゲート絶縁膜と、備えていることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態によるスピントランジスタの構造を示す斜視図。
【図２】第１実施形態によるスピントランジスタの動作原理を説明するバンド図。
【図３】図３（ａ）乃至図３（ｄ）は、第１実施形態によるスピントランジスタの製造方法を示す断面図。
【図４】図４（ａ）乃至図４（ｃ）は第１実施形態のスピントランジスタを記憶素子とするメモリの製造方法を示す斜視図。
【図５】図４に示す製造方法によって製造されたメモリを示す斜視図。
【図６】図６（ａ）、６（ｂ）は第１実施形態によるスピントランジスタの特性を説明する図。
【図７】第１実施形態のスピントランジスタの強磁性層間に流れる電流を計算した結果示す図。
【図８】第１実施形態のスピントランジスタの強磁性層間に流れる電流を計算した結果示す図。
【図９】図９（ａ）、９（ｂ）は、磁化固定層を記録層よりも上方に配置することを説明する図。
【図１０】図１０（ａ）、１０（ｂ）は、磁化固定層を記録層よりも上方に配置することを説明する図。
【図１１】図１１（ａ）１１（ｂ）は第２実施形態によるスピントランジスタの特性を説明する図。
【図１２】図１２（ａ）１２（ｂ）は第２実施形態によるスピントランジスタの特性を説明する図。
【図１３】図１３（ａ）１３（ｂ）は第３実施形態によるスピントランジスタの特性を説明する図。
【図１４】図１４（ａ）１４（ｂ）は第３実施形態によるスピントランジスタの特性を説明する図。
【図１５】第４実施形態によるスピントランジスタを示す断面図。
【図１６】第５実施形態によるメモリを示す回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。
【０００８】
（第１実施形態）
第１実施形態によるスピントランジスタの構造を図１に示す。この実施形態のスピントランジスタ１は、下部電極４上に、強磁性層６、絶縁膜８、強磁性層１０がこの順序で積層された積層膜１１を有している。そして、この積層膜１１の側面にゲート絶縁膜１２が設けられ、ゲート絶縁膜１２に対して、上記積層膜１１の側面と反対側にゲート電極１４が設けられている。すなわち、上記積層膜の側部とゲート電極１４との間にゲート絶縁膜１２が設けられた構成となっている。なお、ゲート絶縁膜１２は少なくとも絶縁膜８の側面に設けられていればよい。また、積層膜１１は金属からなる下部電極４上に設けられているが、半導体層上に設けられてもよい。
【０００９】
本実施形態においては、ゲート電極１４と下部電極４とは、ゲート絶縁膜１２によって電気的に絶縁されている。なお、ゲート電極１４と下部電極４との電気的絶縁は、ゲート絶縁膜１２の代わり他の絶縁膜で行ってもよい。また、強磁性層１０上には導電体からなるキャップ層１６が設けられ、このキャップ層１６上に上部電極１８が設けられた構成となっている。キャップ層１６の積層方向に垂直な膜面の面積は磁性層１０の膜面の面積と同じか、それより小さくなっている。
【００１０】
強磁性層６は磁化方向が固定された磁化固定層であり、強磁性層１０は磁化方向が可変の記録層である。ここで、磁化方向が固定とは強磁性層に書込み電流を流した前後で磁化方向が変化しないことを意味し、磁化方向が可変とは強磁性層に書込み電流を流した前後で磁化方向が可変であることを意味する。なお、強磁性層６を記録層とし、強磁性層１０を磁化固定層としてもよい。
【００１１】
なお、強磁性層６、１０は、磁化方向が膜面に垂直な垂直磁化膜であってもよいし、磁化方向が膜面に平行な面内磁化膜であってもよい。ここで、膜面とは、各強磁性層の上面を意味する。また、強磁性層６、１０は、磁性体の特性を調整するために複数の磁性層を有する積層膜であってもよい。
【００１２】
（動作原理）
次に、本実施形態のスピントランジスタの動作原理について図２を参照して説明する。まず、図２に示すように強磁性層６と強磁性層１０との間に電圧を印加しない場合について考える。強磁性層６と強磁性層１０の間に設けられた絶縁膜８の膜厚が十分に厚ければ、ゲート電極１４に電圧を印加しない場合には強磁性層６と強磁性層１０の間に電子電流は流れない（図２の細い実線で示す矢印参照）。
【００１３】
次に、ゲート電極１４に電圧を印加した場合について考える。ゲート電極１４に正電圧を印加すると、図２に示す波線に示すように絶縁膜８の伝導帯のエネルギー準位が押し下げられる。すると、強磁性層６と強磁性層１０の間でＦ−Ｎ（Fowler-Nordheim）トンネル機構によって電子電流が流れるようになる（図２に示す太い実線で示す矢印参照）。Ｆ−Ｎトンネル電流が流れる絶縁膜８の等価酸化膜厚（ＥＯＴ）は、１０Å〜１００Åであることが好ましい。
【００１４】
このように、絶縁層８の側部に設けられたゲート電極１４に印加する電圧により強磁性層６と強磁性層１０の間の電流を制御することができる。すなわち、絶縁膜８がチャネルとなっている。また、強磁性層６、１０のうちの一方がソース／ドレインのうちの一方、例えばソース（ソース電極）となり、他方がドレイン（ドレイン電極）となる。
【００１５】
さらに、強磁性層６と強磁性層１０の間の電流は双方の強磁性層６、１０の相対的な磁化方向に依存する。一般的には強磁性層６と強磁性層１０の相対的な磁化方向が平行であるときの電流ＩＤＰは、反平行であるときに流れる電流ＩＤＡＰよりも多い。しかしながら、強磁性層６と強磁性層１０の材質の組み合わせ適宜選択することによって、相対的な磁化方向が平行のときに流れる電流ＩＤＰを減少させ、反平行のときに流れる電流ＩＤＡＰが増加するように構成することもできる。
【００１６】
また、本実施形態のスピントランジスタはメモリの記憶素子として用いることができる。この場合、記録層となる強磁性層の磁化方向と、磁化固定層となる強磁性層の磁化方向とが平行状態か、反平行状態かによってデータ“０”または“１”に対応させる。なお、平行状態にデータ“１”を対応させ、反平行状態にデータ“０”を対応させてもよい。
【００１７】
そして、記録層となる強磁性層の磁化方向を反平行状態から平行状態にするためには、ゲート電極に電圧を印加してスピントランジスタをオン状態にし、磁化固定層となる強磁性層から絶縁膜８を介して記録層となる強磁性層に電子電流を流す。この場合、磁化固定層によってスピン偏極された電子は、絶縁膜８を通して記録層に流れ、記録層の磁化にスピントルクを及ぼし、記録層の磁化方向が平行状態となる。なお、電子電流は通常の電流とは流れる方向が逆となる。
【００１８】
また、記録層となる強磁性層の磁化方向を平行状態から反平行状態にするためには、ゲート電極に電圧を印加してスピントランジスタをオン状態にし、記録層となる強磁性層から絶縁膜８を介して磁化固定層となる強磁性層に電子電流を流す。この場合、記録層によってスピン偏極された電子は、絶縁膜８を通して磁化固定層に流れる。磁化固定層の磁化方向と同じ向きのスピンを有する電子は、磁化固定層を通過する。しかし、磁化固定層の磁化方向と逆の向きのスピンを有する電子は、磁化固定層と絶縁膜８との界面において反射され、絶縁膜８を通して記録層に流れ込み、記録層の磁化にスピントルクを及ぼし、記録層の磁化を反平行状態にする。
【００１９】
このようにして、記録層の磁化方向を磁化固定層の磁化方向に対して平行状態または反平行状態にすること、すなわち、書込みを行うことができる。なお、読み出しは、記録層と磁化固定層との間に電圧を印加し、流れる電流を検出することにより、データ０”または“１”を読みだす。
【００２０】
次に、本実施形態のスピントランジスタの利点は説明する。まず、従来のスピントランジスタではチャネルとして半導体を用いる。チャネルとして半導体を用いたスピントランジスタにおいては、理論的には大きなＩＤＰ／ＩＤＡＰ比が得られると予想されている。しかし、実験ではまだ実用になりうる程度のＩＤＰ／ＩＤＡＰ比は実現されていない。
【００２１】
一方、本実施形態のスピントランジスタのように、チャネルとして絶縁体を用いる場合、特にＭｇＯなどのようなエピタキシャル構造もしくは配向構造を有する絶縁膜を用いる場合には、Δ１バンドによるスピンフィルタ効果により高い抵抗変化率が実現されることが知られている。通常のＭＴＪ(Magnetic Tunnel Junction)では２つの強磁性層間で直接トンネル電流が流れうる程度の膜厚の絶縁膜を用いる。これに対して、本実施形態のスピントランジスタではゲート電圧を印加しない場合には直接トンネル電流がほとんど流れないよう厚い絶縁膜を用いる。一般的にＭｇＯなどのようなエピタキシャル構造もしくは配向構造を有する絶縁膜は膜厚が厚くなるにつれて結晶性や配向性が向上する。このため、通常のＭＴＪに比べて高品質な絶縁膜を得ることができる。その結果として、より多くのスピンフィルタ効果が期待でき、高いＭＲ比を得ることができるとともに、ＩＤＰ／ＩＤＡＰ比を高めることができる。
【００２２】
また、本実施形態のスピントランジスタのように、強磁性層６、絶縁膜８、強磁性層１０を縦に積層する構造、すなわち強磁性層６、絶縁膜８、強磁性層１０が縦に配置された縦型の配置構造を用いることにより、次の利点も生じる。
【００２３】
まず、一般的なスピントランジスタでは強磁性層を含む２つの電極とゲート電極が平面内に配置された構造、すなわち横型の配置構造となる。このため、製造する際に、強磁性層を含む電極とゲート電極をそれぞれ個別にパターニングしなければならず、強磁性層を含む２つの電極とゲート電極の間に間隔が生じる。この間隔によりＩＤＰ／ＩＤＡＰ比が減少し、また、デバイス寸法が巨大化するという問題が生じる。
【００２４】
一方、本実施形態では、強磁性層６、１０間の距離は純粋に絶縁膜８の膜厚のみによって規定されるため、デバイス寸法を巨大化するのを抑制することができる。また、縦に積層することにより、ＭＴＪなどで一般的に使用されている成膜方法を利用することができ、高品位な強磁性層６/絶縁膜８/強磁性層１０の積層構造を利用することができる。
【００２５】
また、本実施形態による縦型の配置構造を用いることにより簡便な製造方法を利用することが可能となり、スピントランジスタを低コストで作製することができる。その製造方法の一具体例について図３（ａ）乃至図３（ｄ）を参照して説明する。
【００２６】
まず、スパッタ法や電子線蒸着法を用いて下部電極４/強磁性層６/絶縁膜８/強磁性層１０がこの順序で積層された積層膜を形成する。続いて、フォトリソグラフィー、ＲＩＥ、イオンミリング法等を用いて強磁性層６/絶縁膜８/強磁性層１０からなる積層構造１１をピラー状に加工する（図３（ａ））。
【００２７】
次に、上記積層構造を覆うように、ゲート絶縁膜１２およびゲート電極１４を順次成膜する（図３（ｂ））。その後、フォトリソグラフィーを用いてフォトレジストからなるレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＲＩＥ(Reactive Ion Etching)を行う。すると、上記ピラー状の積層構造１１の側部にゲート絶縁膜１２とゲート電極１４が残置される（図３（ｃ））。
【００２８】
次に、下部電極４、上記ピラー状の積層構造、ゲート絶縁膜１２、およびゲート電極１４を覆うように、図示しない層間絶縁膜（ＩＬＤ(Inter Layer Dielectric)）を成膜した後に、エッチバックを行い、ピラー状の積層構造１１の頭頂部に通じる孔を層間絶縁膜に形成する。なお、この工程ではフォトリソグラフィーとＲＩＥ等を組み合わせたビアホールの形成プロセスを用いても良い。最後に、上記孔またはビアを電極材料で埋め込む。その後、電極材料をパターニングすることにより、キャップ層１６および上部電極１８を形成する（図３（ｄ））。これにより、図１に示す本実施形態のスピントランジスタが完成する。このスピントランジスタは、記憶素子としても機能し、スピンメモリのメモリセルとなる。
【００２９】
このプロセスを用いると、図４（ａ）乃至図４（ｃ）に示すように、アレイ状のスピントランジスタを備えたスピンメモリを簡便に形成することができる。すなわち、下部電極４上に、図３（ａ）に示す強磁性層６/絶縁膜８/強磁性層１０からなる積層構造のピラー１１を複数個形成する。その後、複数個のピラーおよび下部電極４を覆うように、ゲート絶縁膜１２、ゲート電極を順次積層する（図４（ａ）参照）。なお、図４（ａ）においては、ピラーは１列しか示していない。その後、図４（ｂ）に示すように、レジストパターン１５を複数のピラーを覆うように形成する。続いて、このレジストパターン１５をマスクとして、ゲート電極１４、ゲート絶縁膜１２をパターニングする。これにより、各ピラー１１の断面が図３（ｃ）に示すような構造を有し、レジストパターン１５に覆われた各ピラー間の下部電極上にはゲート絶縁膜１２とゲート電極１４の積層膜が残置される（図４（ｃ））。なお、図４（ｃ）においては、ピラー１１上にキャップ層１６が設けられた構成を示している。
【００３０】
その後、図５に示すように、下部電極４と直交する方向に配列されたピラー１１のキャップ層１６を上部電極１８で接続することにより、アレイ状に配列されたスピントランジスタを記憶素子とするメモリを形成することができる。なお、各スピントランジスタのゲート電極には、対応するスピントランジスタを選択するための選択線が接続される。
【００３１】
このメモリは、スピントランジスタを記憶素子とするクロスポイント型メモリであり、高い集積度を有することになる。
【００３２】
次に、本実施形態によるスピントランジスタの特性について図６（ａ）、６（ｂ）を参照して説明する。図６（ａ）は数値シミュレーションによって求めた結果を示す図であり、図６（ｂ）は、シミュレーションに用いたモデルとなるスピントランジスタを示す図である。このモデルは図６（ｂ）に示すように、円筒形の強磁性層６／絶縁膜９／強磁性層１０の積層膜１１の周囲にゲート絶縁膜１２およびゲート電極１４が付与された構造を有しており、このモデルに対して絶縁膜８の伝導帯のポテンシャル分布を計算した。なお、このモデルは、強磁性層６にソース電極５が接続され、強磁性層１０にドレイン電極１３が接続された構成となっている。絶縁膜８としてＭｇＯを仮定し、強磁性層６から見たＭｇＯのバリアハイトは図２に示すように、０．４ｅＶとした。強磁性層６、１０間に印加された電圧は１Ｖ、ゲート電極１４に印加された電圧を１Ｖとしたときの絶縁膜８の伝導帯のポテンシャル分布を図６（ａ）に示す。図６（ａ）から、ゲート電極１４に電圧を印加した際にはゲート電極１４付近の絶縁膜８のポテンシャルが低下することがわかる。
【００３３】
次に、この図６（ａ）に示すポテンシャル分布の計算結果を用いて、強磁性層６、１０間に流れる電流を計算した結果を図７に示す。横軸はゲート電圧Ｖｇ、縦軸は強磁性層６、１０間に流れる電流を電流密度Ｉ＿ｄ＿ｐに換算したものである。なお、図７は、強磁性層６、１０の磁化方向は互いに平行である場合の計算結果である。また、図７に示すグラフｇ１〜ｇ８は強磁性層６、１０間に印加する電圧Ｖｄｄをパラメータとして、０．１０Ｖから０．１Ｖ刻みに０．８Ｖまで変化させたものである。図７からわかるように、電圧Ｖｄｄが一定の場合は、それぞれゲート電圧Ｖｇが増加するにつれて、電流密度も増加する。しかし、増加の度合いはゲート電圧が大きくなるほど減少する。また、同じゲート電圧Ｖｇである場合には、電圧Ｖｄｄが増加すれにつれて電流密度も上昇している。その上昇の度合いは、ゲート電圧が小さいほど顕著である。この図７の特性からわかるように、ゲート電圧の変化にしたがって強磁性層６、１０間の電流が変化する、いわゆるトランジスタ特性が実現される。
【００３４】
次に、２つの強磁性層６、１０の相対的な磁化方向が反平行である場合の電流変化率を計算した結果を図８に示す。横軸はゲート電圧Ｖｇ、縦軸は電流変化率に対応するＭＲ比を示す。また、グラフｇ１〜ｇ８は強磁性層６、１０間に印加する電圧Ｖｄｄをパラメータとして、０．１０Ｖから０．１Ｖ刻みに０．８Ｖまで変化させたものである。図８からわかるように、２５０％程度の高いＭＲ比、すなわち電流変化率が実現される。したがって、図７および図８からわかるように、本実施形態のスピントランジスタは、高い電流変化率を実現できるとともに、トランジスタ特性も実現することができる。
【００３５】
次に、本実施形態のスピントランジスタを構成する各部材の材料について説明する。本実施形態のスピントランジスタにおいては、以下の材料を用いることができる。
【００３６】
まず、強磁性層６、１０のそれぞれは、一方向異方性を有することが望ましい。その膜厚は０．１ｎｍから１００ｎｍが好ましい。さらに、これらの強磁性層６、１０の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。そして、強磁性層６、１０の材料は、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘやＣｏ２Ｍｎ１−ｘＦｅｘＳｉなどを用いることができる。
【００３７】
また、Ｃｏ、Ｆｅ、Ｎｉまたはそれらの合金、Ｃｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃ０−Ｃｒ−Ｐｔ、Ｃｏ−Ｐｄや、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌなどの合金を用いることができる。
【００３８】
また、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎなどの磁性半導体からなる磁性体を用いることができる。
【００３９】
なお、上記磁性材料に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節する、あるいは結晶性、機械的特性、化学的特性などの各種物性を調節することができる。これらの強磁性層６、１０は面内磁化膜を用いてもよいし、垂直磁化膜や斜めの磁化を有する膜を用いても良い。特に、垂直磁化膜を用いた場合には後述するスピン注入書き込みを行う際に電流密度を削減でき、また、高い熱安定性を達成することができる。
【００４０】
また、磁化固定層となる強磁性層、例えば強磁性層６に、Ｆｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などの反強磁性層を付与して強磁性層の磁化方向を制御してもよい。
【００４１】
絶縁膜８としては、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ、Ｚｒ、Ｔａ、Ｓｒ、Ｃｅ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯ、ＭｇＡｌＯ（酸化マグネシウムアルミニウム）、ＬａＳｒＯ（酸化ランタンストロンチウム）などを用いることができる。
【００４２】
本実施形態のスピントランジスタの書き込みの際にはゲート電極１４に電圧を印加して強磁性層６、１０間に電流を流して行う。流す電流量がある臨界値を越えるとスピン注入磁化反転により、記録層となる強磁性層の磁化方向が変化するためである。なお、読み出し時にはこの臨界電流を超えない電流で読み出しを行うことが重要である。
【００４３】
本実施形態においては、書き込みを効率良く行うためには、デバイスの上部に磁化固定層を設けるのが好ましい。縦型の配置のデバイス構造においては、図９（ａ）に示すように、下側の強磁性層の角部が尖っているため、下側の強磁性層の近くに電界が集中しやすい構造となっている。そこで、図９（ｂ）に示すように、下部の強磁性層をソース電極、すなわち記録層とし、上部の強磁性層をドレイン電極、すなわち磁化固定層として用いる場合に、ソース電極側に電界は集中しないので、より多くの電流を流すことができる。一般的なスピン注入磁化反転においては、記録層から磁化固着層に電子電流を流して双方の相対的な磁化方向を平行状態（Ｐ状態）から反平行状態（ＡＰ状態）に書き換える際に、より多くの電流を必要とする。したがって、図１０（ａ）、１０（ｂ）に示すように、磁化固定層を上部に設けることにより、平行状態から反平行状態に書き換える際の電流量を確保できる。なお、図１０（ａ）、１０（ｂ）に示す上下の矢印は、電子電流ｅ−の流れる方向を示す。このため、効率よく書き込みを行うことができる。なお、図１０に示す構成はあくまでも１例であり、上部の強磁性層側にゲート電界が集中するようなデバイス構造を採った場合には下部の強磁性層側に磁化固定層を設けることが望ましい。また、反平行状態から平行状態に書き換える際により多くの電流を必要とする磁性層の構成を採った場合にも下部の強磁性層側に磁化固定層を設けることが好ましい。
【００４４】
なお、本実施形態は、上記説明に限定されることは無い。例えば、チャネルの型としてはエンハンス型に限らずデプリーション型のものを用いることができる。また、上記実施形態のスピントランジスタを用いて集積回路を構成してもよい。上記実施形態のスピントランジスタを記憶素子としてメモリセルに備えるメモリとして構成してもよい。さらにまた、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）のトランジスタとして上記実施形態のスピントランジスタを適用することが可能である。また、本実施形態のスピントランジスタを使用することにより周辺回路が簡略で小面積なメモリまたは集積回路を提供することができる。
【００４５】
（第２実施形態）
第１実施形態のスピントランジスタにおいては、チャネルとして用いる絶縁膜８とゲート絶縁膜１２の材質の選択がスピントランジスタの性能を規定する上で重要なポイントとなる。そこで、第２実施形態のスピントランジスタにおいては、チャネルとして用いる絶縁膜８とゲート絶縁膜１２の材質が同一である場合について説明する。
【００４６】
まず、チャネルとして用いる絶縁膜８とゲート絶縁膜１２の材質が同一である場合のバンド図を図１１（ａ）および図１２（ａ）に示す。図１１（ａ）はスピントランジスタを図１１（ｂ）に示す切断線Ａ−Ａで切断した断面におけるバンド図であり、図１２（ａ）はスピントランジスタを図１２（ｂ）に示す切断線Ｂ−Ｂで切断した断面におけるバンド図である。なお、図１１（ａ）中のＥｇ１はゲート電極１４のフェルミ準位とゲート絶縁膜１２の価電子帯端のエネルギー差を示し、図１２（ａ）中のＥｇ２はソース／ドレイン電極６、１０のフェルミ準位とチャネルとして用いる絶縁膜８の価電子帯端のエネルギー差を示す。もし、ゲート電極１４の材質とソース／ドレイン電極６、１０の材質が同一であれば、エネルギー差Ｅｇ１とエネルギー差Ｅｇ２は同じ値になる。この場合、ゲート電極１４に電圧を印加すると、ゲート電極１４からゲート絶縁膜１２を介してドレイン電極６に流れる電子の量がソース−ドレイン間に流れる電子の量に比べて無視できないオーダーとなり、いわゆるゲートリーク電流の問題が生じる。
【００４７】
このゲートリーク電流を抑制するためには、エネルギー差Ｅｇ１がエネルギー差Ｅｇ２よりも大きくなるように材質を選択するのが望ましい。理想的な状況においては、エネルギー差Ｅｇ１とエネルギー差Ｅｇ２はゲート電極１４およびソース／ドレイン電極６、１０の仕事関数によって決まる。そのため、ゲート電極１４として用いる材料の仕事関数がソース／ドレイン電極６、１０に用いる材料の仕事関数よりも大きければ、エネルギー差Ｅｇ１よりもエネルギー差Ｅｇ２の方が大きくなるように設計することができる。しかしながら、現実の系においては仕事関数の差だけでエネルギー差が決まるわけではないので注意が必要である。
【００４８】
より確実にゲートリークを抑制するために、ゲート電極１４として半導体、例えば、ポリシリコンなどを用いても良い。ゲート電極１４としてポリシリコンを使用すると、半導体のゲート絶縁膜側に空乏層が形成され、この空乏層がゲート電極とゲート絶縁膜の間のリークを抑制する効果をもたせることができるためである。
【００４９】
（第３実施形態）
第２実施形態のように、チャネルとして用いる絶縁膜８の材質とゲート絶縁膜１２の材質とを同一にする場合には、ゲート電極１４とソース／ドレイン電極６、１０間の電極に用いる材料を選択することによってゲートリーク電流を抑制することができる。しかし、それぞれの絶縁膜として材質を異なるものを使用することによってもゲートリーク電流を抑制することができる。これを第３実施形態として説明する。
【００５０】
チャネルとして用いる絶縁膜８とゲート絶縁膜１２の材質が異なる場合のバンド図を図１３（ａ）および図１４（ａ）に示す。図１３（ａ）はスピントランジスタを図１３（ｂ）に示す切断線Ａ−Ａで切断した断面におけるバンド図であり、図１４（ａ）はスピントランジスタを図１４（ｂ）に示す切断線Ｂ−Ｂで切断した断面におけるバンド図である。なお、図１３（ａ）中のＥｇ１はゲート電極１４のフェルミ準位とゲート絶縁膜１２の価電子帯端のエネルギー差を示し、図１４（ａ）中のＥｇ２はソース／ドレイン電極６、１０のフェルミ準位とチャネルとして用いる絶縁膜８の価電子帯端のエネルギー差を示す。
【００５１】
図１３（ａ）乃至図１４（ｂ）からわかるように、チャネルとして用いる絶縁膜８とゲート絶縁膜１２の材質が異なる場合は、ゲート電極１４のフェルミ準位とゲート絶縁膜１２の価電子帯端のエネルギー差Ｅｇ１がソース／ドレイン電極６、１０のフェルミ準位とチャネルとして用いる絶縁膜８の価電子帯端のエネルギー差Ｅｇ２よりも大きくなるような材質の組み合わせを用いると良い。
【００５２】
また、ゲート絶縁膜１２とチャネルとして用いる絶縁膜８の材質が異なる場合は、それぞれの材質の相互拡散に対しても考慮が必要である。この第３実施形態においては、ゲート絶縁膜１２とチャネルとして用いる絶縁膜８の界面にチャネルが形成されてソース−ドレイン間に電子が流れる。したがって、ゲート絶縁膜１２とチャネルとして用いる絶縁膜８との間に相互拡散が生じた場合には、その相互拡散が生じた領域を多くの電子が通過することになる。相互拡散した材料を通過するときに電子のスピン偏極度が劣化すると、スピントランジスタの磁気抵抗比の減少をもたらすため望ましくない。そこで、相互拡散が起きた場合にも磁気抵抗比が減少しないような絶縁材料の組み合わせを用いるのが良い。具体的には、ＡｌＯｘ（酸化アルミニウム）とＭｇＯ（酸化マグネシウム）の組み合わせが考えられる。ＡｌＯｘとＭｇＯが相互拡散した場合、ＭｇｘＡｌｙＯｚ（酸化マグネシウムアルミニウム）のスピネルが形成され、高いスピン偏極率を維持することができるためである。また、他にもＺｒＯｘ（酸化ジルコニウム）などの高融点材料とその他の材料の組み合わせを用いても良い。多くの場合、高融点材料であれば他の材料と混晶をつくるために必要な温度が高くなるためである。ＺｒＯｘをチャネルとして用いた場合、多くの場合にはＥｇ２が小さくなる。したがって、ＭｇＯやＡｌＯｘまた、ＳｉＯｘ（酸化シリコン）などの絶縁体をゲート絶縁膜として用いた場合にはエネルギー差Ｅｇ２に比べてエネルギー差Ｅｇ１が大きくなるため、上記の理由によりゲートリーク電流を減少させ、さらに高い磁気抵抗比を実現することができる。
【００５３】
また、エネルギー差Ｅｇ１とエネルギー差Ｅｇ２の値が近い場合には、ゲート絶縁膜１２のＥＯＴをチャネルとなる絶縁膜８のＥＯＴに比べて厚くすることにより、ゲートリークを抑制することができる。
【００５４】
（第４実施形態）
次に、第４実施形態によるスピントランジスタについて図１５を参照して説明する。図１５は、この第４実施形態のスピントランジスタを示す断面図である。この第４実施形態のスピントランジスタは、第１実施形態において、下部の強磁性層６の中央部の膜厚を厚くした構成となっている。このような構成とすることにより、ソース／ドレイン間に印加された電圧によって生じる電界は積層膜１１の中心部に集中するため、ゲートリーク電流を減少させることができる。
【００５５】
（第５実施形態）
次に、第５実施形態によるメモリについて図１６を参照して説明する。図１６は、第５実施形態のメモリを示す回路図である。この第５実施形態のメモリは、第１乃至第４実施形態のいずれかのスピントランジスタ１がメモリセルとしてマトリクス状に配列された構成となっている。同じ行のスピントランジスタ１のゲート電極が１本のワード線ＷＬに接続され、同じ列のスピントランジスタ１の下部電極４および上部電極１８のうちの一方の電極がビット線ＢＬ１に接続され、他方の電極がビット線ＢＬ２に接続された構成となっている。
【００５６】
書き込みは、ワード線駆動回路５０によって一本のワード線ＷＬが選択され、この選択されたワード線ＷＬにゲート電極が接続された書き込みを行うスピントランジスタ１がＯＮ状態となる。続いて、書き込みを行うスピントランジスタ１に接続されたビット線ＢＬ１とビット線ＢＬ２がビット線駆動回路６０によって選択され、ビット線ＢＬ１とビット線ＢＬ２との間に書き込み電流を流すことにより、スピントランジスタ１に書き込みが行われる。
【００５７】
読み出しは、ワード線駆動回路５０によって一本のワード線ＷＬが選択され、この選択されたワード線ＷＬにゲート電極が接続された読み出しを行うスピントランジスタ１がＯＮ状態となる。続いて、読み出しを行うスピントランジスタ１に接続されたビット線ＢＬ１とビット線ＢＬ２がビット線駆動回路６０によって選択され、ビット線ＢＬ１とビット線ＢＬ２との間に読み出し電流を流すことにより、スピントランジスタ１からデータの読み出しが行われる。
【００５８】
この第５実施形態のメモリは、ＩＤＰ／ＩＤＡＰ比を高めることが可能なスピントランジスタを記憶素子として用いているので、ＩＤＰ／ＩＤＡＰ比を高めることができる。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６０】
１ スピントランジスタ
４ 下部電極
６ 強磁性層（ソース／ドレイン）
８ 絶縁膜（チャネル）
１０ 強磁性層（ソース／ドレイン）
１２ ゲート絶縁膜
１４ ゲート電極
【特許請求の範囲】
【請求項１】
基板上に形成されたソース／ドレインの一方となる第１磁性層と、
前記第１磁性層上に設けられチャネルとなる絶縁膜と、
前記絶縁膜上に設けられ前記ソース／ドレインの他方となる第２磁性層と、
前記絶縁膜の側面に設けられたゲート電極と、
前記ゲート電極と前記絶縁膜の前記側面との間に設けられたゲート絶縁膜と、
備えていることを特徴とするスピントランジスタ。
【請求項２】
チャネルとなる前記絶縁膜はＦ−Ｎトンネル機構によって電流が流れることを特徴とする請求項１記載のスピントランジスタ。
【請求項３】
前記第１磁性層は、半導体層上もしくは金属配線層上に設けられていることを特徴とする請求項１または２記載のスピントランジスタ。
【請求項４】
前記絶縁膜は、エピタキシャル膜もしくは配向膜であることを特徴とする請求項１乃至３のいずれかに記載のスピントランジスタ。
【請求項５】
前記絶縁膜は、酸化マグネシウム、酸化アルミニウム、酸化マグネシウムアルミニウム、酸化ランタンストロンチウム、酸化セリウム、酸化ジルコニウム、酸化ストロンチウム、酸化タンタルのエピタキシャル膜もしくは配向膜であることを特徴とする請求項１乃至３のいずれかに記載のスピントランジスタ。
【請求項６】
前記第１磁性層のフェルミ準位とチャネルとなる前記絶縁膜の価電子帯端のエネルギー差が、前記ゲート電極のフェルミ準位と前記ゲート絶縁膜の価電子帯端との間のエネルギー差よりも小さいことを特徴とする請求項１乃至５のいずれかに記載のスピントランジスタ。
【請求項７】
チャネルとなる前記絶縁膜と前記ゲート絶縁膜が同じ材質であることを特徴とする請求項１乃至６のいずれかに記載のスピントランジスタ。
【請求項８】
請求項１乃至７のいずれかに記載のスピントランジスタを記憶素子として用いたメモリ。
【請求項１】
基板上に形成されたソース／ドレインの一方となる第１磁性層と、
前記第１磁性層上に設けられチャネルとなる絶縁膜と、
前記絶縁膜上に設けられ前記ソース／ドレインの他方となる第２磁性層と、
前記絶縁膜の側面に設けられたゲート電極と、
前記ゲート電極と前記絶縁膜の前記側面との間に設けられたゲート絶縁膜と、
備えていることを特徴とするスピントランジスタ。
【請求項２】
チャネルとなる前記絶縁膜はＦ−Ｎトンネル機構によって電流が流れることを特徴とする請求項１記載のスピントランジスタ。
【請求項３】
前記第１磁性層は、半導体層上もしくは金属配線層上に設けられていることを特徴とする請求項１または２記載のスピントランジスタ。
【請求項４】
前記絶縁膜は、エピタキシャル膜もしくは配向膜であることを特徴とする請求項１乃至３のいずれかに記載のスピントランジスタ。
【請求項５】
前記絶縁膜は、酸化マグネシウム、酸化アルミニウム、酸化マグネシウムアルミニウム、酸化ランタンストロンチウム、酸化セリウム、酸化ジルコニウム、酸化ストロンチウム、酸化タンタルのエピタキシャル膜もしくは配向膜であることを特徴とする請求項１乃至３のいずれかに記載のスピントランジスタ。
【請求項６】
前記第１磁性層のフェルミ準位とチャネルとなる前記絶縁膜の価電子帯端のエネルギー差が、前記ゲート電極のフェルミ準位と前記ゲート絶縁膜の価電子帯端との間のエネルギー差よりも小さいことを特徴とする請求項１乃至５のいずれかに記載のスピントランジスタ。
【請求項７】
チャネルとなる前記絶縁膜と前記ゲート絶縁膜が同じ材質であることを特徴とする請求項１乃至６のいずれかに記載のスピントランジスタ。
【請求項８】
請求項１乃至７のいずれかに記載のスピントランジスタを記憶素子として用いたメモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図６】
【図２】
【図３】
【図４】
【図５】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図６】
【公開番号】特開２０１３−７３９７３（Ｐ２０１３−７３９７３Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２０９９１５（Ｐ２０１１−２０９９１５）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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