不揮発性半導体記憶装置及びその製造方法
【課題】 チャネルにおける電子の移動度低下を抑制する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】
実施形態に係る不揮発性半導体記憶装置は、基板を持つ。基板上方には、絶縁膜及び電極膜が交互に積層された積層体が設けられている。前記積層体を貫き、前記積層体中に弗素を含むシリコンピラーが設けられている。前記シリコンピラーの前記積層体に対向する面上にトンネル絶縁膜が設けられている。前記トンネル絶縁膜の前記積層体に対向する面上には電荷蓄積層が設けられている。前記電荷蓄積層の前記積層体に対向する面上に前記電極膜と接するようにブロック絶縁膜が設けられている。前記シリコンピラー中に埋込部が設けられている。
【解決手段】
実施形態に係る不揮発性半導体記憶装置は、基板を持つ。基板上方には、絶縁膜及び電極膜が交互に積層された積層体が設けられている。前記積層体を貫き、前記積層体中に弗素を含むシリコンピラーが設けられている。前記シリコンピラーの前記積層体に対向する面上にトンネル絶縁膜が設けられている。前記トンネル絶縁膜の前記積層体に対向する面上には電荷蓄積層が設けられている。前記電荷蓄積層の前記積層体に対向する面上に前記電極膜と接するようにブロック絶縁膜が設けられている。前記シリコンピラー中に埋込部が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、３次元化により大容量化かつコスト低減を図るBiCS(Bit Cost Scalable)構造の不揮発性半導体記憶装置の開発が種々行われている。BiCS構造を用いた不揮発性半導体記憶装置は、積層体を一括加工により作製可能であり、積層数の増加に伴いビット数を増加させることができることから、ビット当たりのコストを低減することができる。しかし、BiCS構造を用いた不揮発性半導体記憶装置のチャネルには、ポリシリコンを用いていることから、チャネルにおける電子の移動度が低いという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２−１３０９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、チャネルにおける電子の移動度低下を抑制する不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置は、基板を持つ。基板上方には、絶縁膜及び電極膜が交互に積層された積層体が設けられている。前記積層体を貫き、前記積層体中に弗素を含むシリコンピラーが設けられている。前記シリコンピラーの前記積層体に対向する面上にトンネル絶縁膜が設けられている。前記トンネル絶縁膜の前記積層体に対向する面上には電荷蓄積層が設けられている。前記電荷蓄積層の前記積層体に対向する面上に前記電極膜と接するようにブロック絶縁膜が設けられている。前記シリコンピラー中に埋込部が設けられている。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図２】弗素原子の弗素原子濃度に対するポリシリコンの抵抗率を表した図。
【図３】本発明の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図５】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図７】本発明の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００８】
本実施形態に係る不揮発性半導体記憶装置について以下説明する。
【０００９】
図１は、本実施形態に係る不揮発性半導体記憶装置を示す断面図である。以下、ＸＹＺ直交座標系を導入し、説明する。Ｘ方向は、紙面表から裏に向かう方向、Ｙ方向は、紙面右から左へ向かう方向、Ｚ方向は、紙面下から上へ向かう方向である。本実施形態に係る不揮発性半導体記憶装置は、シリコン基板１上層部分にバックゲートとしての不純物拡散層が設けられている。
【００１０】
図１のように、シリコン基板１上には、バックゲート絶縁膜２及びバックゲート導電膜３が設けられている。
【００１１】
バックゲート導電膜３上には、絶縁膜４及び電極膜５が交互に積層された積層体６が設けられる。絶縁膜４には、例えばシリコン酸化膜が用いられ、電極膜５には、例えばポリシリコンが用いられる。電極膜５は、後述するメモリセルの制御ゲート電極として用いられ、絶縁膜４は、電極膜５の層間を絶縁する働きを持つ。なお、図１には、積層体６は、絶縁膜４及び電極膜５をそれぞれ４層ずつ積層した構造としているが、積層数はこれに限らない。積層体６上には、分離絶縁膜７が設けられている。分離絶縁膜７には、例えばシリコン酸化膜が用いられる。
【００１２】
積層体６及び分離絶縁膜７をシリコン基板１に対して実質的に垂直方向に貫く複数のシリコンピラー８１が設けられる。ここで、シリコンピラー８１は、後述するシリコン接続部８２と合わせてシリコン膜８を構成する。シリコン膜８には、弗素を含むポリシリコンが用いられる。シリコン膜８は、本実施形態に係る不揮発性半導体記憶装置において、チャネルとして機能する。
【００１３】
ポリシリコン中に含まれる弗素濃度について以下説明する。図２は、燐濃度が4×1018cm-3であるポリシリコンについて、ポリシリコン中に含まれる弗素原子濃度に対するポリシリコンの抵抗率を表した図である。図２のように、ポリシリコンの弗素濃度が、2×1019cm-3以上のとき、結晶粒界におけるダングリングボンドが弗素原子により終端されることで抵抗率が下がり、また2×1021cm-3以上のとき、ポリシリコンの結晶粒中に弗素が存在することにより、抵抗率が上がる。ここで、弗素濃度2×1019cm-3及び2×1021cm-3は、シリコン膜８中に含まれる原子数に対する弗素原子数を百分率で表した原子組成百分率で示すと、それぞれ0.04%及び4％である。したがって、2×1019cm-3〜2×1021cm-3のときにチャネルにおける電子の移動度が上がり、抵抗率が低下可能なことが分かる。なお、本発明中における弗素濃度は、セシウムイオンを用いたＳＩＭＳ（Secondary Ion Mass Spectrometry）により測定されたものである。
【００１４】
本実施形態においては、上述の濃度の弗素がシリコン膜８に含まれていることにより、チャネルであるシリコン膜８のポリシリコン中の結晶粒界におけるダングリングボンドに起因したトラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。なお、シリコンピラー８１の断面積が、下層に比べて上層の方が大きい場合には、シリコンピラー８１中に含まれる弗素原子数は、最下部よりも最上部の方が多くてもよく、特に上層になるにつれて弗素原子数が多くなってもよい。
【００１５】
シリコンピラー８１は、ＸＹ面において、一定の間隔でマトリクス状に配置されている。シリコンピラー８１の形状は、例えば中空を有する円錐形状、楕円錐形状や、中空を有する円柱形状、楕円柱形状であり、Ｚ方向から見た断面形状では、例えば円状、楕円状である。シリコンピラー８１の断面形状が円状とした場合の穴径は、例えば70nmであり、シリコンピラー８１の高さは、例えば2.1μmである。
【００１６】
バックゲート導電膜３中には、一対のシリコンピラー８１の下端部を接続するシリコン接続部８２が設けられる。シリコン接続部８２は、例えば弗素を含むポリシリコンにより形成される。
【００１７】
シリコンピラー８１の積層体６に対向する面上にトンネル絶縁膜９が設けられる。トンネル絶縁膜９には、例えばシリコン酸化膜が用いられる。
【００１８】
トンネル絶縁膜９の積層体６に対向する面上には電荷蓄積層１０が設けられる。電荷蓄積層１０には、例えばシリコン窒化膜が用いられる。
【００１９】
電荷蓄積層１０の積層体６に対向する面上には、電極膜５及び絶縁膜４と接するブロック絶縁膜１１が設けられる。ブロック絶縁膜１１には、例えばシリコン酸化膜が用いられる。
【００２０】
なお、トンネル絶縁膜９、電荷蓄積層１０、及びブロック絶縁膜１１に相当する膜は、シリコンピラー８１だけでなく、シリコン接続部８２を取り囲むように設けられている。
【００２１】
シリコン膜８のシリコンピラー８１中には積層体６の積層方向に延びる埋込部１２が設けられる。埋込部１２は、例えば弗素を含む絶縁部であることが望ましいが、必ずしも弗素が含まれていなくても良い。埋込部１２が絶縁部である場合、シリコンピラー８１と埋込部１２との界面における界面準位密度を低減でき、ゲート電極に電圧を印加していない場合において、チャネルに電流が流れることを抑制することができる。埋込部１２には、例えば弗素を含むシリコン酸化膜が用いられる。埋込部１２には、他にも弗素を含むシリコン窒化膜、シリコン酸窒化膜又はシリコン酸化膜とシリコン窒化膜が積層した膜等が用いられる。
【００２２】
埋込部１２は、埋込部１２に接するシリコンピラー８１及びシリコン接続部８２のポリシリコンに弗素原子を拡散させ、ポリシリコン中のダングリングボンドを終端化させるものである。
【００２３】
シリコン膜８と埋込部１２との界面に、ポリシリコンのダングリングボンド存在する場合、チャネルにおける電子の移動度が低下する。本実施形態によれば、埋込部１２は成膜時に弗素を含むため、シリコン膜８と埋込部１２との界面におけるダングリングボンドは、十分に弗素により終端している。これにより、チャネルにおける電子の移動度低下を抑制することができる。
【００２４】
埋込部１２は成膜時には弗素を含んでいる必要があるが、ポリシリコンに弗素を拡散した後は、弗素を含んでいなくても構わない。成膜時の埋込部１２に含まれる弗素濃度は、埋込部１２中に含まれる原子数に対する弗素原子数を百分率で表した原子組成百分率で表すと、例えば0.1％以上である。
【００２５】
さらに本実施形態のようなBiCS構造の場合、トンネル絶縁膜９とシリコンピラー８１の接している面積よりも、埋込部１２とシリコンピラー８の接している面積の方が小さい。一方、絶縁膜をシリコン基板中に設けたＳＯＩ(Silicon on Insulator)基板上にトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜及び電極膜を形成した平面型の不揮発性半導体記憶装置では、トンネル絶縁膜とシリコン基板の接している面積と、ＳＯＩ基板中の絶縁膜とシリコン基板の接している面積はほぼ等しい。よって、BiCS構造では従来の平面型と比較して少量の弗素で、埋込部１２とシリコンピラー８の界面における界面準位を低減することが可能である。そのため、弗素による金属配線の腐食という問題が起こり難いという利点がある。
【００２６】
埋込部１２の形状は、例えば円錐形状、楕円錐形状又は円柱形状、楕円柱形状であり、Ｚ方向から見た断面形状では、例えば円状楕円状である。図３のように、埋込部１２の形状は、積層体６の下層になるに連れてＺ方向から見た埋込部１２の断面円における断面積が小さくなる逆テーパー形状であってもよい。
【００２７】
埋込部１２が逆テーパー形状である場合は、積層体６の上層になるにつれて、断面積が大きくなるので、埋込部１２中の弗素原子数が多くなる。これにより、図３のように、シリコンピラー８１の下層がポリシリコンで埋まり、下層に比べて相対的に上層の方が、シリコン体積が大きい場合、シリコンピラー８１に供給される単位体積当たりの弗素原子数は、上層と下層で差が小さくなる。すなわち、シリコンピラー８１における電子の移動度を均一にすることができ、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００２８】
分離絶縁膜７上には、順にメモリ保護絶縁膜１３、選択ゲート電極１４及び絶縁層１５の積層膜が設けられ、この積層膜中には、シリコン膜８と接続するように、シリコン基板１と実質的垂直な方向にシリコン膜１６が設けられる。シリコン膜１６を取り囲むようにゲート絶縁膜１７が設けられる。なお、シリコン膜１６は、ポリシリコンからなる膜であるが、弗素を含むものであってもよい。選択ゲート電極１４は、Ｘ方向に平行に延びる平板状の形状をしており、それぞれの選択ゲート電極１４は互いに絶縁分離して形成されている。
【００２９】
本実施形態によれば、３次元構造の不揮発性半導体記憶装置において、チャネルとして弗素を含むシリコン膜８が設けられている。これにより、電子の移動度低下を抑制可能な不揮発性半導体記憶装置を提供することができる。
【００３０】
さらに、本実施形態では、シリコン膜８と埋込部１２との界面におけるダングリングボンドが十分に弗素により終端していることにより、チャネルにおける移動度を向上させることができる。
【００３１】
本実施形態に係る不揮発性半導体記憶装置の製造方法について以下説明する。
【００３２】
図４乃至図６は、本実施形態に係る不揮発性半導体記憶装置の製造方法を示すＹＺ面における断面図である。
【００３３】
シリコン基板１にイオン注入を行うことにより、シリコン基板１上層部にバックゲートとしての不純物拡散層を形成する。次に、図４（ａ）のように、シリコン基板１上にバックゲート絶縁膜２及びバックゲート導電層３を形成する。
【００３４】
その後、図４（ｂ）のように、リソグラフィ法及びRIE法を用いて、バックゲート導電層３の一部をエッチングし、開口部１８を形成する。開口部１８は、後述する一対のシリコンピラー８１を接続するシリコン接続部８２を形成するために設けられるものである。なお、Ｚ方向から見た開口部１８の形状は、例えば短冊状である。
【００３５】
その後、図４（ｃ）のように、開口部１８に犠牲膜材としてSiN膜を埋め込むように堆積し、ＣＭＰ（Chemical Mechanical Polishing）処理により、バックゲート導電層３上のSiN膜を除去し、開口部１８に犠牲膜１９を形成する。
【００３６】
次に、図４（ｄ）のように、バックゲート導電層３及び犠牲膜１９上に絶縁膜４及び電極膜５を交互に積層し、積層体６を形成し、積層体６上に分離絶縁膜７を形成する。
【００３７】
その後、図４（ｅ）のように、リソグラフィ法及びRIE法により、分離絶縁膜７及び積層体６を犠牲膜１９に到達するまでエッチングし、犠牲膜１９の両端部に到達するように貫通ホール２０を形成する。この貫通ホール２０は、ＸＹ面内において一定の間隔でマトリクス状に形成する。
【００３８】
次に、図４（ｆ）のように、貫通ホール２０に犠牲膜材としてSiN膜を埋め込むように堆積させ、ＣＭＰ処理をすることにより、貫通ホール２０に犠牲膜２１を形成する。
【００３９】
次に、図５（ａ）のように、犠牲膜１９及び犠牲膜２１を、例えば熱燐酸溶液によるウェットエッチングにより除去する。これにより、開口部１８であった両端部が一対の貫通ホール２０と連通し、Ｕ字型の開口部２２が形成される。開口部２２は、開口部１８及び貫通ホール２０からなるものである。
【００４０】
次に、図５（ｂ）のように、貫通ホール２０及び開口部２２の内面全体に、ブロック絶縁膜１１、電荷蓄積層１０及びトンネル絶縁膜９を順に形成する。
【００４１】
次に、開口部２２内部におけるトンネル絶縁膜９上に、アモルファスシリコン２３を形成する。このとき、アモルファスシリコン２３は、開口部２２を完全に埋め込まないように形成する。
【００４２】
次に、図５（ｃ）のように、積層体６中に、アモルファスシリコン２３の内面上に、積層体６の積層方向に延び、弗素を添加した埋込部１２を形成する。埋込部１２は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成された弗素濃度1％のシリコン酸化膜である。弗素を添加したシリコン酸化膜は、例えばSiH4、SiF4、N2Oの混合ガスを用いてプラズマＣＶＤ法により成膜する。なお、シリコン膜８に弗素を拡散させるために必要な弗素濃度は、原子組成百分率で表すと0.1％以上10％以下が望ましい。弗素濃度0.1％以上のシリコン酸化膜において、ポリシリコンを用いたトランジスタにおける電子の移動度の向上が確認されており、弗素濃度10％以上においては、均一なシリコン酸化膜の形成が困難となるためである。埋込部１２には、他にもシリコン窒化膜、シリコン酸窒化膜又はシリコン酸化膜とシリコン窒化膜が積層した膜等が用いられる。なお、埋込部は、シリコンピラー８１中に貫通ホールを形成し、かつこの貫通ホールに弗素を含む埋込部を埋め込むことにより行われてもよい。
【００４３】
次に、ＣＭＰ処理により、分離絶縁膜７上の埋込部１２、アモルファスシリコン２３、ブロック絶縁膜１１、電荷蓄積層１０及びトンネル絶縁膜９を除去し、平坦化する。
【００４４】
次に、600℃〜1250℃において、例えば900℃において１分間の熱処理により、アモルファスシリコン２３を結晶化し、シリコン膜８としてポリシリコンを形成する。また、この時、埋込部１２中の弗素原子がポリシリコン中に拡散し、弗素を含むシリコン膜８となる。図５（ｄ）のように、シリコン膜８のうち貫通ホール２０に形成されたものをシリコンピラー８１と呼び、開口部１８中にシリコンピラー８１に接続するように形成されたものをシリコン接続部８２と呼ぶ。弗素の拡散原子がポリシリコン中の結晶粒界に偏析することにより、結晶粒界におけるダングリングボンドが弗素により終端化する。したがって、結晶粒界において電子のトラップ密度を低減することができ、シリコン膜８であるポリシリコンのチャネルにおける電子の移動度を高くすることができる。
【００４５】
埋込部１２はＺ方向に延びその側面がシリコン膜８で覆われている。つまり、埋込部１２の側面全体がシリコン膜８と接している。そのため、シリコン膜８以外への弗素の拡散を抑制することができ、埋込部１２からシリコン膜８への弗素の拡散が効率良く進む。
【００４６】
なお、埋込部１２としてシリコン酸化膜を用いた場合は、シリコン膜８としてのポリシリコン中へ弗素原子が拡散しやすいため、低温の熱処理とすることも可能である。一方、埋込部１２としてシリコン窒化膜を用いた場合は、弗素原子が拡散しにくいため、シリコン酸化膜を用いた場合と比べて、高温での熱処理が必要となる。この場合、埋込部１２成膜後の熱工程に依らず安定した電子の移動度を得ることができる。
【００４７】
次に、図５（ｄ）のように、積層体６上にメモリ保護絶縁膜１３としてシリコン窒化膜を形成する。その後、それぞれのシリコンピラー８１の間にＸ方向に延びるメモリ分離溝２３を形成する。メモリ分離溝２３は、ＸＹ面内において一定の間隔で設けられる。その後、図６（ａ）のように、メモリ分離溝２３にメモリ保護絶縁膜１３としてシリコン窒化膜を埋め込む。
【００４８】
次に、図６（ｂ）のように、選択ゲート電極１４、絶縁層１５を成膜する。選択ゲート電極１４には、ポリシリコンが用いられ、絶縁層１５には、例えばシリコン酸化膜が用いられる。
【００４９】
次に、図６（ｃ）のように、シリコンピラー８１上の積層体６の部分にリソグラフィ法及びRIEエッチングにより貫通ホール２４を形成する。貫通ホール２４は、シリコンピラー８１が露出するように形成する。
【００５０】
次に、図６（ｄ）のように、貫通ホール２４の内面上にゲート絶縁膜１７を形成し、さらにゲート絶縁膜１７の内面上、シリコン膜１６として例えばポリシリコンを埋め込む。
【００５１】
次に、一対のシリコンピラー８１の一方において、シリコン膜１６の上部に接続されＸ方向に延伸し、互いに分離する複数のソース線ＳＬを形成する。
【００５２】
一対のシリコンピラー８１の他方において、シリコン膜１６の上部に接続され、Ｙ方向に延伸し、互いに分離する複数のビット線ＢＬを形成する。
【００５３】
以上により、本実施形態に係る不揮発性半導体記憶装置が形成される。
【００５４】
以上のように、本発明の本実施形態に係る不揮発性半導体記憶装置によれば、シリコンピラー８１には弗素が含まれている。これにより、チャネルであるシリコン膜８のポリシリコンにおける電子トラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。
【００５５】
さらに、シリコンピラー８１及びシリコン接続部８２のシリコン膜８に弗素が含まれている場合には、チャネルであるシリコン膜８のポリシリコンにおける電子トラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。
【００５６】
さらに、本発明の本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、シリコンピラー８１に接するように弗素を含む埋込部１２が形成され、熱処理により埋込部１２中の弗素原子がシリコンピラー８１又はシリコン接続部８２に拡散する。これにより、前工程だけでなく、後工程においても継続的に、埋込部１２からシリコンピラー８１又はシリコン接続部８２に弗素原子を拡散させることができる。
【００５７】
なお、図７のように、上述した本実施形態に係る不揮発性半導体記憶装置において、シリコン接続部８２中に弗素を含む埋込部１２が設けられてもよい。この場合、シリコン膜８におけるシリコン接続部８２においても弗素が供給されることにより、さらにシリコン膜８の電子トラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。
【００５８】
なお、本実施形態においては、一対のシリコンピラー８１の下端が、シリコン接続部８２により接続されていることを前提に説明したが、シリコン接続部８２を設けず、シリコンピラー８１がそれぞれ独立して設けられていてもよい。
【００５９】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００６０】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６１】
１…シリコン基板
２…バックゲート絶縁膜
３…バックゲート導電膜
４…絶縁膜
５…電極膜
６…積層体
７…分離絶縁膜
８、１６…シリコン膜
８１…シリコンピラー
８２…シリコン接続部
９…トンネル絶縁膜
１０…電荷蓄積層
１１…ブロック絶縁膜
１２…埋込部
１３…メモリ保護絶縁膜
１４…選択ゲート電極
１５…絶縁層
１７…ゲート絶縁膜
１８、２２…開口部
１９、２１…犠牲膜
２０、２５…貫通ホール
２３…アモルファスシリコン
２４…メモリ分離溝
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、３次元化により大容量化かつコスト低減を図るBiCS(Bit Cost Scalable)構造の不揮発性半導体記憶装置の開発が種々行われている。BiCS構造を用いた不揮発性半導体記憶装置は、積層体を一括加工により作製可能であり、積層数の増加に伴いビット数を増加させることができることから、ビット当たりのコストを低減することができる。しかし、BiCS構造を用いた不揮発性半導体記憶装置のチャネルには、ポリシリコンを用いていることから、チャネルにおける電子の移動度が低いという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２−１３０９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、チャネルにおける電子の移動度低下を抑制する不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置は、基板を持つ。基板上方には、絶縁膜及び電極膜が交互に積層された積層体が設けられている。前記積層体を貫き、前記積層体中に弗素を含むシリコンピラーが設けられている。前記シリコンピラーの前記積層体に対向する面上にトンネル絶縁膜が設けられている。前記トンネル絶縁膜の前記積層体に対向する面上には電荷蓄積層が設けられている。前記電荷蓄積層の前記積層体に対向する面上に前記電極膜と接するようにブロック絶縁膜が設けられている。前記シリコンピラー中に埋込部が設けられている。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図２】弗素原子の弗素原子濃度に対するポリシリコンの抵抗率を表した図。
【図３】本発明の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図５】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図７】本発明の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００８】
本実施形態に係る不揮発性半導体記憶装置について以下説明する。
【０００９】
図１は、本実施形態に係る不揮発性半導体記憶装置を示す断面図である。以下、ＸＹＺ直交座標系を導入し、説明する。Ｘ方向は、紙面表から裏に向かう方向、Ｙ方向は、紙面右から左へ向かう方向、Ｚ方向は、紙面下から上へ向かう方向である。本実施形態に係る不揮発性半導体記憶装置は、シリコン基板１上層部分にバックゲートとしての不純物拡散層が設けられている。
【００１０】
図１のように、シリコン基板１上には、バックゲート絶縁膜２及びバックゲート導電膜３が設けられている。
【００１１】
バックゲート導電膜３上には、絶縁膜４及び電極膜５が交互に積層された積層体６が設けられる。絶縁膜４には、例えばシリコン酸化膜が用いられ、電極膜５には、例えばポリシリコンが用いられる。電極膜５は、後述するメモリセルの制御ゲート電極として用いられ、絶縁膜４は、電極膜５の層間を絶縁する働きを持つ。なお、図１には、積層体６は、絶縁膜４及び電極膜５をそれぞれ４層ずつ積層した構造としているが、積層数はこれに限らない。積層体６上には、分離絶縁膜７が設けられている。分離絶縁膜７には、例えばシリコン酸化膜が用いられる。
【００１２】
積層体６及び分離絶縁膜７をシリコン基板１に対して実質的に垂直方向に貫く複数のシリコンピラー８１が設けられる。ここで、シリコンピラー８１は、後述するシリコン接続部８２と合わせてシリコン膜８を構成する。シリコン膜８には、弗素を含むポリシリコンが用いられる。シリコン膜８は、本実施形態に係る不揮発性半導体記憶装置において、チャネルとして機能する。
【００１３】
ポリシリコン中に含まれる弗素濃度について以下説明する。図２は、燐濃度が4×1018cm-3であるポリシリコンについて、ポリシリコン中に含まれる弗素原子濃度に対するポリシリコンの抵抗率を表した図である。図２のように、ポリシリコンの弗素濃度が、2×1019cm-3以上のとき、結晶粒界におけるダングリングボンドが弗素原子により終端されることで抵抗率が下がり、また2×1021cm-3以上のとき、ポリシリコンの結晶粒中に弗素が存在することにより、抵抗率が上がる。ここで、弗素濃度2×1019cm-3及び2×1021cm-3は、シリコン膜８中に含まれる原子数に対する弗素原子数を百分率で表した原子組成百分率で示すと、それぞれ0.04%及び4％である。したがって、2×1019cm-3〜2×1021cm-3のときにチャネルにおける電子の移動度が上がり、抵抗率が低下可能なことが分かる。なお、本発明中における弗素濃度は、セシウムイオンを用いたＳＩＭＳ（Secondary Ion Mass Spectrometry）により測定されたものである。
【００１４】
本実施形態においては、上述の濃度の弗素がシリコン膜８に含まれていることにより、チャネルであるシリコン膜８のポリシリコン中の結晶粒界におけるダングリングボンドに起因したトラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。なお、シリコンピラー８１の断面積が、下層に比べて上層の方が大きい場合には、シリコンピラー８１中に含まれる弗素原子数は、最下部よりも最上部の方が多くてもよく、特に上層になるにつれて弗素原子数が多くなってもよい。
【００１５】
シリコンピラー８１は、ＸＹ面において、一定の間隔でマトリクス状に配置されている。シリコンピラー８１の形状は、例えば中空を有する円錐形状、楕円錐形状や、中空を有する円柱形状、楕円柱形状であり、Ｚ方向から見た断面形状では、例えば円状、楕円状である。シリコンピラー８１の断面形状が円状とした場合の穴径は、例えば70nmであり、シリコンピラー８１の高さは、例えば2.1μmである。
【００１６】
バックゲート導電膜３中には、一対のシリコンピラー８１の下端部を接続するシリコン接続部８２が設けられる。シリコン接続部８２は、例えば弗素を含むポリシリコンにより形成される。
【００１７】
シリコンピラー８１の積層体６に対向する面上にトンネル絶縁膜９が設けられる。トンネル絶縁膜９には、例えばシリコン酸化膜が用いられる。
【００１８】
トンネル絶縁膜９の積層体６に対向する面上には電荷蓄積層１０が設けられる。電荷蓄積層１０には、例えばシリコン窒化膜が用いられる。
【００１９】
電荷蓄積層１０の積層体６に対向する面上には、電極膜５及び絶縁膜４と接するブロック絶縁膜１１が設けられる。ブロック絶縁膜１１には、例えばシリコン酸化膜が用いられる。
【００２０】
なお、トンネル絶縁膜９、電荷蓄積層１０、及びブロック絶縁膜１１に相当する膜は、シリコンピラー８１だけでなく、シリコン接続部８２を取り囲むように設けられている。
【００２１】
シリコン膜８のシリコンピラー８１中には積層体６の積層方向に延びる埋込部１２が設けられる。埋込部１２は、例えば弗素を含む絶縁部であることが望ましいが、必ずしも弗素が含まれていなくても良い。埋込部１２が絶縁部である場合、シリコンピラー８１と埋込部１２との界面における界面準位密度を低減でき、ゲート電極に電圧を印加していない場合において、チャネルに電流が流れることを抑制することができる。埋込部１２には、例えば弗素を含むシリコン酸化膜が用いられる。埋込部１２には、他にも弗素を含むシリコン窒化膜、シリコン酸窒化膜又はシリコン酸化膜とシリコン窒化膜が積層した膜等が用いられる。
【００２２】
埋込部１２は、埋込部１２に接するシリコンピラー８１及びシリコン接続部８２のポリシリコンに弗素原子を拡散させ、ポリシリコン中のダングリングボンドを終端化させるものである。
【００２３】
シリコン膜８と埋込部１２との界面に、ポリシリコンのダングリングボンド存在する場合、チャネルにおける電子の移動度が低下する。本実施形態によれば、埋込部１２は成膜時に弗素を含むため、シリコン膜８と埋込部１２との界面におけるダングリングボンドは、十分に弗素により終端している。これにより、チャネルにおける電子の移動度低下を抑制することができる。
【００２４】
埋込部１２は成膜時には弗素を含んでいる必要があるが、ポリシリコンに弗素を拡散した後は、弗素を含んでいなくても構わない。成膜時の埋込部１２に含まれる弗素濃度は、埋込部１２中に含まれる原子数に対する弗素原子数を百分率で表した原子組成百分率で表すと、例えば0.1％以上である。
【００２５】
さらに本実施形態のようなBiCS構造の場合、トンネル絶縁膜９とシリコンピラー８１の接している面積よりも、埋込部１２とシリコンピラー８の接している面積の方が小さい。一方、絶縁膜をシリコン基板中に設けたＳＯＩ(Silicon on Insulator)基板上にトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜及び電極膜を形成した平面型の不揮発性半導体記憶装置では、トンネル絶縁膜とシリコン基板の接している面積と、ＳＯＩ基板中の絶縁膜とシリコン基板の接している面積はほぼ等しい。よって、BiCS構造では従来の平面型と比較して少量の弗素で、埋込部１２とシリコンピラー８の界面における界面準位を低減することが可能である。そのため、弗素による金属配線の腐食という問題が起こり難いという利点がある。
【００２６】
埋込部１２の形状は、例えば円錐形状、楕円錐形状又は円柱形状、楕円柱形状であり、Ｚ方向から見た断面形状では、例えば円状楕円状である。図３のように、埋込部１２の形状は、積層体６の下層になるに連れてＺ方向から見た埋込部１２の断面円における断面積が小さくなる逆テーパー形状であってもよい。
【００２７】
埋込部１２が逆テーパー形状である場合は、積層体６の上層になるにつれて、断面積が大きくなるので、埋込部１２中の弗素原子数が多くなる。これにより、図３のように、シリコンピラー８１の下層がポリシリコンで埋まり、下層に比べて相対的に上層の方が、シリコン体積が大きい場合、シリコンピラー８１に供給される単位体積当たりの弗素原子数は、上層と下層で差が小さくなる。すなわち、シリコンピラー８１における電子の移動度を均一にすることができ、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００２８】
分離絶縁膜７上には、順にメモリ保護絶縁膜１３、選択ゲート電極１４及び絶縁層１５の積層膜が設けられ、この積層膜中には、シリコン膜８と接続するように、シリコン基板１と実質的垂直な方向にシリコン膜１６が設けられる。シリコン膜１６を取り囲むようにゲート絶縁膜１７が設けられる。なお、シリコン膜１６は、ポリシリコンからなる膜であるが、弗素を含むものであってもよい。選択ゲート電極１４は、Ｘ方向に平行に延びる平板状の形状をしており、それぞれの選択ゲート電極１４は互いに絶縁分離して形成されている。
【００２９】
本実施形態によれば、３次元構造の不揮発性半導体記憶装置において、チャネルとして弗素を含むシリコン膜８が設けられている。これにより、電子の移動度低下を抑制可能な不揮発性半導体記憶装置を提供することができる。
【００３０】
さらに、本実施形態では、シリコン膜８と埋込部１２との界面におけるダングリングボンドが十分に弗素により終端していることにより、チャネルにおける移動度を向上させることができる。
【００３１】
本実施形態に係る不揮発性半導体記憶装置の製造方法について以下説明する。
【００３２】
図４乃至図６は、本実施形態に係る不揮発性半導体記憶装置の製造方法を示すＹＺ面における断面図である。
【００３３】
シリコン基板１にイオン注入を行うことにより、シリコン基板１上層部にバックゲートとしての不純物拡散層を形成する。次に、図４（ａ）のように、シリコン基板１上にバックゲート絶縁膜２及びバックゲート導電層３を形成する。
【００３４】
その後、図４（ｂ）のように、リソグラフィ法及びRIE法を用いて、バックゲート導電層３の一部をエッチングし、開口部１８を形成する。開口部１８は、後述する一対のシリコンピラー８１を接続するシリコン接続部８２を形成するために設けられるものである。なお、Ｚ方向から見た開口部１８の形状は、例えば短冊状である。
【００３５】
その後、図４（ｃ）のように、開口部１８に犠牲膜材としてSiN膜を埋め込むように堆積し、ＣＭＰ（Chemical Mechanical Polishing）処理により、バックゲート導電層３上のSiN膜を除去し、開口部１８に犠牲膜１９を形成する。
【００３６】
次に、図４（ｄ）のように、バックゲート導電層３及び犠牲膜１９上に絶縁膜４及び電極膜５を交互に積層し、積層体６を形成し、積層体６上に分離絶縁膜７を形成する。
【００３７】
その後、図４（ｅ）のように、リソグラフィ法及びRIE法により、分離絶縁膜７及び積層体６を犠牲膜１９に到達するまでエッチングし、犠牲膜１９の両端部に到達するように貫通ホール２０を形成する。この貫通ホール２０は、ＸＹ面内において一定の間隔でマトリクス状に形成する。
【００３８】
次に、図４（ｆ）のように、貫通ホール２０に犠牲膜材としてSiN膜を埋め込むように堆積させ、ＣＭＰ処理をすることにより、貫通ホール２０に犠牲膜２１を形成する。
【００３９】
次に、図５（ａ）のように、犠牲膜１９及び犠牲膜２１を、例えば熱燐酸溶液によるウェットエッチングにより除去する。これにより、開口部１８であった両端部が一対の貫通ホール２０と連通し、Ｕ字型の開口部２２が形成される。開口部２２は、開口部１８及び貫通ホール２０からなるものである。
【００４０】
次に、図５（ｂ）のように、貫通ホール２０及び開口部２２の内面全体に、ブロック絶縁膜１１、電荷蓄積層１０及びトンネル絶縁膜９を順に形成する。
【００４１】
次に、開口部２２内部におけるトンネル絶縁膜９上に、アモルファスシリコン２３を形成する。このとき、アモルファスシリコン２３は、開口部２２を完全に埋め込まないように形成する。
【００４２】
次に、図５（ｃ）のように、積層体６中に、アモルファスシリコン２３の内面上に、積層体６の積層方向に延び、弗素を添加した埋込部１２を形成する。埋込部１２は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成された弗素濃度1％のシリコン酸化膜である。弗素を添加したシリコン酸化膜は、例えばSiH4、SiF4、N2Oの混合ガスを用いてプラズマＣＶＤ法により成膜する。なお、シリコン膜８に弗素を拡散させるために必要な弗素濃度は、原子組成百分率で表すと0.1％以上10％以下が望ましい。弗素濃度0.1％以上のシリコン酸化膜において、ポリシリコンを用いたトランジスタにおける電子の移動度の向上が確認されており、弗素濃度10％以上においては、均一なシリコン酸化膜の形成が困難となるためである。埋込部１２には、他にもシリコン窒化膜、シリコン酸窒化膜又はシリコン酸化膜とシリコン窒化膜が積層した膜等が用いられる。なお、埋込部は、シリコンピラー８１中に貫通ホールを形成し、かつこの貫通ホールに弗素を含む埋込部を埋め込むことにより行われてもよい。
【００４３】
次に、ＣＭＰ処理により、分離絶縁膜７上の埋込部１２、アモルファスシリコン２３、ブロック絶縁膜１１、電荷蓄積層１０及びトンネル絶縁膜９を除去し、平坦化する。
【００４４】
次に、600℃〜1250℃において、例えば900℃において１分間の熱処理により、アモルファスシリコン２３を結晶化し、シリコン膜８としてポリシリコンを形成する。また、この時、埋込部１２中の弗素原子がポリシリコン中に拡散し、弗素を含むシリコン膜８となる。図５（ｄ）のように、シリコン膜８のうち貫通ホール２０に形成されたものをシリコンピラー８１と呼び、開口部１８中にシリコンピラー８１に接続するように形成されたものをシリコン接続部８２と呼ぶ。弗素の拡散原子がポリシリコン中の結晶粒界に偏析することにより、結晶粒界におけるダングリングボンドが弗素により終端化する。したがって、結晶粒界において電子のトラップ密度を低減することができ、シリコン膜８であるポリシリコンのチャネルにおける電子の移動度を高くすることができる。
【００４５】
埋込部１２はＺ方向に延びその側面がシリコン膜８で覆われている。つまり、埋込部１２の側面全体がシリコン膜８と接している。そのため、シリコン膜８以外への弗素の拡散を抑制することができ、埋込部１２からシリコン膜８への弗素の拡散が効率良く進む。
【００４６】
なお、埋込部１２としてシリコン酸化膜を用いた場合は、シリコン膜８としてのポリシリコン中へ弗素原子が拡散しやすいため、低温の熱処理とすることも可能である。一方、埋込部１２としてシリコン窒化膜を用いた場合は、弗素原子が拡散しにくいため、シリコン酸化膜を用いた場合と比べて、高温での熱処理が必要となる。この場合、埋込部１２成膜後の熱工程に依らず安定した電子の移動度を得ることができる。
【００４７】
次に、図５（ｄ）のように、積層体６上にメモリ保護絶縁膜１３としてシリコン窒化膜を形成する。その後、それぞれのシリコンピラー８１の間にＸ方向に延びるメモリ分離溝２３を形成する。メモリ分離溝２３は、ＸＹ面内において一定の間隔で設けられる。その後、図６（ａ）のように、メモリ分離溝２３にメモリ保護絶縁膜１３としてシリコン窒化膜を埋め込む。
【００４８】
次に、図６（ｂ）のように、選択ゲート電極１４、絶縁層１５を成膜する。選択ゲート電極１４には、ポリシリコンが用いられ、絶縁層１５には、例えばシリコン酸化膜が用いられる。
【００４９】
次に、図６（ｃ）のように、シリコンピラー８１上の積層体６の部分にリソグラフィ法及びRIEエッチングにより貫通ホール２４を形成する。貫通ホール２４は、シリコンピラー８１が露出するように形成する。
【００５０】
次に、図６（ｄ）のように、貫通ホール２４の内面上にゲート絶縁膜１７を形成し、さらにゲート絶縁膜１７の内面上、シリコン膜１６として例えばポリシリコンを埋め込む。
【００５１】
次に、一対のシリコンピラー８１の一方において、シリコン膜１６の上部に接続されＸ方向に延伸し、互いに分離する複数のソース線ＳＬを形成する。
【００５２】
一対のシリコンピラー８１の他方において、シリコン膜１６の上部に接続され、Ｙ方向に延伸し、互いに分離する複数のビット線ＢＬを形成する。
【００５３】
以上により、本実施形態に係る不揮発性半導体記憶装置が形成される。
【００５４】
以上のように、本発明の本実施形態に係る不揮発性半導体記憶装置によれば、シリコンピラー８１には弗素が含まれている。これにより、チャネルであるシリコン膜８のポリシリコンにおける電子トラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。
【００５５】
さらに、シリコンピラー８１及びシリコン接続部８２のシリコン膜８に弗素が含まれている場合には、チャネルであるシリコン膜８のポリシリコンにおける電子トラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。
【００５６】
さらに、本発明の本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、シリコンピラー８１に接するように弗素を含む埋込部１２が形成され、熱処理により埋込部１２中の弗素原子がシリコンピラー８１又はシリコン接続部８２に拡散する。これにより、前工程だけでなく、後工程においても継続的に、埋込部１２からシリコンピラー８１又はシリコン接続部８２に弗素原子を拡散させることができる。
【００５７】
なお、図７のように、上述した本実施形態に係る不揮発性半導体記憶装置において、シリコン接続部８２中に弗素を含む埋込部１２が設けられてもよい。この場合、シリコン膜８におけるシリコン接続部８２においても弗素が供給されることにより、さらにシリコン膜８の電子トラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。
【００５８】
なお、本実施形態においては、一対のシリコンピラー８１の下端が、シリコン接続部８２により接続されていることを前提に説明したが、シリコン接続部８２を設けず、シリコンピラー８１がそれぞれ独立して設けられていてもよい。
【００５９】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００６０】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６１】
１…シリコン基板
２…バックゲート絶縁膜
３…バックゲート導電膜
４…絶縁膜
５…電極膜
６…積層体
７…分離絶縁膜
８、１６…シリコン膜
８１…シリコンピラー
８２…シリコン接続部
９…トンネル絶縁膜
１０…電荷蓄積層
１１…ブロック絶縁膜
１２…埋込部
１３…メモリ保護絶縁膜
１４…選択ゲート電極
１５…絶縁層
１７…ゲート絶縁膜
１８、２２…開口部
１９、２１…犠牲膜
２０、２５…貫通ホール
２３…アモルファスシリコン
２４…メモリ分離溝
【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に絶縁膜及び電極膜が交互に積層された積層体と、
前記積層体を貫き、前記積層体中に設けられた弗素を含むシリコンピラーと、
前記シリコンピラーの前記積層体に対向する面上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜の前記積層体に対向する面上に設けられた電荷蓄積層と、
前記電荷蓄積層の前記積層体に対向する面上に前記電極膜と接するように設けられたブロック絶縁膜と、
前記シリコンピラー中に設けられた埋込部と、
を備えた不揮発性半導体記憶装置。
【請求項２】
１本の前記シリコンピラーの下端部と他の１本の前記シリコンピラーの下端部を接続し、かつ弗素を含むシリコン接続部を備えた請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記シリコンピラーの最上部の方が最下部よりも弗素原子数が多いことを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
基板上に絶縁膜及び電極膜を交互に積層して積層体を形成する工程と、
前記積層体の積層方向に延びる第１の貫通ホールを形成する工程と、
前記第１の貫通ホールの内面上に、順にブロック絶縁膜、電荷蓄積層、トンネル絶縁膜、及びシリコン膜を積層する工程と、
前記シリコン膜の内面上に、前記積層体の積層方向に延び、かつ弗素を含む埋込部を埋設する工程と、
熱処理により、前記埋込部中の弗素原子を前記シリコン膜に拡散する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を加工し、溝を形成する工程と、
前記溝に犠牲膜を埋め込む工程と、
前記第１の絶縁膜及び前記犠牲膜上に絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、
前記積層体に、積層方向に前記犠牲膜に通じる第１の貫通ホールを形成する工程と、
前記犠牲膜を除去し、一対の前記第１の貫通ホールの下端部を連通する開口部を形成する工程と、
前記第１の貫通ホール及び前記開口部の露出した面上に、順にブロック絶縁膜、電荷蓄積層、トンネル絶縁膜、及びシリコン膜を積層する工程と、
前記シリコン膜に接するように、弗素を含む埋込部を埋設する工程と、
熱処理により、前記埋込部中の弗素原子を前記シリコン膜に拡散する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
基板と、
前記基板上方に絶縁膜及び電極膜が交互に積層された積層体と、
前記積層体を貫き、前記積層体中に設けられた弗素を含むシリコンピラーと、
前記シリコンピラーの前記積層体に対向する面上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜の前記積層体に対向する面上に設けられた電荷蓄積層と、
前記電荷蓄積層の前記積層体に対向する面上に前記電極膜と接するように設けられたブロック絶縁膜と、
前記シリコンピラー中に設けられた埋込部と、
を備えた不揮発性半導体記憶装置。
【請求項２】
１本の前記シリコンピラーの下端部と他の１本の前記シリコンピラーの下端部を接続し、かつ弗素を含むシリコン接続部を備えた請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記シリコンピラーの最上部の方が最下部よりも弗素原子数が多いことを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
基板上に絶縁膜及び電極膜を交互に積層して積層体を形成する工程と、
前記積層体の積層方向に延びる第１の貫通ホールを形成する工程と、
前記第１の貫通ホールの内面上に、順にブロック絶縁膜、電荷蓄積層、トンネル絶縁膜、及びシリコン膜を積層する工程と、
前記シリコン膜の内面上に、前記積層体の積層方向に延び、かつ弗素を含む埋込部を埋設する工程と、
熱処理により、前記埋込部中の弗素原子を前記シリコン膜に拡散する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を加工し、溝を形成する工程と、
前記溝に犠牲膜を埋め込む工程と、
前記第１の絶縁膜及び前記犠牲膜上に絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、
前記積層体に、積層方向に前記犠牲膜に通じる第１の貫通ホールを形成する工程と、
前記犠牲膜を除去し、一対の前記第１の貫通ホールの下端部を連通する開口部を形成する工程と、
前記第１の貫通ホール及び前記開口部の露出した面上に、順にブロック絶縁膜、電荷蓄積層、トンネル絶縁膜、及びシリコン膜を積層する工程と、
前記シリコン膜に接するように、弗素を含む埋込部を埋設する工程と、
熱処理により、前記埋込部中の弗素原子を前記シリコン膜に拡散する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２０４４３０（Ｐ２０１２−２０４４３０Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６５２８２（Ｐ２０１１−６５２８２）
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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