半導体回路装置、その製造方法及びそのシミュレーション方法
【課題】レイアウト変更によって半導体回路装置を構成するトランジスタの電流駆動能力をＰＭＩＳトランジスタ及びＮＭＩＳトランジスタでそれぞれ最適化できるようにする。
【解決手段】半導体回路装置は、半導体基板１に形成された第１の活性領域３及びその上に形成された第１のゲート電極６ｐを有するＰＭＩＳトランジスタ４０と、第１の活性領域３と間隔をおいて形成された第２の活性領域４及びその上に形成された第２のゲート電極６ｎを有するＮＭＩＳトランジスタ５０と、第１のゲート電極６ｐの両側方で且つその側面から所定の距離以内の領域にそれぞれ形成されたダミーゲート１０と、ＭＩＳトランジスタ４０、５０を覆うように形成された応力を有するライナ膜１１とを有している。ダミーパターンは、第２のゲート電極の両側方における所定の距離以内の領域には形成されていない。
【解決手段】半導体回路装置は、半導体基板１に形成された第１の活性領域３及びその上に形成された第１のゲート電極６ｐを有するＰＭＩＳトランジスタ４０と、第１の活性領域３と間隔をおいて形成された第２の活性領域４及びその上に形成された第２のゲート電極６ｎを有するＮＭＩＳトランジスタ５０と、第１のゲート電極６ｐの両側方で且つその側面から所定の距離以内の領域にそれぞれ形成されたダミーゲート１０と、ＭＩＳトランジスタ４０、５０を覆うように形成された応力を有するライナ膜１１とを有している。ダミーパターンは、第２のゲート電極の両側方における所定の距離以内の領域には形成されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、設計レイアウトの最適化によりトランジスタの能力を向上する半導体回路装置、その製造方法及びそのシミュレーション方法に関する。
【背景技術】
【０００２】
近年、マイクロプロセッサに代表される大規模集積化回路（ＬＳＩ：Large Scale Integrated Circuit）は、一般にセルと呼ばれ、それぞれ基本機能を持つ複数の単位回路を組み合わせることにより構成されている。ＬＳＩ回路の高性能化及び高集積化に伴い、該ＬＳＩ回路の根幹を成すセルの回路設計を高精度に行なうためのコンピュータ援用設計（ＣＡＤ：Computer Aided Design）ツールの役割が重要度を増してきている。
【０００３】
設計精度に深く関わるＣＡＤツールの１つに回路シミュレータがある。回路シミュレータは、設計されたセル及びＬＳＩ回路を対象として、ＭＩＳ(metal insulator semicondoctor）トランジスタ、容量素子及び抵抗素子等の各素子の接続情報、並びにトランジスタサイズすなわちトランジスタ幅とトランジスタ長、容量値及び抵抗値等の各素子の特性情報を含むネットリストに基づいて、実際に製造されたセル及びＬＳＩ回路の動作を想定したシミュレーションを行なう。
【０００４】
ネットリストは、例えば、設計されたセルのマスクレイアウトデータから、配置された各素子の特性情報と接続情報とを回路情報抽出装置（ＬＰＥ：layout parameter extractor）によって抽出することにより生成される。
【０００５】
ＭＩＳトランジスタの特性情報として、ＭＩＳトランジスタの複雑な電気特性を回路シミュレータ上で高精度に再現するために、数多くの電気特性式（以下、トランジスタモデルと呼ぶ。）が開発されている。このトランジスタモデルにより、所望のトランジスタの特性を再現するには、該トランジスタモデルに含まれるモデルパラメータを所望のトランジスタの特性に合わせて最適化する（以下、モデルパラメータの抽出と呼ぶ。）必要がある。
【特許文献１】特開２０００−１１２１１４号公報
【特許文献２】特開２００３−２６４２４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、近年の半導体回路装置の微細化されたＭＩＳトランジスタの製造プロセスにおいては、特許文献２に示されているように、素子分離膜である例えばトレンチ素子分離（ＳＴＩ：shallow trench isolation）により生じる応力によって、素子の特性が変動するように、従来のＭＩＳトランジスタにおける電流駆動能力の決定要因であったトランジスタ幅Ｗとトランジスタ長Ｌとのスケーリングだけでは、ＭＩＳトランジスタの電流駆動能力を決定することができないという問題がある。
【０００７】
ＳＴＩによる応力と同様に、ＭＩＳトランジスタの電流駆動能力を決定する要因を突き止めなければ、レイアウトに起因した特性ばらつきが増大し、また、回路シミュレーションの誤差が増大するため、半導体回路装置の適切な設計が困難となる。
【０００８】
例えば、ＳＴＩによる応力以外にも、ＭＩＳトランジスタはそれを構成する材料によって、チャネル領域に種々のストレス（応力）が掛かっていることが知られている。このストレスのうちのいくつかを図１２を用いて説明する。図１２に示すように、シリコンからなる半導体基板１０１の上部に形成されたＳＴＩからなる素子分離領域１０２により区画されてなる活性領域の上には、ゲート絶縁膜１０３を介在させたポリシリコンからなるゲート電極１０４と、該ゲート電極１０４の両側面上に形成された絶縁性のサイドウォール１０５とが形成されている。半導体基板１０１の活性領域におけるゲート電極１０４の両側方には、ソースドレイン拡散層１０６が形成され、該ソースドレイン拡散層１０６の上部にはシリサイド層１０７が形成されている。また、半導体基板１０１の主面上には、ゲート電極１０４及びサイドウォール１０５を含む前面にわたって絶縁膜１０８が形成されている。
【０００９】
絶縁膜１０８は、例えばゲート電極１０４又はソースドレイン拡散層１０６と上層配線とを電気的に接続するためのコンタクトホールを層間絶縁膜（図示せず）に形成する際のエッチング時のエッチストップ膜として形成される。このようなトランジスタの全体を被覆して形成される絶縁膜１０８によっても、チャネル領域１０１ａに対してストレスが掛かる。絶縁膜１０８はその組成によってストレスの性質が異なるが、近年の半導体回路装置に用いられるシリコン窒化膜の場合は、一般にチャネル領域１０１ａのゲート長方向（２つのソースドレイン拡散層１０６を結ぶ方向）に対して引っ張りストレスが生じる。このとき、絶縁膜１０８に窒化シリコンを用いた場合の絶縁膜１０８によるチャネル領域１０１ａに対する引っ張りストレスは、絶縁膜１０８におけるソースドレイン拡散層１０６の上側からゲート長方向に連続する平坦部分が長い程大きい。
【００１０】
また、ポリシリコンからなるゲート電極１０４及びシリコンからなるソースドレイン拡散層１０６の各抵抗値を低減するために用いられるシリサイド技術においても、シリサイド層１０７によってチャネル領域１０１ａに引っ張りストレスが生じる。このシリサイド層１０７によるチャネル領域１０１ａに対する引っ張りストレスは、シリサイド層１０７のゲート長方向の寸法が長い程大きい。
【００１１】
本発明は、前記従来の問題を解決し、半導体製造プロセスを変更することなく、レイアウト変更によって、半導体回路装置を構成するトランジスタの電流駆動能力をＰＭＩＳトランジスタ及びＮＭＩＳトランジスタでそれぞれ最適化できると共に、本発明の半導体回路装置に適用可能なシミュレーション環境を得られるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、半導体回路装置のＭＩＳトランジスタを覆う絶縁膜を、ＰＭＩＳトランジスタにのみ活性領域上にゲート長方向に連続する平坦部分の長さを所定の範囲以下とする構成とする。
【００１３】
具体的に、本発明に係る第１の半導体回路装置は、半導体基板に形成された第１の活性領域及び該第１の活性領域の上に形成された第１のゲート電極を有するＰＭＩＳトランジスタと、半導体基板に形成され、第１の活性領域と間隔をおいて形成された第２の活性領域及び該第２の活性領域の上に形成された第２のゲート電極を有するＮＭＩＳトランジスタと、半導体基板上における第１のゲート電極の両側方で且つ該第１のゲート電極の側面から第１の所定の距離以内の領域にそれぞれ形成されたダミーパターンと、半導体基板の上にＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように形成され、応力を有する絶縁膜とを備え、ダミーパターンは、第２のゲート電極の両側方における第１の所定の距離以内の領域には形成されていないことを特徴とする。
【００１４】
第１の半導体回路装置によると、ＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆う絶縁膜に対して、ＰＭＩＳトランジスタにのみ第１の活性領域上にゲート長方向に連続する平坦部分の長さが第１の所定の距離以内となる。さらに、ダミーパターンはＮＭＩＳトランジスタを構成する第２のゲート電極の両側方における第１の所定の距離以内の領域には形成されていない。これにより、後述するように、ＰＭＩＳトランジスタにおいては、絶縁膜の平坦部分がゲート長方向に第１の所定の距離と比べて等しいか小さくなるため、ＰＭＩＳトランジスの電流駆動能力が向上する。一方、ＮＭＩＳトランジスタにおいては、絶縁膜の平坦部分がゲート長方向に第１の所定の距離と比べて大きくなるため、ＮＭＩＳトランジスの電流駆動能力が向上する。
【００１５】
第１の半導体回路装置において、ダミーパターンは、各ゲート電極の機能を持たないダミーゲートパターンであり且つ電気的に浮遊状態にあることが好ましい。
【００１６】
また、第１の半導体回路装置において、ダミーパターンは、各ゲート電極の機能を持たないダミーゲートパターンであり且つ電源端子と接続されていることが好ましい。
【００１７】
第１の半導体回路装置において、第１の活性領域及び第２の活性領域は平面方形状であって、且つ、第１の活性領域における第１のゲート電極の側方に位置する領域及び第２の活性領域における第２のゲート電極の側方に位置する領域の各上部はシリサイド化されており、第１のゲート電極の一側面と第１の活性領域における一側面と対向する辺との距離は第２の所定の距離以下であり、第２のゲート電極の一側面と第２の活性領域における一側面と対向する辺との距離は第２の所定の距離よりも大きいことが好ましい。
【００１８】
本発明に係る第２の半導体回路装置は、半導体基板に形成された第１の活性領域、並びに該第１の活性領域の上に互いに間隔をおいて形成された第１のゲート電極及び第２のゲート電極を有するＰＭＩＳトランジスタと、半導体基板に形成され、第１の活性領域と間隔をおいて形成された第２の活性領域及び該第２の活性領域の上に互いに間隔をおいて形成された第３のゲート電極及び第４のゲート電極を有するＮＭＩＳトランジスタと、半導体基板上における第１のゲート電極に対する第２のゲート電極の反対側の領域で且つ第１のゲート電極の側面から第１の所定の距離以内の領域に形成された第１のダミーパターンと、半導体基板上における第２のゲート電極に対する第１のゲート電極の反対側の領域で且つ第２のゲート電極の側面から第１の所定の距離以内の領域に形成された第２のダミーパターンと、半導体基板の上にＰＭＩＳトランジスタ、ＮＭＩＳトランジスタ、第１のダミーパターン及び第２のダミーパターンを覆うように形成され、応力を有する絶縁膜とを備え、第１のダミーパターン及び第２のダミーパターンは、第３のゲート電極及び第４のゲート電極における互いに対向する対抗面の反対側の側面から第１の所定の距離以内の領域には形成されていないことを特徴とする。
【００１９】
第２の半導体回路装置によると、２本のゲート電極を互いに間隔をおいて併置されたＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆う絶縁膜に対して、ＰＭＩＳトランジスタにのみ外側に設けられた第１及び第２のダミーパターンによって、第１の活性領域上にゲート長方向に連続する平坦部分の長さが第１の所定の距離以内となる。さらに、第１及び第２のダミーパターンはＮＭＩＳトランジスタを構成する第３及び第４のゲート電極における外側の両側方の第１の所定の距離以内の領域には形成されていない。これにより、ＰＭＩＳトランジスタにおいては、絶縁膜の平坦部分がゲート長方向に第１の所定の距離と比べて等しいか小さくなるため、ＰＭＩＳトランジスの電流駆動能力が向上する。一方、ＮＭＩＳトランジスタにおいては、絶縁膜の平坦部分がゲート長方向に第１の所定の距離と比べて大きくなるため、ＮＭＩＳトランジスの電流駆動能力が向上する。
【００２０】
第２の半導体回路装置において、第１のゲート電極と第１のダミーパターンとの間隔及び第２のゲート電極と第２のダミーパターンとの間隔は、第１のゲート電極と第２のゲート電極との間隔と同一であることが好ましい。
【００２１】
第２の半導体回路装置において、第１のダミーパターン及び第２のダミーパターンは、各ゲート電極の機能を持たないダミーゲートパターンであり且つ電気的に浮遊状態にあることが好ましい。
【００２２】
また、第２の半導体回路装置において、第１のダミーパターン及び第２のダミーパターンは、各ゲート電極の機能を持たないダミーゲートパターンであり且つ電源端子と接続されていることが好ましい。
【００２３】
第２の半導体回路装置において、第１の活性領域及び第２の活性領域は、平面方形状であって、且つ、第１の活性領域における第１のゲート電極及び第２のゲート電極の側方に位置する領域、及び第２の活性領域における第３のゲート電極及び第４のゲート電極の側方に位置する領域の各上部はシリサイド化されており、第１のゲート電極及び第２のゲート電極における互いの対向側面の反対側の各側面と第１の活性領域における各側面とそれぞれ対向する辺との距離はそのいずれもが第２の所定の距離以下であり、第３のゲート電極及び第４のゲート電極における互いの対向側面の反対側の各側面と第２の活性領域における各側面とそれぞれ対向する辺との距離はそのいずれもが第２の所定の距離よりも大きいことが好ましい。
【００２４】
第１又は第２の半導体回路装置において、絶縁膜が有する応力は引っ張り内部応力であることが好ましい。
【００２５】
この場合に、絶縁膜はシリコン窒化膜であることが好ましい。
【００２６】
第１又は第２の半導体回路装置において、第１の所定の距離及び第２の所定の距離は、それぞれ０．５μｍであることが好ましい。
【００２７】
本発明に係る第１の半導体回路装置の製造方法は、少なくとも上部にシリコンからなる半導体層を有する半導体基板の上部に素子分離絶縁膜を形成することにより、素子分離絶縁膜により区画された第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域及び第２の活性領域の上に、ゲート絶縁膜及びゲート電極形成用の導電膜を順次形成する工程（ｂ）と、導電膜に対してパターニングを行なって、第１の活性領域の上に、導電膜から、第１のゲート電極と、該第１のゲート電極の両側方で且つ該第１のゲート電極の側面から第１の所定の距離以内の領域にダミーゲートパターンとを形成すると共に、第２の活性領域の上に第２のゲート電極を形成する工程（ｃ）と、第１のゲート電極及び第２のゲート電極をマスクとして、第１の活性領域及び第２の活性領域に不純物イオンを注入して、第１の活性領域及び第２の活性領域にそれぞれソースドレイン拡散層を形成することにより、第１の活性領域にＰＭＩＳトランジスタを形成すると共に、第２の活性領域にＮＭＩＳトランジスタを形成する工程（ｄ）と、半導体基板の上にＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように、応力を有する絶縁膜を形成する工程（ｅ）とを備え、工程（ｃ）において、第２のゲート電極の両側方における第１の所定の距離以内の領域には前記ダミーゲートパターンが形成されないことを特徴とする。
【００２８】
第１の半導体回路装置の製造方法は、工程（ｃ）において、導電膜をパターニングした後、第１のゲート電極及び第２のゲート電極の各側面上に絶縁性のサイドウォールを形成する工程を含むことが好ましい。
【００２９】
本発明に係る第２の半導体回路装置の製造方法は、少なくとも上部にシリコンからなる半導体層を有する半導体基板の上部に素子分離絶縁膜を形成することにより、素子分離絶縁膜により区画された第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域及び第２の活性領域の上に、ゲート絶縁膜及びゲート電極形成用の導電膜を順次形成する工程（ｂ）と、導電膜に対してパターニングを行なって、第１の活性領域の上に、導電膜から、互いに間隔をおいて並行に延びる第１のゲート電極及び第２のゲート電極と、第１のゲート電極に対して第２のゲート電極の反対側の領域で且つ第１のゲート電極の側面から所定の距離以内の領域に第１のダミーゲートパターンと、第２のゲート電極に対して第１のゲート電極の反対側の領域で且つ第２のゲート電極の側面から所定の距離以内の領域に第２のダミーゲートパターンとを形成すると共に、第２の活性領域の上に、導電膜から互いに間隔をおいて並行に延びる第３のゲート電極及び第４のゲート電極を形成する工程（ｃ）と、第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極をマスクとして、第１の活性領域及び第２の活性領域に不純物イオンを注入して、第１の活性領域及び第２の活性領域にそれぞれソースドレイン拡散層を形成することにより、第１の活性領域にＰＭＩＳトランジスタを形成すると共に、第２の活性領域にＮＭＩＳトランジスタを形成する工程（ｄ）と、半導体基板の上にＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように、応力を有する絶縁膜を形成する工程（ｅ）とを備え、工程（ｃ）において、第３のゲート電極及び第４のゲート電極における互いに対向する対抗面の反対側の側面から所定の距離以内の領域には第１のダミーパターン及び第２のダミーパターンが形成されないことを特徴とする。
【００３０】
第２の半導体回路装置の製造方法は、工程（ｃ）において、導電膜をパターニングした後、第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極の各側面上にそれぞれ絶縁性のサイドウォールを形成する工程を含むことが好ましい。
【００３１】
第２の半導体回路装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、ソースドレイン拡散層の上に金属膜を堆積した後、堆積した金属膜に対して熱処理を行なうことにより、ソースドレイン拡散層の上部を金属シリサイド化する工程（ｆ）をさらに備えていることが好ましい。
【００３２】
第１又は第２の半導体回路装置の製造方法において、絶縁膜は引っ張り内部応力を有する窒化膜であることが好ましい。
【００３３】
本発明に係る半導体回路装置のシミュレーション方法は、ＭＩＳトランジスタを含む半導体回路装置の動作をシミュレーションする半導体回路装置のシミュレーション方法を対象とし、電気特性式を作成する際に、ＭＩＳトランジスタを構成する第１のゲート電極の少なくとも一方の側方に第２のゲート電極又はダミーゲートパターンが配置される場合は、第１のゲート電極と第２のゲート電極又はダミーゲートパターンとの間の距離を変数として電気特性式に付加し、一方、第１のゲート電極の側方に第２のゲート電極及びダミーゲートパターンが配置されない場合は、第１のゲート電極と第２のゲート電極又はダミーゲートパターンとの間の距離を無限大と仮定した変数を電気特性式に付加する工程（ａ）と、半導体回路装置に含まれる複数の素子における素子特性及び接続情報が記述されたネットリストを作成する際に、第１のゲート電極の側方に第２のゲート電極又はダミーゲートパターンが配置される場合は、第１のゲート電極と第２のゲート電極又はダミーゲートパターンとの間の距離を抽出し、一方、第１のゲート電極の側方に第２のゲート電極及びダミーゲートパターンが配置されない場合は、第１のゲート電極と第２のゲート電極又はダミーゲートパターンとの間の距離を無限大と仮定して抽出し、抽出した距離をネットリストに付加する工程（ｂ）と、第１のゲート電極と第２のゲート電極又はダミーパターンとの距離が付加された電気特性式及びネットリストを用いて、ＭＩＳトランジスタの動作シミュレーションを行なう工程（ｃ）とを備えていることを特徴とする。
【００３４】
本発明の半導体回路装置のシミュレーション方法によると、工程（ａ）において、第１のゲート電極の少なくとも一方の側方に第２のゲート電極又はダミーゲートパターンが配置される場合は、それらの間の距離を変数として電気特性式に付加し、一方、第２のゲート電極及びダミーゲートパターンが配置されない場合は、それらの間の距離を無限大と仮定した変数を電気特性式に付加する。また、工程（ｂ）において、第１のゲート電極の側方に第２のゲート電極又はダミーゲートパターンが配置される場合は、それらの間の距離を抽出し、一方、第２のゲート電極及びダミーゲートパターンが配置されない場合は、それらの間の距離を無限大と仮定して抽出し、抽出した距離をネットリストに付加する。これにより、ＭＩＳトランジスタを覆う絶縁膜の平坦部分の長さを考慮したＭＩＳトランジスタモデル及びネットリストによって、半導体回路装置に対して高精度の回路シミュレーションを実現することが可能となる。
【００３５】
本発明の半導体回路装置のシミュレーション方法は、ＭＩＳトランジスタを構成するソース拡散層及びドレイン拡散層が金属シリサイド化される場合において、工程（ａ）は、金属シリサイド化されたソース拡散層及びドレイン拡散層における各ゲート長方向の長さを変数として電気特性式に付加する工程を含み、工程（ｂ）は、金属シリサイド化されたソース拡散層及びドレイン拡散層における各ゲート長方向の長さを抽出し、抽出した長さ寸法をネットリストに付加する工程を含むことが好ましい。
【００３６】
本発明の半導体回路装置のシミュレーション方法は、工程（ｃ）よりも前に、無限大として仮定された変数を有限の基準値に置き換える工程（ｄ）をさらに備えていることが好ましい。
【００３７】
本発明の半導体回路装置のシミュレーション方法において、基準値は２μｍであることが好ましい。
【発明の効果】
【００３８】
本発明に係る半導体回路装置によると、ＰＭＩＳトランジスタ及びＮＭＩＳトランジスタに共に高い電流駆動能力を得られるため、より高性能な半導体回路装置を得ることができる。
【００３９】
本発明に係る半導体回路装置のシミュレーション方法によると、本発明に係る半導体回路装置を対象とするシミュレーション環境を実現できるため、本発明の半導体回路装置の最適設計を高精度に実現することができる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４１】
図１（ａ）〜図１（ｃ）は本発明の第１の実施形態に係る半導体回路装置であって、相補型ＭＩＳ（ＣＭＩＳ）からなるセルであって、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線におけるＰＭＩＳトランジスタ４０を含む領域の断面構成を示し、（ｃ）は（ａ）におけるＩｃ−Ｉｃ線におけるＮＭＩＳトランジスタ５０を含む領域の断面構成を示している。
【００４２】
図１（ａ）〜図１（ｃ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１の主面上には、ＳＴＩからなる素子分離領域２によって囲まれてなり、ＰＭＩＳトランジスタ４０を構成する平面方形状の第１の活性領域３と、ＮＭＩＳトランジスタ５０を構成する平面方形状の第２の活性領域４とがその対向辺同士を互いに平行に且つ間隔をおいて形成されている。
【００４３】
第１の活性領域３及び第２の活性領域４の上には、ＰＭＩＳトランジスタ４０用の第１のゲート電極６ｐ及びＮＭＩＳトランジスタ５０用の第２のゲート電極６ｎを構成する幅がＬのゲートポリシリコン膜６が、第１の活性領域３及び第２の活性領域４の各中央部分の上をその対向辺と直交し且つ素子分離領域２の上に跨るように形成されている。なお、第１のゲート電極６ｐはｐ型のポリシリコン膜からなり、第２のゲート電極６ｎはｎ型のポリシリコン膜からなる。
【００４４】
図１（ａ）及び図１（ｂ）に示すように、素子分離領域２上で且つ第１の活性領域３における第１のゲート電極６ｐとそれぞれ平行な対向辺の外側には、幅がＬのゲートポリシリコンからなるダミーゲート１０が形成されている。
【００４５】
図１（ｂ）及び図１（ｃ）に示すように、第１のゲート電極６ｐ及び第２のゲート電極６ｎと第１の活性領域３及び第２の活性領域４との間には、それぞれ酸化シリコン（ＳｉＯ2 ）からなるゲート絶縁膜５が形成されている。また、ゲートポリシリコン膜６及びダミーゲート１０の各側面上には酸化シリコン又は窒化シリコン（Ｓｉ3Ｎ4）からなるサイドウォール７がそれぞれ形成されている。
【００４６】
第１の活性領域３及び第２の活性領域４の上部における各ゲート電極６ｐ、６ｎの両側方部分には、ソースドレイン拡散層８がそれぞれイオン注入により形成されており、各ソースドレイン拡散層８の上部には、金属シリサイド層９がそれぞれ形成されている。ここで、シリサイド用の金属にはニッケル又はコバルト等を用いることができる。ここで、ＰＭＩＳトランジスタ４０のソースドレイン拡散層８はｐ型のソースドレイン拡散層であり、ＮＭＩＳトランジスタ５０のソースドレイン拡散層８はｎ型のソースドレイン拡散層である。
【００４７】
ＰＭＩＳトランジスタ４０、ＮＭＩＳトランジスタ５０及び各ダミーゲート１０は、例えば引っ張り内部応力を有する窒化シリコンからなるライナ膜１１が形成されている。ここで、引っ張り内部応力を有するライナ膜１１とは、該ライナ膜１１がゲート電極直下のゲート長方向のチャネル領域に対して引っ張り応力を印加する応力を有していることを意味する。
【００４８】
また、図１（ａ）に示すように、ゲートポリシリコン膜６における第１の活性領域３及び第２の活性領域４との間の部分にはゲートコンタクト１２が形成され、各ソースドレイン拡散層８の上にはソースドレインコンタクト１３が形成されている。これにより、ＰＭＩＳトランジスタ４０及びＮＭＩＳトランジスタ５０におけるゲート端子、ソース端子及びドレイン端子が図示しない上層配線と接続されている。
【００４９】
以上説明したように、第１の実施形態に係る半導体回路装置は、ゲートポリシリコン膜６が、第１の活性領域３上においては第１のゲート電極６ｐを構成し、第２の活性領域４上においては第２のゲート電極６ｎを構成する。これにより、ＰＭＩＳトランジスタ４０は、第１のゲート電極６ｐによりゲート長がＬとなり、第１の活性領域３によりゲート幅がＷｐとなる。同様に、ＮＭＩＳトランジスタ５０は、第２のゲート電極６ｎによりゲート長がＬとなり、第２の活性領域４によりゲート幅がＷｎとなる。
【００５０】
なお、本実施形態に係る半導体回路装置において、ダミーゲート１０は、ゲート絶縁膜５をその下部に介在させていないことを除いて各ゲート電極６ｐ、６ｎと同一の構造を有している電極パターンであるが、半導体回路装置とは電気的に接続されておらず浮遊状態にある。すなわち、半導体回路装置において、ＰＭＩＳトランジスタ４０及びＮＭＩＳトランジスタ５０のような能動素子若しくは抵抗素子のような受動素子又は素子の一部を構成しないダミーパターンである。
【００５１】
なお、図１（ａ）に示すように、第１の実施形態に係る半導体回路装置は、ダミーゲート１０の側面から第１のゲート電極６ｐの側面までの距離Ａが、該第１のゲート電極６ｐの側面からソースドレインコンタクト１３の中心位置までの距離Ｃの２倍としている。
【００５２】
以下、図１（ｂ）及び図１（ｃ）に基づいて、第１の実施形態に係る半導体回路装置におけるＰＭＩＳトランジスタ４０とＮＭＩＳトランジスタ５０とを比較しながらレイアウトの特徴を説明する。
【００５３】
図１（ｂ）及び図１（ｃ）において、ライナ膜１２におけるソースドレイン拡散層８の上側からゲート長方向に延びる平坦な部分（以下、「ライナ膜平坦部」と略記する。）の長さは、ＰＭＩＳトランジスタ４０の長さＴｐと比べて、ＮＭＩＳトランジスタ５０の長さＴｎの方が長い。すなわち、ＰＭＩＳトランジスタ４０の長さＴｐは、第１のゲート電極６ｐの両側に間隔をおいて配置されたダミーゲート１０によって、ライナ膜平坦部の長さとして制限されている。一方、ＮＭＩＳトランジスタ９０の長さＴｎは、第２のゲート電極６ｎの両側にダミーゲート１０を配置していないため、ライナ膜平坦部が隣接する他のセル（図示せず）にまで続くため、ＰＭＩＳトランジスタ４０と比べて十分に長くなっている。
【００５４】
このように、第１の実施形態によると、ＰＭＩＳトランジスタ４０とＮＭＩＳトランジスタ５０とにおいて、ライナ膜平坦部の長さを容易に且つ確実に調整でき、さらに、ＰＭＩＳトランジスタ４０のライナ膜平坦部の長さをＮＭＩＳトランジスタ５０の場合と比べて短くすることができる。
【００５５】
なお、各ソースドレイン拡散層８の上部に形成された金属シリサイド層１１におけるゲート長方向の長さは、ＰＭＩＳトランジスタ４０はＳｐであり、ＮＭＩＳトランジスタ５０はＳｎであり、これらは同一である。
【００５６】
図２に一般に使用されているチャネル領域の晶帯軸が＜１１０＞方向であるＭＩＳトランジスタにおけるドレイン電流（Ｉｄ）特性のライナ膜平坦部長さ依存性を示す。図２において、横軸はライナ膜平坦部の長さ（単位μｍ）を表わし、縦軸はライナ膜平坦部の基準の長さ（２μｍ）を１００とした場合のドレイン電流特性の変化量を表わしている。図２に示すように、ライナ膜平坦部の長さが短くなる程、●印で示したＰＭＩＳトランジスタ４０はその電流駆動能力が向上し、逆に○印で示したＮＭＩＳトランジスタ５０はその電流駆動能力が低下していることが確認できる。
【００５７】
これは、通常は、ライナ膜１１として窒化シリコンが用いられ、該窒化シリコンの収縮力（引っ張り応力）によって、ＭＩＳトランジスタにおける各ソースドレイン拡散層８の上側からゲート長方向に延びる平坦部分が長い程、ＭＩＳトランジスタのチャネル領域に生じる引っ張り応力が大きくなるからである。図２から分かるように、ゲート長方向の応力によるＭＩＳトランジスタの特性変化は、ＰＭＩＳトランジスタ４０とＮＭＩＳトランジスタ５０とでは変化の方向が反対であり、ＰＭＩＳトランジスタ４０については、圧縮応力が大きい、すなわち引っ張り応力が小さい程、電流駆動能力が向上する。逆に、ＮＭＩＳトランジスタ５０については、圧縮応力が小さい、すなわち引っ張り応力が大きい程、電流駆動能力が向上する。従って、ライナ膜平坦部の長さに依存する応力に応じて、ＭＩＳトランジスタとしてより高い電流駆動能力を得るには、ＰＭＩＳトランジスタ４０についてはライナ膜平坦部の長さをより短くし、逆に、ＮＭＩＳトランジスタ５０については長くすることが望ましい。
【００５８】
この現象は、各ソースドレイン拡散層８の上部に形成された金属シリサイド層９のゲート長方向の長さにも生じる。図３はチャネル領域の晶帯軸が＜１１０＞方向であるＭＩＳトランジスタにおけるドレイン電流（Ｉｄ）特性の金属シリサイド層９のチャネル方向長さ（以下、「シリサイド長」と略記する。）依存性を示している。図３において、横軸はシリサイド長（単位μｍ）を表わし、縦軸は金属シリサイド層９の基準の長さ（２μｍ）を１００とした場合のドレイン電流特性の変化量を表わしている。図３から分かるように、シリサイド長が短くなる程、●印で示したＰＭＩＳトランジスタ４０は電流駆動能力が向上し、逆に○印で示したＮＭＩＳトランジスタ５０は電流駆動能力が低下している。
【００５９】
これは、通常は、金属シリサイド層１１の収縮力（引っ張り応力）によって、シリサイド長がゲート長方向に長い程、チャネル領域に生じる引っ張り応力が大きくなるからである。従って、シリサイド長のゲート長方向に依存する応力に応じて、ＭＩＳトランジスタとしてより高い電流駆動能力を得るには、ＰＭＩＳトランジスタ４０については、シリサイド長をより短くし、逆に、ＮＭＩＳトランジスタ５０についてはより長くすることが望ましい。
【００６０】
なお、図２及び図３に示したシミュレーションによる結果は、素子分離領域２により生じる応力は無視している。
【００６１】
以上説明したように、半導体回路装置を構成するＭＩＳトランジスタのレイアウト、特にＰＭＩＳトランジスタ４０において、第１のゲート電極６ｐの両側にそれぞれ所定の間隔以内の領域にダミーゲート１０を配置することにより、電流駆動能力を高めることができる。これにより、ＭＩＳトランジスタ、とりわけＰＭＩＳトランジスタ４０は、その電流駆動能力が向上した分だけ、信号伝播時間の遅延を抑制できるため、より高性能な半導体回路装置を得ることができる。
【００６２】
なお、第１の実施形態においては、ダミーゲート１０の側面から第１のゲート電極６ｐの側面までの距離Ａは、該第１のゲート電極６ｐの側面からソースドレインコンタクト１３の中心位置までの距離Ｃの２倍としたが、３倍以下であればよい。また、図２からは０．７μｍ以下、より好ましくは０．５μｍ以下とすることが好ましい。逆に、ＮＭＩＳトランジスタ５０については、ダミーゲート１０を素子分離領域２の上に設ける必要が生じた場合には、ダミーゲート１０の側面から第２のゲート電極６ｎの側面までの距離Ａを０．５μｍ、より好ましくは０．７μｍよりも大きくすることが好ましい。
【００６３】
また、図３から分かるように、ＰＭＩＳトランジスタ４０においては、シリサイド長は０．７μｍ以下、より好ましくは０．５μｍ以下が好ましい。逆に、ＮＭＩＳトランジスタ５０については、シリサイド長を０．５μｍ、より好ましくは０．７μｍよりも大きくすることが好ましい。
【００６４】
また、第１の実施形態においては、各ダミーゲート１０は半導体回路装置と電気的に接続していないが、ＭＩＳトランジスタの動作として不活性であれば、電気的に接続しても構わない。例えば、複数のダミーゲート１０の少なくとも１つを電源線と接続しても、本発明の効果は変わらない。
【００６５】
（第１の実施形態の第１変形例）
図４は第１の実施形態の第１変形例に係る半導体回路装置の平面構成を示している。図４において、図１（ａ）と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６６】
図４に示すように、ＰＭＩＳトランジスタ４０を構成する第１の活性領域３と、ＮＭＩＳトランジスタ５０を構成する第２の活性領域４とをそれぞれゲート長方向に拡張すると共に、第１のゲート電極６ｐと並行に配置された各ダミーゲート１０を第１の活性領域３の上に形成する。各ダミーゲート１０は電気的に不活性であるため、ＰＭＩＳトランジスタ４０のトランジスタとしての機能には影響しない。
【００６７】
本変形例においては、ＮＭＩＳトランジスタ５０において、金属シリサイド層９のゲート長方向の長さをより長くすることができるため、より高い電流駆動能力を得ることができる。
【００６８】
ＰＭＩＳトランジスタ４０においても、ＮＭＩＳトランジスタ５０と同様に、ダミーゲート１０を設けないレイアウトと比べると、該ダミーゲート１０を設けることにより、ライナ膜１１におけるソースドレイン拡散層８の上側からゲート長方向に延びる平坦部分の長さと、シリサイド長とをいずれも短くすることができるため、さらに高い電流駆動能力を得ることができる。
【００６９】
（第１の実施形態の第２変形例）
図５は第１の実施形態の第２変形例に係る半導体回路装置の平面構成を示している。図５において、図１（ａ）と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７０】
図５に示すように、第１の活性領域３の上には、第１のゲート電極６ｐ１及び第２のゲート電極６ｐ２が並行に形成され、第２の活性領域４の上にも、第３のゲート電極６ｎ１及び第４のゲート電極６ｎ２が並行に形成されている。これにより、第１の活性領域３には、第１のＰＭＩＳトランジスタ４０Ａ及び第２のＰＭＩＳトランジスタ４０Ｂが形成され、第２の活性領域４には、第１のＮＭＩＳトランジスタ５０Ａ及び第２のＮＭＩＳトランジスタ５０Ｂが形成される。
【００７１】
このような構成であっても、各ＰＭＩＳトランジスタ４０Ａ、４０Ｂには本発明を適用することができる。なお、各ＮＭＩＳトランジスタ５０Ａ、５０Ｂにおいては、第３のゲート電極６ｎ１及び第４のゲート電極６ｎ２の外側の領域において、本発明が適用されることになる。
【００７２】
（第１の実施形態の第３変形例）
図６は第１の実施形態の第３変形例に係る半導体回路装置の平面構成を示している。図６において、図１（ａ）と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７３】
第３変形例は、第１変形例と同様に、第２変形例に対して各ＰＭＩＳトランジスタ４０Ａ、４０Ｂを構成する第１の活性領域３と、各ＮＭＩＳトランジスタ５０Ａ、５０Ｂを構成する第２の活性領域４とをそれぞれゲート長方向に拡張すると共に、第１のゲート電極６ｐ１及び第２のゲート電極６ｐ２とそれぞれ並行に配置された各ダミーゲート１０を第１の活性領域３の上に形成する。これにより、各ＰＭＩＳトランジスタ４０Ａ、４０Ｂ及び各ＮＭＩＳトランジスタ５０Ａ、５０Ｂの電流駆動能力を高めることができる。
【００７４】
以下、本発明の第１の実施形態に係る半導体回路装置の製造方法について図面を参照しながら説明する。
【００７５】
図７（ａ）、図７（ｂ）、図８（ａ）及び図８（ｂ）は本実施形態に係る半導体回路装置のセル部分の製造方法の工程順の断面構成を示している。図７及び図８において、（ａ）及び（ｃ）はＰＭＩＳトランジスタ４０の製造工程を示し、（ｂ）及び（ｄ）はＮＭＩＳトランジスタ５０の製造工程を示している。
【００７６】
まず、図７（ａ）及び図７（ｂ）に示すように、半導体基板１の上部に、ＳＴＩからなる素子分離領域２を公知の方法で形成し、その後、各ＭＩＳトランジスタの閾値電圧を制御する不純物イオン注入する。例えば、第１の活性領域３にはリン（Ｐ）又はヒ素（Ａｓ）からなるｎ型不純物をイオン注入し、第２の活性領域４にはボロン（Ｂ）又はボロンを含む化合物からなるｐ型不純物をイオン注入する。ここで、閾値電圧制御用の不純物イオンの注入順序は問われない。その後、半導体基板１における第１の活性領域３及び第２の活性領域４の上に、熱酸化法により膜厚が３ｎｍのゲート絶縁膜８を形成する。続いて、化学的気相堆積（ＣＶＤ）法により、ゲート絶縁膜８の上に、膜厚が２００ｎｍのゲートポリシリコン膜６を堆積する。
【００７７】
次に、図７（ｃ）及び図７（ｄ）に示すように、リソグラフィ法及びドライエッチングにより、堆積したゲートポリシリコン膜６を、第１の活性領域３上においては、第１のゲート電極６ｐと該第１のゲート電極６ｐの両側に０．５μｍ以下の間隔をおいてダミーゲート１０をそれぞれ形成すると共に、第２の活性領域４上においては、第２のゲート電極６ｎを形成する。ここでは、各ダミーゲート１０は第１の活性領域３の外側の素子分離領域１上に形成される。
【００７８】
次に、図８（ａ）及び図８（ｂ）に示すように、第１の活性領域３に対して第１のゲート電極６ｐをマスクとしてｐ型不純物をイオン注入することにより、ｐ型のＬＤＤ（lightly doped drain）拡散層又はエクステンション拡散層を形成する。続いて、第２の活性領域４に対して第２のゲート電極６ｎをマスクとしてｎ型不純物をイオン注入することにより、ｎ型のＬＤＤ拡散層又はエクステンション拡散層を形成する。さらに、図示はしていないが、各トランジスタの耐圧を向上させるために、第１の活性領域３に対しては、ｐ型のＬＤＤ拡散層又はエクステンション拡散層におけるチャネル領域側の端部の下側に、ｎ型のポケット拡散層を設けてもよく、第２の活性領域４に対しても、ｎ型のＬＤＤ拡散層又はエクステンション拡散層におけるチャネル領域側の端部の下側に、ｐ型のポケット拡散層を設けてもよい。続いて、ＣＶＤ法により、半導体基板１の上にゲートポリシリコン膜６（各ゲート電極６ｐ、６ｎ）及び各ダミーゲート１０を含む全面にわたって、酸化シリコン又は窒化シリコンからなる絶縁膜を堆積し、ドライエッチングによる異方性のエッチバックを行なって、各ゲート電極６ｐ、６ｎの両側面及び各ダミーゲート１０の両側面上に、絶縁膜からなるサイドウォール７をそれぞれ形成する。その後、第１の活性領域３に対して第１のゲート電極６ｐ及びサイドウォール７をマスクとしてｐ型不純物をイオン注入することにより、ｐ型のソースドレイン拡散層８を形成する。続いて、第２の活性領域４に対して第２のゲート電極６ｎ及びサイドウォール７をマスクとしてｎ型不純物をイオン注入することにより、ｎ型のソースドレイン拡散層８を形成する。ここでも、ｐ型不純物及びｎ型不純物のイオン注入の順序は問われない。その後、注入した各不純物イオンの活性化を図る熱処理行なう。続いて、スパッタ法又は真空蒸着法により、各ソースドレイン拡散層８の上面に選択的に例えばニッケルからなる金属膜を堆積し、堆積した金属膜に対してシリサイド化を図る熱処理を行なって、各ソースドレイン拡散層８の上部に金属シリサイド層９を形成する。このとき、第１のゲート電極６ｐ、第２のゲート電極６ｎ及び各ダミーゲート１０上にも金属シリサイド層が形成されるが図示は省略してある。
【００７９】
次に、図８（ｃ）及び図８（ｄ）に示すように、低圧ＣＶＤ（ＬＰ−ＣＶＤ）法により、半導体基板１の上に、それぞれサイドウォール７が形成されたゲートポリシリコン膜６（各ゲート電極６ｐ、６ｎ）及びダミーゲート１０を含む全面にわたって膜厚が３０ｎｍの窒化シリコンからなるライナ膜１１を堆積する。
【００８０】
このように、第１の実施形態に係る半導体回路装置の製造方法によると、ＰＭＩＳトランジスタ４０を構成する第１のゲート電極６ｐの両側方にダミーゲート１０を所定の距離（０．５μｍ）以内に間隔をおいて配置される。一方、ＮＭＩＳトランジスタ５０を構成する第２のゲート電極６ｎの両側方にはダミーパターン１０が所定の距離以内の領域には配置されない。これにより、ＰＭＩＳトランジスタ４０及びダミーゲート１０並びにＮＭＩＳトランジスタ５０が、引っ張り内部応力を有するライナ膜１１で覆われることにより、ＰＭＩＳトランジスタ４０及びＮＭＩＳトランジスタ５０に対して共に高い電流駆動能力を得られる半導体回路装置のセルを製造することが可能となる。
【００８１】
このように、第１の実施形態においては、ライナ膜１１をエッチストップ膜としての機能の他に、その内部応力を利用してＭＩＳトランジスタの動作特性を向上させる機能を付与することができる。
【００８２】
なお、ライナ膜１１となる窒化シリコン膜の成膜法として、ＬＰ−ＣＶＤ法に代えてプラズマＣＶＤ法を用いると、ライナ膜は圧縮内部応力を持つ。このため、本実施形態に係るダミーゲート１０は、ＮＭＩＳトランジスタ５０においてライナ膜平坦部の長さが所定の距離以下となるように配置し、一方、ＰＭＩＳトランジスタ４０においては配置しないか、配置する場合にはライナ膜平坦部の長さが所定の距離を超える位置に配置する必要がある。
【００８３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８４】
第２の実施形態においては、本発明の第１の実施形態に係る半導体回路装置の動作をシミュレーションする回路シミュレーション環境について説明する。ここでは、回路シミュレーションを行なうのに必要なＭＩＳトランジスタモデル、該ＭＩＳトランジスタモデルのパラメータ抽出方法及び回路情報を記述するネットリストについて説明する。
【００８５】
まず、回路シミュレーション環境について説明する。ライナ膜平坦部の長さ及びシリサイド長によるＭＩＳトランジスタの特性変化は、図２及び図３に示した通りである。すなわち、ライナ膜１１に引っ張り応力を有する窒化シリコンを用いる場合には、ＰＭＩＳトランジスタにあっては、ライナ膜平坦部の長さを所定の距離以下とすることにより、その電流駆動能力を向上することができる。同様に、ＰＭＩＳトランジスタにあっては、ソースドレイン拡散層上部のシリサイド長を所定の距離以下とすることにより、その電流駆動能力を向上することができる。この特性変化を、ライナ膜平坦部の長さ及びシリサイド長を変数とした電流特性式としてモデル化し、ＭＩＳトランジスタモデルに組み込むことにより、ライナ膜平坦部の長さ及びシリサイド長を変数に持つＭＩＳトランジスタの電気特性のシミュレーションが可能となる。
【００８６】
半導体回路装置の設計データであるマスクレイアウトデータからは、ＭＩＳトランジスタを構成するゲート電極の両側方に、ダミーゲートを含む他のゲートポリシリコン膜が配置されるか否かを判定し、配置される場合には該ゲート電極と他のゲートポリシリコン膜との距離からライナ膜平坦部の長さを抽出し、配置されない場合には無限大に相当する基準値をネットリストに付加して出力することが可能となる。
【００８７】
また、ゲート電極と他のゲートポリシリコン膜との間に活性領域の端部が存在する否かを判定し、存在する場合にはゲート電極と活性領域の端部との距離からシリサイド長を抽出し、存在しない場合にはゲート電極と他のゲートポリシリコン膜との距離からシリサイド長を抽出し、いずれか一方をネットリストに付加して出力することが可能となる。
【００８８】
このライナ膜平坦部の長さ及びシリサイド長が付加されたＭＩＳトランジスタモデルとネットリストとを組み合わせることによって、半導体回路装置の回路シミュレーションによる、ライナ膜平坦部及びシリサイド長が考慮された高精度な半導体回路装置の設計が可能となる。以下、具体的に説明する。
【００８９】
以下に示す式（１）は本発明に係るＭＩＳトランジスタモデルのドレイン電流を表わす電気特性式である。
【００９０】
Ｉd ＝ｆ(Ｖd，Ｖg，Ｖs，Ｖb，Ｌ，Ｗ，Ｔ，Ｓ）……（１）
ここで、Ｖd はドレイン電圧を、Ｖg はゲート電圧を、Ｖs はソース電圧を、Ｖb は基板電圧を、Ｌはゲート長を、Ｗはゲート幅を、Ｔはライナ膜平坦部の長さを、Ｓはシリサイド長をそれぞれ表わしている。このように、第２の実施形態に係る半導体回路装置のシミュレーション方法においては、ライナ膜平坦部の長さＴとシリサイド長Ｓとを電気特性式の変数に追加してドレイン電流量を変化させることにより、ＭＩＳトランジスタのドレイン電流特性におけるライナ膜平坦部の長さ及びシリサイド長依存性を表わすことができる。
【００９１】
図９（ａ）及び図９（ｂ）は本発明の第２の実施形態に係るＭＩＳトランジスタモデルにおけるモデルパラメータを抽出する抽出対象のレイアウトパターンの一例を示している。図９において、図１（ａ）と同一の構成部材には同一の符号を付している。ここでは、図９（ａ）に示すトランジスタモデルを第１のＰＭＩＳトランジスタモデル４０１とし、
図９（ｂ）に示すトランジスタモデルを第２のＰＭＩＳトランジスタモデル４０２とする。第１のＰＭＩＳトランジスタモデル４０１と第２のＰＭＩＳトランジスタモデル４０２との相違点は、各ＰＭＩＳトランジスタモデル４０１、４０２における第１のゲート電極６ｐの側面と、該第１のゲート電極６ｐの両側方に間隔をおいて配置されたダミーゲート１０の側面との距離である。すなわち、ライナ膜平坦部の長さＴが両者では異なっており、図９（ｂ）の距離ＴＬの方が、図９（ａ）の距離ＴＳよりも長い。ここで、距離ＴＳ及びＴＬが第１のゲート電極６ｐ及びダミーゲート１０との両側面から離れた位置で定義されているのは、サイドウォール７の厚さを考慮しているためである。
【００９２】
例えば、ＰＭＩＳトランジスタモデル式におけるパラメータの抽出には、ＰＭＩＳトランジスタモデルの電気特性の測定が必要であり、図９（ａ）及び図９（ｂ）に示した２つのＰＭＩＳトランジスタモデル４０１、４０２のパラメータ抽出用パターンから、ライナ膜平坦部の長さＴのみを変数としたＰＭＩＳトランジスタの電気特性の測定が可能となる。
【００９３】
図９（ｃ）は図９（ａ）及び図９（ｂ）に示す各ＰＭＩＳトランジスタモデルのモデルパラメータ抽出用のレイアウトパターンを用いて行なったパラメータ抽出結果を表わすグラフである。実線のグラフがＰＭＩＳトランジスタモデルの電気特性を表わしている。図９（ｃ）において、ドレイン電流Ｉd の数値が基準値の１００を示すレイアウトパターンが図９（ｂ）と対応しており、残りの４つのプロットが、図９（ａ）に示すレイアウトパターンにおけるライナ膜平坦部の長さを４通りに変えながら測定した結果を表わしている。
【００９４】
なお、第２の実施形態においては、ライナ膜平坦部の長さＴ及びシリサイド長Ｓの基準寸法を、図２及び図３に示した電気特性により２μｍとしたが、適用する半導体回路装置の電気特性に応じて基準値を設定することができる。
【００９５】
また、第２の実施形態においては、ＰＭＩＳトランジスタの特性を測定するパターン例を示したが、ＮＭＩＳトランジスタに対しても同様に、モデルパラメータ抽出パターンを作成して、ＮＭＩＳトランジスタモデルパラメータを抽出することができる。
【００９６】
このように、第２の実施形態によると、ＭＩＳトランジスタにおけるライナ膜平坦部の長さＴ及びシリサイド長Ｓを変数とした電気特性を測定可能なパターンから測定し、その後の工程で得られた電気特性の測定結果に、本実施形態に係るＭＩＳトランジスタモデルの電気特性を適用（合わせ込み）することにより、ＭＩＳトランジスタモデルに対してライナ膜平坦部の長さＴ及びシリサイドの長さＳ依存性を付与することができる。
【００９７】
なお、シリサイド長のデータは必ずしも、電気特性式及びネットリストに追加する必要はない。
【００９８】
図１０は本発明の第２の実施形態に係る半導体回路装置を構成する各素子の特性情報及び接続情報を示す回路シミュレーション用ネットリストの一例を示している。図１０に示すネットリスト２５において、「Ｍ」で始まる行は、ＭＩＳトランジスタの記述であることを示しており、左から順に、ＭＩＳトランジスタ識別情報、ドレイン、ゲート、ソース、基板の各端子接続情報、ＭＩＳトランジスタモデル名、ゲート幅、ゲート長、ライナ膜平坦部の長さ及びシリサイド長を示している。ここで、ゲート幅、ゲート長、ライナ膜平坦部の長さ及びシリサイド長に付した単位「ｕ」は「μｍ」を表わす。
【００９９】
図１０に示すネットリスト２５によると、式（１）に示すＭＩＳトランジスタモデルに、ライナ膜平坦部の長さ及びシリサイド長を変数として与えることができる。これにより、ライナ膜平坦部の長さ及びシリサイド長を考慮したＭＩＳトランジスタモデル及びネットリストによって、半導体回路装置の設計工程において、ライナ膜平坦部の長さ及びシリサイド長を考慮した高精度な回路シミュレーションを実現することが可能となる。
【０１００】
図１１は本発明の第２の実施形態に係る回路情報抽出装置のブロック構成を示している。図１１に示すように、第２の実施形態に係る回路情報抽出装置２０は、半導体回路装置のマスクレイアウトデータ２４を入力として、回路素子認識部２１によりＭＩＳトランジスタを認識する。続いて、ライナ膜平坦部の長さ及びシリサイド長をそれぞれ抽出する長さ寸法抽出部２２により抽出して、ライナ膜平坦部の長さをパラメータＴとして得ると共に、シリサイド長をパラメータＳとして得る。続いて、回路素子認識部２１によって認識されたＭＩＳトランジスタの各端子接続情報及びトランジスタサイズと、長さ寸法抽出部２２によって抽出されたライナ膜平坦部の長さＴ及びシリサイド長Ｓとを、図１０に示したようにネットリスト２５に出力する。
【０１０１】
ここで、長さ寸法抽出部２２の動作について説明する。
【０１０２】
長さ寸法抽出部２２は、半導体回路装置のマスクレイアウトデータ２４から、回路素子認識部２１により認識されたＭＩＳトランジスタのゲート電極の両側方に、ダミーゲートを含む他のゲートポリシリコン膜が配置されるか否かを判定し、配置される場合には該ゲート電極と他のゲートポリシリコン膜との距離からライナ膜平坦部の長さＴを抽出する。配置されない場合には無限大と対応する基準値（例えば２μｍ）をネットリスト２５に付加して出力する。次に、ゲート電極と他のゲートポリシリコン膜との間に活性領域の端部が存在する否かを判定し、存在する場合には該ゲート電極と活性領域の端部との距離からシリサイド長を抽出し、存在しない場合には該ゲート電極と他のゲートポリシリコン膜との距離からシリサイド長Ｓを抽出して、いずれか一方をネットリスト２５に付加して出力する。
【０１０３】
このように、第２の実施形態に係る回路情報抽出装置２０によると、半導体回路装置のマスクレイアウトデータ２４から、ＭＩＳトランジスタのライナ膜平坦部の長さＴ及びシリサイド長Ｓを付加したネットリスト２５を機械的に得ることができる。
【０１０４】
なお、回路素子認識部２１は、公知のＬＰＥを用いることができる。但し、回路素子認識部２１は、マスクレイアウトデータ２４のデータ量が少ない場合には、必ずしも必要ではない。
【産業上の利用可能性】
【０１０５】
本発明に係る半導体回路装置及びその製造方法は、ＰＭＩＳ及びＮＭＩＳトランジスタに共に高い電流駆動能力を得られるため、より高性能な半導体回路装置を得ることができ、本発明に係る半導体回路装置のシミュレーション方法は、本発明に係る半導体回路装置を対象とするシミュレーション環境を実現できるため、本発明の半導体回路装置の最適設計を高精度に実現することができるという効果を有し、設計レイアウトの最適化によりトランジスタの能力を向上する半導体回路装置、その製造方法及びそのシミュレーション方法等として有用である。
【図面の簡単な説明】
【０１０６】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体回路装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図であり、（ｃ）はＩｃ−Ｉｃ線における断面図である。
【図２】本発明の第１の実施形態に係る半導体回路装置におけるドレイン電流特性のライナ膜平坦部の長さ依存性を示すグラフである。
【図３】本発明の第１の実施形態に係る半導体回路装置におけるドレイン電流特性のシリサイド長依存性を示すグラフである。
【図４】本発明の第１の実施形態の第１変形例に係る半導体回路装置を示す平面図である。
【図５】本発明の第１の実施形態の第２変形例に係る半導体回路装置を示す平面図である。
【図６】本発明の第１の実施形態の第３変形例に係る半導体回路装置を示す平面図である。
【図７】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体回路装置の製造方法を示す工程順の断面図である。
【図８】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体回路装置の製造方法を示す工程順の断面図である。
【図９】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体回路装置の回路シミュレーションに用いるＭＩＳトランジスタモデルにおけるモデルパラメータを抽出するレイアウトパターンの一例を示しス平面図である。（ｃ）は（ａ）及び（ｂ）により得られたトランジスタモデルの特性を示すグラフである。
【図１０】本発明の第２の実施形態に係る半導体回路装置のシミュレーション方法に用いるネットリストである。
【図１１】本発明の第２の実施形態に係る半導体回路装置のシミュレーション方法を実現する回路情報抽出装置を示すブロック図である。
【図１２】従来例に係る半導体回路装置を示す断面図である。
【符号の説明】
【０１０７】
１ 半導体基板
２ 素子分離領域
３ 第１の活性領域
４ 第２の活性領域
５ ゲート絶縁膜
６ ゲートポリシリコン膜
６ｐ 第１のゲート電極
６ｎ 第２のゲート電極
６ｐ１ 第１のゲート電極
６ｐ２ 第２のゲート電極
６ｎ１ 第３のゲート電極
６ｎ２ 第４のゲート電極
７ サイドウォール
８ ソースドレイン拡散層
９ 金属シリサイド層
１０ ダミーゲート
１１ ライナ膜（絶縁膜）
１２ ゲートコンタクト
１３ ソースドレインコンタクト
４０ ＰＭＩＳトランジスタ
４０Ａ 第１のＰＭＩＳトランジスタ
４０Ｂ 第２のＰＭＩＳトランジスタ
５０ ＮＭＩＳトランジスタ
５０Ａ 第１のＰＭＩＳトランジスタ
５０Ｂ 第２のＰＭＩＳトランジスタ
４０１ 第１のＰＭＩＳトランジスタモデル
４０２ 第２のＰＭＩＳトランジスタモデル
【技術分野】
【０００１】
本発明は、設計レイアウトの最適化によりトランジスタの能力を向上する半導体回路装置、その製造方法及びそのシミュレーション方法に関する。
【背景技術】
【０００２】
近年、マイクロプロセッサに代表される大規模集積化回路（ＬＳＩ：Large Scale Integrated Circuit）は、一般にセルと呼ばれ、それぞれ基本機能を持つ複数の単位回路を組み合わせることにより構成されている。ＬＳＩ回路の高性能化及び高集積化に伴い、該ＬＳＩ回路の根幹を成すセルの回路設計を高精度に行なうためのコンピュータ援用設計（ＣＡＤ：Computer Aided Design）ツールの役割が重要度を増してきている。
【０００３】
設計精度に深く関わるＣＡＤツールの１つに回路シミュレータがある。回路シミュレータは、設計されたセル及びＬＳＩ回路を対象として、ＭＩＳ(metal insulator semicondoctor）トランジスタ、容量素子及び抵抗素子等の各素子の接続情報、並びにトランジスタサイズすなわちトランジスタ幅とトランジスタ長、容量値及び抵抗値等の各素子の特性情報を含むネットリストに基づいて、実際に製造されたセル及びＬＳＩ回路の動作を想定したシミュレーションを行なう。
【０００４】
ネットリストは、例えば、設計されたセルのマスクレイアウトデータから、配置された各素子の特性情報と接続情報とを回路情報抽出装置（ＬＰＥ：layout parameter extractor）によって抽出することにより生成される。
【０００５】
ＭＩＳトランジスタの特性情報として、ＭＩＳトランジスタの複雑な電気特性を回路シミュレータ上で高精度に再現するために、数多くの電気特性式（以下、トランジスタモデルと呼ぶ。）が開発されている。このトランジスタモデルにより、所望のトランジスタの特性を再現するには、該トランジスタモデルに含まれるモデルパラメータを所望のトランジスタの特性に合わせて最適化する（以下、モデルパラメータの抽出と呼ぶ。）必要がある。
【特許文献１】特開２０００−１１２１１４号公報
【特許文献２】特開２００３−２６４２４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、近年の半導体回路装置の微細化されたＭＩＳトランジスタの製造プロセスにおいては、特許文献２に示されているように、素子分離膜である例えばトレンチ素子分離（ＳＴＩ：shallow trench isolation）により生じる応力によって、素子の特性が変動するように、従来のＭＩＳトランジスタにおける電流駆動能力の決定要因であったトランジスタ幅Ｗとトランジスタ長Ｌとのスケーリングだけでは、ＭＩＳトランジスタの電流駆動能力を決定することができないという問題がある。
【０００７】
ＳＴＩによる応力と同様に、ＭＩＳトランジスタの電流駆動能力を決定する要因を突き止めなければ、レイアウトに起因した特性ばらつきが増大し、また、回路シミュレーションの誤差が増大するため、半導体回路装置の適切な設計が困難となる。
【０００８】
例えば、ＳＴＩによる応力以外にも、ＭＩＳトランジスタはそれを構成する材料によって、チャネル領域に種々のストレス（応力）が掛かっていることが知られている。このストレスのうちのいくつかを図１２を用いて説明する。図１２に示すように、シリコンからなる半導体基板１０１の上部に形成されたＳＴＩからなる素子分離領域１０２により区画されてなる活性領域の上には、ゲート絶縁膜１０３を介在させたポリシリコンからなるゲート電極１０４と、該ゲート電極１０４の両側面上に形成された絶縁性のサイドウォール１０５とが形成されている。半導体基板１０１の活性領域におけるゲート電極１０４の両側方には、ソースドレイン拡散層１０６が形成され、該ソースドレイン拡散層１０６の上部にはシリサイド層１０７が形成されている。また、半導体基板１０１の主面上には、ゲート電極１０４及びサイドウォール１０５を含む前面にわたって絶縁膜１０８が形成されている。
【０００９】
絶縁膜１０８は、例えばゲート電極１０４又はソースドレイン拡散層１０６と上層配線とを電気的に接続するためのコンタクトホールを層間絶縁膜（図示せず）に形成する際のエッチング時のエッチストップ膜として形成される。このようなトランジスタの全体を被覆して形成される絶縁膜１０８によっても、チャネル領域１０１ａに対してストレスが掛かる。絶縁膜１０８はその組成によってストレスの性質が異なるが、近年の半導体回路装置に用いられるシリコン窒化膜の場合は、一般にチャネル領域１０１ａのゲート長方向（２つのソースドレイン拡散層１０６を結ぶ方向）に対して引っ張りストレスが生じる。このとき、絶縁膜１０８に窒化シリコンを用いた場合の絶縁膜１０８によるチャネル領域１０１ａに対する引っ張りストレスは、絶縁膜１０８におけるソースドレイン拡散層１０６の上側からゲート長方向に連続する平坦部分が長い程大きい。
【００１０】
また、ポリシリコンからなるゲート電極１０４及びシリコンからなるソースドレイン拡散層１０６の各抵抗値を低減するために用いられるシリサイド技術においても、シリサイド層１０７によってチャネル領域１０１ａに引っ張りストレスが生じる。このシリサイド層１０７によるチャネル領域１０１ａに対する引っ張りストレスは、シリサイド層１０７のゲート長方向の寸法が長い程大きい。
【００１１】
本発明は、前記従来の問題を解決し、半導体製造プロセスを変更することなく、レイアウト変更によって、半導体回路装置を構成するトランジスタの電流駆動能力をＰＭＩＳトランジスタ及びＮＭＩＳトランジスタでそれぞれ最適化できると共に、本発明の半導体回路装置に適用可能なシミュレーション環境を得られるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、半導体回路装置のＭＩＳトランジスタを覆う絶縁膜を、ＰＭＩＳトランジスタにのみ活性領域上にゲート長方向に連続する平坦部分の長さを所定の範囲以下とする構成とする。
【００１３】
具体的に、本発明に係る第１の半導体回路装置は、半導体基板に形成された第１の活性領域及び該第１の活性領域の上に形成された第１のゲート電極を有するＰＭＩＳトランジスタと、半導体基板に形成され、第１の活性領域と間隔をおいて形成された第２の活性領域及び該第２の活性領域の上に形成された第２のゲート電極を有するＮＭＩＳトランジスタと、半導体基板上における第１のゲート電極の両側方で且つ該第１のゲート電極の側面から第１の所定の距離以内の領域にそれぞれ形成されたダミーパターンと、半導体基板の上にＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように形成され、応力を有する絶縁膜とを備え、ダミーパターンは、第２のゲート電極の両側方における第１の所定の距離以内の領域には形成されていないことを特徴とする。
【００１４】
第１の半導体回路装置によると、ＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆う絶縁膜に対して、ＰＭＩＳトランジスタにのみ第１の活性領域上にゲート長方向に連続する平坦部分の長さが第１の所定の距離以内となる。さらに、ダミーパターンはＮＭＩＳトランジスタを構成する第２のゲート電極の両側方における第１の所定の距離以内の領域には形成されていない。これにより、後述するように、ＰＭＩＳトランジスタにおいては、絶縁膜の平坦部分がゲート長方向に第１の所定の距離と比べて等しいか小さくなるため、ＰＭＩＳトランジスの電流駆動能力が向上する。一方、ＮＭＩＳトランジスタにおいては、絶縁膜の平坦部分がゲート長方向に第１の所定の距離と比べて大きくなるため、ＮＭＩＳトランジスの電流駆動能力が向上する。
【００１５】
第１の半導体回路装置において、ダミーパターンは、各ゲート電極の機能を持たないダミーゲートパターンであり且つ電気的に浮遊状態にあることが好ましい。
【００１６】
また、第１の半導体回路装置において、ダミーパターンは、各ゲート電極の機能を持たないダミーゲートパターンであり且つ電源端子と接続されていることが好ましい。
【００１７】
第１の半導体回路装置において、第１の活性領域及び第２の活性領域は平面方形状であって、且つ、第１の活性領域における第１のゲート電極の側方に位置する領域及び第２の活性領域における第２のゲート電極の側方に位置する領域の各上部はシリサイド化されており、第１のゲート電極の一側面と第１の活性領域における一側面と対向する辺との距離は第２の所定の距離以下であり、第２のゲート電極の一側面と第２の活性領域における一側面と対向する辺との距離は第２の所定の距離よりも大きいことが好ましい。
【００１８】
本発明に係る第２の半導体回路装置は、半導体基板に形成された第１の活性領域、並びに該第１の活性領域の上に互いに間隔をおいて形成された第１のゲート電極及び第２のゲート電極を有するＰＭＩＳトランジスタと、半導体基板に形成され、第１の活性領域と間隔をおいて形成された第２の活性領域及び該第２の活性領域の上に互いに間隔をおいて形成された第３のゲート電極及び第４のゲート電極を有するＮＭＩＳトランジスタと、半導体基板上における第１のゲート電極に対する第２のゲート電極の反対側の領域で且つ第１のゲート電極の側面から第１の所定の距離以内の領域に形成された第１のダミーパターンと、半導体基板上における第２のゲート電極に対する第１のゲート電極の反対側の領域で且つ第２のゲート電極の側面から第１の所定の距離以内の領域に形成された第２のダミーパターンと、半導体基板の上にＰＭＩＳトランジスタ、ＮＭＩＳトランジスタ、第１のダミーパターン及び第２のダミーパターンを覆うように形成され、応力を有する絶縁膜とを備え、第１のダミーパターン及び第２のダミーパターンは、第３のゲート電極及び第４のゲート電極における互いに対向する対抗面の反対側の側面から第１の所定の距離以内の領域には形成されていないことを特徴とする。
【００１９】
第２の半導体回路装置によると、２本のゲート電極を互いに間隔をおいて併置されたＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆う絶縁膜に対して、ＰＭＩＳトランジスタにのみ外側に設けられた第１及び第２のダミーパターンによって、第１の活性領域上にゲート長方向に連続する平坦部分の長さが第１の所定の距離以内となる。さらに、第１及び第２のダミーパターンはＮＭＩＳトランジスタを構成する第３及び第４のゲート電極における外側の両側方の第１の所定の距離以内の領域には形成されていない。これにより、ＰＭＩＳトランジスタにおいては、絶縁膜の平坦部分がゲート長方向に第１の所定の距離と比べて等しいか小さくなるため、ＰＭＩＳトランジスの電流駆動能力が向上する。一方、ＮＭＩＳトランジスタにおいては、絶縁膜の平坦部分がゲート長方向に第１の所定の距離と比べて大きくなるため、ＮＭＩＳトランジスの電流駆動能力が向上する。
【００２０】
第２の半導体回路装置において、第１のゲート電極と第１のダミーパターンとの間隔及び第２のゲート電極と第２のダミーパターンとの間隔は、第１のゲート電極と第２のゲート電極との間隔と同一であることが好ましい。
【００２１】
第２の半導体回路装置において、第１のダミーパターン及び第２のダミーパターンは、各ゲート電極の機能を持たないダミーゲートパターンであり且つ電気的に浮遊状態にあることが好ましい。
【００２２】
また、第２の半導体回路装置において、第１のダミーパターン及び第２のダミーパターンは、各ゲート電極の機能を持たないダミーゲートパターンであり且つ電源端子と接続されていることが好ましい。
【００２３】
第２の半導体回路装置において、第１の活性領域及び第２の活性領域は、平面方形状であって、且つ、第１の活性領域における第１のゲート電極及び第２のゲート電極の側方に位置する領域、及び第２の活性領域における第３のゲート電極及び第４のゲート電極の側方に位置する領域の各上部はシリサイド化されており、第１のゲート電極及び第２のゲート電極における互いの対向側面の反対側の各側面と第１の活性領域における各側面とそれぞれ対向する辺との距離はそのいずれもが第２の所定の距離以下であり、第３のゲート電極及び第４のゲート電極における互いの対向側面の反対側の各側面と第２の活性領域における各側面とそれぞれ対向する辺との距離はそのいずれもが第２の所定の距離よりも大きいことが好ましい。
【００２４】
第１又は第２の半導体回路装置において、絶縁膜が有する応力は引っ張り内部応力であることが好ましい。
【００２５】
この場合に、絶縁膜はシリコン窒化膜であることが好ましい。
【００２６】
第１又は第２の半導体回路装置において、第１の所定の距離及び第２の所定の距離は、それぞれ０．５μｍであることが好ましい。
【００２７】
本発明に係る第１の半導体回路装置の製造方法は、少なくとも上部にシリコンからなる半導体層を有する半導体基板の上部に素子分離絶縁膜を形成することにより、素子分離絶縁膜により区画された第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域及び第２の活性領域の上に、ゲート絶縁膜及びゲート電極形成用の導電膜を順次形成する工程（ｂ）と、導電膜に対してパターニングを行なって、第１の活性領域の上に、導電膜から、第１のゲート電極と、該第１のゲート電極の両側方で且つ該第１のゲート電極の側面から第１の所定の距離以内の領域にダミーゲートパターンとを形成すると共に、第２の活性領域の上に第２のゲート電極を形成する工程（ｃ）と、第１のゲート電極及び第２のゲート電極をマスクとして、第１の活性領域及び第２の活性領域に不純物イオンを注入して、第１の活性領域及び第２の活性領域にそれぞれソースドレイン拡散層を形成することにより、第１の活性領域にＰＭＩＳトランジスタを形成すると共に、第２の活性領域にＮＭＩＳトランジスタを形成する工程（ｄ）と、半導体基板の上にＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように、応力を有する絶縁膜を形成する工程（ｅ）とを備え、工程（ｃ）において、第２のゲート電極の両側方における第１の所定の距離以内の領域には前記ダミーゲートパターンが形成されないことを特徴とする。
【００２８】
第１の半導体回路装置の製造方法は、工程（ｃ）において、導電膜をパターニングした後、第１のゲート電極及び第２のゲート電極の各側面上に絶縁性のサイドウォールを形成する工程を含むことが好ましい。
【００２９】
本発明に係る第２の半導体回路装置の製造方法は、少なくとも上部にシリコンからなる半導体層を有する半導体基板の上部に素子分離絶縁膜を形成することにより、素子分離絶縁膜により区画された第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域及び第２の活性領域の上に、ゲート絶縁膜及びゲート電極形成用の導電膜を順次形成する工程（ｂ）と、導電膜に対してパターニングを行なって、第１の活性領域の上に、導電膜から、互いに間隔をおいて並行に延びる第１のゲート電極及び第２のゲート電極と、第１のゲート電極に対して第２のゲート電極の反対側の領域で且つ第１のゲート電極の側面から所定の距離以内の領域に第１のダミーゲートパターンと、第２のゲート電極に対して第１のゲート電極の反対側の領域で且つ第２のゲート電極の側面から所定の距離以内の領域に第２のダミーゲートパターンとを形成すると共に、第２の活性領域の上に、導電膜から互いに間隔をおいて並行に延びる第３のゲート電極及び第４のゲート電極を形成する工程（ｃ）と、第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極をマスクとして、第１の活性領域及び第２の活性領域に不純物イオンを注入して、第１の活性領域及び第２の活性領域にそれぞれソースドレイン拡散層を形成することにより、第１の活性領域にＰＭＩＳトランジスタを形成すると共に、第２の活性領域にＮＭＩＳトランジスタを形成する工程（ｄ）と、半導体基板の上にＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように、応力を有する絶縁膜を形成する工程（ｅ）とを備え、工程（ｃ）において、第３のゲート電極及び第４のゲート電極における互いに対向する対抗面の反対側の側面から所定の距離以内の領域には第１のダミーパターン及び第２のダミーパターンが形成されないことを特徴とする。
【００３０】
第２の半導体回路装置の製造方法は、工程（ｃ）において、導電膜をパターニングした後、第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極の各側面上にそれぞれ絶縁性のサイドウォールを形成する工程を含むことが好ましい。
【００３１】
第２の半導体回路装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、ソースドレイン拡散層の上に金属膜を堆積した後、堆積した金属膜に対して熱処理を行なうことにより、ソースドレイン拡散層の上部を金属シリサイド化する工程（ｆ）をさらに備えていることが好ましい。
【００３２】
第１又は第２の半導体回路装置の製造方法において、絶縁膜は引っ張り内部応力を有する窒化膜であることが好ましい。
【００３３】
本発明に係る半導体回路装置のシミュレーション方法は、ＭＩＳトランジスタを含む半導体回路装置の動作をシミュレーションする半導体回路装置のシミュレーション方法を対象とし、電気特性式を作成する際に、ＭＩＳトランジスタを構成する第１のゲート電極の少なくとも一方の側方に第２のゲート電極又はダミーゲートパターンが配置される場合は、第１のゲート電極と第２のゲート電極又はダミーゲートパターンとの間の距離を変数として電気特性式に付加し、一方、第１のゲート電極の側方に第２のゲート電極及びダミーゲートパターンが配置されない場合は、第１のゲート電極と第２のゲート電極又はダミーゲートパターンとの間の距離を無限大と仮定した変数を電気特性式に付加する工程（ａ）と、半導体回路装置に含まれる複数の素子における素子特性及び接続情報が記述されたネットリストを作成する際に、第１のゲート電極の側方に第２のゲート電極又はダミーゲートパターンが配置される場合は、第１のゲート電極と第２のゲート電極又はダミーゲートパターンとの間の距離を抽出し、一方、第１のゲート電極の側方に第２のゲート電極及びダミーゲートパターンが配置されない場合は、第１のゲート電極と第２のゲート電極又はダミーゲートパターンとの間の距離を無限大と仮定して抽出し、抽出した距離をネットリストに付加する工程（ｂ）と、第１のゲート電極と第２のゲート電極又はダミーパターンとの距離が付加された電気特性式及びネットリストを用いて、ＭＩＳトランジスタの動作シミュレーションを行なう工程（ｃ）とを備えていることを特徴とする。
【００３４】
本発明の半導体回路装置のシミュレーション方法によると、工程（ａ）において、第１のゲート電極の少なくとも一方の側方に第２のゲート電極又はダミーゲートパターンが配置される場合は、それらの間の距離を変数として電気特性式に付加し、一方、第２のゲート電極及びダミーゲートパターンが配置されない場合は、それらの間の距離を無限大と仮定した変数を電気特性式に付加する。また、工程（ｂ）において、第１のゲート電極の側方に第２のゲート電極又はダミーゲートパターンが配置される場合は、それらの間の距離を抽出し、一方、第２のゲート電極及びダミーゲートパターンが配置されない場合は、それらの間の距離を無限大と仮定して抽出し、抽出した距離をネットリストに付加する。これにより、ＭＩＳトランジスタを覆う絶縁膜の平坦部分の長さを考慮したＭＩＳトランジスタモデル及びネットリストによって、半導体回路装置に対して高精度の回路シミュレーションを実現することが可能となる。
【００３５】
本発明の半導体回路装置のシミュレーション方法は、ＭＩＳトランジスタを構成するソース拡散層及びドレイン拡散層が金属シリサイド化される場合において、工程（ａ）は、金属シリサイド化されたソース拡散層及びドレイン拡散層における各ゲート長方向の長さを変数として電気特性式に付加する工程を含み、工程（ｂ）は、金属シリサイド化されたソース拡散層及びドレイン拡散層における各ゲート長方向の長さを抽出し、抽出した長さ寸法をネットリストに付加する工程を含むことが好ましい。
【００３６】
本発明の半導体回路装置のシミュレーション方法は、工程（ｃ）よりも前に、無限大として仮定された変数を有限の基準値に置き換える工程（ｄ）をさらに備えていることが好ましい。
【００３７】
本発明の半導体回路装置のシミュレーション方法において、基準値は２μｍであることが好ましい。
【発明の効果】
【００３８】
本発明に係る半導体回路装置によると、ＰＭＩＳトランジスタ及びＮＭＩＳトランジスタに共に高い電流駆動能力を得られるため、より高性能な半導体回路装置を得ることができる。
【００３９】
本発明に係る半導体回路装置のシミュレーション方法によると、本発明に係る半導体回路装置を対象とするシミュレーション環境を実現できるため、本発明の半導体回路装置の最適設計を高精度に実現することができる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４１】
図１（ａ）〜図１（ｃ）は本発明の第１の実施形態に係る半導体回路装置であって、相補型ＭＩＳ（ＣＭＩＳ）からなるセルであって、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線におけるＰＭＩＳトランジスタ４０を含む領域の断面構成を示し、（ｃ）は（ａ）におけるＩｃ−Ｉｃ線におけるＮＭＩＳトランジスタ５０を含む領域の断面構成を示している。
【００４２】
図１（ａ）〜図１（ｃ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１の主面上には、ＳＴＩからなる素子分離領域２によって囲まれてなり、ＰＭＩＳトランジスタ４０を構成する平面方形状の第１の活性領域３と、ＮＭＩＳトランジスタ５０を構成する平面方形状の第２の活性領域４とがその対向辺同士を互いに平行に且つ間隔をおいて形成されている。
【００４３】
第１の活性領域３及び第２の活性領域４の上には、ＰＭＩＳトランジスタ４０用の第１のゲート電極６ｐ及びＮＭＩＳトランジスタ５０用の第２のゲート電極６ｎを構成する幅がＬのゲートポリシリコン膜６が、第１の活性領域３及び第２の活性領域４の各中央部分の上をその対向辺と直交し且つ素子分離領域２の上に跨るように形成されている。なお、第１のゲート電極６ｐはｐ型のポリシリコン膜からなり、第２のゲート電極６ｎはｎ型のポリシリコン膜からなる。
【００４４】
図１（ａ）及び図１（ｂ）に示すように、素子分離領域２上で且つ第１の活性領域３における第１のゲート電極６ｐとそれぞれ平行な対向辺の外側には、幅がＬのゲートポリシリコンからなるダミーゲート１０が形成されている。
【００４５】
図１（ｂ）及び図１（ｃ）に示すように、第１のゲート電極６ｐ及び第２のゲート電極６ｎと第１の活性領域３及び第２の活性領域４との間には、それぞれ酸化シリコン（ＳｉＯ2 ）からなるゲート絶縁膜５が形成されている。また、ゲートポリシリコン膜６及びダミーゲート１０の各側面上には酸化シリコン又は窒化シリコン（Ｓｉ3Ｎ4）からなるサイドウォール７がそれぞれ形成されている。
【００４６】
第１の活性領域３及び第２の活性領域４の上部における各ゲート電極６ｐ、６ｎの両側方部分には、ソースドレイン拡散層８がそれぞれイオン注入により形成されており、各ソースドレイン拡散層８の上部には、金属シリサイド層９がそれぞれ形成されている。ここで、シリサイド用の金属にはニッケル又はコバルト等を用いることができる。ここで、ＰＭＩＳトランジスタ４０のソースドレイン拡散層８はｐ型のソースドレイン拡散層であり、ＮＭＩＳトランジスタ５０のソースドレイン拡散層８はｎ型のソースドレイン拡散層である。
【００４７】
ＰＭＩＳトランジスタ４０、ＮＭＩＳトランジスタ５０及び各ダミーゲート１０は、例えば引っ張り内部応力を有する窒化シリコンからなるライナ膜１１が形成されている。ここで、引っ張り内部応力を有するライナ膜１１とは、該ライナ膜１１がゲート電極直下のゲート長方向のチャネル領域に対して引っ張り応力を印加する応力を有していることを意味する。
【００４８】
また、図１（ａ）に示すように、ゲートポリシリコン膜６における第１の活性領域３及び第２の活性領域４との間の部分にはゲートコンタクト１２が形成され、各ソースドレイン拡散層８の上にはソースドレインコンタクト１３が形成されている。これにより、ＰＭＩＳトランジスタ４０及びＮＭＩＳトランジスタ５０におけるゲート端子、ソース端子及びドレイン端子が図示しない上層配線と接続されている。
【００４９】
以上説明したように、第１の実施形態に係る半導体回路装置は、ゲートポリシリコン膜６が、第１の活性領域３上においては第１のゲート電極６ｐを構成し、第２の活性領域４上においては第２のゲート電極６ｎを構成する。これにより、ＰＭＩＳトランジスタ４０は、第１のゲート電極６ｐによりゲート長がＬとなり、第１の活性領域３によりゲート幅がＷｐとなる。同様に、ＮＭＩＳトランジスタ５０は、第２のゲート電極６ｎによりゲート長がＬとなり、第２の活性領域４によりゲート幅がＷｎとなる。
【００５０】
なお、本実施形態に係る半導体回路装置において、ダミーゲート１０は、ゲート絶縁膜５をその下部に介在させていないことを除いて各ゲート電極６ｐ、６ｎと同一の構造を有している電極パターンであるが、半導体回路装置とは電気的に接続されておらず浮遊状態にある。すなわち、半導体回路装置において、ＰＭＩＳトランジスタ４０及びＮＭＩＳトランジスタ５０のような能動素子若しくは抵抗素子のような受動素子又は素子の一部を構成しないダミーパターンである。
【００５１】
なお、図１（ａ）に示すように、第１の実施形態に係る半導体回路装置は、ダミーゲート１０の側面から第１のゲート電極６ｐの側面までの距離Ａが、該第１のゲート電極６ｐの側面からソースドレインコンタクト１３の中心位置までの距離Ｃの２倍としている。
【００５２】
以下、図１（ｂ）及び図１（ｃ）に基づいて、第１の実施形態に係る半導体回路装置におけるＰＭＩＳトランジスタ４０とＮＭＩＳトランジスタ５０とを比較しながらレイアウトの特徴を説明する。
【００５３】
図１（ｂ）及び図１（ｃ）において、ライナ膜１２におけるソースドレイン拡散層８の上側からゲート長方向に延びる平坦な部分（以下、「ライナ膜平坦部」と略記する。）の長さは、ＰＭＩＳトランジスタ４０の長さＴｐと比べて、ＮＭＩＳトランジスタ５０の長さＴｎの方が長い。すなわち、ＰＭＩＳトランジスタ４０の長さＴｐは、第１のゲート電極６ｐの両側に間隔をおいて配置されたダミーゲート１０によって、ライナ膜平坦部の長さとして制限されている。一方、ＮＭＩＳトランジスタ９０の長さＴｎは、第２のゲート電極６ｎの両側にダミーゲート１０を配置していないため、ライナ膜平坦部が隣接する他のセル（図示せず）にまで続くため、ＰＭＩＳトランジスタ４０と比べて十分に長くなっている。
【００５４】
このように、第１の実施形態によると、ＰＭＩＳトランジスタ４０とＮＭＩＳトランジスタ５０とにおいて、ライナ膜平坦部の長さを容易に且つ確実に調整でき、さらに、ＰＭＩＳトランジスタ４０のライナ膜平坦部の長さをＮＭＩＳトランジスタ５０の場合と比べて短くすることができる。
【００５５】
なお、各ソースドレイン拡散層８の上部に形成された金属シリサイド層１１におけるゲート長方向の長さは、ＰＭＩＳトランジスタ４０はＳｐであり、ＮＭＩＳトランジスタ５０はＳｎであり、これらは同一である。
【００５６】
図２に一般に使用されているチャネル領域の晶帯軸が＜１１０＞方向であるＭＩＳトランジスタにおけるドレイン電流（Ｉｄ）特性のライナ膜平坦部長さ依存性を示す。図２において、横軸はライナ膜平坦部の長さ（単位μｍ）を表わし、縦軸はライナ膜平坦部の基準の長さ（２μｍ）を１００とした場合のドレイン電流特性の変化量を表わしている。図２に示すように、ライナ膜平坦部の長さが短くなる程、●印で示したＰＭＩＳトランジスタ４０はその電流駆動能力が向上し、逆に○印で示したＮＭＩＳトランジスタ５０はその電流駆動能力が低下していることが確認できる。
【００５７】
これは、通常は、ライナ膜１１として窒化シリコンが用いられ、該窒化シリコンの収縮力（引っ張り応力）によって、ＭＩＳトランジスタにおける各ソースドレイン拡散層８の上側からゲート長方向に延びる平坦部分が長い程、ＭＩＳトランジスタのチャネル領域に生じる引っ張り応力が大きくなるからである。図２から分かるように、ゲート長方向の応力によるＭＩＳトランジスタの特性変化は、ＰＭＩＳトランジスタ４０とＮＭＩＳトランジスタ５０とでは変化の方向が反対であり、ＰＭＩＳトランジスタ４０については、圧縮応力が大きい、すなわち引っ張り応力が小さい程、電流駆動能力が向上する。逆に、ＮＭＩＳトランジスタ５０については、圧縮応力が小さい、すなわち引っ張り応力が大きい程、電流駆動能力が向上する。従って、ライナ膜平坦部の長さに依存する応力に応じて、ＭＩＳトランジスタとしてより高い電流駆動能力を得るには、ＰＭＩＳトランジスタ４０についてはライナ膜平坦部の長さをより短くし、逆に、ＮＭＩＳトランジスタ５０については長くすることが望ましい。
【００５８】
この現象は、各ソースドレイン拡散層８の上部に形成された金属シリサイド層９のゲート長方向の長さにも生じる。図３はチャネル領域の晶帯軸が＜１１０＞方向であるＭＩＳトランジスタにおけるドレイン電流（Ｉｄ）特性の金属シリサイド層９のチャネル方向長さ（以下、「シリサイド長」と略記する。）依存性を示している。図３において、横軸はシリサイド長（単位μｍ）を表わし、縦軸は金属シリサイド層９の基準の長さ（２μｍ）を１００とした場合のドレイン電流特性の変化量を表わしている。図３から分かるように、シリサイド長が短くなる程、●印で示したＰＭＩＳトランジスタ４０は電流駆動能力が向上し、逆に○印で示したＮＭＩＳトランジスタ５０は電流駆動能力が低下している。
【００５９】
これは、通常は、金属シリサイド層１１の収縮力（引っ張り応力）によって、シリサイド長がゲート長方向に長い程、チャネル領域に生じる引っ張り応力が大きくなるからである。従って、シリサイド長のゲート長方向に依存する応力に応じて、ＭＩＳトランジスタとしてより高い電流駆動能力を得るには、ＰＭＩＳトランジスタ４０については、シリサイド長をより短くし、逆に、ＮＭＩＳトランジスタ５０についてはより長くすることが望ましい。
【００６０】
なお、図２及び図３に示したシミュレーションによる結果は、素子分離領域２により生じる応力は無視している。
【００６１】
以上説明したように、半導体回路装置を構成するＭＩＳトランジスタのレイアウト、特にＰＭＩＳトランジスタ４０において、第１のゲート電極６ｐの両側にそれぞれ所定の間隔以内の領域にダミーゲート１０を配置することにより、電流駆動能力を高めることができる。これにより、ＭＩＳトランジスタ、とりわけＰＭＩＳトランジスタ４０は、その電流駆動能力が向上した分だけ、信号伝播時間の遅延を抑制できるため、より高性能な半導体回路装置を得ることができる。
【００６２】
なお、第１の実施形態においては、ダミーゲート１０の側面から第１のゲート電極６ｐの側面までの距離Ａは、該第１のゲート電極６ｐの側面からソースドレインコンタクト１３の中心位置までの距離Ｃの２倍としたが、３倍以下であればよい。また、図２からは０．７μｍ以下、より好ましくは０．５μｍ以下とすることが好ましい。逆に、ＮＭＩＳトランジスタ５０については、ダミーゲート１０を素子分離領域２の上に設ける必要が生じた場合には、ダミーゲート１０の側面から第２のゲート電極６ｎの側面までの距離Ａを０．５μｍ、より好ましくは０．７μｍよりも大きくすることが好ましい。
【００６３】
また、図３から分かるように、ＰＭＩＳトランジスタ４０においては、シリサイド長は０．７μｍ以下、より好ましくは０．５μｍ以下が好ましい。逆に、ＮＭＩＳトランジスタ５０については、シリサイド長を０．５μｍ、より好ましくは０．７μｍよりも大きくすることが好ましい。
【００６４】
また、第１の実施形態においては、各ダミーゲート１０は半導体回路装置と電気的に接続していないが、ＭＩＳトランジスタの動作として不活性であれば、電気的に接続しても構わない。例えば、複数のダミーゲート１０の少なくとも１つを電源線と接続しても、本発明の効果は変わらない。
【００６５】
（第１の実施形態の第１変形例）
図４は第１の実施形態の第１変形例に係る半導体回路装置の平面構成を示している。図４において、図１（ａ）と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６６】
図４に示すように、ＰＭＩＳトランジスタ４０を構成する第１の活性領域３と、ＮＭＩＳトランジスタ５０を構成する第２の活性領域４とをそれぞれゲート長方向に拡張すると共に、第１のゲート電極６ｐと並行に配置された各ダミーゲート１０を第１の活性領域３の上に形成する。各ダミーゲート１０は電気的に不活性であるため、ＰＭＩＳトランジスタ４０のトランジスタとしての機能には影響しない。
【００６７】
本変形例においては、ＮＭＩＳトランジスタ５０において、金属シリサイド層９のゲート長方向の長さをより長くすることができるため、より高い電流駆動能力を得ることができる。
【００６８】
ＰＭＩＳトランジスタ４０においても、ＮＭＩＳトランジスタ５０と同様に、ダミーゲート１０を設けないレイアウトと比べると、該ダミーゲート１０を設けることにより、ライナ膜１１におけるソースドレイン拡散層８の上側からゲート長方向に延びる平坦部分の長さと、シリサイド長とをいずれも短くすることができるため、さらに高い電流駆動能力を得ることができる。
【００６９】
（第１の実施形態の第２変形例）
図５は第１の実施形態の第２変形例に係る半導体回路装置の平面構成を示している。図５において、図１（ａ）と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７０】
図５に示すように、第１の活性領域３の上には、第１のゲート電極６ｐ１及び第２のゲート電極６ｐ２が並行に形成され、第２の活性領域４の上にも、第３のゲート電極６ｎ１及び第４のゲート電極６ｎ２が並行に形成されている。これにより、第１の活性領域３には、第１のＰＭＩＳトランジスタ４０Ａ及び第２のＰＭＩＳトランジスタ４０Ｂが形成され、第２の活性領域４には、第１のＮＭＩＳトランジスタ５０Ａ及び第２のＮＭＩＳトランジスタ５０Ｂが形成される。
【００７１】
このような構成であっても、各ＰＭＩＳトランジスタ４０Ａ、４０Ｂには本発明を適用することができる。なお、各ＮＭＩＳトランジスタ５０Ａ、５０Ｂにおいては、第３のゲート電極６ｎ１及び第４のゲート電極６ｎ２の外側の領域において、本発明が適用されることになる。
【００７２】
（第１の実施形態の第３変形例）
図６は第１の実施形態の第３変形例に係る半導体回路装置の平面構成を示している。図６において、図１（ａ）と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７３】
第３変形例は、第１変形例と同様に、第２変形例に対して各ＰＭＩＳトランジスタ４０Ａ、４０Ｂを構成する第１の活性領域３と、各ＮＭＩＳトランジスタ５０Ａ、５０Ｂを構成する第２の活性領域４とをそれぞれゲート長方向に拡張すると共に、第１のゲート電極６ｐ１及び第２のゲート電極６ｐ２とそれぞれ並行に配置された各ダミーゲート１０を第１の活性領域３の上に形成する。これにより、各ＰＭＩＳトランジスタ４０Ａ、４０Ｂ及び各ＮＭＩＳトランジスタ５０Ａ、５０Ｂの電流駆動能力を高めることができる。
【００７４】
以下、本発明の第１の実施形態に係る半導体回路装置の製造方法について図面を参照しながら説明する。
【００７５】
図７（ａ）、図７（ｂ）、図８（ａ）及び図８（ｂ）は本実施形態に係る半導体回路装置のセル部分の製造方法の工程順の断面構成を示している。図７及び図８において、（ａ）及び（ｃ）はＰＭＩＳトランジスタ４０の製造工程を示し、（ｂ）及び（ｄ）はＮＭＩＳトランジスタ５０の製造工程を示している。
【００７６】
まず、図７（ａ）及び図７（ｂ）に示すように、半導体基板１の上部に、ＳＴＩからなる素子分離領域２を公知の方法で形成し、その後、各ＭＩＳトランジスタの閾値電圧を制御する不純物イオン注入する。例えば、第１の活性領域３にはリン（Ｐ）又はヒ素（Ａｓ）からなるｎ型不純物をイオン注入し、第２の活性領域４にはボロン（Ｂ）又はボロンを含む化合物からなるｐ型不純物をイオン注入する。ここで、閾値電圧制御用の不純物イオンの注入順序は問われない。その後、半導体基板１における第１の活性領域３及び第２の活性領域４の上に、熱酸化法により膜厚が３ｎｍのゲート絶縁膜８を形成する。続いて、化学的気相堆積（ＣＶＤ）法により、ゲート絶縁膜８の上に、膜厚が２００ｎｍのゲートポリシリコン膜６を堆積する。
【００７７】
次に、図７（ｃ）及び図７（ｄ）に示すように、リソグラフィ法及びドライエッチングにより、堆積したゲートポリシリコン膜６を、第１の活性領域３上においては、第１のゲート電極６ｐと該第１のゲート電極６ｐの両側に０．５μｍ以下の間隔をおいてダミーゲート１０をそれぞれ形成すると共に、第２の活性領域４上においては、第２のゲート電極６ｎを形成する。ここでは、各ダミーゲート１０は第１の活性領域３の外側の素子分離領域１上に形成される。
【００７８】
次に、図８（ａ）及び図８（ｂ）に示すように、第１の活性領域３に対して第１のゲート電極６ｐをマスクとしてｐ型不純物をイオン注入することにより、ｐ型のＬＤＤ（lightly doped drain）拡散層又はエクステンション拡散層を形成する。続いて、第２の活性領域４に対して第２のゲート電極６ｎをマスクとしてｎ型不純物をイオン注入することにより、ｎ型のＬＤＤ拡散層又はエクステンション拡散層を形成する。さらに、図示はしていないが、各トランジスタの耐圧を向上させるために、第１の活性領域３に対しては、ｐ型のＬＤＤ拡散層又はエクステンション拡散層におけるチャネル領域側の端部の下側に、ｎ型のポケット拡散層を設けてもよく、第２の活性領域４に対しても、ｎ型のＬＤＤ拡散層又はエクステンション拡散層におけるチャネル領域側の端部の下側に、ｐ型のポケット拡散層を設けてもよい。続いて、ＣＶＤ法により、半導体基板１の上にゲートポリシリコン膜６（各ゲート電極６ｐ、６ｎ）及び各ダミーゲート１０を含む全面にわたって、酸化シリコン又は窒化シリコンからなる絶縁膜を堆積し、ドライエッチングによる異方性のエッチバックを行なって、各ゲート電極６ｐ、６ｎの両側面及び各ダミーゲート１０の両側面上に、絶縁膜からなるサイドウォール７をそれぞれ形成する。その後、第１の活性領域３に対して第１のゲート電極６ｐ及びサイドウォール７をマスクとしてｐ型不純物をイオン注入することにより、ｐ型のソースドレイン拡散層８を形成する。続いて、第２の活性領域４に対して第２のゲート電極６ｎ及びサイドウォール７をマスクとしてｎ型不純物をイオン注入することにより、ｎ型のソースドレイン拡散層８を形成する。ここでも、ｐ型不純物及びｎ型不純物のイオン注入の順序は問われない。その後、注入した各不純物イオンの活性化を図る熱処理行なう。続いて、スパッタ法又は真空蒸着法により、各ソースドレイン拡散層８の上面に選択的に例えばニッケルからなる金属膜を堆積し、堆積した金属膜に対してシリサイド化を図る熱処理を行なって、各ソースドレイン拡散層８の上部に金属シリサイド層９を形成する。このとき、第１のゲート電極６ｐ、第２のゲート電極６ｎ及び各ダミーゲート１０上にも金属シリサイド層が形成されるが図示は省略してある。
【００７９】
次に、図８（ｃ）及び図８（ｄ）に示すように、低圧ＣＶＤ（ＬＰ−ＣＶＤ）法により、半導体基板１の上に、それぞれサイドウォール７が形成されたゲートポリシリコン膜６（各ゲート電極６ｐ、６ｎ）及びダミーゲート１０を含む全面にわたって膜厚が３０ｎｍの窒化シリコンからなるライナ膜１１を堆積する。
【００８０】
このように、第１の実施形態に係る半導体回路装置の製造方法によると、ＰＭＩＳトランジスタ４０を構成する第１のゲート電極６ｐの両側方にダミーゲート１０を所定の距離（０．５μｍ）以内に間隔をおいて配置される。一方、ＮＭＩＳトランジスタ５０を構成する第２のゲート電極６ｎの両側方にはダミーパターン１０が所定の距離以内の領域には配置されない。これにより、ＰＭＩＳトランジスタ４０及びダミーゲート１０並びにＮＭＩＳトランジスタ５０が、引っ張り内部応力を有するライナ膜１１で覆われることにより、ＰＭＩＳトランジスタ４０及びＮＭＩＳトランジスタ５０に対して共に高い電流駆動能力を得られる半導体回路装置のセルを製造することが可能となる。
【００８１】
このように、第１の実施形態においては、ライナ膜１１をエッチストップ膜としての機能の他に、その内部応力を利用してＭＩＳトランジスタの動作特性を向上させる機能を付与することができる。
【００８２】
なお、ライナ膜１１となる窒化シリコン膜の成膜法として、ＬＰ−ＣＶＤ法に代えてプラズマＣＶＤ法を用いると、ライナ膜は圧縮内部応力を持つ。このため、本実施形態に係るダミーゲート１０は、ＮＭＩＳトランジスタ５０においてライナ膜平坦部の長さが所定の距離以下となるように配置し、一方、ＰＭＩＳトランジスタ４０においては配置しないか、配置する場合にはライナ膜平坦部の長さが所定の距離を超える位置に配置する必要がある。
【００８３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８４】
第２の実施形態においては、本発明の第１の実施形態に係る半導体回路装置の動作をシミュレーションする回路シミュレーション環境について説明する。ここでは、回路シミュレーションを行なうのに必要なＭＩＳトランジスタモデル、該ＭＩＳトランジスタモデルのパラメータ抽出方法及び回路情報を記述するネットリストについて説明する。
【００８５】
まず、回路シミュレーション環境について説明する。ライナ膜平坦部の長さ及びシリサイド長によるＭＩＳトランジスタの特性変化は、図２及び図３に示した通りである。すなわち、ライナ膜１１に引っ張り応力を有する窒化シリコンを用いる場合には、ＰＭＩＳトランジスタにあっては、ライナ膜平坦部の長さを所定の距離以下とすることにより、その電流駆動能力を向上することができる。同様に、ＰＭＩＳトランジスタにあっては、ソースドレイン拡散層上部のシリサイド長を所定の距離以下とすることにより、その電流駆動能力を向上することができる。この特性変化を、ライナ膜平坦部の長さ及びシリサイド長を変数とした電流特性式としてモデル化し、ＭＩＳトランジスタモデルに組み込むことにより、ライナ膜平坦部の長さ及びシリサイド長を変数に持つＭＩＳトランジスタの電気特性のシミュレーションが可能となる。
【００８６】
半導体回路装置の設計データであるマスクレイアウトデータからは、ＭＩＳトランジスタを構成するゲート電極の両側方に、ダミーゲートを含む他のゲートポリシリコン膜が配置されるか否かを判定し、配置される場合には該ゲート電極と他のゲートポリシリコン膜との距離からライナ膜平坦部の長さを抽出し、配置されない場合には無限大に相当する基準値をネットリストに付加して出力することが可能となる。
【００８７】
また、ゲート電極と他のゲートポリシリコン膜との間に活性領域の端部が存在する否かを判定し、存在する場合にはゲート電極と活性領域の端部との距離からシリサイド長を抽出し、存在しない場合にはゲート電極と他のゲートポリシリコン膜との距離からシリサイド長を抽出し、いずれか一方をネットリストに付加して出力することが可能となる。
【００８８】
このライナ膜平坦部の長さ及びシリサイド長が付加されたＭＩＳトランジスタモデルとネットリストとを組み合わせることによって、半導体回路装置の回路シミュレーションによる、ライナ膜平坦部及びシリサイド長が考慮された高精度な半導体回路装置の設計が可能となる。以下、具体的に説明する。
【００８９】
以下に示す式（１）は本発明に係るＭＩＳトランジスタモデルのドレイン電流を表わす電気特性式である。
【００９０】
Ｉd ＝ｆ(Ｖd，Ｖg，Ｖs，Ｖb，Ｌ，Ｗ，Ｔ，Ｓ）……（１）
ここで、Ｖd はドレイン電圧を、Ｖg はゲート電圧を、Ｖs はソース電圧を、Ｖb は基板電圧を、Ｌはゲート長を、Ｗはゲート幅を、Ｔはライナ膜平坦部の長さを、Ｓはシリサイド長をそれぞれ表わしている。このように、第２の実施形態に係る半導体回路装置のシミュレーション方法においては、ライナ膜平坦部の長さＴとシリサイド長Ｓとを電気特性式の変数に追加してドレイン電流量を変化させることにより、ＭＩＳトランジスタのドレイン電流特性におけるライナ膜平坦部の長さ及びシリサイド長依存性を表わすことができる。
【００９１】
図９（ａ）及び図９（ｂ）は本発明の第２の実施形態に係るＭＩＳトランジスタモデルにおけるモデルパラメータを抽出する抽出対象のレイアウトパターンの一例を示している。図９において、図１（ａ）と同一の構成部材には同一の符号を付している。ここでは、図９（ａ）に示すトランジスタモデルを第１のＰＭＩＳトランジスタモデル４０１とし、
図９（ｂ）に示すトランジスタモデルを第２のＰＭＩＳトランジスタモデル４０２とする。第１のＰＭＩＳトランジスタモデル４０１と第２のＰＭＩＳトランジスタモデル４０２との相違点は、各ＰＭＩＳトランジスタモデル４０１、４０２における第１のゲート電極６ｐの側面と、該第１のゲート電極６ｐの両側方に間隔をおいて配置されたダミーゲート１０の側面との距離である。すなわち、ライナ膜平坦部の長さＴが両者では異なっており、図９（ｂ）の距離ＴＬの方が、図９（ａ）の距離ＴＳよりも長い。ここで、距離ＴＳ及びＴＬが第１のゲート電極６ｐ及びダミーゲート１０との両側面から離れた位置で定義されているのは、サイドウォール７の厚さを考慮しているためである。
【００９２】
例えば、ＰＭＩＳトランジスタモデル式におけるパラメータの抽出には、ＰＭＩＳトランジスタモデルの電気特性の測定が必要であり、図９（ａ）及び図９（ｂ）に示した２つのＰＭＩＳトランジスタモデル４０１、４０２のパラメータ抽出用パターンから、ライナ膜平坦部の長さＴのみを変数としたＰＭＩＳトランジスタの電気特性の測定が可能となる。
【００９３】
図９（ｃ）は図９（ａ）及び図９（ｂ）に示す各ＰＭＩＳトランジスタモデルのモデルパラメータ抽出用のレイアウトパターンを用いて行なったパラメータ抽出結果を表わすグラフである。実線のグラフがＰＭＩＳトランジスタモデルの電気特性を表わしている。図９（ｃ）において、ドレイン電流Ｉd の数値が基準値の１００を示すレイアウトパターンが図９（ｂ）と対応しており、残りの４つのプロットが、図９（ａ）に示すレイアウトパターンにおけるライナ膜平坦部の長さを４通りに変えながら測定した結果を表わしている。
【００９４】
なお、第２の実施形態においては、ライナ膜平坦部の長さＴ及びシリサイド長Ｓの基準寸法を、図２及び図３に示した電気特性により２μｍとしたが、適用する半導体回路装置の電気特性に応じて基準値を設定することができる。
【００９５】
また、第２の実施形態においては、ＰＭＩＳトランジスタの特性を測定するパターン例を示したが、ＮＭＩＳトランジスタに対しても同様に、モデルパラメータ抽出パターンを作成して、ＮＭＩＳトランジスタモデルパラメータを抽出することができる。
【００９６】
このように、第２の実施形態によると、ＭＩＳトランジスタにおけるライナ膜平坦部の長さＴ及びシリサイド長Ｓを変数とした電気特性を測定可能なパターンから測定し、その後の工程で得られた電気特性の測定結果に、本実施形態に係るＭＩＳトランジスタモデルの電気特性を適用（合わせ込み）することにより、ＭＩＳトランジスタモデルに対してライナ膜平坦部の長さＴ及びシリサイドの長さＳ依存性を付与することができる。
【００９７】
なお、シリサイド長のデータは必ずしも、電気特性式及びネットリストに追加する必要はない。
【００９８】
図１０は本発明の第２の実施形態に係る半導体回路装置を構成する各素子の特性情報及び接続情報を示す回路シミュレーション用ネットリストの一例を示している。図１０に示すネットリスト２５において、「Ｍ」で始まる行は、ＭＩＳトランジスタの記述であることを示しており、左から順に、ＭＩＳトランジスタ識別情報、ドレイン、ゲート、ソース、基板の各端子接続情報、ＭＩＳトランジスタモデル名、ゲート幅、ゲート長、ライナ膜平坦部の長さ及びシリサイド長を示している。ここで、ゲート幅、ゲート長、ライナ膜平坦部の長さ及びシリサイド長に付した単位「ｕ」は「μｍ」を表わす。
【００９９】
図１０に示すネットリスト２５によると、式（１）に示すＭＩＳトランジスタモデルに、ライナ膜平坦部の長さ及びシリサイド長を変数として与えることができる。これにより、ライナ膜平坦部の長さ及びシリサイド長を考慮したＭＩＳトランジスタモデル及びネットリストによって、半導体回路装置の設計工程において、ライナ膜平坦部の長さ及びシリサイド長を考慮した高精度な回路シミュレーションを実現することが可能となる。
【０１００】
図１１は本発明の第２の実施形態に係る回路情報抽出装置のブロック構成を示している。図１１に示すように、第２の実施形態に係る回路情報抽出装置２０は、半導体回路装置のマスクレイアウトデータ２４を入力として、回路素子認識部２１によりＭＩＳトランジスタを認識する。続いて、ライナ膜平坦部の長さ及びシリサイド長をそれぞれ抽出する長さ寸法抽出部２２により抽出して、ライナ膜平坦部の長さをパラメータＴとして得ると共に、シリサイド長をパラメータＳとして得る。続いて、回路素子認識部２１によって認識されたＭＩＳトランジスタの各端子接続情報及びトランジスタサイズと、長さ寸法抽出部２２によって抽出されたライナ膜平坦部の長さＴ及びシリサイド長Ｓとを、図１０に示したようにネットリスト２５に出力する。
【０１０１】
ここで、長さ寸法抽出部２２の動作について説明する。
【０１０２】
長さ寸法抽出部２２は、半導体回路装置のマスクレイアウトデータ２４から、回路素子認識部２１により認識されたＭＩＳトランジスタのゲート電極の両側方に、ダミーゲートを含む他のゲートポリシリコン膜が配置されるか否かを判定し、配置される場合には該ゲート電極と他のゲートポリシリコン膜との距離からライナ膜平坦部の長さＴを抽出する。配置されない場合には無限大と対応する基準値（例えば２μｍ）をネットリスト２５に付加して出力する。次に、ゲート電極と他のゲートポリシリコン膜との間に活性領域の端部が存在する否かを判定し、存在する場合には該ゲート電極と活性領域の端部との距離からシリサイド長を抽出し、存在しない場合には該ゲート電極と他のゲートポリシリコン膜との距離からシリサイド長Ｓを抽出して、いずれか一方をネットリスト２５に付加して出力する。
【０１０３】
このように、第２の実施形態に係る回路情報抽出装置２０によると、半導体回路装置のマスクレイアウトデータ２４から、ＭＩＳトランジスタのライナ膜平坦部の長さＴ及びシリサイド長Ｓを付加したネットリスト２５を機械的に得ることができる。
【０１０４】
なお、回路素子認識部２１は、公知のＬＰＥを用いることができる。但し、回路素子認識部２１は、マスクレイアウトデータ２４のデータ量が少ない場合には、必ずしも必要ではない。
【産業上の利用可能性】
【０１０５】
本発明に係る半導体回路装置及びその製造方法は、ＰＭＩＳ及びＮＭＩＳトランジスタに共に高い電流駆動能力を得られるため、より高性能な半導体回路装置を得ることができ、本発明に係る半導体回路装置のシミュレーション方法は、本発明に係る半導体回路装置を対象とするシミュレーション環境を実現できるため、本発明の半導体回路装置の最適設計を高精度に実現することができるという効果を有し、設計レイアウトの最適化によりトランジスタの能力を向上する半導体回路装置、その製造方法及びそのシミュレーション方法等として有用である。
【図面の簡単な説明】
【０１０６】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体回路装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図であり、（ｃ）はＩｃ−Ｉｃ線における断面図である。
【図２】本発明の第１の実施形態に係る半導体回路装置におけるドレイン電流特性のライナ膜平坦部の長さ依存性を示すグラフである。
【図３】本発明の第１の実施形態に係る半導体回路装置におけるドレイン電流特性のシリサイド長依存性を示すグラフである。
【図４】本発明の第１の実施形態の第１変形例に係る半導体回路装置を示す平面図である。
【図５】本発明の第１の実施形態の第２変形例に係る半導体回路装置を示す平面図である。
【図６】本発明の第１の実施形態の第３変形例に係る半導体回路装置を示す平面図である。
【図７】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体回路装置の製造方法を示す工程順の断面図である。
【図８】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体回路装置の製造方法を示す工程順の断面図である。
【図９】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体回路装置の回路シミュレーションに用いるＭＩＳトランジスタモデルにおけるモデルパラメータを抽出するレイアウトパターンの一例を示しス平面図である。（ｃ）は（ａ）及び（ｂ）により得られたトランジスタモデルの特性を示すグラフである。
【図１０】本発明の第２の実施形態に係る半導体回路装置のシミュレーション方法に用いるネットリストである。
【図１１】本発明の第２の実施形態に係る半導体回路装置のシミュレーション方法を実現する回路情報抽出装置を示すブロック図である。
【図１２】従来例に係る半導体回路装置を示す断面図である。
【符号の説明】
【０１０７】
１ 半導体基板
２ 素子分離領域
３ 第１の活性領域
４ 第２の活性領域
５ ゲート絶縁膜
６ ゲートポリシリコン膜
６ｐ 第１のゲート電極
６ｎ 第２のゲート電極
６ｐ１ 第１のゲート電極
６ｐ２ 第２のゲート電極
６ｎ１ 第３のゲート電極
６ｎ２ 第４のゲート電極
７ サイドウォール
８ ソースドレイン拡散層
９ 金属シリサイド層
１０ ダミーゲート
１１ ライナ膜（絶縁膜）
１２ ゲートコンタクト
１３ ソースドレインコンタクト
４０ ＰＭＩＳトランジスタ
４０Ａ 第１のＰＭＩＳトランジスタ
４０Ｂ 第２のＰＭＩＳトランジスタ
５０ ＮＭＩＳトランジスタ
５０Ａ 第１のＰＭＩＳトランジスタ
５０Ｂ 第２のＰＭＩＳトランジスタ
４０１ 第１のＰＭＩＳトランジスタモデル
４０２ 第２のＰＭＩＳトランジスタモデル
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１の活性領域及び該第１の活性領域の上に形成された第１のゲート電極を有するＰＭＩＳトランジスタと、
前記半導体基板に形成され、前記第１の活性領域と間隔をおいて形成された第２の活性領域及び該第２の活性領域の上に形成された第２のゲート電極を有するＮＭＩＳトランジスタと、
前記半導体基板上における前記第１のゲート電極の両側方で且つ該第１のゲート電極の側面から第１の所定の距離以内の領域にそれぞれ形成されたダミーパターンと、
前記半導体基板の上に前記ＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように形成され、応力を有する絶縁膜とを備え、
前記ダミーパターンは、前記第２のゲート電極の両側方における前記第１の所定の距離以内の領域には形成されていないことを特徴とする半導体回路装置。
【請求項２】
前記ダミーパターンは、前記各ゲート電極の機能を持たないダミーゲートパターンであり且つ電気的に浮遊状態にあることを特徴とする請求項１に記載の半導体回路装置。
【請求項３】
前記ダミーパターンは、前記各ゲート電極の機能を持たないダミーゲートパターンであり且つ電源端子と接続されていることを特徴とする請求項１に記載の半導体回路装置。
【請求項４】
前記第１の活性領域及び第２の活性領域は平面方形状であって、且つ、前記第１の活性領域における前記第１のゲート電極の側方に位置する領域及び前記第２の活性領域における前記第２のゲート電極の側方に位置する領域の各上部はシリサイド化されており、
前記第１のゲート電極の一側面と前記第１の活性領域における前記一側面と対向する辺との距離は、前記第２の所定の距離以下であり、
前記第２のゲート電極の一側面と前記第２の活性領域における前記一側面と対向する辺との距離は、前記第２の所定の距離よりも大きいことを特徴とする請求項１〜３のいずれか１項に記載の半導体回路装置。
【請求項５】
半導体基板に形成された第１の活性領域、並びに該第１の活性領域の上に互いに間隔をおいて形成された第１のゲート電極及び第２のゲート電極を有するＰＭＩＳトランジスタと、
前記半導体基板に形成され、前記第１の活性領域と間隔をおいて形成された第２の活性領域及び該第２の活性領域の上に互いに間隔をおいて形成された第３のゲート電極及び第４のゲート電極を有するＮＭＩＳトランジスタと、
前記半導体基板上における前記第１のゲート電極に対する前記第２のゲート電極の反対側の領域で且つ前記第１のゲート電極の側面から第１の所定の距離以内の領域に形成された第１のダミーパターンと、
前記半導体基板上における前記第２のゲート電極に対する前記第１のゲート電極の反対側の領域で且つ前記第２のゲート電極の側面から前記第１の所定の距離以内の領域に形成された第２のダミーパターンと、
前記半導体基板の上に前記ＰＭＩＳトランジスタ、ＮＭＩＳトランジスタ、第１のダミーパターン及び第２のダミーパターンを覆うように形成され、応力を有する絶縁膜とを備え、
前記第１のダミーパターン及び第２のダミーパターンは、前記第３のゲート電極及び第４のゲート電極における互いに対向する対抗面の反対側の側面から前記第１の所定の距離以内の領域には形成されていないことを特徴とする半導体回路装置。
【請求項６】
前記第１のゲート電極と前記第１のダミーパターンとの間隔及び前記第２のゲート電極と前記第２のダミーパターンとの間隔は、前記第１のゲート電極と前記第２のゲート電極との間隔と同一であることを特徴とする請求項５に記載の半導体回路装置。
【請求項７】
前記第１のダミーパターン及び第２のダミーパターンは、前記各ゲート電極の機能を持たないダミーゲートパターンであり且つ電気的に浮遊状態にあることを特徴とする請求項５又は６に記載の半導体回路装置。
【請求項８】
前記第１のダミーパターン及び第２のダミーパターンは、前記各ゲート電極の機能を持たないダミーゲートパターンであり且つ電源端子と接続されていることを特徴とする請求項５又は６に記載の半導体回路装置。
【請求項９】
前記第１の活性領域及び第２の活性領域は、平面方形状であって、且つ、前記第１の活性領域における前記第１のゲート電極及び第２のゲート電極の側方に位置する領域、及び前記第２の活性領域における前記第３のゲート電極及び第４のゲート電極の側方に位置する領域の各上部はシリサイド化されており、
前記第１のゲート電極及び第２のゲート電極における互いの対向側面の反対側の各側面と前記第１の活性領域における前記各側面とそれぞれ対向する辺との距離は、そのいずれもが前記第２の所定の距離以下であり、
前記第３のゲート電極及び第４のゲート電極における互いの対向側面の反対側の各側面と前記第２の活性領域における前記各側面とそれぞれ対向する辺との距離は、そのいずれもが前記第２の所定の距離よりも大きいことを特徴とする請求項５〜８のいずれか１項に記載の半導体回路装置。
【請求項１０】
前記絶縁膜が有する応力は、引っ張り内部応力であることを特徴とする請求項１〜９のいずれか１項に記載の半導体回路装置。
【請求項１１】
前記絶縁膜はシリコン窒化膜であることを特徴とする請求項１０に記載の半導体回路装置。
【請求項１２】
前記第１の所定の距離及び第２の所定の距離は、それぞれ０．５μｍであることを特徴とする請求項１〜１１のいずれか１項に記載の半導体回路装置。
【請求項１３】
少なくとも上部にシリコンからなる半導体層を有する半導体基板の上部に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜により区画された第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域及び第２の活性領域の上に、ゲート絶縁膜及びゲート電極形成用の導電膜を順次形成する工程（ｂ）と、
前記導電膜に対してパターニングを行なって、前記第１の活性領域の上に、前記導電膜から、第１のゲート電極と、該第１のゲート電極の両側方で且つ該第１のゲート電極の側面から第１の所定の距離以内の領域にダミーゲートパターンとを形成すると共に、前記第２の活性領域の上に第２のゲート電極を形成する工程（ｃ）と、
前記第１のゲート電極及び第２のゲート電極をマスクとして、前記第１の活性領域及び第２の活性領域に不純物イオンを注入して、前記第１の活性領域及び第２の活性領域にそれぞれソースドレイン拡散層を形成することにより、前記第１の活性領域にＰＭＩＳトランジスタを形成すると共に、前記第２の活性領域にＮＭＩＳトランジスタを形成する工程（ｄ）と、
前記半導体基板の上に前記ＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように、応力を有する絶縁膜を形成する工程（ｅ）とを備え、
前記工程（ｃ）において、前記第２のゲート電極の両側方における前記第１の所定の距離以内の領域には前記ダミーゲートパターンが形成されないことを特徴とする半導体回路装置の製造方法。
【請求項１４】
前記工程（ｃ）において、前記導電膜をパターニングした後、前記第１のゲート電極及び第２のゲート電極の各側面上に絶縁性のサイドウォールを形成する工程を含むことを特徴とする請求項１３に記載の半導体回路装置の製造方法。
【請求項１５】
少なくとも上部にシリコンからなる半導体層を有する半導体基板の上部に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜により区画された第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域及び第２の活性領域の上に、ゲート絶縁膜及びゲート電極形成用の導電膜を順次形成する工程（ｂ）と、
前記導電膜に対してパターニングを行なって、前記第１の活性領域の上に、前記導電膜から、互いに間隔をおいて並行に延びる第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極に対して前記第２のゲート電極の反対側の領域で且つ前記第１のゲート電極の側面から所定の距離以内の領域に第１のダミーゲートパターンと、前記第２のゲート電極に対して前記第１のゲート電極の反対側の領域で且つ前記第２のゲート電極の側面から前記所定の距離以内の領域に第２のダミーゲートパターンとを形成すると共に、前記第２の活性領域の上に、前記導電膜から互いに間隔をおいて並行に延びる第３のゲート電極及び第４のゲート電極を形成する工程（ｃ）と、
前記第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極をマスクとして、前記第１の活性領域及び第２の活性領域に不純物イオンを注入して、前記第１の活性領域及び第２の活性領域にそれぞれソースドレイン拡散層を形成することにより、前記第１の活性領域にＰＭＩＳトランジスタを形成すると共に、前記第２の活性領域にＮＭＩＳトランジスタを形成する工程（ｄ）と、
前記半導体基板の上に前記ＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように、応力を有する絶縁膜を形成する工程（ｅ）とを備え、
前記工程（ｃ）において、前記第３のゲート電極及び第４のゲート電極における互いに対向する対抗面の反対側の側面から前記所定の距離以内の領域には前記第１のダミーパターン及び第２のダミーパターンが形成されないことを特徴とする半導体回路装置の製造方法。
【請求項１６】
前記工程（ｃ）において、前記導電膜をパターニングした後、前記第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極の各側面上にそれぞれ絶縁性のサイドウォールを形成する工程を含むことを特徴とする請求項１５に記載の半導体回路装置の製造方法。
【請求項１７】
前記工程（ｄ）と前記工程（ｅ）との間に、
前記ソースドレイン拡散層の上に金属膜を堆積した後、堆積した前記金属膜に対して熱処理を行なうことにより、前記ソースドレイン拡散層の上部を金属シリサイド化する工程（ｆ）をさらに備えていることを特徴とする請求項１３〜１６のいずれか１項に記載の半導体回路装置の製造方法。
【請求項１８】
前記絶縁膜は、引っ張り内部応力を有する窒化膜であることを特徴とする請求項１３〜１７のいずれか１項に記載の半導体回路装置の製造方法。
【請求項１９】
ＭＩＳトランジスタを含む半導体回路装置の動作をシミュレーションする半導体回路装置のシミュレーション方法であって、
電気特性式を作成する際に、前記ＭＩＳトランジスタを構成する第１のゲート電極の少なくとも一方の側方に第２のゲート電極又はダミーゲートパターンが配置される場合は、前記第１のゲート電極と前記第２のゲート電極又は前記ダミーゲートパターンとの間の距離を変数として前記電気特性式に付加し、一方、前記第１のゲート電極の側方に前記第２のゲート電極及びダミーゲートパターンが配置されない場合は、前記第１のゲート電極と前記第２のゲート電極又は前記ダミーゲートパターンとの間の距離を無限大と仮定した変数を前記電気特性式に付加する工程（ａ）と、
前記半導体回路装置に含まれる複数の素子における素子特性及び接続情報が記述されたネットリストを作成する際に、前記第１のゲート電極の側方に前記第２のゲート電極又は前記ダミーゲートパターンが配置される場合は、前記第１のゲート電極と前記第２のゲート電極又は前記ダミーゲートパターンとの間の距離を抽出し、一方、前記第１のゲート電極の側方に前記第２のゲート電極及びダミーゲートパターンが配置されない場合は、前記第１のゲート電極と前記第２のゲート電極又は前記ダミーゲートパターンとの間の距離を無限大と仮定して抽出し、抽出した距離を前記ネットリストに付加する工程（ｂ）と、
前記第１のゲート電極と前記第２のゲート電極又は前記ダミーパターンとの距離が付加された前記電気特性式及びネットリストを用いて、前記ＭＩＳトランジスタの動作シミュレーションを行なう工程（ｃ）とを備えていることを特徴とする半導体回路装置のシミュレーション方法。
【請求項２０】
前記ＭＩＳトランジスタを構成するソース拡散層及びドレイン拡散層が金属シリサイド化される場合において、
前記工程（ａ）は、金属シリサイド化された前記ソース拡散層及びドレイン拡散層における各ゲート長方向の長さを変数として前記電気特性式に付加する工程を含み、
前記工程（ｂ）は、金属シリサイド化された前記ソース拡散層及びドレイン拡散層における各ゲート長方向の長さを抽出し、抽出した長さ寸法を前記ネットリストに付加する工程を含むことを特徴とする請求項１９に記載の半導体回路装置のシミュレーション方法。
【請求項２１】
前記工程（ｃ）よりも前に、無限大として仮定された変数を有限の基準値に置き換える工程（ｄ）をさらに備えていることを特徴とする請求項１９又は２０に記載の半導体回路のシミュレーション方法。
【請求項２２】
前記基準値は２μｍであることを特徴とする請求項２１に記載の半導体回路のシミュレーション方法。
【請求項１】
半導体基板に形成された第１の活性領域及び該第１の活性領域の上に形成された第１のゲート電極を有するＰＭＩＳトランジスタと、
前記半導体基板に形成され、前記第１の活性領域と間隔をおいて形成された第２の活性領域及び該第２の活性領域の上に形成された第２のゲート電極を有するＮＭＩＳトランジスタと、
前記半導体基板上における前記第１のゲート電極の両側方で且つ該第１のゲート電極の側面から第１の所定の距離以内の領域にそれぞれ形成されたダミーパターンと、
前記半導体基板の上に前記ＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように形成され、応力を有する絶縁膜とを備え、
前記ダミーパターンは、前記第２のゲート電極の両側方における前記第１の所定の距離以内の領域には形成されていないことを特徴とする半導体回路装置。
【請求項２】
前記ダミーパターンは、前記各ゲート電極の機能を持たないダミーゲートパターンであり且つ電気的に浮遊状態にあることを特徴とする請求項１に記載の半導体回路装置。
【請求項３】
前記ダミーパターンは、前記各ゲート電極の機能を持たないダミーゲートパターンであり且つ電源端子と接続されていることを特徴とする請求項１に記載の半導体回路装置。
【請求項４】
前記第１の活性領域及び第２の活性領域は平面方形状であって、且つ、前記第１の活性領域における前記第１のゲート電極の側方に位置する領域及び前記第２の活性領域における前記第２のゲート電極の側方に位置する領域の各上部はシリサイド化されており、
前記第１のゲート電極の一側面と前記第１の活性領域における前記一側面と対向する辺との距離は、前記第２の所定の距離以下であり、
前記第２のゲート電極の一側面と前記第２の活性領域における前記一側面と対向する辺との距離は、前記第２の所定の距離よりも大きいことを特徴とする請求項１〜３のいずれか１項に記載の半導体回路装置。
【請求項５】
半導体基板に形成された第１の活性領域、並びに該第１の活性領域の上に互いに間隔をおいて形成された第１のゲート電極及び第２のゲート電極を有するＰＭＩＳトランジスタと、
前記半導体基板に形成され、前記第１の活性領域と間隔をおいて形成された第２の活性領域及び該第２の活性領域の上に互いに間隔をおいて形成された第３のゲート電極及び第４のゲート電極を有するＮＭＩＳトランジスタと、
前記半導体基板上における前記第１のゲート電極に対する前記第２のゲート電極の反対側の領域で且つ前記第１のゲート電極の側面から第１の所定の距離以内の領域に形成された第１のダミーパターンと、
前記半導体基板上における前記第２のゲート電極に対する前記第１のゲート電極の反対側の領域で且つ前記第２のゲート電極の側面から前記第１の所定の距離以内の領域に形成された第２のダミーパターンと、
前記半導体基板の上に前記ＰＭＩＳトランジスタ、ＮＭＩＳトランジスタ、第１のダミーパターン及び第２のダミーパターンを覆うように形成され、応力を有する絶縁膜とを備え、
前記第１のダミーパターン及び第２のダミーパターンは、前記第３のゲート電極及び第４のゲート電極における互いに対向する対抗面の反対側の側面から前記第１の所定の距離以内の領域には形成されていないことを特徴とする半導体回路装置。
【請求項６】
前記第１のゲート電極と前記第１のダミーパターンとの間隔及び前記第２のゲート電極と前記第２のダミーパターンとの間隔は、前記第１のゲート電極と前記第２のゲート電極との間隔と同一であることを特徴とする請求項５に記載の半導体回路装置。
【請求項７】
前記第１のダミーパターン及び第２のダミーパターンは、前記各ゲート電極の機能を持たないダミーゲートパターンであり且つ電気的に浮遊状態にあることを特徴とする請求項５又は６に記載の半導体回路装置。
【請求項８】
前記第１のダミーパターン及び第２のダミーパターンは、前記各ゲート電極の機能を持たないダミーゲートパターンであり且つ電源端子と接続されていることを特徴とする請求項５又は６に記載の半導体回路装置。
【請求項９】
前記第１の活性領域及び第２の活性領域は、平面方形状であって、且つ、前記第１の活性領域における前記第１のゲート電極及び第２のゲート電極の側方に位置する領域、及び前記第２の活性領域における前記第３のゲート電極及び第４のゲート電極の側方に位置する領域の各上部はシリサイド化されており、
前記第１のゲート電極及び第２のゲート電極における互いの対向側面の反対側の各側面と前記第１の活性領域における前記各側面とそれぞれ対向する辺との距離は、そのいずれもが前記第２の所定の距離以下であり、
前記第３のゲート電極及び第４のゲート電極における互いの対向側面の反対側の各側面と前記第２の活性領域における前記各側面とそれぞれ対向する辺との距離は、そのいずれもが前記第２の所定の距離よりも大きいことを特徴とする請求項５〜８のいずれか１項に記載の半導体回路装置。
【請求項１０】
前記絶縁膜が有する応力は、引っ張り内部応力であることを特徴とする請求項１〜９のいずれか１項に記載の半導体回路装置。
【請求項１１】
前記絶縁膜はシリコン窒化膜であることを特徴とする請求項１０に記載の半導体回路装置。
【請求項１２】
前記第１の所定の距離及び第２の所定の距離は、それぞれ０．５μｍであることを特徴とする請求項１〜１１のいずれか１項に記載の半導体回路装置。
【請求項１３】
少なくとも上部にシリコンからなる半導体層を有する半導体基板の上部に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜により区画された第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域及び第２の活性領域の上に、ゲート絶縁膜及びゲート電極形成用の導電膜を順次形成する工程（ｂ）と、
前記導電膜に対してパターニングを行なって、前記第１の活性領域の上に、前記導電膜から、第１のゲート電極と、該第１のゲート電極の両側方で且つ該第１のゲート電極の側面から第１の所定の距離以内の領域にダミーゲートパターンとを形成すると共に、前記第２の活性領域の上に第２のゲート電極を形成する工程（ｃ）と、
前記第１のゲート電極及び第２のゲート電極をマスクとして、前記第１の活性領域及び第２の活性領域に不純物イオンを注入して、前記第１の活性領域及び第２の活性領域にそれぞれソースドレイン拡散層を形成することにより、前記第１の活性領域にＰＭＩＳトランジスタを形成すると共に、前記第２の活性領域にＮＭＩＳトランジスタを形成する工程（ｄ）と、
前記半導体基板の上に前記ＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように、応力を有する絶縁膜を形成する工程（ｅ）とを備え、
前記工程（ｃ）において、前記第２のゲート電極の両側方における前記第１の所定の距離以内の領域には前記ダミーゲートパターンが形成されないことを特徴とする半導体回路装置の製造方法。
【請求項１４】
前記工程（ｃ）において、前記導電膜をパターニングした後、前記第１のゲート電極及び第２のゲート電極の各側面上に絶縁性のサイドウォールを形成する工程を含むことを特徴とする請求項１３に記載の半導体回路装置の製造方法。
【請求項１５】
少なくとも上部にシリコンからなる半導体層を有する半導体基板の上部に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜により区画された第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域及び第２の活性領域の上に、ゲート絶縁膜及びゲート電極形成用の導電膜を順次形成する工程（ｂ）と、
前記導電膜に対してパターニングを行なって、前記第１の活性領域の上に、前記導電膜から、互いに間隔をおいて並行に延びる第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極に対して前記第２のゲート電極の反対側の領域で且つ前記第１のゲート電極の側面から所定の距離以内の領域に第１のダミーゲートパターンと、前記第２のゲート電極に対して前記第１のゲート電極の反対側の領域で且つ前記第２のゲート電極の側面から前記所定の距離以内の領域に第２のダミーゲートパターンとを形成すると共に、前記第２の活性領域の上に、前記導電膜から互いに間隔をおいて並行に延びる第３のゲート電極及び第４のゲート電極を形成する工程（ｃ）と、
前記第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極をマスクとして、前記第１の活性領域及び第２の活性領域に不純物イオンを注入して、前記第１の活性領域及び第２の活性領域にそれぞれソースドレイン拡散層を形成することにより、前記第１の活性領域にＰＭＩＳトランジスタを形成すると共に、前記第２の活性領域にＮＭＩＳトランジスタを形成する工程（ｄ）と、
前記半導体基板の上に前記ＰＭＩＳトランジスタ及びＮＭＩＳトランジスタを覆うように、応力を有する絶縁膜を形成する工程（ｅ）とを備え、
前記工程（ｃ）において、前記第３のゲート電極及び第４のゲート電極における互いに対向する対抗面の反対側の側面から前記所定の距離以内の領域には前記第１のダミーパターン及び第２のダミーパターンが形成されないことを特徴とする半導体回路装置の製造方法。
【請求項１６】
前記工程（ｃ）において、前記導電膜をパターニングした後、前記第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極の各側面上にそれぞれ絶縁性のサイドウォールを形成する工程を含むことを特徴とする請求項１５に記載の半導体回路装置の製造方法。
【請求項１７】
前記工程（ｄ）と前記工程（ｅ）との間に、
前記ソースドレイン拡散層の上に金属膜を堆積した後、堆積した前記金属膜に対して熱処理を行なうことにより、前記ソースドレイン拡散層の上部を金属シリサイド化する工程（ｆ）をさらに備えていることを特徴とする請求項１３〜１６のいずれか１項に記載の半導体回路装置の製造方法。
【請求項１８】
前記絶縁膜は、引っ張り内部応力を有する窒化膜であることを特徴とする請求項１３〜１７のいずれか１項に記載の半導体回路装置の製造方法。
【請求項１９】
ＭＩＳトランジスタを含む半導体回路装置の動作をシミュレーションする半導体回路装置のシミュレーション方法であって、
電気特性式を作成する際に、前記ＭＩＳトランジスタを構成する第１のゲート電極の少なくとも一方の側方に第２のゲート電極又はダミーゲートパターンが配置される場合は、前記第１のゲート電極と前記第２のゲート電極又は前記ダミーゲートパターンとの間の距離を変数として前記電気特性式に付加し、一方、前記第１のゲート電極の側方に前記第２のゲート電極及びダミーゲートパターンが配置されない場合は、前記第１のゲート電極と前記第２のゲート電極又は前記ダミーゲートパターンとの間の距離を無限大と仮定した変数を前記電気特性式に付加する工程（ａ）と、
前記半導体回路装置に含まれる複数の素子における素子特性及び接続情報が記述されたネットリストを作成する際に、前記第１のゲート電極の側方に前記第２のゲート電極又は前記ダミーゲートパターンが配置される場合は、前記第１のゲート電極と前記第２のゲート電極又は前記ダミーゲートパターンとの間の距離を抽出し、一方、前記第１のゲート電極の側方に前記第２のゲート電極及びダミーゲートパターンが配置されない場合は、前記第１のゲート電極と前記第２のゲート電極又は前記ダミーゲートパターンとの間の距離を無限大と仮定して抽出し、抽出した距離を前記ネットリストに付加する工程（ｂ）と、
前記第１のゲート電極と前記第２のゲート電極又は前記ダミーパターンとの距離が付加された前記電気特性式及びネットリストを用いて、前記ＭＩＳトランジスタの動作シミュレーションを行なう工程（ｃ）とを備えていることを特徴とする半導体回路装置のシミュレーション方法。
【請求項２０】
前記ＭＩＳトランジスタを構成するソース拡散層及びドレイン拡散層が金属シリサイド化される場合において、
前記工程（ａ）は、金属シリサイド化された前記ソース拡散層及びドレイン拡散層における各ゲート長方向の長さを変数として前記電気特性式に付加する工程を含み、
前記工程（ｂ）は、金属シリサイド化された前記ソース拡散層及びドレイン拡散層における各ゲート長方向の長さを抽出し、抽出した長さ寸法を前記ネットリストに付加する工程を含むことを特徴とする請求項１９に記載の半導体回路装置のシミュレーション方法。
【請求項２１】
前記工程（ｃ）よりも前に、無限大として仮定された変数を有限の基準値に置き換える工程（ｄ）をさらに備えていることを特徴とする請求項１９又は２０に記載の半導体回路のシミュレーション方法。
【請求項２２】
前記基準値は２μｍであることを特徴とする請求項２１に記載の半導体回路のシミュレーション方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−１２３４４２（Ｐ２００７−１２３４４２Ａ）
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００５−３１１６７９（Ｐ２００５−３１１６７９）
【出願日】平成１７年１０月２６日（２００５．１０．２６）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１７年１０月２６日（２００５．１０．２６）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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