半導体積層基板およびその製造方法
【課題】様々な基板の上にシリコン以外の半導体の高品質なチャネル層によるＣＭＯＳ構造が、複雑な工程を必要とせずに形成できるようにする。
【解決手段】半導体積層基板は、シリコン基板１０１の上に形成された酸化シリコン層１０２と、酸化シリコン層１０２の上に形成されたＩｎＡｌＡｓ層１０３と、ＩｎＡｌＡｓ層１０３の上に形成されたＧａＡｓＳｂ層１０４と、ＧａＡｓＳｂ層１０４の上に形成されたＩｎＧａＡｓ層１０５と、ＩｎＧａＡｓ層１０５の上に形成されたｐ型のＩｎＡｌＡｓ層１０６と、ｐ型のＩｎＡｌＡｓ層１０６の上に形成されたｎ型のＩｎＧａＡｓ層１０７とを備える。
【解決手段】半導体積層基板は、シリコン基板１０１の上に形成された酸化シリコン層１０２と、酸化シリコン層１０２の上に形成されたＩｎＡｌＡｓ層１０３と、ＩｎＡｌＡｓ層１０３の上に形成されたＧａＡｓＳｂ層１０４と、ＧａＡｓＳｂ層１０４の上に形成されたＩｎＧａＡｓ層１０５と、ＩｎＧａＡｓ層１０５の上に形成されたｐ型のＩｎＡｌＡｓ層１０６と、ｐ型のＩｎＡｌＡｓ層１０６の上に形成されたｎ型のＩｎＧａＡｓ層１０７とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体によるＣＭＯＳが構成可能となる化合物半導体層をシリコン基板などの上に積層した半導体積層基板およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、微細化によるシリコンＣＭＯＳトランジスタの性能向上は、様々な物理的限界によって飽和しつつある。このため、シリコンよりも優れたキャリア輸送特性を有するＩＩＩ−Ｖ族化合物半導体やゲルマニウムをＣＭＯＳトランジスタのチャネルに適用し、性能の向上を図ろうという試みが活発化している。例えば、シリコン基板の上に形成した他のシリコン素子と上述したＣＭＯＳトランジスタとを組み合わせることで、より高速に動作する様々な集積回路が構成できる。
【０００３】
上述したシリコン以外の半導体によるＣＭＯＳトランジスタをシリコン基板の上に形成するために、シリコン基板の上に絶縁層を介して化合物半導体やゲルマニウムの層を形成する技術がある（非特許文献１参照）。この技術では、最終的なＣＭＯＳ構造としては、ＳＯＩ（Silicon on Insulator）構造を発展させ、埋め込み絶縁層の上に、薄層のｎチャネルおよびｐチャネルとして、ＩＩＩ−Ｖ化合物半導体層およびゲルマニウム層を形成したＩＩＩ−Ｖ−ＯＩ（III-V-on-insulator）およびＧＯＩ（Ge-on-insulator）構造を形成している。
【０００４】
また、シリコン基板の上に形成するＩＩＩ−Ｖ族化合物半導体によるｎチャネルについては、高い電子移動度を有するＩｎＧａＡｓを適用する試みが提案されている。このＩｎＧａＡｓのチャネルをシリコン基板の上にＳｉＯ2からなる絶縁層を介して形成する手法としては、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法、または有機金属気相成長（Metal-Organic Vapor-Phase Epitaxy：ＭＯＶＰＥ）法などの結晶成長法によって、シリコン基板上に直接成長する方法が検討されている。
【０００５】
一例として、主表面を（１１１）面とした単結晶シリコンの基板上に、開口部を有するＳｉＯ2マスクを形成して選択成長を行い、ＳｉＯ2のマスク上にＩｎＧａＡｓ層を横方向成長させる試みがなされている（非特許文献２参照）。
【０００６】
しかし、実用的なトランジスタを形成するのに十分な面積と、均一な組成を有する高品質のＩｎＧａＡｓの層を形成することは容易ではない。これは、一般にシリコン基板上への結晶成長では、シリコンとＩｎＧａＡｓとの間の大きな格子不整合が原因となる。また、無極性結晶であるシリコン基板の上に極性結晶であるＩｎＧａＡｓを成長することに伴うアンチフェイズドメイン（antiphase domain）の形成が、高品質結晶の形成を難しくしている。
【０００７】
このようなシリコン基板上への化合物半導体の結晶成長に伴う困難を回避するために、例えば、ＩｎＰ基板上に成長したＩｎＧａＡｓエピタキシャル薄膜の上にＳｉＯ2膜を堆積し、これをシリコン基板に貼り合わせ、不要なＩｎＰ基板部分をウエットエッチングで除去し、ＩｎＧａＡｓ／ＳｉＯ2／Ｓｉ構造を形成する方法が提案されている（非特許文献３参照）。この方法では、シリコンとＩｎＧａＡｓとの格子不整合や、極性の差異に伴う結晶成長中の結晶欠陥の生成を回避することが可能となり、シリコン基板上に均一に高品質のＩｎＧａＡｓチャネルを形成することが可能となる。
【０００８】
一方、シリコン基板の上に形成可能な他の半導体によるｐチャネルとしては、正孔の輸送特性に優れるゲルマニウムを用いることが提案されている。例えば、エピタキシャル成長技術によるゲルマニウムチャネルの形成（非特許文献４参照）、また、ウエハの貼り合わせによるゲルマニウムチャネルの形成（非特許文献５参照）などがある。
【０００９】
上述したように、ＩｎＧａＡｓからなるｎチャネル、あるいはゲルマニウムからなるｐチャネルのいずれか一方をシリコン基板上に形成することは、上述した非特許文献に記載のように可能となりつつある。しかし、ｎチャネルとｐチャネルとを混載するＣＭＯＳ集積回路を形成するためには、同一のシリコン基板上に、ｎチャネルとｐチャネルとを形成する必要があり、この工程は複雑になる。
【００１０】
ＩＩＩ−Ｖ族化合物半導体によるｎチャネルと、ゲルマニウムによるｐチャネルとを、シリコン基板の上に混載するためには、例えば、次に示す方法がある。まず、図５Ａに示すように、ＩｎＰ基板５０１の上にＩｎＧａＡｓ層５０２を結晶成長する。次に、図５Ｂに示すように、ＩｎＧａＡｓ層５０２の上にＳｉＯ2を堆積して絶縁層５０３を形成する。
【００１１】
次に、図５Ｃに示すように、絶縁層５０３にシリコン基板５０４を貼り合わせる。次に、ＩｎＰ基板５０１をエッチング除去することで、図５Ｄに示すように、シリコン基板５０４の上に、絶縁層５０３を介してＩｎＧａＡｓ層５０２が形成された状態とする。
【００１２】
次に、ＩｎＧａＡｓ層５０２をパターニングし、図５Ｅに示すように、絶縁層５０３の上の一部の領域にＩｎＧａＡｓチャネル層５０２ａが形成された状態とし、絶縁層５０３の上の他の領域は、絶縁層５０３が露出した状態とする。次に、図５Ｆに示すように、例えば酸化シリコンからなる選択成長マスク５０５を、ＩｎＧａＡｓチャネル層５０２ａを覆って形成し、選択成長マスク５０５で覆われていない絶縁層５０３の上に、ゲルマニウムを堆積してゲルマニウムチャネル層５０６を形成する。この後、選択成長マスク５０５を除去すれば、図５Ｇに示すように、シリコン基板５０４の上に、絶縁層５０３を介し、ＩｎＧａＡｓチャネル層５０２ａとゲルマニウムチャネル層５０６とが形成された状態が得られる。
【００１３】
以上のようにして各チャネル層を形成した後、図５Ｈに示すように、ＩｎＧａＡｓチャネル層５０２ａに、ゲート絶縁層５１２を介してゲート電極５１３を形成し、これらを挟むように選択的にｎ型不純物を導入してｎ領域５１４，ｎ領域５１５を形成し、ｎ領域５１４，ｎ領域５１５にソース電極５１６，ドレイン電極５１７を形成すれば、ＩｎＧａＡｓによるｎチャネルトランジスタ５１１が形成できる。
【００１４】
また、ゲルマニウムチャネル層５０６に、ゲート絶縁層５２２を介してゲート電極５２３を形成し、これらを挟むように選択的にｐ型不純物を導入してｐ領域５２４，ｐ領域５２５を形成し、ｐ領域５２４，ｐ領域５２５にソース電極５２６，ドレイン電極５２７を形成すれば、ゲルマニウムによるｐチャネルトランジスタ５２１が形成できる。このように、ｎチャネルトランジスタ５１１とｐチャネルトランジスタ５２１とを形成することで、ＣＭＯＳ構造が得られる。
【００１５】
また、次にようにして上記ＣＭＯＳ構造を形成することもできる。まず、図６Ａに示すように、ゲルマニウム基板６０１の上に酸化シリコン層６０２ａを形成する。また、図６Ｂに示すように、シリコン基板６０３の上に酸化シリコン層６０２ｂを形成する。次に、ゲルマニウム基板６０１とシリコン基板６０３とを、酸化シリコン層６０２ａと酸化シリコン層６０２ｂとで貼り合わせ、エッチングによりゲルマニウム基板６０１を薄層化し、図６Ｃに示すように、シリコン基板６０３の上に、絶縁層６０２を介してゲルマニウム層６０１ａが形成された状態とする。
【００１６】
次に、ゲルマニウム層６０１ａをパターニングし、図６Ｄに示すように、絶縁層６０２の上の一部の領域にゲルマニウムチャネル層６０１ｂが形成された状態とし、絶縁層６０２の上の他の領域は、絶縁層６０２が露出した状態とする。次に、図６Ｅに示すように、例えば酸化シリコンからなる選択成長マスク６０４を、ゲルマニウムチャネル層６０１ｂを覆って形成し、選択成長マスク６０４で覆われていない絶縁層６０２の上に、ＩｎＧａＡｓを成長してＩｎＧａＡｓチャネル層６０５を形成する。この後、選択成長マスク６０４を除去すれば、図６Ｆに示すように、シリコン基板６０３の上に、絶縁層６０２を介し、ゲルマニウムチャネル層６０１ｂとＩｎＧａＡｓチャネル層６０５とが形成された状態が得られる。
【００１７】
以上のようにして各チャネル層を形成した後、図６Ｇに示すように、ゲルマニウムチャネル層６０１ｂに、ゲート絶縁層６１２を介してゲート電極６１３を形成し、これらを挟むように選択的にｐ型不純物を導入してｐ領域６１４，ｐ領域６１５を形成し、ｐ領域６１４，ｐ領域６１５にソース電極６１６，ドレイン電極６１７を形成すれば、ゲルマニウムによるｐチャネルトランジスタ６１１が形成できる。
【００１８】
また、ＩｎＧａＡｓチャネル層６０５に、ゲート絶縁層６２２を介してゲート電極６２３を形成し、これらを挟むように選択的にｎ型不純物を導入してｎ領域６２４，ｎ領域６２５を形成し、ｎ領域６２４，ｎ領域６２５にソース電極６２６，ドレイン電極６２７を形成すれば、ＩｎＧａＡｓによるｎチャネルトランジスタ６２１が形成できる。このように、ｐチャネルトランジスタ６１１とｎチャネルトランジスタ６２１とを形成することで、ＣＭＯＳ構造が得られる。
【先行技術文献】
【非特許文献】
【００１９】
【非特許文献１】S. Takagi et al. , "Device structures and carrier transport properties of advanced CMOS using high mobility channels",Solid-State Electronics, vol.51, pp.526-536, 2007.
【非特許文献２】M. Deura et al. , "Dislocation-Free InGaAs on Si(111) Using Micro-Channel Selective-Area Metalorganic Vapor Phase Epitaxy",Applied Physics Express 2, 011101, 2009.
【非特許文献３】M. Yokoyama et al. , "Thin Body III.V-Semiconductor-on-Insulator Metal.Oxide.Semiconductor Field-Effect Transistors on Si Fabricated Using Direct Wafer Bonding", Applied Physics Express 2, 124501, 2009.
【非特許文献４】N. A. Bojarczuk et al. , "Epitaxial silicon and ゲルマニウムrmanium on buried insulator heterostructures and devices", Applied Physics Letters, vol.83, no.26, pp.5443-5445, 2003.
【非特許文献５】C. H. Huang et al. , "Very Low Defects and High Performance ゲルマニウム-On-Insulator p-MOSFETs with Al203 Gate Dielectrics", VLSI Technol, pp.119-120, 2003.
【非特許文献６】M. Tong et al. , "Selective Wet Etching Characteristics of Lattice-Matched InGaAs/InAIAs/InP", J. Electrochem. Soc. , vol.139, no.10, pp.L91-L93, 1992.
【非特許文献７】S. K. Murad et al. , "Selective reactive ion etching of InGaAs and InP over InAlAs in SiCl4/SiF4/HBr plasmas",J. Vac. Sci. Technol. B, vol.13, no.6, pp.2344-2349, 1995.
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述した製造方法では、まず、基板の全域に形成したｎチャネル層となるＩｎＧａＡｓ層、またはｐチャネル層となるゲルマニウム層を、選択的に除去してｎチャネル層またはｐチャネル層を形成している。また、この次に、選択成長マスクを形成し、ゲルマニウムを堆積してｐチャネル層を形成し、または、ＩｎＧａＡｓを堆積してｎチャネル層を形成している。このように、複雑な工程が必要となる。また、選択成長マスクを用いた各層の形成では、シリコンに対する格子不整合が大きいＩｎＧａＡｓやゲルマニウム層を堆積するため、高品質の結晶を形成することが容易ではない。
【００２１】
このように、上述したような、シリコン基板などの基板の上に、シリコン以外の半導体によるＣＭＯＳトランジスタを製造する場合、工程が複雑となり、また、高品質のチャネル層が形成しにくいという問題があった。
【００２２】
本発明は、以上のような問題点を解消するためになされたものであり、様々な基板の上にシリコン以外の半導体の高品質なチャネル層によるＣＭＯＳ構造が、複雑な工程を必要とせずに形成できるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係る半導体積層基板は、基板の上に形成された酸化シリコン層と、酸化シリコン層の上に形成されたＩｎＡｌＡｓ層と、ＩｎＡｌＡｓ層の上に形成されたＧａＡｓＳｂ層と、ＧａＡｓＳｂ層の上に形成されたＩｎＧａＡｓ層と、ＩｎＧａＡｓ層の上に形成されたｐ型のＩｎＡｌＡｓ層と、ｐ型のＩｎＡｌＡｓ層の上に形成されたｎ型のＩｎＧａＡｓ層とを備える。なお、基板は、シリコンから構成されていればよい。
【００２４】
また、本発明に係る半導体積層基板の製造方法は、ＩｎＰ基板の上にｎ型のＩｎＧａＡｓを成長してｎ型のＩｎＧａＡｓ層を成長する工程と、ｎ型のＩｎＧａＡｓ層の上にｐ型のＩｎＡｌＡｓを成長してｐ型のＩｎＡｌＡｓ層を成長する工程と、ｐ型のＩｎＡｌＡｓ層の上にＩｎＧａＡｓを成長してＩｎＧａＡｓ層を成長する工程と、ＩｎＧａＡｓ層の上にＧａＡｓＳｂを成長してＧａＡｓＳｂ層を成長する工程と、ＧａＡｓＳｂ層の上にＩｎＡｌＡｓを成長してＩｎＡｌＡｓ層を成長する工程と、ＩｎＡｌＡｓ層の上に酸化シリコンを堆積して酸化シリコン層を形成する工程と、酸化シリコン層の上に基板を貼り合わせる工程と、基板を貼り合わせた後で、ＩｎＰ基板を除去する工程とを備える。なお、基板は、シリコンから構成されていればよい。
【発明の効果】
【００２５】
以上説明したことにより、本発明によれば、様々な基板の上にシリコン以外の半導体の高品質なチャネル層によるＣＭＯＳ構造が、複雑な工程を必要とせずに形成できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施の形態における半導体積層基板の構成を模式的に示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態における半導体積層基板の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態における半導体積層基板の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態における半導体積層基板の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図３】図３は、本発明の実施の形態における半導体積層基板を用いて作製されたＣＭＯＳ構造の構成を模式的に示す断面図である
【図４】図４は、ＩｎＡｌＡｓ層１０３，ＧａＡｓＳｂ層１０４，ＩｎＧａＡｓ層１０５，ｐ型のＩｎＡｌＡｓ層１０６におけるバンド構造を示すバンド図である。
【図５Ａ】図５Ａは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｂ】図５Ｂは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｃ】図５Ｃは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｄ】図５Ｄは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｅ】図５Ｅは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｆ】図５Ｆは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｇ】図５Ｇは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｈ】図５Ｈは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ａ】図６Ａは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｂ】図６Ｂは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｃ】図６Ｃは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｄ】図６Ｄは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｅ】図６Ｅは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｆ】図６Ｆは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｇ】図６Ｇは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態における半導体積層基板の構成を模式的に示す断面図である。この半導体積層基板は、シリコン基板１０１の上に形成された酸化シリコン層１０２と、酸化シリコン層１０２の上に形成されたＩｎＡｌＡｓ層１０３と、ＩｎＡｌＡｓ層１０３の上に形成されたＧａＡｓＳｂ層１０４と、ＧａＡｓＳｂ層１０４の上に形成されたＩｎＧａＡｓ層１０５と、ＩｎＧａＡｓ層１０５の上に形成されたｐ型のＩｎＡｌＡｓ層１０６と、ｐ型のＩｎＡｌＡｓ層１０６の上に形成されたｎ型のＩｎＧａＡｓ層１０７とを備える。
【００２８】
例えば、酸化シリコン層１０２は、ＳｉＯ2から構成され、層厚１００ｎｍ程度とされていればよい。また、ＩｎＡｌＡｓ層１０３は、アンドープのＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚１００ｎｍ程度とされていればよい。また、ＧａＡｓＳｂ層１０４は、アンドープのＧａＡｓ0.5Ｓｂ0.5から構成され、層厚２０ｎｍ程度とされていればよい。また、ＩｎＧａＡｓ層１０５は、アンドープのＩｎ0.53Ｇａ0.47Ａｓから構成され、層厚１０ｎｍ程度とされていればよい。
【００２９】
また、ｐ型のＩｎＡｌＡｓ層１０６は、約１×１０18ｃｍ-3のｐ型不純物がドーピングされたＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚２０ｎｍ程度とされてればよい。また、ｎ型のＩｎＧａＡｓ層１０７は、約５×１０18ｃｍ-3のｎ型不純物がドーピングされたＩｎ0.53Ｇａ0.47Ａｓから構成され、層厚１００ｎｍ程度とされていればよい。
【００３０】
次に、本実施の形態における半導体積層基板の製造方法について図２Ａ〜図２Ｃを用いて説明する。図２Ａ〜図２Ｃは、本発明の実施の形態における半導体積層基板の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【００３１】
まず、図２Ａに示すように、ＩｎＰ基板２０１の上に、ｎ型のＩｎＧａＡｓ、ｐ型のＩｎＡｌＡｓ、アンドープのＩｎＧａＡｓ、アンドープのＧａＡｓＳｂ、アンドープのＩｎＡｌＡｓを順次にエピタキシャル成長し、ｎ型のＩｎＧａＡｓ層１０７、ｐ型のＩｎＡｌＡｓ層１０６、ＩｎＧａＡｓ層１０５、ＧａＡｓＳｂ層１０４、ＩｎＡｌＡｓ層１０３を積層する。
【００３２】
例えば、約５×１０18ｃｍ-3のｎ型不純物がドーピングされたＩｎ0.53Ｇａ0.47Ａｓを１００ｎｍ成長し、次いで、約１×１０18ｃｍ-3のｐ型不純物がドーピングされたＩｎ0.52Ａｌ0.48Ａｓを２０ｎｍ成長し、次いで、アンドープのＩｎ0.53Ｇａ0.47Ａｓを１０ｎｍ成長し、次いで、アンドープのＧａＡｓ0.5Ｓｂ0.5を２０ｎｍ成長し、次いで、アンドープのＩｎ0.52Ａｌ0.48Ａｓを１００ｎｍ成長すればよい。これらのことにより、ＩｎＰ基板２０１の上に格子整合して各化合物半導体層がエピタキシャル成長する。これらは、よく知られた分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法もしくは有機金属気相成長（Metal-Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法などにより結晶成長することで行えばよい。
【００３３】
次に、図２Ｂに示すように、ＩｎＡｌＡｓ層１０３の上に酸化シリコンを堆積して酸化シリコン層１０２を形成する。例えば、広く用いられている電子サイクロトロン共鳴(Electron Cyclotron Resonance：ＥＣＲ）スパッタ法などの薄膜堆積法によりＳｉＯ2を堆積することで形成すればよい。
【００３４】
次に、図２Ｃに示すように、酸化シリコン層１０２にシリコン基板１０１を貼り合わせる。例えば、真空中でＥＣＲプラズマを照射して酸化シリコン層１０２の表面（貼り合わせ面）を活性化し、この活性化した酸化シリコン層１０２にシリコン基板１０１の表面（貼り合わせ面）を当接させ、また、所定の加熱処理を加えることで貼り合わせればよい（非特許文献３参照）。
【００３５】
次に、上述したようにシリコン基板１０１を貼り合わせた後で、ＩｎＰ基板２０１を除去することで、図１に示したように、本実施の形態における半導体積層基板が得られる。例えば、塩酸系のエッチャント（エッチング液）を用いた選択化学エッチングによりＩｎＰ基板２０１をエッチング除去すればよい（非特許文献３参照）。塩酸系のエッチャントによれば、ＩｎＰとＩｎＧａＡｓに対する大きな選択比があり、ＩｎＧａＡｓに対してＩｎＰの方が選択的にエッチングされる。従って、ｎ型のＩｎＧａＡｓ層１０７は、ＩｎＰ基板２０１の除去におけるエッチング停止層として機能する。
【００３６】
上述した本実施の形態における半導体積層基板を用いることで、例えば、図３に示すようなＣＭＯＳ構造が形成できる。図３は、本発明の実施の形態における半導体積層基板を用いて作製されたＣＭＯＳ構造の構成を模式的に示す断面図である。このＣＭＯＳ構造では、まず、ＩｎＡｌＡｓ層１０３およびｐ型のＩｎＡｌＡｓ層１０６が、障壁層として機能する。また、ＧａＡｓＳｂ層１０４が、正孔走行層として機能する。また、ＩｎＧａＡｓ層１０５が、電子走行層として機能する。
【００３７】
このような層構成としている半導体積層基板において、ｎチャネル領域３０１とｐチャネル領域３０２とを、素子間分離領域３０３を挟んで配置することができる。ｎチャネル領域３０１では、ゲート領域にパターニングしたｎ型のＩｎＧａＡｓ層１０７にゲート電極３１１がショットキー接続している。また、ゲート電極３１１を挟むように、ｐ型のＩｎＡｌＡｓ層１０６，ＩｎＧａＡｓ層１０５，ＧａＡｓＳｂ層１０４，およびＩｎＡｌＡｓ層１０３の途中までｎ型不純物を高濃度に導入したｎ領域３１２，ｎ領域３１３が形成されている。これらは、イオン注入法により形成すればよい。また、ｎ領域３１２，ｎ領域３１３には、ｐ型のＩｎＡｌＡｓ層１０６においてソース電極３１４，ドレイン電極３１５がオーミック接続している。これらにより、ｎチャネルトランジスタが構成されている。
【００３８】
また、ｐチャネル領域３０２では、ｎ型のＩｎＧａＡｓ層１０７を除去して露出させたｐ型のＩｎＡｌＡｓ層１０６にゲート電極３２１がショットキー接続している。また、ゲート電極３２１を挟むように、ｐ型のＩｎＡｌＡｓ層１０６，ＩｎＧａＡｓ層１０５，ＧａＡｓＳｂ層１０４，およびＩｎＡｌＡｓ層１０３の途中までｐ型不純物を高濃度に導入したｐ領域３２２，ｐ領域３２３が形成されている。これらは、イオン注入法により形成すればよい。また、ｐ領域３２２，ｐ領域３２３には、ｐ型のＩｎＡｌＡｓ層１０６においてソース電極３２４，ドレイン電極３２５がオーミック接続している。これらにより、ｐチャネルトランジスタが構成されている。
【００３９】
上述では、ｎ型のＩｎＧａＡｓ層１０７を選択的に除去することで、ｎチャネル領域３０１では、ゲート領域にｎ型のＩｎＧａＡｓ層１０７を残し、ｐチャネル領域３０２では、ｐ型のＩｎＡｌＡｓ層１０６を露出させる。このｎ型のＩｎＧａＡｓ層１０７の選択的な除去（パターニング）は、ウエットエッチング（非特許文献６参照）、また、反応性イオンエッチング（非特許文献７参照）により行えばよい。
【００４０】
上述した各トランジスタにおいては、電子走行層となるＩｎＧａＡｓ層１０５を電子が走行する。また、が、電子走行層となるＧａＡｓＳｂ層１０４を正孔が走行する。
【００４１】
次に、本実施の形態における半導体積層基板におけるバンド構造について説明する。図４は、ＩｎＡｌＡｓ層１０３，ＧａＡｓＳｂ層１０４，ＩｎＧａＡｓ層１０５，ｐ型のＩｎＡｌＡｓ層１０６におけるバンド構造を示すバンド図である。これらの各化合物半導体層は、ＩｎＰ基板に格子整合してエピタキシャル成長させて形成したものである。図４において、電荷中性準位Ｅ０を０ｅＶとして基準としている。
【００４２】
図５に示すように、電子は価電子帯端の低いＩｎＧａＡｓ層１０５に蓄積し、正孔は価電子帯端の高いＧａＡｓＳｂ層１０４に蓄積することがわかる。また、ｐ型のＩｎＡｌＡｓ層１０６の伝導体端は、ＩｎＰに格子整合するＩｎＧａＡｓ層１０５の伝導帯端よりも約０．５ｅＶ高く、ＩｎＧａＡｓ層１０５は電子の量子井戸として作用する。同様に、ＩｎＡｌＡｓ層１０３とＧａＡｓＳｂ層１０４との価電子帯バンド不連続は０．６ｅＶであり、ＧａＡｓＳｂ層１０４は正孔の量子井戸として作用する。これらの閉じ込め効果により高い電子および正孔移動度がもたらされる。
【００４３】
以上に説明したように、本発明では、ＩｎＰ基板上に堆積したＩＩＩ−Ｖ族化合物半導体からなるエピタキシャル膜およびＳｉＯ2膜を、シリコン基板に貼り合わせることによって、ｎチャネルとして作用するＩｎＧａＡｓ電子走行層と、ｐチャネルとして作用するＧａＡｓＳｂ正孔走行層を有する半導体積層基板を形成している。このように、本発明によれば、半導体積層基板を１回の貼り合わせ工程で作製できる。
【００４４】
また、このように作製した本発明の半導体積層基板を用いることで、同一基板上にｎチャネル、ｐチャネルを有する相補型回路素子が、容易に作製できるようになる。まず、ｐチャネルとして作用する領域ではｎ型のＩｎＧａＡｓ層を選択的に除去し、ｎチャネルとして作用する領域では必要に応じてｎ型のＩｎＧａＡｓ層を選択的に除去すればよい。また、ｎチャネル領域では、高濃度にｎ型ドープしたｎ領域にソース電極，ドレイン電極を形成し、ｐチャネル領域では、高濃度ｐ型ドープをしたｐ領域にソース電極，ドレイン電極を形成すればよい、また、各領域で、ソース・ドレインの間にゲート電極を形成することにより、ＩｎＧａＡｓ層、ＧａＡｓＳｂ層が各々ｎチャネル（電子走行層）、ｐチャネル（正孔走行層）として動作するトランジスタの作製が可能となる。
【００４５】
本発明の半導体積層基板によれば、シリコンよりも高い電子および正孔移動度を有するＩｎＧａＡｓおよびＧａＡｓＳｂを、各々ｎチャネル、およびｐチャネルとして用いることができるため、表面シリコン層、埋め込み絶縁層およびシリコン基部からなるＳＯＩ構造で形成されるＣＭＯＳトランジスタよりも優れた素子特性のＣＭＯＳトランジスタを、シリコン基板の上に簡便な方法で作製しまた提供することができる。
【００４６】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【００４７】
例えば、上述した実施の形態では、ＩｎＡｌＡｓ層、ＩｎＧａＡｓ層、ＧａＡｓＳｂ層の組成をＩｎＰ基板に格子整合するものとして説明したが、各層の混晶組成および層厚は、上述した限りではない。各層は、エピタキシャル成長する際の基板であるＩｎＰに対する臨界膜厚を越えない範囲で、トランジスタ動作が可能となるように設計すればよい。各層を臨界膜厚以下とすることによって、格子不整合に伴う結晶欠陥の生成を抑制できるようになる。
【００４８】
また、例えば、電子走行層として機能させるＩｎＧａＡｓ層では、Ｉｎ組成がＧａ組成よりも大きいＩｎリッチな組成とすることにより、電子移動度の向上が期待できる。同様に、正孔走行層として機能させるＧａＡｓＳｂ層では、Ｓｂ組成がＡｓ組成よりも大きいＳｂリッチな組成とすることによって、正孔の移動度を向上させることが可能となる。また、ｎ型のＩｎＧａＡｓ層のＩｎ組成を下げることによって、ショットキー障壁高さを調整し、ｎチャネルのトランジスタの閾値を調整することも可能となる。
【００４９】
例えば、アンドープのＧａＡｓ0.25Ｓｂ0.75からなる層厚約２０ｎｍのＧａＡｓＳｂ層（正孔走行層）、アンドープのＩｎ0.7Ｇａ0.3Ａｓからなる層厚約１０ｎｍのＩｎＧａＡｓ層（電子走行層）、ｎ型不純物がドーピングされたＩｎ0.4Ｇａ0.6Ａｓからなる層厚１０ｎｍのｎ型のＩｎＧａＡｓ層（エッチング停止層）を用いることが可能である。
【００５０】
また、アンドープのＩｎＡｌＡｓ層、アンドープのＧａＡｓＳｂ層、アンドープのＩｎＧａＡｓ層、ｐ型のＩｎＡｌＡｓ層、ｎ型のＩｎＧａＡｓ層の各層の層厚さ、ｐ型のＩｎＡｌＡｓおよびｎ型のＩｎＧａＡｓにおけるドーピング濃度は、トランジスタの閾値設計を勘案して適宜に設定すればよい。また、トランジスタの閾値電圧の設計によっては、ｎチャネル領域のゲート電極直下のｎ型のＩｎＧａＡｓ層は除去してもかまわない。
【００５１】
また、上述では、ＩｎＰ基板上に積層されたエピタキシャル膜およびＳｉＯ2膜を、シリコン基板上に貼り合わせた例について説明したが、この基板はシリコンだけに限定されるものではなく、ＳｉＯ2膜との密着性が良好な材料であれば、いずれの材料を用いてもかまわない。本発明によれば、様々な素子が形成される様々な基板の上に、上述したＣＭＯＳ構造を形成することが可能である。
【符号の説明】
【００５２】
１０１…シリコン基板、１０２…酸化シリコン層、１０３…ＩｎＡｌＡｓ層、１０４…ＧａＡｓＳｂ層、１０５…ＩｎＧａＡｓ層、１０６…ＩｎＡｌＡｓ層、１０７…ＩｎＧａＡｓ層、２０１…ＩｎＰ基板。
【技術分野】
【０００１】
本発明は、化合物半導体によるＣＭＯＳが構成可能となる化合物半導体層をシリコン基板などの上に積層した半導体積層基板およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、微細化によるシリコンＣＭＯＳトランジスタの性能向上は、様々な物理的限界によって飽和しつつある。このため、シリコンよりも優れたキャリア輸送特性を有するＩＩＩ−Ｖ族化合物半導体やゲルマニウムをＣＭＯＳトランジスタのチャネルに適用し、性能の向上を図ろうという試みが活発化している。例えば、シリコン基板の上に形成した他のシリコン素子と上述したＣＭＯＳトランジスタとを組み合わせることで、より高速に動作する様々な集積回路が構成できる。
【０００３】
上述したシリコン以外の半導体によるＣＭＯＳトランジスタをシリコン基板の上に形成するために、シリコン基板の上に絶縁層を介して化合物半導体やゲルマニウムの層を形成する技術がある（非特許文献１参照）。この技術では、最終的なＣＭＯＳ構造としては、ＳＯＩ（Silicon on Insulator）構造を発展させ、埋め込み絶縁層の上に、薄層のｎチャネルおよびｐチャネルとして、ＩＩＩ−Ｖ化合物半導体層およびゲルマニウム層を形成したＩＩＩ−Ｖ−ＯＩ（III-V-on-insulator）およびＧＯＩ（Ge-on-insulator）構造を形成している。
【０００４】
また、シリコン基板の上に形成するＩＩＩ−Ｖ族化合物半導体によるｎチャネルについては、高い電子移動度を有するＩｎＧａＡｓを適用する試みが提案されている。このＩｎＧａＡｓのチャネルをシリコン基板の上にＳｉＯ2からなる絶縁層を介して形成する手法としては、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法、または有機金属気相成長（Metal-Organic Vapor-Phase Epitaxy：ＭＯＶＰＥ）法などの結晶成長法によって、シリコン基板上に直接成長する方法が検討されている。
【０００５】
一例として、主表面を（１１１）面とした単結晶シリコンの基板上に、開口部を有するＳｉＯ2マスクを形成して選択成長を行い、ＳｉＯ2のマスク上にＩｎＧａＡｓ層を横方向成長させる試みがなされている（非特許文献２参照）。
【０００６】
しかし、実用的なトランジスタを形成するのに十分な面積と、均一な組成を有する高品質のＩｎＧａＡｓの層を形成することは容易ではない。これは、一般にシリコン基板上への結晶成長では、シリコンとＩｎＧａＡｓとの間の大きな格子不整合が原因となる。また、無極性結晶であるシリコン基板の上に極性結晶であるＩｎＧａＡｓを成長することに伴うアンチフェイズドメイン（antiphase domain）の形成が、高品質結晶の形成を難しくしている。
【０００７】
このようなシリコン基板上への化合物半導体の結晶成長に伴う困難を回避するために、例えば、ＩｎＰ基板上に成長したＩｎＧａＡｓエピタキシャル薄膜の上にＳｉＯ2膜を堆積し、これをシリコン基板に貼り合わせ、不要なＩｎＰ基板部分をウエットエッチングで除去し、ＩｎＧａＡｓ／ＳｉＯ2／Ｓｉ構造を形成する方法が提案されている（非特許文献３参照）。この方法では、シリコンとＩｎＧａＡｓとの格子不整合や、極性の差異に伴う結晶成長中の結晶欠陥の生成を回避することが可能となり、シリコン基板上に均一に高品質のＩｎＧａＡｓチャネルを形成することが可能となる。
【０００８】
一方、シリコン基板の上に形成可能な他の半導体によるｐチャネルとしては、正孔の輸送特性に優れるゲルマニウムを用いることが提案されている。例えば、エピタキシャル成長技術によるゲルマニウムチャネルの形成（非特許文献４参照）、また、ウエハの貼り合わせによるゲルマニウムチャネルの形成（非特許文献５参照）などがある。
【０００９】
上述したように、ＩｎＧａＡｓからなるｎチャネル、あるいはゲルマニウムからなるｐチャネルのいずれか一方をシリコン基板上に形成することは、上述した非特許文献に記載のように可能となりつつある。しかし、ｎチャネルとｐチャネルとを混載するＣＭＯＳ集積回路を形成するためには、同一のシリコン基板上に、ｎチャネルとｐチャネルとを形成する必要があり、この工程は複雑になる。
【００１０】
ＩＩＩ−Ｖ族化合物半導体によるｎチャネルと、ゲルマニウムによるｐチャネルとを、シリコン基板の上に混載するためには、例えば、次に示す方法がある。まず、図５Ａに示すように、ＩｎＰ基板５０１の上にＩｎＧａＡｓ層５０２を結晶成長する。次に、図５Ｂに示すように、ＩｎＧａＡｓ層５０２の上にＳｉＯ2を堆積して絶縁層５０３を形成する。
【００１１】
次に、図５Ｃに示すように、絶縁層５０３にシリコン基板５０４を貼り合わせる。次に、ＩｎＰ基板５０１をエッチング除去することで、図５Ｄに示すように、シリコン基板５０４の上に、絶縁層５０３を介してＩｎＧａＡｓ層５０２が形成された状態とする。
【００１２】
次に、ＩｎＧａＡｓ層５０２をパターニングし、図５Ｅに示すように、絶縁層５０３の上の一部の領域にＩｎＧａＡｓチャネル層５０２ａが形成された状態とし、絶縁層５０３の上の他の領域は、絶縁層５０３が露出した状態とする。次に、図５Ｆに示すように、例えば酸化シリコンからなる選択成長マスク５０５を、ＩｎＧａＡｓチャネル層５０２ａを覆って形成し、選択成長マスク５０５で覆われていない絶縁層５０３の上に、ゲルマニウムを堆積してゲルマニウムチャネル層５０６を形成する。この後、選択成長マスク５０５を除去すれば、図５Ｇに示すように、シリコン基板５０４の上に、絶縁層５０３を介し、ＩｎＧａＡｓチャネル層５０２ａとゲルマニウムチャネル層５０６とが形成された状態が得られる。
【００１３】
以上のようにして各チャネル層を形成した後、図５Ｈに示すように、ＩｎＧａＡｓチャネル層５０２ａに、ゲート絶縁層５１２を介してゲート電極５１３を形成し、これらを挟むように選択的にｎ型不純物を導入してｎ領域５１４，ｎ領域５１５を形成し、ｎ領域５１４，ｎ領域５１５にソース電極５１６，ドレイン電極５１７を形成すれば、ＩｎＧａＡｓによるｎチャネルトランジスタ５１１が形成できる。
【００１４】
また、ゲルマニウムチャネル層５０６に、ゲート絶縁層５２２を介してゲート電極５２３を形成し、これらを挟むように選択的にｐ型不純物を導入してｐ領域５２４，ｐ領域５２５を形成し、ｐ領域５２４，ｐ領域５２５にソース電極５２６，ドレイン電極５２７を形成すれば、ゲルマニウムによるｐチャネルトランジスタ５２１が形成できる。このように、ｎチャネルトランジスタ５１１とｐチャネルトランジスタ５２１とを形成することで、ＣＭＯＳ構造が得られる。
【００１５】
また、次にようにして上記ＣＭＯＳ構造を形成することもできる。まず、図６Ａに示すように、ゲルマニウム基板６０１の上に酸化シリコン層６０２ａを形成する。また、図６Ｂに示すように、シリコン基板６０３の上に酸化シリコン層６０２ｂを形成する。次に、ゲルマニウム基板６０１とシリコン基板６０３とを、酸化シリコン層６０２ａと酸化シリコン層６０２ｂとで貼り合わせ、エッチングによりゲルマニウム基板６０１を薄層化し、図６Ｃに示すように、シリコン基板６０３の上に、絶縁層６０２を介してゲルマニウム層６０１ａが形成された状態とする。
【００１６】
次に、ゲルマニウム層６０１ａをパターニングし、図６Ｄに示すように、絶縁層６０２の上の一部の領域にゲルマニウムチャネル層６０１ｂが形成された状態とし、絶縁層６０２の上の他の領域は、絶縁層６０２が露出した状態とする。次に、図６Ｅに示すように、例えば酸化シリコンからなる選択成長マスク６０４を、ゲルマニウムチャネル層６０１ｂを覆って形成し、選択成長マスク６０４で覆われていない絶縁層６０２の上に、ＩｎＧａＡｓを成長してＩｎＧａＡｓチャネル層６０５を形成する。この後、選択成長マスク６０４を除去すれば、図６Ｆに示すように、シリコン基板６０３の上に、絶縁層６０２を介し、ゲルマニウムチャネル層６０１ｂとＩｎＧａＡｓチャネル層６０５とが形成された状態が得られる。
【００１７】
以上のようにして各チャネル層を形成した後、図６Ｇに示すように、ゲルマニウムチャネル層６０１ｂに、ゲート絶縁層６１２を介してゲート電極６１３を形成し、これらを挟むように選択的にｐ型不純物を導入してｐ領域６１４，ｐ領域６１５を形成し、ｐ領域６１４，ｐ領域６１５にソース電極６１６，ドレイン電極６１７を形成すれば、ゲルマニウムによるｐチャネルトランジスタ６１１が形成できる。
【００１８】
また、ＩｎＧａＡｓチャネル層６０５に、ゲート絶縁層６２２を介してゲート電極６２３を形成し、これらを挟むように選択的にｎ型不純物を導入してｎ領域６２４，ｎ領域６２５を形成し、ｎ領域６２４，ｎ領域６２５にソース電極６２６，ドレイン電極６２７を形成すれば、ＩｎＧａＡｓによるｎチャネルトランジスタ６２１が形成できる。このように、ｐチャネルトランジスタ６１１とｎチャネルトランジスタ６２１とを形成することで、ＣＭＯＳ構造が得られる。
【先行技術文献】
【非特許文献】
【００１９】
【非特許文献１】S. Takagi et al. , "Device structures and carrier transport properties of advanced CMOS using high mobility channels",Solid-State Electronics, vol.51, pp.526-536, 2007.
【非特許文献２】M. Deura et al. , "Dislocation-Free InGaAs on Si(111) Using Micro-Channel Selective-Area Metalorganic Vapor Phase Epitaxy",Applied Physics Express 2, 011101, 2009.
【非特許文献３】M. Yokoyama et al. , "Thin Body III.V-Semiconductor-on-Insulator Metal.Oxide.Semiconductor Field-Effect Transistors on Si Fabricated Using Direct Wafer Bonding", Applied Physics Express 2, 124501, 2009.
【非特許文献４】N. A. Bojarczuk et al. , "Epitaxial silicon and ゲルマニウムrmanium on buried insulator heterostructures and devices", Applied Physics Letters, vol.83, no.26, pp.5443-5445, 2003.
【非特許文献５】C. H. Huang et al. , "Very Low Defects and High Performance ゲルマニウム-On-Insulator p-MOSFETs with Al203 Gate Dielectrics", VLSI Technol, pp.119-120, 2003.
【非特許文献６】M. Tong et al. , "Selective Wet Etching Characteristics of Lattice-Matched InGaAs/InAIAs/InP", J. Electrochem. Soc. , vol.139, no.10, pp.L91-L93, 1992.
【非特許文献７】S. K. Murad et al. , "Selective reactive ion etching of InGaAs and InP over InAlAs in SiCl4/SiF4/HBr plasmas",J. Vac. Sci. Technol. B, vol.13, no.6, pp.2344-2349, 1995.
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述した製造方法では、まず、基板の全域に形成したｎチャネル層となるＩｎＧａＡｓ層、またはｐチャネル層となるゲルマニウム層を、選択的に除去してｎチャネル層またはｐチャネル層を形成している。また、この次に、選択成長マスクを形成し、ゲルマニウムを堆積してｐチャネル層を形成し、または、ＩｎＧａＡｓを堆積してｎチャネル層を形成している。このように、複雑な工程が必要となる。また、選択成長マスクを用いた各層の形成では、シリコンに対する格子不整合が大きいＩｎＧａＡｓやゲルマニウム層を堆積するため、高品質の結晶を形成することが容易ではない。
【００２１】
このように、上述したような、シリコン基板などの基板の上に、シリコン以外の半導体によるＣＭＯＳトランジスタを製造する場合、工程が複雑となり、また、高品質のチャネル層が形成しにくいという問題があった。
【００２２】
本発明は、以上のような問題点を解消するためになされたものであり、様々な基板の上にシリコン以外の半導体の高品質なチャネル層によるＣＭＯＳ構造が、複雑な工程を必要とせずに形成できるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係る半導体積層基板は、基板の上に形成された酸化シリコン層と、酸化シリコン層の上に形成されたＩｎＡｌＡｓ層と、ＩｎＡｌＡｓ層の上に形成されたＧａＡｓＳｂ層と、ＧａＡｓＳｂ層の上に形成されたＩｎＧａＡｓ層と、ＩｎＧａＡｓ層の上に形成されたｐ型のＩｎＡｌＡｓ層と、ｐ型のＩｎＡｌＡｓ層の上に形成されたｎ型のＩｎＧａＡｓ層とを備える。なお、基板は、シリコンから構成されていればよい。
【００２４】
また、本発明に係る半導体積層基板の製造方法は、ＩｎＰ基板の上にｎ型のＩｎＧａＡｓを成長してｎ型のＩｎＧａＡｓ層を成長する工程と、ｎ型のＩｎＧａＡｓ層の上にｐ型のＩｎＡｌＡｓを成長してｐ型のＩｎＡｌＡｓ層を成長する工程と、ｐ型のＩｎＡｌＡｓ層の上にＩｎＧａＡｓを成長してＩｎＧａＡｓ層を成長する工程と、ＩｎＧａＡｓ層の上にＧａＡｓＳｂを成長してＧａＡｓＳｂ層を成長する工程と、ＧａＡｓＳｂ層の上にＩｎＡｌＡｓを成長してＩｎＡｌＡｓ層を成長する工程と、ＩｎＡｌＡｓ層の上に酸化シリコンを堆積して酸化シリコン層を形成する工程と、酸化シリコン層の上に基板を貼り合わせる工程と、基板を貼り合わせた後で、ＩｎＰ基板を除去する工程とを備える。なお、基板は、シリコンから構成されていればよい。
【発明の効果】
【００２５】
以上説明したことにより、本発明によれば、様々な基板の上にシリコン以外の半導体の高品質なチャネル層によるＣＭＯＳ構造が、複雑な工程を必要とせずに形成できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施の形態における半導体積層基板の構成を模式的に示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態における半導体積層基板の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態における半導体積層基板の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態における半導体積層基板の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図３】図３は、本発明の実施の形態における半導体積層基板を用いて作製されたＣＭＯＳ構造の構成を模式的に示す断面図である
【図４】図４は、ＩｎＡｌＡｓ層１０３，ＧａＡｓＳｂ層１０４，ＩｎＧａＡｓ層１０５，ｐ型のＩｎＡｌＡｓ層１０６におけるバンド構造を示すバンド図である。
【図５Ａ】図５Ａは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｂ】図５Ｂは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｃ】図５Ｃは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｄ】図５Ｄは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｅ】図５Ｅは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｆ】図５Ｆは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｇ】図５Ｇは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｈ】図５Ｈは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ａ】図６Ａは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｂ】図６Ｂは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｃ】図６Ｃは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｄ】図６Ｄは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｅ】図６Ｅは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｆ】図６Ｆは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｇ】図６Ｇは、シリコン以外の半導体を用いたＣＭＯＳ構造の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態における半導体積層基板の構成を模式的に示す断面図である。この半導体積層基板は、シリコン基板１０１の上に形成された酸化シリコン層１０２と、酸化シリコン層１０２の上に形成されたＩｎＡｌＡｓ層１０３と、ＩｎＡｌＡｓ層１０３の上に形成されたＧａＡｓＳｂ層１０４と、ＧａＡｓＳｂ層１０４の上に形成されたＩｎＧａＡｓ層１０５と、ＩｎＧａＡｓ層１０５の上に形成されたｐ型のＩｎＡｌＡｓ層１０６と、ｐ型のＩｎＡｌＡｓ層１０６の上に形成されたｎ型のＩｎＧａＡｓ層１０７とを備える。
【００２８】
例えば、酸化シリコン層１０２は、ＳｉＯ2から構成され、層厚１００ｎｍ程度とされていればよい。また、ＩｎＡｌＡｓ層１０３は、アンドープのＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚１００ｎｍ程度とされていればよい。また、ＧａＡｓＳｂ層１０４は、アンドープのＧａＡｓ0.5Ｓｂ0.5から構成され、層厚２０ｎｍ程度とされていればよい。また、ＩｎＧａＡｓ層１０５は、アンドープのＩｎ0.53Ｇａ0.47Ａｓから構成され、層厚１０ｎｍ程度とされていればよい。
【００２９】
また、ｐ型のＩｎＡｌＡｓ層１０６は、約１×１０18ｃｍ-3のｐ型不純物がドーピングされたＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚２０ｎｍ程度とされてればよい。また、ｎ型のＩｎＧａＡｓ層１０７は、約５×１０18ｃｍ-3のｎ型不純物がドーピングされたＩｎ0.53Ｇａ0.47Ａｓから構成され、層厚１００ｎｍ程度とされていればよい。
【００３０】
次に、本実施の形態における半導体積層基板の製造方法について図２Ａ〜図２Ｃを用いて説明する。図２Ａ〜図２Ｃは、本発明の実施の形態における半導体積層基板の製造方法を説明するための各工程における状態を模式的に示す断面図である。
【００３１】
まず、図２Ａに示すように、ＩｎＰ基板２０１の上に、ｎ型のＩｎＧａＡｓ、ｐ型のＩｎＡｌＡｓ、アンドープのＩｎＧａＡｓ、アンドープのＧａＡｓＳｂ、アンドープのＩｎＡｌＡｓを順次にエピタキシャル成長し、ｎ型のＩｎＧａＡｓ層１０７、ｐ型のＩｎＡｌＡｓ層１０６、ＩｎＧａＡｓ層１０５、ＧａＡｓＳｂ層１０４、ＩｎＡｌＡｓ層１０３を積層する。
【００３２】
例えば、約５×１０18ｃｍ-3のｎ型不純物がドーピングされたＩｎ0.53Ｇａ0.47Ａｓを１００ｎｍ成長し、次いで、約１×１０18ｃｍ-3のｐ型不純物がドーピングされたＩｎ0.52Ａｌ0.48Ａｓを２０ｎｍ成長し、次いで、アンドープのＩｎ0.53Ｇａ0.47Ａｓを１０ｎｍ成長し、次いで、アンドープのＧａＡｓ0.5Ｓｂ0.5を２０ｎｍ成長し、次いで、アンドープのＩｎ0.52Ａｌ0.48Ａｓを１００ｎｍ成長すればよい。これらのことにより、ＩｎＰ基板２０１の上に格子整合して各化合物半導体層がエピタキシャル成長する。これらは、よく知られた分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法もしくは有機金属気相成長（Metal-Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法などにより結晶成長することで行えばよい。
【００３３】
次に、図２Ｂに示すように、ＩｎＡｌＡｓ層１０３の上に酸化シリコンを堆積して酸化シリコン層１０２を形成する。例えば、広く用いられている電子サイクロトロン共鳴(Electron Cyclotron Resonance：ＥＣＲ）スパッタ法などの薄膜堆積法によりＳｉＯ2を堆積することで形成すればよい。
【００３４】
次に、図２Ｃに示すように、酸化シリコン層１０２にシリコン基板１０１を貼り合わせる。例えば、真空中でＥＣＲプラズマを照射して酸化シリコン層１０２の表面（貼り合わせ面）を活性化し、この活性化した酸化シリコン層１０２にシリコン基板１０１の表面（貼り合わせ面）を当接させ、また、所定の加熱処理を加えることで貼り合わせればよい（非特許文献３参照）。
【００３５】
次に、上述したようにシリコン基板１０１を貼り合わせた後で、ＩｎＰ基板２０１を除去することで、図１に示したように、本実施の形態における半導体積層基板が得られる。例えば、塩酸系のエッチャント（エッチング液）を用いた選択化学エッチングによりＩｎＰ基板２０１をエッチング除去すればよい（非特許文献３参照）。塩酸系のエッチャントによれば、ＩｎＰとＩｎＧａＡｓに対する大きな選択比があり、ＩｎＧａＡｓに対してＩｎＰの方が選択的にエッチングされる。従って、ｎ型のＩｎＧａＡｓ層１０７は、ＩｎＰ基板２０１の除去におけるエッチング停止層として機能する。
【００３６】
上述した本実施の形態における半導体積層基板を用いることで、例えば、図３に示すようなＣＭＯＳ構造が形成できる。図３は、本発明の実施の形態における半導体積層基板を用いて作製されたＣＭＯＳ構造の構成を模式的に示す断面図である。このＣＭＯＳ構造では、まず、ＩｎＡｌＡｓ層１０３およびｐ型のＩｎＡｌＡｓ層１０６が、障壁層として機能する。また、ＧａＡｓＳｂ層１０４が、正孔走行層として機能する。また、ＩｎＧａＡｓ層１０５が、電子走行層として機能する。
【００３７】
このような層構成としている半導体積層基板において、ｎチャネル領域３０１とｐチャネル領域３０２とを、素子間分離領域３０３を挟んで配置することができる。ｎチャネル領域３０１では、ゲート領域にパターニングしたｎ型のＩｎＧａＡｓ層１０７にゲート電極３１１がショットキー接続している。また、ゲート電極３１１を挟むように、ｐ型のＩｎＡｌＡｓ層１０６，ＩｎＧａＡｓ層１０５，ＧａＡｓＳｂ層１０４，およびＩｎＡｌＡｓ層１０３の途中までｎ型不純物を高濃度に導入したｎ領域３１２，ｎ領域３１３が形成されている。これらは、イオン注入法により形成すればよい。また、ｎ領域３１２，ｎ領域３１３には、ｐ型のＩｎＡｌＡｓ層１０６においてソース電極３１４，ドレイン電極３１５がオーミック接続している。これらにより、ｎチャネルトランジスタが構成されている。
【００３８】
また、ｐチャネル領域３０２では、ｎ型のＩｎＧａＡｓ層１０７を除去して露出させたｐ型のＩｎＡｌＡｓ層１０６にゲート電極３２１がショットキー接続している。また、ゲート電極３２１を挟むように、ｐ型のＩｎＡｌＡｓ層１０６，ＩｎＧａＡｓ層１０５，ＧａＡｓＳｂ層１０４，およびＩｎＡｌＡｓ層１０３の途中までｐ型不純物を高濃度に導入したｐ領域３２２，ｐ領域３２３が形成されている。これらは、イオン注入法により形成すればよい。また、ｐ領域３２２，ｐ領域３２３には、ｐ型のＩｎＡｌＡｓ層１０６においてソース電極３２４，ドレイン電極３２５がオーミック接続している。これらにより、ｐチャネルトランジスタが構成されている。
【００３９】
上述では、ｎ型のＩｎＧａＡｓ層１０７を選択的に除去することで、ｎチャネル領域３０１では、ゲート領域にｎ型のＩｎＧａＡｓ層１０７を残し、ｐチャネル領域３０２では、ｐ型のＩｎＡｌＡｓ層１０６を露出させる。このｎ型のＩｎＧａＡｓ層１０７の選択的な除去（パターニング）は、ウエットエッチング（非特許文献６参照）、また、反応性イオンエッチング（非特許文献７参照）により行えばよい。
【００４０】
上述した各トランジスタにおいては、電子走行層となるＩｎＧａＡｓ層１０５を電子が走行する。また、が、電子走行層となるＧａＡｓＳｂ層１０４を正孔が走行する。
【００４１】
次に、本実施の形態における半導体積層基板におけるバンド構造について説明する。図４は、ＩｎＡｌＡｓ層１０３，ＧａＡｓＳｂ層１０４，ＩｎＧａＡｓ層１０５，ｐ型のＩｎＡｌＡｓ層１０６におけるバンド構造を示すバンド図である。これらの各化合物半導体層は、ＩｎＰ基板に格子整合してエピタキシャル成長させて形成したものである。図４において、電荷中性準位Ｅ０を０ｅＶとして基準としている。
【００４２】
図５に示すように、電子は価電子帯端の低いＩｎＧａＡｓ層１０５に蓄積し、正孔は価電子帯端の高いＧａＡｓＳｂ層１０４に蓄積することがわかる。また、ｐ型のＩｎＡｌＡｓ層１０６の伝導体端は、ＩｎＰに格子整合するＩｎＧａＡｓ層１０５の伝導帯端よりも約０．５ｅＶ高く、ＩｎＧａＡｓ層１０５は電子の量子井戸として作用する。同様に、ＩｎＡｌＡｓ層１０３とＧａＡｓＳｂ層１０４との価電子帯バンド不連続は０．６ｅＶであり、ＧａＡｓＳｂ層１０４は正孔の量子井戸として作用する。これらの閉じ込め効果により高い電子および正孔移動度がもたらされる。
【００４３】
以上に説明したように、本発明では、ＩｎＰ基板上に堆積したＩＩＩ−Ｖ族化合物半導体からなるエピタキシャル膜およびＳｉＯ2膜を、シリコン基板に貼り合わせることによって、ｎチャネルとして作用するＩｎＧａＡｓ電子走行層と、ｐチャネルとして作用するＧａＡｓＳｂ正孔走行層を有する半導体積層基板を形成している。このように、本発明によれば、半導体積層基板を１回の貼り合わせ工程で作製できる。
【００４４】
また、このように作製した本発明の半導体積層基板を用いることで、同一基板上にｎチャネル、ｐチャネルを有する相補型回路素子が、容易に作製できるようになる。まず、ｐチャネルとして作用する領域ではｎ型のＩｎＧａＡｓ層を選択的に除去し、ｎチャネルとして作用する領域では必要に応じてｎ型のＩｎＧａＡｓ層を選択的に除去すればよい。また、ｎチャネル領域では、高濃度にｎ型ドープしたｎ領域にソース電極，ドレイン電極を形成し、ｐチャネル領域では、高濃度ｐ型ドープをしたｐ領域にソース電極，ドレイン電極を形成すればよい、また、各領域で、ソース・ドレインの間にゲート電極を形成することにより、ＩｎＧａＡｓ層、ＧａＡｓＳｂ層が各々ｎチャネル（電子走行層）、ｐチャネル（正孔走行層）として動作するトランジスタの作製が可能となる。
【００４５】
本発明の半導体積層基板によれば、シリコンよりも高い電子および正孔移動度を有するＩｎＧａＡｓおよびＧａＡｓＳｂを、各々ｎチャネル、およびｐチャネルとして用いることができるため、表面シリコン層、埋め込み絶縁層およびシリコン基部からなるＳＯＩ構造で形成されるＣＭＯＳトランジスタよりも優れた素子特性のＣＭＯＳトランジスタを、シリコン基板の上に簡便な方法で作製しまた提供することができる。
【００４６】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【００４７】
例えば、上述した実施の形態では、ＩｎＡｌＡｓ層、ＩｎＧａＡｓ層、ＧａＡｓＳｂ層の組成をＩｎＰ基板に格子整合するものとして説明したが、各層の混晶組成および層厚は、上述した限りではない。各層は、エピタキシャル成長する際の基板であるＩｎＰに対する臨界膜厚を越えない範囲で、トランジスタ動作が可能となるように設計すればよい。各層を臨界膜厚以下とすることによって、格子不整合に伴う結晶欠陥の生成を抑制できるようになる。
【００４８】
また、例えば、電子走行層として機能させるＩｎＧａＡｓ層では、Ｉｎ組成がＧａ組成よりも大きいＩｎリッチな組成とすることにより、電子移動度の向上が期待できる。同様に、正孔走行層として機能させるＧａＡｓＳｂ層では、Ｓｂ組成がＡｓ組成よりも大きいＳｂリッチな組成とすることによって、正孔の移動度を向上させることが可能となる。また、ｎ型のＩｎＧａＡｓ層のＩｎ組成を下げることによって、ショットキー障壁高さを調整し、ｎチャネルのトランジスタの閾値を調整することも可能となる。
【００４９】
例えば、アンドープのＧａＡｓ0.25Ｓｂ0.75からなる層厚約２０ｎｍのＧａＡｓＳｂ層（正孔走行層）、アンドープのＩｎ0.7Ｇａ0.3Ａｓからなる層厚約１０ｎｍのＩｎＧａＡｓ層（電子走行層）、ｎ型不純物がドーピングされたＩｎ0.4Ｇａ0.6Ａｓからなる層厚１０ｎｍのｎ型のＩｎＧａＡｓ層（エッチング停止層）を用いることが可能である。
【００５０】
また、アンドープのＩｎＡｌＡｓ層、アンドープのＧａＡｓＳｂ層、アンドープのＩｎＧａＡｓ層、ｐ型のＩｎＡｌＡｓ層、ｎ型のＩｎＧａＡｓ層の各層の層厚さ、ｐ型のＩｎＡｌＡｓおよびｎ型のＩｎＧａＡｓにおけるドーピング濃度は、トランジスタの閾値設計を勘案して適宜に設定すればよい。また、トランジスタの閾値電圧の設計によっては、ｎチャネル領域のゲート電極直下のｎ型のＩｎＧａＡｓ層は除去してもかまわない。
【００５１】
また、上述では、ＩｎＰ基板上に積層されたエピタキシャル膜およびＳｉＯ2膜を、シリコン基板上に貼り合わせた例について説明したが、この基板はシリコンだけに限定されるものではなく、ＳｉＯ2膜との密着性が良好な材料であれば、いずれの材料を用いてもかまわない。本発明によれば、様々な素子が形成される様々な基板の上に、上述したＣＭＯＳ構造を形成することが可能である。
【符号の説明】
【００５２】
１０１…シリコン基板、１０２…酸化シリコン層、１０３…ＩｎＡｌＡｓ層、１０４…ＧａＡｓＳｂ層、１０５…ＩｎＧａＡｓ層、１０６…ＩｎＡｌＡｓ層、１０７…ＩｎＧａＡｓ層、２０１…ＩｎＰ基板。
【特許請求の範囲】
【請求項１】
基板の上に形成された酸化シリコン層と、
前記酸化シリコン層の上に形成されたＩｎＡｌＡｓ層と、
前記ＩｎＡｌＡｓ層の上に形成されたＧａＡｓＳｂ層と、
前記ＧａＡｓＳｂ層の上に形成されたＩｎＧａＡｓ層と、
前記ＩｎＧａＡｓ層の上に形成されたｐ型のＩｎＡｌＡｓ層と、
前記ｐ型のＩｎＡｌＡｓ層の上に形成されたｎ型のＩｎＧａＡｓ層と
を備えることを特徴とする半導体積層基板。
【請求項２】
請求項１記載の半導体積層基板において、
前記基板は、シリコンから構成されていることを特徴とする半導体積層基板。
【請求項３】
ＩｎＰ基板の上にｎ型のＩｎＧａＡｓを成長してｎ型のＩｎＧａＡｓ層を成長する工程と、
前記ｎ型のＩｎＧａＡｓ層の上にｐ型のＩｎＡｌＡｓを成長してｐ型のＩｎＡｌＡｓ層を成長する工程と、
前記ｐ型のＩｎＡｌＡｓ層の上にＩｎＧａＡｓを成長してＩｎＧａＡｓ層を成長する工程と、
前記ＩｎＧａＡｓ層の上にＧａＡｓＳｂを成長してＧａＡｓＳｂ層を成長する工程と、
前記ＧａＡｓＳｂ層の上にＩｎＡｌＡｓを成長してＩｎＡｌＡｓ層を成長する工程と、
前記ＩｎＡｌＡｓ層の上に酸化シリコンを堆積して酸化シリコン層を形成する工程と、
前記酸化シリコン層の上に基板を貼り合わせる工程と、
前記基板を貼り合わせた後で、前記ＩｎＰ基板を除去する工程と
を備えることを特徴とする半導体積層基板の製造方法。
【請求項４】
請求項３記載の半導体積層基板の製造方法において、
前記基板は、シリコンから構成されていることを特徴とする半導体積層基板の製造方法。
【請求項１】
基板の上に形成された酸化シリコン層と、
前記酸化シリコン層の上に形成されたＩｎＡｌＡｓ層と、
前記ＩｎＡｌＡｓ層の上に形成されたＧａＡｓＳｂ層と、
前記ＧａＡｓＳｂ層の上に形成されたＩｎＧａＡｓ層と、
前記ＩｎＧａＡｓ層の上に形成されたｐ型のＩｎＡｌＡｓ層と、
前記ｐ型のＩｎＡｌＡｓ層の上に形成されたｎ型のＩｎＧａＡｓ層と
を備えることを特徴とする半導体積層基板。
【請求項２】
請求項１記載の半導体積層基板において、
前記基板は、シリコンから構成されていることを特徴とする半導体積層基板。
【請求項３】
ＩｎＰ基板の上にｎ型のＩｎＧａＡｓを成長してｎ型のＩｎＧａＡｓ層を成長する工程と、
前記ｎ型のＩｎＧａＡｓ層の上にｐ型のＩｎＡｌＡｓを成長してｐ型のＩｎＡｌＡｓ層を成長する工程と、
前記ｐ型のＩｎＡｌＡｓ層の上にＩｎＧａＡｓを成長してＩｎＧａＡｓ層を成長する工程と、
前記ＩｎＧａＡｓ層の上にＧａＡｓＳｂを成長してＧａＡｓＳｂ層を成長する工程と、
前記ＧａＡｓＳｂ層の上にＩｎＡｌＡｓを成長してＩｎＡｌＡｓ層を成長する工程と、
前記ＩｎＡｌＡｓ層の上に酸化シリコンを堆積して酸化シリコン層を形成する工程と、
前記酸化シリコン層の上に基板を貼り合わせる工程と、
前記基板を貼り合わせた後で、前記ＩｎＰ基板を除去する工程と
を備えることを特徴とする半導体積層基板の製造方法。
【請求項４】
請求項３記載の半導体積層基板の製造方法において、
前記基板は、シリコンから構成されていることを特徴とする半導体積層基板の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図３】
【図５Ｈ】
【図６Ｇ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図３】
【図５Ｈ】
【図６Ｇ】
【公開番号】特開２０１３−６９９７０（Ｐ２０１３−６９９７０Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８７３９（Ｐ２０１１−２０８７３９）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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