半導体装置およびその製造方法
【課題】SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響を抑制することができ、回路設計上の自由度が確保された半導体装置およびその製造方法を提供する。
【解決手段】低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜3に達する第1トレンチ4によって互いに絶縁分離され、第1半導体層1における埋め込み酸化膜3上に、第1半導体層1と同じ導電型で不純物濃度が高い第1不純物層1aが形成され、低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、第1半導体層1中に第2埋め込み酸化膜3aが形成されてなる半導体装置100とする。
【解決手段】低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜3に達する第1トレンチ4によって互いに絶縁分離され、第1半導体層1における埋め込み酸化膜3上に、第1半導体層1と同じ導電型で不純物濃度が高い第1不純物層1aが形成され、低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、第1半導体層1中に第2埋め込み酸化膜3aが形成されてなる半導体装置100とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置およびその製造方法に関する。
【背景技術】
【0002】
埋め込み酸化膜を有するSOI(Silicon On Insulator)構造半導体基板の主面側の第1半導体層に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置およびその製造方法が、例えば、特許第3384399号公報(特許文献1)および特開2004−6555号公報(特許文献2)に開示されている。
【0003】
図10(a)は、特許文献1に開示されているモータ制御用インバータのパワー部分を中心に説明する回路構成図である。三相モータMoを駆動するために用いるパワーデバイス(ここでは、IGBTであるQ1〜Q6とダイオードであるD1〜D6を示す)は、ブリッジ回路を構成し、同一パッケージに収納されたパワーモジュールの構造をしている。主電源VCCは、通常、直流100〜400Vと高電圧である。主電源VCCの高電位側をVCCH 、低電位側をVCCL と表した場合、VCCHに接続されるIGBTQ1〜Q3を駆動するためには、IGBTのゲート電極の電位はこれよりさらに高電位となる。このため、駆動回路には、フォトカプラー(PC:Photo Coupler)や高耐圧IC(HVIC:High Voltage Integrated Circuit)90が用いられる。駆動回路の入出力端子(I/O:Input / Output)は、通常マイクロコンピュータへ接続され、そのマイクロコンピュータにより、インバータ全体の制御がなされる。
【0004】
図10(b)に、図10(a)で用いられる高耐圧IC(HVIC)の内部構成ユニットのブロック図を示す。
【0005】
図10(b)に示す高耐圧IC90は、制御回路(CU:Control Unit)、低電位基準回路であるゲート駆動回路GDU(Gate Drive Unit)4〜6、高電位基準回路であるゲート駆動回路GDU1〜3およびレベルシフト回路(LSU:Level Shift Unit)から構成されている。制御回路CUは、入出力端子I/Oを通してマイクロコンピュータと信号のやりとりを行い、図10(a)のどのIGBTをオンさせ、どれをオフさせるかの制御信号を発生させる。低電位基準回路であるゲート駆動回路GDU(Gate Drive Unit)4〜6は、図10(a)の主電源VCCの低電位側VCCLに接続するIGBTQ4〜Q6を駆動する。高電位基準回路であるゲート駆動回路GDU1〜3は、図10(a)の主電源VCCの高電位側VCCHに接続するIGBTQ1〜Q3を駆動する。レベルシフト回路LSUは、VCCL レベルの制御回路CUの信号と、VCCHレベルとVCCL レベルの間を行き来するGDU1〜3の信号(SIN1〜3、SOUT1〜3)との間を、媒介する働きをする。
【0006】
上記図10(a),(b)に示す高耐圧IC90のように、低電位基準回路と高電位基準回路が設けられた半導体装置では、低電位基準回路の形成領域と高電位基準回路の形成領域を分離する構造が採用されている。上記の分離構造としては、pn接合を用いる接合分離構造と、SiO2などの誘電体を用いる誘電体分離構造が一般的である。
【0007】
図11に、特許文献2に開示されている従来の高耐圧ICを示す。
【0008】
図11に示す高耐圧IC91は、低電位(GND)基準回路、高電位(浮遊)基準回路およびレベルシフト回路が設けられてなる半導体装置であって、GND基準回路の形成領域と浮遊基準回路およびレベルシフト回路の形成領域の分離には、pn接合分離が用いられている。
【0009】
図11に示すpn接合分離を用いた高耐圧IC91では、分離に用いるpn接合の各々に接合容量が存在して一種のコンデンサが形成されるので、このコンデンサに急峻に変化する電圧が印加されると、充電電流(変位電流)がpn接合の接合面全面に流れる。当該充電電流は、図中に示す寄生トランジスタPTr1,2を動作させ、回路の誤動作や素子破壊を引き起こす場合が有るといった問題点が有った。
【0010】
一方、図12に、誘電体分離構造の高耐圧ICとして、SOI基板とトレンチ分離を用いた従来のインバータ駆動用高耐圧ICを示す。
【0011】
図12に示す高耐圧IC92には、埋め込み酸化膜3を有するSOI構造半導体基板10の主面側の半導体層1に、低電位(GND)基準回路、高電位(浮遊)基準回路およびレベルシフト回路が、それぞれ設けられている。また、GND基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、SOI基板の埋め込み酸化膜3とトレンチ4の側壁酸化膜4sにより絶縁(誘電体)分離されている。
【0012】
高耐圧IC92のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要である。図12に示したレベルシフト回路形成領域の回路素子は、SOI−RESURF構造をとっている。
【0013】
図13に示すように、この構造においては、横方向耐圧(L)を一般に言われる表面p型不純物層と埋め込み酸化膜3によって形成されるSOI−RESURF構造で確保する。また、ドレイン下部の縦方向耐圧(V)は、ドレインから埋め込み酸化膜3の間における低濃度の半導体層1と埋め込み酸化膜3の両方で電界を緩和させる。
【特許文献1】特許第3384399号公報
【特許文献2】特開2004−6555号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
図12の高耐圧IC92では、GND基準回路、浮遊基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜3とトレンチ4の側壁酸化膜4sに囲まれている。このため、図11に示すpn接合分離を用いた高耐圧IC91と異なり、寄生トランジスタ動作は起きない。しかしながら図12の高耐圧IC92では、図中に示したように、埋め込み酸化膜3を挟んで一種のコンデンサC1〜C3が形成されている。従って、図11のpn接合分離を用いた高耐圧IC91と同様に、トレンチ4によって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されると、充電電流(変位電流)が流れ、近傍にある別の回路形成領域において容量結合により空乏層の開閉が行われる。
【0015】
例えば、数100V〜1200Vで動作する浮遊基準回路のVUHとしてスイッチングによるノイズパルス電圧が印加されると、図14(a),(b)に示すように、GND基準回路形成領域では、主面側の半導体層1において埋め込み酸化膜3から空乏層1eが拡がる。特に、埋め込み酸化膜3下の半導体層(支持基板)2の抵抗率が大きい場合には、支持基板2の電位固定が弱いため、その影響が大きい。
【0016】
図14(a),(b)に示す空乏層1eの拡がりによる回路素子への影響については、例えばバイポーラトランジスタのような基板深さ方向に活性領域が存在する素子において影響が大きく、これらが誤動作する確率が高まる。この空乏層1eの拡がりによる回路素子への影響を回避するため、表面デバイスのみで回路を構成する等も考えられるが、これでは回路設計上の制約が大きくなる。
【0017】
そこで本発明は、SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響を抑制することができ、回路設計上の自由度が確保された半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【0018】
請求項1〜6に記載の発明は、埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる、第1の半導体装置に関する発明である。
【0019】
請求項1に記載の発明は、前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離され、前記第1半導体層における前記埋め込み酸化膜上に、前記第1半導体層と同じ導電型で不純物濃度が高い第1不純物層が形成され、前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第1半導体層中に第2埋め込み酸化膜が形成され、前記第2埋め込み酸化膜により、前記第1半導体層の表層部に形成される前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路と前記第1不純物層とが、互いに絶縁分離されてなることを特徴としている。
【0020】
上記半導体装置においては、SOI構造半導体基板の主面側の第1半導体層に形成された低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離されているため、寄生トランジスタ動作が発生しない。また、第1半導体層における埋め込み酸化膜上に不純物濃度が高い第1不純物層が形成されているため、上記トレンチによって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されても、近傍にある別の回路形成領域における空乏層の拡がりを抑制することができる。
【0021】
以上のようにして、当該半導体装置は、SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【0022】
ここで、上記回路に用いられる回路素子の中には、回路素子のソース−ドレイン耐圧を上げるため、ソース−ドレイン間の距離を大きくして、埋め込み酸化膜からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された(SOI−RESURF構造の)回路素子がある。このような回路素子に対して、上記埋め込み酸化膜上に形成した第1不純物層は、埋め込み酸化膜からの空乏層の拡がりを抑制するため、ソース−ドレイン耐圧を低下させることになる。しかしながら上記半導体装置においては、低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、第1半導体層中に第2埋め込み酸化膜が形成され、これにより上記回路と第1不純物層とが互いに絶縁分離されている。このため、第2埋め込み酸化膜が導入される低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域では、再びソース−ドレイン間を完全空乏化するように設計された回路素子を用いることができ、当該回路素子の耐圧低下を抑制することができる。
【0023】
以上のようにして、当該半導体装置は、SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、回路設計上の自由度が確保された半導体装置とすることができる。
【0024】
請求項2に記載のように、上記半導体装置は、前記第2埋め込み酸化膜が形成される回路が、前記レベルシフト回路である場合に好適である。
【0025】
レベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要であり、上記した埋め込み酸化膜からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された回路素子がよく用いられる。従って、このような回路素子が形成されるレベルシフト回路の形成領域に第2埋め込み酸化膜を導入することで、上記した第1不純物層による空乏層の拡がり抑制効果と第2埋め込み酸化膜による耐圧低下抑制効果を、効率的に発揮させることができる。
【0026】
請求項3に記載のように、上記した回路素子におけるソース−ドレイン間の完全空乏化を実現するためには、前記レベルシフト回路におけるMOSトランジスタのソース拡散領域の先端が、もしくはソース拡散領域とドレイン拡散領域の先端が、前記第2埋め込み酸化膜に達していることが好ましい。
【0027】
請求項4に記載のように、SOI構造半導体基板を用いる上記半導体装置においては、前記第1半導体層が、n導電型であることが好ましい。
【0028】
請求項5に記載のように、上記半導体装置においては、例えば、前記低電位基準回路をGND(グランド)基準回路とし、前記高電位基準回路を浮遊基準回路とすることができる。
【0029】
請求項6に記載のように、前記半導体装置は、インバータ駆動用の高耐圧ICに好適である。
【0030】
請求項7〜9に記載の発明は、上記第1の半導体装置の製造方法に関する発明である。
【0031】
請求項7に記載の発明は、上記半導体装置の特徴である前記第2埋め込み酸化膜を、酸素イオン注入により形成することを特徴としている。これにより、上記半導体装置を容易に形成することができ、安価な半導体装置とすることができる。請求項8に記載のように、前記酸素イオン注入は、前記第1トレンチの形成前に行うこともできるし、請求項9に記載のように、前記第1トレンチの形成後に行うこともできる。
【0032】
尚、上記請求項7〜9に記載の製造方法に製造される第1の半導体装置の作用効果については上記したとおりであり、その説明は省略する。
【0033】
請求項10〜18に記載の発明は、埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる、第2の半導体装置に関する発明である。
【0034】
請求項10に記載の発明は、前記SOI構造半導体基板の裏面側の第2半導体層における前記埋め込み酸化膜下に、前記第2半導体層と同じ導電型で不純物濃度が高い第2不純物領域が形成され、主面側から前記埋め込み酸化膜を貫通して前記第2不純物領域に達するトレンチであって、当該トレンチ内部に側壁絶縁膜を介して前記第2不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第2トレンチが形成され、前記第2トレンチに埋め込まれた多結晶シリコンを介して、前記第2不純物領域の電位が、主面側において固定されてなることを特徴としている。
【0035】
上記半導体装置においては、第2半導体層における埋め込み酸化膜下に、第2半導体層と同じ導電型で不純物濃度が高い第2不純物領域が形成されており、この第2不純物領域の電位が、第2トレンチに埋め込まれた多結晶シリコンを介して、主面側において固定されている。従って、当該半導体装置では、低電位基準回路、高電位基準回路およびレベルシフト回路のいずれか一つの回路形成領域に急峻に変化する電圧が印加されても、第2不純物領域が障害となり、近傍にある別の回路形成領域への影響が抑制される。
【0036】
当該半導体装置は、支持基板である第2半導体層全体を高濃度にする場合に較べて、プロセス加工中における不純物の気相拡散を抑制することができ、この不純物拡散による第1半導体層の表層部に形成される回路素子の特性ばらつきを低減することができる。また、他の電位固定方法として、第1半導体層の表層部に回路素子を形成した後、必要な領域を裏面からエッチングし、金属膜で電位を固定する方法が考えられる。しかしながら、この裏面エッチングする方法に較べて、上記半導体装置における電位固定方法は、SOI構造半導体基板の応力変動を抑制することができ、この応力変動による回路素子の特性変動を低減することができる。
【0037】
以上のようにして、当該半導体装置は、SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【0038】
尚、上記半導体装置は、埋め込み酸化膜下の第2半導体層に第2不純物領域を形成するものであり、埋め込み酸化膜上の第1半導体層に形成する上記各回路の回路素子には影響が及ばず、回路設計は従来の半導体装置と同様に行うことができる。
【0039】
以上のようにして、当該半導体装置は、SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、回路設計上の自由度が確保された半導体装置とすることができる。
【0040】
請求項11に記載のように、前記第2不純物領域は、例えば、前記低電位基準回路とレベルシフト回路の境界部または前記高電位基準回路とレベルシフト回路の境界部の少なくとも一方の境界部において、前記埋め込み酸化膜下に形成することができる。
【0041】
これにより、上記第2不純物領域による電位固定効果を効率的に発揮させると共に、第2トレンチを介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。
【0042】
請求項12に記載のように、前記第2不純物領域は、例えば、前記SOI構造半導体基板の全面において、前記埋め込み酸化膜下に形成することができる。
【0043】
これにより、上記第2不純物領域による電位固定効果を確実に発揮させると共に、第2トレンチを介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。
【0044】
請求項13に記載のように、前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域は、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離されてなることが好ましい。これにより、上記半導体装置における寄生トランジスタ動作の発生を防止することができる。
【0045】
請求項14に記載のように、上記半導体装置においては、前記第2トレンチに隣接して、前記第1トレンチが配置されてなることが好ましい。また、請求項15に記載のように、前記第2トレンチの幅は、前記第1トレンチの幅より大きいことが好ましい。これにより、第1トレンチと第2トレンチを形成するためのエッチングを、同一工程により行うことができる。
【0046】
請求項4〜6と同様、請求項16に記載のように、SOI構造半導体基板を用いる上記半導体装置においては、前記第1半導体層が、n導電型であることが好ましい。請求項17に記載のように、上記半導体装置においては、例えば、前記低電位基準回路をGND(グランド)基準回路とし、前記高電位基準回路を浮遊基準回路とすることができる。請求項18に記載のように、前記半導体装置は、インバータ駆動用の高耐圧ICに好適である。
【0047】
請求項19〜21に記載の発明は、上記第2の半導体装置の製造方法に関する発明である。
【0048】
請求項19に記載の発明は、上記半導体装置の特徴である前記第2不純物領域を、前記多結晶シリコンを埋め込む前に第2トレンチの開口部から不純物をイオン注入して形成することを特徴としている。
【0049】
これによれば、第2半導体層における任意の領域に第2不純物領域を形成することができる。
【0050】
請求項20に記載の発明は、前記SOI構造半導体基板を基板貼り合わせ法により形成し、上記半導体装置の特徴である前記第2不純物領域を、貼り合わされる前の一方の基板表面に予め形成しておくことを特徴としている。
【0051】
これによれば、第2不純物領域を、SOI構造半導体基板の全面において、埋め込み酸化膜下に形成することができる。
【0052】
請求項21に記載のように、前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離する場合には、前記第1トレンチと前記第2トレンチを形成するためのエッチングを、同一工程により行うことが好ましい。これにより、上記半導体装置を安価に製造することができる。
【0053】
尚、上記請求項19〜21に記載の製造方法に製造される第2の半導体装置の作用効果については上記したとおりであり、その説明は省略する。
【発明を実施するための最良の形態】
【0054】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【0055】
(第1の実施形態)
図1は、本実施形態における半導体装置100の模式的な断面図である。尚、図1の半導体装置100において、図12の半導体装置(高耐圧IC)92と同様の部分については、同じ符号を付した。
【0056】
図1に示す半導体装置100は、図12の半導体装置92と同様のインバータ駆動用高耐圧ICである。図1の半導体装置100では、図12の半導体装置92と同様に、埋め込み酸化膜3を有するSOI構造半導体基板11の主面側の第1半導体層1に、低電位(GND)基準回路、高電位(浮遊)基準回路およびレベルシフト回路が、それぞれ設けられている。また、GND基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、図1に示すように、SOI基板11の埋め込み酸化膜3とトレンチ4の側壁酸化膜4sにより、互いに絶縁分離されている。このため、図1の半導体装置100においても、図12の半導体装置92と同様に、寄生トランジスタ動作が発生しない。
【0057】
図1の半導体装置100では、図12の半導体装置92と異なり、n導電型の第1半導体層1における埋め込み酸化膜3上に、第1半導体層1と同じ導電型で不純物濃度が高い(n+)第1不純物層1aが形成されている。図1の半導体装置100においても、図12の半導体装置92と同様にして、埋め込み酸化膜3を挟んで図12に示した一種のコンデンサC1〜C3が形成されることになる。しかしながら図1の半導体装置100では、高不純物濃度の第1不純物層1aにより、トレンチ4によって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されても、近傍にある別の回路形成領域における空乏層の拡がりが抑制される。すなわち、図1の下段に示したMOSダイオードにおける最大空乏層幅を与える式に従って、不純物濃度が高いほど最大空乏層幅は小さくなる。このため、高不純物濃度の第1不純物層1aがある図1の半導体装置100では、第1不純物層1aが無い図12の半導体装置92に比較して、空乏層の拡がりが抑制される。
【0058】
以上のようにして、図1の半導体装置100は、SOI基板11の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【0059】
また、図1の半導体装置100は、レベルシフト回路の形成領域において、第1半導体層1中には第2埋め込み酸化膜3aが形成されており、この第2埋め込み酸化膜3aにより、第1半導体層1の表層部に形成されるレベルシフト回路と第1不純物層1aとが、互いに絶縁分離されている。
【0060】
ここで、レベルシフト回路に用いられる回路素子の中には、回路素子のソース−ドレイン耐圧を上げるため、図1に示すようにソース(S)−ドレイン(D)間の距離を大きくして、埋め込み酸化膜3からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された(SOI−RESURF構造の)回路素子がある。このような回路素子に対して、上記埋め込み酸化膜3上に形成した第1不純物層1aは、埋め込み酸化膜3からの空乏層の拡がりを抑制するため、ソース−ドレイン耐圧を低下させることになる。
【0061】
これに対して、第2埋め込み酸化膜3aが導入された図1の半導体装置100におけるレベルシフト回路の形成領域では、再びソース−ドレイン間を完全空乏化するように設計された(SOI−RESURF構造の)回路素子を用いることができ、当該回路素子の耐圧低下を抑制することができる。尚、上記した回路素子におけるソース−ドレイン間の完全空乏化を実現するためには、レベルシフト回路におけるMOSトランジスタのソース拡散領域の先端が、もしくはソース拡散領域とドレイン拡散領域の先端が、第2埋め込み酸化膜3aに達していることが好ましい。
【0062】
以上のようにして、図1の半導体装置100は、表面デバイスのみで回路を構成する等の回路設計上の制約を回避することができ、回路設計上の自由度が確保された半導体装置とすることができる。
【0063】
図1の半導体装置100では、第2埋め込み酸化膜3aがレベルシフト回路のみに形成されている。レベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要であり、上記した埋め込み酸化膜3からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された回路素子がよく用いられる。従って、このような回路素子が形成されるレベルシフト回路の形成領域に第2埋め込み酸化膜3aを導入することで、上記した第1不純物層1aによる空乏層の拡がり抑制効果と第2埋め込み酸化膜3aによる耐圧低下抑制効果を、効率的に発揮させることができる。
【0064】
上記したように、第2埋め込み酸化膜3aは、高耐圧の回路素子が必要なレベルシフト回路に形成して、好適である。しかしながらこれに限らず、第2埋め込み酸化膜3aは、高耐圧の回路素子が必要な他の低電位基準回路や高電位基準回路に形成しても効果的である。
【0065】
次に、図1に示す半導体装置100の製造方法を説明する。
【0066】
図2(a)〜(d)は、半導体装置100の特徴である第1不純物層1aと第2埋め込み酸化膜3aの形成方法を示す工程別断面図である。
【0067】
図2(a)に示すように、第1不純物層1aは、SOI基板11の準備段階において、予め形成しておく。すなわち、第1半導体層1となる一方のシリコン(Si)基板の表面に不純物を注入して第1不純物層1aを形成し、第2半導体層2となるもう一方のシリコン(Si)基板に対向させて、通常用いられる基板貼り合わせ法により貼り合わせる。この基板貼り合わせ時に、埋め込み酸化膜3が形成される。次に、第1半導体層1を所定の厚さに研磨する。これにより、埋め込み酸化膜3上に第1不純物層1aが形成されたSOI構造半導体基板11が形成される。
【0068】
次に、第1半導体層1の表面を熱酸化膜1bで覆う。次に、熱酸化膜1b上にフォトレジスト膜を形成し、レベルシフト回路形成領域を開口部とするマスクM1にパターニングする。
【0069】
次に、マスクM1の開口部から第1半導体層1の所定の深さに、酸素イオンを注入する。酸素イオンを注入後、マスクM1を利用して、レベルシフト回路形成領域における熱酸化膜1bを除去する。
【0070】
次に、図2(b)に示すように、マスクM1を除去した後、高温でアニールして、酸素イオン注入領域を第2埋め込み酸化膜3aに改質すると共に、イオン注入ダメージを回復させる。引き続き酸化処理を行い、レベルシフト回路形成領域を局所酸化して、レベルシフト回路形成領域において厚い熱酸化膜1bを形成する。このレベルシフト回路形成領域における熱酸化膜1bの厚い部分は、図2(d)のトレンチ形成における位置決め基準となる。
【0071】
次に、図2(c)に示すように、熱酸化膜1b上に、トレンチ・エッチングのマスクとなる窒化シリコン(SiN)膜1cと酸化シリコン(SiO)膜1dを、順次堆積する。
【0072】
次に、図2(d)に示すように、フォトレジストをマスクとしてSiN膜1cとSiO膜1dにおけるトレンチ形成領域を開口し、フォトレジストを除去後、SiO膜1dをマスクとしてシリコン(Si)異方性エッチングにより、トレンチ4を形成する。尚、第1半導体層1の表層部に形成されるレベルシフト回路と第1不純物層1aとが互いに絶縁分離されるように、後工程におけるトレンチ4の側壁酸化膜が第2埋め込み酸化膜3aの端部に当接する位置で、トレンチ4が形成される。
【0073】
図2(d)以降は、トレンチ4の側壁酸化膜を形成した後、トレンチ4を埋め戻し、通常の半導体装置の製造工程を用いて、第1半導体層1の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路を形成する。
【0074】
以上で、図1に示す半導体装置100が製造される。
【0075】
図2(a)〜(d)に示した半導体装置100の製造工程においては、第2埋め込み酸化膜3aとトレンチ4の形成順序を逆にしてもよい。図3(a)〜(d)は、トレンチ4を先に形成する場合の工程別断面図である。
【0076】
この場合には、図3(a)に示すように、基板貼り合わせ法によるSOI構造半導体基板11を準備した後、第1半導体層1上に熱酸化膜1b、窒化シリコン(SiN)膜1cおよび酸化シリコン(SiO)膜1dを順次堆積する。
【0077】
次に、フォトレジストをマスクとしてSiN膜1cとSiO膜1dにおけるトレンチ形成領域を開口し、フォトレジストを除去後、SiO膜1dをマスクとしてシリコン(Si)異方性エッチングにより、トレンチ4を形成する。
【0078】
次に、図3(b)に示すように、熱酸化してトレンチ4に側壁酸化膜4sを形成し、多結晶シリコン(もしくは誘電体)4uにより、トレンチ4を埋め戻す(堆積後、エッチバック)。
【0079】
次に、図3(c)に示すように、上層のSiO膜1dとSiN膜1cを除去する。次に、熱酸化膜1b上にフォトレジスト膜を形成し、レベルシフト回路形成領域を開口部とするマスクM2にパターニングする。
【0080】
次に、マスクM2の開口部から第1半導体層1の所定の深さに、酸素イオンを注入する。
【0081】
次に、図3(d)に示すように、マスクM2を除去した後、高温でアニールして、酸素イオン注入領域を第2埋め込み酸化膜3aに改質すると共に、イオン注入ダメージを回復させる。
【0082】
図3(d)以降は、通常の半導体装置の製造工程を用いて、第1半導体層1の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路を形成する。
【0083】
以上で、図1に示す半導体装置100が製造される。
【0084】
図2(a)〜(d)もしくは図3(a)〜(d)に示す半導体装置100の製造方法は、いずれも、第2埋め込み酸化膜3aを、酸素イオン注入により形成している。これにより、上記したように半導体装置100を容易に形成することができ、安価な半導体装置とすることができる。
【0085】
(第2の実施形態)
第1実施形態では、SOI構造半導体基板の埋め込み酸化膜上に高不純物濃度の第1不純物層が形成され、これにより、いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置およびその製造方法を示した。本実施形態は、SOI構造半導体基板の埋め込み酸化膜下に、高不純物濃度の第2不純物領域が形成された半導体装置およびその製造方法に関する。以下、本実施形態について、図に基づいて説明する。
【0086】
図4は、本実施形態における半導体装置101の模式的な断面図である。尚、図4の半導体装置101においても、図12の半導体装置(高耐圧IC)92と同様の部分については、同じ符号を付した。
【0087】
図4に示す半導体装置101も、図12の半導体装置92と同様のインバータ駆動用高耐圧ICである。図4の半導体装置101では、図12の半導体装置92と同様に、埋め込み酸化膜3を有するSOI構造半導体基板10の主面側の第1半導体層1に、低電位(GND)基準回路、高電位(浮遊)基準回路およびレベルシフト回路が、それぞれ設けられている。また、GND基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、図4に示すように、SOI基板10の埋め込み酸化膜3と第1トレンチ4の側壁酸化膜により、互いに絶縁分離されている。このため、図4の半導体装置101においても、図12の半導体装置92と同様に、寄生トランジスタ動作が発生しない。
【0088】
図4の半導体装置101では、図12の半導体装置92と異なり、GND基準回路とレベルシフト回路の境界部において、n導電型の第2半導体層2における埋め込み酸化膜3下に、第2半導体層2と同じ導電型で不純物濃度が高い(n+)第2不純物領域2aが形成されている。また、半導体装置101では、SOI基板10の主面側から埋め込み酸化膜3を貫通して第2不純物領域2aに達する、第2トレンチ5が形成されている。第2トレンチ5の内部には、側壁絶縁膜5sを介して第2不純物領域2aと同じ導電型の不純物を含有する多結晶シリコン5uが埋め込まれている。この第2トレンチ5に埋め込まれた多結晶シリコン5uを介して、第2不純物領域2aの電位が、SOI基板10の主面側において固定されている。
【0089】
図4の半導体装置101においても、図12の半導体装置92と同様にして、埋め込み酸化膜3を挟んで図12に示した一種のコンデンサC1〜C3が形成されることになる。しかしながら図4の半導体装置101では、第1トレンチ4によって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されても、高不純物濃度の第2不純物領域2aが障害となり、近傍にある別の回路形成領域への影響が抑制される。
【0090】
尚、第2不純物領域2aの形成位置は、低電位(GND)基準回路とレベルシフト回路の境界部に限らず、例えば高電位(浮遊)基準回路とレベルシフト回路の境界部に形成されていても、同様の障害効果を発揮させることができる。第2不純物領域2aの形成位置は、各回路の境界部以外としてもよいが、各回路の境界部に形成することで、第2不純物領域2aによる電位固定効果を効率的に発揮させると共に、第2トレンチ5を介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。また、図4に示す半導体装置101のように、第2トレンチ5に隣接して、第1第1トレンチ4が配置されてなることが好ましい。さらに、第2トレンチ5の幅は、第1第1トレンチ4の幅より大きいことが好ましい。これにより、後述するように、第1トレンチ4と第2トレンチ5を形成するためのエッチングを、同一工程により行うことができる。
【0091】
図5に別の半導体装置102を示す。図4の半導体装置101では、第2不純物領域2aがGND基準回路とレベルシフト回路の境界部においてSOI基板10の埋め込み酸化膜3下に形成されていた。これに対して、図5の半導体装置102では、第2半導体層2と同じ導電型で不純物濃度が高い(n+)第2不純物領域2bが、SOI構造半導体基板12の全面において、埋め込み酸化膜3下に形成されている。このように、第2不純物領域2bを埋め込み酸化膜3下の全面に形成することで、第2不純物領域2bによる電位固定効果を確実に発揮させると共に、第2トレンチ5を介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。
【0092】
図4,5に示す半導体装置101,102は、支持基板である第2半導体層2全体を高濃度にする場合に較べて、プロセス加工中における不純物の気相拡散を抑制することができ、この不純物拡散による第1半導体層1の表層部に形成される回路素子の特性ばらつきを低減することができる。また、他の電位固定方法として、第1半導体層1の表層部に回路素子を形成した後、必要な領域を裏面からエッチングし、金属膜で電位を固定する方法が考えられる。しかしながら、この裏面エッチングする方法に較べて、図4,5の半導体装置101,102における電位固定方法は、SOI構造半導体基板10,12の応力変動を抑制することができ、この応力変動による回路素子の特性変動を低減することができる。
【0093】
以上のようにして、図4,5の半導体装置101,102は、SOI基板10,12の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【0094】
尚、半導体装置101,102は、埋め込み酸化膜3下の第2半導体層2に第2不純物領域2a,2bを形成するものであり、埋め込み酸化膜3上の第1半導体層1に形成する上記各回路の回路素子には影響が及ばず、回路設計は従来の半導体装置と同様に行うことができる。従って、回路設計上の自由度も、従来の図12に示す半導体装置92と同様に確保されている。
【0095】
次に、図4に示す半導体装置101の製造方法を説明する。
【0096】
図6〜8は、半導体装置101の特徴である第2不純物領域2aと第2トレンチ5の形成方法を示す工程別断面図である。
【0097】
図6(a)に示すように、基板貼り合わせ法によるSOI構造半導体基板10を準備した後、第1半導体層1上に熱酸化膜1b、窒化シリコン(SiN)膜1cおよび酸化シリコン(SiO)膜1dを順次堆積する。SiO膜1dはトレンチエッチング時のマスクとして用いられ、SiN膜1cはマスクとして用いられたSiO膜1dをエッチング後に除去するためのストッパとなる。エッチングマスクとして用いられるSiO膜1dの膜厚は、エッチング時の膜減り量を考慮して、厚く堆積させる。
【0098】
次に、フォトレジストをマスクとして、SiN膜1cとSiO膜1dにおける第1トレンチ4と第2トレンチ5の形成領域を開口する。この際、第2トレンチ5の幅tは、第1トレンチ4の幅sより大きく設定しておく。SiN膜1cとSiO膜1dを完全に除去できるまでオーバーエッチングして、レジストマスクを除去する。
【0099】
次に、図6(b)に示すように、SiO膜1dに対し選択比20以上有するSiドライエッチング(SF6、O2を含む低温のECRエッチング処理)にて、第1半導体層1に第1トレンチ4と第2トレンチ5を形成する。
【0100】
ここで、図9に、上記エッチングによるトレンチ幅とエッチングレートの関係を示す。図9の結果より、トレンチ幅が大きくなるほど、エッチングレートが増大する。第2トレンチ5の幅tが第1トレンチ4の幅sより大きく設定してあるのは、このトレンチ幅の違いによるエッチングレートの差を利用するためである。
【0101】
従って、図6(b)に示すように、第1トレンチ4と第2トレンチ5のエッチングを同時に行うと、最初に幅の広い第2トレンチ5の先端が埋め込み酸化膜3に到達し、この段階で第1半導体層1のエッチングを終了する。
【0102】
続いて、図6(c)に示すように、酸化膜エッチングを行い、埋め込み酸化膜3が露出している第2トレンチ5のみエッチングして、第2トレンチ5の先端を支持基板である第2半導体層2に到達させる。
【0103】
続いて、図7(a)に示すように、Siエッチングを行い、第1トレンチ4の先端を埋め込み酸化膜3に到達させる。その際には、第2トレンチ5の先端の支持基板である第2半導体層2も同時に削れる。
【0104】
次に、図7(b)に示すように、トレンチマスクをそのまま利用して、第2トレンチ5の先端の第2半導体層2にリン(P)をイオン注入し、第2不純物領域2aとなるリンイオン注入領域を形成する。尚、イオン注入時の加速電圧は、注入イオンがSiO膜1d、SiN膜1cおよび熱酸化膜1bからなる積層膜を通過できない範囲に設定する。
【0105】
次に、図7(c)に示すように、熱酸化処理を行い、第1トレンチ4と第2トレンチ5に側壁酸化膜4s,5sを形成する。この熱酸化処理によって、同時に第2半導体層2におけるリンイオン注入領域の拡散・活性化を行い、第2不純物領域2aを形成する。
【0106】
次に、図8(a)に示すように、異方性のSiO2エッチングを用いて、前工程において第2トレンチ5の底に形成された酸化膜を除去する。エッチング条件は、側壁酸化膜4s,5sおよび第1トレンチ4の底に露出する埋め込み酸化膜3を除去しない条件に設定する。
【0107】
次に、図8(b)に示すように、n導電型の不純物を高濃度に含有し(n+)導電性のある多結晶シリコン5uを全面に堆積して、第1トレンチ4と第2トレンチ5を埋め戻す。
【0108】
次に、図8(c)に示すように、SiN膜1cをストッパとして、CMP(Chemical Mechanical Polishing)により、SOI基板10の上面に堆積した多結晶シリコン5uとSiO膜1dを除去する。
【0109】
図8(c)以降は、通常の半導体装置の製造工程を用いて、第1半導体層1の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路を形成する。
【0110】
以上で、図4に示す半導体装置101が製造される。
【0111】
尚、図5に示す半導体装置102の製造については、第2不純物領域2bを、SOI基板12の準備段階において、予め形成しておく。すなわち、支持基板である第2半導体層2となる一方のシリコン(Si)基板の表面に不純物を注入して第2不純物領域2bを形成し、第1半導体層1となるもう一方のシリコン(Si)基板に対向させて、通常用いられる基板貼り合わせ法により貼り合わせる。この基板貼り合わせ時に、埋め込み酸化膜3が形成される。次に、第1半導体層1を所定の厚さに研磨する。これにより、埋め込み酸化膜3下に第2不純物領域2bが形成されたSOI構造半導体基板12が形成される。
【0112】
このSOI基板12を用いて、図7(b)に示したイオン注入工程を除いた図6〜図8に示した工程を用いて、図5に示す半導体装置102が製造される。
【0113】
図6〜図8に示した半導体装置101,102の製造方法は、第1トレンチ4と第2トレンチ5を形成するためのエッチングを、同一工程で行っている。このため、半導体装置101,102を安価に製造することができる。
【0114】
(他の実施形態)
上記実施形態の半導体装置100〜103は、いずれも、第1半導体層1と第2半導体層2がn導電型のSOI構造半導体基板10〜12を用いた半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、p導電型のSOI構造半導体基板を用いた半導体装置であってもよい。尚、この場合には、上記実施形態において示した各図の導電型がすべて逆転する。
【0115】
また上記形態の半導体装置では、低電位基準回路をGND(グランド)基準回路とし、高電位基準回路を浮遊基準回路とする、インバータ駆動用の高耐圧ICであった。しかしながら、本発明の半導体装置はこれに限らず、低電位と高電位の2つの異なる基準電位回路とこれらを接続するレベルシフト回路が設けられてなる任意の半導体装置に適用することができる。
【図面の簡単な説明】
【0116】
【図1】第1実施形態における半導体装置の模式的な断面図である。
【図2】(a)〜(d)は、図1の半導体装置の製造方法を説明する図で、図1の半導体装置の特徴である第1不純物層と第2埋め込み酸化膜の形成方法を示す工程別断面図である。
【図3】(a)〜(d)は、図1の半導体装置の製造方法を説明する図で、トレンチを先に形成する場合の工程別断面図である。
【図4】第2実施形態における半導体装置の模式的な断面図である。
【図5】第2実施形態における別の半導体装置の模式的な断面図である。
【図6】(a)〜(c)は、図4の半導体装置の特徴である第2不純物領域と第2トレンチの形成方法を示す工程別断面図である。
【図7】(a)〜(c)は、図4の半導体装置の特徴である第2不純物領域と第2トレンチの形成方法を示す工程別断面図である。
【図8】(a)〜(c)は、図4の半導体装置の特徴である第2不純物領域と第2トレンチの形成方法を示す工程別断面図である。
【図9】トレンチ幅とエッチングレートの関係を示す図である。
【図10】(a)は、特許文献1に開示されているモータ制御用インバータのパワー部分を中心に説明する回路構成図である。(b)は、(a)で用いられる高耐圧IC(HVIC)の内部構成ユニットのブロック図である。
【図11】特許文献2に開示されている従来の高耐圧ICを示す図である。
【図12】誘電体分離構造の高耐圧ICとして、SOI基板とトレンチ分離を用いた従来のインバータ駆動用高耐圧ICを示す図である。
【図13】SOI−RESURF構造を説明する図である。
【図14】(a),(b)は、GND基準回路形成領域における空乏層の拡がりを示す図である。
【符号の説明】
【0117】
90〜92,100〜102 半導体装置(高耐圧IC)
10〜12 SOI構造半導体基板
1 第1半導体層
1a 第1不純物層
2 第2半導体層(支持基板)
2a,2b 第2不純物領域
3 埋め込み酸化膜
3a 第2埋め込み酸化膜
4 (第1)トレンチ
4s 側壁酸化膜
5 第2トレンチ
5s 側壁絶縁膜(酸化膜)
5u 多結晶シリコン
【技術分野】
【0001】
本発明は、埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置およびその製造方法に関する。
【背景技術】
【0002】
埋め込み酸化膜を有するSOI(Silicon On Insulator)構造半導体基板の主面側の第1半導体層に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置およびその製造方法が、例えば、特許第3384399号公報(特許文献1)および特開2004−6555号公報(特許文献2)に開示されている。
【0003】
図10(a)は、特許文献1に開示されているモータ制御用インバータのパワー部分を中心に説明する回路構成図である。三相モータMoを駆動するために用いるパワーデバイス(ここでは、IGBTであるQ1〜Q6とダイオードであるD1〜D6を示す)は、ブリッジ回路を構成し、同一パッケージに収納されたパワーモジュールの構造をしている。主電源VCCは、通常、直流100〜400Vと高電圧である。主電源VCCの高電位側をVCCH 、低電位側をVCCL と表した場合、VCCHに接続されるIGBTQ1〜Q3を駆動するためには、IGBTのゲート電極の電位はこれよりさらに高電位となる。このため、駆動回路には、フォトカプラー(PC:Photo Coupler)や高耐圧IC(HVIC:High Voltage Integrated Circuit)90が用いられる。駆動回路の入出力端子(I/O:Input / Output)は、通常マイクロコンピュータへ接続され、そのマイクロコンピュータにより、インバータ全体の制御がなされる。
【0004】
図10(b)に、図10(a)で用いられる高耐圧IC(HVIC)の内部構成ユニットのブロック図を示す。
【0005】
図10(b)に示す高耐圧IC90は、制御回路(CU:Control Unit)、低電位基準回路であるゲート駆動回路GDU(Gate Drive Unit)4〜6、高電位基準回路であるゲート駆動回路GDU1〜3およびレベルシフト回路(LSU:Level Shift Unit)から構成されている。制御回路CUは、入出力端子I/Oを通してマイクロコンピュータと信号のやりとりを行い、図10(a)のどのIGBTをオンさせ、どれをオフさせるかの制御信号を発生させる。低電位基準回路であるゲート駆動回路GDU(Gate Drive Unit)4〜6は、図10(a)の主電源VCCの低電位側VCCLに接続するIGBTQ4〜Q6を駆動する。高電位基準回路であるゲート駆動回路GDU1〜3は、図10(a)の主電源VCCの高電位側VCCHに接続するIGBTQ1〜Q3を駆動する。レベルシフト回路LSUは、VCCL レベルの制御回路CUの信号と、VCCHレベルとVCCL レベルの間を行き来するGDU1〜3の信号(SIN1〜3、SOUT1〜3)との間を、媒介する働きをする。
【0006】
上記図10(a),(b)に示す高耐圧IC90のように、低電位基準回路と高電位基準回路が設けられた半導体装置では、低電位基準回路の形成領域と高電位基準回路の形成領域を分離する構造が採用されている。上記の分離構造としては、pn接合を用いる接合分離構造と、SiO2などの誘電体を用いる誘電体分離構造が一般的である。
【0007】
図11に、特許文献2に開示されている従来の高耐圧ICを示す。
【0008】
図11に示す高耐圧IC91は、低電位(GND)基準回路、高電位(浮遊)基準回路およびレベルシフト回路が設けられてなる半導体装置であって、GND基準回路の形成領域と浮遊基準回路およびレベルシフト回路の形成領域の分離には、pn接合分離が用いられている。
【0009】
図11に示すpn接合分離を用いた高耐圧IC91では、分離に用いるpn接合の各々に接合容量が存在して一種のコンデンサが形成されるので、このコンデンサに急峻に変化する電圧が印加されると、充電電流(変位電流)がpn接合の接合面全面に流れる。当該充電電流は、図中に示す寄生トランジスタPTr1,2を動作させ、回路の誤動作や素子破壊を引き起こす場合が有るといった問題点が有った。
【0010】
一方、図12に、誘電体分離構造の高耐圧ICとして、SOI基板とトレンチ分離を用いた従来のインバータ駆動用高耐圧ICを示す。
【0011】
図12に示す高耐圧IC92には、埋め込み酸化膜3を有するSOI構造半導体基板10の主面側の半導体層1に、低電位(GND)基準回路、高電位(浮遊)基準回路およびレベルシフト回路が、それぞれ設けられている。また、GND基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、SOI基板の埋め込み酸化膜3とトレンチ4の側壁酸化膜4sにより絶縁(誘電体)分離されている。
【0012】
高耐圧IC92のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要である。図12に示したレベルシフト回路形成領域の回路素子は、SOI−RESURF構造をとっている。
【0013】
図13に示すように、この構造においては、横方向耐圧(L)を一般に言われる表面p型不純物層と埋め込み酸化膜3によって形成されるSOI−RESURF構造で確保する。また、ドレイン下部の縦方向耐圧(V)は、ドレインから埋め込み酸化膜3の間における低濃度の半導体層1と埋め込み酸化膜3の両方で電界を緩和させる。
【特許文献1】特許第3384399号公報
【特許文献2】特開2004−6555号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
図12の高耐圧IC92では、GND基準回路、浮遊基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜3とトレンチ4の側壁酸化膜4sに囲まれている。このため、図11に示すpn接合分離を用いた高耐圧IC91と異なり、寄生トランジスタ動作は起きない。しかしながら図12の高耐圧IC92では、図中に示したように、埋め込み酸化膜3を挟んで一種のコンデンサC1〜C3が形成されている。従って、図11のpn接合分離を用いた高耐圧IC91と同様に、トレンチ4によって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されると、充電電流(変位電流)が流れ、近傍にある別の回路形成領域において容量結合により空乏層の開閉が行われる。
【0015】
例えば、数100V〜1200Vで動作する浮遊基準回路のVUHとしてスイッチングによるノイズパルス電圧が印加されると、図14(a),(b)に示すように、GND基準回路形成領域では、主面側の半導体層1において埋め込み酸化膜3から空乏層1eが拡がる。特に、埋め込み酸化膜3下の半導体層(支持基板)2の抵抗率が大きい場合には、支持基板2の電位固定が弱いため、その影響が大きい。
【0016】
図14(a),(b)に示す空乏層1eの拡がりによる回路素子への影響については、例えばバイポーラトランジスタのような基板深さ方向に活性領域が存在する素子において影響が大きく、これらが誤動作する確率が高まる。この空乏層1eの拡がりによる回路素子への影響を回避するため、表面デバイスのみで回路を構成する等も考えられるが、これでは回路設計上の制約が大きくなる。
【0017】
そこで本発明は、SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響を抑制することができ、回路設計上の自由度が確保された半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【0018】
請求項1〜6に記載の発明は、埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる、第1の半導体装置に関する発明である。
【0019】
請求項1に記載の発明は、前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離され、前記第1半導体層における前記埋め込み酸化膜上に、前記第1半導体層と同じ導電型で不純物濃度が高い第1不純物層が形成され、前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第1半導体層中に第2埋め込み酸化膜が形成され、前記第2埋め込み酸化膜により、前記第1半導体層の表層部に形成される前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路と前記第1不純物層とが、互いに絶縁分離されてなることを特徴としている。
【0020】
上記半導体装置においては、SOI構造半導体基板の主面側の第1半導体層に形成された低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離されているため、寄生トランジスタ動作が発生しない。また、第1半導体層における埋め込み酸化膜上に不純物濃度が高い第1不純物層が形成されているため、上記トレンチによって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されても、近傍にある別の回路形成領域における空乏層の拡がりを抑制することができる。
【0021】
以上のようにして、当該半導体装置は、SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【0022】
ここで、上記回路に用いられる回路素子の中には、回路素子のソース−ドレイン耐圧を上げるため、ソース−ドレイン間の距離を大きくして、埋め込み酸化膜からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された(SOI−RESURF構造の)回路素子がある。このような回路素子に対して、上記埋め込み酸化膜上に形成した第1不純物層は、埋め込み酸化膜からの空乏層の拡がりを抑制するため、ソース−ドレイン耐圧を低下させることになる。しかしながら上記半導体装置においては、低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、第1半導体層中に第2埋め込み酸化膜が形成され、これにより上記回路と第1不純物層とが互いに絶縁分離されている。このため、第2埋め込み酸化膜が導入される低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域では、再びソース−ドレイン間を完全空乏化するように設計された回路素子を用いることができ、当該回路素子の耐圧低下を抑制することができる。
【0023】
以上のようにして、当該半導体装置は、SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、回路設計上の自由度が確保された半導体装置とすることができる。
【0024】
請求項2に記載のように、上記半導体装置は、前記第2埋め込み酸化膜が形成される回路が、前記レベルシフト回路である場合に好適である。
【0025】
レベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要であり、上記した埋め込み酸化膜からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された回路素子がよく用いられる。従って、このような回路素子が形成されるレベルシフト回路の形成領域に第2埋め込み酸化膜を導入することで、上記した第1不純物層による空乏層の拡がり抑制効果と第2埋め込み酸化膜による耐圧低下抑制効果を、効率的に発揮させることができる。
【0026】
請求項3に記載のように、上記した回路素子におけるソース−ドレイン間の完全空乏化を実現するためには、前記レベルシフト回路におけるMOSトランジスタのソース拡散領域の先端が、もしくはソース拡散領域とドレイン拡散領域の先端が、前記第2埋め込み酸化膜に達していることが好ましい。
【0027】
請求項4に記載のように、SOI構造半導体基板を用いる上記半導体装置においては、前記第1半導体層が、n導電型であることが好ましい。
【0028】
請求項5に記載のように、上記半導体装置においては、例えば、前記低電位基準回路をGND(グランド)基準回路とし、前記高電位基準回路を浮遊基準回路とすることができる。
【0029】
請求項6に記載のように、前記半導体装置は、インバータ駆動用の高耐圧ICに好適である。
【0030】
請求項7〜9に記載の発明は、上記第1の半導体装置の製造方法に関する発明である。
【0031】
請求項7に記載の発明は、上記半導体装置の特徴である前記第2埋め込み酸化膜を、酸素イオン注入により形成することを特徴としている。これにより、上記半導体装置を容易に形成することができ、安価な半導体装置とすることができる。請求項8に記載のように、前記酸素イオン注入は、前記第1トレンチの形成前に行うこともできるし、請求項9に記載のように、前記第1トレンチの形成後に行うこともできる。
【0032】
尚、上記請求項7〜9に記載の製造方法に製造される第1の半導体装置の作用効果については上記したとおりであり、その説明は省略する。
【0033】
請求項10〜18に記載の発明は、埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる、第2の半導体装置に関する発明である。
【0034】
請求項10に記載の発明は、前記SOI構造半導体基板の裏面側の第2半導体層における前記埋め込み酸化膜下に、前記第2半導体層と同じ導電型で不純物濃度が高い第2不純物領域が形成され、主面側から前記埋め込み酸化膜を貫通して前記第2不純物領域に達するトレンチであって、当該トレンチ内部に側壁絶縁膜を介して前記第2不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第2トレンチが形成され、前記第2トレンチに埋め込まれた多結晶シリコンを介して、前記第2不純物領域の電位が、主面側において固定されてなることを特徴としている。
【0035】
上記半導体装置においては、第2半導体層における埋め込み酸化膜下に、第2半導体層と同じ導電型で不純物濃度が高い第2不純物領域が形成されており、この第2不純物領域の電位が、第2トレンチに埋め込まれた多結晶シリコンを介して、主面側において固定されている。従って、当該半導体装置では、低電位基準回路、高電位基準回路およびレベルシフト回路のいずれか一つの回路形成領域に急峻に変化する電圧が印加されても、第2不純物領域が障害となり、近傍にある別の回路形成領域への影響が抑制される。
【0036】
当該半導体装置は、支持基板である第2半導体層全体を高濃度にする場合に較べて、プロセス加工中における不純物の気相拡散を抑制することができ、この不純物拡散による第1半導体層の表層部に形成される回路素子の特性ばらつきを低減することができる。また、他の電位固定方法として、第1半導体層の表層部に回路素子を形成した後、必要な領域を裏面からエッチングし、金属膜で電位を固定する方法が考えられる。しかしながら、この裏面エッチングする方法に較べて、上記半導体装置における電位固定方法は、SOI構造半導体基板の応力変動を抑制することができ、この応力変動による回路素子の特性変動を低減することができる。
【0037】
以上のようにして、当該半導体装置は、SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【0038】
尚、上記半導体装置は、埋め込み酸化膜下の第2半導体層に第2不純物領域を形成するものであり、埋め込み酸化膜上の第1半導体層に形成する上記各回路の回路素子には影響が及ばず、回路設計は従来の半導体装置と同様に行うことができる。
【0039】
以上のようにして、当該半導体装置は、SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、回路設計上の自由度が確保された半導体装置とすることができる。
【0040】
請求項11に記載のように、前記第2不純物領域は、例えば、前記低電位基準回路とレベルシフト回路の境界部または前記高電位基準回路とレベルシフト回路の境界部の少なくとも一方の境界部において、前記埋め込み酸化膜下に形成することができる。
【0041】
これにより、上記第2不純物領域による電位固定効果を効率的に発揮させると共に、第2トレンチを介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。
【0042】
請求項12に記載のように、前記第2不純物領域は、例えば、前記SOI構造半導体基板の全面において、前記埋め込み酸化膜下に形成することができる。
【0043】
これにより、上記第2不純物領域による電位固定効果を確実に発揮させると共に、第2トレンチを介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。
【0044】
請求項13に記載のように、前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域は、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離されてなることが好ましい。これにより、上記半導体装置における寄生トランジスタ動作の発生を防止することができる。
【0045】
請求項14に記載のように、上記半導体装置においては、前記第2トレンチに隣接して、前記第1トレンチが配置されてなることが好ましい。また、請求項15に記載のように、前記第2トレンチの幅は、前記第1トレンチの幅より大きいことが好ましい。これにより、第1トレンチと第2トレンチを形成するためのエッチングを、同一工程により行うことができる。
【0046】
請求項4〜6と同様、請求項16に記載のように、SOI構造半導体基板を用いる上記半導体装置においては、前記第1半導体層が、n導電型であることが好ましい。請求項17に記載のように、上記半導体装置においては、例えば、前記低電位基準回路をGND(グランド)基準回路とし、前記高電位基準回路を浮遊基準回路とすることができる。請求項18に記載のように、前記半導体装置は、インバータ駆動用の高耐圧ICに好適である。
【0047】
請求項19〜21に記載の発明は、上記第2の半導体装置の製造方法に関する発明である。
【0048】
請求項19に記載の発明は、上記半導体装置の特徴である前記第2不純物領域を、前記多結晶シリコンを埋め込む前に第2トレンチの開口部から不純物をイオン注入して形成することを特徴としている。
【0049】
これによれば、第2半導体層における任意の領域に第2不純物領域を形成することができる。
【0050】
請求項20に記載の発明は、前記SOI構造半導体基板を基板貼り合わせ法により形成し、上記半導体装置の特徴である前記第2不純物領域を、貼り合わされる前の一方の基板表面に予め形成しておくことを特徴としている。
【0051】
これによれば、第2不純物領域を、SOI構造半導体基板の全面において、埋め込み酸化膜下に形成することができる。
【0052】
請求項21に記載のように、前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離する場合には、前記第1トレンチと前記第2トレンチを形成するためのエッチングを、同一工程により行うことが好ましい。これにより、上記半導体装置を安価に製造することができる。
【0053】
尚、上記請求項19〜21に記載の製造方法に製造される第2の半導体装置の作用効果については上記したとおりであり、その説明は省略する。
【発明を実施するための最良の形態】
【0054】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【0055】
(第1の実施形態)
図1は、本実施形態における半導体装置100の模式的な断面図である。尚、図1の半導体装置100において、図12の半導体装置(高耐圧IC)92と同様の部分については、同じ符号を付した。
【0056】
図1に示す半導体装置100は、図12の半導体装置92と同様のインバータ駆動用高耐圧ICである。図1の半導体装置100では、図12の半導体装置92と同様に、埋め込み酸化膜3を有するSOI構造半導体基板11の主面側の第1半導体層1に、低電位(GND)基準回路、高電位(浮遊)基準回路およびレベルシフト回路が、それぞれ設けられている。また、GND基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、図1に示すように、SOI基板11の埋め込み酸化膜3とトレンチ4の側壁酸化膜4sにより、互いに絶縁分離されている。このため、図1の半導体装置100においても、図12の半導体装置92と同様に、寄生トランジスタ動作が発生しない。
【0057】
図1の半導体装置100では、図12の半導体装置92と異なり、n導電型の第1半導体層1における埋め込み酸化膜3上に、第1半導体層1と同じ導電型で不純物濃度が高い(n+)第1不純物層1aが形成されている。図1の半導体装置100においても、図12の半導体装置92と同様にして、埋め込み酸化膜3を挟んで図12に示した一種のコンデンサC1〜C3が形成されることになる。しかしながら図1の半導体装置100では、高不純物濃度の第1不純物層1aにより、トレンチ4によって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されても、近傍にある別の回路形成領域における空乏層の拡がりが抑制される。すなわち、図1の下段に示したMOSダイオードにおける最大空乏層幅を与える式に従って、不純物濃度が高いほど最大空乏層幅は小さくなる。このため、高不純物濃度の第1不純物層1aがある図1の半導体装置100では、第1不純物層1aが無い図12の半導体装置92に比較して、空乏層の拡がりが抑制される。
【0058】
以上のようにして、図1の半導体装置100は、SOI基板11の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【0059】
また、図1の半導体装置100は、レベルシフト回路の形成領域において、第1半導体層1中には第2埋め込み酸化膜3aが形成されており、この第2埋め込み酸化膜3aにより、第1半導体層1の表層部に形成されるレベルシフト回路と第1不純物層1aとが、互いに絶縁分離されている。
【0060】
ここで、レベルシフト回路に用いられる回路素子の中には、回路素子のソース−ドレイン耐圧を上げるため、図1に示すようにソース(S)−ドレイン(D)間の距離を大きくして、埋め込み酸化膜3からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された(SOI−RESURF構造の)回路素子がある。このような回路素子に対して、上記埋め込み酸化膜3上に形成した第1不純物層1aは、埋め込み酸化膜3からの空乏層の拡がりを抑制するため、ソース−ドレイン耐圧を低下させることになる。
【0061】
これに対して、第2埋め込み酸化膜3aが導入された図1の半導体装置100におけるレベルシフト回路の形成領域では、再びソース−ドレイン間を完全空乏化するように設計された(SOI−RESURF構造の)回路素子を用いることができ、当該回路素子の耐圧低下を抑制することができる。尚、上記した回路素子におけるソース−ドレイン間の完全空乏化を実現するためには、レベルシフト回路におけるMOSトランジスタのソース拡散領域の先端が、もしくはソース拡散領域とドレイン拡散領域の先端が、第2埋め込み酸化膜3aに達していることが好ましい。
【0062】
以上のようにして、図1の半導体装置100は、表面デバイスのみで回路を構成する等の回路設計上の制約を回避することができ、回路設計上の自由度が確保された半導体装置とすることができる。
【0063】
図1の半導体装置100では、第2埋め込み酸化膜3aがレベルシフト回路のみに形成されている。レベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要であり、上記した埋め込み酸化膜3からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された回路素子がよく用いられる。従って、このような回路素子が形成されるレベルシフト回路の形成領域に第2埋め込み酸化膜3aを導入することで、上記した第1不純物層1aによる空乏層の拡がり抑制効果と第2埋め込み酸化膜3aによる耐圧低下抑制効果を、効率的に発揮させることができる。
【0064】
上記したように、第2埋め込み酸化膜3aは、高耐圧の回路素子が必要なレベルシフト回路に形成して、好適である。しかしながらこれに限らず、第2埋め込み酸化膜3aは、高耐圧の回路素子が必要な他の低電位基準回路や高電位基準回路に形成しても効果的である。
【0065】
次に、図1に示す半導体装置100の製造方法を説明する。
【0066】
図2(a)〜(d)は、半導体装置100の特徴である第1不純物層1aと第2埋め込み酸化膜3aの形成方法を示す工程別断面図である。
【0067】
図2(a)に示すように、第1不純物層1aは、SOI基板11の準備段階において、予め形成しておく。すなわち、第1半導体層1となる一方のシリコン(Si)基板の表面に不純物を注入して第1不純物層1aを形成し、第2半導体層2となるもう一方のシリコン(Si)基板に対向させて、通常用いられる基板貼り合わせ法により貼り合わせる。この基板貼り合わせ時に、埋め込み酸化膜3が形成される。次に、第1半導体層1を所定の厚さに研磨する。これにより、埋め込み酸化膜3上に第1不純物層1aが形成されたSOI構造半導体基板11が形成される。
【0068】
次に、第1半導体層1の表面を熱酸化膜1bで覆う。次に、熱酸化膜1b上にフォトレジスト膜を形成し、レベルシフト回路形成領域を開口部とするマスクM1にパターニングする。
【0069】
次に、マスクM1の開口部から第1半導体層1の所定の深さに、酸素イオンを注入する。酸素イオンを注入後、マスクM1を利用して、レベルシフト回路形成領域における熱酸化膜1bを除去する。
【0070】
次に、図2(b)に示すように、マスクM1を除去した後、高温でアニールして、酸素イオン注入領域を第2埋め込み酸化膜3aに改質すると共に、イオン注入ダメージを回復させる。引き続き酸化処理を行い、レベルシフト回路形成領域を局所酸化して、レベルシフト回路形成領域において厚い熱酸化膜1bを形成する。このレベルシフト回路形成領域における熱酸化膜1bの厚い部分は、図2(d)のトレンチ形成における位置決め基準となる。
【0071】
次に、図2(c)に示すように、熱酸化膜1b上に、トレンチ・エッチングのマスクとなる窒化シリコン(SiN)膜1cと酸化シリコン(SiO)膜1dを、順次堆積する。
【0072】
次に、図2(d)に示すように、フォトレジストをマスクとしてSiN膜1cとSiO膜1dにおけるトレンチ形成領域を開口し、フォトレジストを除去後、SiO膜1dをマスクとしてシリコン(Si)異方性エッチングにより、トレンチ4を形成する。尚、第1半導体層1の表層部に形成されるレベルシフト回路と第1不純物層1aとが互いに絶縁分離されるように、後工程におけるトレンチ4の側壁酸化膜が第2埋め込み酸化膜3aの端部に当接する位置で、トレンチ4が形成される。
【0073】
図2(d)以降は、トレンチ4の側壁酸化膜を形成した後、トレンチ4を埋め戻し、通常の半導体装置の製造工程を用いて、第1半導体層1の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路を形成する。
【0074】
以上で、図1に示す半導体装置100が製造される。
【0075】
図2(a)〜(d)に示した半導体装置100の製造工程においては、第2埋め込み酸化膜3aとトレンチ4の形成順序を逆にしてもよい。図3(a)〜(d)は、トレンチ4を先に形成する場合の工程別断面図である。
【0076】
この場合には、図3(a)に示すように、基板貼り合わせ法によるSOI構造半導体基板11を準備した後、第1半導体層1上に熱酸化膜1b、窒化シリコン(SiN)膜1cおよび酸化シリコン(SiO)膜1dを順次堆積する。
【0077】
次に、フォトレジストをマスクとしてSiN膜1cとSiO膜1dにおけるトレンチ形成領域を開口し、フォトレジストを除去後、SiO膜1dをマスクとしてシリコン(Si)異方性エッチングにより、トレンチ4を形成する。
【0078】
次に、図3(b)に示すように、熱酸化してトレンチ4に側壁酸化膜4sを形成し、多結晶シリコン(もしくは誘電体)4uにより、トレンチ4を埋め戻す(堆積後、エッチバック)。
【0079】
次に、図3(c)に示すように、上層のSiO膜1dとSiN膜1cを除去する。次に、熱酸化膜1b上にフォトレジスト膜を形成し、レベルシフト回路形成領域を開口部とするマスクM2にパターニングする。
【0080】
次に、マスクM2の開口部から第1半導体層1の所定の深さに、酸素イオンを注入する。
【0081】
次に、図3(d)に示すように、マスクM2を除去した後、高温でアニールして、酸素イオン注入領域を第2埋め込み酸化膜3aに改質すると共に、イオン注入ダメージを回復させる。
【0082】
図3(d)以降は、通常の半導体装置の製造工程を用いて、第1半導体層1の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路を形成する。
【0083】
以上で、図1に示す半導体装置100が製造される。
【0084】
図2(a)〜(d)もしくは図3(a)〜(d)に示す半導体装置100の製造方法は、いずれも、第2埋め込み酸化膜3aを、酸素イオン注入により形成している。これにより、上記したように半導体装置100を容易に形成することができ、安価な半導体装置とすることができる。
【0085】
(第2の実施形態)
第1実施形態では、SOI構造半導体基板の埋め込み酸化膜上に高不純物濃度の第1不純物層が形成され、これにより、いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置およびその製造方法を示した。本実施形態は、SOI構造半導体基板の埋め込み酸化膜下に、高不純物濃度の第2不純物領域が形成された半導体装置およびその製造方法に関する。以下、本実施形態について、図に基づいて説明する。
【0086】
図4は、本実施形態における半導体装置101の模式的な断面図である。尚、図4の半導体装置101においても、図12の半導体装置(高耐圧IC)92と同様の部分については、同じ符号を付した。
【0087】
図4に示す半導体装置101も、図12の半導体装置92と同様のインバータ駆動用高耐圧ICである。図4の半導体装置101では、図12の半導体装置92と同様に、埋め込み酸化膜3を有するSOI構造半導体基板10の主面側の第1半導体層1に、低電位(GND)基準回路、高電位(浮遊)基準回路およびレベルシフト回路が、それぞれ設けられている。また、GND基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、図4に示すように、SOI基板10の埋め込み酸化膜3と第1トレンチ4の側壁酸化膜により、互いに絶縁分離されている。このため、図4の半導体装置101においても、図12の半導体装置92と同様に、寄生トランジスタ動作が発生しない。
【0088】
図4の半導体装置101では、図12の半導体装置92と異なり、GND基準回路とレベルシフト回路の境界部において、n導電型の第2半導体層2における埋め込み酸化膜3下に、第2半導体層2と同じ導電型で不純物濃度が高い(n+)第2不純物領域2aが形成されている。また、半導体装置101では、SOI基板10の主面側から埋め込み酸化膜3を貫通して第2不純物領域2aに達する、第2トレンチ5が形成されている。第2トレンチ5の内部には、側壁絶縁膜5sを介して第2不純物領域2aと同じ導電型の不純物を含有する多結晶シリコン5uが埋め込まれている。この第2トレンチ5に埋め込まれた多結晶シリコン5uを介して、第2不純物領域2aの電位が、SOI基板10の主面側において固定されている。
【0089】
図4の半導体装置101においても、図12の半導体装置92と同様にして、埋め込み酸化膜3を挟んで図12に示した一種のコンデンサC1〜C3が形成されることになる。しかしながら図4の半導体装置101では、第1トレンチ4によって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されても、高不純物濃度の第2不純物領域2aが障害となり、近傍にある別の回路形成領域への影響が抑制される。
【0090】
尚、第2不純物領域2aの形成位置は、低電位(GND)基準回路とレベルシフト回路の境界部に限らず、例えば高電位(浮遊)基準回路とレベルシフト回路の境界部に形成されていても、同様の障害効果を発揮させることができる。第2不純物領域2aの形成位置は、各回路の境界部以外としてもよいが、各回路の境界部に形成することで、第2不純物領域2aによる電位固定効果を効率的に発揮させると共に、第2トレンチ5を介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。また、図4に示す半導体装置101のように、第2トレンチ5に隣接して、第1第1トレンチ4が配置されてなることが好ましい。さらに、第2トレンチ5の幅は、第1第1トレンチ4の幅より大きいことが好ましい。これにより、後述するように、第1トレンチ4と第2トレンチ5を形成するためのエッチングを、同一工程により行うことができる。
【0091】
図5に別の半導体装置102を示す。図4の半導体装置101では、第2不純物領域2aがGND基準回路とレベルシフト回路の境界部においてSOI基板10の埋め込み酸化膜3下に形成されていた。これに対して、図5の半導体装置102では、第2半導体層2と同じ導電型で不純物濃度が高い(n+)第2不純物領域2bが、SOI構造半導体基板12の全面において、埋め込み酸化膜3下に形成されている。このように、第2不純物領域2bを埋め込み酸化膜3下の全面に形成することで、第2不純物領域2bによる電位固定効果を確実に発揮させると共に、第2トレンチ5を介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。
【0092】
図4,5に示す半導体装置101,102は、支持基板である第2半導体層2全体を高濃度にする場合に較べて、プロセス加工中における不純物の気相拡散を抑制することができ、この不純物拡散による第1半導体層1の表層部に形成される回路素子の特性ばらつきを低減することができる。また、他の電位固定方法として、第1半導体層1の表層部に回路素子を形成した後、必要な領域を裏面からエッチングし、金属膜で電位を固定する方法が考えられる。しかしながら、この裏面エッチングする方法に較べて、図4,5の半導体装置101,102における電位固定方法は、SOI構造半導体基板10,12の応力変動を抑制することができ、この応力変動による回路素子の特性変動を低減することができる。
【0093】
以上のようにして、図4,5の半導体装置101,102は、SOI基板10,12の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【0094】
尚、半導体装置101,102は、埋め込み酸化膜3下の第2半導体層2に第2不純物領域2a,2bを形成するものであり、埋め込み酸化膜3上の第1半導体層1に形成する上記各回路の回路素子には影響が及ばず、回路設計は従来の半導体装置と同様に行うことができる。従って、回路設計上の自由度も、従来の図12に示す半導体装置92と同様に確保されている。
【0095】
次に、図4に示す半導体装置101の製造方法を説明する。
【0096】
図6〜8は、半導体装置101の特徴である第2不純物領域2aと第2トレンチ5の形成方法を示す工程別断面図である。
【0097】
図6(a)に示すように、基板貼り合わせ法によるSOI構造半導体基板10を準備した後、第1半導体層1上に熱酸化膜1b、窒化シリコン(SiN)膜1cおよび酸化シリコン(SiO)膜1dを順次堆積する。SiO膜1dはトレンチエッチング時のマスクとして用いられ、SiN膜1cはマスクとして用いられたSiO膜1dをエッチング後に除去するためのストッパとなる。エッチングマスクとして用いられるSiO膜1dの膜厚は、エッチング時の膜減り量を考慮して、厚く堆積させる。
【0098】
次に、フォトレジストをマスクとして、SiN膜1cとSiO膜1dにおける第1トレンチ4と第2トレンチ5の形成領域を開口する。この際、第2トレンチ5の幅tは、第1トレンチ4の幅sより大きく設定しておく。SiN膜1cとSiO膜1dを完全に除去できるまでオーバーエッチングして、レジストマスクを除去する。
【0099】
次に、図6(b)に示すように、SiO膜1dに対し選択比20以上有するSiドライエッチング(SF6、O2を含む低温のECRエッチング処理)にて、第1半導体層1に第1トレンチ4と第2トレンチ5を形成する。
【0100】
ここで、図9に、上記エッチングによるトレンチ幅とエッチングレートの関係を示す。図9の結果より、トレンチ幅が大きくなるほど、エッチングレートが増大する。第2トレンチ5の幅tが第1トレンチ4の幅sより大きく設定してあるのは、このトレンチ幅の違いによるエッチングレートの差を利用するためである。
【0101】
従って、図6(b)に示すように、第1トレンチ4と第2トレンチ5のエッチングを同時に行うと、最初に幅の広い第2トレンチ5の先端が埋め込み酸化膜3に到達し、この段階で第1半導体層1のエッチングを終了する。
【0102】
続いて、図6(c)に示すように、酸化膜エッチングを行い、埋め込み酸化膜3が露出している第2トレンチ5のみエッチングして、第2トレンチ5の先端を支持基板である第2半導体層2に到達させる。
【0103】
続いて、図7(a)に示すように、Siエッチングを行い、第1トレンチ4の先端を埋め込み酸化膜3に到達させる。その際には、第2トレンチ5の先端の支持基板である第2半導体層2も同時に削れる。
【0104】
次に、図7(b)に示すように、トレンチマスクをそのまま利用して、第2トレンチ5の先端の第2半導体層2にリン(P)をイオン注入し、第2不純物領域2aとなるリンイオン注入領域を形成する。尚、イオン注入時の加速電圧は、注入イオンがSiO膜1d、SiN膜1cおよび熱酸化膜1bからなる積層膜を通過できない範囲に設定する。
【0105】
次に、図7(c)に示すように、熱酸化処理を行い、第1トレンチ4と第2トレンチ5に側壁酸化膜4s,5sを形成する。この熱酸化処理によって、同時に第2半導体層2におけるリンイオン注入領域の拡散・活性化を行い、第2不純物領域2aを形成する。
【0106】
次に、図8(a)に示すように、異方性のSiO2エッチングを用いて、前工程において第2トレンチ5の底に形成された酸化膜を除去する。エッチング条件は、側壁酸化膜4s,5sおよび第1トレンチ4の底に露出する埋め込み酸化膜3を除去しない条件に設定する。
【0107】
次に、図8(b)に示すように、n導電型の不純物を高濃度に含有し(n+)導電性のある多結晶シリコン5uを全面に堆積して、第1トレンチ4と第2トレンチ5を埋め戻す。
【0108】
次に、図8(c)に示すように、SiN膜1cをストッパとして、CMP(Chemical Mechanical Polishing)により、SOI基板10の上面に堆積した多結晶シリコン5uとSiO膜1dを除去する。
【0109】
図8(c)以降は、通常の半導体装置の製造工程を用いて、第1半導体層1の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路を形成する。
【0110】
以上で、図4に示す半導体装置101が製造される。
【0111】
尚、図5に示す半導体装置102の製造については、第2不純物領域2bを、SOI基板12の準備段階において、予め形成しておく。すなわち、支持基板である第2半導体層2となる一方のシリコン(Si)基板の表面に不純物を注入して第2不純物領域2bを形成し、第1半導体層1となるもう一方のシリコン(Si)基板に対向させて、通常用いられる基板貼り合わせ法により貼り合わせる。この基板貼り合わせ時に、埋め込み酸化膜3が形成される。次に、第1半導体層1を所定の厚さに研磨する。これにより、埋め込み酸化膜3下に第2不純物領域2bが形成されたSOI構造半導体基板12が形成される。
【0112】
このSOI基板12を用いて、図7(b)に示したイオン注入工程を除いた図6〜図8に示した工程を用いて、図5に示す半導体装置102が製造される。
【0113】
図6〜図8に示した半導体装置101,102の製造方法は、第1トレンチ4と第2トレンチ5を形成するためのエッチングを、同一工程で行っている。このため、半導体装置101,102を安価に製造することができる。
【0114】
(他の実施形態)
上記実施形態の半導体装置100〜103は、いずれも、第1半導体層1と第2半導体層2がn導電型のSOI構造半導体基板10〜12を用いた半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、p導電型のSOI構造半導体基板を用いた半導体装置であってもよい。尚、この場合には、上記実施形態において示した各図の導電型がすべて逆転する。
【0115】
また上記形態の半導体装置では、低電位基準回路をGND(グランド)基準回路とし、高電位基準回路を浮遊基準回路とする、インバータ駆動用の高耐圧ICであった。しかしながら、本発明の半導体装置はこれに限らず、低電位と高電位の2つの異なる基準電位回路とこれらを接続するレベルシフト回路が設けられてなる任意の半導体装置に適用することができる。
【図面の簡単な説明】
【0116】
【図1】第1実施形態における半導体装置の模式的な断面図である。
【図2】(a)〜(d)は、図1の半導体装置の製造方法を説明する図で、図1の半導体装置の特徴である第1不純物層と第2埋め込み酸化膜の形成方法を示す工程別断面図である。
【図3】(a)〜(d)は、図1の半導体装置の製造方法を説明する図で、トレンチを先に形成する場合の工程別断面図である。
【図4】第2実施形態における半導体装置の模式的な断面図である。
【図5】第2実施形態における別の半導体装置の模式的な断面図である。
【図6】(a)〜(c)は、図4の半導体装置の特徴である第2不純物領域と第2トレンチの形成方法を示す工程別断面図である。
【図7】(a)〜(c)は、図4の半導体装置の特徴である第2不純物領域と第2トレンチの形成方法を示す工程別断面図である。
【図8】(a)〜(c)は、図4の半導体装置の特徴である第2不純物領域と第2トレンチの形成方法を示す工程別断面図である。
【図9】トレンチ幅とエッチングレートの関係を示す図である。
【図10】(a)は、特許文献1に開示されているモータ制御用インバータのパワー部分を中心に説明する回路構成図である。(b)は、(a)で用いられる高耐圧IC(HVIC)の内部構成ユニットのブロック図である。
【図11】特許文献2に開示されている従来の高耐圧ICを示す図である。
【図12】誘電体分離構造の高耐圧ICとして、SOI基板とトレンチ分離を用いた従来のインバータ駆動用高耐圧ICを示す図である。
【図13】SOI−RESURF構造を説明する図である。
【図14】(a),(b)は、GND基準回路形成領域における空乏層の拡がりを示す図である。
【符号の説明】
【0117】
90〜92,100〜102 半導体装置(高耐圧IC)
10〜12 SOI構造半導体基板
1 第1半導体層
1a 第1不純物層
2 第2半導体層(支持基板)
2a,2b 第2不純物領域
3 埋め込み酸化膜
3a 第2埋め込み酸化膜
4 (第1)トレンチ
4s 側壁酸化膜
5 第2トレンチ
5s 側壁絶縁膜(酸化膜)
5u 多結晶シリコン
【特許請求の範囲】
【請求項1】
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離され、
前記第1半導体層における前記埋め込み酸化膜上に、前記第1半導体層と同じ導電型で不純物濃度が高い第1不純物層が形成され、
前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第1半導体層中に第2埋め込み酸化膜が形成され、
前記第2埋め込み酸化膜により、前記第1半導体層の表層部に形成される前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路と前記第1不純物層とが、互いに絶縁分離されてなることを特徴とする半導体装置。
【請求項2】
前記第2埋め込み酸化膜が形成される回路が、前記レベルシフト回路であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記レベルシフト回路におけるMOSトランジスタのソース拡散領域の先端が、もしくはソース拡散領域とドレイン拡散領域の先端が、前記第2埋め込み酸化膜に達していることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記第1半導体層が、n導電型であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
【請求項5】
前記低電位基準回路が、GND基準回路であり、前記高電位基準回路が、浮遊基準回路であることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
【請求項6】
前記半導体装置が、インバータ駆動用の高耐圧ICであることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
【請求項7】
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなり、
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離され、
前記第1半導体層における前記埋め込み酸化膜上に、前記第1半導体層と同じ導電型で不純物濃度が高い第1不純物層が形成され、
前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第1半導体層中に第2埋め込み酸化膜が形成されてなる半導体装置の製造方法であって、
前記第2埋め込み酸化膜を、酸素イオン注入により形成することを特徴とする半導体装置の製造方法。
【請求項8】
前記酸素イオン注入を、前記第1トレンチの形成前に行うことを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記酸素イオン注入を、前記第1トレンチの形成後に行うことを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項10】
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、
前記SOI構造半導体基板の裏面側の第2半導体層における前記埋め込み酸化膜下に、前記第2半導体層と同じ導電型で不純物濃度が高い第2不純物領域が形成され、
主面側から前記埋め込み酸化膜を貫通して前記第2不純物領域に達するトレンチであって、当該トレンチ内部に側壁絶縁膜を介して前記第2不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第2トレンチが形成され、
前記第2トレンチに埋め込まれた多結晶シリコンを介して、前記第2不純物領域の電位が、主面側において固定されてなることを特徴とする半導体装置。
【請求項11】
前記第2不純物領域が、前記低電位基準回路とレベルシフト回路の境界部または前記高電位基準回路とレベルシフト回路の境界部の少なくとも一方の境界部において、前記埋め込み酸化膜下に形成されてなることを特徴とする請求項10に記載の半導体装置。
【請求項12】
前記第2不純物領域が、前記SOI構造半導体基板の全面において、前記埋め込み酸化膜下に形成されてなることを特徴とする請求項10に記載の半導体装置。
【請求項13】
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離されてなることを特徴とする請求項10乃至12のいずれか一項に記載の半導体装置。
【請求項14】
前記第2トレンチに隣接して、前記第1トレンチが配置されてなることを特徴とする請求項13に記載の半導体装置。
【請求項15】
前記第2トレンチの幅が、前記第1トレンチの幅より大きいことを特徴とする請求項13または14に記載の半導体装置。
【請求項16】
前記第1半導体層が、n導電型であることを特徴とする請求項10乃至15のいずれか一項に記載の半導体装置。
【請求項17】
前記低電位基準回路が、GND基準回路であり、前記高電位基準回路が、浮遊基準回路あることを特徴とする請求項10乃至16のいずれか一項に記載の半導体装置。
【請求項18】
前記半導体装置が、インバータ駆動用の高耐圧ICであることを特徴とする請求項10乃至17のいずれか一項に記載の半導体装置。
【請求項19】
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられ、
前記SOI構造半導体基板の裏面側の第2半導体層における前記埋め込み酸化膜下に、前記第2半導体層と同じ導電型で不純物濃度が高い第2不純物領域が形成され、
主面側から前記埋め込み酸化膜を貫通して前記第2不純物領域に達するトレンチであって、当該トレンチ内部に側壁絶縁膜を介して前記第2不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第2トレンチが形成されてなる半導体装置の製造方法であって、
前記第2不純物領域を、前記多結晶シリコンを埋め込む前に第2トレンチの開口部から不純物をイオン注入して形成することを特徴とする半導体装置の製造方法。
【請求項20】
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられ、
前記SOI構造半導体基板の裏面側の第2半導体層における前記埋め込み酸化膜下に、前記第2半導体層と同じ導電型で不純物濃度が高い第2不純物領域が形成され、
主面側から前記埋め込み酸化膜を貫通して前記第2不純物領域に達するトレンチであって、当該トレンチ内部に、側壁絶縁膜を介して前記第2不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第2トレンチが形成されてなる半導体装置の製造方法であって、
前記SOI構造半導体基板を基板貼り合わせ法により形成し、前記第2不純物領域を貼り合わされる前の一方の基板表面に予め形成しておくことを特徴とする半導体装置の製造方法。
【請求項21】
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離されてなり、
前記第1トレンチと前記第2トレンチを形成するためのエッチングを、同一工程により行うことを特徴とする請求項19または20に記載の半導体装置の製造方法。
【請求項1】
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離され、
前記第1半導体層における前記埋め込み酸化膜上に、前記第1半導体層と同じ導電型で不純物濃度が高い第1不純物層が形成され、
前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第1半導体層中に第2埋め込み酸化膜が形成され、
前記第2埋め込み酸化膜により、前記第1半導体層の表層部に形成される前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路と前記第1不純物層とが、互いに絶縁分離されてなることを特徴とする半導体装置。
【請求項2】
前記第2埋め込み酸化膜が形成される回路が、前記レベルシフト回路であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記レベルシフト回路におけるMOSトランジスタのソース拡散領域の先端が、もしくはソース拡散領域とドレイン拡散領域の先端が、前記第2埋め込み酸化膜に達していることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記第1半導体層が、n導電型であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
【請求項5】
前記低電位基準回路が、GND基準回路であり、前記高電位基準回路が、浮遊基準回路であることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
【請求項6】
前記半導体装置が、インバータ駆動用の高耐圧ICであることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
【請求項7】
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなり、
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離され、
前記第1半導体層における前記埋め込み酸化膜上に、前記第1半導体層と同じ導電型で不純物濃度が高い第1不純物層が形成され、
前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第1半導体層中に第2埋め込み酸化膜が形成されてなる半導体装置の製造方法であって、
前記第2埋め込み酸化膜を、酸素イオン注入により形成することを特徴とする半導体装置の製造方法。
【請求項8】
前記酸素イオン注入を、前記第1トレンチの形成前に行うことを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記酸素イオン注入を、前記第1トレンチの形成後に行うことを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項10】
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、
前記SOI構造半導体基板の裏面側の第2半導体層における前記埋め込み酸化膜下に、前記第2半導体層と同じ導電型で不純物濃度が高い第2不純物領域が形成され、
主面側から前記埋め込み酸化膜を貫通して前記第2不純物領域に達するトレンチであって、当該トレンチ内部に側壁絶縁膜を介して前記第2不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第2トレンチが形成され、
前記第2トレンチに埋め込まれた多結晶シリコンを介して、前記第2不純物領域の電位が、主面側において固定されてなることを特徴とする半導体装置。
【請求項11】
前記第2不純物領域が、前記低電位基準回路とレベルシフト回路の境界部または前記高電位基準回路とレベルシフト回路の境界部の少なくとも一方の境界部において、前記埋め込み酸化膜下に形成されてなることを特徴とする請求項10に記載の半導体装置。
【請求項12】
前記第2不純物領域が、前記SOI構造半導体基板の全面において、前記埋め込み酸化膜下に形成されてなることを特徴とする請求項10に記載の半導体装置。
【請求項13】
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離されてなることを特徴とする請求項10乃至12のいずれか一項に記載の半導体装置。
【請求項14】
前記第2トレンチに隣接して、前記第1トレンチが配置されてなることを特徴とする請求項13に記載の半導体装置。
【請求項15】
前記第2トレンチの幅が、前記第1トレンチの幅より大きいことを特徴とする請求項13または14に記載の半導体装置。
【請求項16】
前記第1半導体層が、n導電型であることを特徴とする請求項10乃至15のいずれか一項に記載の半導体装置。
【請求項17】
前記低電位基準回路が、GND基準回路であり、前記高電位基準回路が、浮遊基準回路あることを特徴とする請求項10乃至16のいずれか一項に記載の半導体装置。
【請求項18】
前記半導体装置が、インバータ駆動用の高耐圧ICであることを特徴とする請求項10乃至17のいずれか一項に記載の半導体装置。
【請求項19】
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられ、
前記SOI構造半導体基板の裏面側の第2半導体層における前記埋め込み酸化膜下に、前記第2半導体層と同じ導電型で不純物濃度が高い第2不純物領域が形成され、
主面側から前記埋め込み酸化膜を貫通して前記第2不純物領域に達するトレンチであって、当該トレンチ内部に側壁絶縁膜を介して前記第2不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第2トレンチが形成されてなる半導体装置の製造方法であって、
前記第2不純物領域を、前記多結晶シリコンを埋め込む前に第2トレンチの開口部から不純物をイオン注入して形成することを特徴とする半導体装置の製造方法。
【請求項20】
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられ、
前記SOI構造半導体基板の裏面側の第2半導体層における前記埋め込み酸化膜下に、前記第2半導体層と同じ導電型で不純物濃度が高い第2不純物領域が形成され、
主面側から前記埋め込み酸化膜を貫通して前記第2不純物領域に達するトレンチであって、当該トレンチ内部に、側壁絶縁膜を介して前記第2不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第2トレンチが形成されてなる半導体装置の製造方法であって、
前記SOI構造半導体基板を基板貼り合わせ法により形成し、前記第2不純物領域を貼り合わされる前の一方の基板表面に予め形成しておくことを特徴とする半導体装置の製造方法。
【請求項21】
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離されてなり、
前記第1トレンチと前記第2トレンチを形成するためのエッチングを、同一工程により行うことを特徴とする請求項19または20に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2006−93229(P2006−93229A)
【公開日】平成18年4月6日(2006.4.6)
【国際特許分類】
【出願番号】特願2004−273759(P2004−273759)
【出願日】平成16年9月21日(2004.9.21)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成18年4月6日(2006.4.6)
【国際特許分類】
【出願日】平成16年9月21日(2004.9.21)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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