半導体装置およびその製造方法
【課題】適切な仕事関数を有する金属ゲート電極を備え、空乏化が抑制され、高速に動作可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３の上面に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、金属元素を含む第１の電極形成膜１００７を有する第１のゲート電極とを有する第１のＭＩＳＦＥＴと、ｎ型活性領域１００４の上面に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２の電極形成膜１０１０を有する第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えている。第２の電極形成膜１０１０は、第１の電極形成膜１００７と同じ金属元素を含み、第１の電極形成膜１００７よりも酸素の含有比が高い。
【解決手段】半導体装置は、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３の上面に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、金属元素を含む第１の電極形成膜１００７を有する第１のゲート電極とを有する第１のＭＩＳＦＥＴと、ｎ型活性領域１００４の上面に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２の電極形成膜１０１０を有する第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えている。第２の電極形成膜１０１０は、第１の電極形成膜１００７と同じ金属元素を含み、第１の電極形成膜１００７よりも酸素の含有比が高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴなどの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させることで、駆動電流を増加させる方法が採用されている。ここで、ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極間）の距離を短くする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、約２ｎｍ程度にまで薄膜化されている。しかしながら、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。この課題に対して、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系の材料の代わりに、Ｈｆを含む酸化物などの誘電率の高い材料をゲート絶縁膜として使用することも検討されている。
【０００３】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題になっている。この場合のゲート容量の低下量は、例えば、シリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は、必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ２では、膜厚を０.１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は、非常に大きいと言える。
【０００４】
そこで、ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかしながら、多結晶シリコンでは、不純物の注入により不純物準位を形成することで、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極を作り分けることができる。一方、金属では、このような作り分けを行うことができない。
【０００５】
また、現在の半導体装置では、より高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠であり、ｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近い仕事関数（ＷＦ）値を有することが必要となってきている。なお、ここでのバンドエッジとは、ｐ−ＭＩＳＦＥＴ用電極は、シリコンの価電子帯の上部(トップエッジ)の仕事関数値（約５.２ｅＶ）に近い高ＷＦ、ｎ−ＭＩＳＦＥＴ用電極は、シリコンの伝導帯の底部(ボトムエッジ)の仕事関数値（約４.１ｅＶ）に近い低ＷＦを意味している。これまで、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極に共通の電極として用いることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じＶｔ値を持つようにする検討も行われたが、上述の低Ｖｔ化の要求が高まっているため、このような半導体装置も実用的でなくなってきている。
【０００６】
このような背景を基に、現在では、ｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極に用いる金属材料の探索が盛んに行われている。この電極用の金属材料としては、常温で適切なＷＦ値を示す金属であっても、ソース領域・ドレイン領域の活性化工程など、高温処理の工程を経るとＷＦ値が変動してしまうため、なかなか適切な材料が見つからなかった。しかしながら、近年、いくつかの有力候補が見出されている。最初に、ｎ−ＭＩＳＦＥＴ用電極の有力候補としては、ＴａＣおよびＴａＮ等のＴａ系材料が検討されており、Ｔａ系材料を有するゲート電極とＬａ等のランタノイド系材料を有するゲート絶縁膜との組合せにより良好な特性を示すことができる（非特許文献１、２参照）。また、ｐ−ＭＩＳＦＥＴ用電極の有力候補としては、ＰｔやＩｒ等の貴金属やＭｏＯ（酸化モリブデン）などが提案されている（非特許文献３、４参照）。
【０００７】
また、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとでゲート電極の材料や組成が異なる場合、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）などのように、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとを同じ半導体基板上に形成するためには、例えば、ゲート絶縁膜上にｎ−ＭＩＳＦＥＴ用（ｐ−ＭＩＳＦＥＴ用）の金属を堆積させ、ｐ−ＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ）領域部分に形成されたｎ−ＭＩＳＦＥＴ用（ｐ−ＭＩＳＦＥＴ用）の金属を選択的に除去し、ｐ−ＭＩＳＦＥＴ用（ｎ−ＭＩＳＦＥＴ用）の金属をｐ−ＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ)領域部分に形成されたゲート絶縁膜上に堆積させる必要があった（非特許文献５参照）。
【非特許文献１】W.J.Taylor Jr.，IEDM，2006，pp.625
【非特許文献２】P.D.Kirsch，IEDM，2006，pp.629
【非特許文献３】C.H.Wu, IEDM 2006, pp.617
【非特許文献４】R.Singanamalla, IEDM, 2006, pp.637
【非特許文献５】f.Ootsuka et al., extended abstract of the 2006 international conference on solid state device and materials,Yokohama, 2006, pp.1116-1117
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の有力候補の電極材料のほとんどは、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとで、構成元素や組成が大きく異なっている。この場合、上述のＣＭＩＳ形成方法を使用すると、ｐ−ＭＩＳＦＥＴ側とｎ−ＭＩＳＦＥＴ側とで同時に、ゲート電極のパターン形成を行う必要がある。ゲート電極のパターンは、通常、リソグラフィー工程の後にドライエッチングすることにより形成される。ここで、近年の半導体装置の微細化に伴い、ゲート長は５０ｎｍ以下であり、また、エッチング後のポリシリコンからなる基板のリセス量も数ｎｍ以下であることが要求されている。ｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極の構成元素や組成が大きく異なる場合、両電極のドライエッチング時のエッチングレートを同程度にすることは非常に難しく、上述の微細化の条件を満足することができない。また、構成元素や組成が大きく異なると、ゲート電極の熱的安定性やゲート絶縁膜へ及ぼすストレス、およびゲート絶縁膜との反応性等の特性が大きく異なる可能性もあるため、ＣＭＩＳ化を実現するのは難しいと考えられる。
【０００９】
また、ｎ−ＭＩＳＦＥＴ側に相当するＷＦ値を示す材料としては、ＴａＣおよびＴａＮにＬａＯなどのキャップ層を設けたものが検討されており、これらの材料は比較的扱いやすく、半導体製造ラインにおいても使用しやすい。一方、ｐ−ＭＩＳＦＥＴ側に相当するＷＦ値を示す材料としては、ＲｕやＰｔなどの貴金属系材料が提案されているが、汚染の問題を考慮すると、使用が難しい材料である。
【００１０】
さらに、上述のＣＭＩＳの形成方法では、ゲート絶縁膜の直上で金属からなるゲート電極材料を除去する必要があるため、非特許文献５にも記載されているように、ゲート絶縁膜の膜厚が変化したり、信頼性が低下するなどのおそれがある。また、上述の方法以外にもｐ−ＭＩＳＦＥＴおよびｎ−ＭＩＳＦＥＴの形成プロセスはいくつか考えられるが、ゲート絶縁膜上に形成された膜の除去工程を備えていると、薄膜化されたゲート絶縁膜へのダメージを免れることは難しい。
【００１１】
これらの課題に鑑み、本発明は、適切な仕事関数を有する金属ゲート電極を備え、空乏化が抑制され、高速に動作可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成されたｐ型活性領域およびｎ型活性領域と、前記ｐ型活性領域の上面に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、金属元素を含む第１の電極形成膜を有する第１のゲート電極とを有する第１のＭＩＳＦＥＴと、前記ｎ型活性領域の上面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い第２の電極形成膜を有する第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えている。
【００１３】
この構成によれば、同一の半導体基板上にそれぞれ異なる材料から構成される第１のゲート電極および第２のゲート電極を備えており、且つ、各ゲート電極を構成する電極形成膜は共通の金属元素を有している。また、第２の電極形成膜の酸素の含有比は、第１の電極形成膜よりも高い。この場合、第１の電極形成膜として例えばＴａＣなどの仕事関数の低い材料を用い、第２の電極形成膜として例えばＴａＣＯなどの仕事関数の高い材料を用いると、シリコンのバンドエッジに比較的近く、適切な仕事関数を有するゲート電極を備えたｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを形成することができる。その結果、微細化されても、閾値電圧が高く、ゲート電極の空乏化が抑制され、高速に動作可能なＣＭＩＳなどの半導体装置を実現することができる。
【００１４】
ここで、第１の電極形成膜および第２の電極形成膜として、互いに共通の金属元素を含み、且つ、酸素の含有比が異なる材料を用いる理由について、図１を用いて説明する。
【００１５】
図１は、本発明に係るゲート電極を構成する電極材料と仕事関数を示す表である。同図より、ＴａＣＯ（例えばＴａ：Ｃ：Ｏ＝４５：４５：１０）をゲート電極に用いた場合、ＴａＣに比べて、ＴａＣＯは非常に高い仕事関数（ＷＦ）を示すことが分かる。また、ＴａＣに着目すると、酸化防止用の中間層が設けられていない場合、アニール温度を高くすると、ＴａＣが酸化されることにより仕事関数は大きくなる。これらのことより、電極材料中に含まれる酸素の比率により、ＷＦ値が変化することが分かった。さらに、ＴａＣＯは、ゲート絶縁膜の種類に関わらず高い仕事関数を示しており、仕事関数のゲート絶縁膜に対する依存性が低い材料であると言える。なお、Ｔａ、Ｃ、およびＯなどから構成される金属膜は、従来の半導体装置でも使用されており、ｐ型ＭＩＳＦＥＴ用電極として扱いやすい材料である。
【００１６】
一方、図１に示すように、ＴａＣを用いた場合、例えば、ＨｆＳｉＯＮ膜にＬａＯからなるキャップ層を設けるなどゲート絶縁膜の種類を替えることで、仕事関数をさらに低くすることも可能であり、ＴａＣはｎ型ＭＩＳＦＥＴ用電極の材料として有用であると言える。
【００１７】
これらの知見より、例えばｎ型ＭＩＳＦＥＴ用電極にＴａＣを用い、ｐ型ＭＩＳＦＥＴ用電極にＴａＣＯを用いることにより、非常に低い閾値電圧（仕事関数に比例して変動する）を有し、良好な特性を示すＣＭＩＳを形成することが可能であるとわかった。さらに、ＴａＣとＴａＣＯは、酸素以外の構成元素が同じであるため、エッチングレートなどのエッチング特性やその他の物理特性に関しても同様な特性を示すと考えられる。従って、ゲート電極を形成する際には、各電極材料を同時にエッチングすることが可能となり、従来のＣＭＩＳの製造方法のようにＣＭＩＳの製造工程が複雑になるのを抑制することができる。
【００１８】
なお、上述したように、ＴａＣのＷＦは、Ｌａを含むゲート絶縁膜を使用することによって、さらに低くすることが可能である。ここで、Ｌａを含むゲート絶縁膜をｐ型ＭＩＳＦＥＴ側にも共通して使用すると、ｐ型ＭＩＳＦＥＴ用電極のＷＦの低下が懸念されるが、図１に示すように、ＴａＣＯの場合では、Ｌａを含むゲート絶縁膜を用いても、ＷＦの低下はほとんど見られない。このように、各電極材料としてＴａＣとＴａＣＯとを用いた場合、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、およびこれらの材料にＬａを加えたゲート絶縁膜などを用いても、それぞれ適切なＷＦを得ることが可能である。
【００１９】
また、ｎ型ＭＩＳＦＥＴ電極として、ＴａＮおよびＴａＬａＮなど、ＴａＣ以外のＴａを主構成材料とする電極を用いた場合でも、ｐ型ＭＩＳＦＥＴ用電極にＴａＣＯを用いると、ｐ型ＭＩＳＦＥＴ電極として貴金属などを使用する従来の半導体装置に比べて、ゲート電極のエッチングなどの加工が容易であることが分かった。これは、Ｔａに対する酸素添加による効果であると考えられる。従って、ｐ型ＭＩＳＦＥＴ用電極として、ＴａＣＯ以外に、酸素含有比が比較的低いＴａＮＯなど、金属特性を示し、Ｔａを含む酸化物を用いても、ＴａＣＯと同程度の高いＷＦ値を得ることが可能であると言える。
【００２０】
以上の検討の結果から、本発明の半導体装置では、金属を含む第１の電極形成膜と、第１の電極形成膜と共通の金属を含み、第１の電極形成膜よりも酸素の含有比が高い第２の電極形成膜とを備えることとした。
【００２１】
また、本発明の半導体装置の製造方法は、半導体基板と、ｐ型活性領域およびｎ型活性領域と、第１のゲート絶縁膜と第１のゲート電極とを有する第１のＭＩＳＦＥＴと、第２のゲート絶縁膜と第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、前記半導体基板内に前記ｐ型活性領域および前記ｎ型活性領域を形成した後、前記半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜の内、前記ｐ型活性領域上に設けられた部分の上に、金属元素を含む第１の電極形成膜を形成する工程（ｂ）と、前記ゲート絶縁膜の内、前記ｎ型活性領域上に設けられた部分の上に、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い第２の電極形成膜を形成する工程（ｃ）と、前記第１の電極形成膜の一部、前記第２の電極形成膜の一部、および前記ゲート絶縁膜の一部を除去し、前記ｐ型活性領域上には、前記第１のゲート絶縁膜上に設けられ、前記第１の電極形成膜を有する前記第１のゲート電極を形成し、前記ｎ型活性領域上には、前記第２のゲート絶縁膜上に設けられ、前記第２の電極形成膜を有する前記第２のゲート電極を形成する工程（ｄ）とを備えている。なお、前記工程（ｂ）は、前記ゲート絶縁膜の内、前記ｐ型活性領域上および前記ｎ型活性領域上に設けられた部分の上に、前記第１の電極形成膜を形成する工程（ｂ１）と、前記ｐ型活性領域上に設けられた部分を残して、前記第１の電極形成膜を除去する工程（ｂ２）とを含み、前記工程（ｃ）は、前記第１の電極形成膜および前記ゲート絶縁膜の上に、前記第２の電極形成膜を形成する工程（ｃ１）と、前記ｎ型活性領域上に設けられた部分を残して、前記第２の電極形成膜を形成する工程（ｃ２）とを含んでいてもよい。
【００２２】
この方法によれば、第１の電極形成膜および第２の電極形成膜として、互いに共通の金属元素を含み、酸素の含有比が異なる材料を用いており、これらの材料はエッチング特性やその他の物理特性に関して、互いに同様な特性を有すると言える。したがって、本発明の半導体装置の製造方法を用いると、工程（ｄ）で所定の領域に第１のゲート電極および第２のゲート電極をパターニングする際に、比較的容易に第１の電極形成膜および第２の電極形成膜をエッチングすることができる。さらに、酸素の含有量を変えることで、第１の電極形成膜と第２の電極形成膜の仕事関数を変えることができるので、半導体基板上に互いに導電型の異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを同時に作製することが可能となる。
【００２３】
また、本発明の半導体装置の製造方法では、前記工程（ｂ）は、前記ゲート絶縁膜の内、前記ｐ型活性領域上および前記ｎ型活性領域上に設けられた部分の上に、前記第１の電極形成膜を形成する工程を含み、前記工程（ｃ）は、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化することで、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い前記第２の電極形成膜を形成する工程を含んでいてもよい。なお、前記工程（ｃ）では、酸素雰囲気下で熱処理を行うことで、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化してもよい。
【００２４】
この方法によれば、工程（ｃ）において熱処理により第１の電極形成膜を酸化することで、第２の電極形成膜を形成する。これにより、第２の電極形成膜を形成するために、ゲート電極の直上で第１の電極形成膜を除去する必要がないため、ドライエッチングなどの工程でゲート絶縁膜が損傷したり、ゲート絶縁膜の膜厚が変化するのを抑制することができる。その結果、本発明の半導体装置の製造方法を用いると、微細化されても、信頼性の高い半導体装置を製造することが可能となる。
【００２５】
また、前記工程（ｃ）では、酸素イオンを注入することで、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化してもよい。この方法によれば、上述の熱処理による酸化方法と同様にして、ゲート絶縁膜にダメージを与えることなく、第２の電極形成膜を形成することができ、信頼性の高い半導体装置を比較的容易に製造することができる。
【発明の効果】
【００２６】
本発明の半導体装置によれば、それぞれ適切な仕事関数を示す金属ゲート電極を有するＭＩＳＦＥＴを複数個備えているため、閾値電圧が高く、ゲート電極の空乏化が抑制され、高速に動作可能な半導体装置を実現することができる。
【００２７】
また、本発明の半導体装置の製造方法によれば、それぞれ適切な仕事関数を示す金属ゲート電極を同一の半導体基板に比較的容易に作り分けることができ、複数のＭＩＳＦＥＴを備えた半導体装置を効率良く製造することができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。図２〜図４は、本実施形態の半導体装置の製造方法を示す断面図である。最初に、図４（ｄ）を用いて本実施形態の半導体装置の構成を説明する。
【００２９】
図４（ｄ）に示すように、本実施形態の半導体装置は、例えばシリコンからなる半導体基板１００１と、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２と、ｐ型活性領域１００３およびｎ型活性領域１００４内にそれぞれ形成されたソース・ドレイン領域１０１５およびエクステンション領域１０１３を備えている。
【００３０】
また、本実施形態の半導体装置は、半導体基板１００１の内、平面的に見てｐ型活性領域１００３内に形成された互いに隣り合う２つのエクステンション領域１０１３の間に位置する領域の上に設けられ、ＳｉＯ２などからなる下地膜１００５と、下地膜１００５上に形成され、ＨｆＳｉＯＮなどからなるゲート絶縁膜１００６と、ゲート絶縁膜１００６上に形成され、ＴａＣなどからなる第１の電極形成膜１００７と、第１の電極形成膜１００７上に形成され、ＴａＮなどからなる中間膜１０１１と、ポリシリコンなどからなる第３の電極形成膜１０１２とを備えている。すなわち、半導体基板のｐ型活性領域１００３には、下地膜１００５およびゲート絶縁膜１００６と、第１の電極形成膜１００７と中間膜１０１１と第３の電極形成膜１０１２とを有する第１のゲート電極と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とから構成されるｎ型ＭＩＳＦＥＴが形成されている。
【００３１】
さらに、本実施形態の半導体装置は、半導体基板１００１の内、平面的に見てｎ型活性領域１００４内に形成された互いに隣り合う２つのエクステンション領域１０１３の間に位置する領域の上に設けられ、ＳｉＯ２などからなる下地膜１００５と、下地膜１００５上に形成され、ＨｆＳｉＯＮなどからなるゲート絶縁膜１００６と、ゲート絶縁膜１００６上に形成され、ＴａＣＯなどからなる第２の電極形成膜１０１０と、第２の電極形成膜１０１０上に形成され、ＴａＮなどからなる中間膜１０１１と、ポリシリコンなどからなる第３の電極形成膜１０１２とを備えている。すなわち、半導体基板のｎ型活性領域１００４には、下地膜１００５およびゲート絶縁膜１００６と、第２の電極形成膜１０１０と中間膜１０１１と第３の電極形成膜１０１２とを有する第２のゲート電極と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とから構成されるｐ型ＭＩＳＦＥＴが形成されている。
【００３２】
なお、下地膜１００５、ゲート絶縁膜１００６、および第１のゲート電極の側面上、並びに、下地膜１００５、ゲート絶縁膜１００６、および第２のゲート電極の側面上には、各ＭＩＳＦＥＴの構成部材であるサイドウォール１０１４がそれぞれ形成されている。
【００３３】
本実施形態の半導体装置では、同一の半導体基板１００１上に、それぞれ異なる材料から構成される第１のゲート電極と第２のゲート電極とを備えており、且つ、各ゲート電極を構成する電極形成膜は、共通の金属元素（Ｔａ）を有している。さらに、第２のゲート電極を構成する第２の電極形成膜１０１０における酸素の含有比は、第１の電極形成膜１００７よりも大きい。この構成によれば、本実施形態の半導体装置のように、第１の電極形成膜１００７として仕事関数の低いＴａＣを用い、第２の電極形成膜１０１０として仕事関数の高いＴａＣＯを用いることで、シリコンのバンドエッジに比較的近いゲート電極材料を備えたｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを備えた半導体装置となる。その結果、微細化されても、閾値電圧が低く、ゲート電極の空乏化が抑制され、高速に動作可能なＣＭＩＳなどの半導体装置を実現することができる。
【００３４】
さらに、本実施形態の半導体装置では、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴに形成された第１のゲート電極および第２のゲート電極の上に、それぞれ第３の電極形成膜１０１２が設けられているため、第１のゲート電極および第２のゲート電極の低抵抗化を図ることができる。
【００３５】
また、本実施形態の半導体装置では、第１の電極形成膜１００７と第３の電極形成膜１０１２との間および第２の電極形成膜１０１０と第３の電極形成膜１０１２との間に、中間膜１０１１を備えているため、例えば、第１の電極形成膜１００７の材料の酸化が懸念される場合には、ＴａＮなどからなる中間膜１０１１を酸化防止膜として機能させることができる。
【００３６】
次に、本実施形態の半導体装置の製造方法について図２〜図４を用いて説明する。
【００３７】
まず、図２（ａ）に示すように、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地膜１００５を酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、１ｎｍ程度の膜厚で堆積させる。なお、酸素ガス以外の他のガス種を用いてもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１００５の材料としては、ＳｉＯＮやケミカルオキサイドなどを用いてもよい。続いて、ＭＯＣＶＤ法（Ｍetal Organic Chemical Vapor Deposition）により、例えば高誘電率を有するＨｆＳｉＯ膜を２.５ｎｍの膜厚で堆積させて、該ＨｆＳｉＯ膜をプラズマ窒化させることで、ＨｆＳｉＯＮ膜からなるゲート絶縁膜１００６を形成する。なお、ゲート絶縁膜１００６の材料としては、ＨｆＯ２、ＨｆＳｉＯ、およびＬａを含むＨｆ系絶縁膜を使用してもよい。またＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＬａＯ、ＤｙＯ、およびＳｃＯ等の他の高誘電体を用いてもよく、用途に応じて高誘電体以外のＳｉＯ２およびＳｉＯＮを用いてもよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等の他の成膜手法を用いてもよい。
【００３８】
次に、図２（ｂ）に示すように、ゲート絶縁膜１００６上に、ＴａＣなどからなる第１の電極形成膜１００７を堆積させる。第１の電極形成膜１００７の材料としては、ＴａＬａＯおよびＴａＮなどを用いてもよく、Ｔａを含む金属材料を用いるとより好ましい。また、第１の電極形成膜１００７の膜厚は、第１の電極形成膜１００７の種類や周辺プロセスに応じて適宜変更することができるが、１０ｎｍ以下であることが好ましい。
【００３９】
次に、図２（ｃ）に示すように、第１の電極形成膜１００７上に、ＳｉＯ２などからなるハードマスク１００８ａを形成する。続いて、図２（ｄ）に示すように、ハードマスク１００８ａ上にレジスト１００９を形成した後、リソグラフィー技術を用いて、レジスト１００９の内、ｎ型活性領域上に形成した部分を除去する。
【００４０】
次に、図２（ｅ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとしてエッチングを行うことにより、ハードマスク１００８ａの内、ｎ型活性領域１００４の上方に形成された部分を除去する。その後、図３（ａ）に示すように、アッシング処理でレジスト１００９を除去することにより、ｐ型活性領域１００３の上方に選択的にハードマスク１００８ａを形成することができる。
【００４１】
次に、図３（ｂ）に示すように、ｐ型活性領域１００３の上方に形成されたハードマスク１００８ａをマスクとしてエッチングを行うことにより、第１の電極形成膜１００７の内、ｎ型活性領域１００４の上方に形成された部分を除去する。
【００４２】
次に、図３（ｃ）に示すように、第１の電極形成膜１００７およびハードマスク１００８ａの上に、ＴａＣＯなどからなる第２の電極形成膜１０１０を１０ｎｍの膜厚で堆積させる。第２の電極形成膜１０１０の材料としては、ＴａＣＯ以外に、ＴａＬａＮＯやＴａＮＯなど、第１の電極形成膜１００７の酸化物や、第１の電極形成膜１００７と同じ構成元素を含む材料の酸化物などを使用してもよい。また、第２の電極形成膜１０１０の膜厚は、第２の電極形成膜１０１０の種類や周辺プロセスに応じて適宜変えることができるが、５ｎｍ以下であれば好ましい。
【００４３】
次に、図３（ｄ）に示すように、第２の電極形成膜１０１０の上に、例えばＳｉＯ２からなるハードマスク１００８ｂを形成する。その後、リソグラフィー技術を用いて、ハードマスク１００８ｂの内、ｐ型活性領域１００３の上方に形成された部分を除去する。
【００４４】
続いて、図３（ｅ）に示すように、ｎ型活性領域１００４の上方に形成されたハードマスク１００８ｂをマスクとして、第２の電極形成膜１０１０をドライエッチング等で除去する。その後、図４（ａ）に示すように、フッ酸等を用いてハードマスク１００８ａ、１００８ｂを除去する。これにより、ｐ型活性領域１００３の上方およびｎ型活性領域１００４の上方に、第１の電極形成膜１００７および第２の電極形成膜１０１０をそれぞれ形成することができる。
【００４５】
次に、図４（ｂ）に示すように、第１の電極形成膜１００７および第２の電極形成膜１０１０の上に、例えばＴａＮなどからなり、膜厚が５ｎｍの中間膜１０１１を堆積させる。中間膜１０１１の材料としては、ＴａＮに限定されるものではなく、他の材料も用いることができる。なお、本実施形態の製造方法では、第１の電極形成膜１００７の材料としてＴａＣを用いており、ＴａＣの界面は容易に酸化されやすいため、酸化防止膜として中間膜１０１１を形成させている。したがって、第１の電極形成膜１００７の材料としてＴａＮなどの酸化されにくい材料を使用する場合は、中間膜１０１１を形成しなくてもよい。
【００４６】
次に、図４（ｃ）に示すように、中間膜１０１１上に例えば膜厚が１００ｎｍのポリシリコンからなる第３の電極形成膜１０１２を堆積させる。その後、第３の電極形成膜１０１２内に不純物を注入する。
【００４７】
次に、図４（ｄ）に示すように、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１００３およびｎ型活性領域１００４における所定の領域上にそれぞれ残るように、下地膜１００５、ゲート絶縁膜１００６、第１の電極形成膜１００７、第２の電極形成膜１０１０、中間膜１０１１および第３の電極形成膜１０１２をエッチングする。その後、エクステンション領域１０１３の形成、サイドウォール１０１４の形成、ソース・ドレイン領域１０１５の形成などを経て、ソース・ドレイン領域１０１５に導入された不純物の活性化を行うことにより、ｐ型活性領域１００３にｎ型ＭＩＳＦＥＴを形成し、ｎ型活性領域１００４にｐ型ＭＩＳＦＥＴを形成する。なお、例えば１０５０℃のスパイクアニールを行うことで、ソース・ドレイン領域１０１５中の不純物を活性化させる。
【００４８】
以上の方法により、ｐ型活性領域１００３には、下地膜１００５と、ゲート絶縁膜１００６と、第１の電極形成膜１００７と中間膜１０１１と第３の電極形成膜１０１２とから構成される第１のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｎ型ＭＩＳＦＥＴが形成される。また、ｎ型活性領域１００４には、下地膜１００５と、ゲート絶縁膜１００６と、第２の電極形成膜１０１０と中間膜１０１１と第３の電極形成膜１０１２とから構成される第２のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｐ型ＭＩＳＦＥＴが形成される。
【００４９】
本実施形態の半導体装置の製造方法では、第１の電極形成膜１００７（ＴａＣ）および第２の電極形成膜１０１０（ＴａＣＯ）として、互いに共通の金属元素（Ｔａ）を有し、酸素の含有比が異なる材料を用いている。これらの材料は、酸素以外の構成元素が同じであるため、エッチング特性やその他の物理特性に関しても、互いに同様な特性を示すと考えられる。これにより、本実施形態の半導体装置の製造方法では、図４（ｄ）に示す工程で所定の領域にゲート電極をパターニングする際に、比較的容易に第１の電極形成膜１００７および第２の電極形成膜１０１０をエッチングすることができ、半導体基板１００１上にｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとを同時に作製することが可能となる。
【００５０】
なお、本実施形態の製造方法では、ゲート絶縁膜１００６としてＨｆＳｉＯＮを例として挙げたが、上述したように、ＴａＣＯはゲート絶縁膜に対するＷＦ値の変動が小さく、ゲート絶縁膜の種類に関わらず、高い仕事関数を示すｐ型ＭＩＳＦＥＴ用電極材料である（図１参照）。従って、各電極形成膜として例えばＴａＣＯとＴａＣを用いた場合、ゲート絶縁膜１００６として、ＬａＯキャップ層を備えたＨｆＯ２膜およびＨｆＯ２膜等、その他の絶縁膜を用いても、良好なＷＦを示すｐ型ＭＩＳＦＥＴ用電極およびｎ型ＭＩＳＦＥＴ用電極がそれぞれ得られる。また、第１の電極形成膜１００７として、ＴａＮおよびＴａＣなど、第２の電極形成膜１０１０（ＴａＣＯ）と共通の構成元素を有しており、エッチング等の加工が容易で、且つ、ＷＦ値の低い材料を用いることもできる。
【００５１】
なお、本実施形態の半導体装置およびその製造方法においては、第１の電極形成膜１００７中の酸素の含有比は２％以下であることが好ましい。また、第２の電極形成膜１０１０中の酸素の含有比が１０％以上３０％以下であると、第２の電極形成膜１０１０の抵抗値の上昇を抑制しつつ、酸素による十分なＷＦ増大効果を得ることができるため好ましい。さらに、第１の電極形成膜１００７および第２の電極形成膜１０１０を加工してゲート電極を形成する際に、エッチングなどの加工が比較的容易となる効果も得られる。
【００５２】
なお、本実施形態の製造方法では、ＣＶＤ法により第２の電極形成膜１０１０を形成するため、第２の電極形成膜１０１０中の酸素含有量を容易に所望の値に調節することが可能である。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図５〜図７は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の半導体装置の製造方法は、上述の第１の実施形態の製造方法とは異なる方法で、第１の実施形態の半導体装置を製造する方法である。なお、第１の実施形態の製造方法と同様な部分については、簡略化して説明する。
【００５４】
まず、図５（ａ）に示すように、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地膜１００５を酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、１ｎｍ程度の膜厚で堆積させる。なお、酸素ガス以外の他のガス種を用いてもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１００５の材料としては、ＳｉＯＮやケミカルオキサイドなどを用いてもよい。続いて、ＭＯＣＶＤ法（Ｍetal Organic Chemical Vapor Deposition）により、例えば高誘電率を有するＨｆＳｉＯ膜を２.５ｎｍの膜厚で堆積させて、該ＨｆＳｉＯ膜をプラズマ窒化させることで、ＨｆＳｉＯＮ膜からなるゲート絶縁膜１００６を形成する。なお、ゲート絶縁膜１００６の材料としては、ＨｆＯ２、ＨｆＳｉＯ、およびＬａを含むＨｆ系絶縁膜を使用してもよい。またＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＬａＯ、ＤｙＯ、およびＳｃＯ等の他の高誘電体を用いてもよく、用途に応じて高誘電体以外のＳｉＯ２およびＳｉＯＮを用いてもよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等の他の成膜手法を用いてもよい。
【００５５】
次に、図５（ｂ）に示すように、ゲート絶縁膜１００６上に、ＴａＣなどからなる第１の電極形成膜１００７を堆積させる。また、第１の電極形成膜１００７の膜厚は、第１の電極形成膜１００７の種類や周辺プロセスに応じて適宜変更することができるが、１０ｎｍ以下であることが好ましい。
【００５６】
次に、図５（ｃ）に示すように、第１の電極形成膜１００７上に、ＳｉＯ２などからなるハードマスク１００８ａを形成する。続いて、図５（ｄ）に示すように、レジスト１００９をハードマスク１００８ａ上に形成した後、リソグラフィー技術を用いて、レジスト１００９の内、ｎ型活性領域１００４の上方に形成された部分を除去する。
【００５７】
次に、図５（ｅ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとしてエッチングを行うことにより、ハードマスク１００８ａの内、ｎ型活性領域１００４の上方に形成された部分を除去する。その後、アッシング処理でレジスト１００９を除去することにより、ｐ型活性領域１００３の上方に選択的にハードマスク１００８ａを形成することができる。
【００５８】
次に、図６（ａ）に示すように、半導体基板１００１を酸素雰囲気中で、例えば８００℃から１０００℃程度の高温でアニール処理をする。この時、ＴａＣからなる第１の電極形成膜１００７の内、ｎ型活性領域１００４の上方に形成された部分は、ハードマスク１００８ａが設けられておらず露出しているため、酸素雰囲気に曝され、酸化される。これにより、図６（ｂ）に示すように、ＴａＣＯからなる第２の電極形成膜１０１０が形成される。その後、図６（ｃ）に示すように、フッ酸等を用いてハードマスク１００８ａを除去する。これにより、ｐ型活性領域１００３の上方およびｎ型活性領域１００４の上方に、第１の電極形成膜１００７および第２の電極形成膜１０１０をそれぞれ形成することができる。
【００５９】
次に、図６（ｄ）に示すように、第１の電極形成膜１００７および第２の電極形成膜１０１０の上に、例えばＴａＮなどからなり、膜厚が５ｎｍの中間膜１０１１を堆積させる。中間膜１０１１の材料としては、ＴａＮに限定されるものではなく、他の材料も用いることができる。なお、本実施形態の製造方法では、第１の電極形成膜１００７の材料としてＴａＣを用いており、ＴａＣの界面は容易に酸化されやすいため、酸化防止膜として中間膜１０１１を形成させている。したがって、第１の電極形成膜１００７の材料としてＴａＮなどの酸化されにくい材料を使用する場合は、中間膜１０１１を形成しなくてもよい。
【００６０】
次に、図６（ｅ）に示すように、中間膜１０１１上に例えば膜厚が１００ｎｍのポリシリコンからなる第３の電極形成膜１０１２を堆積させる。その後、第３の電極形成膜１０１２内に不純物を注入する。
【００６１】
次に、図７に示すように、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１００３およびｎ型活性領域１００４における所定の領域上にそれぞれ残るように、下地膜１００５、ゲート絶縁膜１００６、第１の電極形成膜１００７、第２の電極形成膜１０１０、中間膜１０１１および第３の電極形成膜１０１２をエッチングする。その後、エクステンション領域１０１３の形成、サイドウォール１０１４の形成、ソース・ドレイン領域１０１５の形成などを経て、ソース・ドレイン領域１０１５に導入された不純物の活性化を行うことにより、ｐ型活性領域１００３にｎ型ＭＩＳＦＥＴを形成し、ｎ型活性領域１００４にｐ型ＭＩＳＦＥＴを形成する。なお、例えば１０５０℃のスパイクアニールを行うことで、ソース・ドレイン領域１０１５中の不純物を活性化させる。
【００６２】
以上の方法により、ｐ型活性領域１００３には、下地膜１００５と、ゲート絶縁膜１００６と、第１の電極形成膜１００７と中間膜１０１１と第３の電極形成膜１０１２とから構成される第１のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｎ型ＭＩＳＦＥＴが形成される。また、ｎ型活性領域１００４には、下地膜１００５と、ゲート絶縁膜１００６と、第２の電極形成膜１０１０と中間膜１０１１と第３の電極形成膜１０１２とから構成される第２のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｐ型ＭＩＳＦＥＴが形成される。
【００６３】
本実施形態の半導体装置の製造方法の特徴は、図６（ａ）に示す工程において、第１の電極形成膜１００７を酸化することにより、第２の電極形成膜１０１０を形成することにある。この方法によれば、第２の電極形成膜１０１０を形成するために、ゲート絶縁膜１００６の直上で金属材料（第１の電極形成膜１００７）を除去する必要がないため、ドライエッチングなどによりゲート絶縁膜１００６が損傷したり、ゲート絶縁膜１００６の膜厚が変化するのを抑制することができる。その結果、本実施形態の半導体装置の製造方法を用いると、微細化されても、信頼性が高い半導体装置を製造することが可能となる。
【００６４】
また、本実施形態の半導体装置の製造方法では、上述の第１の実施形態の製造方法と同様に、適切な仕事関数を有するゲート電極が設けられたｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを同時に製造することができるため、微細化されても、閾値電圧が低く、ゲート電極の空乏化が抑制され、高速に動作可能なＣＭＩＳなどの半導体装置を実現することができる。
【００６５】
なお、第１の実施形態の製造方法とは異なり、第２の電極形成膜１０１０を堆積させる必要がなく第１の電極形成膜１００７だけを準備すればよいため、比較的容易に図７に示す半導体装置を製造することができる。
【００６６】
（第３の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図８〜図１０は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の半導体装置の製造方法は、上述の第１の実施形態の製造方法および第２の製造方法とは異なる方法で、第１の実施形態の半導体装置を製造する方法である。なお、第１の実施形態の製造方法と同様な部分については、簡略化して説明する。
【００６７】
まず、図８（ａ）に示すように、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地膜１００５を酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、１ｎｍ程度の膜厚で堆積させる。なお、酸素ガス以外の他のガス種を用いてもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１００５の材料としては、ＳｉＯＮやケミカルオキサイドなどを用いてもよい。続いて、ＭＯＣＶＤ法（Ｍetal Organic Chemical Vapor Deposition）により、例えば高誘電率を有するＨｆＳｉＯ膜を２.５ｎｍの膜厚で堆積させて、該ＨｆＳｉＯ膜をプラズマ窒化させることで、ＨｆＳｉＯＮ膜からなるゲート絶縁膜１００６を形成する。なお、ゲート絶縁膜１００６の材料としては、ＨｆＯ２、ＨｆＳｉＯ、およびＬａを含むＨｆ系絶縁膜を使用してもよい。またＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＬａＯ、ＤｙＯ、およびＳｃＯ等の他の高誘電体を用いてもよく、用途に応じて高誘電体以外のＳｉＯ２およびＳｉＯＮを用いてもよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等の他の成膜手法を用いてもよい。
【００６８】
次に、図８（ｂ）に示すように、ゲート絶縁膜１００６上に、ＴａＣなどからなる第１の電極形成膜１００７を堆積させる。また、第１の電極形成膜１００７の膜厚は、第１の電極形成膜１００７の種類や周辺プロセスに応じて適宜変更することができるが、１０ｎｍ以下であることが好ましい。
【００６９】
次に、図８（ｃ）に示すように、レジスト１００９を第１の電極形成膜１００７上に形成した後、リソグラフィー技術を用いて、レジスト１００９の内、ｎ型活性領域１００４の上方に形成された部分を除去する。
【００７０】
次に、図８（ｄ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとして、イオンビームにより酸素を注入する。この時、第１の電極形成膜１００７の内、ｎ型活性領域１００４の上方に形成された部分は、レジスト１００９に覆われておらず露出しているため、酸素イオンビームに直接曝されることで酸化される。これにより、図９（ａ）に示すように、ＴａＣＯからなる第２の電極形成膜１０１０が形成される。その後、図９（ｂ）に示すように、アッシング処理を用いてレジスト１００９を除去する。その結果、ｐ型活性領域１００３の上方に第１の電極形成膜１００７を、ｎ型活性領域１００４の上方に第２の電極形成膜１０１０をそれぞれ形成することができる。
【００７１】
次に、図９（ｃ）に示すように、第１の電極形成膜１００７および第２の電極形成膜１０１０の上に、例えばＴａＮなどからなり、膜厚が５ｎｍの中間膜１０１１を堆積させる。中間膜１０１１の材料としては、ＴａＮに限定されるものではなく、他の材料も用いることができる。なお、本実施形態の製造方法では、第１の電極形成膜１００７の材料としてＴａＣを用いており、ＴａＣの界面は容易に酸化されやすいため、酸化防止膜として中間膜１０１１を形成させている。したがって、第１の電極形成膜１００７の材料としてＴａＮなどの酸化されにくい材料を使用する場合は、中間膜１０１１を形成しなくてもよい。
【００７２】
次に、図９（ｄ）に示すように、中間膜１０１１上に例えば膜厚が１００ｎｍのポリシリコンからなる第３の電極形成膜１０１２を堆積させる。その後、第３の電極形成膜１０１２内に不純物を注入する。
【００７３】
次に、図１０に示すように、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１００３およびｎ型活性領域１００４における所定の領域上にそれぞれ残るように、下地膜１００５、ゲート絶縁膜１００６、第１の電極形成膜１００７、第２の電極形成膜１０１０、中間膜１０１１および第３の電極形成膜１０１２をエッチングする。その後、エクステンション領域１０１３の形成、サイドウォール１０１４の形成、ソース・ドレイン領域１０１５の形成などを経て、ソース・ドレイン領域１０１５に導入された不純物の活性化を行うことにより、ｐ型活性領域１００３にｎ型ＭＩＳＦＥＴを、ｎ型活性領域１００４にｐ型ＭＩＳＦＥＴをそれぞれ形成する。なお、例えば１０５０℃のスパイクアニールを行うことで、ソース・ドレイン領域１０１５中の不純物を活性化させる。
【００７４】
以上の方法により、ｐ型活性領域１００３には、下地膜１００５と、ゲート絶縁膜１００６と、第１の電極形成膜１００７と中間膜１０１１と第３の電極形成膜１０１２とから構成される第１のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｎ型ＭＩＳＦＥＴが形成される。また、ｎ型活性領域１００４には、下地膜１００５と、ゲート絶縁膜１００６と、第２の電極形成膜１０１０と中間膜１０１１と第３の電極形成膜１０１２とから構成される第２のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｐ型ＭＩＳＦＥＴが形成される。
【００７５】
本実施形態の半導体装置の製造方法の特徴は、図８（ｄ）に示す工程において、酸素イオンを注入することで、ｎ型活性領域１００４の上方に形成された第１の電極形成膜１００７を酸化して第２の電極形成膜１０１０を形成することにある。この方法によれば、上述の第２の実施形態の半導体装置の製造方法と同様に、ゲート絶縁膜１００６にダメージを与えることなく、各ゲート電極形成膜を形成することができるため、微細化されても、信頼性の高い半導体装置を実現することができる。
【００７６】
また、本実施形態の半導体装置の製造方法では、酸化方法としてイオン注入を用いることで、上述の第２の実施形態の製造方法のように、熱処理用のハードマスク１００８ａを形成する必要がないため、製造工程の簡略化を行うことができる。
【００７７】
なお、第１の実施形態、第２の実施形態、および第３の実施形態の製造方法では、第３の電極形成膜１０１２の材料として、不純物が導入されたポリシリコンを用いたが、第３の電極形成膜１０１２の材料として、タングステンや金属シリサイド（チタンシリサイド、コバルトシリサイドあるいはニッケルシリサイド）等の金属を用いた場合は、さらに半導体装置の高速動作化を実現することが可能となる。
【００７８】
また、上述の各実施形態の半導体装置の製造方法では、１つの半導体基板１００１内にｐ型活性領域１００３およびｎ型活性領域１００４が形成された半導体装置の一例を挙げたが、これに限定されるものではなく、１つの半導体基板に、異なる金属材料からなるゲート電極をそれぞれ備えた第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとが形成される場合にも適用することができる。
【００７９】
また、上述の各実施形態の半導体装置の製造方法では、半導体基板１００１としてシリコン基板を用いたが、これに限定されるものではなく、他の材料よりなる基板を用いてもよい。例えば、ＳＯＩ（Semiconductor Oxide Insulator）基板や、さらにはＧａＡｓ基板やＩｎＰ基板などの混晶材料よりなる基板を用いてもよい。
【産業上の利用可能性】
【００８０】
本発明に係る半導体装置およびその製造方法は、微細化されたＣＭＩＳなどの高駆動化に有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明に係るゲート電極材料と仕事関数を示す表である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００８２】
１００１ 半導体基板
１００２ 素子分離層
１００３ ｐ型活性領域
１００４ ｎ型活性領域
１００５ 下地膜
１００６ ゲート絶縁膜
１００７ 第１の電極形成膜
１００８ａ、１００８ｂ ハードマスク
１００９ レジスト
１０１０ 第２の電極形成膜
１０１１ 中間膜
１０１２ 第３の電極形成膜
１０１３ エクステンション領域
１０１４ サイドウォール
１０１５ ソース・ドレイン領域
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴなどの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させることで、駆動電流を増加させる方法が採用されている。ここで、ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極間）の距離を短くする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、約２ｎｍ程度にまで薄膜化されている。しかしながら、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。この課題に対して、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系の材料の代わりに、Ｈｆを含む酸化物などの誘電率の高い材料をゲート絶縁膜として使用することも検討されている。
【０００３】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題になっている。この場合のゲート容量の低下量は、例えば、シリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は、必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ２では、膜厚を０.１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は、非常に大きいと言える。
【０００４】
そこで、ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかしながら、多結晶シリコンでは、不純物の注入により不純物準位を形成することで、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極を作り分けることができる。一方、金属では、このような作り分けを行うことができない。
【０００５】
また、現在の半導体装置では、より高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠であり、ｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近い仕事関数（ＷＦ）値を有することが必要となってきている。なお、ここでのバンドエッジとは、ｐ−ＭＩＳＦＥＴ用電極は、シリコンの価電子帯の上部(トップエッジ)の仕事関数値（約５.２ｅＶ）に近い高ＷＦ、ｎ−ＭＩＳＦＥＴ用電極は、シリコンの伝導帯の底部(ボトムエッジ)の仕事関数値（約４.１ｅＶ）に近い低ＷＦを意味している。これまで、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極に共通の電極として用いることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じＶｔ値を持つようにする検討も行われたが、上述の低Ｖｔ化の要求が高まっているため、このような半導体装置も実用的でなくなってきている。
【０００６】
このような背景を基に、現在では、ｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極に用いる金属材料の探索が盛んに行われている。この電極用の金属材料としては、常温で適切なＷＦ値を示す金属であっても、ソース領域・ドレイン領域の活性化工程など、高温処理の工程を経るとＷＦ値が変動してしまうため、なかなか適切な材料が見つからなかった。しかしながら、近年、いくつかの有力候補が見出されている。最初に、ｎ−ＭＩＳＦＥＴ用電極の有力候補としては、ＴａＣおよびＴａＮ等のＴａ系材料が検討されており、Ｔａ系材料を有するゲート電極とＬａ等のランタノイド系材料を有するゲート絶縁膜との組合せにより良好な特性を示すことができる（非特許文献１、２参照）。また、ｐ−ＭＩＳＦＥＴ用電極の有力候補としては、ＰｔやＩｒ等の貴金属やＭｏＯ（酸化モリブデン）などが提案されている（非特許文献３、４参照）。
【０００７】
また、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとでゲート電極の材料や組成が異なる場合、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）などのように、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとを同じ半導体基板上に形成するためには、例えば、ゲート絶縁膜上にｎ−ＭＩＳＦＥＴ用（ｐ−ＭＩＳＦＥＴ用）の金属を堆積させ、ｐ−ＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ）領域部分に形成されたｎ−ＭＩＳＦＥＴ用（ｐ−ＭＩＳＦＥＴ用）の金属を選択的に除去し、ｐ−ＭＩＳＦＥＴ用（ｎ−ＭＩＳＦＥＴ用）の金属をｐ−ＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ)領域部分に形成されたゲート絶縁膜上に堆積させる必要があった（非特許文献５参照）。
【非特許文献１】W.J.Taylor Jr.，IEDM，2006，pp.625
【非特許文献２】P.D.Kirsch，IEDM，2006，pp.629
【非特許文献３】C.H.Wu, IEDM 2006, pp.617
【非特許文献４】R.Singanamalla, IEDM, 2006, pp.637
【非特許文献５】f.Ootsuka et al., extended abstract of the 2006 international conference on solid state device and materials,Yokohama, 2006, pp.1116-1117
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の有力候補の電極材料のほとんどは、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとで、構成元素や組成が大きく異なっている。この場合、上述のＣＭＩＳ形成方法を使用すると、ｐ−ＭＩＳＦＥＴ側とｎ−ＭＩＳＦＥＴ側とで同時に、ゲート電極のパターン形成を行う必要がある。ゲート電極のパターンは、通常、リソグラフィー工程の後にドライエッチングすることにより形成される。ここで、近年の半導体装置の微細化に伴い、ゲート長は５０ｎｍ以下であり、また、エッチング後のポリシリコンからなる基板のリセス量も数ｎｍ以下であることが要求されている。ｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極の構成元素や組成が大きく異なる場合、両電極のドライエッチング時のエッチングレートを同程度にすることは非常に難しく、上述の微細化の条件を満足することができない。また、構成元素や組成が大きく異なると、ゲート電極の熱的安定性やゲート絶縁膜へ及ぼすストレス、およびゲート絶縁膜との反応性等の特性が大きく異なる可能性もあるため、ＣＭＩＳ化を実現するのは難しいと考えられる。
【０００９】
また、ｎ−ＭＩＳＦＥＴ側に相当するＷＦ値を示す材料としては、ＴａＣおよびＴａＮにＬａＯなどのキャップ層を設けたものが検討されており、これらの材料は比較的扱いやすく、半導体製造ラインにおいても使用しやすい。一方、ｐ−ＭＩＳＦＥＴ側に相当するＷＦ値を示す材料としては、ＲｕやＰｔなどの貴金属系材料が提案されているが、汚染の問題を考慮すると、使用が難しい材料である。
【００１０】
さらに、上述のＣＭＩＳの形成方法では、ゲート絶縁膜の直上で金属からなるゲート電極材料を除去する必要があるため、非特許文献５にも記載されているように、ゲート絶縁膜の膜厚が変化したり、信頼性が低下するなどのおそれがある。また、上述の方法以外にもｐ−ＭＩＳＦＥＴおよびｎ−ＭＩＳＦＥＴの形成プロセスはいくつか考えられるが、ゲート絶縁膜上に形成された膜の除去工程を備えていると、薄膜化されたゲート絶縁膜へのダメージを免れることは難しい。
【００１１】
これらの課題に鑑み、本発明は、適切な仕事関数を有する金属ゲート電極を備え、空乏化が抑制され、高速に動作可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成されたｐ型活性領域およびｎ型活性領域と、前記ｐ型活性領域の上面に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、金属元素を含む第１の電極形成膜を有する第１のゲート電極とを有する第１のＭＩＳＦＥＴと、前記ｎ型活性領域の上面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い第２の電極形成膜を有する第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えている。
【００１３】
この構成によれば、同一の半導体基板上にそれぞれ異なる材料から構成される第１のゲート電極および第２のゲート電極を備えており、且つ、各ゲート電極を構成する電極形成膜は共通の金属元素を有している。また、第２の電極形成膜の酸素の含有比は、第１の電極形成膜よりも高い。この場合、第１の電極形成膜として例えばＴａＣなどの仕事関数の低い材料を用い、第２の電極形成膜として例えばＴａＣＯなどの仕事関数の高い材料を用いると、シリコンのバンドエッジに比較的近く、適切な仕事関数を有するゲート電極を備えたｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを形成することができる。その結果、微細化されても、閾値電圧が高く、ゲート電極の空乏化が抑制され、高速に動作可能なＣＭＩＳなどの半導体装置を実現することができる。
【００１４】
ここで、第１の電極形成膜および第２の電極形成膜として、互いに共通の金属元素を含み、且つ、酸素の含有比が異なる材料を用いる理由について、図１を用いて説明する。
【００１５】
図１は、本発明に係るゲート電極を構成する電極材料と仕事関数を示す表である。同図より、ＴａＣＯ（例えばＴａ：Ｃ：Ｏ＝４５：４５：１０）をゲート電極に用いた場合、ＴａＣに比べて、ＴａＣＯは非常に高い仕事関数（ＷＦ）を示すことが分かる。また、ＴａＣに着目すると、酸化防止用の中間層が設けられていない場合、アニール温度を高くすると、ＴａＣが酸化されることにより仕事関数は大きくなる。これらのことより、電極材料中に含まれる酸素の比率により、ＷＦ値が変化することが分かった。さらに、ＴａＣＯは、ゲート絶縁膜の種類に関わらず高い仕事関数を示しており、仕事関数のゲート絶縁膜に対する依存性が低い材料であると言える。なお、Ｔａ、Ｃ、およびＯなどから構成される金属膜は、従来の半導体装置でも使用されており、ｐ型ＭＩＳＦＥＴ用電極として扱いやすい材料である。
【００１６】
一方、図１に示すように、ＴａＣを用いた場合、例えば、ＨｆＳｉＯＮ膜にＬａＯからなるキャップ層を設けるなどゲート絶縁膜の種類を替えることで、仕事関数をさらに低くすることも可能であり、ＴａＣはｎ型ＭＩＳＦＥＴ用電極の材料として有用であると言える。
【００１７】
これらの知見より、例えばｎ型ＭＩＳＦＥＴ用電極にＴａＣを用い、ｐ型ＭＩＳＦＥＴ用電極にＴａＣＯを用いることにより、非常に低い閾値電圧（仕事関数に比例して変動する）を有し、良好な特性を示すＣＭＩＳを形成することが可能であるとわかった。さらに、ＴａＣとＴａＣＯは、酸素以外の構成元素が同じであるため、エッチングレートなどのエッチング特性やその他の物理特性に関しても同様な特性を示すと考えられる。従って、ゲート電極を形成する際には、各電極材料を同時にエッチングすることが可能となり、従来のＣＭＩＳの製造方法のようにＣＭＩＳの製造工程が複雑になるのを抑制することができる。
【００１８】
なお、上述したように、ＴａＣのＷＦは、Ｌａを含むゲート絶縁膜を使用することによって、さらに低くすることが可能である。ここで、Ｌａを含むゲート絶縁膜をｐ型ＭＩＳＦＥＴ側にも共通して使用すると、ｐ型ＭＩＳＦＥＴ用電極のＷＦの低下が懸念されるが、図１に示すように、ＴａＣＯの場合では、Ｌａを含むゲート絶縁膜を用いても、ＷＦの低下はほとんど見られない。このように、各電極材料としてＴａＣとＴａＣＯとを用いた場合、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、およびこれらの材料にＬａを加えたゲート絶縁膜などを用いても、それぞれ適切なＷＦを得ることが可能である。
【００１９】
また、ｎ型ＭＩＳＦＥＴ電極として、ＴａＮおよびＴａＬａＮなど、ＴａＣ以外のＴａを主構成材料とする電極を用いた場合でも、ｐ型ＭＩＳＦＥＴ用電極にＴａＣＯを用いると、ｐ型ＭＩＳＦＥＴ電極として貴金属などを使用する従来の半導体装置に比べて、ゲート電極のエッチングなどの加工が容易であることが分かった。これは、Ｔａに対する酸素添加による効果であると考えられる。従って、ｐ型ＭＩＳＦＥＴ用電極として、ＴａＣＯ以外に、酸素含有比が比較的低いＴａＮＯなど、金属特性を示し、Ｔａを含む酸化物を用いても、ＴａＣＯと同程度の高いＷＦ値を得ることが可能であると言える。
【００２０】
以上の検討の結果から、本発明の半導体装置では、金属を含む第１の電極形成膜と、第１の電極形成膜と共通の金属を含み、第１の電極形成膜よりも酸素の含有比が高い第２の電極形成膜とを備えることとした。
【００２１】
また、本発明の半導体装置の製造方法は、半導体基板と、ｐ型活性領域およびｎ型活性領域と、第１のゲート絶縁膜と第１のゲート電極とを有する第１のＭＩＳＦＥＴと、第２のゲート絶縁膜と第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、前記半導体基板内に前記ｐ型活性領域および前記ｎ型活性領域を形成した後、前記半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜の内、前記ｐ型活性領域上に設けられた部分の上に、金属元素を含む第１の電極形成膜を形成する工程（ｂ）と、前記ゲート絶縁膜の内、前記ｎ型活性領域上に設けられた部分の上に、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い第２の電極形成膜を形成する工程（ｃ）と、前記第１の電極形成膜の一部、前記第２の電極形成膜の一部、および前記ゲート絶縁膜の一部を除去し、前記ｐ型活性領域上には、前記第１のゲート絶縁膜上に設けられ、前記第１の電極形成膜を有する前記第１のゲート電極を形成し、前記ｎ型活性領域上には、前記第２のゲート絶縁膜上に設けられ、前記第２の電極形成膜を有する前記第２のゲート電極を形成する工程（ｄ）とを備えている。なお、前記工程（ｂ）は、前記ゲート絶縁膜の内、前記ｐ型活性領域上および前記ｎ型活性領域上に設けられた部分の上に、前記第１の電極形成膜を形成する工程（ｂ１）と、前記ｐ型活性領域上に設けられた部分を残して、前記第１の電極形成膜を除去する工程（ｂ２）とを含み、前記工程（ｃ）は、前記第１の電極形成膜および前記ゲート絶縁膜の上に、前記第２の電極形成膜を形成する工程（ｃ１）と、前記ｎ型活性領域上に設けられた部分を残して、前記第２の電極形成膜を形成する工程（ｃ２）とを含んでいてもよい。
【００２２】
この方法によれば、第１の電極形成膜および第２の電極形成膜として、互いに共通の金属元素を含み、酸素の含有比が異なる材料を用いており、これらの材料はエッチング特性やその他の物理特性に関して、互いに同様な特性を有すると言える。したがって、本発明の半導体装置の製造方法を用いると、工程（ｄ）で所定の領域に第１のゲート電極および第２のゲート電極をパターニングする際に、比較的容易に第１の電極形成膜および第２の電極形成膜をエッチングすることができる。さらに、酸素の含有量を変えることで、第１の電極形成膜と第２の電極形成膜の仕事関数を変えることができるので、半導体基板上に互いに導電型の異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを同時に作製することが可能となる。
【００２３】
また、本発明の半導体装置の製造方法では、前記工程（ｂ）は、前記ゲート絶縁膜の内、前記ｐ型活性領域上および前記ｎ型活性領域上に設けられた部分の上に、前記第１の電極形成膜を形成する工程を含み、前記工程（ｃ）は、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化することで、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い前記第２の電極形成膜を形成する工程を含んでいてもよい。なお、前記工程（ｃ）では、酸素雰囲気下で熱処理を行うことで、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化してもよい。
【００２４】
この方法によれば、工程（ｃ）において熱処理により第１の電極形成膜を酸化することで、第２の電極形成膜を形成する。これにより、第２の電極形成膜を形成するために、ゲート電極の直上で第１の電極形成膜を除去する必要がないため、ドライエッチングなどの工程でゲート絶縁膜が損傷したり、ゲート絶縁膜の膜厚が変化するのを抑制することができる。その結果、本発明の半導体装置の製造方法を用いると、微細化されても、信頼性の高い半導体装置を製造することが可能となる。
【００２５】
また、前記工程（ｃ）では、酸素イオンを注入することで、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化してもよい。この方法によれば、上述の熱処理による酸化方法と同様にして、ゲート絶縁膜にダメージを与えることなく、第２の電極形成膜を形成することができ、信頼性の高い半導体装置を比較的容易に製造することができる。
【発明の効果】
【００２６】
本発明の半導体装置によれば、それぞれ適切な仕事関数を示す金属ゲート電極を有するＭＩＳＦＥＴを複数個備えているため、閾値電圧が高く、ゲート電極の空乏化が抑制され、高速に動作可能な半導体装置を実現することができる。
【００２７】
また、本発明の半導体装置の製造方法によれば、それぞれ適切な仕事関数を示す金属ゲート電極を同一の半導体基板に比較的容易に作り分けることができ、複数のＭＩＳＦＥＴを備えた半導体装置を効率良く製造することができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。図２〜図４は、本実施形態の半導体装置の製造方法を示す断面図である。最初に、図４（ｄ）を用いて本実施形態の半導体装置の構成を説明する。
【００２９】
図４（ｄ）に示すように、本実施形態の半導体装置は、例えばシリコンからなる半導体基板１００１と、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２と、ｐ型活性領域１００３およびｎ型活性領域１００４内にそれぞれ形成されたソース・ドレイン領域１０１５およびエクステンション領域１０１３を備えている。
【００３０】
また、本実施形態の半導体装置は、半導体基板１００１の内、平面的に見てｐ型活性領域１００３内に形成された互いに隣り合う２つのエクステンション領域１０１３の間に位置する領域の上に設けられ、ＳｉＯ２などからなる下地膜１００５と、下地膜１００５上に形成され、ＨｆＳｉＯＮなどからなるゲート絶縁膜１００６と、ゲート絶縁膜１００６上に形成され、ＴａＣなどからなる第１の電極形成膜１００７と、第１の電極形成膜１００７上に形成され、ＴａＮなどからなる中間膜１０１１と、ポリシリコンなどからなる第３の電極形成膜１０１２とを備えている。すなわち、半導体基板のｐ型活性領域１００３には、下地膜１００５およびゲート絶縁膜１００６と、第１の電極形成膜１００７と中間膜１０１１と第３の電極形成膜１０１２とを有する第１のゲート電極と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とから構成されるｎ型ＭＩＳＦＥＴが形成されている。
【００３１】
さらに、本実施形態の半導体装置は、半導体基板１００１の内、平面的に見てｎ型活性領域１００４内に形成された互いに隣り合う２つのエクステンション領域１０１３の間に位置する領域の上に設けられ、ＳｉＯ２などからなる下地膜１００５と、下地膜１００５上に形成され、ＨｆＳｉＯＮなどからなるゲート絶縁膜１００６と、ゲート絶縁膜１００６上に形成され、ＴａＣＯなどからなる第２の電極形成膜１０１０と、第２の電極形成膜１０１０上に形成され、ＴａＮなどからなる中間膜１０１１と、ポリシリコンなどからなる第３の電極形成膜１０１２とを備えている。すなわち、半導体基板のｎ型活性領域１００４には、下地膜１００５およびゲート絶縁膜１００６と、第２の電極形成膜１０１０と中間膜１０１１と第３の電極形成膜１０１２とを有する第２のゲート電極と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とから構成されるｐ型ＭＩＳＦＥＴが形成されている。
【００３２】
なお、下地膜１００５、ゲート絶縁膜１００６、および第１のゲート電極の側面上、並びに、下地膜１００５、ゲート絶縁膜１００６、および第２のゲート電極の側面上には、各ＭＩＳＦＥＴの構成部材であるサイドウォール１０１４がそれぞれ形成されている。
【００３３】
本実施形態の半導体装置では、同一の半導体基板１００１上に、それぞれ異なる材料から構成される第１のゲート電極と第２のゲート電極とを備えており、且つ、各ゲート電極を構成する電極形成膜は、共通の金属元素（Ｔａ）を有している。さらに、第２のゲート電極を構成する第２の電極形成膜１０１０における酸素の含有比は、第１の電極形成膜１００７よりも大きい。この構成によれば、本実施形態の半導体装置のように、第１の電極形成膜１００７として仕事関数の低いＴａＣを用い、第２の電極形成膜１０１０として仕事関数の高いＴａＣＯを用いることで、シリコンのバンドエッジに比較的近いゲート電極材料を備えたｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを備えた半導体装置となる。その結果、微細化されても、閾値電圧が低く、ゲート電極の空乏化が抑制され、高速に動作可能なＣＭＩＳなどの半導体装置を実現することができる。
【００３４】
さらに、本実施形態の半導体装置では、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴに形成された第１のゲート電極および第２のゲート電極の上に、それぞれ第３の電極形成膜１０１２が設けられているため、第１のゲート電極および第２のゲート電極の低抵抗化を図ることができる。
【００３５】
また、本実施形態の半導体装置では、第１の電極形成膜１００７と第３の電極形成膜１０１２との間および第２の電極形成膜１０１０と第３の電極形成膜１０１２との間に、中間膜１０１１を備えているため、例えば、第１の電極形成膜１００７の材料の酸化が懸念される場合には、ＴａＮなどからなる中間膜１０１１を酸化防止膜として機能させることができる。
【００３６】
次に、本実施形態の半導体装置の製造方法について図２〜図４を用いて説明する。
【００３７】
まず、図２（ａ）に示すように、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地膜１００５を酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、１ｎｍ程度の膜厚で堆積させる。なお、酸素ガス以外の他のガス種を用いてもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１００５の材料としては、ＳｉＯＮやケミカルオキサイドなどを用いてもよい。続いて、ＭＯＣＶＤ法（Ｍetal Organic Chemical Vapor Deposition）により、例えば高誘電率を有するＨｆＳｉＯ膜を２.５ｎｍの膜厚で堆積させて、該ＨｆＳｉＯ膜をプラズマ窒化させることで、ＨｆＳｉＯＮ膜からなるゲート絶縁膜１００６を形成する。なお、ゲート絶縁膜１００６の材料としては、ＨｆＯ２、ＨｆＳｉＯ、およびＬａを含むＨｆ系絶縁膜を使用してもよい。またＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＬａＯ、ＤｙＯ、およびＳｃＯ等の他の高誘電体を用いてもよく、用途に応じて高誘電体以外のＳｉＯ２およびＳｉＯＮを用いてもよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等の他の成膜手法を用いてもよい。
【００３８】
次に、図２（ｂ）に示すように、ゲート絶縁膜１００６上に、ＴａＣなどからなる第１の電極形成膜１００７を堆積させる。第１の電極形成膜１００７の材料としては、ＴａＬａＯおよびＴａＮなどを用いてもよく、Ｔａを含む金属材料を用いるとより好ましい。また、第１の電極形成膜１００７の膜厚は、第１の電極形成膜１００７の種類や周辺プロセスに応じて適宜変更することができるが、１０ｎｍ以下であることが好ましい。
【００３９】
次に、図２（ｃ）に示すように、第１の電極形成膜１００７上に、ＳｉＯ２などからなるハードマスク１００８ａを形成する。続いて、図２（ｄ）に示すように、ハードマスク１００８ａ上にレジスト１００９を形成した後、リソグラフィー技術を用いて、レジスト１００９の内、ｎ型活性領域上に形成した部分を除去する。
【００４０】
次に、図２（ｅ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとしてエッチングを行うことにより、ハードマスク１００８ａの内、ｎ型活性領域１００４の上方に形成された部分を除去する。その後、図３（ａ）に示すように、アッシング処理でレジスト１００９を除去することにより、ｐ型活性領域１００３の上方に選択的にハードマスク１００８ａを形成することができる。
【００４１】
次に、図３（ｂ）に示すように、ｐ型活性領域１００３の上方に形成されたハードマスク１００８ａをマスクとしてエッチングを行うことにより、第１の電極形成膜１００７の内、ｎ型活性領域１００４の上方に形成された部分を除去する。
【００４２】
次に、図３（ｃ）に示すように、第１の電極形成膜１００７およびハードマスク１００８ａの上に、ＴａＣＯなどからなる第２の電極形成膜１０１０を１０ｎｍの膜厚で堆積させる。第２の電極形成膜１０１０の材料としては、ＴａＣＯ以外に、ＴａＬａＮＯやＴａＮＯなど、第１の電極形成膜１００７の酸化物や、第１の電極形成膜１００７と同じ構成元素を含む材料の酸化物などを使用してもよい。また、第２の電極形成膜１０１０の膜厚は、第２の電極形成膜１０１０の種類や周辺プロセスに応じて適宜変えることができるが、５ｎｍ以下であれば好ましい。
【００４３】
次に、図３（ｄ）に示すように、第２の電極形成膜１０１０の上に、例えばＳｉＯ２からなるハードマスク１００８ｂを形成する。その後、リソグラフィー技術を用いて、ハードマスク１００８ｂの内、ｐ型活性領域１００３の上方に形成された部分を除去する。
【００４４】
続いて、図３（ｅ）に示すように、ｎ型活性領域１００４の上方に形成されたハードマスク１００８ｂをマスクとして、第２の電極形成膜１０１０をドライエッチング等で除去する。その後、図４（ａ）に示すように、フッ酸等を用いてハードマスク１００８ａ、１００８ｂを除去する。これにより、ｐ型活性領域１００３の上方およびｎ型活性領域１００４の上方に、第１の電極形成膜１００７および第２の電極形成膜１０１０をそれぞれ形成することができる。
【００４５】
次に、図４（ｂ）に示すように、第１の電極形成膜１００７および第２の電極形成膜１０１０の上に、例えばＴａＮなどからなり、膜厚が５ｎｍの中間膜１０１１を堆積させる。中間膜１０１１の材料としては、ＴａＮに限定されるものではなく、他の材料も用いることができる。なお、本実施形態の製造方法では、第１の電極形成膜１００７の材料としてＴａＣを用いており、ＴａＣの界面は容易に酸化されやすいため、酸化防止膜として中間膜１０１１を形成させている。したがって、第１の電極形成膜１００７の材料としてＴａＮなどの酸化されにくい材料を使用する場合は、中間膜１０１１を形成しなくてもよい。
【００４６】
次に、図４（ｃ）に示すように、中間膜１０１１上に例えば膜厚が１００ｎｍのポリシリコンからなる第３の電極形成膜１０１２を堆積させる。その後、第３の電極形成膜１０１２内に不純物を注入する。
【００４７】
次に、図４（ｄ）に示すように、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１００３およびｎ型活性領域１００４における所定の領域上にそれぞれ残るように、下地膜１００５、ゲート絶縁膜１００６、第１の電極形成膜１００７、第２の電極形成膜１０１０、中間膜１０１１および第３の電極形成膜１０１２をエッチングする。その後、エクステンション領域１０１３の形成、サイドウォール１０１４の形成、ソース・ドレイン領域１０１５の形成などを経て、ソース・ドレイン領域１０１５に導入された不純物の活性化を行うことにより、ｐ型活性領域１００３にｎ型ＭＩＳＦＥＴを形成し、ｎ型活性領域１００４にｐ型ＭＩＳＦＥＴを形成する。なお、例えば１０５０℃のスパイクアニールを行うことで、ソース・ドレイン領域１０１５中の不純物を活性化させる。
【００４８】
以上の方法により、ｐ型活性領域１００３には、下地膜１００５と、ゲート絶縁膜１００６と、第１の電極形成膜１００７と中間膜１０１１と第３の電極形成膜１０１２とから構成される第１のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｎ型ＭＩＳＦＥＴが形成される。また、ｎ型活性領域１００４には、下地膜１００５と、ゲート絶縁膜１００６と、第２の電極形成膜１０１０と中間膜１０１１と第３の電極形成膜１０１２とから構成される第２のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｐ型ＭＩＳＦＥＴが形成される。
【００４９】
本実施形態の半導体装置の製造方法では、第１の電極形成膜１００７（ＴａＣ）および第２の電極形成膜１０１０（ＴａＣＯ）として、互いに共通の金属元素（Ｔａ）を有し、酸素の含有比が異なる材料を用いている。これらの材料は、酸素以外の構成元素が同じであるため、エッチング特性やその他の物理特性に関しても、互いに同様な特性を示すと考えられる。これにより、本実施形態の半導体装置の製造方法では、図４（ｄ）に示す工程で所定の領域にゲート電極をパターニングする際に、比較的容易に第１の電極形成膜１００７および第２の電極形成膜１０１０をエッチングすることができ、半導体基板１００１上にｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとを同時に作製することが可能となる。
【００５０】
なお、本実施形態の製造方法では、ゲート絶縁膜１００６としてＨｆＳｉＯＮを例として挙げたが、上述したように、ＴａＣＯはゲート絶縁膜に対するＷＦ値の変動が小さく、ゲート絶縁膜の種類に関わらず、高い仕事関数を示すｐ型ＭＩＳＦＥＴ用電極材料である（図１参照）。従って、各電極形成膜として例えばＴａＣＯとＴａＣを用いた場合、ゲート絶縁膜１００６として、ＬａＯキャップ層を備えたＨｆＯ２膜およびＨｆＯ２膜等、その他の絶縁膜を用いても、良好なＷＦを示すｐ型ＭＩＳＦＥＴ用電極およびｎ型ＭＩＳＦＥＴ用電極がそれぞれ得られる。また、第１の電極形成膜１００７として、ＴａＮおよびＴａＣなど、第２の電極形成膜１０１０（ＴａＣＯ）と共通の構成元素を有しており、エッチング等の加工が容易で、且つ、ＷＦ値の低い材料を用いることもできる。
【００５１】
なお、本実施形態の半導体装置およびその製造方法においては、第１の電極形成膜１００７中の酸素の含有比は２％以下であることが好ましい。また、第２の電極形成膜１０１０中の酸素の含有比が１０％以上３０％以下であると、第２の電極形成膜１０１０の抵抗値の上昇を抑制しつつ、酸素による十分なＷＦ増大効果を得ることができるため好ましい。さらに、第１の電極形成膜１００７および第２の電極形成膜１０１０を加工してゲート電極を形成する際に、エッチングなどの加工が比較的容易となる効果も得られる。
【００５２】
なお、本実施形態の製造方法では、ＣＶＤ法により第２の電極形成膜１０１０を形成するため、第２の電極形成膜１０１０中の酸素含有量を容易に所望の値に調節することが可能である。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図５〜図７は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の半導体装置の製造方法は、上述の第１の実施形態の製造方法とは異なる方法で、第１の実施形態の半導体装置を製造する方法である。なお、第１の実施形態の製造方法と同様な部分については、簡略化して説明する。
【００５４】
まず、図５（ａ）に示すように、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地膜１００５を酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、１ｎｍ程度の膜厚で堆積させる。なお、酸素ガス以外の他のガス種を用いてもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１００５の材料としては、ＳｉＯＮやケミカルオキサイドなどを用いてもよい。続いて、ＭＯＣＶＤ法（Ｍetal Organic Chemical Vapor Deposition）により、例えば高誘電率を有するＨｆＳｉＯ膜を２.５ｎｍの膜厚で堆積させて、該ＨｆＳｉＯ膜をプラズマ窒化させることで、ＨｆＳｉＯＮ膜からなるゲート絶縁膜１００６を形成する。なお、ゲート絶縁膜１００６の材料としては、ＨｆＯ２、ＨｆＳｉＯ、およびＬａを含むＨｆ系絶縁膜を使用してもよい。またＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＬａＯ、ＤｙＯ、およびＳｃＯ等の他の高誘電体を用いてもよく、用途に応じて高誘電体以外のＳｉＯ２およびＳｉＯＮを用いてもよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等の他の成膜手法を用いてもよい。
【００５５】
次に、図５（ｂ）に示すように、ゲート絶縁膜１００６上に、ＴａＣなどからなる第１の電極形成膜１００７を堆積させる。また、第１の電極形成膜１００７の膜厚は、第１の電極形成膜１００７の種類や周辺プロセスに応じて適宜変更することができるが、１０ｎｍ以下であることが好ましい。
【００５６】
次に、図５（ｃ）に示すように、第１の電極形成膜１００７上に、ＳｉＯ２などからなるハードマスク１００８ａを形成する。続いて、図５（ｄ）に示すように、レジスト１００９をハードマスク１００８ａ上に形成した後、リソグラフィー技術を用いて、レジスト１００９の内、ｎ型活性領域１００４の上方に形成された部分を除去する。
【００５７】
次に、図５（ｅ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとしてエッチングを行うことにより、ハードマスク１００８ａの内、ｎ型活性領域１００４の上方に形成された部分を除去する。その後、アッシング処理でレジスト１００９を除去することにより、ｐ型活性領域１００３の上方に選択的にハードマスク１００８ａを形成することができる。
【００５８】
次に、図６（ａ）に示すように、半導体基板１００１を酸素雰囲気中で、例えば８００℃から１０００℃程度の高温でアニール処理をする。この時、ＴａＣからなる第１の電極形成膜１００７の内、ｎ型活性領域１００４の上方に形成された部分は、ハードマスク１００８ａが設けられておらず露出しているため、酸素雰囲気に曝され、酸化される。これにより、図６（ｂ）に示すように、ＴａＣＯからなる第２の電極形成膜１０１０が形成される。その後、図６（ｃ）に示すように、フッ酸等を用いてハードマスク１００８ａを除去する。これにより、ｐ型活性領域１００３の上方およびｎ型活性領域１００４の上方に、第１の電極形成膜１００７および第２の電極形成膜１０１０をそれぞれ形成することができる。
【００５９】
次に、図６（ｄ）に示すように、第１の電極形成膜１００７および第２の電極形成膜１０１０の上に、例えばＴａＮなどからなり、膜厚が５ｎｍの中間膜１０１１を堆積させる。中間膜１０１１の材料としては、ＴａＮに限定されるものではなく、他の材料も用いることができる。なお、本実施形態の製造方法では、第１の電極形成膜１００７の材料としてＴａＣを用いており、ＴａＣの界面は容易に酸化されやすいため、酸化防止膜として中間膜１０１１を形成させている。したがって、第１の電極形成膜１００７の材料としてＴａＮなどの酸化されにくい材料を使用する場合は、中間膜１０１１を形成しなくてもよい。
【００６０】
次に、図６（ｅ）に示すように、中間膜１０１１上に例えば膜厚が１００ｎｍのポリシリコンからなる第３の電極形成膜１０１２を堆積させる。その後、第３の電極形成膜１０１２内に不純物を注入する。
【００６１】
次に、図７に示すように、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１００３およびｎ型活性領域１００４における所定の領域上にそれぞれ残るように、下地膜１００５、ゲート絶縁膜１００６、第１の電極形成膜１００７、第２の電極形成膜１０１０、中間膜１０１１および第３の電極形成膜１０１２をエッチングする。その後、エクステンション領域１０１３の形成、サイドウォール１０１４の形成、ソース・ドレイン領域１０１５の形成などを経て、ソース・ドレイン領域１０１５に導入された不純物の活性化を行うことにより、ｐ型活性領域１００３にｎ型ＭＩＳＦＥＴを形成し、ｎ型活性領域１００４にｐ型ＭＩＳＦＥＴを形成する。なお、例えば１０５０℃のスパイクアニールを行うことで、ソース・ドレイン領域１０１５中の不純物を活性化させる。
【００６２】
以上の方法により、ｐ型活性領域１００３には、下地膜１００５と、ゲート絶縁膜１００６と、第１の電極形成膜１００７と中間膜１０１１と第３の電極形成膜１０１２とから構成される第１のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｎ型ＭＩＳＦＥＴが形成される。また、ｎ型活性領域１００４には、下地膜１００５と、ゲート絶縁膜１００６と、第２の電極形成膜１０１０と中間膜１０１１と第３の電極形成膜１０１２とから構成される第２のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｐ型ＭＩＳＦＥＴが形成される。
【００６３】
本実施形態の半導体装置の製造方法の特徴は、図６（ａ）に示す工程において、第１の電極形成膜１００７を酸化することにより、第２の電極形成膜１０１０を形成することにある。この方法によれば、第２の電極形成膜１０１０を形成するために、ゲート絶縁膜１００６の直上で金属材料（第１の電極形成膜１００７）を除去する必要がないため、ドライエッチングなどによりゲート絶縁膜１００６が損傷したり、ゲート絶縁膜１００６の膜厚が変化するのを抑制することができる。その結果、本実施形態の半導体装置の製造方法を用いると、微細化されても、信頼性が高い半導体装置を製造することが可能となる。
【００６４】
また、本実施形態の半導体装置の製造方法では、上述の第１の実施形態の製造方法と同様に、適切な仕事関数を有するゲート電極が設けられたｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを同時に製造することができるため、微細化されても、閾値電圧が低く、ゲート電極の空乏化が抑制され、高速に動作可能なＣＭＩＳなどの半導体装置を実現することができる。
【００６５】
なお、第１の実施形態の製造方法とは異なり、第２の電極形成膜１０１０を堆積させる必要がなく第１の電極形成膜１００７だけを準備すればよいため、比較的容易に図７に示す半導体装置を製造することができる。
【００６６】
（第３の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図８〜図１０は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の半導体装置の製造方法は、上述の第１の実施形態の製造方法および第２の製造方法とは異なる方法で、第１の実施形態の半導体装置を製造する方法である。なお、第１の実施形態の製造方法と同様な部分については、簡略化して説明する。
【００６７】
まず、図８（ａ）に示すように、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地膜１００５を酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、１ｎｍ程度の膜厚で堆積させる。なお、酸素ガス以外の他のガス種を用いてもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１００５の材料としては、ＳｉＯＮやケミカルオキサイドなどを用いてもよい。続いて、ＭＯＣＶＤ法（Ｍetal Organic Chemical Vapor Deposition）により、例えば高誘電率を有するＨｆＳｉＯ膜を２.５ｎｍの膜厚で堆積させて、該ＨｆＳｉＯ膜をプラズマ窒化させることで、ＨｆＳｉＯＮ膜からなるゲート絶縁膜１００６を形成する。なお、ゲート絶縁膜１００６の材料としては、ＨｆＯ２、ＨｆＳｉＯ、およびＬａを含むＨｆ系絶縁膜を使用してもよい。またＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＬａＯ、ＤｙＯ、およびＳｃＯ等の他の高誘電体を用いてもよく、用途に応じて高誘電体以外のＳｉＯ２およびＳｉＯＮを用いてもよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等の他の成膜手法を用いてもよい。
【００６８】
次に、図８（ｂ）に示すように、ゲート絶縁膜１００６上に、ＴａＣなどからなる第１の電極形成膜１００７を堆積させる。また、第１の電極形成膜１００７の膜厚は、第１の電極形成膜１００７の種類や周辺プロセスに応じて適宜変更することができるが、１０ｎｍ以下であることが好ましい。
【００６９】
次に、図８（ｃ）に示すように、レジスト１００９を第１の電極形成膜１００７上に形成した後、リソグラフィー技術を用いて、レジスト１００９の内、ｎ型活性領域１００４の上方に形成された部分を除去する。
【００７０】
次に、図８（ｄ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとして、イオンビームにより酸素を注入する。この時、第１の電極形成膜１００７の内、ｎ型活性領域１００４の上方に形成された部分は、レジスト１００９に覆われておらず露出しているため、酸素イオンビームに直接曝されることで酸化される。これにより、図９（ａ）に示すように、ＴａＣＯからなる第２の電極形成膜１０１０が形成される。その後、図９（ｂ）に示すように、アッシング処理を用いてレジスト１００９を除去する。その結果、ｐ型活性領域１００３の上方に第１の電極形成膜１００７を、ｎ型活性領域１００４の上方に第２の電極形成膜１０１０をそれぞれ形成することができる。
【００７１】
次に、図９（ｃ）に示すように、第１の電極形成膜１００７および第２の電極形成膜１０１０の上に、例えばＴａＮなどからなり、膜厚が５ｎｍの中間膜１０１１を堆積させる。中間膜１０１１の材料としては、ＴａＮに限定されるものではなく、他の材料も用いることができる。なお、本実施形態の製造方法では、第１の電極形成膜１００７の材料としてＴａＣを用いており、ＴａＣの界面は容易に酸化されやすいため、酸化防止膜として中間膜１０１１を形成させている。したがって、第１の電極形成膜１００７の材料としてＴａＮなどの酸化されにくい材料を使用する場合は、中間膜１０１１を形成しなくてもよい。
【００７２】
次に、図９（ｄ）に示すように、中間膜１０１１上に例えば膜厚が１００ｎｍのポリシリコンからなる第３の電極形成膜１０１２を堆積させる。その後、第３の電極形成膜１０１２内に不純物を注入する。
【００７３】
次に、図１０に示すように、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１００３およびｎ型活性領域１００４における所定の領域上にそれぞれ残るように、下地膜１００５、ゲート絶縁膜１００６、第１の電極形成膜１００７、第２の電極形成膜１０１０、中間膜１０１１および第３の電極形成膜１０１２をエッチングする。その後、エクステンション領域１０１３の形成、サイドウォール１０１４の形成、ソース・ドレイン領域１０１５の形成などを経て、ソース・ドレイン領域１０１５に導入された不純物の活性化を行うことにより、ｐ型活性領域１００３にｎ型ＭＩＳＦＥＴを、ｎ型活性領域１００４にｐ型ＭＩＳＦＥＴをそれぞれ形成する。なお、例えば１０５０℃のスパイクアニールを行うことで、ソース・ドレイン領域１０１５中の不純物を活性化させる。
【００７４】
以上の方法により、ｐ型活性領域１００３には、下地膜１００５と、ゲート絶縁膜１００６と、第１の電極形成膜１００７と中間膜１０１１と第３の電極形成膜１０１２とから構成される第１のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｎ型ＭＩＳＦＥＴが形成される。また、ｎ型活性領域１００４には、下地膜１００５と、ゲート絶縁膜１００６と、第２の電極形成膜１０１０と中間膜１０１１と第３の電極形成膜１０１２とから構成される第２のゲート電極と、サイドウォール１０１４と、ソース・ドレイン領域１０１５およびエクステンション領域１０１３とを有するｐ型ＭＩＳＦＥＴが形成される。
【００７５】
本実施形態の半導体装置の製造方法の特徴は、図８（ｄ）に示す工程において、酸素イオンを注入することで、ｎ型活性領域１００４の上方に形成された第１の電極形成膜１００７を酸化して第２の電極形成膜１０１０を形成することにある。この方法によれば、上述の第２の実施形態の半導体装置の製造方法と同様に、ゲート絶縁膜１００６にダメージを与えることなく、各ゲート電極形成膜を形成することができるため、微細化されても、信頼性の高い半導体装置を実現することができる。
【００７６】
また、本実施形態の半導体装置の製造方法では、酸化方法としてイオン注入を用いることで、上述の第２の実施形態の製造方法のように、熱処理用のハードマスク１００８ａを形成する必要がないため、製造工程の簡略化を行うことができる。
【００７７】
なお、第１の実施形態、第２の実施形態、および第３の実施形態の製造方法では、第３の電極形成膜１０１２の材料として、不純物が導入されたポリシリコンを用いたが、第３の電極形成膜１０１２の材料として、タングステンや金属シリサイド（チタンシリサイド、コバルトシリサイドあるいはニッケルシリサイド）等の金属を用いた場合は、さらに半導体装置の高速動作化を実現することが可能となる。
【００７８】
また、上述の各実施形態の半導体装置の製造方法では、１つの半導体基板１００１内にｐ型活性領域１００３およびｎ型活性領域１００４が形成された半導体装置の一例を挙げたが、これに限定されるものではなく、１つの半導体基板に、異なる金属材料からなるゲート電極をそれぞれ備えた第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとが形成される場合にも適用することができる。
【００７９】
また、上述の各実施形態の半導体装置の製造方法では、半導体基板１００１としてシリコン基板を用いたが、これに限定されるものではなく、他の材料よりなる基板を用いてもよい。例えば、ＳＯＩ（Semiconductor Oxide Insulator）基板や、さらにはＧａＡｓ基板やＩｎＰ基板などの混晶材料よりなる基板を用いてもよい。
【産業上の利用可能性】
【００８０】
本発明に係る半導体装置およびその製造方法は、微細化されたＣＭＩＳなどの高駆動化に有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明に係るゲート電極材料と仕事関数を示す表である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００８２】
１００１ 半導体基板
１００２ 素子分離層
１００３ ｐ型活性領域
１００４ ｎ型活性領域
１００５ 下地膜
１００６ ゲート絶縁膜
１００７ 第１の電極形成膜
１００８ａ、１００８ｂ ハードマスク
１００９ レジスト
１０１０ 第２の電極形成膜
１０１１ 中間膜
１０１２ 第３の電極形成膜
１０１３ エクステンション領域
１０１４ サイドウォール
１０１５ ソース・ドレイン領域
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成されたｐ型活性領域およびｎ型活性領域と、
前記ｐ型活性領域の上面に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、金属元素を含む第１の電極形成膜を有する第１のゲート電極とを有する第１のＭＩＳＦＥＴと、
前記ｎ型活性領域の上面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い第２の電極形成膜を有する第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えている半導体装置。
【請求項２】
前記第１の電極形成膜の仕事関数は、前記第２の電極形成膜の仕事関数よりも小さい請求項１に記載の半導体装置。
【請求項３】
前記金属元素は、Ｔａである請求項１または２に記載の半導体装置。
【請求項４】
前記第２の電極形成膜は、Ｃをさらに含んでいる請求項３に記載の半導体装置。
【請求項５】
前記第１の電極形成膜は、Ｃをさらに含んでいる請求項４に記載の半導体装置。
【請求項６】
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、ＨｆＯ２、ＨｆＳｉＯ、およびＨｆＳｉＯＮのうち少なくとも１つを含む請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項７】
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜が、Ｌａを含んでいる請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項８】
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜が、Ｚｒを含んでいる請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項９】
前記第１の電極形成膜中の酸素の含有比は、２％以下であり、且つ、前記第２の電極形成膜中の酸素の含有比は、１０％以上３０％以下である請求項１〜８のうちいずれか１つに記載の半導体装置。
【請求項１０】
前記第１のゲート電極は、前記第１の電極形成膜の上または上方に形成された第３の電極形成膜をさらに有し、
前記第２のゲート電極は、前記第２の電極形成膜の上または上方に形成された第４の電極形成膜をさらに有している請求項１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記第３の電極形成膜および前記第４の電極形成膜のうち少なくともいずれか一方は、金属を含んでいる請求項１０に記載の半導体装置。
【請求項１２】
前記第１のゲート電極は、前記第１の電極形成膜と前記第３の電極形成膜との間に形成された中間膜をさらに有する請求項１０または１１に記載の半導体装置。
【請求項１３】
半導体基板と、ｐ型活性領域およびｎ型活性領域と、第１のゲート絶縁膜と第１のゲート電極とを有する第１のＭＩＳＦＥＴと、第２のゲート絶縁膜と第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記半導体基板内に前記ｐ型活性領域および前記ｎ型活性領域を形成した後、前記半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の内、前記ｐ型活性領域上に設けられた部分の上に、金属元素を含む第１の電極形成膜を形成する工程（ｂ）と、
前記ゲート絶縁膜の内、前記ｎ型活性領域上に設けられた部分の上に、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い第２の電極形成膜を形成する工程（ｃ）と、
前記第１の電極形成膜の一部、前記第２の電極形成膜の一部、および前記ゲート絶縁膜の一部を除去し、前記ｐ型活性領域上には、前記第１のゲート絶縁膜上に設けられ、前記第１の電極形成膜を有する前記第１のゲート電極を形成し、前記ｎ型活性領域上には、前記第２のゲート絶縁膜上に設けられ、前記第２の電極形成膜を有する前記第２のゲート電極を形成する工程（ｄ）とを備えている半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）は、前記ゲート絶縁膜の内、前記ｐ型活性領域上および前記ｎ型活性領域上に設けられた部分の上に、前記第１の電極形成膜を形成する工程（ｂ１）と、前記ｐ型活性領域上に設けられた部分を残して、前記第１の電極形成膜を除去する工程（ｂ２）とを含み、
前記工程（ｃ）は、前記第１の電極形成膜および前記ゲート絶縁膜の上に、前記第２の電極形成膜を形成する工程（ｃ１）と、前記ｎ型活性領域上に設けられた部分を残して、前記第２の電極形成膜を除去する工程（ｃ２）とを含む請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）は、前記ゲート絶縁膜の内、前記ｐ型活性領域上および前記ｎ型活性領域上に設けられた部分の上に、前記第１の電極形成膜を形成する工程を含み、
前記工程（ｃ）は、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化することで、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い前記第２の電極形成膜を形成する工程を含む請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）では、酸素雰囲気下で熱処理を行うことで、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化する請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｃ）では、酸素イオンを注入することで、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化する請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記金属元素は、Ｔａである請求項１３〜１７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板内に形成されたｐ型活性領域およびｎ型活性領域と、
前記ｐ型活性領域の上面に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、金属元素を含む第１の電極形成膜を有する第１のゲート電極とを有する第１のＭＩＳＦＥＴと、
前記ｎ型活性領域の上面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い第２の電極形成膜を有する第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えている半導体装置。
【請求項２】
前記第１の電極形成膜の仕事関数は、前記第２の電極形成膜の仕事関数よりも小さい請求項１に記載の半導体装置。
【請求項３】
前記金属元素は、Ｔａである請求項１または２に記載の半導体装置。
【請求項４】
前記第２の電極形成膜は、Ｃをさらに含んでいる請求項３に記載の半導体装置。
【請求項５】
前記第１の電極形成膜は、Ｃをさらに含んでいる請求項４に記載の半導体装置。
【請求項６】
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、ＨｆＯ２、ＨｆＳｉＯ、およびＨｆＳｉＯＮのうち少なくとも１つを含む請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項７】
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜が、Ｌａを含んでいる請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項８】
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜が、Ｚｒを含んでいる請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項９】
前記第１の電極形成膜中の酸素の含有比は、２％以下であり、且つ、前記第２の電極形成膜中の酸素の含有比は、１０％以上３０％以下である請求項１〜８のうちいずれか１つに記載の半導体装置。
【請求項１０】
前記第１のゲート電極は、前記第１の電極形成膜の上または上方に形成された第３の電極形成膜をさらに有し、
前記第２のゲート電極は、前記第２の電極形成膜の上または上方に形成された第４の電極形成膜をさらに有している請求項１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記第３の電極形成膜および前記第４の電極形成膜のうち少なくともいずれか一方は、金属を含んでいる請求項１０に記載の半導体装置。
【請求項１２】
前記第１のゲート電極は、前記第１の電極形成膜と前記第３の電極形成膜との間に形成された中間膜をさらに有する請求項１０または１１に記載の半導体装置。
【請求項１３】
半導体基板と、ｐ型活性領域およびｎ型活性領域と、第１のゲート絶縁膜と第１のゲート電極とを有する第１のＭＩＳＦＥＴと、第２のゲート絶縁膜と第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記半導体基板内に前記ｐ型活性領域および前記ｎ型活性領域を形成した後、前記半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の内、前記ｐ型活性領域上に設けられた部分の上に、金属元素を含む第１の電極形成膜を形成する工程（ｂ）と、
前記ゲート絶縁膜の内、前記ｎ型活性領域上に設けられた部分の上に、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い第２の電極形成膜を形成する工程（ｃ）と、
前記第１の電極形成膜の一部、前記第２の電極形成膜の一部、および前記ゲート絶縁膜の一部を除去し、前記ｐ型活性領域上には、前記第１のゲート絶縁膜上に設けられ、前記第１の電極形成膜を有する前記第１のゲート電極を形成し、前記ｎ型活性領域上には、前記第２のゲート絶縁膜上に設けられ、前記第２の電極形成膜を有する前記第２のゲート電極を形成する工程（ｄ）とを備えている半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）は、前記ゲート絶縁膜の内、前記ｐ型活性領域上および前記ｎ型活性領域上に設けられた部分の上に、前記第１の電極形成膜を形成する工程（ｂ１）と、前記ｐ型活性領域上に設けられた部分を残して、前記第１の電極形成膜を除去する工程（ｂ２）とを含み、
前記工程（ｃ）は、前記第１の電極形成膜および前記ゲート絶縁膜の上に、前記第２の電極形成膜を形成する工程（ｃ１）と、前記ｎ型活性領域上に設けられた部分を残して、前記第２の電極形成膜を除去する工程（ｃ２）とを含む請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）は、前記ゲート絶縁膜の内、前記ｐ型活性領域上および前記ｎ型活性領域上に設けられた部分の上に、前記第１の電極形成膜を形成する工程を含み、
前記工程（ｃ）は、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化することで、前記金属元素を含み、前記第１の電極形成膜よりも酸素の含有比が高い前記第２の電極形成膜を形成する工程を含む請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）では、酸素雰囲気下で熱処理を行うことで、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化する請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｃ）では、酸素イオンを注入することで、前記第１の電極形成膜の内、前記ｎ型活性領域上に設けられた部分を酸化する請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記金属元素は、Ｔａである請求項１３〜１７のうちいずれか１つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−２５１９５５（Ｐ２００８−２５１９５５Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−９３２８４（Ｐ２００７−９３２８４）
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【出願人】（５０５２１８１２２）インターウニベルシテール マイクロ エレクトロニカ ツェントラム フェーゼットウェー (16)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【出願人】（５０５２１８１２２）インターウニベルシテール マイクロ エレクトロニカ ツェントラム フェーゼットウェー (16)
【Ｆターム（参考）】
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