半導体装置およびその製造方法
【課題】層間絶縁膜などの積層構造を低背化しつつ、アライメント用のマークが容易に形成された半導体装置、およびその製造方法を提供する。
【解決手段】半導体基板ＳＵＢに形成された光電変換素子ＰＴＯと、マーク部のストッパ膜ＡＬ１と、ストッパ膜ＡＬ１上および光電変換素子ＰＴＯ上に形成された第１の層間絶縁膜ＩＩ２と、第１の金属配線ＡＬ２と、第２の層間絶縁膜ＩＩ３とを備える。層間絶縁膜ＩＩ２、ＩＩ３を貫通してストッパ膜ＡＬ１に達するスルーホールＤＴＨが形成され、スルーホールＤＴＨ内の導電層ＤＴの上面に第１の凹部ＣＡＶが形成される。第１の凹部ＣＡＶの上面の第２の金属配線ＡＬ３に、アライメントマークとなる第２の凹部ＭＫを備える。
【解決手段】半導体基板ＳＵＢに形成された光電変換素子ＰＴＯと、マーク部のストッパ膜ＡＬ１と、ストッパ膜ＡＬ１上および光電変換素子ＰＴＯ上に形成された第１の層間絶縁膜ＩＩ２と、第１の金属配線ＡＬ２と、第２の層間絶縁膜ＩＩ３とを備える。層間絶縁膜ＩＩ２、ＩＩ３を貫通してストッパ膜ＡＬ１に達するスルーホールＤＴＨが形成され、スルーホールＤＴＨ内の導電層ＤＴの上面に第１の凹部ＣＡＶが形成される。第１の凹部ＣＡＶの上面の第２の金属配線ＡＬ３に、アライメントマークとなる第２の凹部ＭＫを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、フォトダイオードなどの光電変換素子を含む半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
デジタルカメラの特にデジタル一眼レフに使われるイメージセンサでは、外部から受ける光に対する感度を向上させることが望ましい。イメージセンサに用いるたとえばフォトダイオードは、通常、その上部を層間絶縁膜などの薄膜が積層された積層構造により覆われている。
【０００３】
この積層構造を形成する際には、先に形成した層をアライメント用のマークとして利用することにより、後工程において形成される薄膜が所望の形状にパターニングされる。ここでのアライメント用のマークとは、たとえば金属層などが部分的に凹形状となった領域である。アライメント用のマークの形成例として、たとえば特開平３−１３８９２０号公報（特許文献１）に記載の半導体装置が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−１３８９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
イメージセンサにおいて、外部から受ける光に対する感度を高めるためには、イメージセンサを構成するたとえばフォトダイオードの上部に配置される積層構造を薄くする（低背化する）ことが好ましい。当該積層構造を構成する、層間絶縁膜などの薄膜をより薄くすれば、外部からフォトダイオードに入り込む光量が層間絶縁膜により減衰することを抑制することができる。
【０００６】
ところが当該積層構造が低背化されれば、積層構造を貫通するように形成される孔の内部を埋める金属膜の上面に形成される凹形状の段差も低背化される。つまり当該積層構造が低背化されれば、上記孔の内部に、十分な厚みの金属膜の凹形状の段差からなる鮮明なアライメント用のマークを形成することは困難となる。当該マークの段差が小さく、不鮮明となれば、後工程の写真製版の露光処理の際にアライメントが困難となる。
【０００７】
一方、当該積層構造を厚くすれば、段差が大きく十分に鮮明な凹形状を形成することは容易となるが、外部からフォトダイオードに入り込む光量が減衰される。このため、外部からフォトダイオードに入る光に対する感度が低下する可能性がある。
【０００８】
特開平３−１３８９２０号公報に記載の半導体装置においては、アライメントマーク用孔が半導体基板の表面に達している。このため、アライメントマーク用孔が深くなり、アライメントマーク用孔の側壁に形成される金属配線膜の、孔の径方向の厚みのばらつきが大きくなる。これにより、アライメント精度が低下する。
【０００９】
本発明は、以上の問題に鑑みなされたものであり、その目的は、層間絶縁膜などの積層構造を低背化可能で、かつ高いアライメント精度を確保可能な半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板に形成された光電変換素子と、半導体基板の主表面上に形成されたストッパ膜と、ストッパ膜上および光電変換素子上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成された第１の金属配線と、第１の金属配線上および光電変換素子上を覆うように形成された第２の層間絶縁膜とを備える。上記第１および第２の層間絶縁膜を貫通してストッパ膜に達するように孔が形成されている。上記孔の側壁および底壁に沿って形成され、上面に第１の凹部を有する孔内導電層と、孔内導電層および第２の層間絶縁膜上に形成され、かつ第１の凹部の真上の上面にアライメントマークとなる第２の凹部を有する第２の金属配線とを備える。
【００１１】
本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。
まず主表面を有する半導体基板の内部に光電変換素子が形成される。上記半導体基板の主表面上に金属配線が形成される。上記金属配線上および光電変換素子上に層間絶縁膜が形成される。上記層間絶縁膜に金属配線に達する孔が形成される。上記孔内を埋め込む導電層が形成される。上記層間絶縁膜の上面に対して導電層の上面を選択的に除去することにより、導電層の上面を層間絶縁膜の上面に対して退行させる。上記導電層の上面上および層間絶縁膜の上面上に金属層が形成され、導電層の真上に位置する金属層の上面にアライメントマークとなる凹部が形成される。
【発明の効果】
【００１２】
本実施例によれば、アライメントマークが形成される孔が、第１の層間絶縁膜と第２の層間絶縁膜との合計分の厚みを有する。このように厚い孔の側壁および底壁に沿って形成される孔内導電層の上面には、十分な厚み（段差）を有する凹部が形成される。このため当該凹部上に、十分な厚み（段差）を有する鮮明なアライメント用のマークが形成された半導体装置が提供される。
【００１３】
本実施例の製造方法によれば、孔内を埋め込む導電層の上面が層間絶縁膜の上面に対して退行される。この退行された導電層の上面上にアライメントマークとなる凹部が形成される。このため十分な厚み（段差）を有する鮮明なアライメントマークが形成される。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１中の丸点線「ＩＩ」で囲まれた領域の概略拡大平面図である。
【図３】図２中の丸点線「ＩＩＩ」で囲まれた領域に対応したチップの状態を示す概略拡大平面図である。
【図４】本実施の形態１におけるアライメントマークの一例を示す概略平面図である。
【図５】図４のＶ−Ｖ線に沿う部分における概略断面図である。
【図６】本実施の形態１におけるアライメントマークの、図４とは異なる他の例を示す概略平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う部分における概略断面図である。
【図８】本実施の形態１におけるアライメントマークの、図４および図６とは異なる他の例を示す概略平面図である。
【図９】図８のＩＸ−ＩＸ線に沿う部分における概略断面図である。
【図１０】本実施の形態１に係る半導体装置の構成を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１９】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図２０】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図２１】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図２２】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図２３】本発明の実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図２４】本発明の実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図２５】（Ａ）本実施の形態１においてマーク部に形成される導電層を示す概略断面図である。（Ｂ）本実施の形態１の比較例としての導電層を示す概略断面図である。
【図２６】アライメントマークとして使用可能なマークの断面の態様を示し、かつ表１中の各項目の寸法を示す写真である。
【図２７】アライメントマークとして使用不可能なマークの断面の態様を示し、かつ表１中の各項目の寸法を示す写真である。
【図２８】本実施の形態１に係る半導体装置の、ストッパ膜が図１０と異なる変形例の構成を示す概略断面図である。
【図２９】本実施の形態１に係る半導体装置の、導電層が図２８と異なる変形例の構成を示す概略断面図である。
【図３０】本実施の形態１に係る半導体装置の、ストッパ膜が図１０および図２８と異なる変形例の構成を示す概略断面図である。
【図３１】本実施の形態１に係る半導体装置の、導電層が図３０と異なる変形例の構成を示す概略断面図である。
【図３２】本発明の実施の形態２における半導体装置の製造方法の、実施の形態１の図１８に示す工程に続く工程を示す概略断面図である。
【図３３】本発明の実施の形態２における半導体装置の製造方法の、図３２に示す工程に続く工程を示す概略断面図である。
【図３４】本発明の実施の形態２における半導体装置の製造方法の、図３３に示す工程に続く工程を示す概略断面図である。
【図３５】本発明の実施の形態２における半導体装置の製造方法の、図３４に示す工程に続く工程を示す概略断面図である。
【図３６】本発明の実施の形態２における半導体装置の製造方法の、図３５に示す工程に続く工程を示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１６】
図１を参照して、半導体ウェハＳＷには、複数のイメージセンサ用のチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。
【００１７】
図２を参照して、複数のチップ領域ＩＭＣの各々は、光電変換素子としてたとえばフォトダイオードの形成領域ＰＤＲと、フォトダイオードを制御するための周辺回路の形成領域ＰＣＲとを有している。形成領域ＰＣＲは、形成領域ＰＤＲのたとえば両側に形成されている。また複数のチップ領域ＩＭＣの間には、ダイシングライン領域ＤＬＲが形成されている。このダイシングライン領域ＤＬＲに、アライメントマークが配置されている。
【００１８】
このダイシングライン領域ＤＬＲで半導体ウェハＳＷがダイシングされることにより、半導体ウェハＳＷは複数個の半導体チップに分割されている。
【００１９】
次に、本実施の形態としてチップ状態の半導体装置について説明する。
図３を参照して、半導体チップＳＣは、矩形の平面形状を有し、フォトダイオードの形成領域ＰＤＲと、周辺回路の形成領域ＰＣＲと、ダイシングライン領域ＤＬＲとを有している。このダイシングライン領域ＤＬＲに形成されたアライメントマークは、ダイシングにより切断されているものもあるが、切断されずに残っているものもある。
【００２０】
アライメントマークは、一例として図４および図５に示すように、平面視における長さが３０μｍから３４μｍ、幅が４μｍから８μｍの長尺形状であり、隣接するマーク同士の間隔が１６μｍである。あるいは他の例として図６および図７に示すように、平面視における長さが３６μｍ、幅が２μｍの長尺形状であり、隣接するマーク同士の間隔が１４μｍである。さらに他の例として図８および図９に示すように、平面視における長さが一辺４μｍの正方形状であり、隣接するマーク同士の間隔が１６μｍである。これらのアライメントマークとしては、膜の上面に設けられた段差としての凹部が用いられることがある。
【００２１】
次に、本実施の形態におけるウェハ状態およびチップ状態の双方のイメージセンサおよびアライメントマークの構成について説明する。
【００２２】
図１０を参照して、本実施の形態のイメージセンサは、フォトダイオード部にはフォトダイオードＰＴＯが形成されており、周辺回路部には制御用トランジスタＣＴＲが形成されている。そしてマーク部にはアライメントマークとしての凹部ＭＫが形成された導電層が形成されている。
【００２３】
具体的には、本イメージセンサは、たとえばシリコンからなる半導体基板ＳＵＢのｎ-領域ＮＴＲに形成されている。フォトダイオード部、周辺回路部およびアライメントマーク部のそれぞれは、半導体基板ＳＵＢの表面に形成されたフィールド酸化膜ＦＯにより互いに平面視において分離されている。
【００２４】
フォトダイオードＰＴＯは、ｐ型ウェル領域ＰＷＲ１とｎ型不純物領域ＮＰＲとにより構成されている。ｐ型ウェル領域ＰＷＲ１はフォトダイオード部内の半導体基板ＳＵＢの表面に形成されている。ｎ型不純物領域ＮＰＲはｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面に形成されており、ｐ型ウェル領域ＰＷＲ１とｐｎ接合を構成している。
【００２５】
フォトダイオード部には、転送用トランジスタＳＷＴＲなどのＭＩＳ（Metal Insulator Semiconductor）トランジスタも形成されている。特に転送用トランジスタＳＷＴＲは、１対のソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のｎ型ソース／ドレイン領域ＮＰＲとＮＲ、ＮＤＲとの各々は、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面に互いに間隔をおいて配置されている。１対のｎ型ソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＤＲの一方の領域ＮＰＲは、フォトダイオードＰＴＯのｎ型不純物領域ＮＰＲと一体となっており、互いに電気的に接続されている。１対のソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＤＲの他方の領域ＮＲ、ＮＤＲは、高濃度領域としてのｎ+不純物領域ＮＤＲとＬＤＤ（Lightly Doped Drain）としてのｎ型不純物領域ＮＲとを有している。１対のソース／ドレイン領域ＮＰＲとＮＲ、ＮＤＲとに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。
【００２６】
また、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面には、上層配線と接続するためｐ+不純物領域ＰＤＲが形成されている。
【００２７】
フォトダイオードＰＴＯを覆うように半導体基板ＳＵＢの表面上には、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとの積層構造よりなる反射防止膜が形成されている。この反射防止膜ＯＦ、ＮＦの一方端はゲート電極ＧＥの一方上に乗り上げている。また反射防止膜ＯＦ、ＮＦの残渣としてゲート電極ＧＥの他方の側壁にはシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる側壁絶縁層が形成されている。
【００２８】
周辺回路部における、半導体基板ＳＵＢの表面には、たとえばｐ型ウェル領域ＰＷＲ２が形成されている。このｐ型ウェル領域ＰＷＲ２には、複数のフォトダイオードＰＴＯの動作を制御するための制御素子が形成されており、この制御素子はたとえばＭＩＳトランジスタＣＴＲを含んでいる。
【００２９】
このＭＩＳトランジスタＣＴＲは、１対のｎ型ソース／ドレイン領域ＮＲ、ＮＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のｎ型ソース／ドレイン領域ＮＲ、ＮＤＲの各々は、互いに間隔をあけて半導体基板ＳＵＢの表面に形成されている。１対のｎ型ソース／ドレイン領域ＮＲ、ＮＤＲの各々は、たとえば高濃度領域としてのｎ型不純物領域ＮＤＲとＬＤＤとしてのｎ型不純物領域ＮＲとを有している。
【００３０】
１対のｎ型ソース／ドレイン領域ＮＲ、ＮＤＲに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥの側壁には、反射防止膜の残渣として、酸化膜ＯＦと窒化膜ＮＦとからなる側壁絶縁層が形成されている。
【００３１】
フォトダイオード部と周辺回路部との各ＭＩＳトランジスタのゲート電極ＧＥの材質はたとえば不純物がドープされた多結晶シリコンからなっていてもよく、またたとえばＴｉＮなどの金属からなっていてもよい。
【００３２】
フォトダイオード部、周辺回路部およびアライメントマーク部（ダイシングライン領域）の各々において、半導体基板ＳＵＢの表面上には、上記の素子（フォトダイオードＰＴＯ、ＭＩＳトランジスタＳＷＴＲ、ＣＴＲ）上を覆うように層間絶縁膜ＩＩ１が形成されている。フォトダイオード部と周辺回路部とにおいては、層間絶縁膜ＩＩ１上に、パターニングされた１層目の金属配線ＡＬ１が形成されている。この１層目の金属配線ＡＬ１は、層間絶縁膜ＩＩ１のコンタクトホール内を埋め込む導電層Ｃ１を通じて、たとえばｐ+不純物領域ＰＤＲまたはｎ+不純物領域ＮＤＲに電気的に接続されている。
【００３３】
アライメントマーク部においては、層間絶縁膜ＩＩ１上にストッパ膜ＡＬ１が形成されている。このストッパ膜ＡＬ１は、たとえば通常の写真製版技術およびエッチング技術により金属配線ＡＬ１と同じ金属膜から分離して形成されたものであり、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）などよりなっている。
【００３４】
金属配線ＡＬ１上とストッパ膜ＡＬ１上とを覆うように層間絶縁膜ＩＩ１上には層間絶縁膜ＩＩ２が形成されている。フォトダイオード部と周辺回路部とにおいては、層間絶縁膜ＩＩ２上に、パターニングされた２層目の金属配線ＡＬ２が形成されている。この２層目の金属配線ＡＬ２は、層間絶縁膜ＩＩ２のスルーホール内を埋め込む導電層Ｔ１を通じて１層目の金属配線ＡＬ１と電気的に接続されている。
【００３５】
金属配線ＡＬ２上を覆うように層間絶縁膜ＩＩ２上には層間絶縁膜ＩＩ３が形成されている。フォトダイオード部と周辺回路部とにおいては、層間絶縁膜ＩＩ３上に、パターニングされた３層目の金属配線ＡＬ３が形成されている。この３層目の金属配線ＡＬ３は、層間絶縁膜ＩＩ３のスルーホール内を埋め込む導電層Ｔ２を通じて２層目の金属配線ＡＬ２と電気的に接続されている。
【００３６】
アライメントマーク部においては、層間絶縁膜ＩＩ２および層間絶縁膜ＩＩ３を貫通して、ストッパ膜ＡＬ１に達するように層間絶縁膜ＩＩ２、ＩＩ３にスルーホールＤＴＨ（孔）が形成されている。このスルーホールＤＴＨの側壁および底壁に沿うようにスルーホールＤＴＨ内には導電層（孔内導電層）ＤＴが形成されている。この導電層ＤＴは、たとえばタングステン（Ｗ）よりなっている。この導電層ＤＴの上面には凹部（第１の凹部）ＣＡＶが形成されている。
【００３７】
この導電層ＤＴの上面上および層間絶縁膜ＩＩ３の上面上にアライメントマーク用金属膜（第２の金属配線）ＡＬ３が形成されている。このアライメントマーク用金属膜ＡＬ３の上面であって、導電層ＤＴの凹部ＣＡＶの真上には、アライメントマークとなる凹部（第２の凹部）ＭＫが形成されている。このアライメントマーク用金属膜ＡＬ３は、たとえば通常の写真製版技術およびエッチング技術によりフォトダイオード部および周辺回路部の金属配線ＡＬ３と同じ金属膜から形成されたものであり、たとえばアルミニウム、銅などよりなっている。
【００３８】
フォトダイオード部および周辺回路部の金属配線ＡＬ３上と、アライメントマーク用金属膜ＡＬ３上とを覆うように、層間絶縁膜ＩＩ３上には層間絶縁膜ＩＩ４が形成されている。この層間絶縁膜ＩＩ４上にはパッシベーション膜ＰＡＳＦが形成されている。このパッシベーション膜ＰＡＳＦ上であって、フォトダイオードＰＴＯの真上には集光レンズＬＥＮＳが配置されている。この集光レンズＬＥＮＳは光を集光してフォトダイオードＰＴＯに照射するためのものである。
【００３９】
上記において、層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４はたとえばシリコン酸化膜よりなっており、金属材料よりなるストッパ膜ＡＬ１とはエッチング選択比（たとえばスルーホールＤＴＨ形成のための層間絶縁膜ＩＩ２、ＩＩ３のエッチング時におけるエッチング選択比）の異なる材料からなっている。
【００４０】
また、スルーホールＤＴＨの側壁は、層間絶縁膜ＩＩ３の上面からストッパ膜ＡＬ１に向かう方向において層間絶縁膜ＩＩ２と層間絶縁膜ＩＩ３との境界に段差を有しておらず連続した面をなしている。これにより図１０の断面においてスルーホールＤＴＨの側壁は層間絶縁膜ＩＩ３の上面からストッパ膜ＡＬ１の表面まで直線状に延びている。なお図示されないが、スルーホールＤＴＨの側壁や底壁にはバリアメタルが形成されてもよい。
【００４１】
なお、図１０の断面図における凹部ＭＫは、下側の幅が狭くなった形状（三角形状）を有している。しかし凹部ＣＡＶの幅（図１０における左右方向の寸法）が大きくなれば、図５、図７、図９の断面図に示すように下側の幅が上側の幅とほぼ等しくなる。
【００４２】
また図１０にはフォトダイオード部のフォトダイオードＰＴＯやスイッチング素子ＳＷＴＲ、周辺回路部の制御用トランジスタＣＴＲ、マーク部の凹部ＭＫが１つずつ図示されている。しかし実際にはたとえば図３に示す、分割された個々のチップ中に複数のフォトダイオードＰＴＯやスイッチング素子ＳＷＴＲなどが、互いに間隔をおいて配置されている。
【００４３】
次に図１０に示す、本実施の形態の半導体装置の製造方法について図１１〜図２３を用いて説明する。
【００４４】
図１１を参照して、まずシリコンやゲルマニウムなど、使用時に照射する光の波長に応じて異なる半導体材料からなる半導体基板ＳＵＢが準備される。半導体基板ＳＵＢの表面にはｎ-エピタキシャル成長層からなるｎ-領域ＮＴＲが形成される。そしてフォトダイオード部および周辺回路部にｐ型ウェル領域ＰＷＲ１、ＰＷＲ２が形成される。またフォトダイオード部と周辺回路部との境界部、および周辺回路部とマーク部との境界部にはフィールド酸化膜ＦＯが形成される。フィールド酸化膜ＦＯは、フォトダイオード部、周辺回路部、マーク部の形成領域間を電気的に分離するものである。
【００４５】
次にゲート絶縁膜ＧＩおよびゲート電極ＧＥが、所望の場所に形成される。具体的にはたとえば熱酸化処理法により、半導体基板ＳＵＢの主表面上にゲート絶縁膜が形成される。そのゲート絶縁膜上に、ゲート電極となるべき多結晶シリコン膜等が堆積される。その後、上記ゲート絶縁膜および多結晶シリコン等がパターニングされて、図１１に示す態様のゲート絶縁膜ＧＩおよびゲート電極ＧＥが形成される。
【００４６】
図１２を参照して、フォトダイオード部のｐ型ウェル領域ＰＷＲ１の内部に、通常の写真製版技術およびイオン注入技術を用いてｎ型不純物領域ＮＰＲが形成される。これにより、ｐ型ウェル領域ＰＷＲ１とｎ型不純物領域ＮＰＲよりなるフォトダイオードＰＴＯが形成される。
【００４７】
図１３を参照して、ｐ型ウェル領域ＰＷＲ１、ＰＷＲ２内の半導体基板ＳＵＢの表面に、通常の写真製版技術およびイオン注入技術を用いてＬＤＤとなるｎ型領域ＮＲが形成される。
【００４８】
図１４を参照して、半導体基板ＳＵＢの表面全面に、たとえばシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとが順に積層して堆積される。その後、通常の写真製版技術およびエッチング技術により、少なくともフォトダイオードＰＴＯ上を覆うようにシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとがパターニングされ、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる反射防止膜が形成される。
【００４９】
また、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとのエッチングにより、ゲート電極ＧＥの側壁には、反射防止膜の残渣としてシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる側壁絶縁層が形成される。
【００５０】
図１５を参照して、ｐ型ウェル領域ＰＷＲ１の所定の領域に、通常の写真製版技術およびイオン注入技術によりｐ+領域ＰＤＲが形成される。
【００５１】
図１６を参照して、フォトダイオード部および周辺回路部の所定の領域に、通常の写真製版技術およびイオン注入技術によりｎ型領域ＮＤＲが形成される。なおｎ型領域ＮＤＲはｎ型領域ＮＲよりも不純物濃度が高いｎ+領域である。
【００５２】
図１７を参照して、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。その後、当該層間絶縁膜ＩＩ１がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨される。さらに通常の写真製版技術およびエッチング技術により、ｎ型領域ＮＤＲやｐ型領域ＰＤＲに達するように層間絶縁膜ＩＩ１にコンタクトホールＣＨ１が形成される。
【００５３】
図１８を参照して、コンタクトホールＣＨ１の内部にたとえばタングステンよりなる導電膜Ｃ１が充填される。この処理においてはたとえばＣＶＤ法が用いられ、層間絶縁膜ＩＩ１上にもタングステンの薄膜が形成される。層間絶縁膜ＩＩ１上のタングステンの薄膜はＣＭＰにより除去される。この後、層間絶縁膜ＩＩ１上にたとえばアルミニウムからなる薄膜が、たとえばスパッタリングにより形成される。そして通常の写真製版技術およびエッチング技術により、フォトダイオード部および周辺回路部においては、たとえばアルミニウムからなる金属配線ＡＬ１が形成され、マーク部にはたとえばアルミニウムからなるストッパ膜ＡＬ１が形成される。
【００５４】
また、フォトダイオード部および周辺回路部の金属配線ＡＬ１は、コンタクトＣ１を通じてｎ型領域ＮＤＲ、ｐ型領域ＰＤＲに電気的に接続されるように形成される。
【００５５】
図１９を参照して、層間絶縁膜ＩＩ１、金属配線ＡＬ１、ストッパ膜ＡＬ１上に、層間絶縁膜ＩＩ２が形成され、所望の領域（金属配線ＡＬ１上）にスルーホールＴＨ１が形成される。層間絶縁膜ＩＩ２およびスルーホールＴＨ１は、上記の層間絶縁膜ＩＩ１やコンタクトホールＣＨ１と同様の手順により形成される。層間絶縁膜ＩＩ１と金属配線ＡＬ１とはエッチング選択比が互いに異なるため、上方から下方へ向かう層間絶縁膜ＩＩ１のエッチングは、金属配線ＡＬ１に達したところで終了させることが容易となる。
【００５６】
図２０を参照して、スルーホールＴＨ１の内部にたとえばタングステンよりなる導電層Ｔ１が充填される。この後、層間絶縁膜ＩＩ２上にたとえばアルミニウムからなる金属配線ＡＬ２のパターンが形成される。導電層Ｔ１と金属配線ＡＬ２とは、上記のコンタクトＣ１と金属配線ＡＬ１と同様の手順により形成される。なおマーク部には金属配線ＡＬ２は形成されない。
【００５７】
図２１を参照して、層間絶縁膜ＩＩ２や金属配線ＡＬ２上に、層間絶縁膜ＩＩ３が形成され、所望の領域（金属配線ＡＬ２上）にスルーホールＴＨ２が形成される。層間絶縁膜ＩＩ３およびスルーホールＴＨ２は、上記の層間絶縁膜ＩＩ２やスルーホールＴＨ１と同様の手順により形成される。
【００５８】
このとき、フォトダイオード部や周辺回路部には、層間絶縁膜ＩＩ３の最上面から金属配線ＡＬ２に達するようにスルーホールＴＨ２が形成される。これに対してマーク部においては、層間絶縁膜ＩＩ３の最上面からストッパ膜ＡＬ１に達するようにスルーホールＤＴＨが形成される。スルーホールＤＴＨは、層間絶縁膜ＩＩ２および層間絶縁膜ＩＩ３を貫通するようにエッチングすることにより形成される。層間絶縁膜ＩＩ２、ＩＩ３とストッパ膜ＡＬ１とはエッチング選択比が互いに異なるため、スルーホールＤＴＨ形成のためのエッチングをストッパ膜ＡＬ１に達したところで終了させることが容易となる。
【００５９】
図２２を参照して、スルーホールＴＨ２およびスルーホールＤＴＨ内を埋め込むように層間絶縁膜ＩＩ３上に、たとえばタングステンよりなる導電膜ＤＬが形成される。このスルーホールＤＴＨの開口径および深さのそれぞれは、スルーホールＴＨ２の開口径および深さより大きい。このため、導電膜ＤＬはスルーホールＴＨ２を完全に埋め込むが、スルーホールＤＴＨは完全に埋め込まずスルーホールＤＴＨの側壁および底壁に沿って形成される。この後、層間絶縁膜ＩＩ３の上面が露出するまで、導電膜ＤＬがＣＭＰにより研磨除去される。
【００６０】
図２３を参照して、上記のＣＭＰにより、スルーホールＴＨ２内に上記導電膜ＤＬよりなる導電膜Ｔ２が形成され、スルーホールＤＴＨ内に上記導電膜ＤＬよりなる導電膜ＤＴが形成される。導電層ＤＴはスルーホールＤＴＨの側壁および底壁に沿って形成され、上面に凹部ＣＡＶを有するように形成される。
【００６１】
このとき、スルーホールＤＴＨの内部に充填される導電膜ＤＴが、平面視における一部の領域において層間絶縁膜ＩＩ３の最上面まで充填しきれず、周囲より浅く充填される。その結果、凹部ＣＡＶ（第１の凹部）が形成されることになる。
【００６２】
導電膜ＤＴ、導電膜Ｔ２および層間絶縁膜ＩＩ３の上面上を覆うように金属膜ＡＬ３が形成される。この金属膜ＡＬ３の上面には、凹部ＣＡＶの真上において凹部（第２の凹部）ＭＫが形成される。この凹部ＭＫは、金属膜ＡＬ３をパターニングする時の写真製版工程においてフォトマスク（レチクル）を位置合わせするためのアライメントマークとして用いられる。
【００６３】
つまり、金属膜ＡＬ３のパターニングにおいては、まず金属膜ＡＬ３上にフォトレジスト（感光体）が塗布される。そして凹部ＭＫをアライメントマークとしてフォトマスクを位置合わせした後、フォトマスクを透過させた露光光を用いてフォトレジストの所定領域が露光される。この後、フォトレジストが現像されて所定の形状にパターニングされる。このパターニングされたフォトレジストをマスクとして金属膜ＡＬ３がエッチングされて所定の形状にパターニングされる。この後、フォトレジストはアッシングなどにより除去される。
【００６４】
上記の金属膜ＡＬ３のパターニングにより、フォトダイオード部および周辺回路部には、金属膜ＡＬ３より形成された金属配線ＡＬ３が形成され、マーク部には凹部ＭＫをもったアライメントマーク用金属膜ＡＬ３が導電膜ＤＴ上に残存される。
【００６５】
図２４を参照して、金属配線ＡＬ３およびアライメントマーク用金属膜ＡＬ３を覆うように層間絶縁膜ＩＩ３上に層間絶縁膜ＩＩ４が形成される。この層間絶縁膜ＩＩ４の上面がたとえばＣＭＰにより平坦化される。この後、層間絶縁膜ＩＩ４上に、たとえばＣＶＤ法によりシリコン窒化膜が堆積される。このシリコン窒化膜がパッシベーション膜ＰＡＳＦとなる。
【００６６】
最後にフォトダイオードＰＴＯの真上に集光レンズＬＥＮＳを設置することにより、図１０に示すイメージセンサが形成される。
【００６７】
次に、本実施の形態の作用効果について、図２５を参照しながら説明する。
図２５（Ａ）には、図１０に示す本実施の形態のマーク部の構成が示されている。スルーホールＤＴＨは層間絶縁膜ＩＩ２、ＩＩ３の２層を貫通するものである。図２５（Ｂ）には、比較例として層間絶縁膜ＩＩ３の１層のみを貫通するスルーホールＳＴＨが図示されている。図２５（Ｂ）に示す比較例はスルーホールＳＴＨが、層間絶縁膜ＩＩ３の１層のみを貫通することを除いて、図２５（Ａ）に示す本実施の形態の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００６８】
図２５（Ｂ）に示す比較例のスルーホールＳＴＨのように浅い孔は導電層ＤＴによって埋め込みやすい。このため、スルーホールＳＴＨを埋め込む導電層ＤＴの上面には凹部ＣＡＶが形成されにくい。このように導電層ＤＴ上面の凹部ＣＡＶがないか、もしくは小さくなる場合、その上に形成される金属膜ＡＬ３の上面にアライメントマークとなる凹部が形成されない。またはアライメントマーク用の凹部が形成されたとしてもその凹部は非常に小さく、アライメントマークに利用することは困難となる。
【００６９】
一方、図２５（Ａ）に示す実施の形態では、スルーホールＤＴＨが２つの層間絶縁膜ＩＩ２、ＩＩ３を貫通しており、深く形成されている。このためこのスルーホールＤＴＨは導電層ＤＴによって埋め込みにくく、導電層ＤＴの上面に大きな（深い）凹部ＣＡＶが形成されやすい。よって、導電層ＤＴ上に形成される金属膜ＡＬ３の上面にも、大きな凹部ＭＫが形成されやすい。凹部ＭＫが大きくなるためアライメントマークとして高い精度で利用することができる。
【００７０】
また本実施の形態では、スルーホールＤＴＨを層間絶縁膜２層分の厚みに対応した深さで形成することにより、比較例よりも深い凹部ＭＫを形成することができる。このため、凹部ＭＫの深さをアライメントマークとして必要な深さに保ちつつ、層間絶縁膜ＩＩ２、ＩＩ３の厚みを薄くすることで、フォトダイオードＰＴＯに入射される光の強度を向上させることが可能となる。
【００７１】
段差の大きい（深さの深い）鮮明な凹部ＭＫを形成できれば、後工程において当該凹部ＭＫをアライメントマークとして用いる、パターニングなどの処理を行なうことが容易になる。このことを図２６および図２７、および次の表１を参照しながら説明する。
【００７２】
【表１】
【００７３】
図２６および図２７において丸点線で囲んだ段差部分が凹部ＭＫである。図２６および図２７中に１〜４の番号を付した寸法が、表１中の１〜４の各項目の寸法に相当する。図２６に示す、アライメントマークとして使用可能なマークの各寸法は、表１中の「アライメント可能マーク」の欄に示す。また図２７に示す、アライメントマークとして使用不可能なマークの各寸法は、表１中の「アライメント不可能マーク」の欄に示す。
【００７４】
両者の比較により、アライメント可能なマークは、アライメント不可能なマークよりも段差（１）が大きく、スルーホール導電層全体の厚み（４）が大きいことがわかる。
【００７５】
なお、すべての膜がＣＭＰにより表面が完全に平坦になるように処理がなされるわけではないため、表１における１と２と３との和が必ずしも４に等しくなるとは限らない。
【００７６】
また本実施の形態ではスルーホールＤＴＨは、半導体基板ＳＵＢの表面まで達していないため、凹部ＭＫの径方向の厚みのばらつきが小さくなる。よってアライメント精度を向上させることができる。
【００７７】
また本実施の形態では、スルーホールＤＴＨの壁面が層間絶縁膜ＩＩ２と層間絶縁膜ＩＩ３との境界部において段差を有しておらず、層間絶縁膜ＩＩ３の上面から金属配線ＡＬ１まで連続した面を構成している。このため、その段差部で凹部ＭＫの径方向の厚みのばらつきが生じることもなく、良好なアライメント精度を得ることができる。
【００７８】
以上に述べた、マーク部のスルーホールＤＴＨを形成するためのストッパ膜ＡＬ１は１層目の金属配線ＡＬ１である。しかし図２８に示すように、スルーホールＤＴＨを形成するためのストッパ膜が、フォトダイオードＰＴＯにおける光の反射防止膜としてのシリコン窒化膜ＮＦと同一の膜であってもよい。反射防止膜の上部に形成されるシリコン窒化膜は層間絶縁膜（シリコン酸化膜など）とのエッチング選択比が高いためである。
【００７９】
図２８のイメージセンサは図１０のイメージセンサと比較して、マーク部のストッパ膜およびマークを作る層において異なっている。図２８の構成においては、マーク部のストッパ膜は上述のとおり、反射防止膜のシリコン窒化膜ＮＦである。また凹部ＭＫをつくる層は２層目の金属配線ＡＬ２と同じ層から分離して形成された金属膜ＡＬ２である。図２８のイメージセンサは、上記以外は図１０のイメージセンサとほぼ同じであるため、図２８において図１０と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８０】
図２８のイメージセンサにおけるストッパ膜は、フォトダイオードＰＴＯのシリコン窒化膜ＮＦと同一の層から分離して形成された膜である。したがって層間絶縁膜ＩＩ１の下にストッパ膜が配置されており、これに伴いスルーホールＤＴＨの最上部が層間絶縁膜ＩＩ２の最上部とほぼ等しくなっている。しかしたとえば図２９に示すように、図１０と同様に当該スルーホールＤＴＨの最上部が層間絶縁膜ＩＩ３の最上部とほぼ等しい高さにあってもよい。その場合は当該スルーホールＴＴＨが層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３の３層を貫通する構成となる。
【００８１】
あるいは図３０に示すように、ストッパ膜が、制御用トランジスタＣＴＲやスイッチング素子ＳＷＴＲのゲート電極ＧＥと同様の多結晶シリコンからなる薄膜であってもよい。多結晶シリコンは層間絶縁膜（シリコン酸化膜など）とのエッチング選択比が高いためである。なお図３０のイメージセンサは、上記以外は図１０のイメージセンサとほぼ同じである。
【００８２】
図３０のイメージセンサにおけるストッパ膜ＧＥは、制御用トランジスタＣＴＲやスイッチング素子ＳＷＴＲのゲート電極ＧＥと同一の層から分離して形成された膜である。したがって層間絶縁膜ＩＩ１の下にストッパ膜が配置されており、これに伴いスルーホールＤＴＨの最上部が層間絶縁膜ＩＩ２の最上部とほぼ等しくなっている。しかしたとえば図３１に示すように、図１０と同様に当該スルーホールＤＴＨの最上部が層間絶縁膜ＩＩ３の最上部とほぼ等しい高さにあってもよい。その場合は当該スルーホールＤＴＨが層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３の３層を貫通する構成となる。
【００８３】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、凹部ＭＫの形成される製造方法において異なっている。以下、本実施の形態における半導体装置（イメージセンサ）の製造方法について、図３２〜図３６を参照しながら説明する。
【００８４】
本実施の形態においても、上記の図１１〜図１８に示す工程については、実施の形態１と同様である。つまり半導体基板ＳＵＢの内部にフォトダイオードＰＴＯが形成され、半導体基板ＳＵＢの主表面上には金属配線ＡＬ１、ストッパ膜ＡＬ１などが形成される。
【００８５】
図３２に示す工程は、実施の形態１における図１９に示す工程に対して、マーク部にもスルーホールＳＴＨが形成される点において異なる。つまりマーク部の金属膜ＡＬ１をストッパ膜として、層間絶縁膜ＩＩを貫通するスルーホールＳＴＨ（孔）が形成される。
【００８６】
図３３を参照して、スルーホールＴＨ１およびスルーホールＳＴＨ内を埋め込むように層間絶縁膜ＩＩ２上に、たとえばタングステンよりなる導電膜Ｗａが形成される。導電膜ＷａはたとえばＣＶＤ法により形成される。この後、層間絶縁膜ＩＩ３の上面が露出するまで、導電膜ＷａがＣＭＰにより研磨除去される。
【００８７】
図３４を参照して、上記のＣＭＰにより、タングステンよりなる導電膜ＷａはスルーホールＴＨ１、ＳＴＨ内に残存されて、導電膜Ｗｂとなる。スルーホールＴＨ１、ＳＴＨの内部を埋め込む導電層Ｗｂの各々の上面はほぼ平坦となる。
【００８８】
図３５を参照して、特にスルーホールＴＨ１、ＳＴＨの内部のタングステン導電層Ｗｂの上面の一部の領域が、エッチバックにより選択的に除去される。この過程で、それぞれのタングステン導電層Ｗｂの上面が層間絶縁膜ＩＩ２の上面に対して下側に退行され、タングステン導電層Ｗｂの上面に凹部ＣＡＶが形成される。
【００８９】
そして図３６を参照に、層間絶縁膜ＩＩ２、タングステン導電層Ｗｂの上に、たとえばアルミニウムからなる金属薄膜ＡＬ２ａ（金属層）が、たとえばスパッタリングにより形成される。このとき、スルーホールＳＴＨ内の導電層Ｗｂの凹部ＣＡＶの真上に形成される金属薄膜ＡＬ２ａの上面には、アライメントマークとなる凹部ＭＫが形成される。以後は図示されないが、通常の写真製版技術およびエッチング技術により、金属薄膜ＡＬ２ａがパターニングされて金属配線が形成される。
【００９０】
このとき、金属薄膜ＡＬ２ａに形成された凹部ＭＫをアライメントマークとして用いることにより、金属薄膜ＡＬ２ａのパターニングのためのフォトマスクの位置合わせ（アライメント）が行なわれる。この金属薄膜ＡＬ２ａのパターンは、実施の形態１の金属膜ＡＬ３のパターニングとほぼ同じである。
【００９１】
その後においては実施の形態１と同様に層間絶縁膜ＩＩ３などが形成されることにより、最終的にイメージセンサが形成される。
【００９２】
図３２〜図３６において、上記以外は実施の形態１のイメージセンサとほぼ同じであるため、図３２〜図３６において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９３】
次に、本実施の形態の作用効果について説明する。
上述したように、たとえば１層の層間絶縁膜ＩＩ２に形成されたスルーホールＳＴＨ内に導電層Ｗｂを形成する場合、マーク部の導電層ＤＴ（Ｗｂ）が薄ければ、導電層Ｗｂの上面に凹部ＣＡＶが形成されないことがある。これは上述した図２５（Ｂ）に示す比較例のスルーホールＳＴＨのように浅い孔は導電層ＤＴによって埋め込みやすいためである。
【００９４】
そこで本実施の形態では、図３４および図３５に示すように導電層Ｗｂがエッチバックされることにより導電層Ｗｂの上面が選択的に除去される。これにより、導電層Ｗｂの上面が層間絶縁膜ＩＩ２の上面より後退して、導電層Ｗｂの上面に凹部ＣＡＶが形成される。これにより、スルーホールＳＴＨ内の導電層Ｗｂの上面にアライメントマーク用の凹部ＣＡＶが形成されるため、１層のみの層間絶縁膜ＩＩ２に形成されたスルーホールＳＴＨ内の導電層Ｗｂ上にも深いアライメント用凹部ＣＡＶを形成することが可能となる。よって、フォトダイオードＰＴＯ上の層間絶縁膜の厚みを薄くしてフォトダイオードＰＴＯの受光の感度を高めながら、良好なアライメント精度を得ることができる。
【００９５】
なお図３２〜図３６は、スルーホールＳＴＨ内の導電層ＤＴ（Ｗｂ）に対してエッチバックを行なう場合を図示している。しかしたとえば層間絶縁膜ＩＩ１や層間絶縁膜ＩＩ３に形成されるコンタクトホールやスルーホール内の導電層に対して同様の処理を行なっても、同様の効果を得ることができる。また図２９や図３１に示すような導電層ＤＴに対して同様の処理を行なってもよい。さらに、マーク部の導電層ＤＴのストッパ膜はアルミニウムからなる金属配線に限らず、図２８〜図２９に示す反射防止膜と同一の層が分離されたシリコン窒化膜ＮＦであってもよいし、図３０〜図３１に示すゲート電極ＧＥと同一の層が分離された薄膜であってもよい。
【００９６】
さらに本実施の形態においては、スルーホールＳＴＨの内部を埋める導電膜Ｗａが、通常のＣＶＤ法（成膜途中にスパッタを伴わない気相成長法）により形成されることが好ましい。このような孔内を埋め込む膜を、ＨＤＰ（High Density Plasma）−ＣＶＤ法と呼ばれる、ウェハにバイアスＲＦ（Radio Frequency）を印加することで成膜とスパッタとを同時に行なう気相成長法により形成することがある。この場合、導電膜Ｗａの上面に形成される凹部ＭＫの側壁が、半導体基板ＳＵＢの主表面に対して垂直になりにくくなる。つまり、凹部ＭＫの側壁は、導電膜Ｗａの上面から深さ方向に進むにつれて幅が狭くなり、断面において三角形状をなすようになる。このようになれば、凹部ＭＫの段差が不鮮明となり、アライメントマークとしての凹部ＭＫの精度が低くなる。
【００９７】
これに対して、成膜途中にスパッタを伴わない気相成長法によりスルーホールＳＴＨを導電膜Ｗａで埋め込めば、導電膜Ｗａの上面に形成される凹部ＭＫの側壁は、半導体基板ＳＵＢの主表面に垂直に形成されやすい。このため、凹部ＭＫの段差がより鮮明となり、アライメントマークとしての凹部ＭＫの精度が高くなる。
【００９８】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００９９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１００】
本発明は、光学変換素子を有する半導体装置およびその製造方法に特に有利に適用され得る。
【符号の説明】
【０１０１】
ＡＬ１，ＡＬ２，ＡＬ３ 金属配線、ＡＬ２ａ 金属薄膜、Ｃ１ コンタクト、ＣＡＶ 凹部、ＣＨ１ コンタクトホール、ＣＴＲ 制御用トランジスタ、ＤＬ，Ｗａ 導電膜、ＤＬＲ ダイシングライン領域、ＤＴ，Ｔ１，Ｔ２，Ｗｂ 導電層、ＤＴＨ，ＳＴＨ，ＴＨ１，ＴＨ２，ＴＴＨ スルーホール、ＦＯ フィールド酸化膜、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４ 層間絶縁膜、ＩＭＣ チップ領域、ＬＥＮＳ 集光レンズ、ＭＫ 凹部、ＮＤＲ，ＮＲ ｎ型領域、ＮＦ シリコン窒化膜、ＮＰＲ ソース／ドレイン領域、ＮＴＲ ｎ-領域、ＮＷＲ ｎ型ウェル領域、ＯＦ シリコン酸化膜、ＰＡＳＦ パッシベーション膜、ＰＣＲ，ＰＤＲ 形成領域、ＰＴＯ フォトダイオード、ＰＷＲ ｐ型ウェル領域、ＰＷＲ１，ＰＷＲ２ ｐ型ウェル領域、ＳＣ 半導体チップ、ＳＵＢ 半導体基板、ＳＷ 半導体ウェハ、ＳＷＴＲ 転送用トランジスタ。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、フォトダイオードなどの光電変換素子を含む半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
デジタルカメラの特にデジタル一眼レフに使われるイメージセンサでは、外部から受ける光に対する感度を向上させることが望ましい。イメージセンサに用いるたとえばフォトダイオードは、通常、その上部を層間絶縁膜などの薄膜が積層された積層構造により覆われている。
【０００３】
この積層構造を形成する際には、先に形成した層をアライメント用のマークとして利用することにより、後工程において形成される薄膜が所望の形状にパターニングされる。ここでのアライメント用のマークとは、たとえば金属層などが部分的に凹形状となった領域である。アライメント用のマークの形成例として、たとえば特開平３−１３８９２０号公報（特許文献１）に記載の半導体装置が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−１３８９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
イメージセンサにおいて、外部から受ける光に対する感度を高めるためには、イメージセンサを構成するたとえばフォトダイオードの上部に配置される積層構造を薄くする（低背化する）ことが好ましい。当該積層構造を構成する、層間絶縁膜などの薄膜をより薄くすれば、外部からフォトダイオードに入り込む光量が層間絶縁膜により減衰することを抑制することができる。
【０００６】
ところが当該積層構造が低背化されれば、積層構造を貫通するように形成される孔の内部を埋める金属膜の上面に形成される凹形状の段差も低背化される。つまり当該積層構造が低背化されれば、上記孔の内部に、十分な厚みの金属膜の凹形状の段差からなる鮮明なアライメント用のマークを形成することは困難となる。当該マークの段差が小さく、不鮮明となれば、後工程の写真製版の露光処理の際にアライメントが困難となる。
【０００７】
一方、当該積層構造を厚くすれば、段差が大きく十分に鮮明な凹形状を形成することは容易となるが、外部からフォトダイオードに入り込む光量が減衰される。このため、外部からフォトダイオードに入る光に対する感度が低下する可能性がある。
【０００８】
特開平３−１３８９２０号公報に記載の半導体装置においては、アライメントマーク用孔が半導体基板の表面に達している。このため、アライメントマーク用孔が深くなり、アライメントマーク用孔の側壁に形成される金属配線膜の、孔の径方向の厚みのばらつきが大きくなる。これにより、アライメント精度が低下する。
【０００９】
本発明は、以上の問題に鑑みなされたものであり、その目的は、層間絶縁膜などの積層構造を低背化可能で、かつ高いアライメント精度を確保可能な半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板に形成された光電変換素子と、半導体基板の主表面上に形成されたストッパ膜と、ストッパ膜上および光電変換素子上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成された第１の金属配線と、第１の金属配線上および光電変換素子上を覆うように形成された第２の層間絶縁膜とを備える。上記第１および第２の層間絶縁膜を貫通してストッパ膜に達するように孔が形成されている。上記孔の側壁および底壁に沿って形成され、上面に第１の凹部を有する孔内導電層と、孔内導電層および第２の層間絶縁膜上に形成され、かつ第１の凹部の真上の上面にアライメントマークとなる第２の凹部を有する第２の金属配線とを備える。
【００１１】
本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。
まず主表面を有する半導体基板の内部に光電変換素子が形成される。上記半導体基板の主表面上に金属配線が形成される。上記金属配線上および光電変換素子上に層間絶縁膜が形成される。上記層間絶縁膜に金属配線に達する孔が形成される。上記孔内を埋め込む導電層が形成される。上記層間絶縁膜の上面に対して導電層の上面を選択的に除去することにより、導電層の上面を層間絶縁膜の上面に対して退行させる。上記導電層の上面上および層間絶縁膜の上面上に金属層が形成され、導電層の真上に位置する金属層の上面にアライメントマークとなる凹部が形成される。
【発明の効果】
【００１２】
本実施例によれば、アライメントマークが形成される孔が、第１の層間絶縁膜と第２の層間絶縁膜との合計分の厚みを有する。このように厚い孔の側壁および底壁に沿って形成される孔内導電層の上面には、十分な厚み（段差）を有する凹部が形成される。このため当該凹部上に、十分な厚み（段差）を有する鮮明なアライメント用のマークが形成された半導体装置が提供される。
【００１３】
本実施例の製造方法によれば、孔内を埋め込む導電層の上面が層間絶縁膜の上面に対して退行される。この退行された導電層の上面上にアライメントマークとなる凹部が形成される。このため十分な厚み（段差）を有する鮮明なアライメントマークが形成される。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１中の丸点線「ＩＩ」で囲まれた領域の概略拡大平面図である。
【図３】図２中の丸点線「ＩＩＩ」で囲まれた領域に対応したチップの状態を示す概略拡大平面図である。
【図４】本実施の形態１におけるアライメントマークの一例を示す概略平面図である。
【図５】図４のＶ−Ｖ線に沿う部分における概略断面図である。
【図６】本実施の形態１におけるアライメントマークの、図４とは異なる他の例を示す概略平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う部分における概略断面図である。
【図８】本実施の形態１におけるアライメントマークの、図４および図６とは異なる他の例を示す概略平面図である。
【図９】図８のＩＸ−ＩＸ線に沿う部分における概略断面図である。
【図１０】本実施の形態１に係る半導体装置の構成を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１９】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図２０】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図２１】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図２２】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図２３】本発明の実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図２４】本発明の実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図２５】（Ａ）本実施の形態１においてマーク部に形成される導電層を示す概略断面図である。（Ｂ）本実施の形態１の比較例としての導電層を示す概略断面図である。
【図２６】アライメントマークとして使用可能なマークの断面の態様を示し、かつ表１中の各項目の寸法を示す写真である。
【図２７】アライメントマークとして使用不可能なマークの断面の態様を示し、かつ表１中の各項目の寸法を示す写真である。
【図２８】本実施の形態１に係る半導体装置の、ストッパ膜が図１０と異なる変形例の構成を示す概略断面図である。
【図２９】本実施の形態１に係る半導体装置の、導電層が図２８と異なる変形例の構成を示す概略断面図である。
【図３０】本実施の形態１に係る半導体装置の、ストッパ膜が図１０および図２８と異なる変形例の構成を示す概略断面図である。
【図３１】本実施の形態１に係る半導体装置の、導電層が図３０と異なる変形例の構成を示す概略断面図である。
【図３２】本発明の実施の形態２における半導体装置の製造方法の、実施の形態１の図１８に示す工程に続く工程を示す概略断面図である。
【図３３】本発明の実施の形態２における半導体装置の製造方法の、図３２に示す工程に続く工程を示す概略断面図である。
【図３４】本発明の実施の形態２における半導体装置の製造方法の、図３３に示す工程に続く工程を示す概略断面図である。
【図３５】本発明の実施の形態２における半導体装置の製造方法の、図３４に示す工程に続く工程を示す概略断面図である。
【図３６】本発明の実施の形態２における半導体装置の製造方法の、図３５に示す工程に続く工程を示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１６】
図１を参照して、半導体ウェハＳＷには、複数のイメージセンサ用のチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。
【００１７】
図２を参照して、複数のチップ領域ＩＭＣの各々は、光電変換素子としてたとえばフォトダイオードの形成領域ＰＤＲと、フォトダイオードを制御するための周辺回路の形成領域ＰＣＲとを有している。形成領域ＰＣＲは、形成領域ＰＤＲのたとえば両側に形成されている。また複数のチップ領域ＩＭＣの間には、ダイシングライン領域ＤＬＲが形成されている。このダイシングライン領域ＤＬＲに、アライメントマークが配置されている。
【００１８】
このダイシングライン領域ＤＬＲで半導体ウェハＳＷがダイシングされることにより、半導体ウェハＳＷは複数個の半導体チップに分割されている。
【００１９】
次に、本実施の形態としてチップ状態の半導体装置について説明する。
図３を参照して、半導体チップＳＣは、矩形の平面形状を有し、フォトダイオードの形成領域ＰＤＲと、周辺回路の形成領域ＰＣＲと、ダイシングライン領域ＤＬＲとを有している。このダイシングライン領域ＤＬＲに形成されたアライメントマークは、ダイシングにより切断されているものもあるが、切断されずに残っているものもある。
【００２０】
アライメントマークは、一例として図４および図５に示すように、平面視における長さが３０μｍから３４μｍ、幅が４μｍから８μｍの長尺形状であり、隣接するマーク同士の間隔が１６μｍである。あるいは他の例として図６および図７に示すように、平面視における長さが３６μｍ、幅が２μｍの長尺形状であり、隣接するマーク同士の間隔が１４μｍである。さらに他の例として図８および図９に示すように、平面視における長さが一辺４μｍの正方形状であり、隣接するマーク同士の間隔が１６μｍである。これらのアライメントマークとしては、膜の上面に設けられた段差としての凹部が用いられることがある。
【００２１】
次に、本実施の形態におけるウェハ状態およびチップ状態の双方のイメージセンサおよびアライメントマークの構成について説明する。
【００２２】
図１０を参照して、本実施の形態のイメージセンサは、フォトダイオード部にはフォトダイオードＰＴＯが形成されており、周辺回路部には制御用トランジスタＣＴＲが形成されている。そしてマーク部にはアライメントマークとしての凹部ＭＫが形成された導電層が形成されている。
【００２３】
具体的には、本イメージセンサは、たとえばシリコンからなる半導体基板ＳＵＢのｎ-領域ＮＴＲに形成されている。フォトダイオード部、周辺回路部およびアライメントマーク部のそれぞれは、半導体基板ＳＵＢの表面に形成されたフィールド酸化膜ＦＯにより互いに平面視において分離されている。
【００２４】
フォトダイオードＰＴＯは、ｐ型ウェル領域ＰＷＲ１とｎ型不純物領域ＮＰＲとにより構成されている。ｐ型ウェル領域ＰＷＲ１はフォトダイオード部内の半導体基板ＳＵＢの表面に形成されている。ｎ型不純物領域ＮＰＲはｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面に形成されており、ｐ型ウェル領域ＰＷＲ１とｐｎ接合を構成している。
【００２５】
フォトダイオード部には、転送用トランジスタＳＷＴＲなどのＭＩＳ（Metal Insulator Semiconductor）トランジスタも形成されている。特に転送用トランジスタＳＷＴＲは、１対のソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のｎ型ソース／ドレイン領域ＮＰＲとＮＲ、ＮＤＲとの各々は、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面に互いに間隔をおいて配置されている。１対のｎ型ソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＤＲの一方の領域ＮＰＲは、フォトダイオードＰＴＯのｎ型不純物領域ＮＰＲと一体となっており、互いに電気的に接続されている。１対のソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＤＲの他方の領域ＮＲ、ＮＤＲは、高濃度領域としてのｎ+不純物領域ＮＤＲとＬＤＤ（Lightly Doped Drain）としてのｎ型不純物領域ＮＲとを有している。１対のソース／ドレイン領域ＮＰＲとＮＲ、ＮＤＲとに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。
【００２６】
また、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面には、上層配線と接続するためｐ+不純物領域ＰＤＲが形成されている。
【００２７】
フォトダイオードＰＴＯを覆うように半導体基板ＳＵＢの表面上には、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとの積層構造よりなる反射防止膜が形成されている。この反射防止膜ＯＦ、ＮＦの一方端はゲート電極ＧＥの一方上に乗り上げている。また反射防止膜ＯＦ、ＮＦの残渣としてゲート電極ＧＥの他方の側壁にはシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる側壁絶縁層が形成されている。
【００２８】
周辺回路部における、半導体基板ＳＵＢの表面には、たとえばｐ型ウェル領域ＰＷＲ２が形成されている。このｐ型ウェル領域ＰＷＲ２には、複数のフォトダイオードＰＴＯの動作を制御するための制御素子が形成されており、この制御素子はたとえばＭＩＳトランジスタＣＴＲを含んでいる。
【００２９】
このＭＩＳトランジスタＣＴＲは、１対のｎ型ソース／ドレイン領域ＮＲ、ＮＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のｎ型ソース／ドレイン領域ＮＲ、ＮＤＲの各々は、互いに間隔をあけて半導体基板ＳＵＢの表面に形成されている。１対のｎ型ソース／ドレイン領域ＮＲ、ＮＤＲの各々は、たとえば高濃度領域としてのｎ型不純物領域ＮＤＲとＬＤＤとしてのｎ型不純物領域ＮＲとを有している。
【００３０】
１対のｎ型ソース／ドレイン領域ＮＲ、ＮＤＲに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥの側壁には、反射防止膜の残渣として、酸化膜ＯＦと窒化膜ＮＦとからなる側壁絶縁層が形成されている。
【００３１】
フォトダイオード部と周辺回路部との各ＭＩＳトランジスタのゲート電極ＧＥの材質はたとえば不純物がドープされた多結晶シリコンからなっていてもよく、またたとえばＴｉＮなどの金属からなっていてもよい。
【００３２】
フォトダイオード部、周辺回路部およびアライメントマーク部（ダイシングライン領域）の各々において、半導体基板ＳＵＢの表面上には、上記の素子（フォトダイオードＰＴＯ、ＭＩＳトランジスタＳＷＴＲ、ＣＴＲ）上を覆うように層間絶縁膜ＩＩ１が形成されている。フォトダイオード部と周辺回路部とにおいては、層間絶縁膜ＩＩ１上に、パターニングされた１層目の金属配線ＡＬ１が形成されている。この１層目の金属配線ＡＬ１は、層間絶縁膜ＩＩ１のコンタクトホール内を埋め込む導電層Ｃ１を通じて、たとえばｐ+不純物領域ＰＤＲまたはｎ+不純物領域ＮＤＲに電気的に接続されている。
【００３３】
アライメントマーク部においては、層間絶縁膜ＩＩ１上にストッパ膜ＡＬ１が形成されている。このストッパ膜ＡＬ１は、たとえば通常の写真製版技術およびエッチング技術により金属配線ＡＬ１と同じ金属膜から分離して形成されたものであり、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）などよりなっている。
【００３４】
金属配線ＡＬ１上とストッパ膜ＡＬ１上とを覆うように層間絶縁膜ＩＩ１上には層間絶縁膜ＩＩ２が形成されている。フォトダイオード部と周辺回路部とにおいては、層間絶縁膜ＩＩ２上に、パターニングされた２層目の金属配線ＡＬ２が形成されている。この２層目の金属配線ＡＬ２は、層間絶縁膜ＩＩ２のスルーホール内を埋め込む導電層Ｔ１を通じて１層目の金属配線ＡＬ１と電気的に接続されている。
【００３５】
金属配線ＡＬ２上を覆うように層間絶縁膜ＩＩ２上には層間絶縁膜ＩＩ３が形成されている。フォトダイオード部と周辺回路部とにおいては、層間絶縁膜ＩＩ３上に、パターニングされた３層目の金属配線ＡＬ３が形成されている。この３層目の金属配線ＡＬ３は、層間絶縁膜ＩＩ３のスルーホール内を埋め込む導電層Ｔ２を通じて２層目の金属配線ＡＬ２と電気的に接続されている。
【００３６】
アライメントマーク部においては、層間絶縁膜ＩＩ２および層間絶縁膜ＩＩ３を貫通して、ストッパ膜ＡＬ１に達するように層間絶縁膜ＩＩ２、ＩＩ３にスルーホールＤＴＨ（孔）が形成されている。このスルーホールＤＴＨの側壁および底壁に沿うようにスルーホールＤＴＨ内には導電層（孔内導電層）ＤＴが形成されている。この導電層ＤＴは、たとえばタングステン（Ｗ）よりなっている。この導電層ＤＴの上面には凹部（第１の凹部）ＣＡＶが形成されている。
【００３７】
この導電層ＤＴの上面上および層間絶縁膜ＩＩ３の上面上にアライメントマーク用金属膜（第２の金属配線）ＡＬ３が形成されている。このアライメントマーク用金属膜ＡＬ３の上面であって、導電層ＤＴの凹部ＣＡＶの真上には、アライメントマークとなる凹部（第２の凹部）ＭＫが形成されている。このアライメントマーク用金属膜ＡＬ３は、たとえば通常の写真製版技術およびエッチング技術によりフォトダイオード部および周辺回路部の金属配線ＡＬ３と同じ金属膜から形成されたものであり、たとえばアルミニウム、銅などよりなっている。
【００３８】
フォトダイオード部および周辺回路部の金属配線ＡＬ３上と、アライメントマーク用金属膜ＡＬ３上とを覆うように、層間絶縁膜ＩＩ３上には層間絶縁膜ＩＩ４が形成されている。この層間絶縁膜ＩＩ４上にはパッシベーション膜ＰＡＳＦが形成されている。このパッシベーション膜ＰＡＳＦ上であって、フォトダイオードＰＴＯの真上には集光レンズＬＥＮＳが配置されている。この集光レンズＬＥＮＳは光を集光してフォトダイオードＰＴＯに照射するためのものである。
【００３９】
上記において、層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４はたとえばシリコン酸化膜よりなっており、金属材料よりなるストッパ膜ＡＬ１とはエッチング選択比（たとえばスルーホールＤＴＨ形成のための層間絶縁膜ＩＩ２、ＩＩ３のエッチング時におけるエッチング選択比）の異なる材料からなっている。
【００４０】
また、スルーホールＤＴＨの側壁は、層間絶縁膜ＩＩ３の上面からストッパ膜ＡＬ１に向かう方向において層間絶縁膜ＩＩ２と層間絶縁膜ＩＩ３との境界に段差を有しておらず連続した面をなしている。これにより図１０の断面においてスルーホールＤＴＨの側壁は層間絶縁膜ＩＩ３の上面からストッパ膜ＡＬ１の表面まで直線状に延びている。なお図示されないが、スルーホールＤＴＨの側壁や底壁にはバリアメタルが形成されてもよい。
【００４１】
なお、図１０の断面図における凹部ＭＫは、下側の幅が狭くなった形状（三角形状）を有している。しかし凹部ＣＡＶの幅（図１０における左右方向の寸法）が大きくなれば、図５、図７、図９の断面図に示すように下側の幅が上側の幅とほぼ等しくなる。
【００４２】
また図１０にはフォトダイオード部のフォトダイオードＰＴＯやスイッチング素子ＳＷＴＲ、周辺回路部の制御用トランジスタＣＴＲ、マーク部の凹部ＭＫが１つずつ図示されている。しかし実際にはたとえば図３に示す、分割された個々のチップ中に複数のフォトダイオードＰＴＯやスイッチング素子ＳＷＴＲなどが、互いに間隔をおいて配置されている。
【００４３】
次に図１０に示す、本実施の形態の半導体装置の製造方法について図１１〜図２３を用いて説明する。
【００４４】
図１１を参照して、まずシリコンやゲルマニウムなど、使用時に照射する光の波長に応じて異なる半導体材料からなる半導体基板ＳＵＢが準備される。半導体基板ＳＵＢの表面にはｎ-エピタキシャル成長層からなるｎ-領域ＮＴＲが形成される。そしてフォトダイオード部および周辺回路部にｐ型ウェル領域ＰＷＲ１、ＰＷＲ２が形成される。またフォトダイオード部と周辺回路部との境界部、および周辺回路部とマーク部との境界部にはフィールド酸化膜ＦＯが形成される。フィールド酸化膜ＦＯは、フォトダイオード部、周辺回路部、マーク部の形成領域間を電気的に分離するものである。
【００４５】
次にゲート絶縁膜ＧＩおよびゲート電極ＧＥが、所望の場所に形成される。具体的にはたとえば熱酸化処理法により、半導体基板ＳＵＢの主表面上にゲート絶縁膜が形成される。そのゲート絶縁膜上に、ゲート電極となるべき多結晶シリコン膜等が堆積される。その後、上記ゲート絶縁膜および多結晶シリコン等がパターニングされて、図１１に示す態様のゲート絶縁膜ＧＩおよびゲート電極ＧＥが形成される。
【００４６】
図１２を参照して、フォトダイオード部のｐ型ウェル領域ＰＷＲ１の内部に、通常の写真製版技術およびイオン注入技術を用いてｎ型不純物領域ＮＰＲが形成される。これにより、ｐ型ウェル領域ＰＷＲ１とｎ型不純物領域ＮＰＲよりなるフォトダイオードＰＴＯが形成される。
【００４７】
図１３を参照して、ｐ型ウェル領域ＰＷＲ１、ＰＷＲ２内の半導体基板ＳＵＢの表面に、通常の写真製版技術およびイオン注入技術を用いてＬＤＤとなるｎ型領域ＮＲが形成される。
【００４８】
図１４を参照して、半導体基板ＳＵＢの表面全面に、たとえばシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとが順に積層して堆積される。その後、通常の写真製版技術およびエッチング技術により、少なくともフォトダイオードＰＴＯ上を覆うようにシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとがパターニングされ、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる反射防止膜が形成される。
【００４９】
また、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとのエッチングにより、ゲート電極ＧＥの側壁には、反射防止膜の残渣としてシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる側壁絶縁層が形成される。
【００５０】
図１５を参照して、ｐ型ウェル領域ＰＷＲ１の所定の領域に、通常の写真製版技術およびイオン注入技術によりｐ+領域ＰＤＲが形成される。
【００５１】
図１６を参照して、フォトダイオード部および周辺回路部の所定の領域に、通常の写真製版技術およびイオン注入技術によりｎ型領域ＮＤＲが形成される。なおｎ型領域ＮＤＲはｎ型領域ＮＲよりも不純物濃度が高いｎ+領域である。
【００５２】
図１７を参照して、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。その後、当該層間絶縁膜ＩＩ１がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨される。さらに通常の写真製版技術およびエッチング技術により、ｎ型領域ＮＤＲやｐ型領域ＰＤＲに達するように層間絶縁膜ＩＩ１にコンタクトホールＣＨ１が形成される。
【００５３】
図１８を参照して、コンタクトホールＣＨ１の内部にたとえばタングステンよりなる導電膜Ｃ１が充填される。この処理においてはたとえばＣＶＤ法が用いられ、層間絶縁膜ＩＩ１上にもタングステンの薄膜が形成される。層間絶縁膜ＩＩ１上のタングステンの薄膜はＣＭＰにより除去される。この後、層間絶縁膜ＩＩ１上にたとえばアルミニウムからなる薄膜が、たとえばスパッタリングにより形成される。そして通常の写真製版技術およびエッチング技術により、フォトダイオード部および周辺回路部においては、たとえばアルミニウムからなる金属配線ＡＬ１が形成され、マーク部にはたとえばアルミニウムからなるストッパ膜ＡＬ１が形成される。
【００５４】
また、フォトダイオード部および周辺回路部の金属配線ＡＬ１は、コンタクトＣ１を通じてｎ型領域ＮＤＲ、ｐ型領域ＰＤＲに電気的に接続されるように形成される。
【００５５】
図１９を参照して、層間絶縁膜ＩＩ１、金属配線ＡＬ１、ストッパ膜ＡＬ１上に、層間絶縁膜ＩＩ２が形成され、所望の領域（金属配線ＡＬ１上）にスルーホールＴＨ１が形成される。層間絶縁膜ＩＩ２およびスルーホールＴＨ１は、上記の層間絶縁膜ＩＩ１やコンタクトホールＣＨ１と同様の手順により形成される。層間絶縁膜ＩＩ１と金属配線ＡＬ１とはエッチング選択比が互いに異なるため、上方から下方へ向かう層間絶縁膜ＩＩ１のエッチングは、金属配線ＡＬ１に達したところで終了させることが容易となる。
【００５６】
図２０を参照して、スルーホールＴＨ１の内部にたとえばタングステンよりなる導電層Ｔ１が充填される。この後、層間絶縁膜ＩＩ２上にたとえばアルミニウムからなる金属配線ＡＬ２のパターンが形成される。導電層Ｔ１と金属配線ＡＬ２とは、上記のコンタクトＣ１と金属配線ＡＬ１と同様の手順により形成される。なおマーク部には金属配線ＡＬ２は形成されない。
【００５７】
図２１を参照して、層間絶縁膜ＩＩ２や金属配線ＡＬ２上に、層間絶縁膜ＩＩ３が形成され、所望の領域（金属配線ＡＬ２上）にスルーホールＴＨ２が形成される。層間絶縁膜ＩＩ３およびスルーホールＴＨ２は、上記の層間絶縁膜ＩＩ２やスルーホールＴＨ１と同様の手順により形成される。
【００５８】
このとき、フォトダイオード部や周辺回路部には、層間絶縁膜ＩＩ３の最上面から金属配線ＡＬ２に達するようにスルーホールＴＨ２が形成される。これに対してマーク部においては、層間絶縁膜ＩＩ３の最上面からストッパ膜ＡＬ１に達するようにスルーホールＤＴＨが形成される。スルーホールＤＴＨは、層間絶縁膜ＩＩ２および層間絶縁膜ＩＩ３を貫通するようにエッチングすることにより形成される。層間絶縁膜ＩＩ２、ＩＩ３とストッパ膜ＡＬ１とはエッチング選択比が互いに異なるため、スルーホールＤＴＨ形成のためのエッチングをストッパ膜ＡＬ１に達したところで終了させることが容易となる。
【００５９】
図２２を参照して、スルーホールＴＨ２およびスルーホールＤＴＨ内を埋め込むように層間絶縁膜ＩＩ３上に、たとえばタングステンよりなる導電膜ＤＬが形成される。このスルーホールＤＴＨの開口径および深さのそれぞれは、スルーホールＴＨ２の開口径および深さより大きい。このため、導電膜ＤＬはスルーホールＴＨ２を完全に埋め込むが、スルーホールＤＴＨは完全に埋め込まずスルーホールＤＴＨの側壁および底壁に沿って形成される。この後、層間絶縁膜ＩＩ３の上面が露出するまで、導電膜ＤＬがＣＭＰにより研磨除去される。
【００６０】
図２３を参照して、上記のＣＭＰにより、スルーホールＴＨ２内に上記導電膜ＤＬよりなる導電膜Ｔ２が形成され、スルーホールＤＴＨ内に上記導電膜ＤＬよりなる導電膜ＤＴが形成される。導電層ＤＴはスルーホールＤＴＨの側壁および底壁に沿って形成され、上面に凹部ＣＡＶを有するように形成される。
【００６１】
このとき、スルーホールＤＴＨの内部に充填される導電膜ＤＴが、平面視における一部の領域において層間絶縁膜ＩＩ３の最上面まで充填しきれず、周囲より浅く充填される。その結果、凹部ＣＡＶ（第１の凹部）が形成されることになる。
【００６２】
導電膜ＤＴ、導電膜Ｔ２および層間絶縁膜ＩＩ３の上面上を覆うように金属膜ＡＬ３が形成される。この金属膜ＡＬ３の上面には、凹部ＣＡＶの真上において凹部（第２の凹部）ＭＫが形成される。この凹部ＭＫは、金属膜ＡＬ３をパターニングする時の写真製版工程においてフォトマスク（レチクル）を位置合わせするためのアライメントマークとして用いられる。
【００６３】
つまり、金属膜ＡＬ３のパターニングにおいては、まず金属膜ＡＬ３上にフォトレジスト（感光体）が塗布される。そして凹部ＭＫをアライメントマークとしてフォトマスクを位置合わせした後、フォトマスクを透過させた露光光を用いてフォトレジストの所定領域が露光される。この後、フォトレジストが現像されて所定の形状にパターニングされる。このパターニングされたフォトレジストをマスクとして金属膜ＡＬ３がエッチングされて所定の形状にパターニングされる。この後、フォトレジストはアッシングなどにより除去される。
【００６４】
上記の金属膜ＡＬ３のパターニングにより、フォトダイオード部および周辺回路部には、金属膜ＡＬ３より形成された金属配線ＡＬ３が形成され、マーク部には凹部ＭＫをもったアライメントマーク用金属膜ＡＬ３が導電膜ＤＴ上に残存される。
【００６５】
図２４を参照して、金属配線ＡＬ３およびアライメントマーク用金属膜ＡＬ３を覆うように層間絶縁膜ＩＩ３上に層間絶縁膜ＩＩ４が形成される。この層間絶縁膜ＩＩ４の上面がたとえばＣＭＰにより平坦化される。この後、層間絶縁膜ＩＩ４上に、たとえばＣＶＤ法によりシリコン窒化膜が堆積される。このシリコン窒化膜がパッシベーション膜ＰＡＳＦとなる。
【００６６】
最後にフォトダイオードＰＴＯの真上に集光レンズＬＥＮＳを設置することにより、図１０に示すイメージセンサが形成される。
【００６７】
次に、本実施の形態の作用効果について、図２５を参照しながら説明する。
図２５（Ａ）には、図１０に示す本実施の形態のマーク部の構成が示されている。スルーホールＤＴＨは層間絶縁膜ＩＩ２、ＩＩ３の２層を貫通するものである。図２５（Ｂ）には、比較例として層間絶縁膜ＩＩ３の１層のみを貫通するスルーホールＳＴＨが図示されている。図２５（Ｂ）に示す比較例はスルーホールＳＴＨが、層間絶縁膜ＩＩ３の１層のみを貫通することを除いて、図２５（Ａ）に示す本実施の形態の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００６８】
図２５（Ｂ）に示す比較例のスルーホールＳＴＨのように浅い孔は導電層ＤＴによって埋め込みやすい。このため、スルーホールＳＴＨを埋め込む導電層ＤＴの上面には凹部ＣＡＶが形成されにくい。このように導電層ＤＴ上面の凹部ＣＡＶがないか、もしくは小さくなる場合、その上に形成される金属膜ＡＬ３の上面にアライメントマークとなる凹部が形成されない。またはアライメントマーク用の凹部が形成されたとしてもその凹部は非常に小さく、アライメントマークに利用することは困難となる。
【００６９】
一方、図２５（Ａ）に示す実施の形態では、スルーホールＤＴＨが２つの層間絶縁膜ＩＩ２、ＩＩ３を貫通しており、深く形成されている。このためこのスルーホールＤＴＨは導電層ＤＴによって埋め込みにくく、導電層ＤＴの上面に大きな（深い）凹部ＣＡＶが形成されやすい。よって、導電層ＤＴ上に形成される金属膜ＡＬ３の上面にも、大きな凹部ＭＫが形成されやすい。凹部ＭＫが大きくなるためアライメントマークとして高い精度で利用することができる。
【００７０】
また本実施の形態では、スルーホールＤＴＨを層間絶縁膜２層分の厚みに対応した深さで形成することにより、比較例よりも深い凹部ＭＫを形成することができる。このため、凹部ＭＫの深さをアライメントマークとして必要な深さに保ちつつ、層間絶縁膜ＩＩ２、ＩＩ３の厚みを薄くすることで、フォトダイオードＰＴＯに入射される光の強度を向上させることが可能となる。
【００７１】
段差の大きい（深さの深い）鮮明な凹部ＭＫを形成できれば、後工程において当該凹部ＭＫをアライメントマークとして用いる、パターニングなどの処理を行なうことが容易になる。このことを図２６および図２７、および次の表１を参照しながら説明する。
【００７２】
【表１】
【００７３】
図２６および図２７において丸点線で囲んだ段差部分が凹部ＭＫである。図２６および図２７中に１〜４の番号を付した寸法が、表１中の１〜４の各項目の寸法に相当する。図２６に示す、アライメントマークとして使用可能なマークの各寸法は、表１中の「アライメント可能マーク」の欄に示す。また図２７に示す、アライメントマークとして使用不可能なマークの各寸法は、表１中の「アライメント不可能マーク」の欄に示す。
【００７４】
両者の比較により、アライメント可能なマークは、アライメント不可能なマークよりも段差（１）が大きく、スルーホール導電層全体の厚み（４）が大きいことがわかる。
【００７５】
なお、すべての膜がＣＭＰにより表面が完全に平坦になるように処理がなされるわけではないため、表１における１と２と３との和が必ずしも４に等しくなるとは限らない。
【００７６】
また本実施の形態ではスルーホールＤＴＨは、半導体基板ＳＵＢの表面まで達していないため、凹部ＭＫの径方向の厚みのばらつきが小さくなる。よってアライメント精度を向上させることができる。
【００７７】
また本実施の形態では、スルーホールＤＴＨの壁面が層間絶縁膜ＩＩ２と層間絶縁膜ＩＩ３との境界部において段差を有しておらず、層間絶縁膜ＩＩ３の上面から金属配線ＡＬ１まで連続した面を構成している。このため、その段差部で凹部ＭＫの径方向の厚みのばらつきが生じることもなく、良好なアライメント精度を得ることができる。
【００７８】
以上に述べた、マーク部のスルーホールＤＴＨを形成するためのストッパ膜ＡＬ１は１層目の金属配線ＡＬ１である。しかし図２８に示すように、スルーホールＤＴＨを形成するためのストッパ膜が、フォトダイオードＰＴＯにおける光の反射防止膜としてのシリコン窒化膜ＮＦと同一の膜であってもよい。反射防止膜の上部に形成されるシリコン窒化膜は層間絶縁膜（シリコン酸化膜など）とのエッチング選択比が高いためである。
【００７９】
図２８のイメージセンサは図１０のイメージセンサと比較して、マーク部のストッパ膜およびマークを作る層において異なっている。図２８の構成においては、マーク部のストッパ膜は上述のとおり、反射防止膜のシリコン窒化膜ＮＦである。また凹部ＭＫをつくる層は２層目の金属配線ＡＬ２と同じ層から分離して形成された金属膜ＡＬ２である。図２８のイメージセンサは、上記以外は図１０のイメージセンサとほぼ同じであるため、図２８において図１０と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８０】
図２８のイメージセンサにおけるストッパ膜は、フォトダイオードＰＴＯのシリコン窒化膜ＮＦと同一の層から分離して形成された膜である。したがって層間絶縁膜ＩＩ１の下にストッパ膜が配置されており、これに伴いスルーホールＤＴＨの最上部が層間絶縁膜ＩＩ２の最上部とほぼ等しくなっている。しかしたとえば図２９に示すように、図１０と同様に当該スルーホールＤＴＨの最上部が層間絶縁膜ＩＩ３の最上部とほぼ等しい高さにあってもよい。その場合は当該スルーホールＴＴＨが層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３の３層を貫通する構成となる。
【００８１】
あるいは図３０に示すように、ストッパ膜が、制御用トランジスタＣＴＲやスイッチング素子ＳＷＴＲのゲート電極ＧＥと同様の多結晶シリコンからなる薄膜であってもよい。多結晶シリコンは層間絶縁膜（シリコン酸化膜など）とのエッチング選択比が高いためである。なお図３０のイメージセンサは、上記以外は図１０のイメージセンサとほぼ同じである。
【００８２】
図３０のイメージセンサにおけるストッパ膜ＧＥは、制御用トランジスタＣＴＲやスイッチング素子ＳＷＴＲのゲート電極ＧＥと同一の層から分離して形成された膜である。したがって層間絶縁膜ＩＩ１の下にストッパ膜が配置されており、これに伴いスルーホールＤＴＨの最上部が層間絶縁膜ＩＩ２の最上部とほぼ等しくなっている。しかしたとえば図３１に示すように、図１０と同様に当該スルーホールＤＴＨの最上部が層間絶縁膜ＩＩ３の最上部とほぼ等しい高さにあってもよい。その場合は当該スルーホールＤＴＨが層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３の３層を貫通する構成となる。
【００８３】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、凹部ＭＫの形成される製造方法において異なっている。以下、本実施の形態における半導体装置（イメージセンサ）の製造方法について、図３２〜図３６を参照しながら説明する。
【００８４】
本実施の形態においても、上記の図１１〜図１８に示す工程については、実施の形態１と同様である。つまり半導体基板ＳＵＢの内部にフォトダイオードＰＴＯが形成され、半導体基板ＳＵＢの主表面上には金属配線ＡＬ１、ストッパ膜ＡＬ１などが形成される。
【００８５】
図３２に示す工程は、実施の形態１における図１９に示す工程に対して、マーク部にもスルーホールＳＴＨが形成される点において異なる。つまりマーク部の金属膜ＡＬ１をストッパ膜として、層間絶縁膜ＩＩを貫通するスルーホールＳＴＨ（孔）が形成される。
【００８６】
図３３を参照して、スルーホールＴＨ１およびスルーホールＳＴＨ内を埋め込むように層間絶縁膜ＩＩ２上に、たとえばタングステンよりなる導電膜Ｗａが形成される。導電膜ＷａはたとえばＣＶＤ法により形成される。この後、層間絶縁膜ＩＩ３の上面が露出するまで、導電膜ＷａがＣＭＰにより研磨除去される。
【００８７】
図３４を参照して、上記のＣＭＰにより、タングステンよりなる導電膜ＷａはスルーホールＴＨ１、ＳＴＨ内に残存されて、導電膜Ｗｂとなる。スルーホールＴＨ１、ＳＴＨの内部を埋め込む導電層Ｗｂの各々の上面はほぼ平坦となる。
【００８８】
図３５を参照して、特にスルーホールＴＨ１、ＳＴＨの内部のタングステン導電層Ｗｂの上面の一部の領域が、エッチバックにより選択的に除去される。この過程で、それぞれのタングステン導電層Ｗｂの上面が層間絶縁膜ＩＩ２の上面に対して下側に退行され、タングステン導電層Ｗｂの上面に凹部ＣＡＶが形成される。
【００８９】
そして図３６を参照に、層間絶縁膜ＩＩ２、タングステン導電層Ｗｂの上に、たとえばアルミニウムからなる金属薄膜ＡＬ２ａ（金属層）が、たとえばスパッタリングにより形成される。このとき、スルーホールＳＴＨ内の導電層Ｗｂの凹部ＣＡＶの真上に形成される金属薄膜ＡＬ２ａの上面には、アライメントマークとなる凹部ＭＫが形成される。以後は図示されないが、通常の写真製版技術およびエッチング技術により、金属薄膜ＡＬ２ａがパターニングされて金属配線が形成される。
【００９０】
このとき、金属薄膜ＡＬ２ａに形成された凹部ＭＫをアライメントマークとして用いることにより、金属薄膜ＡＬ２ａのパターニングのためのフォトマスクの位置合わせ（アライメント）が行なわれる。この金属薄膜ＡＬ２ａのパターンは、実施の形態１の金属膜ＡＬ３のパターニングとほぼ同じである。
【００９１】
その後においては実施の形態１と同様に層間絶縁膜ＩＩ３などが形成されることにより、最終的にイメージセンサが形成される。
【００９２】
図３２〜図３６において、上記以外は実施の形態１のイメージセンサとほぼ同じであるため、図３２〜図３６において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９３】
次に、本実施の形態の作用効果について説明する。
上述したように、たとえば１層の層間絶縁膜ＩＩ２に形成されたスルーホールＳＴＨ内に導電層Ｗｂを形成する場合、マーク部の導電層ＤＴ（Ｗｂ）が薄ければ、導電層Ｗｂの上面に凹部ＣＡＶが形成されないことがある。これは上述した図２５（Ｂ）に示す比較例のスルーホールＳＴＨのように浅い孔は導電層ＤＴによって埋め込みやすいためである。
【００９４】
そこで本実施の形態では、図３４および図３５に示すように導電層Ｗｂがエッチバックされることにより導電層Ｗｂの上面が選択的に除去される。これにより、導電層Ｗｂの上面が層間絶縁膜ＩＩ２の上面より後退して、導電層Ｗｂの上面に凹部ＣＡＶが形成される。これにより、スルーホールＳＴＨ内の導電層Ｗｂの上面にアライメントマーク用の凹部ＣＡＶが形成されるため、１層のみの層間絶縁膜ＩＩ２に形成されたスルーホールＳＴＨ内の導電層Ｗｂ上にも深いアライメント用凹部ＣＡＶを形成することが可能となる。よって、フォトダイオードＰＴＯ上の層間絶縁膜の厚みを薄くしてフォトダイオードＰＴＯの受光の感度を高めながら、良好なアライメント精度を得ることができる。
【００９５】
なお図３２〜図３６は、スルーホールＳＴＨ内の導電層ＤＴ（Ｗｂ）に対してエッチバックを行なう場合を図示している。しかしたとえば層間絶縁膜ＩＩ１や層間絶縁膜ＩＩ３に形成されるコンタクトホールやスルーホール内の導電層に対して同様の処理を行なっても、同様の効果を得ることができる。また図２９や図３１に示すような導電層ＤＴに対して同様の処理を行なってもよい。さらに、マーク部の導電層ＤＴのストッパ膜はアルミニウムからなる金属配線に限らず、図２８〜図２９に示す反射防止膜と同一の層が分離されたシリコン窒化膜ＮＦであってもよいし、図３０〜図３１に示すゲート電極ＧＥと同一の層が分離された薄膜であってもよい。
【００９６】
さらに本実施の形態においては、スルーホールＳＴＨの内部を埋める導電膜Ｗａが、通常のＣＶＤ法（成膜途中にスパッタを伴わない気相成長法）により形成されることが好ましい。このような孔内を埋め込む膜を、ＨＤＰ（High Density Plasma）−ＣＶＤ法と呼ばれる、ウェハにバイアスＲＦ（Radio Frequency）を印加することで成膜とスパッタとを同時に行なう気相成長法により形成することがある。この場合、導電膜Ｗａの上面に形成される凹部ＭＫの側壁が、半導体基板ＳＵＢの主表面に対して垂直になりにくくなる。つまり、凹部ＭＫの側壁は、導電膜Ｗａの上面から深さ方向に進むにつれて幅が狭くなり、断面において三角形状をなすようになる。このようになれば、凹部ＭＫの段差が不鮮明となり、アライメントマークとしての凹部ＭＫの精度が低くなる。
【００９７】
これに対して、成膜途中にスパッタを伴わない気相成長法によりスルーホールＳＴＨを導電膜Ｗａで埋め込めば、導電膜Ｗａの上面に形成される凹部ＭＫの側壁は、半導体基板ＳＵＢの主表面に垂直に形成されやすい。このため、凹部ＭＫの段差がより鮮明となり、アライメントマークとしての凹部ＭＫの精度が高くなる。
【００９８】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００９９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１００】
本発明は、光学変換素子を有する半導体装置およびその製造方法に特に有利に適用され得る。
【符号の説明】
【０１０１】
ＡＬ１，ＡＬ２，ＡＬ３ 金属配線、ＡＬ２ａ 金属薄膜、Ｃ１ コンタクト、ＣＡＶ 凹部、ＣＨ１ コンタクトホール、ＣＴＲ 制御用トランジスタ、ＤＬ，Ｗａ 導電膜、ＤＬＲ ダイシングライン領域、ＤＴ，Ｔ１，Ｔ２，Ｗｂ 導電層、ＤＴＨ，ＳＴＨ，ＴＨ１，ＴＨ２，ＴＴＨ スルーホール、ＦＯ フィールド酸化膜、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４ 層間絶縁膜、ＩＭＣ チップ領域、ＬＥＮＳ 集光レンズ、ＭＫ 凹部、ＮＤＲ，ＮＲ ｎ型領域、ＮＦ シリコン窒化膜、ＮＰＲ ソース／ドレイン領域、ＮＴＲ ｎ-領域、ＮＷＲ ｎ型ウェル領域、ＯＦ シリコン酸化膜、ＰＡＳＦ パッシベーション膜、ＰＣＲ，ＰＤＲ 形成領域、ＰＴＯ フォトダイオード、ＰＷＲ ｐ型ウェル領域、ＰＷＲ１，ＰＷＲ２ ｐ型ウェル領域、ＳＣ 半導体チップ、ＳＵＢ 半導体基板、ＳＷ 半導体ウェハ、ＳＷＴＲ 転送用トランジスタ。
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板内に形成された光電変換素子と、
前記半導体基板の前記主表面上に形成されたストッパ膜と、
前記ストッパ膜上および前記光電変換素子上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第１の金属配線と、
前記第１の金属配線上および前記光電変換素子上を覆うように形成された第２の層間絶縁膜とを備え、
前記第１および第２の層間絶縁膜を貫通して前記ストッパ膜に達するように前記第１および第２の層間絶縁膜に孔が形成されており、さらに
前記孔の側壁および底壁に沿って形成され、上面に第１の凹部を有する孔内導電層と、
前記孔内導電層および前記第２の層間絶縁膜上に形成され、かつ前記第１の凹部の真上の上面にアライメントマークとなる第２の凹部を有する第２の金属配線とを備えた、半導体装置。
【請求項２】
前記孔の前記側壁は、前記第２の層間絶縁膜の上面から前記ストッパ膜に向かう方向において前記第１の層間絶縁膜と前記第２の層間絶縁膜との境界に段差を有しておらず連続した面をなしている、請求項１に記載の半導体装置。
【請求項３】
前記ストッパ膜は、前記第１および第２の層間絶縁膜とはエッチング選択比の異なる材質よりなる膜である、請求項１または２に記載の半導体装置。
【請求項４】
前記ストッパ膜が、前記第１の金属配線の下層に形成された第３の金属配線である、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ストッパ膜が、前記光電変換素子の反射防止膜と同一の層から分離して形成された膜である、請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記ストッパ膜が、トランジスタのゲート電極と同一の層から分離して形成された膜である、請求項１〜３のいずれかに記載の半導体装置。
【請求項７】
主表面を有する半導体基板内に光電変換素子を形成する工程と、
前記半導体基板の前記主表面上に金属配線を形成する工程と、
前記金属配線上および前記光電変換素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記金属配線に達する孔を形成する工程と、
前記孔内を埋め込む導電層を形成する工程と、
前記層間絶縁膜の上面に対して前記導電層の上面を選択的に除去することにより、前記導電層の上面を前記層間絶縁膜の上面に対して退行させる工程と、
前記導電層の上面上および前記層間絶縁膜の上面上に金属層を形成し、前記導電層の真上に位置する前記金属層の上面にアライメントマークとなる凹部を形成する工程とを備えた、半導体装置の製造方法。
【請求項８】
前記孔内を埋め込む導電層を形成する工程は、
前記孔内を埋め込むとともに、前記層間絶縁膜上を覆うように前記導電層を成膜する工程と、
前記導電層を前記層間絶縁膜の上面が露出するまで化学機械的研磨法により研磨除去する工程と含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電層は、前記成膜途中にスパッタを伴わない気相成長法により形成される、請求項８に記載の半導体装置の製造方法。
【請求項１】
主表面を有する半導体基板と、
前記半導体基板内に形成された光電変換素子と、
前記半導体基板の前記主表面上に形成されたストッパ膜と、
前記ストッパ膜上および前記光電変換素子上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第１の金属配線と、
前記第１の金属配線上および前記光電変換素子上を覆うように形成された第２の層間絶縁膜とを備え、
前記第１および第２の層間絶縁膜を貫通して前記ストッパ膜に達するように前記第１および第２の層間絶縁膜に孔が形成されており、さらに
前記孔の側壁および底壁に沿って形成され、上面に第１の凹部を有する孔内導電層と、
前記孔内導電層および前記第２の層間絶縁膜上に形成され、かつ前記第１の凹部の真上の上面にアライメントマークとなる第２の凹部を有する第２の金属配線とを備えた、半導体装置。
【請求項２】
前記孔の前記側壁は、前記第２の層間絶縁膜の上面から前記ストッパ膜に向かう方向において前記第１の層間絶縁膜と前記第２の層間絶縁膜との境界に段差を有しておらず連続した面をなしている、請求項１に記載の半導体装置。
【請求項３】
前記ストッパ膜は、前記第１および第２の層間絶縁膜とはエッチング選択比の異なる材質よりなる膜である、請求項１または２に記載の半導体装置。
【請求項４】
前記ストッパ膜が、前記第１の金属配線の下層に形成された第３の金属配線である、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ストッパ膜が、前記光電変換素子の反射防止膜と同一の層から分離して形成された膜である、請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記ストッパ膜が、トランジスタのゲート電極と同一の層から分離して形成された膜である、請求項１〜３のいずれかに記載の半導体装置。
【請求項７】
主表面を有する半導体基板内に光電変換素子を形成する工程と、
前記半導体基板の前記主表面上に金属配線を形成する工程と、
前記金属配線上および前記光電変換素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記金属配線に達する孔を形成する工程と、
前記孔内を埋め込む導電層を形成する工程と、
前記層間絶縁膜の上面に対して前記導電層の上面を選択的に除去することにより、前記導電層の上面を前記層間絶縁膜の上面に対して退行させる工程と、
前記導電層の上面上および前記層間絶縁膜の上面上に金属層を形成し、前記導電層の真上に位置する前記金属層の上面にアライメントマークとなる凹部を形成する工程とを備えた、半導体装置の製造方法。
【請求項８】
前記孔内を埋め込む導電層を形成する工程は、
前記孔内を埋め込むとともに、前記層間絶縁膜上を覆うように前記導電層を成膜する工程と、
前記導電層を前記層間絶縁膜の上面が露出するまで化学機械的研磨法により研磨除去する工程と含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電層は、前記成膜途中にスパッタを伴わない気相成長法により形成される、請求項８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図２６】
【図２７】
【公開番号】特開２０１１−２３８６５２（Ｐ２０１１−２３８６５２Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１０−１０６３１７（Ｐ２０１０−１０６３１７）
【出願日】平成２２年５月６日（２０１０．５．６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２２年５月６日（２０１０．５．６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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