半導体装置の製造方法
【課題】バリアメタルがない場合であっても、配線の平坦性を向上させることができる半導体装置の製造方法を提供する。
【解決手段】本実施例の半導体装置の製造方法は、半導体基板1上に層間絶縁膜2を形成し、層間絶縁膜2上に金属を含むメタルマスク3を形成し、メタルマスク3および層間絶縁膜2の一部をエッチングして、メタルマスク3および層間絶縁膜2にパターン溝2aを形成し、パターン溝2a内を埋め込むように、層間絶縁膜2上に導電層5を形成し、パターン溝2a内に導電層5を残すように、層間絶縁膜2上の余剰の導電層5を研磨する。
【解決手段】本実施例の半導体装置の製造方法は、半導体基板1上に層間絶縁膜2を形成し、層間絶縁膜2上に金属を含むメタルマスク3を形成し、メタルマスク3および層間絶縁膜2の一部をエッチングして、メタルマスク3および層間絶縁膜2にパターン溝2aを形成し、パターン溝2a内を埋め込むように、層間絶縁膜2上に導電層5を形成し、パターン溝2a内に導電層5を残すように、層間絶縁膜2上の余剰の導電層5を研磨する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、ダマシンプロセスあるいはデュアルダマシンプロセスを採用する半導体装置の製造方法に関する。
【背景技術】
【0002】
銅(Cu)配線はアルミニウム(Al)系合金配線より低抵抗、低容量および高信頼性を与えることから、配線の寄生抵抗および寄生容量による回路遅延が支配的になる微細素子において重要性を増してきた。一般にはCuはAl系合金配線と異なりドライエッチングが容易ではない為、ダマシンプロセスが広く受け入れられている。ダマシンプロセスとは、例えばシリコン酸化膜(SiO2)などの層間絶縁膜に予め所定の溝を形成し、その溝に配線材料を埋め込み、その後、余剰の配線材料を化学機械研磨(CMP:Chemical Mechanical Polishing)法などにより除去することにより形成される配線のプロセスである。さらに接続孔(ヴィア)と配線溝(トレンチ)を形成後、一括して配線材料を埋め込み、余剰配線材料を除去するデュアルダマシン法も工程数、コストの削減に有効である(例えば特許文献1参照)。
【0003】
LSIの設計ルールの微細化に伴い、Cu配線の表面、グレイン境界における散乱、あるいはCuの絶縁膜への拡散防止として用いるバリアメタルの占める割合の増加等の影響に伴い、配線抵抗の急激な上昇が発生し、その結果デバイスの速度低下を招くのが問題となってくる。さらに、PVD法で成膜するバリアメタルはトレンチあるいはヴィアの上端でオーバーハング形状になるため、LSI設計ルールの微細化に伴い配線材料(通常Cu)を成膜する際にボイドを発生しやすいという問題点もある。
【0004】
これを解決する手段としては、バリアメタルの薄膜化、あるいはバリアメタルを用いないバリアレス構造にする方法が良く知られている。バリアメタルの薄膜化については、一般的に使用されているPVD法で成膜するバリアメタルを単純に薄膜化するほか、最近ではALD(Atomic Layer Deposition)法により成膜するバリアメタルが注目されている。また、バリアレス構造については、絶縁膜として例えばBCB(ベンゾシクロブテン)の様なCuの拡散係数が低い膜を用いる他、マグネシウム(Mg)、アルミニウム(Al)などの金属をCu中に混在させることによって配線抵抗の上昇を抑制しつつ、バリア性を向上させる方法が知られている(非特許文献1参照)。
【0005】
バリアレス構造化あるいはバリアメタルの薄膜化によってデバイスの配線抵抗を下げることは可能になるが、配線を形成する際のCMP工程において以下のような問題が発生する。以下では、バリアレス構造を例に説明する。
【0006】
図11(a)は、ダマシンあるいはデュアルダマシンプロセスにおけるCMP前の工程断面図である。図11(a)に示すように、基体101上の層間絶縁膜102には、配線溝が形成されており、当該配線溝を埋め込むように層間絶縁膜102上に銅などの導電層104が形成されている。通常、配線密度が低い領域の導電層104の盛り上がり量は高くなり、反対に配線密度が低い領域の導電層104の盛り上がり量は低くなる。
【0007】
その後、層間絶縁膜102上の余剰の導電層104を除去するため、導電層104のCMPが行われる。CMPは、余剰Cuを除去して導電層104の平坦化を行う第1ステップと、導電層104の平坦化を維持しつつ、導電層104および層間絶縁膜102の表面を除去する第2ステップから成り立つ。第2ステップでは、加工時に発生した配線の肩落ち部分を除去するため、導電層104、層間絶縁膜102の研磨レートが同程度になるスラリーを用い、平坦性を保ったまま所望の配線高さになるまで研磨するのが一般的である。
【特許文献1】特開平11−45887号公報
【非特許文献1】T. Usui et al.,“Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology Using Self-Formed MnSixOy Barrier Layer”, Proceeding of IEEE IITC,2005
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、バリアメタルがない場合には、研磨ストッパがないことから、第1ステップの研磨後において平坦な導電層104が得られず、パターン密度が低い領域では層間絶縁膜102および導電層104が過剰に研磨されてしまうエロージョンが発生する(図11(b)参照)。この状態で第2ステップの研磨を行っても、エロージョンは改善されないまま導電層104および層間絶縁膜102の表面が除去されることとなる(図11(c)参照)。
【0009】
エロージョンを抑制するため、第1ステップにおいて、層間絶縁膜102に対する導電層104の研磨選択比のさらに高いスラリーを用いることも考えられる。この場合の工程断面図を図12(a)〜図12(c)に示す。
【0010】
第1ステップにおいて、層間絶縁膜102に対する導電層104の研磨選択比のさらに高いスラリーを用いた場合には、パターン密度が低い領域においては層間絶縁膜102の表面から導電層104の表面が下がるディッシングが発生する(図12(b))。この状態で第2ステップの研磨を行っても、ディッシングは改善されないまま導電層104および層間絶縁膜102の表面が除去されることとなる(図12(c))。
【0011】
実際には、ウェーハ面内において上記のエロージョンおよびディッシングが同時に起こる。いずれにしても、バリアレス構造を採用する場合には、研磨ストッパがないことから、平坦性の高い配線を形成することが困難となる。上記の問題は、バリアメタルを薄膜化する場合においても同様に生じる。薄膜化したバリアメタルが研磨ストッパとして機能しなくなるからである。
【0012】
本発明は上記の事情に鑑みてなされたものであり、その目的は、バリアメタルがない場合であっても、配線の平坦性を向上させることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0013】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に金属を含むメタルマスクを形成する工程と、前記メタルマスクおよび前記層間絶縁膜の一部をエッチングして、前記メタルマスクおよび前記層間絶縁膜にパターン溝を形成する工程と、前記パターン溝内を埋め込むように、前記層間絶縁膜上に導電層を形成する工程と、前記パターン溝内に導電層を残すように、前記層間絶縁膜上の余剰の導電層を研磨する工程とを有する。
【0014】
上記の本発明では、メタルマスクおよび層間絶縁膜にパターン溝を形成すると、メタルマスクは層間絶縁膜のパターン溝以外の部位に残る。すなわち、メタルマスクは、層間絶縁膜の表面のうち、後に研磨される被研磨面上にのみ残る。
このため、層間絶縁膜のパターン溝内を導電層により直接埋め込み、パターン溝以外の層間絶縁膜上の導電層を研磨した場合であっても、当該メタルマスクが研磨ストッパとして作用する。この結果、バリアメタルのない配線が形成される。
【発明の効果】
【0015】
本発明によれば、バリアレス構造かつ配線の平坦性を向上させた半導体装置を製造することができる。これにより、配線の低抵抗化を実現することができ、処理速度の高速な半導体装置を製造することができる。
【発明を実施するための最良の形態】
【0016】
以下に、本発明の実施の形態について、図面を参照して説明する。
【実施例1】
【0017】
本発明の実施例1について、図1〜図2を参照して説明する。本発明の実施例1では、ダマシンプロセスに本発明を適用した例について説明する。
【0018】
図1(a)に示すように、基体1上に、例えば炭化シリコン酸化膜(SiOC)を150nm成膜して、第1層間絶縁膜2を形成する。基体1は、シリコン等の半導体基板にトランジスタ等が形成されたものであり、本発明の半導体基板に相当する。続いて、例えばタンタル膜(Ta)を例えば10nm成膜して、金属材料のメタルマスク3を形成する。炭化シリコン酸化膜の形成では、例えば平行平板型プラズマCVD装置を用い、その際にシリコン源のガスとしてメチルシラン(SiCH3)を用いた。また、タンタル膜は、例えば一般的なマグネトロンスパッタリング装置およびタンタルターゲットを用いて指向性スパッタリング法にて成膜する。ここでのメタルマスク3の膜厚は、導電層(Cu)のCMPのときに研磨ストップさせるのが目的なので、5nm以上にするのが望ましい。また、配線を形成するためのリソグラフィー工程の際に下層に対してアライメントをとるため、光が透過する膜厚以下に設定することが好ましい。この膜厚は、メタルマスク3の材料にもよるが望ましくは15nm以下にするのが良い。続いて、メタルマスク3上にリソグラフィ技術を用いて、配線パターンのレジストマスク21を形成する。
【0019】
図1(b)に示すように、配線パターンのレジストマスク21を用いて、メタルマスク(タンタル膜)3をドライエッチングする。続けて、第1層間絶縁膜2のドライエッチングを行ったのち、例えば酸素(O2)プラズマを用いたアッシングと薬液を用いた後洗浄により、レジストマスクとエッチング処理時の残留デポ物の除去をした。これにより、第1層間絶縁膜2およびメタルマスク3に、配線溝2aが形成される。ここでのメタルマスク3の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてハロゲン系のガスを用いることにより行うことができ、ここでは塩素(Cl2)を用いてバイアスパワーを800Wに設定して行った。また、第1層間絶縁膜2である炭化シリコン酸化膜の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン(C4F8)およびアルゴン(Ar)を用い、バイアスパワーを400Wに設定する。ガス流量比(C4F8:Ar)は1:4とし、基板温度は20℃と設定した。
【0020】
図1(c)に示すように、脱ガス処理を行った後、Cuを含む合金をスパッタリング法にて成膜して、配線材料(Cu)を電解めっき法で成膜するためのシード層4を形成する。ここでのシード層4の成膜では、配線溝2aにカバレッジ良く形成するため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。本実施例ではシード層4として、マンガン(Mn)を5%含むCuMnターゲットを用いて指向性スパッタリング法にて40nmのCuMn合金を成膜した。
続けて、電解めっき法あるいはスパッタリング法あるいはCVD法にて、導電層5としてCuを成膜したのち、300℃、15分の条件下でアニール処理をおこなった。なお本実施例では電解めっき法を用いた。このアニール工程において、第1層間絶縁膜2近傍に存在するシード層4中のMnが第1層間絶縁膜2中のシリコンと結合することにより、Cuに対してバリア性の高いMnSixOyバリア層(合金層)が自己整合的に形成され、従来使用されてきたタンタルなどのバリアメタルを用いなくても高性能なCu配線を形成することが出来る。また、このバリア層はCuシード層に数%程度しか含まれないため、Cu配線の抵抗上昇をほとんど発生させないというメリットもある。
【0021】
図2(a)に示すように、例えばCMP法により配線溝2a以外の余剰の導電層(Cu)5を除去する。CMPの第1ステップとして、メタルマスク3及び第1層間絶縁膜(炭化シリコン酸化膜)2に対して選択比のとれるシリカ系のスラリーを用いて余剰Cuの研磨を行う。一般的に導電層5は、密なパターンほどパターン上の盛り上がり量が高く、逆に疎なパターンでは低くなる(図1(c)参照)。しかし、本実施例で形成したダマシン構造は、最上層に金属材料からなるメタルマスク3が10nm成膜されている為、Cu配線のバリアメタルを有さない構造であってもメタルマスク3上で研磨を止めることが可能となり、即ち平坦性の良好な配線を形成する事が可能となる。
【0022】
図2(b)に示すように、CMPの第2ステップとして、メタルマスク3、第1層間絶縁膜(炭化シリコン酸化膜)2、及び導電層(Cu)5の研磨レートが全て等しくなるシリカ系のスラリーを用いて、第1層間絶縁膜2上の余剰のメタルマスク3を研磨する。ここで、メタルマスク3の研磨残りを抑制するために余剰に研磨を行うのだが(オーバー研磨)、メタルマスク3及び第1層間絶縁膜(炭化シリコン酸化膜)2、及び導電層(Cu)5の研磨レートが全て等しくなるシリカ系のスラリーを用いているために、CMPの第1ステップで形成された平坦性を維持したまま研磨が進行する。この結果、メタルマスク3の研磨残りが無く、且つ平坦性の良好な第1層配線M1を形成する事が可能となった。なお、ここでのオーバー研磨量は、最終的な第1層配線M1の高さが130nmになるよう調整した。
【0023】
実施例1のダマシン構造の形成では、配線溝2a以外の第1層間絶縁膜2上に10nmと厚いメタルマスク3を残すことが出来るため、CMPの際に平坦性良くメタルマスク3上で研磨を止めることが可能となり、配線の平坦性の悪化を抑制する事が可能となる。この結果、LSI設計ルールが微細化しても低抵抗、即ち高速な半導体装置を提供することができる。少なくとも本発明によって作製した半導体装置は従来のものよりも低抵抗、高速且つばらつきが少ない(平坦性がよい)特性が得られた。
【実施例2】
【0024】
実施例1はダマシンプロセスについての適用例だが、実施例2ではデュアルダマシンプロセスについての適用例を説明する。なお、下層配線として、例えば実施例1の工程を経て作製した配線構造を用いて説明する。
【0025】
図3(a)に示すように、所定の後処理の後、第1層配線M1上に、炭化シリコン膜(SiC)を例えば35nm成膜して、Cuの拡散防止膜6を形成する。拡散防止膜6は、Cuの酸化防止膜としても機能する。SiC膜は例えば平行平板型のプラズマCVD装置を用いて、メチルシラン(SiCH3)をシリコン源として、圧力を550Paとして成膜することができる。続けて、拡散防止膜6上に、例えば炭化シリコン酸化膜(SiOC)を300nm成膜して、第2層間絶縁膜7を形成する。炭化シリコン酸化膜は、例えば平行平板型プラズマCVD装置を用い、その際、シリコン源のガスとしてメチルシラン(SiCH3)を用いた。続いて、第2層間絶縁膜7上に、例えば100nm程度のシリコン酸化膜(SiO2)からなる絶縁膜8を形成する。続いて、絶縁膜8上に、例えばタンタル膜(Ta)を10nm成膜して、メタルマスク9を形成する。絶縁膜8としてのシリコン酸化膜は、例えば平行平板型プラズマCVD装置を用い、シリコン源のガスとしてモノシラン(SiH3)を用いた。また、タンタル膜は、例えば一般的なマグネトロンスパッタリング装置およびタンタルターゲットを用いた指向性スパッタリング法にて成膜する。ここでのタンタル膜の膜厚は、CuのCMPのときに研磨ストップさせるのが目的なので、5nm以上にするのが望ましい。また、配線を形成するためのリソグラフィー工程の際に下層に対してアライメントをとるため、光が透過する膜厚以下に設定することが好ましい。この膜厚は、メタルマスク9の材料にもよるが望ましくは15nm以下にするのが良い。続いて、リソグラフィ技術により、メタルマスク9上に接続孔パターンのレジストマスク22を形成する。
【0026】
図3(b)に示すように、接続孔パターンのレジストマスク22を用いて、ドライエッチング法により、メタルマスク(タンタル膜)9、絶縁膜(シリコン酸化膜)8、第2層間絶縁膜(炭化シリコン酸化膜)に接続孔7aを形成する。ここでのメタルマスク9の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてハロゲン系のガスを用いることにより行うことができ、ここでは塩素(Cl2)を用いてバイアスパワーを800Wに設定して行った。また、第2層間絶縁膜(炭化シリコン酸化膜)7と絶縁膜(シリコン酸化膜)8の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン(C4F8)、アルゴン(Ar)および酸素(O2)を用い、バイアスパワーを500Wに設定する。また、炭化シリコン酸化膜とシリコン酸化膜の加工レートが同一になるよう、ガス流量比(C4F8:Ar:O2)は1:4:2とし、基板温度は20℃と設定した。
【0027】
図4(a)に示すように、例えば酸素(O2)プラズマを用いたアッシングと薬液を用いた後洗浄により、レジストマスク22とエッチング処理時の残留デポ物の除去をした。
【0028】
図4(b)に示すように、メタルマスク9および拡散防止膜6上に、リソグラフィ技術により配線パターンのレジストマスク23を形成する。
【0029】
図5(a)に示すように、レジストマスク23を用いたドライエッチング法により、メタルマスク(タンタル膜)9、絶縁膜(シリコン酸化膜)8、第2層間絶縁膜(炭化シリコン酸化膜)7に配線溝7bを形成する。ここで炭化シリコン酸化膜のエッチング量は、接続孔7aの深さが135nmになるよう200nmの加工と設定した。ここでのメタルマスク9の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてハロゲン系のガスを用いることにより行うことができ、ここでは塩素(Cl2)を用いてバイアスパワーを800Wに設定して行った。また、第2層間絶縁膜(炭化シリコン酸化膜)7と絶縁膜(シリコン酸化膜)8の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン(C4F8)、アルゴン(Ar)および酸素(O2)を用い、バイアスパワーを500Wに設定する。また、炭化シリコン酸化膜とシリコン酸化膜の加工レートが同一になるよう、ガス流量比(C4F8:Ar:O2)は1:4:2とし、基板温度は20℃と設定した。
【0030】
図5(b)に示すように、例えば酸素(O2)プラズマを用いたアッシングと薬液を用いた後洗浄により、レジストマスク23とエッチング処理時の残留デポ物の除去をした。
【0031】
図6(a)に示すように、接続孔7a底部にある拡散防止膜(SiC膜)6をエッチングすることにより、第1層配線M1に繋がる接続孔7aが形成され、所定のデュアルダマシン加工が完了する。ここでのエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、例えばエッチングガスとしてジフルオルメタン(CH2F2)、酸素(O2)およびアルゴン(Ar)を用い、ガス流量比(CH2F2:O2:Ar)は2:1:5とし、バイアスパワーを100Wに設定する。
【0032】
図6(b)に示すように、脱ガス処理を行った後、Cuを含む合金をスパッタリング法にて成膜して、配線材料(Cu)を電解めっき法で成膜するためのシード層10を形成する。ここでのシード層10の成膜では、接続孔7aおよび配線溝7bにカバレッジ良く形成するため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。本実施例ではシード層10として、マンガン(Mn)を5%含むCuMnターゲットを用いて指向性スパッタリング法にて40nmのCuMn合金を成膜した。
【0033】
図7(a)に示すように、電解めっき法あるいはスパッタリング法あるいはCVD法にて、接続孔7aおよび配線溝7bを埋め込むように導電層11としてCuを成膜したのち、300℃、15分の条件下でアニール処理をおこなった。なお本実施例では電解めっき法を用いた。このアニール工程において、第2層間絶縁膜7近傍に存在するシード層10中のMnが第2層間絶縁膜7中のシリコンと結合することにより、Cuに対してバリア性の高いMnSixOyバリア層(合金層)が自己整合的に形成され、従来使用されてきたタンタルなどのバリアメタルを用いなくても高性能なCu配線を形成することが出来る。また、このバリア層はCuシード層に数%程度しか含まれないため、Cu配線の抵抗上昇をほとんど発生させないというメリットもある。
【0034】
図7(b)に示すように、例えばCMP法により接続孔7aおよび配線溝7b以外の余剰の導電層(Cu)11を除去する。CMPの第1ステップとして、メタルマスク9及び第2層間絶縁膜7に対して選択比のとれるシリカ系のスラリーを用いて余剰Cuの研磨を行う。一般的に導電層5は、密なパターンほどパターン上の盛り上がり量が高く、逆に疎なパターンでは低くなる(図7(a)参照)。しかし、本実施例で形成したデュアルダマシン構造は、最上層に金属材料からなるメタルマスク9が10nm成膜されている為、Cu配線のバリアメタルを有さない構造であってもメタルマスク9上で研磨を止めることが可能となり、即ち平坦性の良好な配線を形成する事が可能となる。
【0035】
図8に示すように、CMPの第2ステップとして、メタルマスク9、絶縁膜(シリコン酸化膜)8、第2層間絶縁膜(炭化シリコン酸化膜)7、及び導電層(Cu)11の研磨レートが全て等しくなるシリカ系のスラリーを用いて、第2層間絶縁膜7上の余剰のメタルマスク9を研磨する。配線溝7b内のシード層10および導電層11が第2層配線M2となり、接続孔7a内のシード層10および導電層11が第2層配線M2と第1層配線M1を接続するコンタクトCとなる。ここで、メタルマスク9の研磨残りを抑制するために余剰に研磨を行うのだが(オーバー研磨)、メタルマスク9及び第2層間絶縁膜(炭化シリコン酸化膜)、及び導電層(Cu)11の研磨レートが全て等しくなるシリカ系のスラリーを用いているために、CMPの第1ステップで形成された平坦性を維持したまま研磨が進行する。この結果、メタルマスク9の研磨残りが無く、且つ平坦性の良好な第2層配線M2を形成する事が可能となった。なお、ここでのオーバー研磨量は、最終的な第2層配線M2の高さが130nmになるよう調整した。
【0036】
実施例2のデュアルダマシン構造の形成では、接続孔7aおよび配線溝7b以外の第2層間絶縁膜7上に10nmと厚いメタルマスク9を残すことが出来るため、CMPの際に平坦性良くメタルマスク9上で研磨を止めることが可能となり、配線の平坦性の悪化を抑制する事が可能となる。その結果、LSI設計ルールが微細化しても低抵抗、即ち高速な半導体装置を提供することが可能になる。少なくとも本発明によって作製した半導体装置は従来のものよりも低抵抗、高速且つばらつきが少ない(平坦性がよい)特性が得られた。
【実施例3】
【0037】
本発明の実施例1,2は、バリアメタルを有さないダマシン構造あるいはデュアルダマシン構造の例について説明したが、薄膜のバリアメタルを用いたダマシン構造あるいはデュアルダマシン構造について本発明を適用することも可能である。このときの適用例について以下に説明する。なお、実施例3では、図6(a)に示す工程までは、実施例2と同じであるため、説明は省略する。
【0038】
図9(a)に示すように、脱ガス処理を行った後、例えばタンタル(Ta)膜を3nm成膜して、第2層間絶縁膜7へのCuの拡散を防止するバリアメタル12を形成する。この成膜は例えば一般的なマグネトロンスパッタリング装置およびTaターゲットを用いて指向性スパッタリング法にて成膜する。ここでのバリアメタル12の成膜では、接続孔7aおよび配線溝7b部分にカバレッジ良く形成するため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。
【0039】
図9(b)に示すように、CuあるいはCuを含む合金を電解めっき法あるいはスパッタリング法あるいはCVD法にて成膜して、接続孔7aおよび配線溝7bを埋め込む導電層13を形成する。当該工程において、実施例1、2と同様のシード層を形成した後に、導電層13を形成してもよい。
【0040】
図10(a)に示すように、例えばCMP法により、接続孔7aおよび配線溝7b以外に堆積した余剰の導電層13を除去する。CMPの第1ステップとして、バリアメタル(Ta)12及び絶縁膜8(シリコン酸化膜)に対して選択比のとれるシリカ系のスラリーを用いて余剰の導電層(Cu)13の研磨を行う。一般的に導電層13は、密なパターンほどパターン上の盛り上がり量が高く、逆に疎なパターンでは低くなる(図9(b))。そのため、ウェーハ面内の全てのパターンで余剰Cuを研磨する際に、疎なパターンほどバリアメタル12の研磨量は増加し、バリアメタル12に対する研磨選択比が高いスラリーを用いても第1ステップの段階でバリアメタル12を全て研磨してしまうおそれがある。この結果、最終的な配線高さの均一性が悪くなる。LSIの微細化に伴い、バリアメタル12の膜厚は薄膜化していくため、この問題はさらに深刻なものになる。しかし、本実施例で形成したデュアルダマシン構造は、最上層にメタルマスク9が10nm成膜されている為、バリアメタル12が3nmと薄くても、メタルマスク9上で研磨を止めることが可能となり、即ち平坦性の良好な状態を形成する事が可能となる。
【0041】
図10(b)に示すように、CMPの第2ステップとして、バリアメタル(Ta)12、メタルマスク9、絶縁膜(シリコン酸化膜)8、第2層間絶縁膜(炭化シリコン酸化膜)7、及び導電層(Cu)13の研磨レートが全て等しくなるシリカ系のスラリーを用いて、第2層間絶縁膜7上の余剰のメタルマスク9およびバリアメタル12を研磨する。ここで、メタルマスク9およびバリアメタル12の研磨残りを抑制するために余剰に研磨を行うのだが(オーバー研磨)、バリアメタル12、メタルマスク9、絶縁膜8、第2層間絶縁膜7、及び導電層(Cu)13の研磨レートが全て等しくなるシリカ系のスラリーを用いているために、CMPの第1ステップで形成された平坦性を維持したまま研磨が進行するために、メタルマスク9の研磨残りが無く、且つ平坦性の良好なCu配線を形成する事が可能となった。なお、ここでのオーバー研磨量は、最終的な第2層配線M2の高さが130nmになるよう調整した。
【0042】
実施例3では、接続孔7aおよび配線溝7b内には薄いバリアメタル12を有し、接続孔7aおよび配線溝7b以外には厚いメタルマスク9を有する構造を形成することができることから、導電層13のCMPの際に平坦性良くメタルマスク9上で研磨を止めることが可能となり、配線の平坦性の悪化を抑制する事が可能となる。この結果、LSI設計ルールが微細化しても低抵抗、即ち高速な半導体装置を提供することが可能になる。少なくとも本実施例によって作製した半導体装置は従来のものよりも低抵抗、高速且つばらつきが少ない(平坦性がよい)特性が得られた。
【0043】
本発明は、上記の実施形態の説明に限定されない。
メタルマスク3,9は、上記した膜種、膜厚、製法に限定されることはなく、例えば、Pd,Ni,Co,W,Ta,Ti,Ru,Au,Ag,Al,Mn,Mg,Ge,Zr,Crあるいはこれら金属が含まれる合金、あるいは窒化物、あるいはこれら金属、合金、窒化物を複数組み合わせた多層金属膜を適用してもよい。
【0044】
また、第1層間絶縁膜2および第2層間絶縁膜7として炭化シリコン酸化膜を用いた実施例を説明したが、適用できる絶縁膜は炭化シリコン酸化膜のみならず、半導体装置で用いるあらゆる絶縁膜に対して適用出来るのはいうまでもない。例えば、シリコン酸化膜(SiO2)、スピンコート法により形成されるメチルシルセスキオキサン(MSQ)膜やハイドロゲンシルセキオサン(HSQ)膜、あるいはポリアリルエーテル膜、ポリアリレンエーテル膜、アモルファスカーボン膜、ポリテトラトラフロロエチレン膜等の有機膜、さらには上記膜を多孔質(ポーラス)化させた膜でも問題ない。
【0045】
実施例2,3において、接続孔7aの形成用の層間絶縁膜と、配線溝7bの形成用の層間絶縁膜を変えたいわゆるハイブリッド構造の配線構造を採用することもできる。また、デュアルダマシン構造の形成方法も、本実施例で説明したものは一例であり、あらゆる形成方法に対しても本発明は適用する事ができる。
【0046】
実施例1,2に記載のシード層4,10の材料は、上記した膜種、含有率に限定されることなく、例えばPd,Ni,Co,W,Ta,Ti,Ru,Au,Ag,Al,Mn,Mg,Ge,Zr,Crあるいはこれら金属が含まれる合金、あるいは窒化物、あるいはこれら金属、合金および窒化物を複数組み合わせた材料を適用してもよい。また、金属材料の含有率も、最終的な銅配線の抵抗値が許す限り多くしても問題ない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【0047】
【図1】実施例1の半導体装置の製造における工程断面図である。
【図2】実施例1の半導体装置の製造における工程断面図である。
【図3】実施例2の半導体装置の製造における工程断面図である。
【図4】実施例2の半導体装置の製造における工程断面図である。
【図5】実施例2の半導体装置の製造における工程断面図である。
【図6】実施例2の半導体装置の製造における工程断面図である。
【図7】実施例2の半導体装置の製造における工程断面図である。
【図8】実施例2の半導体装置の製造における工程断面図である。
【図9】実施例3の半導体装置の製造における工程断面図である。
【図10】実施例3の半導体装置の製造における工程断面図である。
【図11】従来例の半導体装置の製造における問題点を説明するための工程断面図である。
【図12】従来例の半導体装置の製造における問題点を説明するための工程断面図である。
【符号の説明】
【0048】
1…基体、2…第1層間絶縁膜、2a…配線溝、3…メタルマスク、4…シード層、5…導電層、6…拡散防止膜、7…第2層間絶縁膜、7a…接続孔、7b…配線溝、8…絶縁膜、9…メタルマスク、10…シード層、11…導電層、12…バリアメタル、13…導電層、21,22,23…レジストマスク、101…基体、102…層間絶縁膜、103…バリアメタル、104…導電層、M1…第1層配線、M2…第2層配線、C…コンタクト
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、ダマシンプロセスあるいはデュアルダマシンプロセスを採用する半導体装置の製造方法に関する。
【背景技術】
【0002】
銅(Cu)配線はアルミニウム(Al)系合金配線より低抵抗、低容量および高信頼性を与えることから、配線の寄生抵抗および寄生容量による回路遅延が支配的になる微細素子において重要性を増してきた。一般にはCuはAl系合金配線と異なりドライエッチングが容易ではない為、ダマシンプロセスが広く受け入れられている。ダマシンプロセスとは、例えばシリコン酸化膜(SiO2)などの層間絶縁膜に予め所定の溝を形成し、その溝に配線材料を埋め込み、その後、余剰の配線材料を化学機械研磨(CMP:Chemical Mechanical Polishing)法などにより除去することにより形成される配線のプロセスである。さらに接続孔(ヴィア)と配線溝(トレンチ)を形成後、一括して配線材料を埋め込み、余剰配線材料を除去するデュアルダマシン法も工程数、コストの削減に有効である(例えば特許文献1参照)。
【0003】
LSIの設計ルールの微細化に伴い、Cu配線の表面、グレイン境界における散乱、あるいはCuの絶縁膜への拡散防止として用いるバリアメタルの占める割合の増加等の影響に伴い、配線抵抗の急激な上昇が発生し、その結果デバイスの速度低下を招くのが問題となってくる。さらに、PVD法で成膜するバリアメタルはトレンチあるいはヴィアの上端でオーバーハング形状になるため、LSI設計ルールの微細化に伴い配線材料(通常Cu)を成膜する際にボイドを発生しやすいという問題点もある。
【0004】
これを解決する手段としては、バリアメタルの薄膜化、あるいはバリアメタルを用いないバリアレス構造にする方法が良く知られている。バリアメタルの薄膜化については、一般的に使用されているPVD法で成膜するバリアメタルを単純に薄膜化するほか、最近ではALD(Atomic Layer Deposition)法により成膜するバリアメタルが注目されている。また、バリアレス構造については、絶縁膜として例えばBCB(ベンゾシクロブテン)の様なCuの拡散係数が低い膜を用いる他、マグネシウム(Mg)、アルミニウム(Al)などの金属をCu中に混在させることによって配線抵抗の上昇を抑制しつつ、バリア性を向上させる方法が知られている(非特許文献1参照)。
【0005】
バリアレス構造化あるいはバリアメタルの薄膜化によってデバイスの配線抵抗を下げることは可能になるが、配線を形成する際のCMP工程において以下のような問題が発生する。以下では、バリアレス構造を例に説明する。
【0006】
図11(a)は、ダマシンあるいはデュアルダマシンプロセスにおけるCMP前の工程断面図である。図11(a)に示すように、基体101上の層間絶縁膜102には、配線溝が形成されており、当該配線溝を埋め込むように層間絶縁膜102上に銅などの導電層104が形成されている。通常、配線密度が低い領域の導電層104の盛り上がり量は高くなり、反対に配線密度が低い領域の導電層104の盛り上がり量は低くなる。
【0007】
その後、層間絶縁膜102上の余剰の導電層104を除去するため、導電層104のCMPが行われる。CMPは、余剰Cuを除去して導電層104の平坦化を行う第1ステップと、導電層104の平坦化を維持しつつ、導電層104および層間絶縁膜102の表面を除去する第2ステップから成り立つ。第2ステップでは、加工時に発生した配線の肩落ち部分を除去するため、導電層104、層間絶縁膜102の研磨レートが同程度になるスラリーを用い、平坦性を保ったまま所望の配線高さになるまで研磨するのが一般的である。
【特許文献1】特開平11−45887号公報
【非特許文献1】T. Usui et al.,“Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology Using Self-Formed MnSixOy Barrier Layer”, Proceeding of IEEE IITC,2005
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、バリアメタルがない場合には、研磨ストッパがないことから、第1ステップの研磨後において平坦な導電層104が得られず、パターン密度が低い領域では層間絶縁膜102および導電層104が過剰に研磨されてしまうエロージョンが発生する(図11(b)参照)。この状態で第2ステップの研磨を行っても、エロージョンは改善されないまま導電層104および層間絶縁膜102の表面が除去されることとなる(図11(c)参照)。
【0009】
エロージョンを抑制するため、第1ステップにおいて、層間絶縁膜102に対する導電層104の研磨選択比のさらに高いスラリーを用いることも考えられる。この場合の工程断面図を図12(a)〜図12(c)に示す。
【0010】
第1ステップにおいて、層間絶縁膜102に対する導電層104の研磨選択比のさらに高いスラリーを用いた場合には、パターン密度が低い領域においては層間絶縁膜102の表面から導電層104の表面が下がるディッシングが発生する(図12(b))。この状態で第2ステップの研磨を行っても、ディッシングは改善されないまま導電層104および層間絶縁膜102の表面が除去されることとなる(図12(c))。
【0011】
実際には、ウェーハ面内において上記のエロージョンおよびディッシングが同時に起こる。いずれにしても、バリアレス構造を採用する場合には、研磨ストッパがないことから、平坦性の高い配線を形成することが困難となる。上記の問題は、バリアメタルを薄膜化する場合においても同様に生じる。薄膜化したバリアメタルが研磨ストッパとして機能しなくなるからである。
【0012】
本発明は上記の事情に鑑みてなされたものであり、その目的は、バリアメタルがない場合であっても、配線の平坦性を向上させることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0013】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に金属を含むメタルマスクを形成する工程と、前記メタルマスクおよび前記層間絶縁膜の一部をエッチングして、前記メタルマスクおよび前記層間絶縁膜にパターン溝を形成する工程と、前記パターン溝内を埋め込むように、前記層間絶縁膜上に導電層を形成する工程と、前記パターン溝内に導電層を残すように、前記層間絶縁膜上の余剰の導電層を研磨する工程とを有する。
【0014】
上記の本発明では、メタルマスクおよび層間絶縁膜にパターン溝を形成すると、メタルマスクは層間絶縁膜のパターン溝以外の部位に残る。すなわち、メタルマスクは、層間絶縁膜の表面のうち、後に研磨される被研磨面上にのみ残る。
このため、層間絶縁膜のパターン溝内を導電層により直接埋め込み、パターン溝以外の層間絶縁膜上の導電層を研磨した場合であっても、当該メタルマスクが研磨ストッパとして作用する。この結果、バリアメタルのない配線が形成される。
【発明の効果】
【0015】
本発明によれば、バリアレス構造かつ配線の平坦性を向上させた半導体装置を製造することができる。これにより、配線の低抵抗化を実現することができ、処理速度の高速な半導体装置を製造することができる。
【発明を実施するための最良の形態】
【0016】
以下に、本発明の実施の形態について、図面を参照して説明する。
【実施例1】
【0017】
本発明の実施例1について、図1〜図2を参照して説明する。本発明の実施例1では、ダマシンプロセスに本発明を適用した例について説明する。
【0018】
図1(a)に示すように、基体1上に、例えば炭化シリコン酸化膜(SiOC)を150nm成膜して、第1層間絶縁膜2を形成する。基体1は、シリコン等の半導体基板にトランジスタ等が形成されたものであり、本発明の半導体基板に相当する。続いて、例えばタンタル膜(Ta)を例えば10nm成膜して、金属材料のメタルマスク3を形成する。炭化シリコン酸化膜の形成では、例えば平行平板型プラズマCVD装置を用い、その際にシリコン源のガスとしてメチルシラン(SiCH3)を用いた。また、タンタル膜は、例えば一般的なマグネトロンスパッタリング装置およびタンタルターゲットを用いて指向性スパッタリング法にて成膜する。ここでのメタルマスク3の膜厚は、導電層(Cu)のCMPのときに研磨ストップさせるのが目的なので、5nm以上にするのが望ましい。また、配線を形成するためのリソグラフィー工程の際に下層に対してアライメントをとるため、光が透過する膜厚以下に設定することが好ましい。この膜厚は、メタルマスク3の材料にもよるが望ましくは15nm以下にするのが良い。続いて、メタルマスク3上にリソグラフィ技術を用いて、配線パターンのレジストマスク21を形成する。
【0019】
図1(b)に示すように、配線パターンのレジストマスク21を用いて、メタルマスク(タンタル膜)3をドライエッチングする。続けて、第1層間絶縁膜2のドライエッチングを行ったのち、例えば酸素(O2)プラズマを用いたアッシングと薬液を用いた後洗浄により、レジストマスクとエッチング処理時の残留デポ物の除去をした。これにより、第1層間絶縁膜2およびメタルマスク3に、配線溝2aが形成される。ここでのメタルマスク3の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてハロゲン系のガスを用いることにより行うことができ、ここでは塩素(Cl2)を用いてバイアスパワーを800Wに設定して行った。また、第1層間絶縁膜2である炭化シリコン酸化膜の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン(C4F8)およびアルゴン(Ar)を用い、バイアスパワーを400Wに設定する。ガス流量比(C4F8:Ar)は1:4とし、基板温度は20℃と設定した。
【0020】
図1(c)に示すように、脱ガス処理を行った後、Cuを含む合金をスパッタリング法にて成膜して、配線材料(Cu)を電解めっき法で成膜するためのシード層4を形成する。ここでのシード層4の成膜では、配線溝2aにカバレッジ良く形成するため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。本実施例ではシード層4として、マンガン(Mn)を5%含むCuMnターゲットを用いて指向性スパッタリング法にて40nmのCuMn合金を成膜した。
続けて、電解めっき法あるいはスパッタリング法あるいはCVD法にて、導電層5としてCuを成膜したのち、300℃、15分の条件下でアニール処理をおこなった。なお本実施例では電解めっき法を用いた。このアニール工程において、第1層間絶縁膜2近傍に存在するシード層4中のMnが第1層間絶縁膜2中のシリコンと結合することにより、Cuに対してバリア性の高いMnSixOyバリア層(合金層)が自己整合的に形成され、従来使用されてきたタンタルなどのバリアメタルを用いなくても高性能なCu配線を形成することが出来る。また、このバリア層はCuシード層に数%程度しか含まれないため、Cu配線の抵抗上昇をほとんど発生させないというメリットもある。
【0021】
図2(a)に示すように、例えばCMP法により配線溝2a以外の余剰の導電層(Cu)5を除去する。CMPの第1ステップとして、メタルマスク3及び第1層間絶縁膜(炭化シリコン酸化膜)2に対して選択比のとれるシリカ系のスラリーを用いて余剰Cuの研磨を行う。一般的に導電層5は、密なパターンほどパターン上の盛り上がり量が高く、逆に疎なパターンでは低くなる(図1(c)参照)。しかし、本実施例で形成したダマシン構造は、最上層に金属材料からなるメタルマスク3が10nm成膜されている為、Cu配線のバリアメタルを有さない構造であってもメタルマスク3上で研磨を止めることが可能となり、即ち平坦性の良好な配線を形成する事が可能となる。
【0022】
図2(b)に示すように、CMPの第2ステップとして、メタルマスク3、第1層間絶縁膜(炭化シリコン酸化膜)2、及び導電層(Cu)5の研磨レートが全て等しくなるシリカ系のスラリーを用いて、第1層間絶縁膜2上の余剰のメタルマスク3を研磨する。ここで、メタルマスク3の研磨残りを抑制するために余剰に研磨を行うのだが(オーバー研磨)、メタルマスク3及び第1層間絶縁膜(炭化シリコン酸化膜)2、及び導電層(Cu)5の研磨レートが全て等しくなるシリカ系のスラリーを用いているために、CMPの第1ステップで形成された平坦性を維持したまま研磨が進行する。この結果、メタルマスク3の研磨残りが無く、且つ平坦性の良好な第1層配線M1を形成する事が可能となった。なお、ここでのオーバー研磨量は、最終的な第1層配線M1の高さが130nmになるよう調整した。
【0023】
実施例1のダマシン構造の形成では、配線溝2a以外の第1層間絶縁膜2上に10nmと厚いメタルマスク3を残すことが出来るため、CMPの際に平坦性良くメタルマスク3上で研磨を止めることが可能となり、配線の平坦性の悪化を抑制する事が可能となる。この結果、LSI設計ルールが微細化しても低抵抗、即ち高速な半導体装置を提供することができる。少なくとも本発明によって作製した半導体装置は従来のものよりも低抵抗、高速且つばらつきが少ない(平坦性がよい)特性が得られた。
【実施例2】
【0024】
実施例1はダマシンプロセスについての適用例だが、実施例2ではデュアルダマシンプロセスについての適用例を説明する。なお、下層配線として、例えば実施例1の工程を経て作製した配線構造を用いて説明する。
【0025】
図3(a)に示すように、所定の後処理の後、第1層配線M1上に、炭化シリコン膜(SiC)を例えば35nm成膜して、Cuの拡散防止膜6を形成する。拡散防止膜6は、Cuの酸化防止膜としても機能する。SiC膜は例えば平行平板型のプラズマCVD装置を用いて、メチルシラン(SiCH3)をシリコン源として、圧力を550Paとして成膜することができる。続けて、拡散防止膜6上に、例えば炭化シリコン酸化膜(SiOC)を300nm成膜して、第2層間絶縁膜7を形成する。炭化シリコン酸化膜は、例えば平行平板型プラズマCVD装置を用い、その際、シリコン源のガスとしてメチルシラン(SiCH3)を用いた。続いて、第2層間絶縁膜7上に、例えば100nm程度のシリコン酸化膜(SiO2)からなる絶縁膜8を形成する。続いて、絶縁膜8上に、例えばタンタル膜(Ta)を10nm成膜して、メタルマスク9を形成する。絶縁膜8としてのシリコン酸化膜は、例えば平行平板型プラズマCVD装置を用い、シリコン源のガスとしてモノシラン(SiH3)を用いた。また、タンタル膜は、例えば一般的なマグネトロンスパッタリング装置およびタンタルターゲットを用いた指向性スパッタリング法にて成膜する。ここでのタンタル膜の膜厚は、CuのCMPのときに研磨ストップさせるのが目的なので、5nm以上にするのが望ましい。また、配線を形成するためのリソグラフィー工程の際に下層に対してアライメントをとるため、光が透過する膜厚以下に設定することが好ましい。この膜厚は、メタルマスク9の材料にもよるが望ましくは15nm以下にするのが良い。続いて、リソグラフィ技術により、メタルマスク9上に接続孔パターンのレジストマスク22を形成する。
【0026】
図3(b)に示すように、接続孔パターンのレジストマスク22を用いて、ドライエッチング法により、メタルマスク(タンタル膜)9、絶縁膜(シリコン酸化膜)8、第2層間絶縁膜(炭化シリコン酸化膜)に接続孔7aを形成する。ここでのメタルマスク9の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてハロゲン系のガスを用いることにより行うことができ、ここでは塩素(Cl2)を用いてバイアスパワーを800Wに設定して行った。また、第2層間絶縁膜(炭化シリコン酸化膜)7と絶縁膜(シリコン酸化膜)8の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン(C4F8)、アルゴン(Ar)および酸素(O2)を用い、バイアスパワーを500Wに設定する。また、炭化シリコン酸化膜とシリコン酸化膜の加工レートが同一になるよう、ガス流量比(C4F8:Ar:O2)は1:4:2とし、基板温度は20℃と設定した。
【0027】
図4(a)に示すように、例えば酸素(O2)プラズマを用いたアッシングと薬液を用いた後洗浄により、レジストマスク22とエッチング処理時の残留デポ物の除去をした。
【0028】
図4(b)に示すように、メタルマスク9および拡散防止膜6上に、リソグラフィ技術により配線パターンのレジストマスク23を形成する。
【0029】
図5(a)に示すように、レジストマスク23を用いたドライエッチング法により、メタルマスク(タンタル膜)9、絶縁膜(シリコン酸化膜)8、第2層間絶縁膜(炭化シリコン酸化膜)7に配線溝7bを形成する。ここで炭化シリコン酸化膜のエッチング量は、接続孔7aの深さが135nmになるよう200nmの加工と設定した。ここでのメタルマスク9の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてハロゲン系のガスを用いることにより行うことができ、ここでは塩素(Cl2)を用いてバイアスパワーを800Wに設定して行った。また、第2層間絶縁膜(炭化シリコン酸化膜)7と絶縁膜(シリコン酸化膜)8の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン(C4F8)、アルゴン(Ar)および酸素(O2)を用い、バイアスパワーを500Wに設定する。また、炭化シリコン酸化膜とシリコン酸化膜の加工レートが同一になるよう、ガス流量比(C4F8:Ar:O2)は1:4:2とし、基板温度は20℃と設定した。
【0030】
図5(b)に示すように、例えば酸素(O2)プラズマを用いたアッシングと薬液を用いた後洗浄により、レジストマスク23とエッチング処理時の残留デポ物の除去をした。
【0031】
図6(a)に示すように、接続孔7a底部にある拡散防止膜(SiC膜)6をエッチングすることにより、第1層配線M1に繋がる接続孔7aが形成され、所定のデュアルダマシン加工が完了する。ここでのエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、例えばエッチングガスとしてジフルオルメタン(CH2F2)、酸素(O2)およびアルゴン(Ar)を用い、ガス流量比(CH2F2:O2:Ar)は2:1:5とし、バイアスパワーを100Wに設定する。
【0032】
図6(b)に示すように、脱ガス処理を行った後、Cuを含む合金をスパッタリング法にて成膜して、配線材料(Cu)を電解めっき法で成膜するためのシード層10を形成する。ここでのシード層10の成膜では、接続孔7aおよび配線溝7bにカバレッジ良く形成するため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。本実施例ではシード層10として、マンガン(Mn)を5%含むCuMnターゲットを用いて指向性スパッタリング法にて40nmのCuMn合金を成膜した。
【0033】
図7(a)に示すように、電解めっき法あるいはスパッタリング法あるいはCVD法にて、接続孔7aおよび配線溝7bを埋め込むように導電層11としてCuを成膜したのち、300℃、15分の条件下でアニール処理をおこなった。なお本実施例では電解めっき法を用いた。このアニール工程において、第2層間絶縁膜7近傍に存在するシード層10中のMnが第2層間絶縁膜7中のシリコンと結合することにより、Cuに対してバリア性の高いMnSixOyバリア層(合金層)が自己整合的に形成され、従来使用されてきたタンタルなどのバリアメタルを用いなくても高性能なCu配線を形成することが出来る。また、このバリア層はCuシード層に数%程度しか含まれないため、Cu配線の抵抗上昇をほとんど発生させないというメリットもある。
【0034】
図7(b)に示すように、例えばCMP法により接続孔7aおよび配線溝7b以外の余剰の導電層(Cu)11を除去する。CMPの第1ステップとして、メタルマスク9及び第2層間絶縁膜7に対して選択比のとれるシリカ系のスラリーを用いて余剰Cuの研磨を行う。一般的に導電層5は、密なパターンほどパターン上の盛り上がり量が高く、逆に疎なパターンでは低くなる(図7(a)参照)。しかし、本実施例で形成したデュアルダマシン構造は、最上層に金属材料からなるメタルマスク9が10nm成膜されている為、Cu配線のバリアメタルを有さない構造であってもメタルマスク9上で研磨を止めることが可能となり、即ち平坦性の良好な配線を形成する事が可能となる。
【0035】
図8に示すように、CMPの第2ステップとして、メタルマスク9、絶縁膜(シリコン酸化膜)8、第2層間絶縁膜(炭化シリコン酸化膜)7、及び導電層(Cu)11の研磨レートが全て等しくなるシリカ系のスラリーを用いて、第2層間絶縁膜7上の余剰のメタルマスク9を研磨する。配線溝7b内のシード層10および導電層11が第2層配線M2となり、接続孔7a内のシード層10および導電層11が第2層配線M2と第1層配線M1を接続するコンタクトCとなる。ここで、メタルマスク9の研磨残りを抑制するために余剰に研磨を行うのだが(オーバー研磨)、メタルマスク9及び第2層間絶縁膜(炭化シリコン酸化膜)、及び導電層(Cu)11の研磨レートが全て等しくなるシリカ系のスラリーを用いているために、CMPの第1ステップで形成された平坦性を維持したまま研磨が進行する。この結果、メタルマスク9の研磨残りが無く、且つ平坦性の良好な第2層配線M2を形成する事が可能となった。なお、ここでのオーバー研磨量は、最終的な第2層配線M2の高さが130nmになるよう調整した。
【0036】
実施例2のデュアルダマシン構造の形成では、接続孔7aおよび配線溝7b以外の第2層間絶縁膜7上に10nmと厚いメタルマスク9を残すことが出来るため、CMPの際に平坦性良くメタルマスク9上で研磨を止めることが可能となり、配線の平坦性の悪化を抑制する事が可能となる。その結果、LSI設計ルールが微細化しても低抵抗、即ち高速な半導体装置を提供することが可能になる。少なくとも本発明によって作製した半導体装置は従来のものよりも低抵抗、高速且つばらつきが少ない(平坦性がよい)特性が得られた。
【実施例3】
【0037】
本発明の実施例1,2は、バリアメタルを有さないダマシン構造あるいはデュアルダマシン構造の例について説明したが、薄膜のバリアメタルを用いたダマシン構造あるいはデュアルダマシン構造について本発明を適用することも可能である。このときの適用例について以下に説明する。なお、実施例3では、図6(a)に示す工程までは、実施例2と同じであるため、説明は省略する。
【0038】
図9(a)に示すように、脱ガス処理を行った後、例えばタンタル(Ta)膜を3nm成膜して、第2層間絶縁膜7へのCuの拡散を防止するバリアメタル12を形成する。この成膜は例えば一般的なマグネトロンスパッタリング装置およびTaターゲットを用いて指向性スパッタリング法にて成膜する。ここでのバリアメタル12の成膜では、接続孔7aおよび配線溝7b部分にカバレッジ良く形成するため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。
【0039】
図9(b)に示すように、CuあるいはCuを含む合金を電解めっき法あるいはスパッタリング法あるいはCVD法にて成膜して、接続孔7aおよび配線溝7bを埋め込む導電層13を形成する。当該工程において、実施例1、2と同様のシード層を形成した後に、導電層13を形成してもよい。
【0040】
図10(a)に示すように、例えばCMP法により、接続孔7aおよび配線溝7b以外に堆積した余剰の導電層13を除去する。CMPの第1ステップとして、バリアメタル(Ta)12及び絶縁膜8(シリコン酸化膜)に対して選択比のとれるシリカ系のスラリーを用いて余剰の導電層(Cu)13の研磨を行う。一般的に導電層13は、密なパターンほどパターン上の盛り上がり量が高く、逆に疎なパターンでは低くなる(図9(b))。そのため、ウェーハ面内の全てのパターンで余剰Cuを研磨する際に、疎なパターンほどバリアメタル12の研磨量は増加し、バリアメタル12に対する研磨選択比が高いスラリーを用いても第1ステップの段階でバリアメタル12を全て研磨してしまうおそれがある。この結果、最終的な配線高さの均一性が悪くなる。LSIの微細化に伴い、バリアメタル12の膜厚は薄膜化していくため、この問題はさらに深刻なものになる。しかし、本実施例で形成したデュアルダマシン構造は、最上層にメタルマスク9が10nm成膜されている為、バリアメタル12が3nmと薄くても、メタルマスク9上で研磨を止めることが可能となり、即ち平坦性の良好な状態を形成する事が可能となる。
【0041】
図10(b)に示すように、CMPの第2ステップとして、バリアメタル(Ta)12、メタルマスク9、絶縁膜(シリコン酸化膜)8、第2層間絶縁膜(炭化シリコン酸化膜)7、及び導電層(Cu)13の研磨レートが全て等しくなるシリカ系のスラリーを用いて、第2層間絶縁膜7上の余剰のメタルマスク9およびバリアメタル12を研磨する。ここで、メタルマスク9およびバリアメタル12の研磨残りを抑制するために余剰に研磨を行うのだが(オーバー研磨)、バリアメタル12、メタルマスク9、絶縁膜8、第2層間絶縁膜7、及び導電層(Cu)13の研磨レートが全て等しくなるシリカ系のスラリーを用いているために、CMPの第1ステップで形成された平坦性を維持したまま研磨が進行するために、メタルマスク9の研磨残りが無く、且つ平坦性の良好なCu配線を形成する事が可能となった。なお、ここでのオーバー研磨量は、最終的な第2層配線M2の高さが130nmになるよう調整した。
【0042】
実施例3では、接続孔7aおよび配線溝7b内には薄いバリアメタル12を有し、接続孔7aおよび配線溝7b以外には厚いメタルマスク9を有する構造を形成することができることから、導電層13のCMPの際に平坦性良くメタルマスク9上で研磨を止めることが可能となり、配線の平坦性の悪化を抑制する事が可能となる。この結果、LSI設計ルールが微細化しても低抵抗、即ち高速な半導体装置を提供することが可能になる。少なくとも本実施例によって作製した半導体装置は従来のものよりも低抵抗、高速且つばらつきが少ない(平坦性がよい)特性が得られた。
【0043】
本発明は、上記の実施形態の説明に限定されない。
メタルマスク3,9は、上記した膜種、膜厚、製法に限定されることはなく、例えば、Pd,Ni,Co,W,Ta,Ti,Ru,Au,Ag,Al,Mn,Mg,Ge,Zr,Crあるいはこれら金属が含まれる合金、あるいは窒化物、あるいはこれら金属、合金、窒化物を複数組み合わせた多層金属膜を適用してもよい。
【0044】
また、第1層間絶縁膜2および第2層間絶縁膜7として炭化シリコン酸化膜を用いた実施例を説明したが、適用できる絶縁膜は炭化シリコン酸化膜のみならず、半導体装置で用いるあらゆる絶縁膜に対して適用出来るのはいうまでもない。例えば、シリコン酸化膜(SiO2)、スピンコート法により形成されるメチルシルセスキオキサン(MSQ)膜やハイドロゲンシルセキオサン(HSQ)膜、あるいはポリアリルエーテル膜、ポリアリレンエーテル膜、アモルファスカーボン膜、ポリテトラトラフロロエチレン膜等の有機膜、さらには上記膜を多孔質(ポーラス)化させた膜でも問題ない。
【0045】
実施例2,3において、接続孔7aの形成用の層間絶縁膜と、配線溝7bの形成用の層間絶縁膜を変えたいわゆるハイブリッド構造の配線構造を採用することもできる。また、デュアルダマシン構造の形成方法も、本実施例で説明したものは一例であり、あらゆる形成方法に対しても本発明は適用する事ができる。
【0046】
実施例1,2に記載のシード層4,10の材料は、上記した膜種、含有率に限定されることなく、例えばPd,Ni,Co,W,Ta,Ti,Ru,Au,Ag,Al,Mn,Mg,Ge,Zr,Crあるいはこれら金属が含まれる合金、あるいは窒化物、あるいはこれら金属、合金および窒化物を複数組み合わせた材料を適用してもよい。また、金属材料の含有率も、最終的な銅配線の抵抗値が許す限り多くしても問題ない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【0047】
【図1】実施例1の半導体装置の製造における工程断面図である。
【図2】実施例1の半導体装置の製造における工程断面図である。
【図3】実施例2の半導体装置の製造における工程断面図である。
【図4】実施例2の半導体装置の製造における工程断面図である。
【図5】実施例2の半導体装置の製造における工程断面図である。
【図6】実施例2の半導体装置の製造における工程断面図である。
【図7】実施例2の半導体装置の製造における工程断面図である。
【図8】実施例2の半導体装置の製造における工程断面図である。
【図9】実施例3の半導体装置の製造における工程断面図である。
【図10】実施例3の半導体装置の製造における工程断面図である。
【図11】従来例の半導体装置の製造における問題点を説明するための工程断面図である。
【図12】従来例の半導体装置の製造における問題点を説明するための工程断面図である。
【符号の説明】
【0048】
1…基体、2…第1層間絶縁膜、2a…配線溝、3…メタルマスク、4…シード層、5…導電層、6…拡散防止膜、7…第2層間絶縁膜、7a…接続孔、7b…配線溝、8…絶縁膜、9…メタルマスク、10…シード層、11…導電層、12…バリアメタル、13…導電層、21,22,23…レジストマスク、101…基体、102…層間絶縁膜、103…バリアメタル、104…導電層、M1…第1層配線、M2…第2層配線、C…コンタクト
【特許請求の範囲】
【請求項1】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に金属を含むメタルマスクを形成する工程と、
前記メタルマスクおよび前記層間絶縁膜の一部をエッチングして、前記メタルマスクおよび前記層間絶縁膜にパターン溝を形成する工程と、
前記パターン溝内を埋め込むように、前記層間絶縁膜上に導電層を形成する工程と、
前記パターン溝内に導電層を残すように、前記層間絶縁膜上の余剰の導電層を研磨する工程と
を有する半導体装置の製造方法。
【請求項2】
前記導電層を形成する工程の前に、前記パターン溝の内壁に銅と他の金属の合金を含むシード層を形成する工程をさらに有し、
前記導電層を形成する工程において、銅を含む導電層を形成する
請求項1記載の半導体装置の製造方法。
【請求項3】
前記導電層を形成する工程の後に、アニール処理により前記シード層と前記層間絶縁膜とを反応させて、銅の拡散を防止するバリア層を形成する工程をさらに有する
請求項2記載の半導体装置の製造方法。
【請求項4】
前記シード層を形成する工程において、銅とマンガンの合金層を形成する
請求項2記載の半導体装置の製造方法。
【請求項5】
前記層間絶縁膜上の余剰の導電層を研磨する工程は、
前記メタルマスクおよび層間絶縁膜に対する前記導電層の研磨選択比のあるスラリーを用いて、前記導電層の研磨を行う第1研磨工程と、
前記メタルマスク、前記層間絶縁膜、前記導電層の研磨レートが略等しいスラリーを用いて、少なくとも前記メタルマスクを除去するまで、前記層間絶縁膜および前記導電層の表面を研磨する第2研磨工程と
を有する請求項1記載の半導体装置の製造方法。
【請求項6】
前記層間絶縁膜にパターン溝を形成する工程において、前記パターン溝として配線溝あるいは接続孔、または配線溝および接続孔を形成する
請求項1記載の半導体装置の製造方法。
【請求項1】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に金属を含むメタルマスクを形成する工程と、
前記メタルマスクおよび前記層間絶縁膜の一部をエッチングして、前記メタルマスクおよび前記層間絶縁膜にパターン溝を形成する工程と、
前記パターン溝内を埋め込むように、前記層間絶縁膜上に導電層を形成する工程と、
前記パターン溝内に導電層を残すように、前記層間絶縁膜上の余剰の導電層を研磨する工程と
を有する半導体装置の製造方法。
【請求項2】
前記導電層を形成する工程の前に、前記パターン溝の内壁に銅と他の金属の合金を含むシード層を形成する工程をさらに有し、
前記導電層を形成する工程において、銅を含む導電層を形成する
請求項1記載の半導体装置の製造方法。
【請求項3】
前記導電層を形成する工程の後に、アニール処理により前記シード層と前記層間絶縁膜とを反応させて、銅の拡散を防止するバリア層を形成する工程をさらに有する
請求項2記載の半導体装置の製造方法。
【請求項4】
前記シード層を形成する工程において、銅とマンガンの合金層を形成する
請求項2記載の半導体装置の製造方法。
【請求項5】
前記層間絶縁膜上の余剰の導電層を研磨する工程は、
前記メタルマスクおよび層間絶縁膜に対する前記導電層の研磨選択比のあるスラリーを用いて、前記導電層の研磨を行う第1研磨工程と、
前記メタルマスク、前記層間絶縁膜、前記導電層の研磨レートが略等しいスラリーを用いて、少なくとも前記メタルマスクを除去するまで、前記層間絶縁膜および前記導電層の表面を研磨する第2研磨工程と
を有する請求項1記載の半導体装置の製造方法。
【請求項6】
前記層間絶縁膜にパターン溝を形成する工程において、前記パターン溝として配線溝あるいは接続孔、または配線溝および接続孔を形成する
請求項1記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2007−81113(P2007−81113A)
【公開日】平成19年3月29日(2007.3.29)
【国際特許分類】
【出願番号】特願2005−266865(P2005−266865)
【出願日】平成17年9月14日(2005.9.14)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成19年3月29日(2007.3.29)
【国際特許分類】
【出願日】平成17年9月14日(2005.9.14)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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