半導体装置及びその製造方法
【課題】Ｎｉシリサイドの表面荒れが抑制され、リソグラフィー時の下地パターンとの合わせ精度が向上する半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板（１）と、前記半導体基板に形成されたｐ型不純物拡散層（２）と、前記拡散層上に形成されたＮｉシリサイド（３）と、を備え、前記Ｎｉシリサイド上にリソグラフィー用の合わせマーク（６）を有する。
【解決手段】半導体基板（１）と、前記半導体基板に形成されたｐ型不純物拡散層（２）と、前記拡散層上に形成されたＮｉシリサイド（３）と、を備え、前記Ｎｉシリサイド上にリソグラフィー用の合わせマーク（６）を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳデバイスにおいては、その微細化に伴い横方向（幅方向）のスケーリングに合わせた縦方向（高さ方向）のスケーリングも進められ、ソース・ドレイン領域（Ｄｅｅｐ Ｊｕｎｃｔｉｏｎ）が浅くなっていくことから、接合リークの上昇が問題となる。そこで、シリサイドを形成する際にシリコン消費量が少ないＮｉシリサイドを適用する必要性がある。
【０００３】
このＣＭＯＳデバイスの製造過程では、最後に配線として使用されるメタルを堆積した後、メタル配線を形成するためにリソグラフィーによりパターニングを行う。このリソグラフィー時に、光学的手法を用いて下地パターンとの合わせを行う。下地パターンとの合わせには、下地パターンの領域に形成した合わせマークを使用する。
【０００４】
しかし、合わせマーク領域にＮｉシリサイドが形成されており、Ｎｉシリサイド形成以降の熱工程によりＮｉシリサイドに表面荒れが発生する。この表面荒れが、光学的手法による下地パターンとの合わせの際にノイズとなり、合わせ精度が著しく劣化するという問題がある。
【０００５】
なお、特許文献１には、アライメントマーク上に保護膜を設け、シリサイドの形成を防止する発明が開示されている。特許文献２には、コンタクト孔を用いてアライメントマークを形成し、コンタクト底部にのみＷＳｉを形成させＷを埋め込む発明が開示されている。特許文献３には、基板凹部にゲート電極、ゲート上にポリシリコン、シリサイドを形成したものをアライメントマーク構造体に用いる発明が開示されている。特許文献４には、アライメントマークになる段差のある素子分離部の上部にポリシリコン、シリサイドを堆積した後に除去する発明が開示されている。特許文献５には、シリサイドからなるアライメントマークが、開口部側壁とアライメントマークとの距離Ｌと、アライメント層の上面にある絶縁膜厚Ｈとの関係を規定している発明が開示されている。
【特許文献１】特開２００１−３０７９９９号公報
【特許文献２】特開平７−２９８５４号公報
【特許文献３】特開２００１−３６０３６号公報
【特許文献４】特開２００１−１０２４４０号公報
【特許文献５】特開２００２−１１０５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、Ｎｉシリサイドの表面荒れが抑制され、リソグラフィー時の下地パターンとの合わせ精度が向上する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一形態の半導体装置は、半導体基板と、前記半導体基板に形成されたｐ型不純物拡散層と、前記拡散層上に形成されたＮｉシリサイドと、を備え、前記Ｎｉシリサイド上にリソグラフィー用の合わせマークを有する。
【０００８】
本発明の他の形態の半導体装置の製造方法は、半導体基板にｐ＋拡散層を形成する工程と、前記ｐ＋拡散層上にＮｉシリサイドを形成する工程と、前記Ｎｉシリサイド上にリソグラフィー用の合わせマークを形成する工程と、を有する。
【発明の効果】
【０００９】
本発明の半導体装置及びその製造方法によれば、ｐ＋拡散層上に形成されたＮｉシリサイド上の合わせマークを使用することで、Ｎｉシリサイドの表面荒れが抑制され、リソグラフィー時の下地パターンに対する合わせ精度が大幅に向上する。
【発明を実施するための最良の形態】
【００１０】
図１〜図７は、本発明の実施の形態に係る半導体装置の製造手順を示す断面図である。以下、図１〜図７を基に、第１の実施の形態による半導体装置の製造手順を説明する。
【００１１】
まず、図１に示すようなＳｉ（シリコン）基板１の表面領域にｐ型不純物を注入し、図２に示すように、ｐ＋拡散層２を形成する。なお、ｐ型不純物は少なくともＢ（ボロン）を含むものである。Ｂの不純物濃度は１×１０１４ｃｍ−２以上の濃度を有する。１×１０１４ｃｍ−２未満の濃度であると表面荒れ抑制効果が不十分である。次に、スパッタリング法により全面にＮｉを堆積した後、シリサイデーションのためのＲＴＡ（Rapid Thermal Anneal）を行う。シリサイデーションのためのＲＴＡは、例えば３５０℃〜５００℃の温度範囲で行う。その後、図３に示すように、硫酸と過酸化水素水との混合溶液による処理により未反応のＮｉを除去することで、Ｎｉシリサイド３を形成する。
【００１２】
なお、全面にＮｉを堆積した後に、一度２５０℃〜４００℃の低温のＲＴＡを行い、硫酸と過酸化水素水との混合溶液による処理により未反応のＮｉを除去した後、再度、低シート抵抗化のために４００〜５００℃のＲＴＡを行う、２ステップアニールを行ってもよい。
【００１３】
この後、全面に加工の際のストッパーとしての絶縁膜(シリコンナイトライド)４を形成する。絶縁膜４は、後の工程であるコンタクトホールと配線用の合わせマークの形成の際に、ＲＩＥ（Reactive Ion Etching）によってＮｉシリサイド３が削れるのを防ぐために形成される。絶縁膜４は、この後に堆積される層間絶縁膜５、例えばＴＥＯＳ、ＢＰＳＧ、ＳｉＮなどからなる層間絶縁膜に対して、ＲＩＥ時の選択比の高い膜である必要がある。
【００１４】
続いて、全面に層間絶縁膜５を堆積し、平坦化のためのＣＭＰプロセスを行う。その後、全面にフォトレジストを塗布し、光リソグラフィー法、Ｘ線リソグラフィー法、あるいは電子ビームリソグラフィー法によってパターンニングをして、それぞれの開口を有するレジストマスク（不図示）を形成する。
【００１５】
次に、図４に示すように、このレジストマスクを用いたＲＩＥにより層間絶縁膜５及びその下方の絶縁膜４を選択的にエッチング除去して、Ｎｉシリサイド３の表面に通じる開口部Ｃを開口する。開口部Ｃは配線用の合わせマーク６として形成され、例えば短辺が０．２μｍの溝を形成する。
【００１６】
この後、図５に示すように、開口部Ｃの内部を含む全面に、例えばチタンまたはチタンナイトライドからなるバリアメタル７を堆積する。続いてタングステン８を選択成長するか、あるいはブランケットに形成してコンタクトプラグを埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）プロセスを行って配線用の合わせマーク６を形成する。また、合わせマーク６とコンタクト（図示せず）を同一の工程で形成する。すなわち、合わせマーク及びコンタクト用開口部を形成し、開口部に例えばバリアメタルを介して配線（またはプラグ）用材料を形成することによって合わせマーク及びコンタクトを同時に形成する。
【００１７】
次に、図６に示すように、全面に絶縁膜９を形成する。その後、全面にフォトレジスト１１を塗布し、光リソグラフィー法、Ｘ線リソグラフィー法、あるいは電子ビームリソグラフィー法によってパターンニングして、開口を有するレジストマスクを形成する。メタル配線を形成するためにリソグラフィーによりパターニングを行う。このリソグラフィーを行う際に、リソグラフィーにより形成されるパターンと下地パターンとの合わせのために、図４で形成した配線用の合わせマーク６に対して、リソグラフィーによるパターニングの合わせを行う。
【００１８】
次に、図７に示すように、このレジストマスクを用いたＲＩＥにより絶縁膜９を選択的にエッチング除去して、層間絶縁膜５の表面に通じる開口部Ｃを開口し、メタル配線パターン１２を形成する。なお、図８は図７の平面図である。最後に、配線として使用されるメタルを堆積する。
【００１９】
従来では、この下地パターンとの合わせの際に合わせマーク６を使用した場合、Ｎｉシリサイド形成以降の熱工程にてＮｉシリサイド表面荒れが発生し、合わせ精度が著しく劣化するという問題があった。
【００２０】
しかし本実施の形態では、Ｓｉ基板１の表面に形成したｐ＋拡散層２領域により、Ｎｉシリサイド形成以降の熱工程によるＮｉシリサイド表面荒れを抑制することができるため、合わせ精度を大幅に向上することができる。
【００２１】
以上のように本実施の形態によれば、メタル配線を形成するためのリソグラフィーを行う際に、Ｎｉシリサイドを有する合わせマーク領域にｐ型不純物を注入し、ｐ＋拡散層を形成することで、Ｎｉシリサイド形成以降の熱工程による表面荒れが抑制され、配線用の合わせマーク６に対するリソグラフィー時のパターニングの合わせ精度を大幅に向上することができる。また、合わせマークとして開口部に導電性材料を埋め込んだ例を記載したが、開口部が設けられた層間絶縁膜と異なる絶縁性材料を用いてもよい。
【００２２】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。例えば、図３等に示した絶縁膜４を設けなくても、上記実施の形態と同様の効果が得られる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、シリコン基板の断面図。
【図２】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図１にｐ型不純物を注入した断面図。
【図３】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図２にＮｉシリサイド、絶縁膜、層間絶縁膜を形成した断面図。
【図４】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図３にアライメントマークを形成した断面図。
【図５】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図４に電極を形成した断面図。
【図６】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図５に絶縁膜を形成し、フォトレジストを塗布した図。
【図７】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図６にメタル配線のパターニングを形成した断面図。
【図８】本発明の実施の形態に係る半導体装置の製造手順を示す図であり、図７の平面図。
【符号の説明】
【００２４】
１…Ｓｉ基板、２…ｐ＋拡散層、３…Ｎｉシリサイド、４…絶縁膜、５…層間絶縁膜、６…配線用の合わせマーク、７…バリアメタル、８…タングステン（電極）、９…絶縁膜、
１１…フォトレジスト １２…メタル配線パターン Ｃ…開口部
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳデバイスにおいては、その微細化に伴い横方向（幅方向）のスケーリングに合わせた縦方向（高さ方向）のスケーリングも進められ、ソース・ドレイン領域（Ｄｅｅｐ Ｊｕｎｃｔｉｏｎ）が浅くなっていくことから、接合リークの上昇が問題となる。そこで、シリサイドを形成する際にシリコン消費量が少ないＮｉシリサイドを適用する必要性がある。
【０００３】
このＣＭＯＳデバイスの製造過程では、最後に配線として使用されるメタルを堆積した後、メタル配線を形成するためにリソグラフィーによりパターニングを行う。このリソグラフィー時に、光学的手法を用いて下地パターンとの合わせを行う。下地パターンとの合わせには、下地パターンの領域に形成した合わせマークを使用する。
【０００４】
しかし、合わせマーク領域にＮｉシリサイドが形成されており、Ｎｉシリサイド形成以降の熱工程によりＮｉシリサイドに表面荒れが発生する。この表面荒れが、光学的手法による下地パターンとの合わせの際にノイズとなり、合わせ精度が著しく劣化するという問題がある。
【０００５】
なお、特許文献１には、アライメントマーク上に保護膜を設け、シリサイドの形成を防止する発明が開示されている。特許文献２には、コンタクト孔を用いてアライメントマークを形成し、コンタクト底部にのみＷＳｉを形成させＷを埋め込む発明が開示されている。特許文献３には、基板凹部にゲート電極、ゲート上にポリシリコン、シリサイドを形成したものをアライメントマーク構造体に用いる発明が開示されている。特許文献４には、アライメントマークになる段差のある素子分離部の上部にポリシリコン、シリサイドを堆積した後に除去する発明が開示されている。特許文献５には、シリサイドからなるアライメントマークが、開口部側壁とアライメントマークとの距離Ｌと、アライメント層の上面にある絶縁膜厚Ｈとの関係を規定している発明が開示されている。
【特許文献１】特開２００１−３０７９９９号公報
【特許文献２】特開平７−２９８５４号公報
【特許文献３】特開２００１−３６０３６号公報
【特許文献４】特開２００１−１０２４４０号公報
【特許文献５】特開２００２−１１０５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、Ｎｉシリサイドの表面荒れが抑制され、リソグラフィー時の下地パターンとの合わせ精度が向上する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一形態の半導体装置は、半導体基板と、前記半導体基板に形成されたｐ型不純物拡散層と、前記拡散層上に形成されたＮｉシリサイドと、を備え、前記Ｎｉシリサイド上にリソグラフィー用の合わせマークを有する。
【０００８】
本発明の他の形態の半導体装置の製造方法は、半導体基板にｐ＋拡散層を形成する工程と、前記ｐ＋拡散層上にＮｉシリサイドを形成する工程と、前記Ｎｉシリサイド上にリソグラフィー用の合わせマークを形成する工程と、を有する。
【発明の効果】
【０００９】
本発明の半導体装置及びその製造方法によれば、ｐ＋拡散層上に形成されたＮｉシリサイド上の合わせマークを使用することで、Ｎｉシリサイドの表面荒れが抑制され、リソグラフィー時の下地パターンに対する合わせ精度が大幅に向上する。
【発明を実施するための最良の形態】
【００１０】
図１〜図７は、本発明の実施の形態に係る半導体装置の製造手順を示す断面図である。以下、図１〜図７を基に、第１の実施の形態による半導体装置の製造手順を説明する。
【００１１】
まず、図１に示すようなＳｉ（シリコン）基板１の表面領域にｐ型不純物を注入し、図２に示すように、ｐ＋拡散層２を形成する。なお、ｐ型不純物は少なくともＢ（ボロン）を含むものである。Ｂの不純物濃度は１×１０１４ｃｍ−２以上の濃度を有する。１×１０１４ｃｍ−２未満の濃度であると表面荒れ抑制効果が不十分である。次に、スパッタリング法により全面にＮｉを堆積した後、シリサイデーションのためのＲＴＡ（Rapid Thermal Anneal）を行う。シリサイデーションのためのＲＴＡは、例えば３５０℃〜５００℃の温度範囲で行う。その後、図３に示すように、硫酸と過酸化水素水との混合溶液による処理により未反応のＮｉを除去することで、Ｎｉシリサイド３を形成する。
【００１２】
なお、全面にＮｉを堆積した後に、一度２５０℃〜４００℃の低温のＲＴＡを行い、硫酸と過酸化水素水との混合溶液による処理により未反応のＮｉを除去した後、再度、低シート抵抗化のために４００〜５００℃のＲＴＡを行う、２ステップアニールを行ってもよい。
【００１３】
この後、全面に加工の際のストッパーとしての絶縁膜(シリコンナイトライド)４を形成する。絶縁膜４は、後の工程であるコンタクトホールと配線用の合わせマークの形成の際に、ＲＩＥ（Reactive Ion Etching）によってＮｉシリサイド３が削れるのを防ぐために形成される。絶縁膜４は、この後に堆積される層間絶縁膜５、例えばＴＥＯＳ、ＢＰＳＧ、ＳｉＮなどからなる層間絶縁膜に対して、ＲＩＥ時の選択比の高い膜である必要がある。
【００１４】
続いて、全面に層間絶縁膜５を堆積し、平坦化のためのＣＭＰプロセスを行う。その後、全面にフォトレジストを塗布し、光リソグラフィー法、Ｘ線リソグラフィー法、あるいは電子ビームリソグラフィー法によってパターンニングをして、それぞれの開口を有するレジストマスク（不図示）を形成する。
【００１５】
次に、図４に示すように、このレジストマスクを用いたＲＩＥにより層間絶縁膜５及びその下方の絶縁膜４を選択的にエッチング除去して、Ｎｉシリサイド３の表面に通じる開口部Ｃを開口する。開口部Ｃは配線用の合わせマーク６として形成され、例えば短辺が０．２μｍの溝を形成する。
【００１６】
この後、図５に示すように、開口部Ｃの内部を含む全面に、例えばチタンまたはチタンナイトライドからなるバリアメタル７を堆積する。続いてタングステン８を選択成長するか、あるいはブランケットに形成してコンタクトプラグを埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）プロセスを行って配線用の合わせマーク６を形成する。また、合わせマーク６とコンタクト（図示せず）を同一の工程で形成する。すなわち、合わせマーク及びコンタクト用開口部を形成し、開口部に例えばバリアメタルを介して配線（またはプラグ）用材料を形成することによって合わせマーク及びコンタクトを同時に形成する。
【００１７】
次に、図６に示すように、全面に絶縁膜９を形成する。その後、全面にフォトレジスト１１を塗布し、光リソグラフィー法、Ｘ線リソグラフィー法、あるいは電子ビームリソグラフィー法によってパターンニングして、開口を有するレジストマスクを形成する。メタル配線を形成するためにリソグラフィーによりパターニングを行う。このリソグラフィーを行う際に、リソグラフィーにより形成されるパターンと下地パターンとの合わせのために、図４で形成した配線用の合わせマーク６に対して、リソグラフィーによるパターニングの合わせを行う。
【００１８】
次に、図７に示すように、このレジストマスクを用いたＲＩＥにより絶縁膜９を選択的にエッチング除去して、層間絶縁膜５の表面に通じる開口部Ｃを開口し、メタル配線パターン１２を形成する。なお、図８は図７の平面図である。最後に、配線として使用されるメタルを堆積する。
【００１９】
従来では、この下地パターンとの合わせの際に合わせマーク６を使用した場合、Ｎｉシリサイド形成以降の熱工程にてＮｉシリサイド表面荒れが発生し、合わせ精度が著しく劣化するという問題があった。
【００２０】
しかし本実施の形態では、Ｓｉ基板１の表面に形成したｐ＋拡散層２領域により、Ｎｉシリサイド形成以降の熱工程によるＮｉシリサイド表面荒れを抑制することができるため、合わせ精度を大幅に向上することができる。
【００２１】
以上のように本実施の形態によれば、メタル配線を形成するためのリソグラフィーを行う際に、Ｎｉシリサイドを有する合わせマーク領域にｐ型不純物を注入し、ｐ＋拡散層を形成することで、Ｎｉシリサイド形成以降の熱工程による表面荒れが抑制され、配線用の合わせマーク６に対するリソグラフィー時のパターニングの合わせ精度を大幅に向上することができる。また、合わせマークとして開口部に導電性材料を埋め込んだ例を記載したが、開口部が設けられた層間絶縁膜と異なる絶縁性材料を用いてもよい。
【００２２】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。例えば、図３等に示した絶縁膜４を設けなくても、上記実施の形態と同様の効果が得られる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、シリコン基板の断面図。
【図２】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図１にｐ型不純物を注入した断面図。
【図３】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図２にＮｉシリサイド、絶縁膜、層間絶縁膜を形成した断面図。
【図４】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図３にアライメントマークを形成した断面図。
【図５】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図４に電極を形成した断面図。
【図６】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図５に絶縁膜を形成し、フォトレジストを塗布した図。
【図７】本発明の実施の形態に係る半導体装置の製造手順を示す断面図であり、図６にメタル配線のパターニングを形成した断面図。
【図８】本発明の実施の形態に係る半導体装置の製造手順を示す図であり、図７の平面図。
【符号の説明】
【００２４】
１…Ｓｉ基板、２…ｐ＋拡散層、３…Ｎｉシリサイド、４…絶縁膜、５…層間絶縁膜、６…配線用の合わせマーク、７…バリアメタル、８…タングステン（電極）、９…絶縁膜、
１１…フォトレジスト １２…メタル配線パターン Ｃ…開口部
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたｐ型不純物拡散層と、
前記拡散層上に形成されたＮｉシリサイドと、を備え、
前記Ｎｉシリサイド上にリソグラフィー用の合わせマークを有することを特徴とする半導体装置。
【請求項２】
前記拡散層中の不純物は少なくともＢを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｂの不純物濃度は１×１０１４ｃｍ−２以上の濃度を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板に拡散層を形成する工程と、
前記拡散層上にＮｉシリサイドを形成する工程と、
前記Ｎｉシリサイド上にリソグラフィー用の合わせマークを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記ｐ＋拡散層中の不純物は少なくともＢを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記Ｎｉシリサイド上にリソグラフィー用の合わせマークを形成する工程は、
前記Ｎｉシリサイド上に形成された第１の絶縁層に第１の開口部を設け、導電材料を埋め込むことによって形成され、さらに前記第１の絶縁層上及び前記合わせマーク上に第２の絶縁層を形成する工程と、
前記第２の絶縁層に前記合わせマークを用いてリソグラフィーによって第２の開口部を形成する工程と、
前記第２の開口部に導電材料を埋め込む工程と、
を具備する請求項４に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板に形成されたｐ型不純物拡散層と、
前記拡散層上に形成されたＮｉシリサイドと、を備え、
前記Ｎｉシリサイド上にリソグラフィー用の合わせマークを有することを特徴とする半導体装置。
【請求項２】
前記拡散層中の不純物は少なくともＢを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｂの不純物濃度は１×１０１４ｃｍ−２以上の濃度を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板に拡散層を形成する工程と、
前記拡散層上にＮｉシリサイドを形成する工程と、
前記Ｎｉシリサイド上にリソグラフィー用の合わせマークを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記ｐ＋拡散層中の不純物は少なくともＢを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記Ｎｉシリサイド上にリソグラフィー用の合わせマークを形成する工程は、
前記Ｎｉシリサイド上に形成された第１の絶縁層に第１の開口部を設け、導電材料を埋め込むことによって形成され、さらに前記第１の絶縁層上及び前記合わせマーク上に第２の絶縁層を形成する工程と、
前記第２の絶縁層に前記合わせマークを用いてリソグラフィーによって第２の開口部を形成する工程と、
前記第２の開口部に導電材料を埋め込む工程と、
を具備する請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００７−１１６０４８（Ｐ２００７−１１６０４８Ａ）
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願番号】特願２００５−３０８６２４（Ｐ２００５−３０８６２４）
【出願日】平成１７年１０月２４日（２００５．１０．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願日】平成１７年１０月２４日（２００５．１０．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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