半導体装置及びその製造方法
【課題】 高アスペクト比の貫通電極を有する半導体装置を低温プロセスによって製造する。
【解決手段】 半導体基板１の表面側に配置された第１の電極３と裏面側の第２の電極６は、接続孔４に充填された導電物７と、接続孔４内に延在する第２の電極６の延在部６ａとによって電気的に接続される。接続孔４が高アスペクト比であっても、第２の電極６を接続孔４の底部まで形成する代わりに導電物７を用いることで、低温プロセスによる成膜が可能となる。
【解決手段】 半導体基板１の表面側に配置された第１の電極３と裏面側の第２の電極６は、接続孔４に充填された導電物７と、接続孔４内に延在する第２の電極６の延在部６ａとによって電気的に接続される。接続孔４が高アスペクト比であっても、第２の電極６を接続孔４の底部まで形成する代わりに導電物７を用いることで、低温プロセスによる成膜が可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高アスペクトで孔形状に影響されない貫通電極を備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、電子機器の小型・高性能化に伴い、半導体装置は小型化・高密度化が要求されている。そのため、半導体基板の表裏面の導通をとる貫通電極により、半導体基板の裏面において外部の端子と接続している。また、半導体基板の裏面に配線を形成し複数個の半導体基板を積層して、それらの各表裏面を貫通電極により電気的に接続することで実装密度を高めている。このように、半導体装置における貫通電極は、半導体メモリ、ＣＭＯＳセンサ、ＡＦセンサ等に用いる半導体チップに利用される。さらに、複数の半導体チップを積層した半導体パッケージや、インクジェットヘッド本体など、さまざまな分野で用いられる。
【０００３】
また、半導体素子を形成した半導体基板、あるいは、あらかじめ形成された半導体素子と一部が有機物により形成された構造物のある半導体基板に、貫通電極を形成するニーズが高まっている。半導体素子や有機物により形成された構造物に影響しないように低温プロセスで貫通電極を形成しなければならない。しかしながら、高アスペクト比、逆テーパー孔形状を含む複雑な孔形状の接続孔に対して、低温プロセスで、例えば２００℃以下の低温プロセスで、信頼性の高い貫通電極を低コストで形成することは難しく、解決を待たれる大きな課題であった。
【０００４】
例えば、特許文献１に開示された構成では、図５に示すように、接続孔１０４の底部に第２の電極１０６を薄く成膜し、第１の電極１０３と接続させ、その後のめっき法と合わせて、第２の電極１０６の膜厚を厚くしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１２８３５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら上記従来例のように、第２の電極１０６を接続孔１０４の底部で第１の電極１０３と接続する構造では、高アスペクトの接続孔や、逆テーパーのある接続孔に対しては、低温プロセスによって信頼性のある貫通電極を形成することは難しい。
【０００７】
具体的に説明すると、はじめに、第２の電極１０６は、半導体基板の裏面側の第２面から接続孔内部に形成され、第１の電極１０３と接続されるが、この第２の電極となる薄膜を形成するために有機金属を用いたＣＶＤ法であるＭＯ−ＣＶＤ法を用いる。ＭＯ−ＣＶＤ法は、半導体基板を高温に加熱しなければ、半導体基板に薄膜を形成することができないため、例えば２００℃以下の低温プロセスでは、信頼性のある貫通電極を形成することができなかった。
【０００８】
また、第１の電極１０３の裏面側表面である接続孔の底部及び前記接続孔の底部のコーナー部等に、第２の電極として必要なめっき膜厚を電解めっきにより析出させる。しかしこの時、接続孔の底部及びコーナー部と、半導体基板の裏面側の第２面とに析出するめっきの析出速度に大きな差が発生する。この傾向はアスペクト比が高くなるに従って、ますます顕著となる。例えば、アスペクト比５では、接続孔底部の第２の電極１０６の析出膜厚と半導体基板の第２面の第２の電極１０６の析出膜厚との比は０．５〜１：１０であり、めっきの析出差により、半導体基板表面の回路厚が接続孔底部の膜厚の十倍以上になる。このため、回路の微細化も困難になっている。
【０００９】
他方、無電解めっきの場合は、密着性と無電解めっき中の発泡の問題があり、特に実用上、密着性の悪いことが、大きな課題となっていた。この密着性の課題を回避する方法としては、電解めっきの場合と同様、無電解めっきの場合もＭＯ−ＣＶＤ法を使うのが、唯一の方法であり、上記の電解めっきの場合と同様に２００℃以下の低温では対応することができなかった。
【００１０】
また、めっき法を使わず、ＭＯ−ＣＶＤ法だけで第２の電極全てを形成する方法もあるが、２００℃以下の低温での対応ができず、実用を妨げている。
【００１１】
本発明は、低温プロセスによって高アスペクトの貫通電極を形成することを可能とする半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体基板と、前記半導体基板の表面側の第１面に設けられた第１の電極と、前記半導体基板の裏面側の第２面に設けられた第２の電極と、前記第１及び前記第２の電極を接続するために前記半導体基板に形成された前記半導体基板を貫通する接続孔と、前記第１の電極に接続するように前記接続孔に充填された導電物と、を有し、前記第２の電極は、前記半導体基板の前記第２面から前記接続孔の内部まで延在する延在部を備え、前記延在部と前記導電物を接続することにより、前記第１の電極と前記第２の電極とを接続したことを特徴とする。
【００１３】
本発明の半導体装置の製造方法は、半導体基板の表面側の第１面に第１の電極を形成する工程と、前記半導体基板に、前記半導体基板を貫通する接続孔を形成する工程と、前記半導体基板の裏面側の第２面に、前記接続孔の内部まで延在する延在部を有する第２の電極を低温プロセスで形成する工程と、前記接続孔に、前記延在部と前記第１の電極とを接続するための導電物を充填する工程と、を有することを特徴とする。
【発明の効果】
【００１４】
接続孔内に充填された導電性ペーストを介して第１の電極を第２の電極に接続する構成であるため、高アスペクトの貫通電極であっても、低温プロセスを用いて、容易にかつ信頼性高く形成することが可能である。
【図面の簡単な説明】
【００１５】
【図１】実施例１による半導体装置の主要部を示す部分断面図である。
【図２】接続孔がテーパー形状あるいは傾斜している場合を説明する部分断面図である。
【図３】様々な断面形状の接続孔を説明する図である。
【図４】実施例１による半導体装置の製造方法の工程を説明する工程図である。
【図５】半導体チップの積層構造を示す斜視図である。
【発明を実施するための形態】
【００１６】
本発明を実施するための最良の形態を図面に基づいて説明する。
【００１７】
図１（ａ）に示すように、半導体基板１は、パッシベーション膜２と、図示下向きの表面側の第１面に配置された第１の電極３と、図示上向きの裏面側の第２面と、半導体基板１を貫通する接続孔４と、を備える。さらに、絶縁膜５を介して第２面に形成された第２の電極６を備える。接続孔４の底部に第１の電極３が配されている。金属膜からなる第２の電極６は、半導体基板の第２面から接続孔４の側面の途中まで形成されている。第２の電極６は、接続孔４の底部まで形成されておらず、接続孔４の側面の途中まで形成されている。この接続孔４の側面の途中まで形成された部分６ａを延在部と称する。第２の電極６は、単層の金属膜でも良いし、複数層の金属膜から形成されていても良い。また、第２の電極６の延在部６ａは、厚みが均一のものに限らず、図１（ｂ）に示すように延在部６ａの厚みが変化していても良い。また、第１の電極３の表面には、第１の電極３の表面を低抵抗に保つため、バリアシード層８が形成されている。図１（ｃ）に示すようにバリアシード層８が形成されていなくてもよく、バリアシード層８が形成されていなくとも貫通電極として問題なく機能する。接続孔４には導電物７が充填されている。これにより、第１の電極３と導電物７は接続され、導電物７と第２の電極６の延在部６ａが接続される。これによって、第１の電極３と第２の電極６は、導電物７を介して電気的に接続され、貫通電極となる。図１（ｄ）に示すように、第２の電極６の延在部６ａは、接続孔４の周方向の一部に形成されていれば、貫通電極として問題なく機能する。周方向の一部に形成することによって、半導体基板の第２面に形成される第２の電極６の膜厚と、接続孔内の延在部６ａに形成される膜厚差を約３分の１に小さくすることができる。また、バンプ１０を半導体基板の第２面の第２の電極６に設けてもよい。導電物によって第１の電極３と第２の電極６を接続する本発明の半導体装置においては、接続孔４が、図２（ａ）に示すようにテーパー形状であったり、（ｂ）に示すように傾斜していたりしていても、貫通電極として問題なく機能する。さらに、接続孔４の半導体基板表面に平行な方向の断面形状は、図３（ａ）に示す円形状の他、例えば、図３（ｂ）のような三角形状、図３（ｃ）のような多角形状であってもよい。また、図３において、６ａは、接続孔４の周方向の一部に形成された延在部を示す。
【００１８】
次に本発明の半導体装置の製造方法について図４を用いて説明する。
【００１９】
（半導体基板の表面側の第１面に第１の電極を形成する工程）
まず、図４（ａ）に示すように、半導体基板１の表面側である第１面に第１の電極３を従来の半導体プロセスにより形成する。第一の電極は、例えばアルミニウム、アルミニウム合金、銅により形成される。なお、半導体基板１には、半導体基板１の裏面側である第２面にパッシベーション膜２が形成されていてもよい。
【００２０】
（接続孔を形成する工程）
次に、図４（ｂ）に示すように、前記第１面に形成された第１の電極３に対応する位置の第２面側から半導体基板１を貫通する接続孔４を開けて、第１の電極３を前記接続孔４の底部に露出させる。その後、図４（ｄ）に示すように、第２面と接続孔４の側面に絶縁膜５を形成する。図４（ｃ）に示すように、第２面、接続孔４の側面及び接続孔４の底部にある第１の電極３の表面に絶縁膜５を形成した後、第１の電極３の表面に形成した絶縁膜５を取り除き、再び接続孔４の底部に第１の電極３を露出させてもよい。
【００２１】
（半導体基板の前記第２面に、前記接続孔の内部まで延在する延在部を有する第２の電極を低温プロセスで形成する工程）
次に、図４（ｅ）に示すように、簡便なスパッタあるいはイオンコート法を使い、半導体基板１を成膜中に所望の角度に傾斜させて、金属膜による第２の電極６を成膜する。つまり、スパッタ法またはイオンコート法により金属粒子を堆積させて成膜する。そして、金属粒子の入射角度が、前記接続孔の側面に対して、２０度以上８５度以下になるように成膜する。前記金属粒子は、Ｔｉ、Ａｕ、ＴｉＮ、Ｎｉ、タングステンのいずれかを含むことが望ましい。入射角度が、２０度より小さいと、接続孔の側面に緻密な膜を形成することができず、延在部の抵抗値が大きくなってしまい、よい導電性が得られない。８５度以上であると側面に延在部がほとんど形成されないため、断線が起こりやすくなってしまう。スパッタあるいはイオンコート法を用いて金属膜を成膜するため、低温プロセスで第２の電極を成膜することができる。ここでは、低温プロセスとは、２００℃以下の温度で第２の電極を形成することをいう。入射角度を所望の角度に傾斜させることにより、裏面側の第２面から接続孔４の内部まで延在する延在部６ａを形成することができる。第２の電極は、Ｔｉ、Ａｕ、ＴｉＮ、Ｎｉ、タングステンのいずれかを含むことが望ましい。また、第２の電極６は複数層の金属膜から形成してもよいし、単層で形成してもよい。また、第１の電極３の表面を低抵抗に保つため、電極表面を逆スパッタして、第１の電極３の表面にバリアシード層８を形成してもよい。
【００２２】
（接続孔に、第２の電極の延在部と第１の電極とを接続するための導電物を充填する工程）
その後、第２の電極６の延在部６ａを有する接続孔４に、真空加圧法あるいはディスペンス法で、導電性ペーストを充填する。その後、導電性ペーストを乾燥し硬化させる。１２０℃程度の温度で乾燥、硬化を行なうことにより導電性ペースト内の金属どうしが接合し、導電物７が接続孔４内に形成される。前記導電性ペーストは、銅、銀、Ｎｉのいずれかを含むことが好ましい。これにより、第１の電極３と導電物７は接続され、導電物７と第２の電極６の延在部６ａが接続される。これによって、第１の電極３と第２の電極６は、導電物７を介して電気的に接続され、貫通電極となる。
【００２３】
このように、第１の電極３と、第２の電極６の延在部６ａを導電物７で接続する構成であるため、低温プロセスを用いて、高アスペクトの貫通電極を簡便に形成することが可能となる。接続孔４に導電物７を充填しているため、図１（ａ）に示すように第２の電極６の延在部６ａの厚みが均一のものに限らない。図１（ｂ）に示すように延在部６ａの厚みが変化していても、あるいは図２（ａ）に示すようなテーパー等の孔形状にも、図２（ｂ）に示すような傾斜している孔形状にも影響されずに貫通電極を形成することができる。
【００２４】
なお、図１（ｃ）に示すように、第１の電極３にバリアシード層８を形成する必要のない場合は、バリアシード層８を形成しないことも可能である。
【００２５】
実際の貫通電極の製造においては、孔明けプロセスのバラツキにより、接続孔４にノッチが発生したり、図２（ａ）に示すようにテーパー形状であったり、図２（ｂ）に示すように傾斜していたり、ウエハ間、ウエハ内でもバラツキが発生することが多い。このため、安定して量産するために、接続孔内壁を、底部まで含めて、実用上問題なく被覆することは困難であった。
【００２６】
従来は、この孔形状の課題を解決する方法として、ＣＶＤで有機Ｃｕ等を分解、析出させるＭＯ−ＣＶＤ法が、有効な方法であった。しかしながら、処理温度が２００℃より高温で析出させなくてはならないため、熱によるダメージをきらう種々の半導体装置には、適用することができなかった。
【００２７】
これに対して、本発明によれば、種々の孔形状、高アスペクト比の貫通電極を低温プロセスで形成することができる。
【００２８】
また、図１（ｄ）に示すように、バンプ１０を形成することも可能であり、接続孔４の周方向の一部にのみ第２の電極６の延在部６ａを形成することもできる。
【００２９】
なお、半導体基板１は、シリコン、ゲルマニウム、セレン等の単一元素や、酸化物、硫化物、セレン化物、テルル化物、アンチモン化合物、ヒ素化合物、リン化合物等の化合物等を主成分とした半導体基板を用いるとよい。
【実施例１】
【００３０】
本実施例においては、図１（ａ）に示した形態の半導体装置を製造した。
【００３１】
まず、シリコン製の半導体基板である６インチの半導体基板１を準備した。半導体基板１の表面には第１の電極３、不図示の半導体素子、配線が設けられ、半導体基板１の表面には０．１μｍのパシベーション膜２が形成されているものを用いた。電極パッドの厚さは２．１μｍで、配線の厚さは０．６μｍであり、パシベーション膜２は半導体プロセスによりＳｉＯ２とＳｉＮの積層により形成されているものを用いた。半導体基板１の厚さは２００μｍであった。
【００３２】
次に、ＩＣＰ−ＲＩＥを用いて半導体基板１にφ３０μｍの接続孔４を形成した。この時の接続孔４のアスペクト比は約７であった。
【００３３】
次に、シランカップリング材を溶液浸漬でコーティングして、ＣＶＤ法により絶縁膜５を形成した。シランカップリング処理としては、メタノール溶媒のＫＢＭ−６０３（商品名・信越化学工業製）０．１％等を使い、カップリングの液きり、乾燥、水洗、乾燥等のプロセスを行った。
【００３４】
次に、絶縁膜５としてパリレン膜を形成し、ドライエッチングにより、接続孔底部の絶縁膜を除去した。
【００３５】
次に、スパッタ法あるいはイオンコート法を使用し、孔径の２倍の接続孔深さまで延在する延在部６ａを有する第２の電極６を形成した。１００℃程度の温度で成膜することができた。第２の電極６となる金属膜は、表面膜厚換算でＴｉを１０００Å、Ａｕを４０００Å形成した。
【００３６】
次に、接続孔４に、真空加圧法で導電性ペーストを充填した。その後導電性ペーストを１２０℃の温度で乾燥させて硬化させた。硬化により導電物７が形成された。導電性ペーストはナノペーストインク（商品名・ハリマ化成製）を使用した。
【実施例２】
【００３７】
次に実施例２について説明する。
【００３８】
本実施例においては、図１（ｄ）に示した形態の半導体装置を製造した。
【００３９】
まず、シリコン製の半導体基板である６インチの半導体基板１を準備する。半導体基板１の表面にはあらかじめ第１の電極３、不図示の半導体素子、配線が設けられ、半導体基板１の表面には０．１μｍのパシベーション膜２が形成されているものを用いた。電極パッドの厚さは２．１μｍで、配線の厚さは０．６μｍであり、パシベーション膜２は半導体プロセスによりＳｉＯ２とＳｉＮの積層により形成されているものを用いた。半導体基板１の厚さは２００μｍであった。
【００４０】
次に、ＩＣＰ−ＲＩＥを用いて半導体基板１にφ２５μｍの接続孔４を形成すした。この時の接続孔４のアスペクト比は約８であった。
【００４１】
次に、シランカップリング材を溶液浸漬でコーティングして、ＣＶＤ法により絶縁膜５を形成した。シランカップリング処理としては、メタノール溶媒のＫＢＭ−６０３（商品名・信越化学工業製）０．１％等を使い、カップリングの液きり、乾燥、水洗、乾燥等のプロセスを行った。
【００４２】
次に、絶縁膜５としてパリレン膜を形成した。ドライエッチングにより、接続孔底部の絶縁膜を除去した。
【００４３】
次に、スパッタ法あるいはイオンコート法を使用し孔径の２倍の接続孔深さまで延在部６ａを有する第２の電極６を形成した。この時、成膜の途中で半導体基板１の自転を止めることにより、図１（ｄ）に示すように接続孔４の周方向の一部に第２の電極６の延在部６ａが形成された。これによって、半導体基板表面と、接続孔内の延在部６ａにおける析出膜厚差が約３分の１に小さくなった。
【００４４】
第２の電極６となる金属膜は、Ｔｉを１０００Å、Ａｕを９２００Å形成した。また、金属膜は、１００℃程度の温度で成膜することができた。
【００４５】
本実施例では、接続孔の断面の形状は円形状にしたが、例えば、図３に示すように、円形状の他、三角形状、多角形状の断面を有する種々の接続孔４にすることもできる。このような形状の場合は、自転を止めて第２の電極６の延在部６ａを形成することにより、良好に対応することができる。
【００４６】
次に、ドライフィルムを使ってパターニングして、バンプ１０を金めっきで形成した。バンプ厚は５μｍとした。
【００４７】
次に、接続孔４に、真空加圧法で導電性ペーストの充填した。その後導電性ペーストを１２０℃の温度で乾燥させて硬化させた。硬化により導電物７が形成された。導電性ペーストには、ナノペーストインクを使用した。
【００４８】
なお、バンプ形成の工程と、導電物形成の工程を逆にしたサンプルを作成したところ、問題なく試作できた。
【符号の説明】
【００４９】
１ 半導体基板
２ パシベーション膜
３ 第１の電極
４ 接続孔
５ 絶縁膜
６ 第２の電極
６ａ 延在部６ａ
７ 導電物
８ バリアシード層
１０ バンプ
【技術分野】
【０００１】
本発明は、高アスペクトで孔形状に影響されない貫通電極を備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、電子機器の小型・高性能化に伴い、半導体装置は小型化・高密度化が要求されている。そのため、半導体基板の表裏面の導通をとる貫通電極により、半導体基板の裏面において外部の端子と接続している。また、半導体基板の裏面に配線を形成し複数個の半導体基板を積層して、それらの各表裏面を貫通電極により電気的に接続することで実装密度を高めている。このように、半導体装置における貫通電極は、半導体メモリ、ＣＭＯＳセンサ、ＡＦセンサ等に用いる半導体チップに利用される。さらに、複数の半導体チップを積層した半導体パッケージや、インクジェットヘッド本体など、さまざまな分野で用いられる。
【０００３】
また、半導体素子を形成した半導体基板、あるいは、あらかじめ形成された半導体素子と一部が有機物により形成された構造物のある半導体基板に、貫通電極を形成するニーズが高まっている。半導体素子や有機物により形成された構造物に影響しないように低温プロセスで貫通電極を形成しなければならない。しかしながら、高アスペクト比、逆テーパー孔形状を含む複雑な孔形状の接続孔に対して、低温プロセスで、例えば２００℃以下の低温プロセスで、信頼性の高い貫通電極を低コストで形成することは難しく、解決を待たれる大きな課題であった。
【０００４】
例えば、特許文献１に開示された構成では、図５に示すように、接続孔１０４の底部に第２の電極１０６を薄く成膜し、第１の電極１０３と接続させ、その後のめっき法と合わせて、第２の電極１０６の膜厚を厚くしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１２８３５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら上記従来例のように、第２の電極１０６を接続孔１０４の底部で第１の電極１０３と接続する構造では、高アスペクトの接続孔や、逆テーパーのある接続孔に対しては、低温プロセスによって信頼性のある貫通電極を形成することは難しい。
【０００７】
具体的に説明すると、はじめに、第２の電極１０６は、半導体基板の裏面側の第２面から接続孔内部に形成され、第１の電極１０３と接続されるが、この第２の電極となる薄膜を形成するために有機金属を用いたＣＶＤ法であるＭＯ−ＣＶＤ法を用いる。ＭＯ−ＣＶＤ法は、半導体基板を高温に加熱しなければ、半導体基板に薄膜を形成することができないため、例えば２００℃以下の低温プロセスでは、信頼性のある貫通電極を形成することができなかった。
【０００８】
また、第１の電極１０３の裏面側表面である接続孔の底部及び前記接続孔の底部のコーナー部等に、第２の電極として必要なめっき膜厚を電解めっきにより析出させる。しかしこの時、接続孔の底部及びコーナー部と、半導体基板の裏面側の第２面とに析出するめっきの析出速度に大きな差が発生する。この傾向はアスペクト比が高くなるに従って、ますます顕著となる。例えば、アスペクト比５では、接続孔底部の第２の電極１０６の析出膜厚と半導体基板の第２面の第２の電極１０６の析出膜厚との比は０．５〜１：１０であり、めっきの析出差により、半導体基板表面の回路厚が接続孔底部の膜厚の十倍以上になる。このため、回路の微細化も困難になっている。
【０００９】
他方、無電解めっきの場合は、密着性と無電解めっき中の発泡の問題があり、特に実用上、密着性の悪いことが、大きな課題となっていた。この密着性の課題を回避する方法としては、電解めっきの場合と同様、無電解めっきの場合もＭＯ−ＣＶＤ法を使うのが、唯一の方法であり、上記の電解めっきの場合と同様に２００℃以下の低温では対応することができなかった。
【００１０】
また、めっき法を使わず、ＭＯ−ＣＶＤ法だけで第２の電極全てを形成する方法もあるが、２００℃以下の低温での対応ができず、実用を妨げている。
【００１１】
本発明は、低温プロセスによって高アスペクトの貫通電極を形成することを可能とする半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体基板と、前記半導体基板の表面側の第１面に設けられた第１の電極と、前記半導体基板の裏面側の第２面に設けられた第２の電極と、前記第１及び前記第２の電極を接続するために前記半導体基板に形成された前記半導体基板を貫通する接続孔と、前記第１の電極に接続するように前記接続孔に充填された導電物と、を有し、前記第２の電極は、前記半導体基板の前記第２面から前記接続孔の内部まで延在する延在部を備え、前記延在部と前記導電物を接続することにより、前記第１の電極と前記第２の電極とを接続したことを特徴とする。
【００１３】
本発明の半導体装置の製造方法は、半導体基板の表面側の第１面に第１の電極を形成する工程と、前記半導体基板に、前記半導体基板を貫通する接続孔を形成する工程と、前記半導体基板の裏面側の第２面に、前記接続孔の内部まで延在する延在部を有する第２の電極を低温プロセスで形成する工程と、前記接続孔に、前記延在部と前記第１の電極とを接続するための導電物を充填する工程と、を有することを特徴とする。
【発明の効果】
【００１４】
接続孔内に充填された導電性ペーストを介して第１の電極を第２の電極に接続する構成であるため、高アスペクトの貫通電極であっても、低温プロセスを用いて、容易にかつ信頼性高く形成することが可能である。
【図面の簡単な説明】
【００１５】
【図１】実施例１による半導体装置の主要部を示す部分断面図である。
【図２】接続孔がテーパー形状あるいは傾斜している場合を説明する部分断面図である。
【図３】様々な断面形状の接続孔を説明する図である。
【図４】実施例１による半導体装置の製造方法の工程を説明する工程図である。
【図５】半導体チップの積層構造を示す斜視図である。
【発明を実施するための形態】
【００１６】
本発明を実施するための最良の形態を図面に基づいて説明する。
【００１７】
図１（ａ）に示すように、半導体基板１は、パッシベーション膜２と、図示下向きの表面側の第１面に配置された第１の電極３と、図示上向きの裏面側の第２面と、半導体基板１を貫通する接続孔４と、を備える。さらに、絶縁膜５を介して第２面に形成された第２の電極６を備える。接続孔４の底部に第１の電極３が配されている。金属膜からなる第２の電極６は、半導体基板の第２面から接続孔４の側面の途中まで形成されている。第２の電極６は、接続孔４の底部まで形成されておらず、接続孔４の側面の途中まで形成されている。この接続孔４の側面の途中まで形成された部分６ａを延在部と称する。第２の電極６は、単層の金属膜でも良いし、複数層の金属膜から形成されていても良い。また、第２の電極６の延在部６ａは、厚みが均一のものに限らず、図１（ｂ）に示すように延在部６ａの厚みが変化していても良い。また、第１の電極３の表面には、第１の電極３の表面を低抵抗に保つため、バリアシード層８が形成されている。図１（ｃ）に示すようにバリアシード層８が形成されていなくてもよく、バリアシード層８が形成されていなくとも貫通電極として問題なく機能する。接続孔４には導電物７が充填されている。これにより、第１の電極３と導電物７は接続され、導電物７と第２の電極６の延在部６ａが接続される。これによって、第１の電極３と第２の電極６は、導電物７を介して電気的に接続され、貫通電極となる。図１（ｄ）に示すように、第２の電極６の延在部６ａは、接続孔４の周方向の一部に形成されていれば、貫通電極として問題なく機能する。周方向の一部に形成することによって、半導体基板の第２面に形成される第２の電極６の膜厚と、接続孔内の延在部６ａに形成される膜厚差を約３分の１に小さくすることができる。また、バンプ１０を半導体基板の第２面の第２の電極６に設けてもよい。導電物によって第１の電極３と第２の電極６を接続する本発明の半導体装置においては、接続孔４が、図２（ａ）に示すようにテーパー形状であったり、（ｂ）に示すように傾斜していたりしていても、貫通電極として問題なく機能する。さらに、接続孔４の半導体基板表面に平行な方向の断面形状は、図３（ａ）に示す円形状の他、例えば、図３（ｂ）のような三角形状、図３（ｃ）のような多角形状であってもよい。また、図３において、６ａは、接続孔４の周方向の一部に形成された延在部を示す。
【００１８】
次に本発明の半導体装置の製造方法について図４を用いて説明する。
【００１９】
（半導体基板の表面側の第１面に第１の電極を形成する工程）
まず、図４（ａ）に示すように、半導体基板１の表面側である第１面に第１の電極３を従来の半導体プロセスにより形成する。第一の電極は、例えばアルミニウム、アルミニウム合金、銅により形成される。なお、半導体基板１には、半導体基板１の裏面側である第２面にパッシベーション膜２が形成されていてもよい。
【００２０】
（接続孔を形成する工程）
次に、図４（ｂ）に示すように、前記第１面に形成された第１の電極３に対応する位置の第２面側から半導体基板１を貫通する接続孔４を開けて、第１の電極３を前記接続孔４の底部に露出させる。その後、図４（ｄ）に示すように、第２面と接続孔４の側面に絶縁膜５を形成する。図４（ｃ）に示すように、第２面、接続孔４の側面及び接続孔４の底部にある第１の電極３の表面に絶縁膜５を形成した後、第１の電極３の表面に形成した絶縁膜５を取り除き、再び接続孔４の底部に第１の電極３を露出させてもよい。
【００２１】
（半導体基板の前記第２面に、前記接続孔の内部まで延在する延在部を有する第２の電極を低温プロセスで形成する工程）
次に、図４（ｅ）に示すように、簡便なスパッタあるいはイオンコート法を使い、半導体基板１を成膜中に所望の角度に傾斜させて、金属膜による第２の電極６を成膜する。つまり、スパッタ法またはイオンコート法により金属粒子を堆積させて成膜する。そして、金属粒子の入射角度が、前記接続孔の側面に対して、２０度以上８５度以下になるように成膜する。前記金属粒子は、Ｔｉ、Ａｕ、ＴｉＮ、Ｎｉ、タングステンのいずれかを含むことが望ましい。入射角度が、２０度より小さいと、接続孔の側面に緻密な膜を形成することができず、延在部の抵抗値が大きくなってしまい、よい導電性が得られない。８５度以上であると側面に延在部がほとんど形成されないため、断線が起こりやすくなってしまう。スパッタあるいはイオンコート法を用いて金属膜を成膜するため、低温プロセスで第２の電極を成膜することができる。ここでは、低温プロセスとは、２００℃以下の温度で第２の電極を形成することをいう。入射角度を所望の角度に傾斜させることにより、裏面側の第２面から接続孔４の内部まで延在する延在部６ａを形成することができる。第２の電極は、Ｔｉ、Ａｕ、ＴｉＮ、Ｎｉ、タングステンのいずれかを含むことが望ましい。また、第２の電極６は複数層の金属膜から形成してもよいし、単層で形成してもよい。また、第１の電極３の表面を低抵抗に保つため、電極表面を逆スパッタして、第１の電極３の表面にバリアシード層８を形成してもよい。
【００２２】
（接続孔に、第２の電極の延在部と第１の電極とを接続するための導電物を充填する工程）
その後、第２の電極６の延在部６ａを有する接続孔４に、真空加圧法あるいはディスペンス法で、導電性ペーストを充填する。その後、導電性ペーストを乾燥し硬化させる。１２０℃程度の温度で乾燥、硬化を行なうことにより導電性ペースト内の金属どうしが接合し、導電物７が接続孔４内に形成される。前記導電性ペーストは、銅、銀、Ｎｉのいずれかを含むことが好ましい。これにより、第１の電極３と導電物７は接続され、導電物７と第２の電極６の延在部６ａが接続される。これによって、第１の電極３と第２の電極６は、導電物７を介して電気的に接続され、貫通電極となる。
【００２３】
このように、第１の電極３と、第２の電極６の延在部６ａを導電物７で接続する構成であるため、低温プロセスを用いて、高アスペクトの貫通電極を簡便に形成することが可能となる。接続孔４に導電物７を充填しているため、図１（ａ）に示すように第２の電極６の延在部６ａの厚みが均一のものに限らない。図１（ｂ）に示すように延在部６ａの厚みが変化していても、あるいは図２（ａ）に示すようなテーパー等の孔形状にも、図２（ｂ）に示すような傾斜している孔形状にも影響されずに貫通電極を形成することができる。
【００２４】
なお、図１（ｃ）に示すように、第１の電極３にバリアシード層８を形成する必要のない場合は、バリアシード層８を形成しないことも可能である。
【００２５】
実際の貫通電極の製造においては、孔明けプロセスのバラツキにより、接続孔４にノッチが発生したり、図２（ａ）に示すようにテーパー形状であったり、図２（ｂ）に示すように傾斜していたり、ウエハ間、ウエハ内でもバラツキが発生することが多い。このため、安定して量産するために、接続孔内壁を、底部まで含めて、実用上問題なく被覆することは困難であった。
【００２６】
従来は、この孔形状の課題を解決する方法として、ＣＶＤで有機Ｃｕ等を分解、析出させるＭＯ−ＣＶＤ法が、有効な方法であった。しかしながら、処理温度が２００℃より高温で析出させなくてはならないため、熱によるダメージをきらう種々の半導体装置には、適用することができなかった。
【００２７】
これに対して、本発明によれば、種々の孔形状、高アスペクト比の貫通電極を低温プロセスで形成することができる。
【００２８】
また、図１（ｄ）に示すように、バンプ１０を形成することも可能であり、接続孔４の周方向の一部にのみ第２の電極６の延在部６ａを形成することもできる。
【００２９】
なお、半導体基板１は、シリコン、ゲルマニウム、セレン等の単一元素や、酸化物、硫化物、セレン化物、テルル化物、アンチモン化合物、ヒ素化合物、リン化合物等の化合物等を主成分とした半導体基板を用いるとよい。
【実施例１】
【００３０】
本実施例においては、図１（ａ）に示した形態の半導体装置を製造した。
【００３１】
まず、シリコン製の半導体基板である６インチの半導体基板１を準備した。半導体基板１の表面には第１の電極３、不図示の半導体素子、配線が設けられ、半導体基板１の表面には０．１μｍのパシベーション膜２が形成されているものを用いた。電極パッドの厚さは２．１μｍで、配線の厚さは０．６μｍであり、パシベーション膜２は半導体プロセスによりＳｉＯ２とＳｉＮの積層により形成されているものを用いた。半導体基板１の厚さは２００μｍであった。
【００３２】
次に、ＩＣＰ−ＲＩＥを用いて半導体基板１にφ３０μｍの接続孔４を形成した。この時の接続孔４のアスペクト比は約７であった。
【００３３】
次に、シランカップリング材を溶液浸漬でコーティングして、ＣＶＤ法により絶縁膜５を形成した。シランカップリング処理としては、メタノール溶媒のＫＢＭ−６０３（商品名・信越化学工業製）０．１％等を使い、カップリングの液きり、乾燥、水洗、乾燥等のプロセスを行った。
【００３４】
次に、絶縁膜５としてパリレン膜を形成し、ドライエッチングにより、接続孔底部の絶縁膜を除去した。
【００３５】
次に、スパッタ法あるいはイオンコート法を使用し、孔径の２倍の接続孔深さまで延在する延在部６ａを有する第２の電極６を形成した。１００℃程度の温度で成膜することができた。第２の電極６となる金属膜は、表面膜厚換算でＴｉを１０００Å、Ａｕを４０００Å形成した。
【００３６】
次に、接続孔４に、真空加圧法で導電性ペーストを充填した。その後導電性ペーストを１２０℃の温度で乾燥させて硬化させた。硬化により導電物７が形成された。導電性ペーストはナノペーストインク（商品名・ハリマ化成製）を使用した。
【実施例２】
【００３７】
次に実施例２について説明する。
【００３８】
本実施例においては、図１（ｄ）に示した形態の半導体装置を製造した。
【００３９】
まず、シリコン製の半導体基板である６インチの半導体基板１を準備する。半導体基板１の表面にはあらかじめ第１の電極３、不図示の半導体素子、配線が設けられ、半導体基板１の表面には０．１μｍのパシベーション膜２が形成されているものを用いた。電極パッドの厚さは２．１μｍで、配線の厚さは０．６μｍであり、パシベーション膜２は半導体プロセスによりＳｉＯ２とＳｉＮの積層により形成されているものを用いた。半導体基板１の厚さは２００μｍであった。
【００４０】
次に、ＩＣＰ−ＲＩＥを用いて半導体基板１にφ２５μｍの接続孔４を形成すした。この時の接続孔４のアスペクト比は約８であった。
【００４１】
次に、シランカップリング材を溶液浸漬でコーティングして、ＣＶＤ法により絶縁膜５を形成した。シランカップリング処理としては、メタノール溶媒のＫＢＭ−６０３（商品名・信越化学工業製）０．１％等を使い、カップリングの液きり、乾燥、水洗、乾燥等のプロセスを行った。
【００４２】
次に、絶縁膜５としてパリレン膜を形成した。ドライエッチングにより、接続孔底部の絶縁膜を除去した。
【００４３】
次に、スパッタ法あるいはイオンコート法を使用し孔径の２倍の接続孔深さまで延在部６ａを有する第２の電極６を形成した。この時、成膜の途中で半導体基板１の自転を止めることにより、図１（ｄ）に示すように接続孔４の周方向の一部に第２の電極６の延在部６ａが形成された。これによって、半導体基板表面と、接続孔内の延在部６ａにおける析出膜厚差が約３分の１に小さくなった。
【００４４】
第２の電極６となる金属膜は、Ｔｉを１０００Å、Ａｕを９２００Å形成した。また、金属膜は、１００℃程度の温度で成膜することができた。
【００４５】
本実施例では、接続孔の断面の形状は円形状にしたが、例えば、図３に示すように、円形状の他、三角形状、多角形状の断面を有する種々の接続孔４にすることもできる。このような形状の場合は、自転を止めて第２の電極６の延在部６ａを形成することにより、良好に対応することができる。
【００４６】
次に、ドライフィルムを使ってパターニングして、バンプ１０を金めっきで形成した。バンプ厚は５μｍとした。
【００４７】
次に、接続孔４に、真空加圧法で導電性ペーストの充填した。その後導電性ペーストを１２０℃の温度で乾燥させて硬化させた。硬化により導電物７が形成された。導電性ペーストには、ナノペーストインクを使用した。
【００４８】
なお、バンプ形成の工程と、導電物形成の工程を逆にしたサンプルを作成したところ、問題なく試作できた。
【符号の説明】
【００４９】
１ 半導体基板
２ パシベーション膜
３ 第１の電極
４ 接続孔
５ 絶縁膜
６ 第２の電極
６ａ 延在部６ａ
７ 導電物
８ バリアシード層
１０ バンプ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面側の第１面に設けられた第１の電極と、
前記半導体基板の裏面側の第２面に設けられた第２の電極と、
前記第１及び前記第２の電極を接続するために前記半導体基板に形成された前記半導体基板を貫通する接続孔と、前記第１の電極に接続するように前記接続孔に充填された導電物と、を有し、前記第２の電極は、前記半導体基板の前記第２面から前記接続孔の内部まで延在する延在部を備え、前記延在部と前記導電物を接続することにより、前記第１の電極と前記第２の電極とを接続したことを特徴とする半導体装置。
【請求項２】
前記第２の電極は、Ｔｉ、Ａｕ、ＴｉＮ、Ｎｉ、タングステンのいずれかを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電物は、導電性ペーストに含まれる金属が接合したものであることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記導電性ペーストに含まれる金属は、銅、銀、Ｎｉのうちのいずれかを含むことを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板の表面側の第１面に第１の電極を形成する工程と、
前記半導体基板に、前記半導体基板を貫通する接続孔を形成する工程と、
前記半導体基板の裏面側の第２面に、前記接続孔の内部まで延在する延在部を有する第２の電極を低温プロセスで形成する工程と、
前記接続孔に、前記延在部と前記第１の電極とを接続するための導電物を充填する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記延在部は、スパッタ法またはイオンコート法により金属粒子を堆積させて成膜することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記延在部は、前記スパッタ法またはイオンコート法による前記金属粒子の入射角度が、前記接続孔の側面に対して、２０度以上８５度以下であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記金属粒子は、Ｔｉ、Ａｕ、ＴｉＮ、Ｎｉ、タングステンのいずれかを含むことを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の表面側の第１面に設けられた第１の電極と、
前記半導体基板の裏面側の第２面に設けられた第２の電極と、
前記第１及び前記第２の電極を接続するために前記半導体基板に形成された前記半導体基板を貫通する接続孔と、前記第１の電極に接続するように前記接続孔に充填された導電物と、を有し、前記第２の電極は、前記半導体基板の前記第２面から前記接続孔の内部まで延在する延在部を備え、前記延在部と前記導電物を接続することにより、前記第１の電極と前記第２の電極とを接続したことを特徴とする半導体装置。
【請求項２】
前記第２の電極は、Ｔｉ、Ａｕ、ＴｉＮ、Ｎｉ、タングステンのいずれかを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電物は、導電性ペーストに含まれる金属が接合したものであることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記導電性ペーストに含まれる金属は、銅、銀、Ｎｉのうちのいずれかを含むことを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板の表面側の第１面に第１の電極を形成する工程と、
前記半導体基板に、前記半導体基板を貫通する接続孔を形成する工程と、
前記半導体基板の裏面側の第２面に、前記接続孔の内部まで延在する延在部を有する第２の電極を低温プロセスで形成する工程と、
前記接続孔に、前記延在部と前記第１の電極とを接続するための導電物を充填する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記延在部は、スパッタ法またはイオンコート法により金属粒子を堆積させて成膜することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記延在部は、前記スパッタ法またはイオンコート法による前記金属粒子の入射角度が、前記接続孔の側面に対して、２０度以上８５度以下であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記金属粒子は、Ｔｉ、Ａｕ、ＴｉＮ、Ｎｉ、タングステンのいずれかを含むことを特徴とする請求項６または７記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１２３９２２（Ｐ２０１０−１２３９２２Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００９−２３５３８５（Ｐ２００９−２３５３８５）
【出願日】平成２１年１０月９日（２００９．１０．９）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２１年１０月９日（２００９．１０．９）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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