半導体装置
【課題】 ゲート電極間絶縁膜中を流れるリーク電流の低減化を図ったフラッシュメモリを実現すること。
【解決手段】 フラッシュメモリは、フローティングゲート電極３と、フローティングゲート電極３上に設けられ、最小膜厚が５ｎｍ以上である膜厚分布を有する多結晶のゲート電極間絶縁膜５と、多結晶のゲート電極間絶縁膜５上に設けられたコントロールゲート電極４とを具備している。
【解決手段】 フラッシュメモリは、フローティングゲート電極３と、フローティングゲート電極３上に設けられ、最小膜厚が５ｎｍ以上である膜厚分布を有する多結晶のゲート電極間絶縁膜５と、多結晶のゲート電極間絶縁膜５上に設けられたコントロールゲート電極４とを具備している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜の改善を図った半導体装置に関する。
【背景技術】
【０００２】
半導体メモリの一つとして、フラッシュメモリがある。フラッシュメモリは、フローティングゲート電極とコントロールゲート電極との間に設けられたゲート電極間絶縁膜を備えている。
【０００３】
フローティングゲート電極およびコントロールゲート電極は、通常、多結晶シリコン膜で構成されている。一方、ゲート電極間絶縁膜は、最近では、高誘電体膜（high-k膜）で構成されている。上記高誘電体膜は、代表的には、Ａｌ2 Ｏ3 膜である。Ａｌ2 Ｏ3 膜はＣＶＤプロセスにより形成される。しかしながら、ゲート電極間絶縁膜として高誘電体膜を用いたフラッシュメモリには、ゲート電極間絶縁膜中に流れるリーク電流が大きいという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の如く、従来のゲート電極間絶縁膜として高誘電体膜を用いたフラッシュメモリには、ゲート電極間絶縁膜中に流れるリーク電流が大きいという問題があった。
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、絶縁膜中を流れるリーク電流の低減化を図った半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【０００７】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、第１の導電膜と、前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、前記多結晶の絶縁膜上に設けられた第２の導電膜とを具備してなることを特徴とする。
【０００８】
また、本発明に係る他の半導体装置は、第１の導電膜と、前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ未満、最大膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、前記多結晶の絶縁膜の膜厚が最小となる部分と前記第１の導電膜との間を含む、前記多結晶の絶縁膜と前記第１の導電膜との間に設けられた第１の非晶質の絶縁膜と、前記多結晶の絶縁膜上に設けられた第２の導電膜と、前記多結晶の絶縁膜の膜厚が最小となる部分と前記第２の導電膜との間を含む、前記多結晶の絶縁膜と前記第２の導電膜との間に設けられた第２の非晶質の絶縁膜とを具備してなることを特徴とする
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【発明の効果】
【０００９】
本発明によれば、絶縁膜中を流れるリーク電流の低減化を図った半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るフラッシュメモリを示す断面図である。
【００１２】
図１において、１はシリコン基板を示しており、シリコン基板１の表面上にはトンネル絶縁膜２が設けられている。トンネル絶縁膜２は、例えば、熱酸化膜（ＳｉＯ2 膜）である。
【００１３】
トンネル絶縁膜２上にはフローティングゲート電極（第１の導電膜）３が設けられている。フローティングゲート電極３の上方にはコントロールゲート電極（第２の導電膜）４が設けられている。フローティングゲート電極３およびコントロールゲート電極４は多結晶シリコン膜で構成されている。
【００１４】
フローティングゲート電極３とコントロールゲート電極４との間には、ゲート電極間絶縁膜（多結晶の絶縁膜）５が設けられている。ゲート電極間絶縁膜５は多結晶のＡｌ2 Ｏ3 膜で構成されている。シリコン基板１の表面には、ゲート部２−５を挟むように、一対のソース／ドレイン領域６，７が設けられている。
【００１５】
図２は、ゲート電極間絶縁膜５の拡大図である。図２において、８は最小膜厚部分の結晶粒界を示している。図２では、結晶粒界８は一つしか示されていないが、ゲート電極間絶縁膜５中に複数の結晶粒界８が存在しても構わない。
【００１６】
ゲート電極間絶縁膜５の膜厚は一様ではなく分布を有している。本実施形態では、ゲート電極間絶縁膜５の最小膜厚Ｌ１は５ｎｍ以上である。ゲート電極間絶縁膜５の膜厚が最小となる部分は、結晶粒界８を含む部分である。また、ゲート電極間絶縁膜５中の結晶粒界は４ｎｍ以下に設定されている。以下、これらの点についてさらに説明する。
【００１７】
まず、本発明者等は、従来のＡｌ2 Ｏ3 膜（ゲート電極間絶縁膜）を用いたフラッシュメモリのリーク電流の増加の原因について調べた。
【００１８】
ＣＶＤプロセスにより形成された直後のＡｌ2 Ｏ3 膜は非晶質であるため、Ａｌ2 Ｏ3 膜内の原子間の結合度は弱い。そのため、Ａｌ2 Ｏ3 膜中に多くの欠陥が含まれることになる。このような大量の欠陥は、リーク電流を増加させる。このようなリーク電流の増加を抑制する方法として、アニールによりＡｌ2 Ｏ3 膜を結晶化させ、多結晶のＡｌ2 Ｏ3 膜を形成することにより、原子間の結合度を高める方法がある。
【００１９】
しかし、本発明者等の鋭意研究によれば、Ａｌ2 Ｏ3 膜を結晶化させると、Ａｌ2 Ｏ3 膜の膜厚が減少し、Ａｌ2 Ｏ3 膜の最小膜厚部分でトンネル電流が発生し、これがリーク電流の増加の原因であることが明らかになった。そして、リーク電流の原因となるリーク電流密度の膜厚依存性は、図３に示すように、膜厚５ｎｍ未満でリーク電流密度が急激に増加することが明らかになった。
【００２０】
さらに、本発明者等の鋭意研究によれば、図４に示すように、Ａｌ2 Ｏ3 膜の最小膜厚は、Ａｌ2 Ｏ3 膜中の結晶粒界により制御できることが明らかになった。図４は、Ａｌ2 Ｏ3 膜の最小膜厚の結晶粒界依存性を示している。Ａｌ2 Ｏ3 膜の平均膜厚は７ｎｍである。図４から結晶粒径を４ｎｍ以下に設定することにより、最小膜厚を５ｎｍ以上にできることが分かる。結晶粒径を４ｎｍ以下にするには、Ａｌ2 Ｏ3 膜のアニール温度などを制御することで実現できる。
【００２１】
本実施形態のフラッシュメモリの製造方法は、Ａｌ2 Ｏ3 膜のアニール条件を除いて、基本的には、従来のフラッシュメモリの製造方法と同様である。
【００２２】
本実施形態のフラッシュメモリの製造方法を簡単に説明すると、まず、図５に示すように、シリコン基板１の表面にトンネル絶縁膜２が熱酸化により形成される。
【００２３】
次に、図６に示すように、ＣＶＤプロセスにより、フローティングゲート電極となる第１の多結晶シリコン膜３、ゲート電極間絶縁膜となる非晶質のＡｌ2 Ｏ3 膜５およびコントロールゲート電極となる第２の多結晶シリコン膜４がトンネル絶縁膜２上に順次堆積される。
【００２４】
次に、図７に示すように、フォトリソグラフィおよびＲＩＥプロセスにより、第１の多結晶シリコン膜３、非晶質のＡｌ2 Ｏ3 膜５、第２の多結晶シリコン膜４が加工され、フローティングゲート電極３、ゲート電極間絶縁膜５およびコントロールゲート電極４が形成される。
【００２５】
次に、ゲート電極間絶縁膜（非晶質のＡｌ2 Ｏ3 膜）５の改善のために、アニールが行われる。このアニールにより、図８に示すように、ゲート電極間絶縁膜５の膜厚は減少するが最小膜厚Ｌ１は５ｎｍ以上である。
【００２６】
その後、周知のイオン注入およびアニールにより、ソース／ドレイン領域６，７が形成され、図１に示したフラッシュメモリが得られる。
【００２７】
本実施形態のフラッシュメモリの製造工程数は、従来のフラッシュメモリの製造工程数と同じである。したがって、本実施形態によれば、製造工程数の増加を招かずに、リーク電流の低減化が図れたフラッシュメモリを実現できるようになる。
【００２８】
（第２の実施形態）
図９は、本発明の第２の実施形態に係るフラッシュメモリの要部を示す断面図である。図９は第１の実施形態の図２に相当する断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００２９】
本実施形態のフラッシュメモリは、第１の実施形態のフラッシュメモリには無い、ゲート電極間絶縁膜５とフローティングゲート電極３との間に設けられた第１の非晶質のシリコン窒化膜９と、ゲート電極間絶縁膜５とコントロールゲート電極４との間に設けられた第２の非晶質のシリコン窒化膜１０とをさらに備えていることにある。言い換えれば、ゲート電極間絶縁膜５が多結晶の絶縁膜と非晶質の絶縁膜との多層構造になっている。
【００３０】
ゲート電極間絶縁膜５の膜厚が最小になっている膜厚減少部１１，１２内はシリコン窒化膜９，１０によって埋め込まれている。ゲート電極間絶縁膜５の最大膜厚Ｌ２は５ｎｍ以上である。ゲート電極間絶縁膜５の最小膜厚Ｌ１は第１の実施形態とは異なり、５ｎｍ未満である。
【００３１】
ここで、シリコン窒化膜９，１０は高品質の非晶質のシリコン窒化膜である。高品質の非晶質のシリコン窒化膜とは、成膜直後の非晶質のシリコン窒化膜をアニールして得られた欠陥数が少ない非晶質のシリコン窒化膜のことである。シリコン窒化膜９，１０は非晶質なので抵抗が高く、膜厚減少部１１，１２内でのリーク電流の増加を効果的に抑制できる。また、シリコン窒化膜９，１０は高品質なので、シリコン窒化膜９，１０自身にはリーク電流はほとんど発生しない。
【００３２】
したがって、ゲート電極間絶縁膜５の最小膜厚Ｌ１が５ｎｍ未満であっても、膜厚が最小になっている膜厚減少部１１，１２内に、高品質の非晶質のシリコン窒化膜９，１０が埋め込まれているので、リーク電流パスが存在しなくなり、そして、ゲート電極間絶縁膜５の最大膜厚Ｌ２は５ｎｍ以上であることから、リーク電流の増加は効果的に抑制される。すなわち、本実施形態によれば、リーク電流の低減化が図れたフラッシュメモリを実現できるようになる。
【００３３】
フローティングゲート電極３上の構造の形成方法は以下の通りである。
【００３４】
まず、フローティングゲート電極３となる第１の多結晶シリコン膜上に、第１の非晶質のシリコン窒化膜９、ゲート電極間絶縁膜５となる非晶質のＡｌ2 Ｏ3 膜、第２の非晶質のシリコン窒化膜１０がＣＶＤプロセスにより順次堆積される。
【００３５】
次に、第２の非晶質のシリコン窒化膜１０上にコントロールゲート電極４となる第２の多結晶シリコン膜が堆積される。
【００３６】
次に、フォトリソグラフィおよびＲＩＥプロセスにより、第１の多結晶シリコン膜、第１の非晶質のシリコン窒化膜９、非晶質のＡｌ2 Ｏ3 膜、第２の非晶質のシリコン窒化膜１０および第２の多結晶シリコン膜が加工され、第１の多結晶シリコン膜からなるフローティングゲート電極３、第１の非晶質のシリコン窒化膜９、非晶質のＡｌ2 Ｏ3 膜からなるゲート電極間絶縁膜５、第２の非晶質のシリコン窒化膜１０および第２の多結晶シリコン膜からなるコントロールゲート電極４が得られる。
【００３７】
次に、ゲート電極間絶縁膜（非晶質のＡｌ2 Ｏ3 膜）５の膜質を改善するために、アニールが行われる。このアニールにより、ゲート電極間絶縁膜５の膜厚は減少するが、最小膜厚Ｌ１が５ｎｍ未満、最大膜厚Ｌ２が５ｎｍ以上である。
【００３８】
本実施形態のフラッシュメモリの製造工程数は、従来のフラッシュメモリの製造工程数と同じである。したがって、本実施形態によれば、製造工程数の増加を招かずに、リーク電流の低減化が図れたフラッシュメモリを実現できるようになる。
【００３９】
図１０に、本実施形態のフラッシュメモリの変形例を示す。この変形例のフラッシュメモリでは、第１および第２の非晶質のシリコン窒化膜９，１０が、膜厚が最小になっている膜厚減少部１１，１２内に選択的に設けられている。このような第１および第２の非晶質のシリコン窒化膜９，１０は、第１の多結晶シリコン膜（フローティングゲート電極）の堆積後、窒素（Ｎ2 ）雰囲気中でのアニール工程、Ａｌ2 Ｏ3 膜（ゲート電極間絶縁膜）の堆積工程、ＮＨ3 雰囲気中でのアニール工程を行うことで実現できる。
【００４０】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、高誘電体膜として多結晶のＡｌ2 Ｏ3 膜を用いた場合について説明したが、多結晶のＨｆＯ2 膜、多結晶のＴａ2 Ｏ5 膜、多結晶のＺｒＯ2 膜等の他の高誘電体膜を用いても構わない。
【００４１】
また、上記実施形態では、膜厚が最小になっている膜厚減少部１１，１２内を非晶質のシリコン窒化膜９，１０で埋め込む場合について説明したが、非晶質のＳｉＯ2 膜、非晶質のＳｉＯＮ膜（シリコン、酸素および窒素を含む絶縁膜）等の他の絶縁膜を用いても構わない。上記非晶質のＳｉＯ2 膜およびＳｉＯＮ膜中の欠陥数もアニールにより十分に少なくできる。
【００４２】
また、フローティングゲート電極およびコントロールゲート電極として多結晶シリコン膜を用いたが、ＴｉＮ膜、Ｗ膜等の導電膜（高融点金属を含む導電膜）を用いても構わない。
【００４３】
また、上実施形態では、本発明をフラッシュメモリのゲート電極間絶縁膜に適用した場合について説明したが、キャパシタの絶縁膜等の他の素子の絶縁膜に適用できる。
【００４４】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００４５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係るフラッシュメモリを示す断面図。
【図２】本実施形態のゲート電極間絶縁膜の拡大図。
【図３】リーク電流の膜厚依存性を示す特性図。
【図４】Ａｌ2 Ｏ3 膜の最小膜厚の結晶粒界依存性を示す特性図。
【図５】第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。
【図６】図５に続く第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。
【図７】図６に続く第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。
【図８】図７に続く第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。
【図９】本発明の第２の実施形態に係るフラッシュメモリの要部を示す断面図。
【図１０】第２の実施形態のフラッシュメモリの変形例を示す断面図。
【符号の説明】
【００４７】
１…シリコン基板、２…トンネル絶縁膜、３…フローティングゲート電極（第１の導電膜）、４…コントロールゲート電極（第２の導電膜）、５…ゲート電極間絶縁膜（多結晶の絶縁膜）、６，７…ソース／ドレイン領域、８…結晶粒界、９…第１の非晶質のシリコン窒化膜（第１の非晶質の絶縁膜）、１０…第２の非晶質のシリコン窒化膜、１１，１２…膜厚減少部。
【技術分野】
【０００１】
本発明は、絶縁膜の改善を図った半導体装置に関する。
【背景技術】
【０００２】
半導体メモリの一つとして、フラッシュメモリがある。フラッシュメモリは、フローティングゲート電極とコントロールゲート電極との間に設けられたゲート電極間絶縁膜を備えている。
【０００３】
フローティングゲート電極およびコントロールゲート電極は、通常、多結晶シリコン膜で構成されている。一方、ゲート電極間絶縁膜は、最近では、高誘電体膜（high-k膜）で構成されている。上記高誘電体膜は、代表的には、Ａｌ2 Ｏ3 膜である。Ａｌ2 Ｏ3 膜はＣＶＤプロセスにより形成される。しかしながら、ゲート電極間絶縁膜として高誘電体膜を用いたフラッシュメモリには、ゲート電極間絶縁膜中に流れるリーク電流が大きいという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の如く、従来のゲート電極間絶縁膜として高誘電体膜を用いたフラッシュメモリには、ゲート電極間絶縁膜中に流れるリーク電流が大きいという問題があった。
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、絶縁膜中を流れるリーク電流の低減化を図った半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【０００７】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、第１の導電膜と、前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、前記多結晶の絶縁膜上に設けられた第２の導電膜とを具備してなることを特徴とする。
【０００８】
また、本発明に係る他の半導体装置は、第１の導電膜と、前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ未満、最大膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、前記多結晶の絶縁膜の膜厚が最小となる部分と前記第１の導電膜との間を含む、前記多結晶の絶縁膜と前記第１の導電膜との間に設けられた第１の非晶質の絶縁膜と、前記多結晶の絶縁膜上に設けられた第２の導電膜と、前記多結晶の絶縁膜の膜厚が最小となる部分と前記第２の導電膜との間を含む、前記多結晶の絶縁膜と前記第２の導電膜との間に設けられた第２の非晶質の絶縁膜とを具備してなることを特徴とする
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【発明の効果】
【０００９】
本発明によれば、絶縁膜中を流れるリーク電流の低減化を図った半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るフラッシュメモリを示す断面図である。
【００１２】
図１において、１はシリコン基板を示しており、シリコン基板１の表面上にはトンネル絶縁膜２が設けられている。トンネル絶縁膜２は、例えば、熱酸化膜（ＳｉＯ2 膜）である。
【００１３】
トンネル絶縁膜２上にはフローティングゲート電極（第１の導電膜）３が設けられている。フローティングゲート電極３の上方にはコントロールゲート電極（第２の導電膜）４が設けられている。フローティングゲート電極３およびコントロールゲート電極４は多結晶シリコン膜で構成されている。
【００１４】
フローティングゲート電極３とコントロールゲート電極４との間には、ゲート電極間絶縁膜（多結晶の絶縁膜）５が設けられている。ゲート電極間絶縁膜５は多結晶のＡｌ2 Ｏ3 膜で構成されている。シリコン基板１の表面には、ゲート部２−５を挟むように、一対のソース／ドレイン領域６，７が設けられている。
【００１５】
図２は、ゲート電極間絶縁膜５の拡大図である。図２において、８は最小膜厚部分の結晶粒界を示している。図２では、結晶粒界８は一つしか示されていないが、ゲート電極間絶縁膜５中に複数の結晶粒界８が存在しても構わない。
【００１６】
ゲート電極間絶縁膜５の膜厚は一様ではなく分布を有している。本実施形態では、ゲート電極間絶縁膜５の最小膜厚Ｌ１は５ｎｍ以上である。ゲート電極間絶縁膜５の膜厚が最小となる部分は、結晶粒界８を含む部分である。また、ゲート電極間絶縁膜５中の結晶粒界は４ｎｍ以下に設定されている。以下、これらの点についてさらに説明する。
【００１７】
まず、本発明者等は、従来のＡｌ2 Ｏ3 膜（ゲート電極間絶縁膜）を用いたフラッシュメモリのリーク電流の増加の原因について調べた。
【００１８】
ＣＶＤプロセスにより形成された直後のＡｌ2 Ｏ3 膜は非晶質であるため、Ａｌ2 Ｏ3 膜内の原子間の結合度は弱い。そのため、Ａｌ2 Ｏ3 膜中に多くの欠陥が含まれることになる。このような大量の欠陥は、リーク電流を増加させる。このようなリーク電流の増加を抑制する方法として、アニールによりＡｌ2 Ｏ3 膜を結晶化させ、多結晶のＡｌ2 Ｏ3 膜を形成することにより、原子間の結合度を高める方法がある。
【００１９】
しかし、本発明者等の鋭意研究によれば、Ａｌ2 Ｏ3 膜を結晶化させると、Ａｌ2 Ｏ3 膜の膜厚が減少し、Ａｌ2 Ｏ3 膜の最小膜厚部分でトンネル電流が発生し、これがリーク電流の増加の原因であることが明らかになった。そして、リーク電流の原因となるリーク電流密度の膜厚依存性は、図３に示すように、膜厚５ｎｍ未満でリーク電流密度が急激に増加することが明らかになった。
【００２０】
さらに、本発明者等の鋭意研究によれば、図４に示すように、Ａｌ2 Ｏ3 膜の最小膜厚は、Ａｌ2 Ｏ3 膜中の結晶粒界により制御できることが明らかになった。図４は、Ａｌ2 Ｏ3 膜の最小膜厚の結晶粒界依存性を示している。Ａｌ2 Ｏ3 膜の平均膜厚は７ｎｍである。図４から結晶粒径を４ｎｍ以下に設定することにより、最小膜厚を５ｎｍ以上にできることが分かる。結晶粒径を４ｎｍ以下にするには、Ａｌ2 Ｏ3 膜のアニール温度などを制御することで実現できる。
【００２１】
本実施形態のフラッシュメモリの製造方法は、Ａｌ2 Ｏ3 膜のアニール条件を除いて、基本的には、従来のフラッシュメモリの製造方法と同様である。
【００２２】
本実施形態のフラッシュメモリの製造方法を簡単に説明すると、まず、図５に示すように、シリコン基板１の表面にトンネル絶縁膜２が熱酸化により形成される。
【００２３】
次に、図６に示すように、ＣＶＤプロセスにより、フローティングゲート電極となる第１の多結晶シリコン膜３、ゲート電極間絶縁膜となる非晶質のＡｌ2 Ｏ3 膜５およびコントロールゲート電極となる第２の多結晶シリコン膜４がトンネル絶縁膜２上に順次堆積される。
【００２４】
次に、図７に示すように、フォトリソグラフィおよびＲＩＥプロセスにより、第１の多結晶シリコン膜３、非晶質のＡｌ2 Ｏ3 膜５、第２の多結晶シリコン膜４が加工され、フローティングゲート電極３、ゲート電極間絶縁膜５およびコントロールゲート電極４が形成される。
【００２５】
次に、ゲート電極間絶縁膜（非晶質のＡｌ2 Ｏ3 膜）５の改善のために、アニールが行われる。このアニールにより、図８に示すように、ゲート電極間絶縁膜５の膜厚は減少するが最小膜厚Ｌ１は５ｎｍ以上である。
【００２６】
その後、周知のイオン注入およびアニールにより、ソース／ドレイン領域６，７が形成され、図１に示したフラッシュメモリが得られる。
【００２７】
本実施形態のフラッシュメモリの製造工程数は、従来のフラッシュメモリの製造工程数と同じである。したがって、本実施形態によれば、製造工程数の増加を招かずに、リーク電流の低減化が図れたフラッシュメモリを実現できるようになる。
【００２８】
（第２の実施形態）
図９は、本発明の第２の実施形態に係るフラッシュメモリの要部を示す断面図である。図９は第１の実施形態の図２に相当する断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００２９】
本実施形態のフラッシュメモリは、第１の実施形態のフラッシュメモリには無い、ゲート電極間絶縁膜５とフローティングゲート電極３との間に設けられた第１の非晶質のシリコン窒化膜９と、ゲート電極間絶縁膜５とコントロールゲート電極４との間に設けられた第２の非晶質のシリコン窒化膜１０とをさらに備えていることにある。言い換えれば、ゲート電極間絶縁膜５が多結晶の絶縁膜と非晶質の絶縁膜との多層構造になっている。
【００３０】
ゲート電極間絶縁膜５の膜厚が最小になっている膜厚減少部１１，１２内はシリコン窒化膜９，１０によって埋め込まれている。ゲート電極間絶縁膜５の最大膜厚Ｌ２は５ｎｍ以上である。ゲート電極間絶縁膜５の最小膜厚Ｌ１は第１の実施形態とは異なり、５ｎｍ未満である。
【００３１】
ここで、シリコン窒化膜９，１０は高品質の非晶質のシリコン窒化膜である。高品質の非晶質のシリコン窒化膜とは、成膜直後の非晶質のシリコン窒化膜をアニールして得られた欠陥数が少ない非晶質のシリコン窒化膜のことである。シリコン窒化膜９，１０は非晶質なので抵抗が高く、膜厚減少部１１，１２内でのリーク電流の増加を効果的に抑制できる。また、シリコン窒化膜９，１０は高品質なので、シリコン窒化膜９，１０自身にはリーク電流はほとんど発生しない。
【００３２】
したがって、ゲート電極間絶縁膜５の最小膜厚Ｌ１が５ｎｍ未満であっても、膜厚が最小になっている膜厚減少部１１，１２内に、高品質の非晶質のシリコン窒化膜９，１０が埋め込まれているので、リーク電流パスが存在しなくなり、そして、ゲート電極間絶縁膜５の最大膜厚Ｌ２は５ｎｍ以上であることから、リーク電流の増加は効果的に抑制される。すなわち、本実施形態によれば、リーク電流の低減化が図れたフラッシュメモリを実現できるようになる。
【００３３】
フローティングゲート電極３上の構造の形成方法は以下の通りである。
【００３４】
まず、フローティングゲート電極３となる第１の多結晶シリコン膜上に、第１の非晶質のシリコン窒化膜９、ゲート電極間絶縁膜５となる非晶質のＡｌ2 Ｏ3 膜、第２の非晶質のシリコン窒化膜１０がＣＶＤプロセスにより順次堆積される。
【００３５】
次に、第２の非晶質のシリコン窒化膜１０上にコントロールゲート電極４となる第２の多結晶シリコン膜が堆積される。
【００３６】
次に、フォトリソグラフィおよびＲＩＥプロセスにより、第１の多結晶シリコン膜、第１の非晶質のシリコン窒化膜９、非晶質のＡｌ2 Ｏ3 膜、第２の非晶質のシリコン窒化膜１０および第２の多結晶シリコン膜が加工され、第１の多結晶シリコン膜からなるフローティングゲート電極３、第１の非晶質のシリコン窒化膜９、非晶質のＡｌ2 Ｏ3 膜からなるゲート電極間絶縁膜５、第２の非晶質のシリコン窒化膜１０および第２の多結晶シリコン膜からなるコントロールゲート電極４が得られる。
【００３７】
次に、ゲート電極間絶縁膜（非晶質のＡｌ2 Ｏ3 膜）５の膜質を改善するために、アニールが行われる。このアニールにより、ゲート電極間絶縁膜５の膜厚は減少するが、最小膜厚Ｌ１が５ｎｍ未満、最大膜厚Ｌ２が５ｎｍ以上である。
【００３８】
本実施形態のフラッシュメモリの製造工程数は、従来のフラッシュメモリの製造工程数と同じである。したがって、本実施形態によれば、製造工程数の増加を招かずに、リーク電流の低減化が図れたフラッシュメモリを実現できるようになる。
【００３９】
図１０に、本実施形態のフラッシュメモリの変形例を示す。この変形例のフラッシュメモリでは、第１および第２の非晶質のシリコン窒化膜９，１０が、膜厚が最小になっている膜厚減少部１１，１２内に選択的に設けられている。このような第１および第２の非晶質のシリコン窒化膜９，１０は、第１の多結晶シリコン膜（フローティングゲート電極）の堆積後、窒素（Ｎ2 ）雰囲気中でのアニール工程、Ａｌ2 Ｏ3 膜（ゲート電極間絶縁膜）の堆積工程、ＮＨ3 雰囲気中でのアニール工程を行うことで実現できる。
【００４０】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、高誘電体膜として多結晶のＡｌ2 Ｏ3 膜を用いた場合について説明したが、多結晶のＨｆＯ2 膜、多結晶のＴａ2 Ｏ5 膜、多結晶のＺｒＯ2 膜等の他の高誘電体膜を用いても構わない。
【００４１】
また、上記実施形態では、膜厚が最小になっている膜厚減少部１１，１２内を非晶質のシリコン窒化膜９，１０で埋め込む場合について説明したが、非晶質のＳｉＯ2 膜、非晶質のＳｉＯＮ膜（シリコン、酸素および窒素を含む絶縁膜）等の他の絶縁膜を用いても構わない。上記非晶質のＳｉＯ2 膜およびＳｉＯＮ膜中の欠陥数もアニールにより十分に少なくできる。
【００４２】
また、フローティングゲート電極およびコントロールゲート電極として多結晶シリコン膜を用いたが、ＴｉＮ膜、Ｗ膜等の導電膜（高融点金属を含む導電膜）を用いても構わない。
【００４３】
また、上実施形態では、本発明をフラッシュメモリのゲート電極間絶縁膜に適用した場合について説明したが、キャパシタの絶縁膜等の他の素子の絶縁膜に適用できる。
【００４４】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００４５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係るフラッシュメモリを示す断面図。
【図２】本実施形態のゲート電極間絶縁膜の拡大図。
【図３】リーク電流の膜厚依存性を示す特性図。
【図４】Ａｌ2 Ｏ3 膜の最小膜厚の結晶粒界依存性を示す特性図。
【図５】第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。
【図６】図５に続く第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。
【図７】図６に続く第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。
【図８】図７に続く第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。
【図９】本発明の第２の実施形態に係るフラッシュメモリの要部を示す断面図。
【図１０】第２の実施形態のフラッシュメモリの変形例を示す断面図。
【符号の説明】
【００４７】
１…シリコン基板、２…トンネル絶縁膜、３…フローティングゲート電極（第１の導電膜）、４…コントロールゲート電極（第２の導電膜）、５…ゲート電極間絶縁膜（多結晶の絶縁膜）、６，７…ソース／ドレイン領域、８…結晶粒界、９…第１の非晶質のシリコン窒化膜（第１の非晶質の絶縁膜）、１０…第２の非晶質のシリコン窒化膜、１１，１２…膜厚減少部。
【特許請求の範囲】
【請求項１】
第１の導電膜と、
前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、
前記多結晶の絶縁膜上に設けられた第２の導電膜と
を具備してなることを特徴とする半導体装置。
【請求項２】
前記多結晶の絶縁膜の結晶粒径は４ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１の導電膜と、
前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ未満、最大膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、
前記多結晶の絶縁膜の膜厚が最小となる部分と前記第１の導電膜との間を含む、前記多結晶の絶縁膜と前記第１の導電膜との間に設けられた第１の非晶質の絶縁膜と、
前記多結晶の絶縁膜上に設けられた第２の導電膜と、
前記多結晶の絶縁膜の膜厚が最小となる部分と前記第２の導電膜との間を含む、前記多結晶の絶縁膜と前記第２の導電膜との間に設けられた第２の非晶質の絶縁膜と
を具備してなることを特徴とする半導体装置。
【請求項４】
前記非晶質の絶縁膜は、非晶質のシリコン窒化膜、非晶質のシリコン酸化膜、または、シリコン、酸素および窒素を含む非晶質の絶縁膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記多結晶の絶縁膜の膜厚が最小となる部分は、結晶粒界を含む部分であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１および第２の導電膜は、シリコン膜または高融点金属を含む膜であることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記多結晶の絶縁膜は、多結晶のＡｌ2 Ｏ3 膜、ＨｆＯ2 膜、Ｔａ2 Ｏ5 膜またはＺｒＯ2 膜であることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の導電膜はフローティングゲート電極、前記第２の導電膜はコントロールゲート電極、前記多結晶の絶縁膜は前記フローティングゲート電極と前記コントロールゲート電極との間に設けられたゲート電極間絶縁膜であることを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
【請求項１】
第１の導電膜と、
前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、
前記多結晶の絶縁膜上に設けられた第２の導電膜と
を具備してなることを特徴とする半導体装置。
【請求項２】
前記多結晶の絶縁膜の結晶粒径は４ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１の導電膜と、
前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ未満、最大膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、
前記多結晶の絶縁膜の膜厚が最小となる部分と前記第１の導電膜との間を含む、前記多結晶の絶縁膜と前記第１の導電膜との間に設けられた第１の非晶質の絶縁膜と、
前記多結晶の絶縁膜上に設けられた第２の導電膜と、
前記多結晶の絶縁膜の膜厚が最小となる部分と前記第２の導電膜との間を含む、前記多結晶の絶縁膜と前記第２の導電膜との間に設けられた第２の非晶質の絶縁膜と
を具備してなることを特徴とする半導体装置。
【請求項４】
前記非晶質の絶縁膜は、非晶質のシリコン窒化膜、非晶質のシリコン酸化膜、または、シリコン、酸素および窒素を含む非晶質の絶縁膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記多結晶の絶縁膜の膜厚が最小となる部分は、結晶粒界を含む部分であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１および第２の導電膜は、シリコン膜または高融点金属を含む膜であることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記多結晶の絶縁膜は、多結晶のＡｌ2 Ｏ3 膜、ＨｆＯ2 膜、Ｔａ2 Ｏ5 膜またはＺｒＯ2 膜であることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の導電膜はフローティングゲート電極、前記第２の導電膜はコントロールゲート電極、前記多結晶の絶縁膜は前記フローティングゲート電極と前記コントロールゲート電極との間に設けられたゲート電極間絶縁膜であることを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−２２９０４４（Ｐ２００６−２２９０４４Ａ）
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願番号】特願２００５−４２２８８（Ｐ２００５−４２２８８）
【出願日】平成１７年２月１８日（２００５．２．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願日】平成１７年２月１８日（２００５．２．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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