半導体装置
【課題】しきい値電圧の制御が困難な半導体膜を活性層に用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を提供する。
【解決手段】トランジスタの活性層と接する膜または活性層近傍の膜に負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷により活性層に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【解決手段】トランジスタの活性層と接する膜または活性層近傍の膜に負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷により活性層に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。また、半導体装置に用いられる酸化物に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタの多くはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物半導体はｎ型の導電性を有することが多く、また酸化物半導体膜の酸素欠損は、その一部がドナーとなりキャリアである電子を放出することが知られている。その結果、酸化物半導体膜をトランジスタの活性層に用いると、酸素欠損が原因でしきい値電圧がマイナス方向にシフトしてしまうことがある。また、酸化物半導体膜中に生じる酸素欠損は、僅かでもトランジスタのしきい値電圧をマイナスシフトさせるため、ノーマリーオンの電気特性となりやすい。
【０００７】
そのため、酸化物半導体膜は、酸素欠損が生じないように形成する必要があるが、形成後の加熱処理や減圧下への暴露における、微量の酸素の放出までも抑制することは困難である。
【０００８】
また、炭化シリコンや窒化ガリウムなどを活性層に用いたトランジスタにおいても、しきい値電圧の制御が困難であり、ノーマリーオンの電気特性となりやすいことが問題となっている。
【０００９】
上記問題に鑑み、しきい値電圧の制御が困難な半導体膜を活性層に用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、トランジスタの活性層と接する膜または活性層近傍の膜として、少なくとも負の固定電荷を有する酸化シリコン膜を用いることを技術的思想とする。
【００１１】
負の固定電荷を有する酸化シリコン膜とは、例えば、アルミニウム濃度が０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含まれる酸化シリコン膜のことをいう。また、負の固定電荷を有する酸化シリコン膜として、アルミニウムに代えて、ホウ素、ガリウム、インジウムなどの１３族の元素が酸化シリコン膜に含まれていてもよい。
【００１２】
トランジスタの活性層と接する膜または活性層近傍の膜に負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷により活性層に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【００１３】
以下に負の固定電荷を有する酸化シリコン膜の成膜方法を示す。例えば、酸化アルミニウムを酸化シリコン（石英）ターゲットに混ぜてスパッタリング法で成膜すればよい。または酸化シリコンターゲット上に酸化アルミニウム焼結体またはアルミニウム金属片を設置してスパッタリング法で成膜すればよい。または、酸化シリコンターゲットおよび酸化アルミニウムターゲットを用いた多元スパッタリング法によって成膜すればよい。
【００１４】
具体的に、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上の一対の電極と、ゲート絶縁膜を介して、ゲート電極と少なくとも一部が重畳し、かつ一対の電極と少なくとも一部が接する半導体膜と、半導体膜上の絶縁膜と、を有し、ゲート絶縁膜および絶縁膜の少なくともいずれかが負の固定電荷を有する酸化シリコン膜を含む半導体装置である。
【００１５】
上記構成において、負の固定電荷を有する酸化シリコン膜は、半導体膜側の表面電荷密度が１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下であることが好ましい。また、負の固定電荷を有する酸化シリコン膜は、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下のアルミニウムを含むことが好ましい。また、負の固定電荷を有する酸化シリコン膜は、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下のアルミニウムを含む酸化シリコンターゲットを用いたスパッタリング法、または酸化アルミニウム焼結体が設置された酸化シリコンターゲットを用いたスパッタリング法により形成される。
【００１６】
上記各構成において、半導体膜は、チャネル領域、ソース領域およびドレイン領域を有し、一対の電極は、絶縁膜に設けられた開口部を介して、半導体膜のソース領域およびドレイン領域とそれぞれ接する。
【００１７】
また、本発明の一態様は、下地絶縁膜と、下地絶縁膜上の半導体膜と、半導体膜と一部が接する一対の電極と、半導体膜上のゲート絶縁膜と、ゲート絶縁膜を介して半導体膜と少なくとも一部が重畳するゲート電極と、を有し、下地絶縁膜およびゲート絶縁膜の少なくともいずれかが負の固定電荷を有する酸化シリコン膜を含む半導体装置である。
【００１８】
上記構成において、負の固定電荷を有する酸化シリコン膜は、半導体膜側の表面電荷密度が１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下であることが好ましい。また、負の固定電荷を有する酸化シリコン膜は、アルミニウムを０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下含むことが好ましい。また、負の固定電荷を有する酸化シリコン膜は、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下のアルミニウムを含む酸化シリコンターゲットを用いたスパッタリング法、または酸化アルミニウム焼結体が設置された酸化シリコンターゲットを用いたスパッタリング法により形成される。
【００１９】
上記各構成において、半導体膜は、チャネル領域、ソース領域およびドレイン領域を有し、一対の電極と半導体膜との間に絶縁膜を有し、一対の電極は、絶縁膜に設けられた開口部を介して、半導体膜の前記ソース領域およびドレイン領域とそれぞれ接する。
【００２０】
上記各構成において、半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上を含む酸化物半導体膜であることが好ましい。
【発明の効果】
【００２１】
しきい値電圧の制御が困難な半導体膜を活性層に用いたトランジスタに、安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図２】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図３】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図４】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図５】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図６】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図７】本発明の一態様であるトランジスタを用いた液晶表示装置の一例を示す回路図。
【図８】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図およびグラフ。
【図９】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図およびグラフ。
【図１０】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図。
【図１１】本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１２】本発明の一態様である電子機器の一例を示す斜視図。
【図１３】本発明の一形態である負の固定電荷を有する酸化シリコン膜の成膜方法の一例を説明する図。
【図１４】本発明の一形態におけるＣ−Ｖ特性を示す図。
【図１５】本発明の一形態における酸化シリコン膜中のアルミニウム濃度とＶｆｂおよび酸化シリコン膜中のアルミニウム濃度とＱＳＳ／ｑの関係を示す図。
【図１６】本発明の一形態におけるＪ−Ｅ特性を示す図。
【図１７】本発明の一形態における酸化シリコン膜のＴＤＳスペクトルを示す図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２４】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２５】
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００２６】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【００２７】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタの一例について図１を用いて説明する。
【００２９】
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図１（Ｂ）に示すＡ−Ｂ断面および図１（Ｃ）に示すＣ−Ｄ断面に対応する。
【００３０】
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００３１】
半導体装置は、基板１００と、基板１００上のゲート電極１０４と、基板１００およびゲート電極１０４を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２を介してゲート電極１０４上にある半導体膜１０６と、半導体膜１０６上にあり半導体膜１０６と一部が接する一対の電極１１６と、ゲート絶縁膜１１２、半導体膜１０６および一対の電極１１６を覆う層間絶縁膜１１８と、を有する。
【００３２】
ゲート絶縁膜１１２は、少なくとも負の固定電荷を有する酸化シリコン膜を含む。また、負の固定電荷を有する酸化シリコン膜として、酸化シリコン膜に、アルミニウムに代えて、ホウ素、ガリウム、インジウムなどの１３族の元素が酸化シリコン膜に含まれていてもよい。
【００３３】
負の固定電荷を有する酸化シリコン膜とは、例えば、アルミニウム濃度が０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含まれる酸化シリコン膜のことをいう。酸化シリコン膜中で、アルミニウムは負の固定電荷を生成する。酸化シリコン膜中のアルミニウム濃度が１０ａｔｏｍｉｃ％を超えても酸化シリコン膜中の負の固定電荷は大きく増加しない。反対に、アルミニウム濃度が高すぎることで加熱により放出する酸素の量を低減してしまうこともある。また、アルミニウム濃度が０．０１ａｔｏｍｉｃ％以下としても酸化シリコン膜中に負の固定電荷を生成することは可能であるが、通常酸化シリコンターゲット中に意図せずに含まれるアルミニウムも上記アルミニウム濃度範囲に含まれるため、しきい値電圧の制御の観点から好ましくない。
【００３４】
ここで、負の固定電荷を有する酸化シリコン膜の半導体膜１０６側の表面電荷密度は、１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下、好ましくは１×１０１１ｃｍ−２以上３×１０１１ｃｍ−２以下とする。
【００３５】
酸化シリコン膜中のアルミニウムは、酸化シリコン膜を構成する酸素の一部と結合していてもよいし、酸化シリコン膜中の格子間に含まれていてもよい。
【００３６】
アルミニウムを含む酸化シリコン膜は、例えば、アルミニウムを０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含む酸化シリコンターゲットを用いてスパッタリング法で成膜すればよい。または酸化シリコンターゲット上に酸化アルミニウム焼結体またはアルミニウム金属片を適宜設置してスパッタリング法で成膜すればよい。なお、酸化シリコンターゲットに代えて、シリコンターゲットを用いても構わない。酸化アルミニウム焼結体またはアルミニウム金属片の設置量は、酸化シリコンターゲット、酸化アルミニウム焼結体またはアルミニウム金属片の成膜レートに応じて、酸化シリコン膜におけるアルミニウム濃度が０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含まれるように設定すればよい。または、酸化シリコンターゲットおよび酸化アルミニウムターゲットを用いた多元スパッタリング法によって成膜すればよい。多元スパッタリング法を用いる場合、酸化シリコンターゲットおよび酸化アルミニウムターゲットに印加する電力によって成膜レートを調整し、アルミニウム濃度が前述の範囲に収まるよう成膜条件を選択すればよい。
【００３７】
アルミニウムを含む酸化シリコン膜の成膜方法は、スパッタリング法に限定されるものではない。パルスレーザ堆積法、プラズマＣＶＤ法、分子線エピタキシー法などを適用しても構わない。
【００３８】
例えば、イオンドーピング法またはイオン注入法などによって、酸化シリコン膜中にアルミニウムを添加させる場合、アルミニウムの添加と同時に酸化シリコン膜にダメージが入ってしまう。そのため、トランジスタの活性層と接する膜としては不適格である。即ち、ダメージが入った酸化シリコン膜は欠陥を多く含むことにより、トランジスタの電気特性を悪化させ、かつ信頼性を低下させてしまう。仮に、酸化シリコン膜の欠陥を修復するとしても、高温の熱処理を行うなど負荷の高いプロセスを行わなくてはならない。よって、スパッタリング法、パルスレーザ体積法などを用いて、成膜時にアルミニウムを含む酸化シリコン膜を成膜することにより、酸化シリコン膜にダメージを与えずにアルミニウムを添加することができるため、好ましい。
【００３９】
また、アルミニウムを含む酸化シリコン膜中に、０．０１ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下の窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、およびキセノンなど）、または炭素が含まれていてもよい。
【００４０】
また、ゲート絶縁膜１１２は、負の固定電荷を有する酸化シリコン膜の単層構造で形成してもよいし、積層構造で形成してもよい。積層構造で形成する場合、負の固定電荷を有する酸化シリコン膜に加えて、酸化シリコン膜（意図的に負の固定電荷を含ませた酸化シリコン膜を除く）、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、または酸化ジルコニウム膜などを組み合わせて用いることができる。例えば、上述の膜は、熱酸化法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法など）、スパッタリング法などで形成すればよい。ゲート絶縁膜１１２を積層構造で形成する場合には、半導体膜１０６と接する側の膜に、負の固定電荷を有する酸化シリコン膜を設けてもよいし、他の絶縁膜を介して負の固定電荷を有する酸化シリコン膜が設けられていてもよい。
【００４１】
また、層間絶縁膜１１８も、少なくとも負の固定電荷を有する酸化シリコン膜を含むことが好ましい。ゲート絶縁膜１１２と同様に、層間絶縁膜１１８も、負の固定電荷を有する酸化シリコン膜の単層で形成してもよいし、積層構造で形成してもよい。積層構造で形成する場合、負の固定電荷を有する酸化シリコン膜に加えて、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、または酸化ジルコニウム膜などを組み合わせて用いることができる。例えば、上述の膜は、熱酸化法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法など）、スパッタリング法などで形成すればよい。層間絶縁膜１１８を積層構造で形成する場合には、半導体膜１０６と接する側の膜に、負の固定電荷を有する酸化シリコン膜を設けてもよいし、他の絶縁膜を介して負の固定電荷を有する酸化シリコン膜が設けられていてもよい。
【００４２】
なお、負の固定電荷を有する酸化シリコン膜は、ゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方に含まれていてもよく、両方に含まれていてもよい。例えば、層間絶縁膜１１８に、負の固定電荷を有する酸化シリコン膜が含まれている場合には、ゲート絶縁膜１１２は、他の絶縁膜を用いてもよい。
【００４３】
負の固定電荷を有する酸化シリコン膜をゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、チャネルを形成するためにゲートに印加する電圧を高くする必要がある。そのため、しきい値電圧をプラスシフトさせることができる。
【００４４】
半導体膜１０６が酸化物半導体膜である場合、ゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。また、負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けてもよい。
【００４５】
本明細書等において、「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは１．０×１０２０ｃｍ−３以上であることをいう。
【００４６】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００４７】
ＴＤＳ分析したときの気体の放出量は、イオン強度の積分値に比例する。このため、測定したイオン強度の積分値と、標準試料との比により、気体の放出量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当するイオン強度の積分値に対する当該原子の密度の割合である。
【００４８】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００４９】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
【００５０】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した。
【００５１】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００５２】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００５３】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
【００５４】
ゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方または両方から酸化物半導体膜である半導体膜１０６に酸素が供給されることで、半導体膜１０６とゲート絶縁膜１１２との界面準位、半導体膜１０６と層間絶縁膜１１８との界面準位のいずれか一方または両方を低減できる。この結果、トランジスタの動作などに起因して、半導体膜１０６とゲート絶縁膜１１２との界面、半導体膜１０６と層間絶縁膜１１８との界面のいずれか一方または両方にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００５５】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。ゲート絶縁膜１１２または層間絶縁膜１１８から半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【００５６】
即ち、ゲート絶縁膜１１２または層間絶縁膜１１８に、加熱処理により酸素を放出する膜を設けることで、半導体膜１０６とゲート絶縁膜１１２との界面の界面準位、または半導体膜１０６と層間絶縁膜１１８との界面の界面準位、ならびに酸化物半導体膜である半導体膜１０６の酸素欠損を低減し、酸化物半導体膜である半導体膜１０６とゲート絶縁膜１１２または層間絶縁膜１１８との界面におけるキャリア捕獲の影響を小さくすることができる。
【００５７】
負の固定電荷を有する酸化シリコン膜を半導体膜１０６と接してまたは半導体膜１０６の近傍に設け、さらに、半導体膜１０６のしきい値電圧がマイナスシフトする要因をできる限り取り除くとより好ましい。
【００５８】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００５９】
基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接トランジスタを作製すればよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００６０】
ゲート電極１０４は、単層または積層構造とすればよく、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層で用いればよい。また、ゲート電極１０４として酸化物を用いる場合は、５×１０１９ｃｍ−３以上２０ａｔｏｍｉｃ％以下、好ましくは１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含んでもよい。例えば、１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用いるとよい。酸化物膜をゲート電極１０４に用いる場合、酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極全体の抵抗を低減するために、シート抵抗が１０Ω／ｓｑ以下の低抵抗膜を積層して設けると好ましい。なお、単位がｃｍ−３の濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によって定量化でき、単位がａｔｏｍｉｃ％の濃度はＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化できる。
【００６１】
なお、図１ではゲート電極１０４が半導体膜１０６よりも縦、横ともに大きい形状にすることで半導体膜１０６の光による劣化、電荷の発生を抑制しているが、これに限定されるものではない。半導体膜１０６がゲート電極１０４よりも、上面図において縦および横ともに大きい形状としても構わない。
【００６２】
半導体膜１０６として酸化物半導体膜を用いる場合、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法または蒸着法などを用い、例えば、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた二種以上を含む材料を用いればよい。
【００６３】
酸化物半導体膜として、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００６４】
なお、一例として、酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ：Ｚｎ＝０．５以上５０以下：１、好ましくはＩｎ：Ｚｎ＝１以上２０以下：１、さらに好ましくはＩｎ：Ｚｎ＝３以上３０以下：２とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００６５】
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００６６】
酸化物半導体膜は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体特性を示す材料を用いても構わない。
【００６７】
酸化物半導体膜は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
【００６８】
酸化物半導体膜中の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下とする。
【００６９】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリーオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、より好ましくは１×１０１７ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
【００７０】
以上に示した酸化物半導体膜を半導体膜１０６に用いることでトランジスタのオフ電流を小さくできる。具体的には、トランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。
【００７１】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００７２】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００７３】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００７４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００７５】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００７６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００７７】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００７８】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００７９】
また、半導体膜１０６として、酸化物半導体を用いる場合について説明したが、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、炭化シリコンや窒化ガリウムなどの化合物半導体を用いてもよい。
【００８０】
一対の電極１１６は、ゲート電極１０４で示した金属膜、金属窒化物膜、金属酸化物膜または合金膜などを単層でまたは積層で用いればよい。
【００８１】
一対の電極１１６にＣｕを含む膜を用いると、配線の抵抗を低減でき、大型表示装置などでも配線遅延等の発生を低減することができる。一対の電極１１６にＣｕを用いる場合、基板１００の材質によっては密着性が悪くなるため、基板１００と密着性のよい膜との積層構造にすることが好ましい。基板１００と密着性のよい膜として、Ｔｉ、Ｍｏ、Ｍｎ、ＣｕまたはＡｌなどを含む膜を用いればよい。例えば、Ｃｕ−Ｍｎ−Ａｌ合金を用いてもよい。
【００８２】
以上のように、半導体膜１０６と接する膜または半導体膜１０６の近傍の膜に負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、トランジスタのしきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【００８３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００８４】
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタとは異なる構造のトランジスタについて説明する。
【００８５】
図２は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図２（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図２（Ｂ）に示すＡ−Ｂ断面および図２（Ｃ）に示すＣ−Ｄ断面に対応する。
【００８６】
以下に、図２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００８７】
半導体装置は、基板１００と、基板１００上のゲート電極１０４と、基板１００およびゲート電極１０４を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２上の一対の電極２１６と、ゲート絶縁膜１１２を介してゲート電極１０４上にある一対の電極２１６と一部が接する半導体膜２０６と、ゲート絶縁膜１１２、一対の電極２１６および半導体膜２０６を覆う層間絶縁膜２１８と、を有する。ここで、一対の電極２１６、半導体膜２０６および層間絶縁膜２１８は、実施の形態１で示した一対の電極１１６、半導体膜１０６および層間絶縁膜１１８と同様の構成とすればよい。
【００８８】
負の固定電荷を有する酸化シリコン膜を、ゲート絶縁膜１１２および層間絶縁膜２１８のいずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【００８９】
また、ゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けてもよい。
【００９０】
図３は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図３（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図３（Ｂ）に示すＡ−Ｂ断面および図３（Ｃ）に示すＣ−Ｄ断面に対応する。
【００９１】
以下に、図３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００９２】
半導体装置は、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上の半導体膜３０６と、半導体膜３０６上にあり半導体膜３０６と一部が接する一対の電極３１６と、半導体膜３０６および一対の電極３１６を覆うゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して半導体膜３０６上にあるゲート電極３０４と、を有する。ここで、一対の電極３１６、半導体膜３０６、ゲート電極３０４およびゲート絶縁膜３１２は、実施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２と同様の構成とすればよい。
【００９３】
下地絶縁膜３０２は、負の固定電荷を有する酸化シリコン膜の単層構造で形成してもよいし、積層構造で形成してもよい。積層構造で形成する場合、負の固定電荷を有する酸化シリコン膜に加えて、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、または酸化ジルコニウム膜などを組み合わせて用いることができる。例えば、上述の膜は、熱酸化法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法など）、スパッタリング法などで形成すればよい。ゲート絶縁膜３１２を積層構造で形成する場合には、半導体膜３０６と接する側の膜に、負の固定電荷を有する酸化シリコン膜を設けてもよいし、他の絶縁膜を介して負の固定電荷を有する酸化シリコン膜が設けられていてもよい。
【００９４】
負の固定電荷を有する酸化シリコン膜を、下地絶縁膜３０２およびゲート絶縁膜３１２のいずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【００９５】
また、下地絶縁膜３０２およびゲート絶縁膜３１２のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜３０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けてもよい。
【００９６】
図４は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図４（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図４（Ｂ）に示すＡ−Ｂ断面および図４（Ｃ）に示すＣ−Ｄ断面に対応する。
【００９７】
以下に、図４（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００９８】
半導体装置は、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上の一対の電極４１６と、一対の電極４１６上にあり一対の電極４１６と一部が接する半導体膜４０６と、半導体膜４０６および一対の電極４１６を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２を介して半導体膜４０６上にあるゲート電極４０４と、を有する。ここで、一対の電極４１６、半導体膜４０６、ゲート電極４０４およびゲート絶縁膜４１２は、実施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２と同様の構成とすればよい。
【００９９】
下地絶縁膜３０２およびゲート絶縁膜４１２に実施の形態１で示した負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。
【０１００】
なお、図４ではゲート電極４０４が半導体膜４０６よりも縦、横ともに大きい形状にすることで半導体膜４０６の光による劣化、電荷の発生を抑制しているが、これに限定されるものではない。半導体膜４０６がゲート電極４０４よりも、上面図において縦および横ともに大きい形状としても構わない。なお、図２に示すゲート電極１０４、半導体膜２０６、図３に示すゲート電極３０４、半導体膜３０６についても同様である。
【０１０１】
図５は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図５（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図５（Ｂ）に示すＡ−Ｂ断面および図５（Ｃ）に示すＣ−Ｄ断面に対応する。
【０１０２】
以下に、図５（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１０３】
半導体装置は、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上の領域５２６および領域５２１を有する半導体膜５０６と、領域５２１上のゲート絶縁膜５１２と、ゲート絶縁膜５１２上のゲート電極５０４と、下地絶縁膜３０２、領域５２６、ゲート絶縁膜５１２およびゲート電極５０４を覆う層間絶縁膜５１８と、層間絶縁膜５１８に設けられた領域５２６を露出する開口部を介して領域５２６と接する一対の電極５１６と、を有する。ここで、一対の電極５１６、半導体膜５０６、ゲート電極５０４、層間絶縁膜５１８およびゲート絶縁膜５１２は、実施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１０４、層間絶縁膜１１８およびゲート絶縁膜１１２と同様の構成とすればよい。
【０１０４】
負の固定電荷を有する酸化シリコン膜を、下地絶縁膜３０２およびゲート絶縁膜５１２のいずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【０１０５】
また、下地絶縁膜３０２およびゲート絶縁膜５１２のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜５０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けてもよい。
【０１０６】
ここで、ゲート絶縁膜５１２およびゲート電極５０４は概略同一の上面形状としてもよい。この形状は、ゲート電極５０４およびゲート絶縁膜５１２を同一のマスクを用いて加工することで得られる。なお、ゲート電極５０４およびゲート絶縁膜５１２を形成後、プラズマ処理または薬液処理によってゲート電極５０４の幅を細くしても構わない。
【０１０７】
図示しないが、ゲート絶縁膜５１２が半導体膜５０６を覆う形状であっても構わない。
【０１０８】
領域５２１は、ゲート絶縁膜５１２またはゲート電極５０４と概略同一の上面形状としてもよい。この形状は、ゲート絶縁膜５１２またはゲート電極５０４をマスクに半導体膜５０６の領域５２６を形成することで得られる。例えば、ゲート絶縁膜５１２またはゲート電極５０４をマスクに、半導体膜５０６に直接的にまたは間接的にキャリアを生成する不純物（ボロン、リン、水素、希ガス、窒素など）を導入し、低抵抗化された領域を領域５２６とすることができる。なお、領域５２１は、領域５２６以外の領域である。
【０１０９】
領域５２１は、トランジスタのチャネル領域としての機能を有する。また、領域５２６は、トランジスタのソース領域およびドレイン領域としての機能を有する。
【０１１０】
図６は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図６（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図６（Ｂ）に示すＡ−Ｂ断面および図６（Ｃ）に示すＣ−Ｄ断面に対応する。
【０１１１】
以下に、図６（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１１２】
半導体装置は、基板１００と、基板１００上の基板上のゲート電極６０４と、ゲート電極６０４上のゲート絶縁膜６１２と、ゲート絶縁膜６１２を介してゲート電極６０４上にある領域６２６および領域６２１を有する半導体膜６０６と、該半導体膜６０６およびゲート絶縁膜６１２を覆う層間絶縁膜６１８と、層間絶縁膜６１８に設けられた領域６２６を露出する開口部を介して領域６２６と接する一対の電極６１６と、を有する。ここで、一対の電極６１６、半導体膜６０６、ゲート電極６０４、層間絶縁膜６１８およびゲート絶縁膜６１２は、実施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１０４、層間絶縁膜１１８およびゲート絶縁膜１１２と同様の構成とすればよい。また、領域６２１および領域６２６は領域５２１および領域５２６と同様の構成とすればよい。
【０１１３】
負の固定電荷を有する酸化シリコン膜を、ゲート絶縁膜６１２および層間絶縁膜６１８のいずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【０１１４】
また、ゲート絶縁膜６１２および層間絶縁膜６１８のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜６０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けてもよい。
【０１１５】
図６は、ゲート絶縁膜６１２およびゲート電極６０４と領域６２１が概略同一の上面形状として図示されているが、これに限定されない。ゲート絶縁膜６１２およびゲート電極６０４と領域６２１の形状が異なっていても構わない。
【０１１６】
以上のように、半導体膜１０６と接する膜または半導体膜１０６の近傍の膜に負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、トランジスタのしきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【０１１７】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１１８】
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２に示したトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０１１９】
図７にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２００を有する。画素２００は、トランジスタ２３０と、キャパシタ２２０と、液晶素子２１０と、を含む。こうした画素２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。
【０１２０】
トランジスタ２３０は、実施の形態１または実施の形態２で示したトランジスタを用いる。本発明の一態様であるトランジスタを用いることで、消費電力が小さく、電気特性が良好かつ信頼性の高い表示装置を得ることができる。
【０１２１】
ゲート線ＧＬはトランジスタ２３０のゲートと接続し、ソース線ＳＬはトランジスタ２３０のソース電極と接続し、トランジスタ２３０のドレイン電極は、キャパシタ２２０の一方の容量電極および液晶素子２１０の一方の画素電極と接続する。キャパシタ２２０の他方の容量電極および液晶素子２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０１２２】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１または実施の形態２に示したトランジスタを含んでもよい。該トランジスタはしきい値電圧が制御されているため、トランジスタをオン状態にするための電圧を小さくすることができる。そのため、消費電力を低減することができる。
【０１２３】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１または実施の形態２に示したトランジスタを含んでもよい。該トランジスタはしきい値電圧が制御されているため、オフ電流を小さくでき、またトランジスタをオン状態にするための電圧を小さくすることができる。そのため、消費電力を低減することができる。
【０１２４】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０１２５】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０１２６】
ゲート線ＧＬにトランジスタ２３０のしきい値電圧以上になるように電位を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２３０のドレイン電流となってキャパシタ２２０に電荷が蓄積される。一列分の充電後、該列にあるトランジスタ２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の列のキャパシタ２２０の充電に移る。このようにして、１列からａ列の充電を行う。
【０１２７】
なお、トランジスタ２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０１２８】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい液晶表示装置を得ることができる。
【０１２９】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１３０】
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２に示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０１３１】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０１３２】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行うフラッシュメモリがある。
【０１３３】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１または実施の形態２で示したトランジスタを適用することができる。
【０１３４】
まずは、実施の形態１または実施の形態２で示したトランジスタを適用したＤＲＡＭについて図８を用いて説明する。
【０１３５】
ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図８（Ａ）参照。）。
【０１３６】
キャパシタに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図８（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値ＤＲＡＭの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０１３７】
ここで、トランジスタＴｒに実施の形態１または実施の形態２で示したトランジスタを適用すると、しきい値電圧が制御されており、かつオフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、高純度化されオフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでＤＲＡＭを構成すると、電力を供給せずに数日間〜数十年間に渡ってデータを保持することが可能となる。
【０１３８】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいＤＲＡＭを得ることができる。
【０１３９】
次に、実施の形態１または実施の形態２で示したトランジスタを適用した不揮発性メモリについて図９を用いて説明する。
【０１４０】
図９（Ａ）は、ＮＯＲ型不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するフローティングゲートＦＧと、を有する。
【０１４１】
なお、本実施の形態に示す不揮発性メモリは、フローティングゲートＦＧの電圧に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図９（Ｂ）は容量線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ＿２との関係を説明する図である。
【０１４２】
ここで、フローティングゲートＦＧは、トランジスタＴｒ＿１を介して、電圧を調整することができる。例えば、ＳＬ＿１の電圧をＶＤＤとする。このとき、ゲート線ＧＬ＿１の電圧をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電圧以上とすることで、フローティングゲートＦＧの電圧をＨＩＧＨにすることができる。また、ゲート線ＧＬ＿１の電圧をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、フローティングゲートＦＧの電圧をＬＯＷにすることができる。
【０１４３】
そのため、ＦＧ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、ＦＧ＝ＨＩＧＨで示したＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、ＦＧ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０１４４】
ここで、トランジスタＴｒ＿１に実施の形態１または実施の形態２で示したトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、フローティングゲートＦＧに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が制御されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
【０１４５】
なお、トランジスタＴｒ＿２に、実施の形態１または実施の形態２で示したトランジスタを適用しても構わない。
【０１４６】
次に、図９に示した不揮発性メモリにおいて、キャパシタを含まない構成について図１０を用いて説明する。
【０１４７】
図１０は、ＮＯＲ型不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、トランジスタＴｒ＿１のドレインと接続するトランジスタＴｒ＿２のゲートと、を有する。
【０１４８】
トランジスタＴｒ＿１にオフ電流の小さなトランジスタを用いる場合、キャパシタを設けなくてもトランジスタＴｒ＿１のドレインとトランジスタＴｒ＿２のゲートの間に電荷を保持できる。キャパシタを設けない構成であるため、小面積化が可能となり、キャパシタを設けた場合と比べ集積化することができる。
【０１４９】
また、本実施の形態では、配線を４本または５本用いるＮＯＲ型不揮発性メモリを示したが、これに限定されるものではない。例えば、ソース線ＳＬ＿１とドレイン線ＤＬ＿２を共通にする構成としても構わない。また、ＮＡＮＤ型不揮発性メモリに本発明の一態様を適用しても構わない。
【０１５０】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
【０１５１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１５２】
（実施の形態５）
酸化物半導体を活性層に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０１５３】
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１５４】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１５５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１５６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１５７】
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態４に記載されている記憶素子を用いることができる。
【０１５８】
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０１５９】
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）および図１１（Ｃ）の回路の説明を行う。
【０１６０】
図１１（Ｂ）および図１１（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０１６１】
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態４に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１６２】
図１１（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１６３】
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１６４】
また、図１１（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０１６５】
また、図１１（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１６６】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１６７】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０１６８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１６９】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態３を適用した電子機器の例について説明する。
【０１７０】
図１２（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
【０１７１】
図１２（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を用いることで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。
【０１７２】
図１２（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
【０１７３】
本発明の一態様を用いることで、電子機器のコストを下げることができる。また表示品位の高い表示装置を得ることができる。
【０１７４】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０１７５】
本実施例では、本発明の一態様である負の固定電荷を有する酸化シリコン膜の物性について説明する。
【０１７６】
負の固定電荷を有する酸化シリコン膜は、酸化アルミニウム焼結体を設置した酸化シリコンターゲットを用いて作製した。具体的には、図１３（Ａ）に示す配置で直径３００ｍｍの円形状の酸化シリコンターゲット４００１上に１０ｍｍ×１０ｍｍの酸化アルミニウム焼結体４００２を２４個設置した。なお、酸化アルミニウム焼結体４００２の設置箇所は、酸化シリコンターゲット４００１に形成されることになるエロージョン領域と重畳する。
【０１７７】
ここで、酸化シリコンターゲット４００１、酸化アルミニウム焼結体４００２および基板４００３の位置関係を示す。図１３（Ｂ）は図１３（Ａ）の一点鎖線Ａ−Ｂに対応した断面Ａ−Ｂである。基板４００３を図１３（Ａ）および図１３（Ｂ）の位置に設置することで、酸化シリコン膜に、アルミニウムを意図的に添加し、基板４００３面内に、アルミニウムの濃度勾配を有する酸化シリコン膜を成膜した。また、比較例として上記と同じ酸化シリコンターゲット４００１を用い、酸化アルミニウム焼結体を設置せずに、酸化シリコン膜を成膜した基板を用意した。
【０１７８】
酸化シリコン膜は、スパッタリング法を用いて、基板４００３上に、１００ｎｍの厚さで成膜した。基板４００３とターゲット間の距離を６０ｍｍとし、ＤＣ電源を用いて２ｋＷの電力とし、圧力０．４Ｐａにて成膜した。また、成膜中の基板温度を、１００℃とし、スパッタリングガスは、アルゴンの流量を２５ｓｃｃｍ、酸素の流量を２５ｓｃｃｍとした。なお、基板４００３は、シリコンウェハを用いた。
【０１７９】
基板４００３において、ｐｏｉｎｔ４０１１、ｐｏｉｎｔ４０１２、ｐｏｉｎｔ４０１３、ｐｏｉｎｔ４０１４での酸化シリコン膜のアルミニウム濃度をそれぞれ、条件１、条件２、条件３、条件４とした（図１３（Ｃ））。また、アルミニウムが添加されていない酸化シリコン膜は条件５とした。
【０１８０】
条件１から条件５の酸化シリコン膜中のアルミニウム濃度を、ＩＣＰ−ＭＳ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で定量化し、その結果を表１に示す。なお、ｃｍ−３単位をａｔｏｍｉｃ％に換算する際に、酸化シリコン膜の膜密度は別途行ったＲＢＳにより導出した値６．４×１０２２ｃｍ−３を用いた。なお、ＩＣＰ−ＭＳのサンプルは基板面内の平均膜厚が１００ｎｍ程度となるように酸化シリコン膜を成膜した。
【０１８１】
【表１】
【０１８２】
表１に示すように、酸化シリコンターゲット上に酸化アルミニウム焼結体を設置する位置や量によって、酸化シリコン膜中のアルミニウム濃度を制御することができることが示された。また、基板面内において、酸化シリコン膜に含まれるアルミニウムの濃度を異ならせることができることが示された。
【０１８３】
条件１乃至条件４で成膜した酸化シリコン膜を用いて、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを作製し、Ｃ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）測定を行った。なお、ＭＯＳキャパシタは基板面内の平均膜厚が１００ｎｍ程度となるように酸化シリコン膜を成膜し、その酸化シリコン膜上に直径が１ｍｍの円形状に加工されたアルミニウムチタン（チタン１ｗｅｉｇｈｔ％）を形成することで作製した。また、比較例として、アルミニウムが添加されていない条件５で成膜した酸化シリコン膜を用いて、ＭＯＳキャパシタを作製し、Ｃ−Ｖ測定を行った。
【０１８４】
それぞれの条件において、基板にｎ型シリコンウェハおよびｐ型シリコンウェハを用いた２種類のＭＯＳキャパシタを作製した。なお、Ｃ−Ｖ測定前にＭＯＳキャパシタに対し、１００％水素雰囲気、３５０℃にて１時間の水素化処理を行った。
【０１８５】
ここで、図１４（Ａ）はｎ型シリコンウェハを用いたとき、図１４（Ｂ）はｐ型シリコンウェハを用いたときのＣ−Ｖカーブである。縦軸は酸化膜の容量値で規格化した容量値（Ｃ／ＣＯＸ）、横軸はゲート電極であるアルミニウムチタンに印加した電圧（Ｖｇ）を示す。
【０１８６】
図１４（Ａ）において、４０２１は条件１のＣ−Ｖカーブであり、４０２２は条件２のＣ−Ｖカーブであり、４０２３は条件３のＣ−Ｖカーブであり、４０２４は条件４のＣ−Ｖカーブであり、４０２５は条件５のＣ−Ｖカーブである。また、図１４（Ｂ）において、４０３１が条件１のＣ−Ｖカーブであり、４０３２は条件２のＣ−Ｖカーブであり、４０３３は条件３のＣ−Ｖカーブであり、４０３４は条件４のＣ−Ｖカーブであり、４０３５は条件５のＣ−Ｖカーブである。
【０１８７】
ｎ型シリコンウェハを用いたときのＣ−Ｖカーブから導出したフラットバンド電圧（Ｖｆｂ）、酸化膜容量値（ＣＯＸ）、酸化膜の膜厚（ｔＯＸ）、比誘電率（εＯＸ）および界面電荷密度（ＱＳＳ／ｑ）を表２に、ｐ型シリコンウェハを用いたときのＣ−Ｖカーブから導出したＶｆｂ、ＣＯＸ、ｔＯＸ、εＯＸおよびＱＳＳ／ｑを表３にそれぞれ示す。
【０１８８】
【表２】
【０１８９】
【表３】
【０１９０】
なお、ＣＯＸ、ｔＯＸおよびεＯＸの関係は数式２に示す通りである。ここでは、Ｃ−Ｖ測定によりＣＯＸを、光干渉式膜厚測定機（ＮＡＮＯ Ｍｅｔｒｉｃｓ社製ＮａｎｏＳｐｅｃ６１００）にて膜厚測定を行うことによりｔＯＸを導出し、数式２を適用してεＯＸを算出した。
【０１９１】
【数１】
【０１９２】
ここで、Ｓはゲート電極面積、ε０は真空の誘電率である。
【０１９３】
また、ＱＳＳ／ｑとＣＯＸ、ｔＯＸ、Ｖｆｂの関係を数式３に示す。
【０１９４】
【数２】
【０１９５】
ここで、ｑは電気素量、φＭＳはゲート電極の仕事関数からシリコンウェハの仕事関数を引いた値である。なお、ゲート電極であるアルミニウムチタンの仕事関数は大気中光電子分光装置（理研計器株式会社製 ＡＣ−２）にて測定したところ、４．２６ｅＶであった。また、ｎ型シリコンウェハおよびｐ型シリコンウェハの仕事関数を抵抗率から導出すると、それぞれ４．３４ｅＶおよび４．９０ｅＶであった。即ち、φＭＳは、ｎ型シリコンウェハでは−０．０８４ｅＶ、ｐ型シリコンウェハでは−０．６４１ｅＶと見積もれる。
【０１９６】
ここで、ＶｆｂがφＭＳと一致すると、酸化膜中に固定電荷が存在しないことになる。条件１から条件４は、ＶｆｂがφＭＳよりも小さいため、負の固定電荷を有することがわかる。一方、条件５は、ＶｆｂがφＭＳよりも大きいため、正の固定電荷を有することがわかる。
【０１９７】
次に、酸化シリコン膜中のアルミニウム濃度とＶｆｂの関係および酸化シリコン膜中のアルミニウム濃度とＱＳＳ／ｑの関係を、それぞれ図１５（Ａ）および図１５（Ｂ）に示す。ここで、ｎ型シリコンウェハのＶｆｂを黒抜き丸で、ｐ型シリコンウェハのＶｆｂを黒丸で示す。
【０１９８】
図１５（Ａ）より、酸化シリコン膜中のアルミニウム濃度が高くなるに従い、ｎ型シリコンウェハ、ｐ型シリコンウェハによらずＶｆｂが高くなることがわかる。また、図１５（Ｂ）より、酸化シリコン膜中のアルミニウム濃度が高くなるに従い、ｎ型シリコンウェハ、ｐ型シリコンウェハによらず酸化シリコン膜中の負の固定電荷が増加することがわかる。
【０１９９】
次に、Ｃ−Ｖ測定に使ったＭＯＳ基板を用いて、Ｊ−Ｅ（電流密度−電界強度）測定を行った。
【０２００】
図１６には、代表的にアルミニウム濃度がもっとも高い条件４の酸化シリコン膜におけるＪ−Ｅカーブを示す。図１６（Ａ）はｎ型シリコンウェハを用いた場合を、図１６（Ｂ）はｐ型シリコンウェハを用いた場合である。図１６より、条件４の酸化シリコン膜はトランジスタの動作に耐える十分な耐圧を有することがわかる。
【０２０１】
次に、ガラス基板上にアルミニウムの濃度勾配を有する酸化シリコン膜（条件１乃至条件４で作製した膜を含む）についてＴＤＳを行い、酸素放出量を調査した。代表として条件１のＴＤＳスペクトルを図１７に示す。ここで、図１７（Ａ）はｍ／ｚ＝１６におけるＴＤＳスペクトル、図１７（Ｂ）はｍ／ｚ＝３２におけるＴＤＳスペクトルである。
【０２０２】
得られたＴＤＳスペクトルより、酸化シリコン膜における単位体積あたりの酸素放出量を算出すると、条件１は１．７×１０２０ｃｍ−３、条件２は１．５×１０２０ｃｍ−３、条件３は１．６×１０２０ｃｍ−３、条件４は１．７×１０２０ｃｍ−３であった。この結果より、条件１から条件４で得られた酸化シリコン膜は加熱処理により酸素放出する膜であることがわかる。
【０２０３】
本実施例より、酸化シリコン膜に添加されるアルミニウムの量を増加させることにより、負の固定電荷が増加することがわかった。また、酸化シリコン膜の成膜時にアルミニウムを添加することよって、酸化シリコン膜の特性を低下させないことがわかった。
【符号の説明】
【０２０４】
１００ 基板
１０４ ゲート電極
１０６ 半導体膜
１１２ ゲート絶縁膜
１１６ 電極
１１８ 層間絶縁膜
２００ 画素
２０６ 半導体膜
２１０ 液晶素子
２１６ 電極
２１８ 層間絶縁膜
２２０ キャパシタ
２３０ トランジスタ
３０２ 下地絶縁膜
３０４ ゲート電極
３０６ 半導体膜
３１２ ゲート絶縁膜
３１６ 電極
４０４ ゲート電極
４０６ 半導体膜
４１２ ゲート絶縁膜
４１６ 電極
５０４ ゲート電極
５０６ 半導体膜
５１２ ゲート絶縁膜
５１６ 電極
５１８ 層間絶縁膜
５２１ 領域
５２６ 領域
６０４ ゲート電極
６０６ 半導体膜
６１２ ゲート絶縁膜
６１６ 電極
６１８ 層間絶縁膜
６２１ 領域
６２６ 領域
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４００１ 酸化シリコンターゲット
４００２ 酸化アルミニウム焼結体
４００３ 基板
４０１１ ｐｏｉｎｔ
４０１２ ｐｏｉｎｔ
４０１３ ｐｏｉｎｔ
４０１４ ｐｏｉｎｔ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。また、半導体装置に用いられる酸化物に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタの多くはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物半導体はｎ型の導電性を有することが多く、また酸化物半導体膜の酸素欠損は、その一部がドナーとなりキャリアである電子を放出することが知られている。その結果、酸化物半導体膜をトランジスタの活性層に用いると、酸素欠損が原因でしきい値電圧がマイナス方向にシフトしてしまうことがある。また、酸化物半導体膜中に生じる酸素欠損は、僅かでもトランジスタのしきい値電圧をマイナスシフトさせるため、ノーマリーオンの電気特性となりやすい。
【０００７】
そのため、酸化物半導体膜は、酸素欠損が生じないように形成する必要があるが、形成後の加熱処理や減圧下への暴露における、微量の酸素の放出までも抑制することは困難である。
【０００８】
また、炭化シリコンや窒化ガリウムなどを活性層に用いたトランジスタにおいても、しきい値電圧の制御が困難であり、ノーマリーオンの電気特性となりやすいことが問題となっている。
【０００９】
上記問題に鑑み、しきい値電圧の制御が困難な半導体膜を活性層に用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、トランジスタの活性層と接する膜または活性層近傍の膜として、少なくとも負の固定電荷を有する酸化シリコン膜を用いることを技術的思想とする。
【００１１】
負の固定電荷を有する酸化シリコン膜とは、例えば、アルミニウム濃度が０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含まれる酸化シリコン膜のことをいう。また、負の固定電荷を有する酸化シリコン膜として、アルミニウムに代えて、ホウ素、ガリウム、インジウムなどの１３族の元素が酸化シリコン膜に含まれていてもよい。
【００１２】
トランジスタの活性層と接する膜または活性層近傍の膜に負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷により活性層に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【００１３】
以下に負の固定電荷を有する酸化シリコン膜の成膜方法を示す。例えば、酸化アルミニウムを酸化シリコン（石英）ターゲットに混ぜてスパッタリング法で成膜すればよい。または酸化シリコンターゲット上に酸化アルミニウム焼結体またはアルミニウム金属片を設置してスパッタリング法で成膜すればよい。または、酸化シリコンターゲットおよび酸化アルミニウムターゲットを用いた多元スパッタリング法によって成膜すればよい。
【００１４】
具体的に、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上の一対の電極と、ゲート絶縁膜を介して、ゲート電極と少なくとも一部が重畳し、かつ一対の電極と少なくとも一部が接する半導体膜と、半導体膜上の絶縁膜と、を有し、ゲート絶縁膜および絶縁膜の少なくともいずれかが負の固定電荷を有する酸化シリコン膜を含む半導体装置である。
【００１５】
上記構成において、負の固定電荷を有する酸化シリコン膜は、半導体膜側の表面電荷密度が１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下であることが好ましい。また、負の固定電荷を有する酸化シリコン膜は、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下のアルミニウムを含むことが好ましい。また、負の固定電荷を有する酸化シリコン膜は、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下のアルミニウムを含む酸化シリコンターゲットを用いたスパッタリング法、または酸化アルミニウム焼結体が設置された酸化シリコンターゲットを用いたスパッタリング法により形成される。
【００１６】
上記各構成において、半導体膜は、チャネル領域、ソース領域およびドレイン領域を有し、一対の電極は、絶縁膜に設けられた開口部を介して、半導体膜のソース領域およびドレイン領域とそれぞれ接する。
【００１７】
また、本発明の一態様は、下地絶縁膜と、下地絶縁膜上の半導体膜と、半導体膜と一部が接する一対の電極と、半導体膜上のゲート絶縁膜と、ゲート絶縁膜を介して半導体膜と少なくとも一部が重畳するゲート電極と、を有し、下地絶縁膜およびゲート絶縁膜の少なくともいずれかが負の固定電荷を有する酸化シリコン膜を含む半導体装置である。
【００１８】
上記構成において、負の固定電荷を有する酸化シリコン膜は、半導体膜側の表面電荷密度が１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下であることが好ましい。また、負の固定電荷を有する酸化シリコン膜は、アルミニウムを０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下含むことが好ましい。また、負の固定電荷を有する酸化シリコン膜は、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下のアルミニウムを含む酸化シリコンターゲットを用いたスパッタリング法、または酸化アルミニウム焼結体が設置された酸化シリコンターゲットを用いたスパッタリング法により形成される。
【００１９】
上記各構成において、半導体膜は、チャネル領域、ソース領域およびドレイン領域を有し、一対の電極と半導体膜との間に絶縁膜を有し、一対の電極は、絶縁膜に設けられた開口部を介して、半導体膜の前記ソース領域およびドレイン領域とそれぞれ接する。
【００２０】
上記各構成において、半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上を含む酸化物半導体膜であることが好ましい。
【発明の効果】
【００２１】
しきい値電圧の制御が困難な半導体膜を活性層に用いたトランジスタに、安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図２】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図３】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図４】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図５】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図６】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図７】本発明の一態様であるトランジスタを用いた液晶表示装置の一例を示す回路図。
【図８】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図およびグラフ。
【図９】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図およびグラフ。
【図１０】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図。
【図１１】本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１２】本発明の一態様である電子機器の一例を示す斜視図。
【図１３】本発明の一形態である負の固定電荷を有する酸化シリコン膜の成膜方法の一例を説明する図。
【図１４】本発明の一形態におけるＣ−Ｖ特性を示す図。
【図１５】本発明の一形態における酸化シリコン膜中のアルミニウム濃度とＶｆｂおよび酸化シリコン膜中のアルミニウム濃度とＱＳＳ／ｑの関係を示す図。
【図１６】本発明の一形態におけるＪ−Ｅ特性を示す図。
【図１７】本発明の一形態における酸化シリコン膜のＴＤＳスペクトルを示す図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２４】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２５】
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００２６】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【００２７】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタの一例について図１を用いて説明する。
【００２９】
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図１（Ｂ）に示すＡ−Ｂ断面および図１（Ｃ）に示すＣ−Ｄ断面に対応する。
【００３０】
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００３１】
半導体装置は、基板１００と、基板１００上のゲート電極１０４と、基板１００およびゲート電極１０４を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２を介してゲート電極１０４上にある半導体膜１０６と、半導体膜１０６上にあり半導体膜１０６と一部が接する一対の電極１１６と、ゲート絶縁膜１１２、半導体膜１０６および一対の電極１１６を覆う層間絶縁膜１１８と、を有する。
【００３２】
ゲート絶縁膜１１２は、少なくとも負の固定電荷を有する酸化シリコン膜を含む。また、負の固定電荷を有する酸化シリコン膜として、酸化シリコン膜に、アルミニウムに代えて、ホウ素、ガリウム、インジウムなどの１３族の元素が酸化シリコン膜に含まれていてもよい。
【００３３】
負の固定電荷を有する酸化シリコン膜とは、例えば、アルミニウム濃度が０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含まれる酸化シリコン膜のことをいう。酸化シリコン膜中で、アルミニウムは負の固定電荷を生成する。酸化シリコン膜中のアルミニウム濃度が１０ａｔｏｍｉｃ％を超えても酸化シリコン膜中の負の固定電荷は大きく増加しない。反対に、アルミニウム濃度が高すぎることで加熱により放出する酸素の量を低減してしまうこともある。また、アルミニウム濃度が０．０１ａｔｏｍｉｃ％以下としても酸化シリコン膜中に負の固定電荷を生成することは可能であるが、通常酸化シリコンターゲット中に意図せずに含まれるアルミニウムも上記アルミニウム濃度範囲に含まれるため、しきい値電圧の制御の観点から好ましくない。
【００３４】
ここで、負の固定電荷を有する酸化シリコン膜の半導体膜１０６側の表面電荷密度は、１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下、好ましくは１×１０１１ｃｍ−２以上３×１０１１ｃｍ−２以下とする。
【００３５】
酸化シリコン膜中のアルミニウムは、酸化シリコン膜を構成する酸素の一部と結合していてもよいし、酸化シリコン膜中の格子間に含まれていてもよい。
【００３６】
アルミニウムを含む酸化シリコン膜は、例えば、アルミニウムを０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含む酸化シリコンターゲットを用いてスパッタリング法で成膜すればよい。または酸化シリコンターゲット上に酸化アルミニウム焼結体またはアルミニウム金属片を適宜設置してスパッタリング法で成膜すればよい。なお、酸化シリコンターゲットに代えて、シリコンターゲットを用いても構わない。酸化アルミニウム焼結体またはアルミニウム金属片の設置量は、酸化シリコンターゲット、酸化アルミニウム焼結体またはアルミニウム金属片の成膜レートに応じて、酸化シリコン膜におけるアルミニウム濃度が０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含まれるように設定すればよい。または、酸化シリコンターゲットおよび酸化アルミニウムターゲットを用いた多元スパッタリング法によって成膜すればよい。多元スパッタリング法を用いる場合、酸化シリコンターゲットおよび酸化アルミニウムターゲットに印加する電力によって成膜レートを調整し、アルミニウム濃度が前述の範囲に収まるよう成膜条件を選択すればよい。
【００３７】
アルミニウムを含む酸化シリコン膜の成膜方法は、スパッタリング法に限定されるものではない。パルスレーザ堆積法、プラズマＣＶＤ法、分子線エピタキシー法などを適用しても構わない。
【００３８】
例えば、イオンドーピング法またはイオン注入法などによって、酸化シリコン膜中にアルミニウムを添加させる場合、アルミニウムの添加と同時に酸化シリコン膜にダメージが入ってしまう。そのため、トランジスタの活性層と接する膜としては不適格である。即ち、ダメージが入った酸化シリコン膜は欠陥を多く含むことにより、トランジスタの電気特性を悪化させ、かつ信頼性を低下させてしまう。仮に、酸化シリコン膜の欠陥を修復するとしても、高温の熱処理を行うなど負荷の高いプロセスを行わなくてはならない。よって、スパッタリング法、パルスレーザ体積法などを用いて、成膜時にアルミニウムを含む酸化シリコン膜を成膜することにより、酸化シリコン膜にダメージを与えずにアルミニウムを添加することができるため、好ましい。
【００３９】
また、アルミニウムを含む酸化シリコン膜中に、０．０１ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下の窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、およびキセノンなど）、または炭素が含まれていてもよい。
【００４０】
また、ゲート絶縁膜１１２は、負の固定電荷を有する酸化シリコン膜の単層構造で形成してもよいし、積層構造で形成してもよい。積層構造で形成する場合、負の固定電荷を有する酸化シリコン膜に加えて、酸化シリコン膜（意図的に負の固定電荷を含ませた酸化シリコン膜を除く）、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、または酸化ジルコニウム膜などを組み合わせて用いることができる。例えば、上述の膜は、熱酸化法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法など）、スパッタリング法などで形成すればよい。ゲート絶縁膜１１２を積層構造で形成する場合には、半導体膜１０６と接する側の膜に、負の固定電荷を有する酸化シリコン膜を設けてもよいし、他の絶縁膜を介して負の固定電荷を有する酸化シリコン膜が設けられていてもよい。
【００４１】
また、層間絶縁膜１１８も、少なくとも負の固定電荷を有する酸化シリコン膜を含むことが好ましい。ゲート絶縁膜１１２と同様に、層間絶縁膜１１８も、負の固定電荷を有する酸化シリコン膜の単層で形成してもよいし、積層構造で形成してもよい。積層構造で形成する場合、負の固定電荷を有する酸化シリコン膜に加えて、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、または酸化ジルコニウム膜などを組み合わせて用いることができる。例えば、上述の膜は、熱酸化法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法など）、スパッタリング法などで形成すればよい。層間絶縁膜１１８を積層構造で形成する場合には、半導体膜１０６と接する側の膜に、負の固定電荷を有する酸化シリコン膜を設けてもよいし、他の絶縁膜を介して負の固定電荷を有する酸化シリコン膜が設けられていてもよい。
【００４２】
なお、負の固定電荷を有する酸化シリコン膜は、ゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方に含まれていてもよく、両方に含まれていてもよい。例えば、層間絶縁膜１１８に、負の固定電荷を有する酸化シリコン膜が含まれている場合には、ゲート絶縁膜１１２は、他の絶縁膜を用いてもよい。
【００４３】
負の固定電荷を有する酸化シリコン膜をゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、チャネルを形成するためにゲートに印加する電圧を高くする必要がある。そのため、しきい値電圧をプラスシフトさせることができる。
【００４４】
半導体膜１０６が酸化物半導体膜である場合、ゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。また、負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けてもよい。
【００４５】
本明細書等において、「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは１．０×１０２０ｃｍ−３以上であることをいう。
【００４６】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００４７】
ＴＤＳ分析したときの気体の放出量は、イオン強度の積分値に比例する。このため、測定したイオン強度の積分値と、標準試料との比により、気体の放出量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当するイオン強度の積分値に対する当該原子の密度の割合である。
【００４８】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００４９】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
【００５０】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した。
【００５１】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００５２】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００５３】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
【００５４】
ゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方または両方から酸化物半導体膜である半導体膜１０６に酸素が供給されることで、半導体膜１０６とゲート絶縁膜１１２との界面準位、半導体膜１０６と層間絶縁膜１１８との界面準位のいずれか一方または両方を低減できる。この結果、トランジスタの動作などに起因して、半導体膜１０６とゲート絶縁膜１１２との界面、半導体膜１０６と層間絶縁膜１１８との界面のいずれか一方または両方にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００５５】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。ゲート絶縁膜１１２または層間絶縁膜１１８から半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【００５６】
即ち、ゲート絶縁膜１１２または層間絶縁膜１１８に、加熱処理により酸素を放出する膜を設けることで、半導体膜１０６とゲート絶縁膜１１２との界面の界面準位、または半導体膜１０６と層間絶縁膜１１８との界面の界面準位、ならびに酸化物半導体膜である半導体膜１０６の酸素欠損を低減し、酸化物半導体膜である半導体膜１０６とゲート絶縁膜１１２または層間絶縁膜１１８との界面におけるキャリア捕獲の影響を小さくすることができる。
【００５７】
負の固定電荷を有する酸化シリコン膜を半導体膜１０６と接してまたは半導体膜１０６の近傍に設け、さらに、半導体膜１０６のしきい値電圧がマイナスシフトする要因をできる限り取り除くとより好ましい。
【００５８】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００５９】
基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接トランジスタを作製すればよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００６０】
ゲート電極１０４は、単層または積層構造とすればよく、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層で用いればよい。また、ゲート電極１０４として酸化物を用いる場合は、５×１０１９ｃｍ−３以上２０ａｔｏｍｉｃ％以下、好ましくは１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含んでもよい。例えば、１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用いるとよい。酸化物膜をゲート電極１０４に用いる場合、酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極全体の抵抗を低減するために、シート抵抗が１０Ω／ｓｑ以下の低抵抗膜を積層して設けると好ましい。なお、単位がｃｍ−３の濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によって定量化でき、単位がａｔｏｍｉｃ％の濃度はＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化できる。
【００６１】
なお、図１ではゲート電極１０４が半導体膜１０６よりも縦、横ともに大きい形状にすることで半導体膜１０６の光による劣化、電荷の発生を抑制しているが、これに限定されるものではない。半導体膜１０６がゲート電極１０４よりも、上面図において縦および横ともに大きい形状としても構わない。
【００６２】
半導体膜１０６として酸化物半導体膜を用いる場合、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法または蒸着法などを用い、例えば、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた二種以上を含む材料を用いればよい。
【００６３】
酸化物半導体膜として、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００６４】
なお、一例として、酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ：Ｚｎ＝０．５以上５０以下：１、好ましくはＩｎ：Ｚｎ＝１以上２０以下：１、さらに好ましくはＩｎ：Ｚｎ＝３以上３０以下：２とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００６５】
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００６６】
酸化物半導体膜は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体特性を示す材料を用いても構わない。
【００６７】
酸化物半導体膜は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
【００６８】
酸化物半導体膜中の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下とする。
【００６９】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリーオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、より好ましくは１×１０１７ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
【００７０】
以上に示した酸化物半導体膜を半導体膜１０６に用いることでトランジスタのオフ電流を小さくできる。具体的には、トランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。
【００７１】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００７２】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００７３】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００７４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００７５】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００７６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００７７】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００７８】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００７９】
また、半導体膜１０６として、酸化物半導体を用いる場合について説明したが、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、炭化シリコンや窒化ガリウムなどの化合物半導体を用いてもよい。
【００８０】
一対の電極１１６は、ゲート電極１０４で示した金属膜、金属窒化物膜、金属酸化物膜または合金膜などを単層でまたは積層で用いればよい。
【００８１】
一対の電極１１６にＣｕを含む膜を用いると、配線の抵抗を低減でき、大型表示装置などでも配線遅延等の発生を低減することができる。一対の電極１１６にＣｕを用いる場合、基板１００の材質によっては密着性が悪くなるため、基板１００と密着性のよい膜との積層構造にすることが好ましい。基板１００と密着性のよい膜として、Ｔｉ、Ｍｏ、Ｍｎ、ＣｕまたはＡｌなどを含む膜を用いればよい。例えば、Ｃｕ−Ｍｎ−Ａｌ合金を用いてもよい。
【００８２】
以上のように、半導体膜１０６と接する膜または半導体膜１０６の近傍の膜に負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、トランジスタのしきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【００８３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００８４】
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタとは異なる構造のトランジスタについて説明する。
【００８５】
図２は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図２（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図２（Ｂ）に示すＡ−Ｂ断面および図２（Ｃ）に示すＣ−Ｄ断面に対応する。
【００８６】
以下に、図２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００８７】
半導体装置は、基板１００と、基板１００上のゲート電極１０４と、基板１００およびゲート電極１０４を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２上の一対の電極２１６と、ゲート絶縁膜１１２を介してゲート電極１０４上にある一対の電極２１６と一部が接する半導体膜２０６と、ゲート絶縁膜１１２、一対の電極２１６および半導体膜２０６を覆う層間絶縁膜２１８と、を有する。ここで、一対の電極２１６、半導体膜２０６および層間絶縁膜２１８は、実施の形態１で示した一対の電極１１６、半導体膜１０６および層間絶縁膜１１８と同様の構成とすればよい。
【００８８】
負の固定電荷を有する酸化シリコン膜を、ゲート絶縁膜１１２および層間絶縁膜２１８のいずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【００８９】
また、ゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けてもよい。
【００９０】
図３は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図３（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図３（Ｂ）に示すＡ−Ｂ断面および図３（Ｃ）に示すＣ−Ｄ断面に対応する。
【００９１】
以下に、図３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００９２】
半導体装置は、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上の半導体膜３０６と、半導体膜３０６上にあり半導体膜３０６と一部が接する一対の電極３１６と、半導体膜３０６および一対の電極３１６を覆うゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して半導体膜３０６上にあるゲート電極３０４と、を有する。ここで、一対の電極３１６、半導体膜３０６、ゲート電極３０４およびゲート絶縁膜３１２は、実施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２と同様の構成とすればよい。
【００９３】
下地絶縁膜３０２は、負の固定電荷を有する酸化シリコン膜の単層構造で形成してもよいし、積層構造で形成してもよい。積層構造で形成する場合、負の固定電荷を有する酸化シリコン膜に加えて、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、または酸化ジルコニウム膜などを組み合わせて用いることができる。例えば、上述の膜は、熱酸化法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法など）、スパッタリング法などで形成すればよい。ゲート絶縁膜３１２を積層構造で形成する場合には、半導体膜３０６と接する側の膜に、負の固定電荷を有する酸化シリコン膜を設けてもよいし、他の絶縁膜を介して負の固定電荷を有する酸化シリコン膜が設けられていてもよい。
【００９４】
負の固定電荷を有する酸化シリコン膜を、下地絶縁膜３０２およびゲート絶縁膜３１２のいずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【００９５】
また、下地絶縁膜３０２およびゲート絶縁膜３１２のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜３０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けてもよい。
【００９６】
図４は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図４（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図４（Ｂ）に示すＡ−Ｂ断面および図４（Ｃ）に示すＣ−Ｄ断面に対応する。
【００９７】
以下に、図４（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００９８】
半導体装置は、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上の一対の電極４１６と、一対の電極４１６上にあり一対の電極４１６と一部が接する半導体膜４０６と、半導体膜４０６および一対の電極４１６を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２を介して半導体膜４０６上にあるゲート電極４０４と、を有する。ここで、一対の電極４１６、半導体膜４０６、ゲート電極４０４およびゲート絶縁膜４１２は、実施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２と同様の構成とすればよい。
【００９９】
下地絶縁膜３０２およびゲート絶縁膜４１２に実施の形態１で示した負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。
【０１００】
なお、図４ではゲート電極４０４が半導体膜４０６よりも縦、横ともに大きい形状にすることで半導体膜４０６の光による劣化、電荷の発生を抑制しているが、これに限定されるものではない。半導体膜４０６がゲート電極４０４よりも、上面図において縦および横ともに大きい形状としても構わない。なお、図２に示すゲート電極１０４、半導体膜２０６、図３に示すゲート電極３０４、半導体膜３０６についても同様である。
【０１０１】
図５は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図５（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図５（Ｂ）に示すＡ−Ｂ断面および図５（Ｃ）に示すＣ−Ｄ断面に対応する。
【０１０２】
以下に、図５（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１０３】
半導体装置は、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上の領域５２６および領域５２１を有する半導体膜５０６と、領域５２１上のゲート絶縁膜５１２と、ゲート絶縁膜５１２上のゲート電極５０４と、下地絶縁膜３０２、領域５２６、ゲート絶縁膜５１２およびゲート電極５０４を覆う層間絶縁膜５１８と、層間絶縁膜５１８に設けられた領域５２６を露出する開口部を介して領域５２６と接する一対の電極５１６と、を有する。ここで、一対の電極５１６、半導体膜５０６、ゲート電極５０４、層間絶縁膜５１８およびゲート絶縁膜５１２は、実施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１０４、層間絶縁膜１１８およびゲート絶縁膜１１２と同様の構成とすればよい。
【０１０４】
負の固定電荷を有する酸化シリコン膜を、下地絶縁膜３０２およびゲート絶縁膜５１２のいずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【０１０５】
また、下地絶縁膜３０２およびゲート絶縁膜５１２のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜５０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けてもよい。
【０１０６】
ここで、ゲート絶縁膜５１２およびゲート電極５０４は概略同一の上面形状としてもよい。この形状は、ゲート電極５０４およびゲート絶縁膜５１２を同一のマスクを用いて加工することで得られる。なお、ゲート電極５０４およびゲート絶縁膜５１２を形成後、プラズマ処理または薬液処理によってゲート電極５０４の幅を細くしても構わない。
【０１０７】
図示しないが、ゲート絶縁膜５１２が半導体膜５０６を覆う形状であっても構わない。
【０１０８】
領域５２１は、ゲート絶縁膜５１２またはゲート電極５０４と概略同一の上面形状としてもよい。この形状は、ゲート絶縁膜５１２またはゲート電極５０４をマスクに半導体膜５０６の領域５２６を形成することで得られる。例えば、ゲート絶縁膜５１２またはゲート電極５０４をマスクに、半導体膜５０６に直接的にまたは間接的にキャリアを生成する不純物（ボロン、リン、水素、希ガス、窒素など）を導入し、低抵抗化された領域を領域５２６とすることができる。なお、領域５２１は、領域５２６以外の領域である。
【０１０９】
領域５２１は、トランジスタのチャネル領域としての機能を有する。また、領域５２６は、トランジスタのソース領域およびドレイン領域としての機能を有する。
【０１１０】
図６は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図６（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図６（Ｂ）に示すＡ−Ｂ断面および図６（Ｃ）に示すＣ−Ｄ断面に対応する。
【０１１１】
以下に、図６（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１１２】
半導体装置は、基板１００と、基板１００上の基板上のゲート電極６０４と、ゲート電極６０４上のゲート絶縁膜６１２と、ゲート絶縁膜６１２を介してゲート電極６０４上にある領域６２６および領域６２１を有する半導体膜６０６と、該半導体膜６０６およびゲート絶縁膜６１２を覆う層間絶縁膜６１８と、層間絶縁膜６１８に設けられた領域６２６を露出する開口部を介して領域６２６と接する一対の電極６１６と、を有する。ここで、一対の電極６１６、半導体膜６０６、ゲート電極６０４、層間絶縁膜６１８およびゲート絶縁膜６１２は、実施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１０４、層間絶縁膜１１８およびゲート絶縁膜１１２と同様の構成とすればよい。また、領域６２１および領域６２６は領域５２１および領域５２６と同様の構成とすればよい。
【０１１３】
負の固定電荷を有する酸化シリコン膜を、ゲート絶縁膜６１２および層間絶縁膜６１８のいずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【０１１４】
また、ゲート絶縁膜６１２および層間絶縁膜６１８のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜６０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けてもよい。
【０１１５】
図６は、ゲート絶縁膜６１２およびゲート電極６０４と領域６２１が概略同一の上面形状として図示されているが、これに限定されない。ゲート絶縁膜６１２およびゲート電極６０４と領域６２１の形状が異なっていても構わない。
【０１１６】
以上のように、半導体膜１０６と接する膜または半導体膜１０６の近傍の膜に負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷によりチャネル領域に負の電界が常に重畳していることになり、トランジスタのしきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【０１１７】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１１８】
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２に示したトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０１１９】
図７にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２００を有する。画素２００は、トランジスタ２３０と、キャパシタ２２０と、液晶素子２１０と、を含む。こうした画素２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。
【０１２０】
トランジスタ２３０は、実施の形態１または実施の形態２で示したトランジスタを用いる。本発明の一態様であるトランジスタを用いることで、消費電力が小さく、電気特性が良好かつ信頼性の高い表示装置を得ることができる。
【０１２１】
ゲート線ＧＬはトランジスタ２３０のゲートと接続し、ソース線ＳＬはトランジスタ２３０のソース電極と接続し、トランジスタ２３０のドレイン電極は、キャパシタ２２０の一方の容量電極および液晶素子２１０の一方の画素電極と接続する。キャパシタ２２０の他方の容量電極および液晶素子２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０１２２】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１または実施の形態２に示したトランジスタを含んでもよい。該トランジスタはしきい値電圧が制御されているため、トランジスタをオン状態にするための電圧を小さくすることができる。そのため、消費電力を低減することができる。
【０１２３】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１または実施の形態２に示したトランジスタを含んでもよい。該トランジスタはしきい値電圧が制御されているため、オフ電流を小さくでき、またトランジスタをオン状態にするための電圧を小さくすることができる。そのため、消費電力を低減することができる。
【０１２４】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０１２５】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０１２６】
ゲート線ＧＬにトランジスタ２３０のしきい値電圧以上になるように電位を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２３０のドレイン電流となってキャパシタ２２０に電荷が蓄積される。一列分の充電後、該列にあるトランジスタ２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の列のキャパシタ２２０の充電に移る。このようにして、１列からａ列の充電を行う。
【０１２７】
なお、トランジスタ２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０１２８】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい液晶表示装置を得ることができる。
【０１２９】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１３０】
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２に示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０１３１】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０１３２】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行うフラッシュメモリがある。
【０１３３】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１または実施の形態２で示したトランジスタを適用することができる。
【０１３４】
まずは、実施の形態１または実施の形態２で示したトランジスタを適用したＤＲＡＭについて図８を用いて説明する。
【０１３５】
ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図８（Ａ）参照。）。
【０１３６】
キャパシタに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図８（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値ＤＲＡＭの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０１３７】
ここで、トランジスタＴｒに実施の形態１または実施の形態２で示したトランジスタを適用すると、しきい値電圧が制御されており、かつオフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、高純度化されオフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでＤＲＡＭを構成すると、電力を供給せずに数日間〜数十年間に渡ってデータを保持することが可能となる。
【０１３８】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいＤＲＡＭを得ることができる。
【０１３９】
次に、実施の形態１または実施の形態２で示したトランジスタを適用した不揮発性メモリについて図９を用いて説明する。
【０１４０】
図９（Ａ）は、ＮＯＲ型不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するフローティングゲートＦＧと、を有する。
【０１４１】
なお、本実施の形態に示す不揮発性メモリは、フローティングゲートＦＧの電圧に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図９（Ｂ）は容量線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ＿２との関係を説明する図である。
【０１４２】
ここで、フローティングゲートＦＧは、トランジスタＴｒ＿１を介して、電圧を調整することができる。例えば、ＳＬ＿１の電圧をＶＤＤとする。このとき、ゲート線ＧＬ＿１の電圧をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電圧以上とすることで、フローティングゲートＦＧの電圧をＨＩＧＨにすることができる。また、ゲート線ＧＬ＿１の電圧をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、フローティングゲートＦＧの電圧をＬＯＷにすることができる。
【０１４３】
そのため、ＦＧ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、ＦＧ＝ＨＩＧＨで示したＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、ＦＧ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０１４４】
ここで、トランジスタＴｒ＿１に実施の形態１または実施の形態２で示したトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、フローティングゲートＦＧに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が制御されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
【０１４５】
なお、トランジスタＴｒ＿２に、実施の形態１または実施の形態２で示したトランジスタを適用しても構わない。
【０１４６】
次に、図９に示した不揮発性メモリにおいて、キャパシタを含まない構成について図１０を用いて説明する。
【０１４７】
図１０は、ＮＯＲ型不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、トランジスタＴｒ＿１のドレインと接続するトランジスタＴｒ＿２のゲートと、を有する。
【０１４８】
トランジスタＴｒ＿１にオフ電流の小さなトランジスタを用いる場合、キャパシタを設けなくてもトランジスタＴｒ＿１のドレインとトランジスタＴｒ＿２のゲートの間に電荷を保持できる。キャパシタを設けない構成であるため、小面積化が可能となり、キャパシタを設けた場合と比べ集積化することができる。
【０１４９】
また、本実施の形態では、配線を４本または５本用いるＮＯＲ型不揮発性メモリを示したが、これに限定されるものではない。例えば、ソース線ＳＬ＿１とドレイン線ＤＬ＿２を共通にする構成としても構わない。また、ＮＡＮＤ型不揮発性メモリに本発明の一態様を適用しても構わない。
【０１５０】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
【０１５１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１５２】
（実施の形態５）
酸化物半導体を活性層に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０１５３】
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１５４】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１５５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１５６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１５７】
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態４に記載されている記憶素子を用いることができる。
【０１５８】
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０１５９】
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）および図１１（Ｃ）の回路の説明を行う。
【０１６０】
図１１（Ｂ）および図１１（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０１６１】
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態４に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１６２】
図１１（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１６３】
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１６４】
また、図１１（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０１６５】
また、図１１（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１６６】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１６７】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０１６８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１６９】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態３を適用した電子機器の例について説明する。
【０１７０】
図１２（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
【０１７１】
図１２（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を用いることで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。
【０１７２】
図１２（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
【０１７３】
本発明の一態様を用いることで、電子機器のコストを下げることができる。また表示品位の高い表示装置を得ることができる。
【０１７４】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０１７５】
本実施例では、本発明の一態様である負の固定電荷を有する酸化シリコン膜の物性について説明する。
【０１７６】
負の固定電荷を有する酸化シリコン膜は、酸化アルミニウム焼結体を設置した酸化シリコンターゲットを用いて作製した。具体的には、図１３（Ａ）に示す配置で直径３００ｍｍの円形状の酸化シリコンターゲット４００１上に１０ｍｍ×１０ｍｍの酸化アルミニウム焼結体４００２を２４個設置した。なお、酸化アルミニウム焼結体４００２の設置箇所は、酸化シリコンターゲット４００１に形成されることになるエロージョン領域と重畳する。
【０１７７】
ここで、酸化シリコンターゲット４００１、酸化アルミニウム焼結体４００２および基板４００３の位置関係を示す。図１３（Ｂ）は図１３（Ａ）の一点鎖線Ａ−Ｂに対応した断面Ａ−Ｂである。基板４００３を図１３（Ａ）および図１３（Ｂ）の位置に設置することで、酸化シリコン膜に、アルミニウムを意図的に添加し、基板４００３面内に、アルミニウムの濃度勾配を有する酸化シリコン膜を成膜した。また、比較例として上記と同じ酸化シリコンターゲット４００１を用い、酸化アルミニウム焼結体を設置せずに、酸化シリコン膜を成膜した基板を用意した。
【０１７８】
酸化シリコン膜は、スパッタリング法を用いて、基板４００３上に、１００ｎｍの厚さで成膜した。基板４００３とターゲット間の距離を６０ｍｍとし、ＤＣ電源を用いて２ｋＷの電力とし、圧力０．４Ｐａにて成膜した。また、成膜中の基板温度を、１００℃とし、スパッタリングガスは、アルゴンの流量を２５ｓｃｃｍ、酸素の流量を２５ｓｃｃｍとした。なお、基板４００３は、シリコンウェハを用いた。
【０１７９】
基板４００３において、ｐｏｉｎｔ４０１１、ｐｏｉｎｔ４０１２、ｐｏｉｎｔ４０１３、ｐｏｉｎｔ４０１４での酸化シリコン膜のアルミニウム濃度をそれぞれ、条件１、条件２、条件３、条件４とした（図１３（Ｃ））。また、アルミニウムが添加されていない酸化シリコン膜は条件５とした。
【０１８０】
条件１から条件５の酸化シリコン膜中のアルミニウム濃度を、ＩＣＰ−ＭＳ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で定量化し、その結果を表１に示す。なお、ｃｍ−３単位をａｔｏｍｉｃ％に換算する際に、酸化シリコン膜の膜密度は別途行ったＲＢＳにより導出した値６．４×１０２２ｃｍ−３を用いた。なお、ＩＣＰ−ＭＳのサンプルは基板面内の平均膜厚が１００ｎｍ程度となるように酸化シリコン膜を成膜した。
【０１８１】
【表１】
【０１８２】
表１に示すように、酸化シリコンターゲット上に酸化アルミニウム焼結体を設置する位置や量によって、酸化シリコン膜中のアルミニウム濃度を制御することができることが示された。また、基板面内において、酸化シリコン膜に含まれるアルミニウムの濃度を異ならせることができることが示された。
【０１８３】
条件１乃至条件４で成膜した酸化シリコン膜を用いて、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを作製し、Ｃ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）測定を行った。なお、ＭＯＳキャパシタは基板面内の平均膜厚が１００ｎｍ程度となるように酸化シリコン膜を成膜し、その酸化シリコン膜上に直径が１ｍｍの円形状に加工されたアルミニウムチタン（チタン１ｗｅｉｇｈｔ％）を形成することで作製した。また、比較例として、アルミニウムが添加されていない条件５で成膜した酸化シリコン膜を用いて、ＭＯＳキャパシタを作製し、Ｃ−Ｖ測定を行った。
【０１８４】
それぞれの条件において、基板にｎ型シリコンウェハおよびｐ型シリコンウェハを用いた２種類のＭＯＳキャパシタを作製した。なお、Ｃ−Ｖ測定前にＭＯＳキャパシタに対し、１００％水素雰囲気、３５０℃にて１時間の水素化処理を行った。
【０１８５】
ここで、図１４（Ａ）はｎ型シリコンウェハを用いたとき、図１４（Ｂ）はｐ型シリコンウェハを用いたときのＣ−Ｖカーブである。縦軸は酸化膜の容量値で規格化した容量値（Ｃ／ＣＯＸ）、横軸はゲート電極であるアルミニウムチタンに印加した電圧（Ｖｇ）を示す。
【０１８６】
図１４（Ａ）において、４０２１は条件１のＣ−Ｖカーブであり、４０２２は条件２のＣ−Ｖカーブであり、４０２３は条件３のＣ−Ｖカーブであり、４０２４は条件４のＣ−Ｖカーブであり、４０２５は条件５のＣ−Ｖカーブである。また、図１４（Ｂ）において、４０３１が条件１のＣ−Ｖカーブであり、４０３２は条件２のＣ−Ｖカーブであり、４０３３は条件３のＣ−Ｖカーブであり、４０３４は条件４のＣ−Ｖカーブであり、４０３５は条件５のＣ−Ｖカーブである。
【０１８７】
ｎ型シリコンウェハを用いたときのＣ−Ｖカーブから導出したフラットバンド電圧（Ｖｆｂ）、酸化膜容量値（ＣＯＸ）、酸化膜の膜厚（ｔＯＸ）、比誘電率（εＯＸ）および界面電荷密度（ＱＳＳ／ｑ）を表２に、ｐ型シリコンウェハを用いたときのＣ−Ｖカーブから導出したＶｆｂ、ＣＯＸ、ｔＯＸ、εＯＸおよびＱＳＳ／ｑを表３にそれぞれ示す。
【０１８８】
【表２】
【０１８９】
【表３】
【０１９０】
なお、ＣＯＸ、ｔＯＸおよびεＯＸの関係は数式２に示す通りである。ここでは、Ｃ−Ｖ測定によりＣＯＸを、光干渉式膜厚測定機（ＮＡＮＯ Ｍｅｔｒｉｃｓ社製ＮａｎｏＳｐｅｃ６１００）にて膜厚測定を行うことによりｔＯＸを導出し、数式２を適用してεＯＸを算出した。
【０１９１】
【数１】
【０１９２】
ここで、Ｓはゲート電極面積、ε０は真空の誘電率である。
【０１９３】
また、ＱＳＳ／ｑとＣＯＸ、ｔＯＸ、Ｖｆｂの関係を数式３に示す。
【０１９４】
【数２】
【０１９５】
ここで、ｑは電気素量、φＭＳはゲート電極の仕事関数からシリコンウェハの仕事関数を引いた値である。なお、ゲート電極であるアルミニウムチタンの仕事関数は大気中光電子分光装置（理研計器株式会社製 ＡＣ−２）にて測定したところ、４．２６ｅＶであった。また、ｎ型シリコンウェハおよびｐ型シリコンウェハの仕事関数を抵抗率から導出すると、それぞれ４．３４ｅＶおよび４．９０ｅＶであった。即ち、φＭＳは、ｎ型シリコンウェハでは−０．０８４ｅＶ、ｐ型シリコンウェハでは−０．６４１ｅＶと見積もれる。
【０１９６】
ここで、ＶｆｂがφＭＳと一致すると、酸化膜中に固定電荷が存在しないことになる。条件１から条件４は、ＶｆｂがφＭＳよりも小さいため、負の固定電荷を有することがわかる。一方、条件５は、ＶｆｂがφＭＳよりも大きいため、正の固定電荷を有することがわかる。
【０１９７】
次に、酸化シリコン膜中のアルミニウム濃度とＶｆｂの関係および酸化シリコン膜中のアルミニウム濃度とＱＳＳ／ｑの関係を、それぞれ図１５（Ａ）および図１５（Ｂ）に示す。ここで、ｎ型シリコンウェハのＶｆｂを黒抜き丸で、ｐ型シリコンウェハのＶｆｂを黒丸で示す。
【０１９８】
図１５（Ａ）より、酸化シリコン膜中のアルミニウム濃度が高くなるに従い、ｎ型シリコンウェハ、ｐ型シリコンウェハによらずＶｆｂが高くなることがわかる。また、図１５（Ｂ）より、酸化シリコン膜中のアルミニウム濃度が高くなるに従い、ｎ型シリコンウェハ、ｐ型シリコンウェハによらず酸化シリコン膜中の負の固定電荷が増加することがわかる。
【０１９９】
次に、Ｃ−Ｖ測定に使ったＭＯＳ基板を用いて、Ｊ−Ｅ（電流密度−電界強度）測定を行った。
【０２００】
図１６には、代表的にアルミニウム濃度がもっとも高い条件４の酸化シリコン膜におけるＪ−Ｅカーブを示す。図１６（Ａ）はｎ型シリコンウェハを用いた場合を、図１６（Ｂ）はｐ型シリコンウェハを用いた場合である。図１６より、条件４の酸化シリコン膜はトランジスタの動作に耐える十分な耐圧を有することがわかる。
【０２０１】
次に、ガラス基板上にアルミニウムの濃度勾配を有する酸化シリコン膜（条件１乃至条件４で作製した膜を含む）についてＴＤＳを行い、酸素放出量を調査した。代表として条件１のＴＤＳスペクトルを図１７に示す。ここで、図１７（Ａ）はｍ／ｚ＝１６におけるＴＤＳスペクトル、図１７（Ｂ）はｍ／ｚ＝３２におけるＴＤＳスペクトルである。
【０２０２】
得られたＴＤＳスペクトルより、酸化シリコン膜における単位体積あたりの酸素放出量を算出すると、条件１は１．７×１０２０ｃｍ−３、条件２は１．５×１０２０ｃｍ−３、条件３は１．６×１０２０ｃｍ−３、条件４は１．７×１０２０ｃｍ−３であった。この結果より、条件１から条件４で得られた酸化シリコン膜は加熱処理により酸素放出する膜であることがわかる。
【０２０３】
本実施例より、酸化シリコン膜に添加されるアルミニウムの量を増加させることにより、負の固定電荷が増加することがわかった。また、酸化シリコン膜の成膜時にアルミニウムを添加することよって、酸化シリコン膜の特性を低下させないことがわかった。
【符号の説明】
【０２０４】
１００ 基板
１０４ ゲート電極
１０６ 半導体膜
１１２ ゲート絶縁膜
１１６ 電極
１１８ 層間絶縁膜
２００ 画素
２０６ 半導体膜
２１０ 液晶素子
２１６ 電極
２１８ 層間絶縁膜
２２０ キャパシタ
２３０ トランジスタ
３０２ 下地絶縁膜
３０４ ゲート電極
３０６ 半導体膜
３１２ ゲート絶縁膜
３１６ 電極
４０４ ゲート電極
４０６ 半導体膜
４１２ ゲート絶縁膜
４１６ 電極
５０４ ゲート電極
５０６ 半導体膜
５１２ ゲート絶縁膜
５１６ 電極
５１８ 層間絶縁膜
５２１ 領域
５２６ 領域
６０４ ゲート電極
６０６ 半導体膜
６１２ ゲート絶縁膜
６１６ 電極
６１８ 層間絶縁膜
６２１ 領域
６２６ 領域
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４００１ 酸化シリコンターゲット
４００２ 酸化アルミニウム焼結体
４００３ 基板
４０１１ ｐｏｉｎｔ
４０１２ ｐｏｉｎｔ
４０１３ ｐｏｉｎｔ
４０１４ ｐｏｉｎｔ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上の一対の電極と、
前記ゲート絶縁膜を介して、前記ゲート電極と少なくとも一部が重畳し、かつ前記一対の電極と少なくとも一部が接する半導体膜と、
前記半導体膜上の絶縁膜と、を有し、
前記ゲート絶縁膜および前記絶縁膜の少なくともいずれかが負の固定電荷を有する酸化シリコン膜を含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上を含む酸化物半導体膜であることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記負の固定電荷を有する酸化シリコン膜は、Ｂ、Ａｌ、Ｇａ、Ｉｎから選ばれた一種又は複数種の不純物を含むことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記不純物の量は０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記負の固定電荷を有する酸化シリコン膜は、前記半導体膜側の表面電荷密度が１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下であることを特徴とする半導体装置。
【請求項６】
請求項１において、
前記半導体膜は、チャネル領域、ソース領域およびドレイン領域を有し、
前記一対の電極は、前記絶縁膜に設けられた開口部を介して、前記半導体膜の前記ソース領域および前記ドレイン領域とそれぞれ接することを特徴とする半導体装置。
【請求項７】
下地絶縁膜と、
前記下地絶縁膜上の半導体膜と、
前記半導体膜と一部が接する一対の電極と、
前記半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体膜と少なくとも一部が重畳するゲート電極と、を有し、
前記下地絶縁膜および前記ゲート絶縁膜の少なくともいずれかが負の固定電荷を有する酸化シリコン膜を含むことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上を含む酸化物半導体膜であることを特徴とする半導体装置。
【請求項９】
請求項７において、
前記負の固定電荷を有する酸化シリコン膜は、Ｂ、Ａｌ、Ｇａ、Ｉｎから選ばれた一種又は複数種の不純物を含むことを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記不純物の量は０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
【請求項１１】
請求項７において、
前記負の固定電荷を有する酸化シリコン膜は、前記半導体膜側の表面電荷密度が１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下であることを特徴とする半導体装置。
【請求項１２】
請求項７において、
前記半導体膜は、チャネル領域、ソース領域およびドレイン領域を有し、
前記一対の電極と前記半導体膜との間に絶縁膜を有し、
前記一対の電極は、前記絶縁膜に設けられた開口部を介して、前記半導体膜の前記ソース領域および前記ドレイン領域とそれぞれ接することを特徴とする半導体装置。
【請求項１３】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上の一対の電極と、
前記ゲート絶縁膜を介して、前記ゲート電極と少なくとも一部が重畳し、かつ前記一対の電極と少なくとも一部が接する半導体膜と、
前記半導体膜上の絶縁膜と、を有し、
前記ゲート絶縁膜および前記絶縁膜の少なくともいずれかがＢ、Ａｌ、Ｇａ、Ｉｎから選ばれた一種又は複数種の不純物を含む酸化シリコン膜であることを特徴とする半導体装置。
【請求項１４】
請求項１３において、
前記半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上を含む酸化物半導体膜であることを特徴とする半導体装置。
【請求項１５】
請求項１３において、
前記不純物の量は０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
【請求項１６】
下地絶縁膜と、
前記下地絶縁膜上の半導体膜と、
前記半導体膜と一部が接する一対の電極と、
前記半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体膜と少なくとも一部が重畳するゲート電極と、を有し、
前記下地絶縁膜および前記ゲート絶縁膜の少なくともいずれかがＢ、Ａｌ、Ｇａ、Ｉｎから選ばれた一種又は複数種の不純物を含む酸化シリコン膜であることを特徴とする半導体装置。
【請求項１７】
請求項１６において、
前記半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上を含む酸化物半導体膜であることを特徴とする半導体装置。
【請求項１８】
請求項１６において、
前記不純物の量は０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
【請求項１】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上の一対の電極と、
前記ゲート絶縁膜を介して、前記ゲート電極と少なくとも一部が重畳し、かつ前記一対の電極と少なくとも一部が接する半導体膜と、
前記半導体膜上の絶縁膜と、を有し、
前記ゲート絶縁膜および前記絶縁膜の少なくともいずれかが負の固定電荷を有する酸化シリコン膜を含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上を含む酸化物半導体膜であることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記負の固定電荷を有する酸化シリコン膜は、Ｂ、Ａｌ、Ｇａ、Ｉｎから選ばれた一種又は複数種の不純物を含むことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記不純物の量は０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記負の固定電荷を有する酸化シリコン膜は、前記半導体膜側の表面電荷密度が１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下であることを特徴とする半導体装置。
【請求項６】
請求項１において、
前記半導体膜は、チャネル領域、ソース領域およびドレイン領域を有し、
前記一対の電極は、前記絶縁膜に設けられた開口部を介して、前記半導体膜の前記ソース領域および前記ドレイン領域とそれぞれ接することを特徴とする半導体装置。
【請求項７】
下地絶縁膜と、
前記下地絶縁膜上の半導体膜と、
前記半導体膜と一部が接する一対の電極と、
前記半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体膜と少なくとも一部が重畳するゲート電極と、を有し、
前記下地絶縁膜および前記ゲート絶縁膜の少なくともいずれかが負の固定電荷を有する酸化シリコン膜を含むことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上を含む酸化物半導体膜であることを特徴とする半導体装置。
【請求項９】
請求項７において、
前記負の固定電荷を有する酸化シリコン膜は、Ｂ、Ａｌ、Ｇａ、Ｉｎから選ばれた一種又は複数種の不純物を含むことを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記不純物の量は０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
【請求項１１】
請求項７において、
前記負の固定電荷を有する酸化シリコン膜は、前記半導体膜側の表面電荷密度が１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下であることを特徴とする半導体装置。
【請求項１２】
請求項７において、
前記半導体膜は、チャネル領域、ソース領域およびドレイン領域を有し、
前記一対の電極と前記半導体膜との間に絶縁膜を有し、
前記一対の電極は、前記絶縁膜に設けられた開口部を介して、前記半導体膜の前記ソース領域および前記ドレイン領域とそれぞれ接することを特徴とする半導体装置。
【請求項１３】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上の一対の電極と、
前記ゲート絶縁膜を介して、前記ゲート電極と少なくとも一部が重畳し、かつ前記一対の電極と少なくとも一部が接する半導体膜と、
前記半導体膜上の絶縁膜と、を有し、
前記ゲート絶縁膜および前記絶縁膜の少なくともいずれかがＢ、Ａｌ、Ｇａ、Ｉｎから選ばれた一種又は複数種の不純物を含む酸化シリコン膜であることを特徴とする半導体装置。
【請求項１４】
請求項１３において、
前記半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上を含む酸化物半導体膜であることを特徴とする半導体装置。
【請求項１５】
請求項１３において、
前記不純物の量は０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
【請求項１６】
下地絶縁膜と、
前記下地絶縁膜上の半導体膜と、
前記半導体膜と一部が接する一対の電極と、
前記半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体膜と少なくとも一部が重畳するゲート電極と、を有し、
前記下地絶縁膜および前記ゲート絶縁膜の少なくともいずれかがＢ、Ａｌ、Ｇａ、Ｉｎから選ばれた一種又は複数種の不純物を含む酸化シリコン膜であることを特徴とする半導体装置。
【請求項１７】
請求項１６において、
前記半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上を含む酸化物半導体膜であることを特徴とする半導体装置。
【請求項１８】
請求項１６において、
前記不純物の量は０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１９９５２６（Ｐ２０１２−１９９５２６Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１２−４２７１５（Ｐ２０１２−４２７１５）
【出願日】平成２４年２月２９日（２０１２．２．２９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２４年２月２９日（２０１２．２．２９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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