半導体装置
【課題】電流コラプスを低減し、ドレイン電流を増大しながら、ゲートリーク電流を減少できるようにする。
【解決手段】半導体装置は、基板１と、基板１の上に形成されたIII族窒化物からなる半導体層２、３と、半導体層２、３の上に、それぞれ形成されたソース電極５、ゲート電極７及びドレイン電極６と、半導体層２、３の上に、ゲート電極７の下部及び半導体層２、３と接し、且つ、ソース電極５及びドレイン電極６と離間するように形成されたシリコンを含まない第１保護膜８と、半導体層２、３の上に、半導体層２、３と接し且つゲート電極７の下部と離間するように形成され、第１保護膜８と組成が異なり且つ窒素を含む第２保護膜９とを備えている。
【解決手段】半導体装置は、基板１と、基板１の上に形成されたIII族窒化物からなる半導体層２、３と、半導体層２、３の上に、それぞれ形成されたソース電極５、ゲート電極７及びドレイン電極６と、半導体層２、３の上に、ゲート電極７の下部及び半導体層２、３と接し、且つ、ソース電極５及びドレイン電極６と離間するように形成されたシリコンを含まない第１保護膜８と、半導体層２、３の上に、半導体層２、３と接し且つゲート電極７の下部と離間するように形成され、第１保護膜８と組成が異なり且つ窒素を含む第２保護膜９とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、窒化物半導体を含む半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）等のIII族窒化物半導体は、シリコン（Ｓｉ）及び砒化ガリウム（ＧａＡｓ）よりも禁制帯幅及び電子の飽和速度が大きく、絶縁破壊電界が大きい。このため、近年、窒化物半導体を高周波用で且つ大電力の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）に応用することが期待されている。
【０００３】
従来の窒化物半導体を用いた半導体装置について図１２を参照しながら説明する。図１２に示すように、基板１０１の上にＧａＮ層１０２、窒化アルミニウムガリウム（ＡｌＧａＮ）バリア層１０３が順次形成されている。ＧａＮ層１０２とＡｌＧａＮバリア層１０３とのヘテロ界面には、圧電分極及び自発分極によって、大量の電荷が生じている。これにより、ＧａＮ層１０２におけるＡｌＧａＮバリア層１０３とのヘテロ界面の近傍に、２次元電子ガス（Two Dimension Electron Gas：２ＤＥＧ）が形成される。窒化物半導体ＦＥＴでは、これをチャネルとして用いており、ここではチャネル層１０４とする。ＡｌＧａＮバリア層１０３の上には、ソース電極１０５、ドレイン電極１０６及びゲート電極１０７がそれぞれ形成されている。ゲート電極１０７の材料には、窒化物半導体に対して仕事関数が大きい金（例えば、非特許文献１等を参照。）、ニッケル（例えば、非特許文献２等を参照。）、白金（例えば、非特許文献３等を参照。）及びパラジウム（例えば、非特許文献４等を参照。）等が用いられる。
【０００４】
このような従来の半導体装置において、高電圧が印加される際にドレイン電流が大幅に減少する現象である電流コラプスが生じるという問題がある。電流コラプスは、高電圧が印加されることにより加速されたホットエレクトロンが窒化物半導体の準位に捕獲されることによって発生する（例えば、非特許文献５等を参照。）。ホットエレクトロンが窒化物半導体の準位に捕獲されると、捕獲された電子により生じるポテンシャルが仮想的なゲートとして働く。これにより、チャネルが狭窄されるため、最大ドレイン電流が減少する。ＦＥＴの出力と最大ドレイン電流とは比例するため、電流コラプスを抑制することが望ましい。そこで、窒化物半導体の表面を表面保護膜となる窒化シリコン（ＳｉＮ）膜を用いてパッシベーションすることにより、窒化物半導体の表面準位を低減し、窒化物半導体の表面に起因する電流コラプスを抑制できる。このような表面保護膜として用いられるシリコン系の絶縁膜は、ＳｉＮ膜の他に酸化シリコン（ＳｉＯ２）膜がよく用いられるが、ＳｉＯ２膜を用いると、ＳｉＮ膜を用いた場合よりも界面準位密度が１桁以上高くなる（例えば、非特許文献６を参照。）。このため、表面保護膜には、ＳｉＮ膜を用いるのが一般的である。他に、電流コラプスを低減するための表面保護膜には、酸化アルミニウム膜（例えば、非特許文献６等を参照。）等の酸化膜及び窒化アルミニウム膜（例えば、非特許文献７等を参照。）等が用いられている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】P.Hacke et al., Appl.Phys.Lett.63、2676(1993)
【非特許文献２】L.Yu et al., Appl.Plys.Lett.73,238(1998)
【非特許文献３】K.Suzue et al., J. Appl.Phys.80,4467(1996)
【非特許文献４】L.Wang. et al., Appl.Phys.Lett.68,1267(1996)
【非特許文献５】J.A.Mitterender et al., Appl. Phys. Lett. 83, 1650 (2003)
【非特許文献６】H.Hasegawa et al., J.Vac.Sci.Tech.B21、1844(2003)
【非特許文献７】J. Hwang et al., Solid-State Electronics 48, 363 (2004)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、窒化物半導体に対して仕事関数が大きい金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）及びパラジウム（Ｐｄ）等をゲート電極の材料に用い、表面保護膜にＳｉＮ膜及びＳｉＯ２膜等のシリコン系の絶縁膜を用いると、ゲートリーク電流が増大するという問題が生じる。ゲートリーク電流が増大すると、デバイスの信頼性が損なわれるため、ゲートリーク電流を低減することが望ましい。ゲートリーク電流の増大は、半導体の表面に接しているシリコン系絶縁膜が低抵抗化する、又は半導体の表面に接しているゲート電極の一部が低抵抗化することにより起こる。これらの低抵抗化は、シリコン系絶縁膜に含まれるシリコンとゲート電極とが反応し、ゲート電極又はシリコン系絶縁膜がシリサイド化することにより起こる。一般に、このようなシリサイド化は、熱アニールを行うことにより発生し、アニール温度が上がるほど発生しやすくなる。窒化物半導体の上にＳｉＮ膜を形成する場合、プラズマ化学気相成長（Plasma Chemical Vapor Deposition：Ｐ−ＣＶＤ）法を用いると、２６０℃程度の比較的に低温で絶縁膜を形成できる。しかしながら、この温度でもゲート電極のシリサイド化が起こり、ゲートリーク電流が増大する。
【０００７】
一方、窒化物半導体からなるＦＥＴにおいて、電流コラプスの低減のための表面保護膜として、窒化アルミニウム（ＡｌＮ）膜及び酸化アルミニウム（Ａｌ２Ｏ３）膜等のＡｌ系の絶縁膜を用いた場合は、絶縁膜がＳｉを含んでいないため、ゲート電極のシリサイド化は物理的に発生しない。Ａｌ系の絶縁膜を用いた際に、ゲート電極とＡｌとの合金化も特に見られない。
【０００８】
しかしながら、Ａｌ系の絶縁膜を用いてパッシベーションを行った場合、シリサイド化によるゲートリーク電流の増大、及び電流コラプスは生じないが、ＳｉＮ膜を用いてパッシベーションを行った場合よりも半導体のシート抵抗が増大するという問題が生じる。ＳｉＮ膜を表面保護膜に用いた場合、窒素プラズマにより窒化物半導体の表面に窒素が供給されるため、窒化物半導体の窒素空孔が減少する。その結果、窒化物半導体の界面準位密度が減少するためシート抵抗が減少する。一方、Ａｌ２Ｏ３膜を表面保護膜として用いた場合、窒化物半導体の表面に窒素が供給されないため、窒化物半導体の窒素空孔が減少しない。その結果、ＳｉＮ膜によりパッシベーションした場合と比較して、窒化物半導体の界面準位密度が減少しないため、シート抵抗が増大すると考えられる。すなわち、表面保護膜の選定においては電流コラプス、電流リーク及び半導体のシート抵抗の三点に留意する必要がある。
【０００９】
例えば、ＡｌＮ膜を表面保護膜として用いる場合、最表面に形成されたＡｌＧａＮ膜の上に有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法を用いて、１０００℃以上の結晶成長温度でＡｌＮ膜をin-situで成膜、いわゆるその場成膜を行い、５ｎｍ程度の膜厚を形成すると、ＡｌＧａＮ膜とＡｌＮ膜との格子定数の差により生じる歪みによってクラックが入ってしまう。歪みを低減するために、ＡｌＮ膜を５００℃〜６５０℃程度の温度で成長することにより、非晶質状のＡｌＮ膜を形成する、又はその後に１０００℃以上の温度にてアニールすることによって、主に柱状結晶からなるＡｌＮ膜により表面を終端するという手段が考えられる。しかしながら、これらの膜を用いた場合は、電流コラプスの発生は抑制できたものの、ＳｉＮ膜により表面保護を行った場合よりもシート抵抗は大きいことが実験的に検証されている。また、スパッタリング法によりＡｌＮ膜を成膜する場合、低温でＡｌＮ膜を形成した場合と同様に、電流コラプスの低減は可能であったものの、シート抵抗がＳｉＮ膜を用いた場合よりも高いことが確認されている。これは、スパッタリング法によりＡｌＮ膜を形成した場合、窒化物半導体の表面に窒素が供給されるため窒素空孔を減少できるが、スパッタリングダメージが大きく、窒化物半導体の表面欠陥密度が増大したことによるものと考えられる。従って、窒化物半導体からなるＦＥＴの電流コラプスを低減するための表面保護膜の選定において、シート抵抗の減少とゲートリーク電流の減少とがトレードオフの関係となる。
【００１０】
本発明は前記の問題に鑑み、その目的は、電流コラプスを低減し、シート抵抗を減少してドレイン電流を増大しながら、ゲートリーク電流を減少できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本発明は半導体装置を、ゲート電極の下部と接する保護膜にシリコンを含まない絶縁性材料を用いる構成とする。
【００１２】
具体的に、本発明に係る半導体装置は、基板と、基板の上に形成されたIII族窒化物からなる半導体層と、半導体層の上に、それぞれ形成されたソース電極、ゲート電極及びドレイン電極と、半導体層の上に、ゲート電極の下部及び半導体層と接し、且つ、ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第１保護膜と、半導体層の上に、半導体層と接し且つゲート電極の下部と離間するように形成され、第１保護膜と組成が異なり且つ窒素を含む第２保護膜とを備えている。
【００１３】
本発明に係る半導体装置によると、半導体層の上に、半導体層及びゲート電極の下部と接し、且つ、ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第１保護膜と、半導体層の上に、半導体層と接し且つゲート電極の下部と離間するように形成され、第１保護膜と組成が異なり且つ窒素を含む第２保護膜とを備えている。このため、ゲート電極はシリサイド化されず、ゲート電極とゲート電極の下の半導体層は良好なショットキー接合を保つことができ、パッシベーションに伴うゲートリーク電流の増大を防止できる。また、第１保護膜及び第２保護膜を用いたパッシベーションにより電流コラプスを低減できる。すなわち、ゲート電極の下部の周辺以外は窒素を含む第２保護膜によりパッシベーションされているため、半導体層の表面の窒素空孔を減少できる。これにより、半導体層の界面準位密度を低くできるため電流コラプスを低減でき、ゲートリーク電流が少なく且つドレイン電流が大きい半導体装置を得ることができる。
【００１４】
本発明に係る半導体装置において、半導体層は、基板の上に形成された第１の半導体層、及び該第１の半導体層の上に形成された第２の半導体層を含み、第２の半導体層のバンドギャップは、第１の半導体層のバンドギャップよりも大きいことが好ましい。
【００１５】
本発明に係る半導体装置において、第１保護膜は、窒化アルミニウム又は酸化アルミニウムからなることが好ましい。
【００１６】
本発明に係る半導体装置において、第２保護膜は、窒化シリコンからなることが好ましい。
【００１７】
本発明に係る半導体装置は、第２保護膜の上に形成された第３保護膜をさらに備えていることが好ましい。
【００１８】
この場合、ゲート電極は、前記第３保護膜と接していることが好ましい。
【００１９】
また、この場合、第３保護膜は窒化シリコン又は酸化シリコンからなることが好ましい。
【発明の効果】
【００２０】
本発明に係る半導体装置によると、電流コラプスを低減し、ドレイン電流を増大しながら、ゲートリーク電流を低減できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図７】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００２２】
（第１の実施形態）
本発明に係る第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００２３】
図１に示すように、例えばシリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、サファイア又は炭化シリコン（ＳｉＣ）からなる基板１の上に、第１の半導体層である膜厚が約２μｍであるＧａＮ層２が形成されている。ＧａＮ層２の上には、第２の半導体層である、例えばＧａＮ層２よりもバンドギャップが大きい窒化アルミニウムガリウム（Ａｌ０．３Ｇａ０．７Ｎ）からなり、膜厚が約２５ｎｍのＡｌＧａＮバリア層３が形成されている。ＧａＮ層２におけるＡｌＧａＮバリア層３との界面近傍には、例えば圧電分極及び自発分極により大量の電荷が生じており、これによって、２次元電子ガス（２ＤＥＧ）からなるチャネル層４が形成されている。ＡｌＧａＮバリア層３の上には、ソース電極５及びドレイン電極６がそれぞれ形成され、ソース電極５とドレイン電極６との間にゲート電極７が形成されている。
【００２４】
ゲート電極７の材料は、例えば金（Ａｕ）、ニッケル（Ｎｉ）又はパラジウム（Ｐｄ）が用いられる。また、ソース電極５及びドレイン電極６の材料は、例えばチタン（Ｔｉ）とＡｌ（アルミニウム）との多層膜又は合金が用いられる。
【００２５】
なお、本実施形態において、ソース電極５とドレイン電極６とを結ぶ直線に沿った、ゲート電極７のＡｌＧａＮバリア層３と接する部分の長さであるゲート長は約１μｍである。また、ソース電極６とゲート電極７との間の長さは約３μｍであり、ドレイン電極６とゲート電極７との間の長さは約１μｍである。
【００２６】
ＡｌＧａＮバリア層３の上には、ゲート電極７の下部及びＡｌＧａＮバリア層３に接するように、例えば窒化アルミニウム（ＡｌＮ）からなる第１保護膜８が形成されている。ここで、第１保護膜８は、酸化アルミニウム（Ａｌ２Ｏ３）膜であってもよい。また、ＡｌＧａＮバリア層３の上には、第１保護膜８に接し、且つ、ソース電極５及びドレイン電極６を覆うように、例えば窒化シリコン（ＳｉＮ）からなる第２保護膜９が形成されている。すなわち、第２保護膜９は、ゲート電極７の下部と離間するように形成されている。
【００２７】
ここで、第２保護膜９の膜厚（ソース電極５及びドレイン電極６の表面から第２保護膜９の表面まで）は約１００ｎｍである。また、第１保護膜８のＡｌＧａＮバリア層３に接する部分において、そのゲート長方向の長さは、ソース電極５側及びドレイン電極６側の共に約０．３μｍである。このようにすると、第１保護膜８により確実に電流リークを遮断しつつ、第２保護膜９によりＡｌＧａＮバリア層３を保護できるため、電流リークが抑えられ、且つ、電流コラプスを低減できる。
【００２８】
本発明の第１の実施形態に係る半導体装置によると、Ｓｉを含まない第１保護膜８がゲート電極７の下部と接しているため、ゲート電極７のシリサイド化を防ぐことができる。また、窒素を含む第２保護膜９がＡｌＧａＮバリア層３に接しているため、第２保護膜９の窒素によりＡｌＧａＮバリア層３の表面の窒素空孔を減少できる。その結果、ＦＥＴの電流コラプスを低減することができる。
【００２９】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について図２及び図３を参照しながら説明する。
【００３０】
まず、図２（ａ）に示すように、例えば有機金属気相成長（ＭＯＣＶＤ）法により、Ｓｉ、ＧａＮ、サファイア又はＳｉＣからなる基板１の上に、膜厚が約２μｍであるＧａＮ層２と、Ａｌ０．３Ｇａ０．７Ｎからなり、膜厚が約２５ｎｍのＡｌＧａＮバリア層３とを順次形成する。このとき、ＧａＮ層２におけるＡｌＧａＮバリア層３との界面近傍には、２ＤＥＧからなるチャネル層４が形成される。
【００３１】
次に、図２（ｂ）に示すように、ＡｌＧａＮバリア層３の上に、ソース電極５及びドレイン電極６をそれぞれ形成する。
【００３２】
次に、図２（ｃ）に示すように、例えばプラズマ化学気相成長（Ｐ−ＣＶＤ）法により、ＡｌＧａＮバリア層３の上に、ソース電極５及びドレイン電極６を覆うように、ＳｉＮからなり、膜厚（ソース電極５及びドレイン電極６の表面から第２保護膜９の表面まで）が約１００ｎｍの第２保護膜９を形成する。
【００３３】
次に、図２（ｄ）に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第２保護膜９に開口部７Ａを形成する。ここで、開口部７Ａは、ソース電極５とドレイン電極６との間に形成する。
【００３４】
次に、図３（ａ）に示すように、例えばスパッタリング法又はＭＯＣＶＤ法等により、ＡｌＧａＮバリア層３の上に、第２保護膜９を覆うように、ＡｌＮからなる膜厚が５０ｎｍ程度の第１保護膜８を形成する。なお、ＭＯＣＶＤ法を用いる場合、結晶成長温度は５００℃〜６５０℃程度であることが好ましい。
【００３５】
次に、図３（ｂ）に示すように、第１保護膜８に対して、その膜厚分を一様にドライエッチングすることにより、開口部７Ａの側壁にのみ第１保護膜８を残す。
【００３６】
次に、図３（ｃ）に示すように、開口部７Ａを埋め込むようにゲート電極７を形成する。
【００３７】
本発明の第１の実施形態に係る半導体装置の製造方法によると、ゲート電極７の下部はＡｌＧａＮバリア層３と接する部分においてＳｉを含む第２保護膜と接しないため、ゲート電極７のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第２保護膜９をＡｌＧａＮバリア層３と接するように形成するため、第２保護膜９の窒素がＡｌＧａＮバリア層３の表面の窒素空孔を減少し、これによりＦＥＴの電流コラプスを低減できる。また、本実施形態では、スパッタリング法により第１保護膜８を形成する場合、第２保護膜９により開口部７Ｂを除いてＡｌＧａＮバリア層３が覆われているため、ＡｌＧａＮバリア層３のスパッタリングダメージを低減できる。一方、ＭＯＣＶＤ法により第１保護膜８を形成する場合、１０００℃以上の結晶成長温度で結晶成長を行うと第１保護膜８にクラックが生じるおそれがあるが、５００℃〜６５０℃程度で結晶成長を行った場合は、ＡｌＮ膜は非晶質となるため、クラック等による影響を低減できる。
【００３８】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について図４を参照しながら説明する。本実施形態において、第１の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第１の実施形態と比較して、第１保護膜及び第２保護膜が形成されている位置が異なる。さらに、本実施形態に係る半導体装置は、第３保護膜を有する。
【００３９】
具体的に、図４に示すように、ＡｌＧａＮバリア層３の上には、ソース電極５及びドレイン電極６が形成され、ソース電極５とドレイン電極６との間にゲート電極７が形成され、ＡｌＧａＮバリア層３の上には、ゲート電極７と離間して且つソース電極５及びドレイン電極６を覆うように第２保護膜９が形成されている。また、ＡｌＧａＮバリア層３の上には、ゲート電極７の下部及びＡｌＧａＮバリア層３と接し、且つ、第２保護膜９を覆うように第１保護膜８が形成されている。第１保護膜８の上には、ゲート電極７とその下部を除く部分が接するように、例えばＳｉＯ２からなる第３保護膜１０が形成されている。なお、第３保護膜１０は、ＳｉＮ膜であってもよい。
【００４０】
ここで、第１保護膜８の膜厚は約５０ｎｍであり、第２保護膜９の膜厚（ソース電極５及びドレイン電極６の表面から第２保護膜９の表面まで）は約１００ｎｍである。なお、本実施形態においてゲート長は約１μｍ、ソース電極５とゲート電極７との間の長さは約３μｍであり、ゲート電極７とドレイン電極６との間の長さは約３μｍである。また、第３保護膜１０の膜厚は約１００ｎｍである。
【００４１】
本発明の第２の実施形態に係る半導体装置によると、Ｓｉを含まない第１保護膜８がゲート電極７の下部と接しているためゲート電極７がシリサイド化しない。また、窒素を含む第２保護膜９がＡｌＧａＮバリア層３と接しているため、第２保護膜の窒素によりＡｌＧａＮバリア層３の表面の窒素空孔を減少できる。その結果、ＦＥＴの電流コラプスを低減できる。また、例えばＡｌＮからなる第１保護膜８は、例えばスパッタリング法等によって形成されるが、このようにすると、その結晶性が十分に良好ではないため、水、フッ酸及び現像液等のアルカリ溶液等に溶けやすい。第１保護膜８は、熱アニール等を施すことにより結晶性が改善し溶解しにくくなるものの、現像及び洗浄等の工程を経る上で表面保護を行うことがより望ましい。ＡｌＮの代わりにＡｌ２Ｏ３を第１の保護膜８に用いた場合も同様である。そこで、本実施形態では第１保護膜８の上に、例えばＳｉＯ２からなる第３保護膜１０を形成することにより、第１保護膜８を保護できる。
【００４２】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について図５を参照しながら説明する。本実施形態において、第１の実施形態の図２（ａ）〜図３（ａ）までの工程は同一であるため、説明は省略する。
【００４３】
図５（ａ）に示すように、第１保護膜８を形成した後に、第１保護膜８の上に、例えばＳｉＯ２からなる第３保護膜１０を形成する。
【００４４】
次に、図５（ｂ）に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第３保護膜１０及び第１保護膜８に開口部７Ｂを形成する。ここで、開口部７Ｂは、ソース電極５とドレイン電極６との間に形成する。
【００４５】
次に、図５（ｃ）に示すように、開口部７Ｂを埋め込むようにゲート電極７を形成する。
【００４６】
本発明の第２の実施形態に係る半導体装置の製造方法によると、ゲート電極７の下部はＡｌＧａＮバリア層３と接する部分においてＳｉを含む層と接しないようにできるので、ゲート電極７のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第２保護膜９をＡｌＧａＮバリア層３と接するように形成するため、第２保護膜９の窒素がＡｌＧａＮバリア層３の表面の窒素空孔を減少し、これによりＦＥＴの電流コラプスを低減できる。さらに、第１保護膜８の上に、第３保護膜１０を形成することにより、第１保護膜８を保護できる。なお、本実施形態において、第１の保護膜８の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第１の実施形態と同一の理由により改善できる。
【００４７】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置について図６を参照しながら説明する。本実施形態において、第１の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第１の実施形態と比較して、第１保護膜及び第２保護膜が形成されている位置が異なる。
【００４８】
具体的に、図６に示すように、ＡｌＧａＮバリア層３の上には、ソース電極５及びドレイン電極６が形成され、ソース電極５とドレイン電極６との間にゲート電極７が形成され、ＡｌＧａＮバリア層３の上には、ゲート電極７の下部及びＡｌＧａＮバリア層３と接するように第１保護膜８が形成されている。また、ＡｌＧａＮバリア層３の上には、第１保護膜８の一部、ソース電極５及びドレイン電極６を覆い且つゲート電極７とその下部を除く部分が接するように第２保護膜９が形成されている。
【００４９】
ここで、第１保護膜８の膜厚は約５０ｎｍであり、第２保護膜９の膜厚（ソース電極５及びドレイン電極６の表面から第２保護膜９の表面まで）は約１００ｎｍである。なお、本実施形態においてゲート長は約１μｍ、ソース電極５とゲート電極７との間の長さは約１μｍ、ゲート電極７とドレイン電極６との間の長さは約３μｍである。
【００５０】
本発明の第３の実施形態に係る半導体装置によると、Ｓｉを含まない第１保護膜８がゲート電極７の下部と接しているため、ゲート電極７のシリサイド化を防ぐことができる。また、窒素を含む第２保護膜９がＡｌＧａＮバリア層３に接しているため、第２保護膜９の窒素によりＡｌＧａＮバリア層３の表面の窒素空孔を減少できる。その結果、ＦＥＴの電流コラプスを低減することができる。
【００５１】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について図７及び図８を参照しながら説明する。本実施形態において、第１の実施形態の図２（ａ）までの工程は同一であるため、説明は省略する。
【００５２】
図７（ａ）に示すように、ＡｌＧａＮバリア層３を形成した後に、例えばＭＯＣＶＤ法等により、ＡｌＧａＮバリア層３の上にＡｌＮからなる第１保護膜８を形成する。この工程では、ＡｌＧａＮバリア層３が露出しているため、スパッタリング法よりもＭＯＣＶＤ法等を用いるほうが好ましい。ここで、第１の実施形態と同様に、結晶成長温度は５００℃〜６５０℃程度であることが好ましい。
【００５３】
次に、図７（ｂ）に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第１保護膜８の一部を除去する。
【００５４】
次に、図７（ｃ）に示すように、再び、例えばレジストパターニング及びドライエッチングを行うことにより、第１保護膜８に開口部７Ｃを形成する。
【００５５】
次に、図７（ｄ）に示すように、ＡｌＧａＮバリア層３の上に、それぞれ第１保護膜８と離間して且つそれぞれにより第１保護膜８を挟むように、ソース電極５及びドレイン電極６を形成する。
【００５６】
次に、図８（ａ）に示すように、ＡｌＧａＮバリア層３の上に、ソース電極５、ドレイン電極６及び第１保護膜８を覆うように第２保護膜９を形成する。このとき、開口部７Ｃは第２保護膜８に埋められる。
【００５７】
次に、図８（ｂ）に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第２保護膜９に開口部７Ｄを形成する。ここで、開口部７Ｄは、第１の保護膜８同士の間の第２保護膜を除去するように、すなわち、開口部７Ｃが形成されていた位置を再び開口するように形成する。
【００５８】
次に、図８（ｃ）に示すように、開口部７Ｄを埋め込むようにゲート電極７を形成する。
【００５９】
本発明の第３の実施形態に係る半導体装置の製造方法によると、ゲート電極７の下部はＡｌＧａＮバリア層３と接する部分においてＳｉを含む層と接しないようにできるので、ゲート電極７のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第２保護膜９をＡｌＧａＮバリア層３と接するように形成するため、第２保護膜９の窒素がＡｌＧａＮバリア層３の表面の窒素空孔を減少し、これによりＦＥＴの電流コラプスを低減できる。また、開口部７Ｄを形成する前に、第１保護膜８に開口部７Ｃを形成するため、よりゲート長の制御が容易となる。また、第１保護膜８の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第１の実施形態と同一の理由により改善できる。
【００６０】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置について図９を参照しながら説明する。本実施形態において、第１の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第１の実施形態と比較して、第１保護膜及び第２保護膜が形成されている位置が異なる。
【００６１】
具体的に、図９に示すように、ＡｌＧａＮバリア層３の上には、ソース電極５及びドレイン電極６が形成され、ソース電極５とドレイン電極６との間にゲート電極７が形成され、ＡｌＧａＮバリア層３の上には、ゲート電極７と接し且つゲート電極７を覆うように第１保護膜８が形成されている。また、ＡｌＧａＮバリア層３の上には、ソース電極５、ドレイン電極６及び第１保護膜８を覆うように第２保護膜９が形成されている。
【００６２】
ここで、第１保護膜８の膜厚は約５０ｎｍであり、第２保護膜９の膜厚（ゲート電極７の上の第１保護膜８の表面から第２保護膜９の表面まで）は約１００ｎｍである。なお、本実施形態においてゲート長は約１μｍ、ソース電極５とゲート電極７との間の長さは約１μｍ、ゲート電極７とドレイン電極６との間の長さは約３μｍである。
【００６３】
本発明の第４の実施形態に係る半導体装置によると、Ｓｉを含まない第１保護膜８がゲート電極７の表面の全面と接しているため、ゲート電極７のシリサイド化を防ぐことができる。また、窒素を含む第２保護膜９がＡｌＧａＮバリア層３に接しているため、第２保護膜９の窒素によりＡｌＧａＮバリア層３の表面の窒素空孔を減少できる。その結果、ＦＥＴの電流コラプスを低減することができる。
【００６４】
次に、本発明の第４の実施形態に係る半導体装置の製造方法について図１０及び図１１を参照しながら説明する。本実施形態において、第１の実施形態の図２（ａ）までの工程は同一であるため、説明は省略する。
【００６５】
図１０（ａ）に示すように、ＡｌＧａＮバリア層３を形成した後に、ＡｌＧａＮバリア層３の上に、ゲート電極７を形成する。
【００６６】
次に、図１０（ｂ）に示すように、ＡｌＧａＮバリア層３の上に、ゲート電極７を覆うように、例えばＭＯＣＶＤ法等によりＡｌＮからなる第１保護膜８を形成する。この工程では、ゲート電極７が形成された領域を除いてＡｌＧａＮバリア層３が露出しているため、スパッタリング法よりもＭＯＣＶＤ法等を用いるほうが好ましい。ここで、第１の実施形態と同様に、結晶成長温度は５００℃〜６５０℃程度であることが好ましい。
【００６７】
次に、図１０（ｃ）に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第１保護膜８のうちゲート電極７を覆う部分のみ残存させ、他を除去する。
【００６８】
次に、図１１（ａ）に示すように、ＡｌＧａＮバリア層３の上に、それぞれによりゲート電極７及び第１保護膜８を挟む位置にソース電極５及びドレイン電極６を形成する。
【００６９】
次に、図１１（ｂ）に示すように、ＡｌＧａＮバリア層３の上に、ソース電極５、ドレイン電極６及び第１保護膜８を覆うように第２保護膜９を形成する。
【００７０】
本発明の第４の実施形態に係る半導体装置の製造方法によると、ゲート電極７の下部はＡｌＧａＮバリア層３と接する部分においてＳｉを含む層と接しないようにできるので、ゲート電極７のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第２保護膜９をＡｌＧａＮバリア層３と接するように形成するため、第２保護膜９の窒素がＡｌＧａＮバリア層３の表面の窒素空孔を減少し、これによりＦＥＴの電流コラプスを低減できる。また、第１保護膜８の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第１の実施形態と同一の理由により改善できる。
【００７１】
第１の実施形態〜第４の実施形態において、基板１の上にＧａＮ層２を形成する前に、基板１の種類によっては基板１の上に、例えば厚さが１０ｎｍ〜１００ｎｍ程度のＡｌＮバッファ層又はＧａＮバッファ層を形成してもよい。このようにすると、ＧａＮ層２の結晶性を良好にできる。ＡｌＮバッファ層又はＧａＮバッファ層の結晶成長は、ＧａＮ層２及びＡｌＧａＮバリア層３の結晶成長温度（約１０００℃）よりも低温（５００℃〜７００℃）で行ってもよい。また、ここでいうバッファ層は、例えば厚さが数ｎｍ程度のＧａＮ層と厚さが数ｎｍ程度のＡｌＮ層とが交互に形成された、いわゆる超格子バッファ層であってもよい。
【００７２】
第１の実施形態〜第４の実施形態では、ＧａＮ層２及びＡｌＧａＮバリア層３を形成したが、ＡｌＧａＮバリア層３を形成せず、ＧａＮ層２の上に直接にソース電極５、ドレイン電極６及びゲート電極７を形成してもよい。このような構成であっても上述の効果を有する。
【００７３】
また、ＧａＮ層２の基板１側に、ＧａＮ層２に接するように、ＧａＮ層２よりもバンドギャップが大きいＡｌＧａＮ層を形成することにより、チャネル層４へのキャリアの閉じ込めを大きくしてもよい。このような構成であっても上述の効果を有する。
【００７４】
ＧａＮ層２の代わりに、例えばＩｎ０．１Ｇａ０．９Ｎ層を用い、ＡｌＧａＮ層３の代わりに、例えばＧａＮ層又はＩｎＡｌＧａＮ層を用いてもよい。チャネル層４を形成する２層の半導体層の組み合わせとしては、基板側の半導体層に対して、その上に形成される半導体層のバンドギャップがより大きくなるように半導体層のＡｌ組成、Ｇａ組成及びＩｎ組成を決めればよい。また、半導体層の厚さ、ゲート長、ソース電極５とドレイン電極６との間隔及びソース電極５とゲート電極７との間隔は、ＦＥＴの仕様に応じて適宜変更してもよい。また、ゲート電極７に対してソース電極５とドレイン電極６との配置を対称にしてもよく、非対称にしてもよい。
【００７５】
ソース電極５及びドレイン電極６は、ＡｌＧａＮバリア層３とオーミック接触をすれば、特に材料の限定はなく用いることができる。ゲート電極７は、ＡｌＧａＮバリア層３とショットキー接触をすれば、特に材料の限定はなく用いることができる。
【００７６】
第１保護膜８の膜厚及び第２保護膜９の膜厚は、ＦＥＴの仕様に応じて適宜変更できる。
【産業上の利用可能性】
【００７７】
本発明に係る半導体装置は、電流コラプスを低減し、ドレイン電流を増大しながら、ゲートリーク電流を低減でき、特に、窒化物半導体を含む半導体装置等に有用である。
【符号の説明】
【００７８】
１ 基板
２ ＧａＮ層（第１の半導体層）
３ ＡｌＧａＮバリア層（第２の半導体層）
４ チャネル層
５ ソース電極
６ ドレイン電極
７ ゲート電極
７Ａ〜７Ｄ 開口部
８ 第１保護膜
９ 第２保護膜
１０ 第３保護膜
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、窒化物半導体を含む半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）等のIII族窒化物半導体は、シリコン（Ｓｉ）及び砒化ガリウム（ＧａＡｓ）よりも禁制帯幅及び電子の飽和速度が大きく、絶縁破壊電界が大きい。このため、近年、窒化物半導体を高周波用で且つ大電力の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）に応用することが期待されている。
【０００３】
従来の窒化物半導体を用いた半導体装置について図１２を参照しながら説明する。図１２に示すように、基板１０１の上にＧａＮ層１０２、窒化アルミニウムガリウム（ＡｌＧａＮ）バリア層１０３が順次形成されている。ＧａＮ層１０２とＡｌＧａＮバリア層１０３とのヘテロ界面には、圧電分極及び自発分極によって、大量の電荷が生じている。これにより、ＧａＮ層１０２におけるＡｌＧａＮバリア層１０３とのヘテロ界面の近傍に、２次元電子ガス（Two Dimension Electron Gas：２ＤＥＧ）が形成される。窒化物半導体ＦＥＴでは、これをチャネルとして用いており、ここではチャネル層１０４とする。ＡｌＧａＮバリア層１０３の上には、ソース電極１０５、ドレイン電極１０６及びゲート電極１０７がそれぞれ形成されている。ゲート電極１０７の材料には、窒化物半導体に対して仕事関数が大きい金（例えば、非特許文献１等を参照。）、ニッケル（例えば、非特許文献２等を参照。）、白金（例えば、非特許文献３等を参照。）及びパラジウム（例えば、非特許文献４等を参照。）等が用いられる。
【０００４】
このような従来の半導体装置において、高電圧が印加される際にドレイン電流が大幅に減少する現象である電流コラプスが生じるという問題がある。電流コラプスは、高電圧が印加されることにより加速されたホットエレクトロンが窒化物半導体の準位に捕獲されることによって発生する（例えば、非特許文献５等を参照。）。ホットエレクトロンが窒化物半導体の準位に捕獲されると、捕獲された電子により生じるポテンシャルが仮想的なゲートとして働く。これにより、チャネルが狭窄されるため、最大ドレイン電流が減少する。ＦＥＴの出力と最大ドレイン電流とは比例するため、電流コラプスを抑制することが望ましい。そこで、窒化物半導体の表面を表面保護膜となる窒化シリコン（ＳｉＮ）膜を用いてパッシベーションすることにより、窒化物半導体の表面準位を低減し、窒化物半導体の表面に起因する電流コラプスを抑制できる。このような表面保護膜として用いられるシリコン系の絶縁膜は、ＳｉＮ膜の他に酸化シリコン（ＳｉＯ２）膜がよく用いられるが、ＳｉＯ２膜を用いると、ＳｉＮ膜を用いた場合よりも界面準位密度が１桁以上高くなる（例えば、非特許文献６を参照。）。このため、表面保護膜には、ＳｉＮ膜を用いるのが一般的である。他に、電流コラプスを低減するための表面保護膜には、酸化アルミニウム膜（例えば、非特許文献６等を参照。）等の酸化膜及び窒化アルミニウム膜（例えば、非特許文献７等を参照。）等が用いられている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】P.Hacke et al., Appl.Phys.Lett.63、2676(1993)
【非特許文献２】L.Yu et al., Appl.Plys.Lett.73,238(1998)
【非特許文献３】K.Suzue et al., J. Appl.Phys.80,4467(1996)
【非特許文献４】L.Wang. et al., Appl.Phys.Lett.68,1267(1996)
【非特許文献５】J.A.Mitterender et al., Appl. Phys. Lett. 83, 1650 (2003)
【非特許文献６】H.Hasegawa et al., J.Vac.Sci.Tech.B21、1844(2003)
【非特許文献７】J. Hwang et al., Solid-State Electronics 48, 363 (2004)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、窒化物半導体に対して仕事関数が大きい金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）及びパラジウム（Ｐｄ）等をゲート電極の材料に用い、表面保護膜にＳｉＮ膜及びＳｉＯ２膜等のシリコン系の絶縁膜を用いると、ゲートリーク電流が増大するという問題が生じる。ゲートリーク電流が増大すると、デバイスの信頼性が損なわれるため、ゲートリーク電流を低減することが望ましい。ゲートリーク電流の増大は、半導体の表面に接しているシリコン系絶縁膜が低抵抗化する、又は半導体の表面に接しているゲート電極の一部が低抵抗化することにより起こる。これらの低抵抗化は、シリコン系絶縁膜に含まれるシリコンとゲート電極とが反応し、ゲート電極又はシリコン系絶縁膜がシリサイド化することにより起こる。一般に、このようなシリサイド化は、熱アニールを行うことにより発生し、アニール温度が上がるほど発生しやすくなる。窒化物半導体の上にＳｉＮ膜を形成する場合、プラズマ化学気相成長（Plasma Chemical Vapor Deposition：Ｐ−ＣＶＤ）法を用いると、２６０℃程度の比較的に低温で絶縁膜を形成できる。しかしながら、この温度でもゲート電極のシリサイド化が起こり、ゲートリーク電流が増大する。
【０００７】
一方、窒化物半導体からなるＦＥＴにおいて、電流コラプスの低減のための表面保護膜として、窒化アルミニウム（ＡｌＮ）膜及び酸化アルミニウム（Ａｌ２Ｏ３）膜等のＡｌ系の絶縁膜を用いた場合は、絶縁膜がＳｉを含んでいないため、ゲート電極のシリサイド化は物理的に発生しない。Ａｌ系の絶縁膜を用いた際に、ゲート電極とＡｌとの合金化も特に見られない。
【０００８】
しかしながら、Ａｌ系の絶縁膜を用いてパッシベーションを行った場合、シリサイド化によるゲートリーク電流の増大、及び電流コラプスは生じないが、ＳｉＮ膜を用いてパッシベーションを行った場合よりも半導体のシート抵抗が増大するという問題が生じる。ＳｉＮ膜を表面保護膜に用いた場合、窒素プラズマにより窒化物半導体の表面に窒素が供給されるため、窒化物半導体の窒素空孔が減少する。その結果、窒化物半導体の界面準位密度が減少するためシート抵抗が減少する。一方、Ａｌ２Ｏ３膜を表面保護膜として用いた場合、窒化物半導体の表面に窒素が供給されないため、窒化物半導体の窒素空孔が減少しない。その結果、ＳｉＮ膜によりパッシベーションした場合と比較して、窒化物半導体の界面準位密度が減少しないため、シート抵抗が増大すると考えられる。すなわち、表面保護膜の選定においては電流コラプス、電流リーク及び半導体のシート抵抗の三点に留意する必要がある。
【０００９】
例えば、ＡｌＮ膜を表面保護膜として用いる場合、最表面に形成されたＡｌＧａＮ膜の上に有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法を用いて、１０００℃以上の結晶成長温度でＡｌＮ膜をin-situで成膜、いわゆるその場成膜を行い、５ｎｍ程度の膜厚を形成すると、ＡｌＧａＮ膜とＡｌＮ膜との格子定数の差により生じる歪みによってクラックが入ってしまう。歪みを低減するために、ＡｌＮ膜を５００℃〜６５０℃程度の温度で成長することにより、非晶質状のＡｌＮ膜を形成する、又はその後に１０００℃以上の温度にてアニールすることによって、主に柱状結晶からなるＡｌＮ膜により表面を終端するという手段が考えられる。しかしながら、これらの膜を用いた場合は、電流コラプスの発生は抑制できたものの、ＳｉＮ膜により表面保護を行った場合よりもシート抵抗は大きいことが実験的に検証されている。また、スパッタリング法によりＡｌＮ膜を成膜する場合、低温でＡｌＮ膜を形成した場合と同様に、電流コラプスの低減は可能であったものの、シート抵抗がＳｉＮ膜を用いた場合よりも高いことが確認されている。これは、スパッタリング法によりＡｌＮ膜を形成した場合、窒化物半導体の表面に窒素が供給されるため窒素空孔を減少できるが、スパッタリングダメージが大きく、窒化物半導体の表面欠陥密度が増大したことによるものと考えられる。従って、窒化物半導体からなるＦＥＴの電流コラプスを低減するための表面保護膜の選定において、シート抵抗の減少とゲートリーク電流の減少とがトレードオフの関係となる。
【００１０】
本発明は前記の問題に鑑み、その目的は、電流コラプスを低減し、シート抵抗を減少してドレイン電流を増大しながら、ゲートリーク電流を減少できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本発明は半導体装置を、ゲート電極の下部と接する保護膜にシリコンを含まない絶縁性材料を用いる構成とする。
【００１２】
具体的に、本発明に係る半導体装置は、基板と、基板の上に形成されたIII族窒化物からなる半導体層と、半導体層の上に、それぞれ形成されたソース電極、ゲート電極及びドレイン電極と、半導体層の上に、ゲート電極の下部及び半導体層と接し、且つ、ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第１保護膜と、半導体層の上に、半導体層と接し且つゲート電極の下部と離間するように形成され、第１保護膜と組成が異なり且つ窒素を含む第２保護膜とを備えている。
【００１３】
本発明に係る半導体装置によると、半導体層の上に、半導体層及びゲート電極の下部と接し、且つ、ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第１保護膜と、半導体層の上に、半導体層と接し且つゲート電極の下部と離間するように形成され、第１保護膜と組成が異なり且つ窒素を含む第２保護膜とを備えている。このため、ゲート電極はシリサイド化されず、ゲート電極とゲート電極の下の半導体層は良好なショットキー接合を保つことができ、パッシベーションに伴うゲートリーク電流の増大を防止できる。また、第１保護膜及び第２保護膜を用いたパッシベーションにより電流コラプスを低減できる。すなわち、ゲート電極の下部の周辺以外は窒素を含む第２保護膜によりパッシベーションされているため、半導体層の表面の窒素空孔を減少できる。これにより、半導体層の界面準位密度を低くできるため電流コラプスを低減でき、ゲートリーク電流が少なく且つドレイン電流が大きい半導体装置を得ることができる。
【００１４】
本発明に係る半導体装置において、半導体層は、基板の上に形成された第１の半導体層、及び該第１の半導体層の上に形成された第２の半導体層を含み、第２の半導体層のバンドギャップは、第１の半導体層のバンドギャップよりも大きいことが好ましい。
【００１５】
本発明に係る半導体装置において、第１保護膜は、窒化アルミニウム又は酸化アルミニウムからなることが好ましい。
【００１６】
本発明に係る半導体装置において、第２保護膜は、窒化シリコンからなることが好ましい。
【００１７】
本発明に係る半導体装置は、第２保護膜の上に形成された第３保護膜をさらに備えていることが好ましい。
【００１８】
この場合、ゲート電極は、前記第３保護膜と接していることが好ましい。
【００１９】
また、この場合、第３保護膜は窒化シリコン又は酸化シリコンからなることが好ましい。
【発明の効果】
【００２０】
本発明に係る半導体装置によると、電流コラプスを低減し、ドレイン電流を増大しながら、ゲートリーク電流を低減できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図７】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００２２】
（第１の実施形態）
本発明に係る第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００２３】
図１に示すように、例えばシリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、サファイア又は炭化シリコン（ＳｉＣ）からなる基板１の上に、第１の半導体層である膜厚が約２μｍであるＧａＮ層２が形成されている。ＧａＮ層２の上には、第２の半導体層である、例えばＧａＮ層２よりもバンドギャップが大きい窒化アルミニウムガリウム（Ａｌ０．３Ｇａ０．７Ｎ）からなり、膜厚が約２５ｎｍのＡｌＧａＮバリア層３が形成されている。ＧａＮ層２におけるＡｌＧａＮバリア層３との界面近傍には、例えば圧電分極及び自発分極により大量の電荷が生じており、これによって、２次元電子ガス（２ＤＥＧ）からなるチャネル層４が形成されている。ＡｌＧａＮバリア層３の上には、ソース電極５及びドレイン電極６がそれぞれ形成され、ソース電極５とドレイン電極６との間にゲート電極７が形成されている。
【００２４】
ゲート電極７の材料は、例えば金（Ａｕ）、ニッケル（Ｎｉ）又はパラジウム（Ｐｄ）が用いられる。また、ソース電極５及びドレイン電極６の材料は、例えばチタン（Ｔｉ）とＡｌ（アルミニウム）との多層膜又は合金が用いられる。
【００２５】
なお、本実施形態において、ソース電極５とドレイン電極６とを結ぶ直線に沿った、ゲート電極７のＡｌＧａＮバリア層３と接する部分の長さであるゲート長は約１μｍである。また、ソース電極６とゲート電極７との間の長さは約３μｍであり、ドレイン電極６とゲート電極７との間の長さは約１μｍである。
【００２６】
ＡｌＧａＮバリア層３の上には、ゲート電極７の下部及びＡｌＧａＮバリア層３に接するように、例えば窒化アルミニウム（ＡｌＮ）からなる第１保護膜８が形成されている。ここで、第１保護膜８は、酸化アルミニウム（Ａｌ２Ｏ３）膜であってもよい。また、ＡｌＧａＮバリア層３の上には、第１保護膜８に接し、且つ、ソース電極５及びドレイン電極６を覆うように、例えば窒化シリコン（ＳｉＮ）からなる第２保護膜９が形成されている。すなわち、第２保護膜９は、ゲート電極７の下部と離間するように形成されている。
【００２７】
ここで、第２保護膜９の膜厚（ソース電極５及びドレイン電極６の表面から第２保護膜９の表面まで）は約１００ｎｍである。また、第１保護膜８のＡｌＧａＮバリア層３に接する部分において、そのゲート長方向の長さは、ソース電極５側及びドレイン電極６側の共に約０．３μｍである。このようにすると、第１保護膜８により確実に電流リークを遮断しつつ、第２保護膜９によりＡｌＧａＮバリア層３を保護できるため、電流リークが抑えられ、且つ、電流コラプスを低減できる。
【００２８】
本発明の第１の実施形態に係る半導体装置によると、Ｓｉを含まない第１保護膜８がゲート電極７の下部と接しているため、ゲート電極７のシリサイド化を防ぐことができる。また、窒素を含む第２保護膜９がＡｌＧａＮバリア層３に接しているため、第２保護膜９の窒素によりＡｌＧａＮバリア層３の表面の窒素空孔を減少できる。その結果、ＦＥＴの電流コラプスを低減することができる。
【００２９】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について図２及び図３を参照しながら説明する。
【００３０】
まず、図２（ａ）に示すように、例えば有機金属気相成長（ＭＯＣＶＤ）法により、Ｓｉ、ＧａＮ、サファイア又はＳｉＣからなる基板１の上に、膜厚が約２μｍであるＧａＮ層２と、Ａｌ０．３Ｇａ０．７Ｎからなり、膜厚が約２５ｎｍのＡｌＧａＮバリア層３とを順次形成する。このとき、ＧａＮ層２におけるＡｌＧａＮバリア層３との界面近傍には、２ＤＥＧからなるチャネル層４が形成される。
【００３１】
次に、図２（ｂ）に示すように、ＡｌＧａＮバリア層３の上に、ソース電極５及びドレイン電極６をそれぞれ形成する。
【００３２】
次に、図２（ｃ）に示すように、例えばプラズマ化学気相成長（Ｐ−ＣＶＤ）法により、ＡｌＧａＮバリア層３の上に、ソース電極５及びドレイン電極６を覆うように、ＳｉＮからなり、膜厚（ソース電極５及びドレイン電極６の表面から第２保護膜９の表面まで）が約１００ｎｍの第２保護膜９を形成する。
【００３３】
次に、図２（ｄ）に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第２保護膜９に開口部７Ａを形成する。ここで、開口部７Ａは、ソース電極５とドレイン電極６との間に形成する。
【００３４】
次に、図３（ａ）に示すように、例えばスパッタリング法又はＭＯＣＶＤ法等により、ＡｌＧａＮバリア層３の上に、第２保護膜９を覆うように、ＡｌＮからなる膜厚が５０ｎｍ程度の第１保護膜８を形成する。なお、ＭＯＣＶＤ法を用いる場合、結晶成長温度は５００℃〜６５０℃程度であることが好ましい。
【００３５】
次に、図３（ｂ）に示すように、第１保護膜８に対して、その膜厚分を一様にドライエッチングすることにより、開口部７Ａの側壁にのみ第１保護膜８を残す。
【００３６】
次に、図３（ｃ）に示すように、開口部７Ａを埋め込むようにゲート電極７を形成する。
【００３７】
本発明の第１の実施形態に係る半導体装置の製造方法によると、ゲート電極７の下部はＡｌＧａＮバリア層３と接する部分においてＳｉを含む第２保護膜と接しないため、ゲート電極７のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第２保護膜９をＡｌＧａＮバリア層３と接するように形成するため、第２保護膜９の窒素がＡｌＧａＮバリア層３の表面の窒素空孔を減少し、これによりＦＥＴの電流コラプスを低減できる。また、本実施形態では、スパッタリング法により第１保護膜８を形成する場合、第２保護膜９により開口部７Ｂを除いてＡｌＧａＮバリア層３が覆われているため、ＡｌＧａＮバリア層３のスパッタリングダメージを低減できる。一方、ＭＯＣＶＤ法により第１保護膜８を形成する場合、１０００℃以上の結晶成長温度で結晶成長を行うと第１保護膜８にクラックが生じるおそれがあるが、５００℃〜６５０℃程度で結晶成長を行った場合は、ＡｌＮ膜は非晶質となるため、クラック等による影響を低減できる。
【００３８】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について図４を参照しながら説明する。本実施形態において、第１の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第１の実施形態と比較して、第１保護膜及び第２保護膜が形成されている位置が異なる。さらに、本実施形態に係る半導体装置は、第３保護膜を有する。
【００３９】
具体的に、図４に示すように、ＡｌＧａＮバリア層３の上には、ソース電極５及びドレイン電極６が形成され、ソース電極５とドレイン電極６との間にゲート電極７が形成され、ＡｌＧａＮバリア層３の上には、ゲート電極７と離間して且つソース電極５及びドレイン電極６を覆うように第２保護膜９が形成されている。また、ＡｌＧａＮバリア層３の上には、ゲート電極７の下部及びＡｌＧａＮバリア層３と接し、且つ、第２保護膜９を覆うように第１保護膜８が形成されている。第１保護膜８の上には、ゲート電極７とその下部を除く部分が接するように、例えばＳｉＯ２からなる第３保護膜１０が形成されている。なお、第３保護膜１０は、ＳｉＮ膜であってもよい。
【００４０】
ここで、第１保護膜８の膜厚は約５０ｎｍであり、第２保護膜９の膜厚（ソース電極５及びドレイン電極６の表面から第２保護膜９の表面まで）は約１００ｎｍである。なお、本実施形態においてゲート長は約１μｍ、ソース電極５とゲート電極７との間の長さは約３μｍであり、ゲート電極７とドレイン電極６との間の長さは約３μｍである。また、第３保護膜１０の膜厚は約１００ｎｍである。
【００４１】
本発明の第２の実施形態に係る半導体装置によると、Ｓｉを含まない第１保護膜８がゲート電極７の下部と接しているためゲート電極７がシリサイド化しない。また、窒素を含む第２保護膜９がＡｌＧａＮバリア層３と接しているため、第２保護膜の窒素によりＡｌＧａＮバリア層３の表面の窒素空孔を減少できる。その結果、ＦＥＴの電流コラプスを低減できる。また、例えばＡｌＮからなる第１保護膜８は、例えばスパッタリング法等によって形成されるが、このようにすると、その結晶性が十分に良好ではないため、水、フッ酸及び現像液等のアルカリ溶液等に溶けやすい。第１保護膜８は、熱アニール等を施すことにより結晶性が改善し溶解しにくくなるものの、現像及び洗浄等の工程を経る上で表面保護を行うことがより望ましい。ＡｌＮの代わりにＡｌ２Ｏ３を第１の保護膜８に用いた場合も同様である。そこで、本実施形態では第１保護膜８の上に、例えばＳｉＯ２からなる第３保護膜１０を形成することにより、第１保護膜８を保護できる。
【００４２】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について図５を参照しながら説明する。本実施形態において、第１の実施形態の図２（ａ）〜図３（ａ）までの工程は同一であるため、説明は省略する。
【００４３】
図５（ａ）に示すように、第１保護膜８を形成した後に、第１保護膜８の上に、例えばＳｉＯ２からなる第３保護膜１０を形成する。
【００４４】
次に、図５（ｂ）に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第３保護膜１０及び第１保護膜８に開口部７Ｂを形成する。ここで、開口部７Ｂは、ソース電極５とドレイン電極６との間に形成する。
【００４５】
次に、図５（ｃ）に示すように、開口部７Ｂを埋め込むようにゲート電極７を形成する。
【００４６】
本発明の第２の実施形態に係る半導体装置の製造方法によると、ゲート電極７の下部はＡｌＧａＮバリア層３と接する部分においてＳｉを含む層と接しないようにできるので、ゲート電極７のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第２保護膜９をＡｌＧａＮバリア層３と接するように形成するため、第２保護膜９の窒素がＡｌＧａＮバリア層３の表面の窒素空孔を減少し、これによりＦＥＴの電流コラプスを低減できる。さらに、第１保護膜８の上に、第３保護膜１０を形成することにより、第１保護膜８を保護できる。なお、本実施形態において、第１の保護膜８の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第１の実施形態と同一の理由により改善できる。
【００４７】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置について図６を参照しながら説明する。本実施形態において、第１の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第１の実施形態と比較して、第１保護膜及び第２保護膜が形成されている位置が異なる。
【００４８】
具体的に、図６に示すように、ＡｌＧａＮバリア層３の上には、ソース電極５及びドレイン電極６が形成され、ソース電極５とドレイン電極６との間にゲート電極７が形成され、ＡｌＧａＮバリア層３の上には、ゲート電極７の下部及びＡｌＧａＮバリア層３と接するように第１保護膜８が形成されている。また、ＡｌＧａＮバリア層３の上には、第１保護膜８の一部、ソース電極５及びドレイン電極６を覆い且つゲート電極７とその下部を除く部分が接するように第２保護膜９が形成されている。
【００４９】
ここで、第１保護膜８の膜厚は約５０ｎｍであり、第２保護膜９の膜厚（ソース電極５及びドレイン電極６の表面から第２保護膜９の表面まで）は約１００ｎｍである。なお、本実施形態においてゲート長は約１μｍ、ソース電極５とゲート電極７との間の長さは約１μｍ、ゲート電極７とドレイン電極６との間の長さは約３μｍである。
【００５０】
本発明の第３の実施形態に係る半導体装置によると、Ｓｉを含まない第１保護膜８がゲート電極７の下部と接しているため、ゲート電極７のシリサイド化を防ぐことができる。また、窒素を含む第２保護膜９がＡｌＧａＮバリア層３に接しているため、第２保護膜９の窒素によりＡｌＧａＮバリア層３の表面の窒素空孔を減少できる。その結果、ＦＥＴの電流コラプスを低減することができる。
【００５１】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について図７及び図８を参照しながら説明する。本実施形態において、第１の実施形態の図２（ａ）までの工程は同一であるため、説明は省略する。
【００５２】
図７（ａ）に示すように、ＡｌＧａＮバリア層３を形成した後に、例えばＭＯＣＶＤ法等により、ＡｌＧａＮバリア層３の上にＡｌＮからなる第１保護膜８を形成する。この工程では、ＡｌＧａＮバリア層３が露出しているため、スパッタリング法よりもＭＯＣＶＤ法等を用いるほうが好ましい。ここで、第１の実施形態と同様に、結晶成長温度は５００℃〜６５０℃程度であることが好ましい。
【００５３】
次に、図７（ｂ）に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第１保護膜８の一部を除去する。
【００５４】
次に、図７（ｃ）に示すように、再び、例えばレジストパターニング及びドライエッチングを行うことにより、第１保護膜８に開口部７Ｃを形成する。
【００５５】
次に、図７（ｄ）に示すように、ＡｌＧａＮバリア層３の上に、それぞれ第１保護膜８と離間して且つそれぞれにより第１保護膜８を挟むように、ソース電極５及びドレイン電極６を形成する。
【００５６】
次に、図８（ａ）に示すように、ＡｌＧａＮバリア層３の上に、ソース電極５、ドレイン電極６及び第１保護膜８を覆うように第２保護膜９を形成する。このとき、開口部７Ｃは第２保護膜８に埋められる。
【００５７】
次に、図８（ｂ）に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第２保護膜９に開口部７Ｄを形成する。ここで、開口部７Ｄは、第１の保護膜８同士の間の第２保護膜を除去するように、すなわち、開口部７Ｃが形成されていた位置を再び開口するように形成する。
【００５８】
次に、図８（ｃ）に示すように、開口部７Ｄを埋め込むようにゲート電極７を形成する。
【００５９】
本発明の第３の実施形態に係る半導体装置の製造方法によると、ゲート電極７の下部はＡｌＧａＮバリア層３と接する部分においてＳｉを含む層と接しないようにできるので、ゲート電極７のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第２保護膜９をＡｌＧａＮバリア層３と接するように形成するため、第２保護膜９の窒素がＡｌＧａＮバリア層３の表面の窒素空孔を減少し、これによりＦＥＴの電流コラプスを低減できる。また、開口部７Ｄを形成する前に、第１保護膜８に開口部７Ｃを形成するため、よりゲート長の制御が容易となる。また、第１保護膜８の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第１の実施形態と同一の理由により改善できる。
【００６０】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置について図９を参照しながら説明する。本実施形態において、第１の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第１の実施形態と比較して、第１保護膜及び第２保護膜が形成されている位置が異なる。
【００６１】
具体的に、図９に示すように、ＡｌＧａＮバリア層３の上には、ソース電極５及びドレイン電極６が形成され、ソース電極５とドレイン電極６との間にゲート電極７が形成され、ＡｌＧａＮバリア層３の上には、ゲート電極７と接し且つゲート電極７を覆うように第１保護膜８が形成されている。また、ＡｌＧａＮバリア層３の上には、ソース電極５、ドレイン電極６及び第１保護膜８を覆うように第２保護膜９が形成されている。
【００６２】
ここで、第１保護膜８の膜厚は約５０ｎｍであり、第２保護膜９の膜厚（ゲート電極７の上の第１保護膜８の表面から第２保護膜９の表面まで）は約１００ｎｍである。なお、本実施形態においてゲート長は約１μｍ、ソース電極５とゲート電極７との間の長さは約１μｍ、ゲート電極７とドレイン電極６との間の長さは約３μｍである。
【００６３】
本発明の第４の実施形態に係る半導体装置によると、Ｓｉを含まない第１保護膜８がゲート電極７の表面の全面と接しているため、ゲート電極７のシリサイド化を防ぐことができる。また、窒素を含む第２保護膜９がＡｌＧａＮバリア層３に接しているため、第２保護膜９の窒素によりＡｌＧａＮバリア層３の表面の窒素空孔を減少できる。その結果、ＦＥＴの電流コラプスを低減することができる。
【００６４】
次に、本発明の第４の実施形態に係る半導体装置の製造方法について図１０及び図１１を参照しながら説明する。本実施形態において、第１の実施形態の図２（ａ）までの工程は同一であるため、説明は省略する。
【００６５】
図１０（ａ）に示すように、ＡｌＧａＮバリア層３を形成した後に、ＡｌＧａＮバリア層３の上に、ゲート電極７を形成する。
【００６６】
次に、図１０（ｂ）に示すように、ＡｌＧａＮバリア層３の上に、ゲート電極７を覆うように、例えばＭＯＣＶＤ法等によりＡｌＮからなる第１保護膜８を形成する。この工程では、ゲート電極７が形成された領域を除いてＡｌＧａＮバリア層３が露出しているため、スパッタリング法よりもＭＯＣＶＤ法等を用いるほうが好ましい。ここで、第１の実施形態と同様に、結晶成長温度は５００℃〜６５０℃程度であることが好ましい。
【００６７】
次に、図１０（ｃ）に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第１保護膜８のうちゲート電極７を覆う部分のみ残存させ、他を除去する。
【００６８】
次に、図１１（ａ）に示すように、ＡｌＧａＮバリア層３の上に、それぞれによりゲート電極７及び第１保護膜８を挟む位置にソース電極５及びドレイン電極６を形成する。
【００６９】
次に、図１１（ｂ）に示すように、ＡｌＧａＮバリア層３の上に、ソース電極５、ドレイン電極６及び第１保護膜８を覆うように第２保護膜９を形成する。
【００７０】
本発明の第４の実施形態に係る半導体装置の製造方法によると、ゲート電極７の下部はＡｌＧａＮバリア層３と接する部分においてＳｉを含む層と接しないようにできるので、ゲート電極７のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第２保護膜９をＡｌＧａＮバリア層３と接するように形成するため、第２保護膜９の窒素がＡｌＧａＮバリア層３の表面の窒素空孔を減少し、これによりＦＥＴの電流コラプスを低減できる。また、第１保護膜８の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第１の実施形態と同一の理由により改善できる。
【００７１】
第１の実施形態〜第４の実施形態において、基板１の上にＧａＮ層２を形成する前に、基板１の種類によっては基板１の上に、例えば厚さが１０ｎｍ〜１００ｎｍ程度のＡｌＮバッファ層又はＧａＮバッファ層を形成してもよい。このようにすると、ＧａＮ層２の結晶性を良好にできる。ＡｌＮバッファ層又はＧａＮバッファ層の結晶成長は、ＧａＮ層２及びＡｌＧａＮバリア層３の結晶成長温度（約１０００℃）よりも低温（５００℃〜７００℃）で行ってもよい。また、ここでいうバッファ層は、例えば厚さが数ｎｍ程度のＧａＮ層と厚さが数ｎｍ程度のＡｌＮ層とが交互に形成された、いわゆる超格子バッファ層であってもよい。
【００７２】
第１の実施形態〜第４の実施形態では、ＧａＮ層２及びＡｌＧａＮバリア層３を形成したが、ＡｌＧａＮバリア層３を形成せず、ＧａＮ層２の上に直接にソース電極５、ドレイン電極６及びゲート電極７を形成してもよい。このような構成であっても上述の効果を有する。
【００７３】
また、ＧａＮ層２の基板１側に、ＧａＮ層２に接するように、ＧａＮ層２よりもバンドギャップが大きいＡｌＧａＮ層を形成することにより、チャネル層４へのキャリアの閉じ込めを大きくしてもよい。このような構成であっても上述の効果を有する。
【００７４】
ＧａＮ層２の代わりに、例えばＩｎ０．１Ｇａ０．９Ｎ層を用い、ＡｌＧａＮ層３の代わりに、例えばＧａＮ層又はＩｎＡｌＧａＮ層を用いてもよい。チャネル層４を形成する２層の半導体層の組み合わせとしては、基板側の半導体層に対して、その上に形成される半導体層のバンドギャップがより大きくなるように半導体層のＡｌ組成、Ｇａ組成及びＩｎ組成を決めればよい。また、半導体層の厚さ、ゲート長、ソース電極５とドレイン電極６との間隔及びソース電極５とゲート電極７との間隔は、ＦＥＴの仕様に応じて適宜変更してもよい。また、ゲート電極７に対してソース電極５とドレイン電極６との配置を対称にしてもよく、非対称にしてもよい。
【００７５】
ソース電極５及びドレイン電極６は、ＡｌＧａＮバリア層３とオーミック接触をすれば、特に材料の限定はなく用いることができる。ゲート電極７は、ＡｌＧａＮバリア層３とショットキー接触をすれば、特に材料の限定はなく用いることができる。
【００７６】
第１保護膜８の膜厚及び第２保護膜９の膜厚は、ＦＥＴの仕様に応じて適宜変更できる。
【産業上の利用可能性】
【００７７】
本発明に係る半導体装置は、電流コラプスを低減し、ドレイン電流を増大しながら、ゲートリーク電流を低減でき、特に、窒化物半導体を含む半導体装置等に有用である。
【符号の説明】
【００７８】
１ 基板
２ ＧａＮ層（第１の半導体層）
３ ＡｌＧａＮバリア層（第２の半導体層）
４ チャネル層
５ ソース電極
６ ドレイン電極
７ ゲート電極
７Ａ〜７Ｄ 開口部
８ 第１保護膜
９ 第２保護膜
１０ 第３保護膜
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成されたIII族窒化物からなる半導体層と、
前記半導体層の上に、それぞれ形成されたソース電極、ゲート電極及びドレイン電極と、
前記半導体層の上に、前記ゲート電極の下部及び前記半導体層と接し、且つ、前記ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第１保護膜と、
前記半導体層の上に、前記半導体層と接し且つ前記ゲート電極の下部と離間するように形成され、前記第１保護膜と組成が異なり且つ窒素を含む第２保護膜とを備えていることを特徴とする半導体装置。
【請求項２】
前記半導体層は、前記基板の上に形成された第１の半導体層、及び該第１の半導体層の上に形成された第２の半導体層を含み、
前記第２の半導体層のバンドギャップは、前記第１の半導体層のバンドギャップよりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１保護膜は、窒化アルミニウム又は酸化アルミニウムからなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２保護膜は、窒化シリコンからなることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記第１保護膜の上に形成された第３保護膜をさらに備えていることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート電極は、前記第３保護膜と接していることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第３保護膜は窒化シリコン又は酸化シリコンからなることを特徴とする請求項５又は６に記載の半導体装置。
【請求項１】
基板と、
前記基板の上に形成されたIII族窒化物からなる半導体層と、
前記半導体層の上に、それぞれ形成されたソース電極、ゲート電極及びドレイン電極と、
前記半導体層の上に、前記ゲート電極の下部及び前記半導体層と接し、且つ、前記ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第１保護膜と、
前記半導体層の上に、前記半導体層と接し且つ前記ゲート電極の下部と離間するように形成され、前記第１保護膜と組成が異なり且つ窒素を含む第２保護膜とを備えていることを特徴とする半導体装置。
【請求項２】
前記半導体層は、前記基板の上に形成された第１の半導体層、及び該第１の半導体層の上に形成された第２の半導体層を含み、
前記第２の半導体層のバンドギャップは、前記第１の半導体層のバンドギャップよりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１保護膜は、窒化アルミニウム又は酸化アルミニウムからなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２保護膜は、窒化シリコンからなることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記第１保護膜の上に形成された第３保護膜をさらに備えていることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート電極は、前記第３保護膜と接していることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第３保護膜は窒化シリコン又は酸化シリコンからなることを特徴とする請求項５又は６に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２３４９８４（Ｐ２０１２−２３４９８４Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０２９０６（Ｐ２０１１−１０２９０６）
【出願日】平成２３年５月２日（２０１１．５．２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年５月２日（２０１１．５．２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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