外観検査装置及び方法
【課題】入力画像の画像幅が変化しても、高い精度にて欠陥検出処理を行うことができる画像処理装置を備えた外観検査装置を提供する。
【解決手段】画像処理装置は、入力画像を、各々、入力画像の画像幅と同一の画像幅を有し、且つ、所定の画像長さを有する、複数の画像ブロックに分割する。この画像ブロックを、隣接する２つの繰返しパターン毎に比較し、両者の差から欠陥を検出する。画像処理装置は、入力画像の画像幅と画像ブロックの画像長さに関するデータを有しており、入力画像の画像幅が変化しても、画像ブロックの各々を格納することができる画像メモリを有する。
【解決手段】画像処理装置は、入力画像を、各々、入力画像の画像幅と同一の画像幅を有し、且つ、所定の画像長さを有する、複数の画像ブロックに分割する。この画像ブロックを、隣接する２つの繰返しパターン毎に比較し、両者の差から欠陥を検出する。画像処理装置は、入力画像の画像幅と画像ブロックの画像長さに関するデータを有しており、入力画像の画像幅が変化しても、画像ブロックの各々を格納することができる画像メモリを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハの欠陥検査に使用して好適な外観検査装置に関し、特に、比較処理によって欠陥を検出する外観検査装置に関する。
【背景技術】
【０００２】
半導体ウエハの外観検査装置では、検査対象となるウエハの画像をセンサで検出し、A/Dコンバータによって、デジタル画像に変換し、画像処理装置に出力する。画像処理装置では、位置補正、比較判定、特徴抽出などを行って欠陥を検出する。
【０００３】
近年、複数のプロセッサエレメントを備え並列処理させるマルチプロセッサ方式の画像処理装置が提案されている。例えば、特開平2005−134976号には、マルチプロセッサ方式の画像処理装置が開示されている。
【０００４】
マルチプロセッサ方式の画像処理装置では、画像を小さな単位に分割し、各プロセッサに分割処理させることで高速な画像処理を実現する。このようなマルチプロセッサ方式の画像処理装置では、ソフトウエアによって、位置補正、比較判定、特徴抽出等の処理を実現している。
【０００５】
画像処理装置に入力される入力画像はラスタースキャン画像である。ラスタースキャン画像は、センサで検出したアナログ画像を、A/Dコンバータによって、デジタル画像に変換することにより得られる。入力画像の画像サイズ（１ライン当たりの画素数）は、A/Dコンバータにおけるサンプリング周期によって決まる。
【０００６】
【特許文献１】特開平2005−134976号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
走査電子顕微鏡を用いたEB(Electron-Beam)式外観検査装置では、電子光学系において倍率を変化させると、入力画像の画像幅（１ラインの寸法）が変化する。例えば、小さな領域を観察するために倍率を大きくすると、視野幅が小さくなり、入力画像の画像幅（１ラインの寸法）が小さくなる。入力画像の画像幅は、画素サイズ（１画素の寸法）×画像サイズ（１ライン当たりの画素数）によって求められる。画像サイズ（１ライン当たりの画素数）が一定であれば、入力画像の画像幅が小さくなると、画素サイズ（１画素の寸法）が小さくなる。画素サイズが小さくなると、欠陥検出時間が増大する。
【０００８】
このような場合には、A/Dコンバータにおけるサンプリング周期を変更し、画像サイズ（１ライン当たりの画素数）を大きくすればよい。それによって、入力画像の画像幅が大きくなり、画素サイズ（１画素の寸法）が大きくなる。
【０００９】
従来の外観検査装置では、入力画像の画像幅の変化に対応していなかった。そのため、入力画像の画像幅が変化すると、欠陥の検出処理に時間がかかる欠点があった。
【００１０】
本発明の目的は、入力画像の画像幅が変化しても、高い精度にて短時間で欠陥検出処理を行うことができる外観検査装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の外観検査装置は、検査対象に含まれる繰返しパターンのアナログ画像を検出するセンサと、該アナログ画像を連続的な２次元デジタル画像に変換し、ラスタースキャン画像を生成するA／D変換回路と、該A／D変換回路からのラスタースキャン画像を入力画像として入力し、検査対象に含まれる繰り返しパターンの欠陥を検出する画像処理装置と、を有する。
【００１２】
本発明の画像処理装置は、入力画像を、各々、入力画像の画像幅と同一の画像幅を有し、且つ、所定の画像長さを有する、複数の画像ブロックに分割する。この画像ブロックを、隣接する２つの繰返しパターン毎に比較し、両者の差から欠陥を検出する。
【００１３】
画像処理装置は、入力画像の画像幅と画像ブロックの画像長さに関するデータを有しており、入力画像の画像幅が変化しても、画像ブロックの各々を格納することができる画像メモリを有する。
【発明の効果】
【００１４】
本発明によると、入力画像の画像幅が変化しても、高い精度にて短時間で短時間で欠陥検出処理を行うことができる。
【発明を実施するための最良の形態】
【００１５】
図１を参照して本発明による外観検査装置の第１の例を説明する。本例の外観検査装置は、画像検出用のセンサ101、A／D変換回路102、及び、画像処理装置100を有する。センサ101は、ウエハ10の連続的な２次元アナログ画像を生成し、それをA／D変換回路102に送る。A／D変換回路102は、２次元アナログ画像を２次元デジタル画像に変換し、ラスタースキャン画像を生成し、それを画像処理装置100に送る。画像処理装置100は、連続的な２次元デジタル画像、即ち、ラスタースキャン画像を入力する。
【００１６】
画像処理装置100は、全体制御コンピュータ103とマルチプロセッサユニット104を有する。マルチプロセッサユニット104は、可変長画像分配処理部105と、４個のプロセッサエレメント106A、106B、106B、106Dとを有する。ここではマルチプロセッサユニット104は、４個のプロセッサエレメントを含むが、４個以外の複数個のプロセッサエレメントを含むことができる。可変長画像分配処理部105は、連続的な２次元画像を矩形のブロック単位に分割する機能、及び、ブロック単位の画像を各プロセッサエレメントに分配する機能、即ち、入力画像を各プロセッサエレメントに割り当てる機能を有する。マルチプロセッサユニット104は、４個のプロセッサエレメントを用いて、リアルタイムにて画像の検査を実行することができる。マルチプロセッサユニット104によって実行される画像処理には、位置補正処理、比較判定処理、及び、特徴抽出処理が含まれる。
【００１７】
全体制御コンピュータ103は、可変長画像分配処理部105及び各プロセッサユニット106A、106B、106B、106Dの制御、データ交換、及び、外部の操作部等との通信等を行う。また、検査前のパラメータ設定、検査結果の収集と格納、表示、他の装置とのデータ入出力等を行う。尚、図１に示していないが、外観検査装置にはモニタが設けられ、このモニタは、ユーザが各種のパラメータを入力する入力画面を表示する。
【００１８】
全体制御コンピュータ103には、入力画像の画像サイズ（１ライン当たりの画素数）が格納されている。全体制御コンピュータ103は、入力画像の画像サイズを、可変長画像分配処理部105に送る。可変長画像分配処理部105には、画像ブロックサイズ（画像ブロックのライン数）と、オーバーラップ量（隣接する画像ブロックの間でオーバーラップするライン数）が格納されている。可変長画像分配処理部105は、全体制御コンピュータ103から送られた入力画像の画像サイズと、自身が保持する画像ブロックサイズ及びオーバーラップ量に基づいて、入力画像から欠陥検査用の画像ブロックを生成し、各プロセッサエレメントに分配する。各プロセッサエレメントでは、欠陥検査用の画像ブロックを用いて、欠陥の検査を行う。これについては、後に、詳細に説明する。
【００１９】
全体制御コンピュータ103に格納されている入力画像の画像サイズは、ユーザが入力又は設定したものである。後に、図１２に示すように、ユーザがモニタの画面上にて入力画像の画像サイズを入力してもよい。
【００２０】
本例の外観検査装置は、例えば、半導体ウエハ用のEB(Electron-Beam)式外観検査装置であってよい。EB式外観検査装置では、走査電子顕微鏡を用いる。走査電子顕微鏡では、電子線を走査させながらウエハ10に照射し、２次電子を検出することにより走査画像を得る。この場合、センサ101は、２次電子検出器である。センサ101からラスタースキャン画像が得られる。尚、走査電子顕微鏡の代わりに光学顕微鏡を用い、センサ101としてラインセンサを用いてもよい。また、画像検出用のセンサ101とA／D変換回路102は、ラスタースキャン画像を出力する１つのセンサ部によって構成されてもよい。
【００２１】
本発明の外観検査装置による検査対象は、繰り返しパターンを有するものであればどのようなものであってもよいが、以下では、半導体ウエハのチップを検査対象とする場合を説明する。
【００２２】
図２は、検査対象の半導体ウエハ10の検査方向を示す。半導体ウエハ上には、複数のチップ11、12、13、14が格子状に並んで形成されている。チップはダイとも呼ばれる。各チップは、切り離したとき、１個のLSI等の半導体チップとなる。従って、全てのチップには、同一の回路パターンが形成されている。半導体ウエハは、走査電子顕微鏡のXYステージ上に搭載された状態で検査が行われる。
【００２３】
本例の外観検査装置では、図２に示すようにUP検査、DOWN検査、及び、これらを交互に繰り返す双方向への検査等がある。UP検査では、Ｘ軸の正の方向に沿って検査を行い、DOWN検査では、Ｘ軸の負の方向に沿って検査を行う。図示のように、双方向検査では、UP検査と検査を交互に繰り返す。従って、折り返し部で検査方向が反転する。矢印は、検査方向を示し、各チップに付された丸数字は、検査の順番を示す。各チップの矢印の両側の点線の間の領域は、検査領域であり、斜線で示す。検査領域では、電子線の走査方向は、矢印の方向と直交する方向、即ち、Ｙ軸方向である。
【００２４】
本例の画像処理装置100は、チップ比較方式（ダイ比較方式）によって欠陥の検査を行う。チップ比較方式では、隣接するチップ同士を比較することによって、各チップの配線パターンの欠陥等の有無を検出する。先ず、２つの欠陥検査用の画像が、隣接するチップの同一位置を表示するように、位置補正処理を行う。位置補正処理では、各チップの形成時に発生するアライメント誤差、画像検出時に発生するアライメント誤差、画像のサンプリング誤差等に起因する２つの画像間の位置ずれを補正する。次に、２つの欠陥検査用の画像を比較する比較判定処理を行う。２つの画像の差画像を演算することによって、２つの欠陥検査用の画像間の不一致情報を生成し、欠陥の有無を検出する。最後に、欠陥の特徴抽出処理を行う。差画像から得た欠陥の位置、欠陥サイズ、欠陥面積などの特徴量を求める。
【００２５】
図３を参照して、マルチプロセッサユニットの内部構造を説明する。図１に示したように、マルチプロセッサユニット104は、可変長画像分配処理部105と４個のプロセッサエレメント106A、106B、106B、106Dを含む。各プロセッサエレメントはCPUと内部メモリ106a、106b、106c、106dを有する。
【００２６】
可変長画像分配処理部105には、画像ブロックサイズ(BS)と、オーバーラップ量(OV)が予め設定されている。可変長画像分配処理部105は、全体制御コンピュータ103から入力画像の画像サイズを入力する。可変長画像分配処理部105は、画像ブロックサイズ(BS)、オーバーラップ量(OV)、及び、入力画像の画像サイズに基づいて、欠陥検査用の画像ブロックを生成する。CPUは、可変長画像分配処理部105によって分配された欠陥検査用の画像ブロックを内部メモリに格納しながら、事前に記憶しておいた１チップ前の隣接チップとの比較演算処理を行う。
【００２７】
なお、内部メモリへの画像格納はDMA転送によって行ってもよい。内部メモリは、画像処理プログラム及び検査パラメータの格納、演算用ワーク等に用いる他、画像記憶メモリとしても用いる。各内部メモリは、１個のプロセッサユニットが担当する１チップ領域の画像を記憶することができるメモリ容量を有する。検査パラメータ及び入力画像の画像サイズは検査前に全体制御コンピュータ103によって設定される。また処理結果は全体制御コンピュータ103に通知する。
【００２８】
図４を参照して、可変長画像分配処理部105の構成及び動作の例を説明する。本例の可変長画像分配処理部105は、チップ内座標カウンタ401、第１のプロセッサエレメント用の画像切り出し処理部402、第２のプロセッサエレメント用の画像切り出し処理部403、第３のプロセッサエレメント用の画像切り出し処理部404、及び、第４のプロセッサエレメント用の画像切り出し処理部405を有する。各画像切り出し処理部402〜405は、開始座標コンパレータ406、開始座標テーブル407、ライン数カウンタ408、及び、画像切り出し部409を有する。尚、開始座標テーブル407はカウンタ等での代用も可能である。
【００２９】
開始座標テーブル407には、各画像ブロックの開始座標が設定されている。ライン数カウンタ部408には、画像ブロックサイズ(BS)と、オーバーラップ量(OV)が設定されている。
【００３０】
ライン単位の同期信号が、チップ内座標カウンタ401に供給される。各チップの検査領域の開始点を示すチップ開始信号が、チップ内座標カウンタ401、及び、各画像切り出し処理部402〜405の開始座標テーブル407に供給される。A／D変換回路102からの２次元デジタル画像信号と全体制御コンピュータ103からの入力画像の画像サイズが、各画像切り出し処理部402〜405の画像切り出し部409に供給される。入力画像の画像サイズは、１ラインの画素数である。
【００３１】
チップ内座標カウンタ401は、チップ開始信号を入力すると、初期化を行い、同期信号に基づいてカウント動作を開始し、それを開始座標コンパレータ406に送る。開始座標テーブル407は、チップ開始信号を入力すると、各画像ブロックの開始座標を、開始座標コンパレータ406に供給する。
【００３２】
開始座標コンパレータ406は、各画像ブロックの開始座標を検出し、それをライン数カウンタ408に供給する。ライン数カウンタ408は、開始座標からライン数のカウントを開始し、１つの画像ブロックのライン数のカウントが完了したら、それを画像切り出し部409に供給する。画像切り出し部409は、各画像ブロックの開始座標から終了座標までを切り出し、切り出した画像ブロックを欠陥検査用の画像として各プロセッサエレメントに供給する。
【００３３】
オーバーラップなしの場合、各画像ブロックの開始点の座標は、(n-1)×BS、(n)×BS、(n+1)×BS、等となる。但し、ｎは、各ブロックの番号、BSは１つの画像ブロックサイズである。
【００３４】
オーバーラップありの場合、各画像ブロックの開始点の座標は、(n-1)×BS-OV、(n)×BS-OV、(n+1)×BS-OV、等となる。但し、オーバーラップ量を(OV)とする。１つの画像ブロックサイズは、BS+OV×2である。即ち、画像ブロックサイズ(BS)より両側のオーバーラップ量(OV)だけ大きい。
【００３５】
図５を参照して、可変長画像分配処理部105の画像切り出し部409の動作を詳細に説明する。図５Ａに示すように、画像切り出し部409には、入力画像と入力画像の画像サイズが供給される。画像サイズは、全体制御コンピュータ103から供給される。ライン数カウンタ408は、１つの画像ブロックのライン数のカウントが完了したら、それを画像切り出し部409に供給する。こうして、画像ブロックが生成され、各プロセッサエレメント106Aに供給される。
【００３６】
図５Ｂは、画像切り出し部409の詳細を示す。画像切り出し部409は、画像メモリ501とアドレスカウンタ503を有する。画像メモリ501は、アドレスカウンタ503からの指令に基づいて、画像ブロック502を保存する。アドレスカウンタ503には、入力画像の画像サイズが供給される。
【００３７】
図５Ｃ及び図５Ｄは、画像メモリ501のメモリ領域の寸法と、画像ブロック502のデータサイズの関係を示す。ここで、画像ブロック502のＹ方向の寸法を、画像ブロック幅と称し、画像ブロック502のＸ方向の寸法を、画像ブロック長さと称する。画像ブロック幅は、入力画像の画像幅に等しく、画像サイズ（１ラインに含まれる画素数）と画素サイズ（１画素の寸法）の積によって求められる。画像ブロック長さは、ライン数とライン幅（１ラインの幅寸法）の積によって求められる。１ラインの幅が１画素に等しいとすると、画像ブロック長さは、ライン数と画素サイズの積によって求められる。
【００３８】
図５Ｃは、入力画像の画像幅が比較的大きく、従って、画像ブロック幅が比較的大きい場合を示す。図５Ｄは、入力画像の画像幅が比較的小さく、従って、画像ブロック幅が比較的小さい場合を示す。
【００３９】
本発明によると、画像メモリ501のメモリ領域は、画像ブロック502の寸法より十分大きい。従って、入力画像の画像幅が変化し、それによって、画像ブロック幅が変化しても、画像メモリ501に保存することができる。更に、画像ブロック長さが変化しても、画像メモリ501に保存することができる。
【００４０】
図６を参照して、画像処理装置100における各プロセッサエレメントの内部メモリ106a、106b、106c、106dへの画像分配動作を説明する。画像処理装置100には連続的な２次元デジタル画像信号が供給される。この入力画像信号には、図２の斜線にて示した各チップの対応する検査領域の画像信号が検査順に連続的に配置されている。ここでは、１つのチップの検査領域の画像を示す。この画像を所定のサイズの１２個の画像ブロック０〜１１に分割する。最初の画像ブロック0を第１の内部メモリ106aに格納し、２番目の画像ブロック1を第２の内部メモリ106bに格納し、３番目の画像ブロック2を第３の内部メモリ106cに格納し、４番目の画像ブロック3を第４の内部メモリ106dに格納する。
【００４１】
次の５番目の画像ブロック4を第１の内部メモリ106aに格納し、６番目の画像ブロック5を第２の内部メモリ106bに格納し、７番目の画像ブロック6を第３の内部メモリ106cに格納し、８番目の画像ブロック7を第４の内部メモリ106dに格納する。こうして、全ての画像ブロックを４つの内部メモリに順に分配する。ここで、隣接する画像ブロックの間で、所定の量だけオーバーラップさせてもよい。それによって、隣接する画像ブロックの境界において、非検査領域の発生を防止することができる。
【００４２】
可変長画像分配処理部105には、画像ブロックサイズ(BS)と、オーバーラップ量(OV)が予め設定されている。
【００４３】
こうして、１つのチップの検査領域の画像信号が、４つの内部メモリ106a、106b、106c、106dに分配されて格納される。第１の内部メモリ106aには、１、５、９番目の画像ブロックが格納され、第２の内部メモリ106bには、２、６、１０番目の画像ブロックが格納され、第３の内部メモリ106cには、３、７、１１番目の画像ブロックが格納され、第４の内部メモリ106dには、４、８、１２番目の画像ブロックが格納される。
【００４４】
図７を参照して各プロセッサエレメント内での比較処理方法を説明する。図示の例では、第１のチップ11、第２のチップ12、及び、第３のチップ13の順で検査を行う。各内部メモリ106a、106b、106c、106dには、各チップの検査領域の画像信号が、１２個の画像ブロック０〜１１に分割されて分配されている。即ち、第１の内部メモリ106aには、各チップの１、５、９番目の画像ブロックが格納され、第２の内部メモリ106bには、各チップの２、６、１０番目の画像ブロックが格納され、第３の内部メモリ106cには、３、７、１１番目の画像ブロックが格納され、第４の内部メモリ106dには、各チップの４、８、１２番目の画像ブロックが格納される。
【００４５】
従って、各内部メモリには、各チップの同一番目の画像ブロック（同一ロケーション）が格納される。各プロセッサでこの欠陥検査用画像を用いて隣接チップの同一画像ブロック（同一ロケーション）同士を比較することで欠陥を検出する。このとき、比較する前に、２つの画像ブロックの位置補正を行い、２つの画像ブロックの配線パターンを整合させる。次に、２つの画像ブロックの差画像を生成し、欠陥候補の有無を検出する。欠陥候補がある場合には、欠陥候補の特徴抽出を行い、欠陥候補の特徴量を全体制御コンピュータ103に出力する。以降、これらの処理を順次繰り返すことで全チップの検査を実施する。
【００４６】
全体制御コンピュータ103は、検査結果をモニタに表示し、又は、外部の操作部等に出力する。実際の検査では、更に、欠陥候補に対してリアルゴースト処理（ダブルディテクション処理とも呼ぶ。）を行う。即ち、欠陥候補を有するチップを、前後のチップと比較し、共通の欠陥候補が得られたら、それを欠陥であると判定する。しかしながら、ここでは説明を省略する。
【００４７】
図８を参照して、可変長画像分配処理部105によって２次元デジタル画像を各プロセッサエレメントに割り当てる処理を説明する。図８Ａは、ウエハ上に形成された４個のチップを示す。４個のチップ11、12、13、14をこの順に検査する。丸数字は、検査の順を示す。センサ101にて図の左側から右側に連続的に画像を検出し画像処理装置に入力する。この時、連続画像を二次元画像として扱うため、画像検出センサで検出した画素No.と１ライン毎に制御するライン座標で座標を管理する。矢印の順に検査を行う。
【００４８】
図８Ｂはセンサ101による画像の出力タイミングを示す。横軸は時間である。図８Ｃは、可変長画像分配処理部105による画像分配のタイミングを示す。図８Ｄは、位置補正処理と比較判定処理を行うタイミングを示す。図８Ｅは、特徴量抽出処理のタイミングを示す。図示のように、位置補正処理、比較判定処理及び特徴量抽出処理は、センサ101による画像出力のタイミングと同期的に、即ち、リアルタイムにて行われる。
【００４９】
図９を参照して、入力画像の画像サイズの変更を説明する。図９Ａは、１つのチップの検出領域の一部を拡大して示す。画像検出方向、即ち、XYステージの移動方向はＸ軸方向であり、電子ビームの走査方向はＹ軸方向である。
【００５０】
画像処理装置100への入力画像信号801は、Ｘ方向の電子ビームの走査とＹ方向のステージの移動に同期して、センサ101の出力をサンプリングすることにより、得られる。XYステージが１画素分Ｙ方向に移動する毎に、１ライン分の画像が得られる。この動作をXYステージの移動に合わせ連続的に繰り返すことで、図９Ｂに示すラスタースキャン画像802が得られる。
【００５１】
１ライン当たりの画素数ｎを、画像サイズと称する。画像サイズは、サンプリング周期によって決まる。ライン間隔は１画素である。従って、画像サイズがｎ、ライン数がmの画像信号は、ｎ×m画素の信号となる。入力画像の画像サイズ、１画素の寸法、及び、ライン間隔は、電子光学系倍率等にて設定される。
【００５２】
図９Ｂに示すように、ラスタースキャン画像802では各ライン間の帰線時間に相当する期間は画像サンプリングが一時中断されブランク期間803となる。
【００５３】
入力画像をウエハ上にて座標管理するために、このブランク期間毎のライン座標更新と、ライン内のサンプリング画素番号を用いる。
【００５４】
図９Ｃ及び図９Ｄは、入力画像の画像サイズが変更された状態を示す。図９Ｃは、入力画像の画像サイズがｎ＋αの場合であり、図９Ｄは、入力画像の画像サイズがｎ−αの場合である。画像サイズ（１ライン当たりの画素数）を変更するには、A／D変換回路102におけるサンプリング周期を変更すればよい。
【００５５】
図１０を参照して、欠陥検出処理における位置合わせを説明する。図１０Ａ〜図１０Ｃは、隣接する２つのチップの対応する画像ブロック901、902を示す。既に、位置補正は完了しており、２つの画像ブロック901、902の対応する画素が重なり合うように、２つの画像ブロックが配置されている。図１０Ａは、電子光学系の倍率が初期値又は標準値の場合を示す。このとき、画像ブロックの画像サイズ（１ライン当たりの画素数）ｎをｎ０、画素サイズ（１つの画素の寸法）ｐをｐ０とする。画像ブロック幅ＰをＰ０とすると、Ｐ＝Ｐ０＝ｐ０×ｎ０である。２つの画像ブロックの間のＸ方向の位置誤差をΔＰとする。２つの画像ブロックの重なり合う領域、即ち、一致する領域のＸ方向の画素数kをk０とする。
【００５６】
図１０Ｂは、画像サイズ（１ライン当たりの画素数）を変化させずに、倍率を大きくした場合を示す。倍率を大きくすると、小さな領域を拡大して表示するため入力画像の寸法が小さくなる。従って、画像ブロックは小さくなる。画像サイズ（１ライン当たりの画素数）ｎは変化しないから、画素サイズｐが小さくなる。このときの画素サイズをｐ１とする。画像ブロック幅ＰをＰ１とすると、Ｐ＝Ｐ１＝ｐ１×ｎ０となる。２つの画像ブロックの間のＸ方向の位置誤差ΔＰは、倍率が変化しても同一であると仮定する。２つの画像ブロックの一致する領域のＸ方向の画素数kをk１とすると、k＝k１＜k０となり、図１０Ａの場合より小さくなる。２つの検査領域の画素数が小さくなると、欠陥検出精度が低下する。
【００５７】
図１０Ｃは、倍率を変化させずに、画像サイズ（１ライン当たりの画素数）ｎを大きくした場合を示す。本例では、画像サイズを２倍にする。このとき、画像ブロック幅ＰをＰ２とすると、Ｐ＝Ｐ２＝ｐ１×ｎ２＝ｐ１×２ｎ０＝ｐ０×ｎ０である。従って、図１０Ａの場合の画像ブロック幅Ｐと同一の画像ブロック幅Ｐが得られる。２つの画像ブロックにおいて重なり合う領域、即ち、一致する領域のＸ方向の画素数kをk２とする。図１０Ａの入力画像と比較すると、図１０Ｃの場合、画像サイズｎが大きいから、２つの画像ブロックの一致する領域のＸ方向の画素数k２は、図１０Ａの場合より大きい。
【００５８】
図１１を参照して入力画像の画像サイズの変更を更に詳細に説明する。図１１Ａ〜図１１Ｃはセンサ101から得られる入力画像を模式的に示す。入力画像信号1002は、１ラインの画像1001を画像検出方向1003に沿って順に検出することにより得られる。
【００５９】
入力画像幅、即ち、１ラインの画像の寸法は、画素サイズ（１画素の寸法）ｐと入力画像の画像サイズ（１ライン当たりの画素数）ｎによって求められる。入力画像幅をＰとすると、Ｐ＝ｐ×ｎである。
【００６０】
図１１Ａは、電子光学系の倍率が初期値又は標準値の場合を示す。倍率が初期値のとき、入力画像の画像サイズ（１ライン当たりの画素数）ｎをｎ０、画素サイズ（１つの画素の寸法）ｐをｐ０とする。このとき、入力画像幅ＰをＰ０とすると、Ｐ＝Ｐ０＝ｐ０×ｎ０である。
【００６１】
図１１Ｂは、倍率を大きくしたことにより、入力画像の大きさが小さくなった場合を示す。入力画像の画像サイズ（１ライン当たりの画素数）ｎが固定されている場合には、倍率を大きくすると、画素サイズｐが小さくなる。このときの画素サイズをｐ１とする。入力画像幅ＰをＰ１とすると、Ｐ＝Ｐ１＝ｐ１×ｎ０となる。
【００６２】
図１１Ｃは、倍率を大きくしても、入力画像の大きさが大きくなった場合を示す。倍率を大きくすると、画素サイズｐが小さくなるが、本例では、画像サイズ（１ライン当たりの画素数）ｎを大きくする。それによって、入力画像の画像幅が大きくなる。画像幅ＰをＰ２とすると、Ｐ＝Ｐ２＝ｐ１×ｎ２である。こうして、入力画像の画素サイズが小さくなっても、画像サイズを大きくすることによって、所定の画像幅Ｐの入力画像が得られる。
【００６３】
図１２に、本発明の外観検査装置においてモニタに表示されるレシピ設定用オペレーション画面1001の例を説明する。本例のオペレーション画面1001には、様々なパラメータを設定するレシピパラメータ設定部1002が表示される。本例によると、このレシピパラメータ設定部1002は、画素サイズ入力フィールド1003と画像サイズ入力フィールド1004を有する。画素サイズ入力フィールド1003に、入力画像における１画素の寸法（μｍ）を入力し、画像サイズ入力フィールド1004に、入力画像における１ライン当たりの画素数を入力することができる。尚、１画素の寸法は、倍率に連動している。したがって、倍率が決まれば、1画素の寸法は自動的に決まる。ユーザが、２つの値を入力すると、それが全体制御コンピュータに転送され、画像処理装置内の各部に設定される。
【００６４】
なお、入力画像の画像サイズと画素サイズを独立のパラメータとして設定できる方式でもよいが、画素サイズを決めると画像サイズが自動的に決まる方式でもよい。更に、画素サイズを決めると画像サイズのリストが表示される方式でもよい。この場合、ユーザは、画像サイズをリストから選択する。
【００６５】
図１３に本発明の外観検査装置の第２の例を示す。本例の外観検査装置は、センサ101、A／D変換回路102、及び、画像処理装置100を有する。本例の画像処理装置100は、全体制御コンピュータ103、第１のマルチプロセッサユニット104A、第２のマルチプロセッサユニット104B、及び、可変長メモリ107を有する。本例の外観検査装置は、図１の第１の例と比較すると、第２のマルチプロセッサユニット104Bと可変長メモリ107が付加的に設けられている点が異なる。第２のマルチプロセッサユニット104Bは、第１のマルチプロセッサユニット104Aと同様であってよい。
【００６６】
可変長メモリ107は、入力画像の２ライン分のデータを格納する２面バッファ構成であり、入力画像を２つのマルチプロセッサユニット104A、104Bに分配する機能を有する。更に、本例の可変長メモリ107は、入力画像の画像サイズが変化したとき、それに対応して、記憶サイズを変更する中間バッファとして機能する。A／D変換回路102からの入力画像は、ライン単位で一旦可変長メモリ107の第１バッファ面に格納される。次のライン入力時に、バッファ面の切り替えを行い、次のラインのデータを第２バッファ面に格納し、同時に第１バッファ面に格納された画像を読み出す。読み出した画像の１ラインの前半部を第１マルチプロセッサユニット104Aに分配し、後半部を第２のマルチプロセッサユニット107Bに分配する。以降この動作を繰り返しながら、２つのマルチプロセッサユニットで並列処理を行う。そのため、検査性能を２倍に上げることができる。尚、マルチプロセッサユニットの並列数は要求される処理能力に応じ設定することができる。このように入力画像の画像サイズの変化に対応可能であり、且つ、並列度を向上させることで容易に高性能化が図れる。
【００６７】
図１〜図１４を参照して説明した外観検査装置は、複数のプロセッサエレメントを備え並列処理させるマルチプロセッサ方式の画像処理装置を有する。しかしながら、本発明は、単一のプロセッサエレメントを用いたパイプライン方式の画像処理装置を備えた外観検査装置にも適用可能である。
【００６８】
図１４に本発明の外観検査装置の第３の例を示す。本例の外観検査装置は、センサ101、A／D変換回路102、全体制御コンピュータ103、及び、画像処理装置100を有する。本例の画像処理装置100は、可変長メモリ107、位置補正及び比較判定処理部108、及び、特徴抽出処理部108を有し、パイプライン方式である。位置補正及び比較判定処理部108、及び、特徴抽出処理部108は単一のプロセッサ110によって構成される。
【００６９】
A/D変換回路102からの入力画像は、可変長メモリ107に送られる。可変長メモリ107は、１チップ分の画像を記憶することができるメモリ容量を有し、欠陥検査処理を行っている間、各チップ毎に画像の読み出しと書き込みを繰り返し、読み出した隣接チップの画像を位置補正及び比較判定処理部108に出力する。
【００７０】
位置補正及び比較判定処理部108は、図１の第１の例の可変長画像分配処理部105と同様に、倍率を大きくすることによって、入力画像の画素サイズｐが変化しても、それに対応した画像メモリを有する。位置補正及び比較判定処理部108は、先ず、チップの形成時に生じるアライメント誤差、画像検出時のアライメント誤差、画像サンプリング誤差等による両画像間の位置ずれを補正する。次に、位置補正後の両画像間を比較し、不一致となる個所を欠陥として検出する。検出した欠陥情報は、特徴抽出処理部108に送られる。特徴抽出処理部108は、欠陥位置、欠陥サイズ、欠陥面積等の特徴量を求める。全体制御コンピュータ103は、画像処理装置100の検査パラメータ設定、検出された欠陥の特徴量などを格納すると共に検査結果の表示、外部機器とのデータ交換などを行う。更に、全体制御コンピュータ103は、ステージ等の機構制御部に対する命令の生成及び送信を行う。
【００７１】
本例の外観検査装置は、パイプライン方式の画像処理装置を有するが、倍率が変更され、入力画像の画像サイズが変化しても、それに対応して、欠陥検査用の画像を生成するために、高い精度の欠陥検査が可能となる。
【００７２】
以上、本発明の例を説明したが本発明は上述の例に限定されるものではなく、特許請求の範囲に記載された発明の範囲にて様々な変更が可能であることは当業者によって容易に理解されよう。
【図面の簡単な説明】
【００７３】
【図１】本発明の外観検査装置の第１の例を示す図である。
【図２】本発明の外観検査装置の検査の対象となる半導体ウエハの検査方向を説明する図である。
【図３】本発明の外観検査装置のマルチプロセッサユニットの内部構造を説明する図である。
【図４】本発明の外観検査装置の可変長画像分配処理部の構成及び動作の例を説明する図である。
【図５】本発明の外観検査装置の可変長画像分配処理部の画像切出し動作の詳細を説明する図である。
【図６】本発明の外観検査装置の画像処理装置における各プロセッサエレメントへの画像分配動作を説明する図である。
【図７】本発明の外観検査装置の可変長画像分配処理部によって２次元画像を各プロセッサエレメントに割り当てる処理を説明する図である。
【図８】本発明の外観検査装置の各プロセッサエレメント内での比較処理方法を説明する図である。
【図９】本発明の外観検査装置に入力される入力画像の画像サイズが変更される場合を説明する図である。
【図１０】本発明の外観検査装置に入力される入力画像の画像サイズが変更される場合の２つの検査用画像の相対的位置を説明する図である。
【図１１】本発明の外観検査装置において、入力画像の画像サイズが変更される場合を更に詳細に説明する図である。
【図１２】本発明の外観検査装置においてモニタに表示されるレシピ設定用オペレーション画面の例を説明する図である。
【図１３】本発明の外観検査装置の第２の例を示す図である。
【図１４】本発明の外観検査装置の第３の例を示す図である。
【符号の説明】
【００７４】
10…半導体ウエハ、11〜14…チップ、100…画像処理装置、101…画像検出センサ、102…A/D変換回路、103…全体制御コンピュータ、104…マルチプロセッサユニット、105…可変長画像分配処理部、106A、106B、106C、106D…プロセッサエレメント、106a、106b、106c、106d…内部メモリ、107…可変長メモリ、108…位置補正及び比較判定処理部、109…特徴抽出処理部、401…チップ内座標カウンタ、402〜405…画像切り出し処理部、406…開始座標コンパレータ、407…開始座標テーブル、408…ライン数カウンタ、409…画像切り出し部
【技術分野】
【０００１】
本発明は、半導体ウエハの欠陥検査に使用して好適な外観検査装置に関し、特に、比較処理によって欠陥を検出する外観検査装置に関する。
【背景技術】
【０００２】
半導体ウエハの外観検査装置では、検査対象となるウエハの画像をセンサで検出し、A/Dコンバータによって、デジタル画像に変換し、画像処理装置に出力する。画像処理装置では、位置補正、比較判定、特徴抽出などを行って欠陥を検出する。
【０００３】
近年、複数のプロセッサエレメントを備え並列処理させるマルチプロセッサ方式の画像処理装置が提案されている。例えば、特開平2005−134976号には、マルチプロセッサ方式の画像処理装置が開示されている。
【０００４】
マルチプロセッサ方式の画像処理装置では、画像を小さな単位に分割し、各プロセッサに分割処理させることで高速な画像処理を実現する。このようなマルチプロセッサ方式の画像処理装置では、ソフトウエアによって、位置補正、比較判定、特徴抽出等の処理を実現している。
【０００５】
画像処理装置に入力される入力画像はラスタースキャン画像である。ラスタースキャン画像は、センサで検出したアナログ画像を、A/Dコンバータによって、デジタル画像に変換することにより得られる。入力画像の画像サイズ（１ライン当たりの画素数）は、A/Dコンバータにおけるサンプリング周期によって決まる。
【０００６】
【特許文献１】特開平2005−134976号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
走査電子顕微鏡を用いたEB(Electron-Beam)式外観検査装置では、電子光学系において倍率を変化させると、入力画像の画像幅（１ラインの寸法）が変化する。例えば、小さな領域を観察するために倍率を大きくすると、視野幅が小さくなり、入力画像の画像幅（１ラインの寸法）が小さくなる。入力画像の画像幅は、画素サイズ（１画素の寸法）×画像サイズ（１ライン当たりの画素数）によって求められる。画像サイズ（１ライン当たりの画素数）が一定であれば、入力画像の画像幅が小さくなると、画素サイズ（１画素の寸法）が小さくなる。画素サイズが小さくなると、欠陥検出時間が増大する。
【０００８】
このような場合には、A/Dコンバータにおけるサンプリング周期を変更し、画像サイズ（１ライン当たりの画素数）を大きくすればよい。それによって、入力画像の画像幅が大きくなり、画素サイズ（１画素の寸法）が大きくなる。
【０００９】
従来の外観検査装置では、入力画像の画像幅の変化に対応していなかった。そのため、入力画像の画像幅が変化すると、欠陥の検出処理に時間がかかる欠点があった。
【００１０】
本発明の目的は、入力画像の画像幅が変化しても、高い精度にて短時間で欠陥検出処理を行うことができる外観検査装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の外観検査装置は、検査対象に含まれる繰返しパターンのアナログ画像を検出するセンサと、該アナログ画像を連続的な２次元デジタル画像に変換し、ラスタースキャン画像を生成するA／D変換回路と、該A／D変換回路からのラスタースキャン画像を入力画像として入力し、検査対象に含まれる繰り返しパターンの欠陥を検出する画像処理装置と、を有する。
【００１２】
本発明の画像処理装置は、入力画像を、各々、入力画像の画像幅と同一の画像幅を有し、且つ、所定の画像長さを有する、複数の画像ブロックに分割する。この画像ブロックを、隣接する２つの繰返しパターン毎に比較し、両者の差から欠陥を検出する。
【００１３】
画像処理装置は、入力画像の画像幅と画像ブロックの画像長さに関するデータを有しており、入力画像の画像幅が変化しても、画像ブロックの各々を格納することができる画像メモリを有する。
【発明の効果】
【００１４】
本発明によると、入力画像の画像幅が変化しても、高い精度にて短時間で短時間で欠陥検出処理を行うことができる。
【発明を実施するための最良の形態】
【００１５】
図１を参照して本発明による外観検査装置の第１の例を説明する。本例の外観検査装置は、画像検出用のセンサ101、A／D変換回路102、及び、画像処理装置100を有する。センサ101は、ウエハ10の連続的な２次元アナログ画像を生成し、それをA／D変換回路102に送る。A／D変換回路102は、２次元アナログ画像を２次元デジタル画像に変換し、ラスタースキャン画像を生成し、それを画像処理装置100に送る。画像処理装置100は、連続的な２次元デジタル画像、即ち、ラスタースキャン画像を入力する。
【００１６】
画像処理装置100は、全体制御コンピュータ103とマルチプロセッサユニット104を有する。マルチプロセッサユニット104は、可変長画像分配処理部105と、４個のプロセッサエレメント106A、106B、106B、106Dとを有する。ここではマルチプロセッサユニット104は、４個のプロセッサエレメントを含むが、４個以外の複数個のプロセッサエレメントを含むことができる。可変長画像分配処理部105は、連続的な２次元画像を矩形のブロック単位に分割する機能、及び、ブロック単位の画像を各プロセッサエレメントに分配する機能、即ち、入力画像を各プロセッサエレメントに割り当てる機能を有する。マルチプロセッサユニット104は、４個のプロセッサエレメントを用いて、リアルタイムにて画像の検査を実行することができる。マルチプロセッサユニット104によって実行される画像処理には、位置補正処理、比較判定処理、及び、特徴抽出処理が含まれる。
【００１７】
全体制御コンピュータ103は、可変長画像分配処理部105及び各プロセッサユニット106A、106B、106B、106Dの制御、データ交換、及び、外部の操作部等との通信等を行う。また、検査前のパラメータ設定、検査結果の収集と格納、表示、他の装置とのデータ入出力等を行う。尚、図１に示していないが、外観検査装置にはモニタが設けられ、このモニタは、ユーザが各種のパラメータを入力する入力画面を表示する。
【００１８】
全体制御コンピュータ103には、入力画像の画像サイズ（１ライン当たりの画素数）が格納されている。全体制御コンピュータ103は、入力画像の画像サイズを、可変長画像分配処理部105に送る。可変長画像分配処理部105には、画像ブロックサイズ（画像ブロックのライン数）と、オーバーラップ量（隣接する画像ブロックの間でオーバーラップするライン数）が格納されている。可変長画像分配処理部105は、全体制御コンピュータ103から送られた入力画像の画像サイズと、自身が保持する画像ブロックサイズ及びオーバーラップ量に基づいて、入力画像から欠陥検査用の画像ブロックを生成し、各プロセッサエレメントに分配する。各プロセッサエレメントでは、欠陥検査用の画像ブロックを用いて、欠陥の検査を行う。これについては、後に、詳細に説明する。
【００１９】
全体制御コンピュータ103に格納されている入力画像の画像サイズは、ユーザが入力又は設定したものである。後に、図１２に示すように、ユーザがモニタの画面上にて入力画像の画像サイズを入力してもよい。
【００２０】
本例の外観検査装置は、例えば、半導体ウエハ用のEB(Electron-Beam)式外観検査装置であってよい。EB式外観検査装置では、走査電子顕微鏡を用いる。走査電子顕微鏡では、電子線を走査させながらウエハ10に照射し、２次電子を検出することにより走査画像を得る。この場合、センサ101は、２次電子検出器である。センサ101からラスタースキャン画像が得られる。尚、走査電子顕微鏡の代わりに光学顕微鏡を用い、センサ101としてラインセンサを用いてもよい。また、画像検出用のセンサ101とA／D変換回路102は、ラスタースキャン画像を出力する１つのセンサ部によって構成されてもよい。
【００２１】
本発明の外観検査装置による検査対象は、繰り返しパターンを有するものであればどのようなものであってもよいが、以下では、半導体ウエハのチップを検査対象とする場合を説明する。
【００２２】
図２は、検査対象の半導体ウエハ10の検査方向を示す。半導体ウエハ上には、複数のチップ11、12、13、14が格子状に並んで形成されている。チップはダイとも呼ばれる。各チップは、切り離したとき、１個のLSI等の半導体チップとなる。従って、全てのチップには、同一の回路パターンが形成されている。半導体ウエハは、走査電子顕微鏡のXYステージ上に搭載された状態で検査が行われる。
【００２３】
本例の外観検査装置では、図２に示すようにUP検査、DOWN検査、及び、これらを交互に繰り返す双方向への検査等がある。UP検査では、Ｘ軸の正の方向に沿って検査を行い、DOWN検査では、Ｘ軸の負の方向に沿って検査を行う。図示のように、双方向検査では、UP検査と検査を交互に繰り返す。従って、折り返し部で検査方向が反転する。矢印は、検査方向を示し、各チップに付された丸数字は、検査の順番を示す。各チップの矢印の両側の点線の間の領域は、検査領域であり、斜線で示す。検査領域では、電子線の走査方向は、矢印の方向と直交する方向、即ち、Ｙ軸方向である。
【００２４】
本例の画像処理装置100は、チップ比較方式（ダイ比較方式）によって欠陥の検査を行う。チップ比較方式では、隣接するチップ同士を比較することによって、各チップの配線パターンの欠陥等の有無を検出する。先ず、２つの欠陥検査用の画像が、隣接するチップの同一位置を表示するように、位置補正処理を行う。位置補正処理では、各チップの形成時に発生するアライメント誤差、画像検出時に発生するアライメント誤差、画像のサンプリング誤差等に起因する２つの画像間の位置ずれを補正する。次に、２つの欠陥検査用の画像を比較する比較判定処理を行う。２つの画像の差画像を演算することによって、２つの欠陥検査用の画像間の不一致情報を生成し、欠陥の有無を検出する。最後に、欠陥の特徴抽出処理を行う。差画像から得た欠陥の位置、欠陥サイズ、欠陥面積などの特徴量を求める。
【００２５】
図３を参照して、マルチプロセッサユニットの内部構造を説明する。図１に示したように、マルチプロセッサユニット104は、可変長画像分配処理部105と４個のプロセッサエレメント106A、106B、106B、106Dを含む。各プロセッサエレメントはCPUと内部メモリ106a、106b、106c、106dを有する。
【００２６】
可変長画像分配処理部105には、画像ブロックサイズ(BS)と、オーバーラップ量(OV)が予め設定されている。可変長画像分配処理部105は、全体制御コンピュータ103から入力画像の画像サイズを入力する。可変長画像分配処理部105は、画像ブロックサイズ(BS)、オーバーラップ量(OV)、及び、入力画像の画像サイズに基づいて、欠陥検査用の画像ブロックを生成する。CPUは、可変長画像分配処理部105によって分配された欠陥検査用の画像ブロックを内部メモリに格納しながら、事前に記憶しておいた１チップ前の隣接チップとの比較演算処理を行う。
【００２７】
なお、内部メモリへの画像格納はDMA転送によって行ってもよい。内部メモリは、画像処理プログラム及び検査パラメータの格納、演算用ワーク等に用いる他、画像記憶メモリとしても用いる。各内部メモリは、１個のプロセッサユニットが担当する１チップ領域の画像を記憶することができるメモリ容量を有する。検査パラメータ及び入力画像の画像サイズは検査前に全体制御コンピュータ103によって設定される。また処理結果は全体制御コンピュータ103に通知する。
【００２８】
図４を参照して、可変長画像分配処理部105の構成及び動作の例を説明する。本例の可変長画像分配処理部105は、チップ内座標カウンタ401、第１のプロセッサエレメント用の画像切り出し処理部402、第２のプロセッサエレメント用の画像切り出し処理部403、第３のプロセッサエレメント用の画像切り出し処理部404、及び、第４のプロセッサエレメント用の画像切り出し処理部405を有する。各画像切り出し処理部402〜405は、開始座標コンパレータ406、開始座標テーブル407、ライン数カウンタ408、及び、画像切り出し部409を有する。尚、開始座標テーブル407はカウンタ等での代用も可能である。
【００２９】
開始座標テーブル407には、各画像ブロックの開始座標が設定されている。ライン数カウンタ部408には、画像ブロックサイズ(BS)と、オーバーラップ量(OV)が設定されている。
【００３０】
ライン単位の同期信号が、チップ内座標カウンタ401に供給される。各チップの検査領域の開始点を示すチップ開始信号が、チップ内座標カウンタ401、及び、各画像切り出し処理部402〜405の開始座標テーブル407に供給される。A／D変換回路102からの２次元デジタル画像信号と全体制御コンピュータ103からの入力画像の画像サイズが、各画像切り出し処理部402〜405の画像切り出し部409に供給される。入力画像の画像サイズは、１ラインの画素数である。
【００３１】
チップ内座標カウンタ401は、チップ開始信号を入力すると、初期化を行い、同期信号に基づいてカウント動作を開始し、それを開始座標コンパレータ406に送る。開始座標テーブル407は、チップ開始信号を入力すると、各画像ブロックの開始座標を、開始座標コンパレータ406に供給する。
【００３２】
開始座標コンパレータ406は、各画像ブロックの開始座標を検出し、それをライン数カウンタ408に供給する。ライン数カウンタ408は、開始座標からライン数のカウントを開始し、１つの画像ブロックのライン数のカウントが完了したら、それを画像切り出し部409に供給する。画像切り出し部409は、各画像ブロックの開始座標から終了座標までを切り出し、切り出した画像ブロックを欠陥検査用の画像として各プロセッサエレメントに供給する。
【００３３】
オーバーラップなしの場合、各画像ブロックの開始点の座標は、(n-1)×BS、(n)×BS、(n+1)×BS、等となる。但し、ｎは、各ブロックの番号、BSは１つの画像ブロックサイズである。
【００３４】
オーバーラップありの場合、各画像ブロックの開始点の座標は、(n-1)×BS-OV、(n)×BS-OV、(n+1)×BS-OV、等となる。但し、オーバーラップ量を(OV)とする。１つの画像ブロックサイズは、BS+OV×2である。即ち、画像ブロックサイズ(BS)より両側のオーバーラップ量(OV)だけ大きい。
【００３５】
図５を参照して、可変長画像分配処理部105の画像切り出し部409の動作を詳細に説明する。図５Ａに示すように、画像切り出し部409には、入力画像と入力画像の画像サイズが供給される。画像サイズは、全体制御コンピュータ103から供給される。ライン数カウンタ408は、１つの画像ブロックのライン数のカウントが完了したら、それを画像切り出し部409に供給する。こうして、画像ブロックが生成され、各プロセッサエレメント106Aに供給される。
【００３６】
図５Ｂは、画像切り出し部409の詳細を示す。画像切り出し部409は、画像メモリ501とアドレスカウンタ503を有する。画像メモリ501は、アドレスカウンタ503からの指令に基づいて、画像ブロック502を保存する。アドレスカウンタ503には、入力画像の画像サイズが供給される。
【００３７】
図５Ｃ及び図５Ｄは、画像メモリ501のメモリ領域の寸法と、画像ブロック502のデータサイズの関係を示す。ここで、画像ブロック502のＹ方向の寸法を、画像ブロック幅と称し、画像ブロック502のＸ方向の寸法を、画像ブロック長さと称する。画像ブロック幅は、入力画像の画像幅に等しく、画像サイズ（１ラインに含まれる画素数）と画素サイズ（１画素の寸法）の積によって求められる。画像ブロック長さは、ライン数とライン幅（１ラインの幅寸法）の積によって求められる。１ラインの幅が１画素に等しいとすると、画像ブロック長さは、ライン数と画素サイズの積によって求められる。
【００３８】
図５Ｃは、入力画像の画像幅が比較的大きく、従って、画像ブロック幅が比較的大きい場合を示す。図５Ｄは、入力画像の画像幅が比較的小さく、従って、画像ブロック幅が比較的小さい場合を示す。
【００３９】
本発明によると、画像メモリ501のメモリ領域は、画像ブロック502の寸法より十分大きい。従って、入力画像の画像幅が変化し、それによって、画像ブロック幅が変化しても、画像メモリ501に保存することができる。更に、画像ブロック長さが変化しても、画像メモリ501に保存することができる。
【００４０】
図６を参照して、画像処理装置100における各プロセッサエレメントの内部メモリ106a、106b、106c、106dへの画像分配動作を説明する。画像処理装置100には連続的な２次元デジタル画像信号が供給される。この入力画像信号には、図２の斜線にて示した各チップの対応する検査領域の画像信号が検査順に連続的に配置されている。ここでは、１つのチップの検査領域の画像を示す。この画像を所定のサイズの１２個の画像ブロック０〜１１に分割する。最初の画像ブロック0を第１の内部メモリ106aに格納し、２番目の画像ブロック1を第２の内部メモリ106bに格納し、３番目の画像ブロック2を第３の内部メモリ106cに格納し、４番目の画像ブロック3を第４の内部メモリ106dに格納する。
【００４１】
次の５番目の画像ブロック4を第１の内部メモリ106aに格納し、６番目の画像ブロック5を第２の内部メモリ106bに格納し、７番目の画像ブロック6を第３の内部メモリ106cに格納し、８番目の画像ブロック7を第４の内部メモリ106dに格納する。こうして、全ての画像ブロックを４つの内部メモリに順に分配する。ここで、隣接する画像ブロックの間で、所定の量だけオーバーラップさせてもよい。それによって、隣接する画像ブロックの境界において、非検査領域の発生を防止することができる。
【００４２】
可変長画像分配処理部105には、画像ブロックサイズ(BS)と、オーバーラップ量(OV)が予め設定されている。
【００４３】
こうして、１つのチップの検査領域の画像信号が、４つの内部メモリ106a、106b、106c、106dに分配されて格納される。第１の内部メモリ106aには、１、５、９番目の画像ブロックが格納され、第２の内部メモリ106bには、２、６、１０番目の画像ブロックが格納され、第３の内部メモリ106cには、３、７、１１番目の画像ブロックが格納され、第４の内部メモリ106dには、４、８、１２番目の画像ブロックが格納される。
【００４４】
図７を参照して各プロセッサエレメント内での比較処理方法を説明する。図示の例では、第１のチップ11、第２のチップ12、及び、第３のチップ13の順で検査を行う。各内部メモリ106a、106b、106c、106dには、各チップの検査領域の画像信号が、１２個の画像ブロック０〜１１に分割されて分配されている。即ち、第１の内部メモリ106aには、各チップの１、５、９番目の画像ブロックが格納され、第２の内部メモリ106bには、各チップの２、６、１０番目の画像ブロックが格納され、第３の内部メモリ106cには、３、７、１１番目の画像ブロックが格納され、第４の内部メモリ106dには、各チップの４、８、１２番目の画像ブロックが格納される。
【００４５】
従って、各内部メモリには、各チップの同一番目の画像ブロック（同一ロケーション）が格納される。各プロセッサでこの欠陥検査用画像を用いて隣接チップの同一画像ブロック（同一ロケーション）同士を比較することで欠陥を検出する。このとき、比較する前に、２つの画像ブロックの位置補正を行い、２つの画像ブロックの配線パターンを整合させる。次に、２つの画像ブロックの差画像を生成し、欠陥候補の有無を検出する。欠陥候補がある場合には、欠陥候補の特徴抽出を行い、欠陥候補の特徴量を全体制御コンピュータ103に出力する。以降、これらの処理を順次繰り返すことで全チップの検査を実施する。
【００４６】
全体制御コンピュータ103は、検査結果をモニタに表示し、又は、外部の操作部等に出力する。実際の検査では、更に、欠陥候補に対してリアルゴースト処理（ダブルディテクション処理とも呼ぶ。）を行う。即ち、欠陥候補を有するチップを、前後のチップと比較し、共通の欠陥候補が得られたら、それを欠陥であると判定する。しかしながら、ここでは説明を省略する。
【００４７】
図８を参照して、可変長画像分配処理部105によって２次元デジタル画像を各プロセッサエレメントに割り当てる処理を説明する。図８Ａは、ウエハ上に形成された４個のチップを示す。４個のチップ11、12、13、14をこの順に検査する。丸数字は、検査の順を示す。センサ101にて図の左側から右側に連続的に画像を検出し画像処理装置に入力する。この時、連続画像を二次元画像として扱うため、画像検出センサで検出した画素No.と１ライン毎に制御するライン座標で座標を管理する。矢印の順に検査を行う。
【００４８】
図８Ｂはセンサ101による画像の出力タイミングを示す。横軸は時間である。図８Ｃは、可変長画像分配処理部105による画像分配のタイミングを示す。図８Ｄは、位置補正処理と比較判定処理を行うタイミングを示す。図８Ｅは、特徴量抽出処理のタイミングを示す。図示のように、位置補正処理、比較判定処理及び特徴量抽出処理は、センサ101による画像出力のタイミングと同期的に、即ち、リアルタイムにて行われる。
【００４９】
図９を参照して、入力画像の画像サイズの変更を説明する。図９Ａは、１つのチップの検出領域の一部を拡大して示す。画像検出方向、即ち、XYステージの移動方向はＸ軸方向であり、電子ビームの走査方向はＹ軸方向である。
【００５０】
画像処理装置100への入力画像信号801は、Ｘ方向の電子ビームの走査とＹ方向のステージの移動に同期して、センサ101の出力をサンプリングすることにより、得られる。XYステージが１画素分Ｙ方向に移動する毎に、１ライン分の画像が得られる。この動作をXYステージの移動に合わせ連続的に繰り返すことで、図９Ｂに示すラスタースキャン画像802が得られる。
【００５１】
１ライン当たりの画素数ｎを、画像サイズと称する。画像サイズは、サンプリング周期によって決まる。ライン間隔は１画素である。従って、画像サイズがｎ、ライン数がmの画像信号は、ｎ×m画素の信号となる。入力画像の画像サイズ、１画素の寸法、及び、ライン間隔は、電子光学系倍率等にて設定される。
【００５２】
図９Ｂに示すように、ラスタースキャン画像802では各ライン間の帰線時間に相当する期間は画像サンプリングが一時中断されブランク期間803となる。
【００５３】
入力画像をウエハ上にて座標管理するために、このブランク期間毎のライン座標更新と、ライン内のサンプリング画素番号を用いる。
【００５４】
図９Ｃ及び図９Ｄは、入力画像の画像サイズが変更された状態を示す。図９Ｃは、入力画像の画像サイズがｎ＋αの場合であり、図９Ｄは、入力画像の画像サイズがｎ−αの場合である。画像サイズ（１ライン当たりの画素数）を変更するには、A／D変換回路102におけるサンプリング周期を変更すればよい。
【００５５】
図１０を参照して、欠陥検出処理における位置合わせを説明する。図１０Ａ〜図１０Ｃは、隣接する２つのチップの対応する画像ブロック901、902を示す。既に、位置補正は完了しており、２つの画像ブロック901、902の対応する画素が重なり合うように、２つの画像ブロックが配置されている。図１０Ａは、電子光学系の倍率が初期値又は標準値の場合を示す。このとき、画像ブロックの画像サイズ（１ライン当たりの画素数）ｎをｎ０、画素サイズ（１つの画素の寸法）ｐをｐ０とする。画像ブロック幅ＰをＰ０とすると、Ｐ＝Ｐ０＝ｐ０×ｎ０である。２つの画像ブロックの間のＸ方向の位置誤差をΔＰとする。２つの画像ブロックの重なり合う領域、即ち、一致する領域のＸ方向の画素数kをk０とする。
【００５６】
図１０Ｂは、画像サイズ（１ライン当たりの画素数）を変化させずに、倍率を大きくした場合を示す。倍率を大きくすると、小さな領域を拡大して表示するため入力画像の寸法が小さくなる。従って、画像ブロックは小さくなる。画像サイズ（１ライン当たりの画素数）ｎは変化しないから、画素サイズｐが小さくなる。このときの画素サイズをｐ１とする。画像ブロック幅ＰをＰ１とすると、Ｐ＝Ｐ１＝ｐ１×ｎ０となる。２つの画像ブロックの間のＸ方向の位置誤差ΔＰは、倍率が変化しても同一であると仮定する。２つの画像ブロックの一致する領域のＸ方向の画素数kをk１とすると、k＝k１＜k０となり、図１０Ａの場合より小さくなる。２つの検査領域の画素数が小さくなると、欠陥検出精度が低下する。
【００５７】
図１０Ｃは、倍率を変化させずに、画像サイズ（１ライン当たりの画素数）ｎを大きくした場合を示す。本例では、画像サイズを２倍にする。このとき、画像ブロック幅ＰをＰ２とすると、Ｐ＝Ｐ２＝ｐ１×ｎ２＝ｐ１×２ｎ０＝ｐ０×ｎ０である。従って、図１０Ａの場合の画像ブロック幅Ｐと同一の画像ブロック幅Ｐが得られる。２つの画像ブロックにおいて重なり合う領域、即ち、一致する領域のＸ方向の画素数kをk２とする。図１０Ａの入力画像と比較すると、図１０Ｃの場合、画像サイズｎが大きいから、２つの画像ブロックの一致する領域のＸ方向の画素数k２は、図１０Ａの場合より大きい。
【００５８】
図１１を参照して入力画像の画像サイズの変更を更に詳細に説明する。図１１Ａ〜図１１Ｃはセンサ101から得られる入力画像を模式的に示す。入力画像信号1002は、１ラインの画像1001を画像検出方向1003に沿って順に検出することにより得られる。
【００５９】
入力画像幅、即ち、１ラインの画像の寸法は、画素サイズ（１画素の寸法）ｐと入力画像の画像サイズ（１ライン当たりの画素数）ｎによって求められる。入力画像幅をＰとすると、Ｐ＝ｐ×ｎである。
【００６０】
図１１Ａは、電子光学系の倍率が初期値又は標準値の場合を示す。倍率が初期値のとき、入力画像の画像サイズ（１ライン当たりの画素数）ｎをｎ０、画素サイズ（１つの画素の寸法）ｐをｐ０とする。このとき、入力画像幅ＰをＰ０とすると、Ｐ＝Ｐ０＝ｐ０×ｎ０である。
【００６１】
図１１Ｂは、倍率を大きくしたことにより、入力画像の大きさが小さくなった場合を示す。入力画像の画像サイズ（１ライン当たりの画素数）ｎが固定されている場合には、倍率を大きくすると、画素サイズｐが小さくなる。このときの画素サイズをｐ１とする。入力画像幅ＰをＰ１とすると、Ｐ＝Ｐ１＝ｐ１×ｎ０となる。
【００６２】
図１１Ｃは、倍率を大きくしても、入力画像の大きさが大きくなった場合を示す。倍率を大きくすると、画素サイズｐが小さくなるが、本例では、画像サイズ（１ライン当たりの画素数）ｎを大きくする。それによって、入力画像の画像幅が大きくなる。画像幅ＰをＰ２とすると、Ｐ＝Ｐ２＝ｐ１×ｎ２である。こうして、入力画像の画素サイズが小さくなっても、画像サイズを大きくすることによって、所定の画像幅Ｐの入力画像が得られる。
【００６３】
図１２に、本発明の外観検査装置においてモニタに表示されるレシピ設定用オペレーション画面1001の例を説明する。本例のオペレーション画面1001には、様々なパラメータを設定するレシピパラメータ設定部1002が表示される。本例によると、このレシピパラメータ設定部1002は、画素サイズ入力フィールド1003と画像サイズ入力フィールド1004を有する。画素サイズ入力フィールド1003に、入力画像における１画素の寸法（μｍ）を入力し、画像サイズ入力フィールド1004に、入力画像における１ライン当たりの画素数を入力することができる。尚、１画素の寸法は、倍率に連動している。したがって、倍率が決まれば、1画素の寸法は自動的に決まる。ユーザが、２つの値を入力すると、それが全体制御コンピュータに転送され、画像処理装置内の各部に設定される。
【００６４】
なお、入力画像の画像サイズと画素サイズを独立のパラメータとして設定できる方式でもよいが、画素サイズを決めると画像サイズが自動的に決まる方式でもよい。更に、画素サイズを決めると画像サイズのリストが表示される方式でもよい。この場合、ユーザは、画像サイズをリストから選択する。
【００６５】
図１３に本発明の外観検査装置の第２の例を示す。本例の外観検査装置は、センサ101、A／D変換回路102、及び、画像処理装置100を有する。本例の画像処理装置100は、全体制御コンピュータ103、第１のマルチプロセッサユニット104A、第２のマルチプロセッサユニット104B、及び、可変長メモリ107を有する。本例の外観検査装置は、図１の第１の例と比較すると、第２のマルチプロセッサユニット104Bと可変長メモリ107が付加的に設けられている点が異なる。第２のマルチプロセッサユニット104Bは、第１のマルチプロセッサユニット104Aと同様であってよい。
【００６６】
可変長メモリ107は、入力画像の２ライン分のデータを格納する２面バッファ構成であり、入力画像を２つのマルチプロセッサユニット104A、104Bに分配する機能を有する。更に、本例の可変長メモリ107は、入力画像の画像サイズが変化したとき、それに対応して、記憶サイズを変更する中間バッファとして機能する。A／D変換回路102からの入力画像は、ライン単位で一旦可変長メモリ107の第１バッファ面に格納される。次のライン入力時に、バッファ面の切り替えを行い、次のラインのデータを第２バッファ面に格納し、同時に第１バッファ面に格納された画像を読み出す。読み出した画像の１ラインの前半部を第１マルチプロセッサユニット104Aに分配し、後半部を第２のマルチプロセッサユニット107Bに分配する。以降この動作を繰り返しながら、２つのマルチプロセッサユニットで並列処理を行う。そのため、検査性能を２倍に上げることができる。尚、マルチプロセッサユニットの並列数は要求される処理能力に応じ設定することができる。このように入力画像の画像サイズの変化に対応可能であり、且つ、並列度を向上させることで容易に高性能化が図れる。
【００６７】
図１〜図１４を参照して説明した外観検査装置は、複数のプロセッサエレメントを備え並列処理させるマルチプロセッサ方式の画像処理装置を有する。しかしながら、本発明は、単一のプロセッサエレメントを用いたパイプライン方式の画像処理装置を備えた外観検査装置にも適用可能である。
【００６８】
図１４に本発明の外観検査装置の第３の例を示す。本例の外観検査装置は、センサ101、A／D変換回路102、全体制御コンピュータ103、及び、画像処理装置100を有する。本例の画像処理装置100は、可変長メモリ107、位置補正及び比較判定処理部108、及び、特徴抽出処理部108を有し、パイプライン方式である。位置補正及び比較判定処理部108、及び、特徴抽出処理部108は単一のプロセッサ110によって構成される。
【００６９】
A/D変換回路102からの入力画像は、可変長メモリ107に送られる。可変長メモリ107は、１チップ分の画像を記憶することができるメモリ容量を有し、欠陥検査処理を行っている間、各チップ毎に画像の読み出しと書き込みを繰り返し、読み出した隣接チップの画像を位置補正及び比較判定処理部108に出力する。
【００７０】
位置補正及び比較判定処理部108は、図１の第１の例の可変長画像分配処理部105と同様に、倍率を大きくすることによって、入力画像の画素サイズｐが変化しても、それに対応した画像メモリを有する。位置補正及び比較判定処理部108は、先ず、チップの形成時に生じるアライメント誤差、画像検出時のアライメント誤差、画像サンプリング誤差等による両画像間の位置ずれを補正する。次に、位置補正後の両画像間を比較し、不一致となる個所を欠陥として検出する。検出した欠陥情報は、特徴抽出処理部108に送られる。特徴抽出処理部108は、欠陥位置、欠陥サイズ、欠陥面積等の特徴量を求める。全体制御コンピュータ103は、画像処理装置100の検査パラメータ設定、検出された欠陥の特徴量などを格納すると共に検査結果の表示、外部機器とのデータ交換などを行う。更に、全体制御コンピュータ103は、ステージ等の機構制御部に対する命令の生成及び送信を行う。
【００７１】
本例の外観検査装置は、パイプライン方式の画像処理装置を有するが、倍率が変更され、入力画像の画像サイズが変化しても、それに対応して、欠陥検査用の画像を生成するために、高い精度の欠陥検査が可能となる。
【００７２】
以上、本発明の例を説明したが本発明は上述の例に限定されるものではなく、特許請求の範囲に記載された発明の範囲にて様々な変更が可能であることは当業者によって容易に理解されよう。
【図面の簡単な説明】
【００７３】
【図１】本発明の外観検査装置の第１の例を示す図である。
【図２】本発明の外観検査装置の検査の対象となる半導体ウエハの検査方向を説明する図である。
【図３】本発明の外観検査装置のマルチプロセッサユニットの内部構造を説明する図である。
【図４】本発明の外観検査装置の可変長画像分配処理部の構成及び動作の例を説明する図である。
【図５】本発明の外観検査装置の可変長画像分配処理部の画像切出し動作の詳細を説明する図である。
【図６】本発明の外観検査装置の画像処理装置における各プロセッサエレメントへの画像分配動作を説明する図である。
【図７】本発明の外観検査装置の可変長画像分配処理部によって２次元画像を各プロセッサエレメントに割り当てる処理を説明する図である。
【図８】本発明の外観検査装置の各プロセッサエレメント内での比較処理方法を説明する図である。
【図９】本発明の外観検査装置に入力される入力画像の画像サイズが変更される場合を説明する図である。
【図１０】本発明の外観検査装置に入力される入力画像の画像サイズが変更される場合の２つの検査用画像の相対的位置を説明する図である。
【図１１】本発明の外観検査装置において、入力画像の画像サイズが変更される場合を更に詳細に説明する図である。
【図１２】本発明の外観検査装置においてモニタに表示されるレシピ設定用オペレーション画面の例を説明する図である。
【図１３】本発明の外観検査装置の第２の例を示す図である。
【図１４】本発明の外観検査装置の第３の例を示す図である。
【符号の説明】
【００７４】
10…半導体ウエハ、11〜14…チップ、100…画像処理装置、101…画像検出センサ、102…A/D変換回路、103…全体制御コンピュータ、104…マルチプロセッサユニット、105…可変長画像分配処理部、106A、106B、106C、106D…プロセッサエレメント、106a、106b、106c、106d…内部メモリ、107…可変長メモリ、108…位置補正及び比較判定処理部、109…特徴抽出処理部、401…チップ内座標カウンタ、402〜405…画像切り出し処理部、406…開始座標コンパレータ、407…開始座標テーブル、408…ライン数カウンタ、409…画像切り出し部
【特許請求の範囲】
【請求項１】
検査対象に含まれる繰返しパターンのアナログ画像を検出するセンサと、該アナログ画像を連続的な２次元デジタル画像に変換し、ラスタースキャン画像を生成するA／D変換回路と、該A／D変換回路からのラスタースキャン画像を入力画像として入力し前記検査対象に含まれる繰り返しパターンの欠陥を検出する画像処理装置と、を有する外観検査装置において、
前記画像処理装置は、前記入力画像を各々前記入力画像の画像幅と同一の画像幅を有し且つ所定の画像長さを有する複数の画像ブロックに分割し、該画像ブロックを隣接する２つの繰返しパターン毎に比較し、両者の差から欠陥を検出するように構成されており、
前記画像処理装置は、前記入力画像の画像幅と前記画像ブロックの画像長さに関するデータを有しており、前記入力画像の画像幅が変化しても、前記画像ブロックの各々を格納することができる画像メモリを有することを特徴とする外観検査装置。
【請求項２】
請求項１記載の外観検査装置において、前記入力画像の画像幅は１ラインに含まれる画素数と１画素の寸法の積によって求められ、前記画像ブロックの画像長さは、前記画像ブロックに含まれるライン数と１ラインの寸法の積によって求められることを特徴とする外観検査装置。
【請求項３】
請求項１記載の外観検査装置において、前記画像処理装置は、可変長画像分配処理部と複数のプロセッサエレメントとを含むマルチプロセッサユニットを有し、前記可変長画像分配処理部は、前記画像メモリを有しており、前記画像メモリのメモリ容量は、前記入力画像の画像幅と前記画像ブロックの画像長さが変化しても、上記画像ブロックを格納することができる十分な大きさを有し、上記画像メモリに格納された画像ブロックは、前記複数のプロセッサエレメントの１つに分配されることを特徴とする外観検査装置。
【請求項４】
請求項３記載の外観検査装置において、前記プロセッサユニットの各々は、前記隣接する２つの繰返しパターンにおける対応する画像ブロックについて位置補正処理、比較判定処理、及び、特徴抽出処理を行うことを特徴とする外観検査装置。
【請求項５】
請求項３記載の外観検査装置において、前記可変長画像分配処理部は、ライン単位の同期信号を入力し各繰返しパターンの検査領域の開始点を示す開始信号を生成する座標カウンタと、前記プロセッサエレメントの各々に対して設けられた画像切り出し処理部と、を有し、該画像切り出し処理部の各々は、各画像ブロックの開始座標を検出する開始座標コンパレータと、各画像ブロックの開始座標を格納する開始座標テーブルと、画像ブロックの画像幅に関するデータを格納するライン数カウンタ部と、入力画像より画像を切り出す画像切り出し部と、を有し、前記開始座標コンパレータは、各画像ブロックの開始座標を検出すると、それを前記ライン数カウンタに供給し、該ライン数カウンタは、開始座標からライン数のカウントを開始し、１つの画像ブロックのライン数のカウントが完了すると、それを前記画像切り出し部に供給し、前記画像切り出し部は、各画像ブロックの開始座標から終了座標までを切り出し、該切り出した画像ブロックを対応するプロセッサエレメントに出力することを特徴とする外観検査装置。
【請求項６】
請求項４記載の外観検査装置において、前記マルチプロセッサユニットは複数個設けられ、前記入力画像を、前記複数のマルチプロセッサユニットに分配するために、前記入力画像を一時的に格納するメモリを有することを特徴とする外観検査装置。
【請求項７】
請求項１記載の外観検査装置において、更に、ユーザがパラメータを設定するための画面を表示するモニタを有し、該モニタは、入力画像の画像幅を制定する１ラインに含まれる画素数と１画素の寸法を設定するための画面を表示することを特徴とする外観検査装置。
【請求項８】
請求項１記載の外観検査装置において、前記画像処理装置は、前記入力画像を一時的に格納するメモリと、該メモリからの入力画像を用いて、前記隣接する２つの繰返しパターンにおける対応する画像ブロックについて位置補正処理及び比較判定処理を行う位置補正及び比較判定処理部と、該位置補正及び比較判定処理部によって検出された欠陥の特徴を抽出する特徴抽出処理部とを有し、前記位置補正及び比較判定処理部は、前記入力画像の画像幅が変化しても前記画像ブロックを格納することができる画像メモリを有することを特徴とする外観検査装置。
【請求項９】
半導体ウエハのチップのラスタースキャン画像を入力画像として入力し、半導体ウエハのチップの欠陥を検出する外観検査装置用の画像処理装置において、
前記入力画像を、各々、前記入力画像の画像幅と同一の画像幅を有し、且つ、所定の画像長さを有する、複数の画像ブロックに分割し、該画像ブロックを、隣接する２つのチップ毎に比較し、両者の差から欠陥を検出するように構成されており、
前記入力画像の画像幅と前記画像ブロックの画像長さに関するデータを有しており、前記入力画像の画像幅が変化しても、前記画像ブロックの各々を格納することができる画像メモリを有することを特徴とする画像処理装置。
【請求項１０】
請求項９記載の画像処理装置において、前記入力画像の画像幅は１ラインに含まれる画素数と１画素の寸法の積によって求められ、前記画像ブロックの画像長さは、前記画像ブロックに含まれるライン数と１ラインの寸法の積によって求められることを特徴とする画像処理装置。
【請求項１１】
請求項９記載の画像処理装置において、可変長画像分配処理部と複数のプロセッサエレメントとを含むマルチプロセッサユニットを有し、前記可変長画像分配処理部は、前記画像メモリを有しており、前記画像メモリのメモリ容量は、前記入力画像の画像幅と前記画像ブロックの画像長さが変化しても、上記画像ブロックを格納することができる十分な大きさを有し、上記画像メモリに格納された画像ブロックは、前記複数のプロセッサエレメントの１つに分配されることを特徴とする画像処理装置。
【請求項１２】
請求項１１記載の画像処理装置において、前記プロセッサユニットの各々は、前記隣接する２つのチップにおける対応する画像ブロックについて位置補正処理、比較判定処理、及び、特徴抽出処理を行うことを特徴とする画像処理装置。
【請求項１３】
請求項１１記載の画像処理装置において、前記可変長画像分配処理部は、ライン単位の同期信号を入力し各チップの検査領域の開始点を示すチップ開始信号を生成するチップ内座標カウンタと、前記プロセッサエレメントの各々に対して設けられた画像切り出し処理部と、を有し、該画像切り出し処理部の各々は、各画像ブロックの開始座標を検出する開始座標コンパレータと、各画像ブロックの開始座標を格納する開始座標テーブルと、画像ブロックの画像幅に関するデータを格納するライン数カウンタ部と、入力画像より画像を切り出す画像切り出し部と、を有し、前記開始座標コンパレータは、各画像ブロックの開始座標を検出すると、それを前記ライン数カウンタに供給し、該ライン数カウンタは、開始座標からライン数のカウントを開始し、１つの画像ブロックのライン数のカウントが完了すると、それを前記画像切り出し部に供給し、前記画像切り出し部は、各画像ブロックの開始座標から終了座標までを切り出し、該切り出した画像ブロックを対応するプロセッサエレメントに出力することを特徴とする画像処理装置。
【請求項１４】
請求項１２記載の画像処理装置において、前記マルチプロセッサユニットは複数個設けられ、前記入力画像を、前記複数のマルチプロセッサユニットに分配するために、前記入力画像を一時的に格納するメモリを有することを特徴とする画像処理装置。
【請求項１５】
請求項９記載の画像処理装置において、更に、ユーザがパラメータを設定するための画面を表示するモニタを有し、該モニタは、入力画像の画像幅を制定する１ラインに含まれる画素数と１画素の寸法を設定するための画面を表示することを特徴とする画像処理装置。
【請求項１６】
請求項９記載の画像処理装置において、前記入力画像を一時的に格納するメモリと、該メモリからの入力画像を用いて、前記隣接する２つの繰返しパターンにおける対応する画像ブロックについて位置補正処理及び比較判定処理を行う位置補正及び比較判定処理部と、該位置補正及び比較判定処理部によって検出された欠陥の特徴を抽出する特徴抽出処理部とを有し、前記位置補正及び比較判定処理部は、前記入力画像の画像幅が変化しても前記画像ブロックを格納することができる画像メモリを有することを特徴とする画像処理装置。
【請求項１７】
センサによって半導体ウエハのチップの２次元アナログ画像を生成することと、
A／D変換回路によって前記２次元アナログ画像を連続的な２次元デジタル画像であるラスタースキャン画像に変換することと、
前記ラスタースキャン画像を入力画像として入力することと、
前記入力画像を、各々、前記入力画像の画像幅と同一の画像幅を有し、且つ、所定の画像長さを有する、複数の画像ブロックに分割することと、
該画像ブロックを、隣接する２つのチップ毎に比較し、両者の差から欠陥を検出することと、
を有するチップの欠陥を検出する外観検査方法において、
前記入力画像の画像幅が変化しても、前記画像ブロックを格納することができる画像メモリを用意することと、
前記入力画像の画像幅を入力し、該入力した前記入力画像の画像幅に基づいて、前記画像ブロックを前記画像メモリに格納することを特徴とする外観検査方法。
【請求項１８】
請求項１７記載の外観検査方法において、更に、前記画像ブロックの画像幅を入力し、該入力した画像ブロックの画像幅に前記入力画像の画像幅に基づいて、前記画像ブロックを前記画像メモリに格納することを特徴とする外観検査方法。
【請求項１】
検査対象に含まれる繰返しパターンのアナログ画像を検出するセンサと、該アナログ画像を連続的な２次元デジタル画像に変換し、ラスタースキャン画像を生成するA／D変換回路と、該A／D変換回路からのラスタースキャン画像を入力画像として入力し前記検査対象に含まれる繰り返しパターンの欠陥を検出する画像処理装置と、を有する外観検査装置において、
前記画像処理装置は、前記入力画像を各々前記入力画像の画像幅と同一の画像幅を有し且つ所定の画像長さを有する複数の画像ブロックに分割し、該画像ブロックを隣接する２つの繰返しパターン毎に比較し、両者の差から欠陥を検出するように構成されており、
前記画像処理装置は、前記入力画像の画像幅と前記画像ブロックの画像長さに関するデータを有しており、前記入力画像の画像幅が変化しても、前記画像ブロックの各々を格納することができる画像メモリを有することを特徴とする外観検査装置。
【請求項２】
請求項１記載の外観検査装置において、前記入力画像の画像幅は１ラインに含まれる画素数と１画素の寸法の積によって求められ、前記画像ブロックの画像長さは、前記画像ブロックに含まれるライン数と１ラインの寸法の積によって求められることを特徴とする外観検査装置。
【請求項３】
請求項１記載の外観検査装置において、前記画像処理装置は、可変長画像分配処理部と複数のプロセッサエレメントとを含むマルチプロセッサユニットを有し、前記可変長画像分配処理部は、前記画像メモリを有しており、前記画像メモリのメモリ容量は、前記入力画像の画像幅と前記画像ブロックの画像長さが変化しても、上記画像ブロックを格納することができる十分な大きさを有し、上記画像メモリに格納された画像ブロックは、前記複数のプロセッサエレメントの１つに分配されることを特徴とする外観検査装置。
【請求項４】
請求項３記載の外観検査装置において、前記プロセッサユニットの各々は、前記隣接する２つの繰返しパターンにおける対応する画像ブロックについて位置補正処理、比較判定処理、及び、特徴抽出処理を行うことを特徴とする外観検査装置。
【請求項５】
請求項３記載の外観検査装置において、前記可変長画像分配処理部は、ライン単位の同期信号を入力し各繰返しパターンの検査領域の開始点を示す開始信号を生成する座標カウンタと、前記プロセッサエレメントの各々に対して設けられた画像切り出し処理部と、を有し、該画像切り出し処理部の各々は、各画像ブロックの開始座標を検出する開始座標コンパレータと、各画像ブロックの開始座標を格納する開始座標テーブルと、画像ブロックの画像幅に関するデータを格納するライン数カウンタ部と、入力画像より画像を切り出す画像切り出し部と、を有し、前記開始座標コンパレータは、各画像ブロックの開始座標を検出すると、それを前記ライン数カウンタに供給し、該ライン数カウンタは、開始座標からライン数のカウントを開始し、１つの画像ブロックのライン数のカウントが完了すると、それを前記画像切り出し部に供給し、前記画像切り出し部は、各画像ブロックの開始座標から終了座標までを切り出し、該切り出した画像ブロックを対応するプロセッサエレメントに出力することを特徴とする外観検査装置。
【請求項６】
請求項４記載の外観検査装置において、前記マルチプロセッサユニットは複数個設けられ、前記入力画像を、前記複数のマルチプロセッサユニットに分配するために、前記入力画像を一時的に格納するメモリを有することを特徴とする外観検査装置。
【請求項７】
請求項１記載の外観検査装置において、更に、ユーザがパラメータを設定するための画面を表示するモニタを有し、該モニタは、入力画像の画像幅を制定する１ラインに含まれる画素数と１画素の寸法を設定するための画面を表示することを特徴とする外観検査装置。
【請求項８】
請求項１記載の外観検査装置において、前記画像処理装置は、前記入力画像を一時的に格納するメモリと、該メモリからの入力画像を用いて、前記隣接する２つの繰返しパターンにおける対応する画像ブロックについて位置補正処理及び比較判定処理を行う位置補正及び比較判定処理部と、該位置補正及び比較判定処理部によって検出された欠陥の特徴を抽出する特徴抽出処理部とを有し、前記位置補正及び比較判定処理部は、前記入力画像の画像幅が変化しても前記画像ブロックを格納することができる画像メモリを有することを特徴とする外観検査装置。
【請求項９】
半導体ウエハのチップのラスタースキャン画像を入力画像として入力し、半導体ウエハのチップの欠陥を検出する外観検査装置用の画像処理装置において、
前記入力画像を、各々、前記入力画像の画像幅と同一の画像幅を有し、且つ、所定の画像長さを有する、複数の画像ブロックに分割し、該画像ブロックを、隣接する２つのチップ毎に比較し、両者の差から欠陥を検出するように構成されており、
前記入力画像の画像幅と前記画像ブロックの画像長さに関するデータを有しており、前記入力画像の画像幅が変化しても、前記画像ブロックの各々を格納することができる画像メモリを有することを特徴とする画像処理装置。
【請求項１０】
請求項９記載の画像処理装置において、前記入力画像の画像幅は１ラインに含まれる画素数と１画素の寸法の積によって求められ、前記画像ブロックの画像長さは、前記画像ブロックに含まれるライン数と１ラインの寸法の積によって求められることを特徴とする画像処理装置。
【請求項１１】
請求項９記載の画像処理装置において、可変長画像分配処理部と複数のプロセッサエレメントとを含むマルチプロセッサユニットを有し、前記可変長画像分配処理部は、前記画像メモリを有しており、前記画像メモリのメモリ容量は、前記入力画像の画像幅と前記画像ブロックの画像長さが変化しても、上記画像ブロックを格納することができる十分な大きさを有し、上記画像メモリに格納された画像ブロックは、前記複数のプロセッサエレメントの１つに分配されることを特徴とする画像処理装置。
【請求項１２】
請求項１１記載の画像処理装置において、前記プロセッサユニットの各々は、前記隣接する２つのチップにおける対応する画像ブロックについて位置補正処理、比較判定処理、及び、特徴抽出処理を行うことを特徴とする画像処理装置。
【請求項１３】
請求項１１記載の画像処理装置において、前記可変長画像分配処理部は、ライン単位の同期信号を入力し各チップの検査領域の開始点を示すチップ開始信号を生成するチップ内座標カウンタと、前記プロセッサエレメントの各々に対して設けられた画像切り出し処理部と、を有し、該画像切り出し処理部の各々は、各画像ブロックの開始座標を検出する開始座標コンパレータと、各画像ブロックの開始座標を格納する開始座標テーブルと、画像ブロックの画像幅に関するデータを格納するライン数カウンタ部と、入力画像より画像を切り出す画像切り出し部と、を有し、前記開始座標コンパレータは、各画像ブロックの開始座標を検出すると、それを前記ライン数カウンタに供給し、該ライン数カウンタは、開始座標からライン数のカウントを開始し、１つの画像ブロックのライン数のカウントが完了すると、それを前記画像切り出し部に供給し、前記画像切り出し部は、各画像ブロックの開始座標から終了座標までを切り出し、該切り出した画像ブロックを対応するプロセッサエレメントに出力することを特徴とする画像処理装置。
【請求項１４】
請求項１２記載の画像処理装置において、前記マルチプロセッサユニットは複数個設けられ、前記入力画像を、前記複数のマルチプロセッサユニットに分配するために、前記入力画像を一時的に格納するメモリを有することを特徴とする画像処理装置。
【請求項１５】
請求項９記載の画像処理装置において、更に、ユーザがパラメータを設定するための画面を表示するモニタを有し、該モニタは、入力画像の画像幅を制定する１ラインに含まれる画素数と１画素の寸法を設定するための画面を表示することを特徴とする画像処理装置。
【請求項１６】
請求項９記載の画像処理装置において、前記入力画像を一時的に格納するメモリと、該メモリからの入力画像を用いて、前記隣接する２つの繰返しパターンにおける対応する画像ブロックについて位置補正処理及び比較判定処理を行う位置補正及び比較判定処理部と、該位置補正及び比較判定処理部によって検出された欠陥の特徴を抽出する特徴抽出処理部とを有し、前記位置補正及び比較判定処理部は、前記入力画像の画像幅が変化しても前記画像ブロックを格納することができる画像メモリを有することを特徴とする画像処理装置。
【請求項１７】
センサによって半導体ウエハのチップの２次元アナログ画像を生成することと、
A／D変換回路によって前記２次元アナログ画像を連続的な２次元デジタル画像であるラスタースキャン画像に変換することと、
前記ラスタースキャン画像を入力画像として入力することと、
前記入力画像を、各々、前記入力画像の画像幅と同一の画像幅を有し、且つ、所定の画像長さを有する、複数の画像ブロックに分割することと、
該画像ブロックを、隣接する２つのチップ毎に比較し、両者の差から欠陥を検出することと、
を有するチップの欠陥を検出する外観検査方法において、
前記入力画像の画像幅が変化しても、前記画像ブロックを格納することができる画像メモリを用意することと、
前記入力画像の画像幅を入力し、該入力した前記入力画像の画像幅に基づいて、前記画像ブロックを前記画像メモリに格納することを特徴とする外観検査方法。
【請求項１８】
請求項１７記載の外観検査方法において、更に、前記画像ブロックの画像幅を入力し、該入力した画像ブロックの画像幅に前記入力画像の画像幅に基づいて、前記画像ブロックを前記画像メモリに格納することを特徴とする外観検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−３１００６（Ｐ２００９−３１００６Ａ）
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願番号】特願２００７−１９２３９３（Ｐ２００７−１９２３９３）
【出願日】平成１９年７月２４日（２００７．７．２４）
【出願人】（５０１３８７８３９）株式会社日立ハイテクノロジーズ (4,325)
【Ｆターム（参考）】
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願日】平成１９年７月２４日（２００７．７．２４）
【出願人】（５０１３８７８３９）株式会社日立ハイテクノロジーズ (4,325)
【Ｆターム（参考）】
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