遅延固定ループ
【課題】DCCを可能とする遅延固定ループにおいて、ロックの後、電源電圧値の変化に応じ、DCCの立ち上がりクロック及び立ち下がりクロックの位相差が特定遅延以上となるとき、遅延固定ループをリセットするようにし、遅延固定ループの動作上の問題を解決する遅延固定ループ装置を提供を課題とする。
【解決手段】第1クロックと第2クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、クロックのロック後の電源電圧の変動に応じて前記第1クロック及び第2クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部とを備える遅延固定ループ装置を提供する。
【解決手段】第1クロックと第2クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、クロックのロック後の電源電圧の変動に応じて前記第1クロック及び第2クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部とを備える遅延固定ループ装置を提供する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置(例えばメモリ装置)やコンピュータシステムに用いられる遅延固定ループに関し、特にデューティサイクル補償機能を有する遅延固定ループ(DLL)に関する。
【背景技術】
【0002】
DDR SDRAM(Double Data Rate Synchronous DRAM)のような同期式半導体メモリ装置は、メモリコントローラのような外部装置から入力される外部クロック信号に同期し、固定された内部クロック信号を利用して外部の装置と共にデータの伝送を行う。これは、メモリとメモリコントローラとの間の安定したデータの伝送のため、基準クロック信号とデータとの間の時間的な同期が非常に重要なためである。即ち、データの安定した伝送のためには、データを伝送する各構成要素において、クロックからデータがバスに載せられる時間を逆補償してデータをクロックのエッジ(edge)、又は、中心に正確に位置させなければならない。
【0003】
このような役割を行なうために同期式半導体装置は、クロック同期回路を備えている。例えば、代表的なクロック同期回路として、位相固定ループ(PLL:Phase Locked Loop)と遅延固定ループ(DLL)がある。外部クロック信号の周波数と内部クロック信号の周波数とが互いに異なる場合には、周波数逓倍機能を採用しなければならないことから主に位相固定ループ(PLL)が用いられる。そして、外部クロック信号の周波数と内部クロック信号の周波数とが同じ場合には、主に遅延固定ループ(DLL)が用いられる。
【0004】
遅延固定ループ(DLL)は、出力されるクロック信号が、半導体メモリ装置の内部データ出力端まで伝達される過程で発生するクロック遅延成分を補償して内部クロック信号を生成することによって、最終データの入出力に用いられるクロック信号を外部クロック信号に同期するように機能する。通常、遅延固定ループは、位相固定ループ回路に比べて雑音が少なく、小さな面積で実現できるという長所がある。そのため同期式半導体メモリ装置においては、同期回路として遅延固定ループが用いられる。最近ではレジスタを備えたレジスタ制御型遅延固定ループ(Register Controlled DLL)が最も広く用いられている。当該レジスタ制御型遅延固定ループは、電源遮断のときレジスタに固定遅延値を保存し、再び電源が印加されると当該保存されていた固定遅延値をロードしてクロック固定に用いることによってクロック固定にかかる最初時間を低減することができる。
【0005】
一方、素子の動作速度が速くなるにつれて入力されるクロック自体に歪みが発生し、クロックのデューティが外れる現象が頻繁に起きる。このように、クロックのデューティが外れた状態での遅延固定ループは、誤動作を起こす可能性が高く、遅延固定ループのクロックもまたデューティに問題が発生し、素子の性能の低下を誘発するという問題があった。また、遅延固定ループ自体においてもクロックのデューティが歪む可能性があり、クロックの正確なデューティの確保(50:50)が重要なイシューとなっている。
【0006】
半導体メモリ出力データの有効データ領域を最大に保障するためには、半導体メモリに用いられる内部クロックが対称的に、即ち、内部クロックのデューティが50:50で、保障される必要がある。しかし、入力される外部クロックが非対称的であったり、又は、半導体メモリ自体の内部特性によってデューティ比率が変わって内部クロックが非対称的になる可能性がある。このような非対称的な内部クロックのデューティを50:50の割合に補正するのがデューティサイクル補正(DCC)である。
【0007】
図1は、デューティサイクル補正(DCC)を可能とする従来のデュアルループ構造の遅延固定ループ(DLL)のブロック構成図である。図1に示すように、DCCを可能とする遅延固定ループは、大きく分けてクロックバッファ部10、第1位相比較部20及び第2位相比較部20′、第1位相遅延/制御部40、第2位相遅延/制御部40′、第1遅延レプリカモデル部30及び第2遅延レプリカモデル部30′、位相遅延/制御部を経た両クロックを混合するDCC位相混合器50、DCC位相混合器50と同じ構造を有するダミーDCC位相混合器60、混合器制御部70、そして、DCC位相比較器80からなる。
【0008】
「クロックバッファ部」10は、外部クロック(CLK、CLKB)を受信してバッファリングし、第1内部クロック信号(Clkin1)、及び第2内部クロック信号(Clkin2)、レファレンスクロック(Ref_clk)を生成する装置である。
【0009】
「第1位相比較部」20及び「第2位相比較部」20′は、遅延固定ループの入力クロックと出力クロックの位相とを比較し、両クロックの位相差を検出する装置である。即ち、レファレンスクロック(Ref_clk)及び遅延固定ループの内部回路を経てフィードバックされるフィードバック信号(fb、fb2)の位相を比較し、この比較した結果を基に第1位相遅延/制御部40及び第2位相遅延/制御部40′を制御することになる。
【0010】
「第1位相遅延/制御部」40及び「第2位相遅延/制御部」40′は、第1位相比較部20及び第2位相比較部20′の出力に応じて遅延程度を制御して第1内部クロック信号(Clkin1)及び第2内部クロック信号(Clkin2)を遅延させる回路である。
【0011】
「第1遅延レプリカモデル部」30及び「第2遅延レプリカモデル部」30′は、チップ外部のクロックが入って位相遅延/制御部の前までの、そして位相遅延/制御部の出力クロックがチップ外部に出るまでの遅延要素をモデリングしておくものである。
【0012】
「DCC位相混合器」50は、第1位相遅延/制御部40及び第2位相遅延/制御部40′を経た2つのクロックを混合し、デューティが50%のクロックを正確に生成する。
【0013】
「ダミーDCC位相混合器」60は、DCC位相混合器50と同じ構造であり、また、デューティが50%のクロックを生成している。
【0014】
「混合器制御部」70は、DCC位相混合器50及びダミーDCC位相混合器60を制御する。
【0015】
「DCC位相比較器」80は、第1位相遅延/制御部40の出力である立ち上がりクロック(Rising_CLK)、及び第2位相遅延/制御部40′の出力である立ち下がりクロック(Falling_CLK)の各立ち下がりエッジを比較して、どちらのエッジに、ウェイト(weight:2つの入力信号のうち、より先にある位相に接続するインバータのサイズをさらに大きくするということを意味する)をさらに与えるべきなのかを判断する。
【0016】
以下、デューティサイクル補正(DCC)を可能とする従来の遅延固定ループの全体的な動作を簡単に説明すれば、次のとおりである。クロックバッファ部10において、外部から印加される外部クロック(CLK、CLKB)を利用して第1内部クロック信号(Clkin1)、及び第2内部クロック信号(Clkin2)が生成される。この内部クロック信号は、2つの遅延ライン(図1の40、40′を参照)をそれぞれ経ることになる。各遅延ラインを経たクロック(Rising_CLK、Falling_CLK)は、デューティサイクル補正が行なわれ、その後、第1遅延レプリカモデル部30及び第2遅延レプリカモデル部30′をそれぞれ経た後、フィードバックされ、第1位相比較部20及び第2位相比較部20′にそれぞれ入力される。フィードバックされたクロック(fb、fb2)と、レファレンスクロック(Ref_clk)の立ち上がりエッジが一致すれば、遅延固定ループはロック状態となる。
【0017】
ここで、2つの遅延ラインである第1位相遅延/制御部40及び第2位相遅延/制御部40′には同じクロックが入力される。ただし、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)とのデューティ比率が互いに正反対になるように、第2位相遅延/制御部40′の出力は反転(inversion)されるようになっている。図1に示す第2位相遅延/制御部40′の出力端に接続しているインバータは対称化のためのものであり、デューティの比率が互いに正反対になるように生成する。例えば、実際の回路においては、第2位相遅延/制御部40′の出力端には、インバータ3端を接続しており、第1位相遅延/制御部40の出力端にはインバータ2端を接続しているように構成されている。
【0018】
初期には、DCC位相混合器50が立ち上がりクロック(Rising_CLK)をバイパス(bypass)し、フィードバッククロック(fb)及びレファレンスクロック(Ref_clk)が整列できるようにセットされる。第2位相遅延/制御部40′においても、これとは独立的にロックが発生するように、立ち上がりクロックが通るパスと同じ遅延を得るために、ダミーDCC位相混合器60をバイパスした後、第2遅延レプリカモデル部30′を経て、第2位相比較器20′へと印加され、第2フィードバック信号(fb2)がレファレンスクロックと整列され、ロックされるようにセットされる。
【0019】
図2は、従来の遅延固定ループのDCC位相混合器の回路図である。DCC位相混合器は、公知の技術として当業者に広く知られているため、具体的な説明は省略する。
【0020】
図3は、デューティサイクル補正(DCC)作動に係る信号タイミング図である。同図に示すように、2つのループで、全てのクロックのロック過程が終了すると、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)とは、互いの立ち上がりエッジが一致する反面、それらのデューティ比率は正反対となる。このときDCC位相混合器において、立ち上がりクロック及び立ち下がりクロックの立ち上がり及び立ち下がりエッジに対し、位相混合動作が進むと、正確に50%のデューティを有するクロック信号を得ることができる。以上のようにして遅延固定ループは位相を分割(split)して、クロックの立ち上がりによって立ち上がりクロックと立ち下がりエッジとに立ち上がりするクロック(Falling_CLK)を生成することになる。
【0021】
上述したように、2つのループは、独立的なロック過程を経るため、第1内部クロック(Clkin1)が経る遅延固定ループのユニット遅延量と、第2内部クロック(Clkin2)が経る遅延固定ループのユニット遅延量とが異なる。例えば、デューティ50%の第1内部クロックが一つのユニット遅延も経ずにロックになったとすれば、第2内部クロックは、tCK/2程度のユニット遅延を経ることによって、立ち上がりエッジが一致してロックされる。このとき、例として電源電圧(VDD)が低くなる場合を考えてみる。第1内部クロック及び第2内部クロックが経たユニット遅延の端の数の差が同じであるとしても、遅延量は高電源電圧(high Vdd)よりも低電源電圧(low Vdd)のときに大きくなるため、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)との位相差は大きくなる。
【0022】
図4は、電源電圧(VDD)の低減に応じる立ち上がりクロック(Rising_CLK)及び立ち下がりクロック(Falling_CLK)のタイミング図であり、図5は、電源電圧(VDD)の変動に応じる立ち上がりクロック(Rising_CLK)及び立ち下がりクロック(Falling_CLK)のタイミング図である。図4及び図5に示すように、電源電圧が変化するにつれて、立ち上がりクロック及び立ち下がりクロックの立ち上がりエッジの位相差が生じることが分かる。しかしながら、ロックの後には、フィードバッククロック(fb)の位相に応じて、遅延ラインを全て一斉にプッシュ(push)又はプール(pull)するため、電源電圧変動に応じて(td)の分の位相が変動された立ち上がりクロック及び立ち下がりクロックの位相は、これ以上狭められなくなるという問題がある。
【0023】
図6は、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)との位相差によって発生するデューティサイクル補正(DCC)の出力タイミングチャートを示す。同図に示すように、td値がtCK/2になる場合、DCCの出力はこれ以上トグルしない場合もある。したがって、ロックの後、電源電圧(VDD)が大きく変動した場合、DCCの立ち上がりクロック及び立ち下がりクロックの位相が、DCC能力の限界から離れた分、整列が乱れると、DCCの性能が落ちるという問題がある。
【特許文献1】特開2000−278120
【発明の開示】
【発明が解決しようとする課題】
【0024】
本発明は、従来技術の問題を解決するためになされたものであって、その目的は、デューティサイクル補正(DCC)を可能とする遅延固定ループにおいて、ロックの後、電源電圧(VDD)値の変化に応じて、DCCの立ち上がりクロック(Rising_CLK)及び立ち下がりクロック(Falling_CLK)の位相差が特定遅延以上となるときに遅延固定ループをリセットするようにし、遅延固定ループの動作上の問題を解決する遅延固定ループ装置を提供することである。
【課題を解決するための手段】
【0025】
上記課題を達成するために、本願は以下に示す遅延固定ループ装置及び半導体メモリ装置の発明を提供する。
【0026】
本願第1の発明は、第1クロックと第2クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、クロックのロック後の電源電圧の変動に応じて前記第1クロック及び第2クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部と、を備えることを特徴とする遅延固定ループ装置を提供するものである。
【0027】
本願第2の発明は、前記リセット制御部が、前記第1クロック及び前記第2クロックを受信して、位相差を感知する位相差感知手段と、前記デューティサイクル補償部のイネーブル信号と前記位相差感知手段から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、を備えたことを特徴とする前記第1の発明に記載の遅延固定ループ装置を提供するものである。
【0028】
本願第3の発明は、前記予定された遅延値が、前記遅延固定ループの固有のジッタ値より大きい値であることを特徴とする前記第2の発明に記載の遅延固定ループ装置を提供するものである。
【0029】
本願第4の発明は、前記位相差感知手段が、前記遅延固定ループの固有のジッタ値より大きい値で設定された前記予定された遅延値を有し、前記第2クロックを入力とする第1遅延器と、前記遅延固定ループ固有の振動値より大きい値で設定された前記予定された遅延値を有し、前記第1クロックを入力とする第2遅延器と、第1クロック及び前記第1遅延器の出力を入力として第1位相感知信号を生成する第1位相感知器と、第2クロック及び前記第2遅延器の出力を入力として第2位相感知信号を生成する第2位相感知器と、を備えたことを特徴とする前記第2の発明に記載の遅延固定ループ装置を提供するものである。
【0030】
本願第5の発明は、リセット信号発生手段が、前記第1位相感知器及び前記第2位相感知器の出力を受信する位相感知信号入力器と、前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、を備えたことを特徴とする前記第4の発明に記載の遅延固定ループ装置を提供するものである。
【0031】
本願第6の発明は、前記位相感知信号入力器が、前記第1位相感知器の出力信号を入力とする第1インバータと、前記第2位相感知器の出力信号を入力とする第2インバータと、前記第1インバータ及び前記第2インバータの出力を入力とするNANDゲートと、を備えたことを特徴とする前記第5の発明に記載の遅延固定ループ装置を提供するものである。
【0032】
本願第7の発明は、前記スイッチング器が、前記イネーブル信号を入力とする第3インバータと、前記第3インバータの出力をゲートで受信して、一方は電源電圧に接続されたPMOSトランジスタと、前記第3インバータの出力をゲートで受信して、一方は接地電源に接続された第1NMOSモストランジスタと、前記位相感知信号入力手段の出力をゲートで受信して、一方は前記PMOSトランジスタの他方に接続され、他方は前記第1NMOSモストランジスタの他方に接続された第2NMOSモストランジスタと、を備え、前記PMOSトランジスタと前記第1NMOSモストランジスタとの接続ノードが出力ノードとなることを特徴とする前記第5の発明に記載の遅延固定ループ装置を提供するものである。
【0033】
本願第8の発明は、前記ラッチ器が、前記スイッチング器の出力を入力として前記入力信号をラッチするインバータラッチと、前記インバータラッチの信号を反転させて前記リセット信号を出力する第4インバータと、を備えたことを特徴とする前記第5の発明に記載の遅延固定ループ装置を提供するものである。
【0034】
本願第9の発明は、前記リセットパルス発生手段が、前記リセット信号を入力として直列に接続された奇数の複数のインバータからなるインバータ端と、前記リセット信号と前記インバータ端との出力を入力とするNORゲートと、を備えたことを特徴とする前記第4の発明に記載の遅延固定ループ装置を提供するものである。
【0035】
本願第10の発明は、前記遅延固定ループが、前記第1クロックを生成する第1位相遅延/制御部と、前記第2クロックを生成する第2位相遅延/制御部と、を備え、前記リセット制御部が、前記第1及び第2位相遅延/制御部を制御して前記遅延固定ループをリセットすることを特徴とする前記第1の発明に記載の遅延固定ループ装置を提供するものである。
【0036】
本願第11の発明は、前記遅延固定ループが、前記第1クロックを生成する第1位相遅延/制御部と、前記第2クロックを生成する第2位相遅延/制御部と、を備え、前記リセットパルス信号が、前記第1及び第2位相遅延/制御部をリセットすることを特徴とする前記第2の発明に記載の遅延固定ループ装置を提供するものである。
【0037】
本願第12の発明は、前記遅延固定ループが、外部クロックをバッファリングして、第1内部クロック及び第2内部クロック及びレファレンスクロックを生成するクロックバッファ部と、前記クロックバッファ部から第1内部クロックを受信して前記第1クロックを出力する第1位相遅延/制御部と、前記クロックバッファ部から第2内部クロックを受信して前記第2クロックを出力する第2位相遅延/制御部と、前記第1クロックと第2クロックとを受信するDCC位相混合器と、前記第1クロックと第2クロックとを受信するダミーDCC位相混合器と、前記第1クロックと第2クロックとを受信するDCC位相比較器と、前記DCC位相比較器の出力に応じて前記DCC位相混合器及び前記ダミーDCC位相混合器を制御する混合器制御部と、前記DCC位相混合器の出力を受信する第1遅延レプリカモデル部と、前記第1遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第1位相遅延/制御部を制御する第1位相比較部と、前記ダミーDCC位相混合器の出力を受信する第2遅延レプリカモデル部と、前記第2遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第2位相遅延/制御部を制御する第2位相比較部と、を備えたことを特徴とする前記第1の発明に記載の遅延固定ループ装置を提供するものである。
【0038】
本願第13の発明は、外部クロックを遅延して、遅延されたクロックのデューティサイクル比を調整してDLL出力クロックを生成して読み出し命令に対応するデータの出力タイミングと外部クロックとを同期させる遅延固定ループと、遅延固定後、前記遅延されたクロックの位相を比較して遅延固定ループをリセットするリセット制御部と、を備えたことを特徴とする半導体メモリ装置を提供するものである。
【0039】
本願第14の発明は、前記リセット制御部が、前記第1クロックと前記第2クロックとを受信して位相差を感知する位相差感知手段と、デューティサイクル補償部のイネーブル信号と前記位相差感知部から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、を備えることを特徴とする前記第13の発明に記載の半導体メモリ装置を提供するものである。
【0040】
本願第15の発明は、前記予定された遅延値が、前記遅延固定ループ固有のジッタ値より大きい値であることを特徴とする前記第14の発明に記載の半導体メモリ装置を提供するものである。
【0041】
本願第16の発明は、前記位相差感知手段が、前記遅延固定ループ固有のジッタ値より大きい値として設定された前記予定された遅延値を有して前記第2クロックを入力とする第1遅延器、前記遅延固定ループの固有の振動値より大きい値として設定された前記予定された遅延値を有して前記第1クロックを入力とする第2遅延器と、第1クロックと前記第1遅延部との出力を入力として第1位相感知信号を生成する第1位相感知器と、第2クロックと前記第2遅延部との出力を入力として第2位相感知信号を生成する第2位相感知器と、を備えたことを特徴とする前記第14の発明に記載の半導体メモリ装置を提供するものである。
【0042】
本願第17の発明は、リセット信号発生手段が、前記第1位相感知器及び前記第2位相感知器の出力を受信する位相感知信号入力器と、前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、を備えたことを特徴とする前記第14の発明に記載の半導体メモリ装置を提供するものである。
【0043】
本願第18の発明は前記遅延固定ループが、外部信号の遅延量を制御して遅延クロックを生成する遅延固定ブロックと、前記遅延クロックのデューティサイクル比を制御するデューティサイクル補償部とを備えたことを特徴とする前記第13の発明に記載の半導体メモリ装置を提供するものである。
【0044】
本願第19の発明は前記デューティサイクル補償部が、前記第1クロックと第2クロックとを受信するDCC位相混合器と、前記第1クロックと第2クロックとを受信するダミーDCC位相混合器と、前記第1クロックと第2クロックとを受信するDCC位相比較器と、前記DCC位相比較器の出力に応じて前記DCC位相混合器と、前記ダミーDCC位相混合器を制御する混合器制御部と、を備えたことを特徴とする前記第18の発明に記載の半導体メモリ装置を提供するものである。
【0045】
本願第20の発明は前記遅延固定ブロックが、外部クロックをバッファリングして第1及び第2内部クロック、レファレンスクロックとを生成するクロックバッファ部と、前記クロックバッファ部から第1内部クロックを受信して前記第1クロックを出力する第1位相遅延/制御部と、前記クロックバッファ部から第2内部クロックを受信して前記第2クロックを出力する第2位相遅延/制御部と、前記デューティサイクル補償部の出力を受信する第1遅延レプリカモデル部と、前記第1遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較して前記第1位相遅延/制御部を制御する第1位相比較部と、前記デューティサイクル補償部の出力を受信する第2遅延レプリカモデル部と、前記第2遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第2位相遅延/制御部を制御する第2位相比較部とを備えたことを特徴とする前記第18の発明に記載の半導体メモリ装置を提供するものである。
【発明の効果】
【0046】
本発明は、デューティサイクル補正(DCC)を可能とするデュアルループ構造の遅延固定ループ(DLL)において、ロック後の電源電圧(VDD)の変動に応じて、DCCの2つの入力クロックの位相に特定遅延以上の差が生じた場合、DLLをリセットし、再びロック過程を行うことができる。
【発明を実施するための最良の形態】
【0047】
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
【0048】
図7は、本発明の実施形態に係るリセット制御部を有する遅延固定ループのブロック構成である。同図に示すように、本発明に係る遅延固定ループは、クロックのロック後、電源電圧の変動にしたがって、2つのDCC入力クロック(Rising_CLK、Falling_CLK)の位相差が予定された遅延値以上の場合、遅延固定ループをリセットする「リセット制御部」200をさらに備えている。具体的に、「リセット制御部」200は、「第1位相遅延/制御部」120及び「第2位相遅延/制御部」120′をリセット制御部200自身の出力であるリセットパルス信号(dll_reset_pulse)により制御して遅延固定ループをリセットする。
【0049】
その他の構成要素は、従来技術の構成要素と実質的に類似しており、これを簡単に説明すれば、遅延固定ループは、外部クロック(CLK,CLKB)をバッファリングして第1内部クロック(Clkin1)及び第2内部クロック(Clkin2)、レファレンスクロック(Ref_clk)を生成する「クロックバッファ部」100と、第1内部クロックを受信して立ち上がりクロック(Rising_CLK)を出力する「第1位相遅延/制御部」120と、第2内部クロックを受信して立ち下がりクロック(Faling_CLK)を出力する「第2位相遅延/制御部」120′と、立ち上がりクロックと立ち下がりクロックとを受信する「DCC位相混合器」140と、立ち上がりクロックと立ち下がりクロックとを受信する「ダミーDCC位相混合器」150と、立ち上がりクロックと立ち下がりクロックとを受信する「DCC位相比較器」170と、DCC位相比較器170の出力に応じてDCC位相混合器140及びダミーDCC位相混合器150を制御する「混合器制御部」160と、DCC位相混合器140の出力を受信する「第1遅延レプリカモデル部」130と、第1遅延レプリカモデル部130の出力(fb)とレファレンスクロックとを受信して位相比較して第1位相遅延/制御部120を制御する「第1位相比較部」110と、ダミーDCC位相混合器150の出力を受信する「第2遅延レプリカモデル部」130′と、第2遅延レプリカモデル部130′の出力(fb2)とレファレンスクロックとを受信して位相比較し、第2位相遅延/制御部120′を制御する「第2位相比較部」110′とを備える。
【0050】
図8は、リセット制御部200の細部ブロック構成図である。同図に示すように、リセット制御部200は、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)とを入力信号とし、位相差を感知する「位相差感知手段」210と、DCCイネーブル信号(DCC_enb)と前記位相差感知手段210とから出力される信号(coarse_dcc、coarse_reverse)を受信して、リセット信号(dll_reset)を発生する「リセット信号発生手段」220、及びリセット信号を受信してリセットパルス信号(dll_reset_pulse)を生成する「リセットパルス発生手段」230を備える。
【0051】
図9は、電源電圧VDDの変動による遅延固定ループの誤作動を解決する位相差感知手段210の細部の構成及び動作タイミングチャートである。位相差感知手段210は、遅延固定ループ固有のジッタ値よりも大きい値で設定された遅延値を有し、立ち下がりクロック(Falling_CLK)を入力とする「第1遅延器」212、同じく遅延固定ループの固有のジッタ値よりも大きい値で設定された遅延値を有し、立ち上がりクロック(Rising_CLK)を入力とする「第2遅延器」214、立ち上がりクロックと第1遅延器212の出力(Falling_CLK_D)とを入力として第1位相感知信号(coarse_dcc)を生成する「第1位相感知器」216、立ち下がりクロックと第2遅延器214の出力(Rising_CLK_D)を入力として第2位相感知信号(coarse_reverse)を生成する「第2位相感知器」218を備える。
【0052】
「第1遅延器」212及び「第2遅延器」214は、遅延固定ループ固有のジッタ(intrinsic jitte)値よりも大きい値でなければならない。なぜなら、遅延固定ループ固有のジッタ値によって、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)との整列(align)程度が、ある程度変わる可能性もあるからである。
【0053】
「第1位相感知器」216は、立ち上がりクロック(Rising_CLK)の立ち上がりエッジにおいて、立ち下がりクロック(Falling_CLK)が任意の遅延を経た立ち下がりクロック(Falling_CLK_D)の状態をサンプリングする回路である。
【0054】
「第2位相感知器」218は、立ち下がりクロック(Falling_CLK)の立ち上がりエッジにおいて、立ち上がりクロック(Rising_CLK)が任意の遅延を経た立ち上がりクロック(Rising_CLK_D)の状態をサンプリングする回路である。
【0055】
位相差感知手段210の全体的な動作は次の通りである。立ち上がりクロック(Rising_CLK)が立ち下がりクロック(Falling_CLK)より先んじている場合は、第1位相感知器216は、論理ロー(ロジック low)値を出力するはずである。このとき、立ち下がりクロックにおいて、立ち上がりクロックの状態をサンプリングすると、その値は、論理ハイ(ロジック high)値であるだろう。しかし、第2位相感知器218において、立ち上がりクロックが第2遅延器214で任意の遅延を経るようにした後にも、立ち下がりクロックにおいて、論理ハイ値の場合は、立ち上がりクロック及び立ち下がりクロックの立ち上がりエッジの位相差は、任意の遅延以上ということを意味する。このとき、第1位相感知器216からは、当然、論理ロー値が出力されるはずである。逆に、立ち下がりクロックが立ち上がりクロックより先んじている場合、第2位相感知器218は、論理ロー値を出力するはずである。このとき、立ち上がりクロックにおいて、立ち下がりクロックの状態をサンプリングすると、その値は、論理ハイ値であるだろう。しかし、第1位相感知器216において、立ち下がりクロックが任意の遅延を経るようにした後にも、立ち上がりクロックにおいて、論理ハイ値であれば、立ち上がりクロックと立ち下がりクロックとの立ち上がりエッジの位相差は、任意の遅延以上であることを意味する。このときも、第2位相感知器218の出力信号は、当然論理ロー値になるはずである。即ち、ロック後、第1位相差感知信号(coarse_dcc)と第2位相差感知信号(coarse_reverse)のうち、いずれかが論理ハイ値であれば、遅延固定ループをリセットさせるものである。
【0056】
図10は、「リセット信号発生手段」220の実施のための回路図である。
【0057】
「リセット信号発生手段」220は、この図で示すように、図9の第1位相感知器216及び第2位相感知器218の出力である第1位相差感知信号(coarse_dcc)と、第2位相差感知信号(coarse_reverse)とを受信する「位相感知信号入力器」222、位相感知信号入力器222の出力に応答してDCCイネーブル信号(DCC_enb)をスイッチング伝達する「スイッチング器」224、スイッチング器224の出力を受信し、ラッチしてリセット信号(dll_reset)を出力する「ラッチ器」226からなる。
【0058】
「位相感知信号入力器」222は、第1位相感知器216の出力信号を入力とする第1インバータ(IV1)、第2位相感知器218の出力信号を入力とする第2インバータ(IV2)、第1インバータ及び第2インバータの出力を入力をするNANDゲート(ND1)からなる。
【0059】
「スイッチング器」224は、DCCイネーブル信号(DCC_enb)を入力とする第3インバータ(IV3)、一方が電源電圧(VDD)に接続されたPMOSトランジスタ(MP)、一方が接地電源に接続された第1NMOSモストランジスタ(MN1)、一方が前記PMOSトランジスタの他方に接続され、他方が前記第1NMOSモストランジスタの他方に接続された第2NMOSモストランジスタ(MN2)を備える。PMOSトランジスタと第1NMOSモストランジスタは、いずれも第3インバータの出力をゲートで受信する。また、第2NMOSモストランジスタは位相感知信号入力器222の出力をゲートで受信する。前記PMOSトランジスタと前記第1NMOSモストランジスタとの接続ノードがスイッチング器224の出力ノードとなる。
【0060】
「ラッチ器」226は、スイッチング器224の出力をラッチするインバータラッチ(LT)、前記インバータラッチの出力を反転させてリセット信号(dll_reset)を出力する第4インバータ(IV4)を備える。
【0061】
上記の構成されたリセット信号発生手段220の動作は次の通りである。DCCイネーブル信号(DCC_enb)は、ロックされると論理ハイ値から論理ロー値に遷移(transition)する。第1位相感知器の出力信号(coarse_dcc)と第2位相感知器の出力信号(coarse_reverse)のうち、いずれかが、論理ハイ値から論理ロー値になると、前記第1位相感知器の出力信号と第2位相感知器の出力信号のそれぞれが位相感知信号入力器222の第1インバータ(IV1)及び2インバータ(IV2)を経た後、NANDゲート(ND1)に入力され、その出力値が論理ハイ値になり、リセット信号は、論理ハイ値から論理ロー値に遷移することになる。
【0062】
図11は、「リセットパルス発生手段」230を実施するための回路図である。同図に示すように、リセット信号(dll_reset)を入力とする直列接続された奇数個の第5インバータ(IV5)、前記リセット信号と第5インバータの出力を入力とするNORゲート(NR1)からなり、リセットパルス信号(dll_reset_pulse)を出力する。このため、DLLは再びリセットされ、再ロックを行うことができる。
【0063】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【0064】
【図1】従来のDCCが可能とするデュアルループ構造の遅延固定ループのブロック図
【図2】従来の遅延固定ループのDCC位相混合器の回路図
【図3】DCC作動に係る信号タイミング図
【図4】電源電圧の低減に応じて立ち上がりクロックと立ち下がりクロックとの位相差が発生することを示すシミュレーションタイミングチャート
【図5】電源電圧の変動に係る立ち上がりクロックと立ち下がりクロックとの位相差を示すタイミング図
【図6】立ち上がりクロックと立ち下がりクロックとの位相差によって発生するDCCの出力の変形を示すシミュレーションタイミングチャート
【図7】本発明の実施形態によってリセット制御部を有する遅延固定ループのブロック構成図
【図8】本発明の実施形態に係るリセット制御部の細部ブロック構成図
【図9】図8の位相差感知手段の細部構成図及びその動作タイミング図
【図10】図8のリセット信号発生手段の実施回路図
【図11】図8のリセットパルス発生手段の実施回路図
【符号の説明】
【0065】
100 :クロックバッファ部
110 :第1位相比較部
110’:第2位相比較部
120 :第1位相遅延/制御部
120’:第2位相遅延/制御部
130 :第1遅延レプリカモデル部
130’:第2遅延レプリカモデル部
140 :DCC位相混合器
150 :ダミーDCC位相混合器
160 :混合器制御部
170 :DCC位相比較器
200 :リセット制御部
【技術分野】
【0001】
本発明は、半導体装置(例えばメモリ装置)やコンピュータシステムに用いられる遅延固定ループに関し、特にデューティサイクル補償機能を有する遅延固定ループ(DLL)に関する。
【背景技術】
【0002】
DDR SDRAM(Double Data Rate Synchronous DRAM)のような同期式半導体メモリ装置は、メモリコントローラのような外部装置から入力される外部クロック信号に同期し、固定された内部クロック信号を利用して外部の装置と共にデータの伝送を行う。これは、メモリとメモリコントローラとの間の安定したデータの伝送のため、基準クロック信号とデータとの間の時間的な同期が非常に重要なためである。即ち、データの安定した伝送のためには、データを伝送する各構成要素において、クロックからデータがバスに載せられる時間を逆補償してデータをクロックのエッジ(edge)、又は、中心に正確に位置させなければならない。
【0003】
このような役割を行なうために同期式半導体装置は、クロック同期回路を備えている。例えば、代表的なクロック同期回路として、位相固定ループ(PLL:Phase Locked Loop)と遅延固定ループ(DLL)がある。外部クロック信号の周波数と内部クロック信号の周波数とが互いに異なる場合には、周波数逓倍機能を採用しなければならないことから主に位相固定ループ(PLL)が用いられる。そして、外部クロック信号の周波数と内部クロック信号の周波数とが同じ場合には、主に遅延固定ループ(DLL)が用いられる。
【0004】
遅延固定ループ(DLL)は、出力されるクロック信号が、半導体メモリ装置の内部データ出力端まで伝達される過程で発生するクロック遅延成分を補償して内部クロック信号を生成することによって、最終データの入出力に用いられるクロック信号を外部クロック信号に同期するように機能する。通常、遅延固定ループは、位相固定ループ回路に比べて雑音が少なく、小さな面積で実現できるという長所がある。そのため同期式半導体メモリ装置においては、同期回路として遅延固定ループが用いられる。最近ではレジスタを備えたレジスタ制御型遅延固定ループ(Register Controlled DLL)が最も広く用いられている。当該レジスタ制御型遅延固定ループは、電源遮断のときレジスタに固定遅延値を保存し、再び電源が印加されると当該保存されていた固定遅延値をロードしてクロック固定に用いることによってクロック固定にかかる最初時間を低減することができる。
【0005】
一方、素子の動作速度が速くなるにつれて入力されるクロック自体に歪みが発生し、クロックのデューティが外れる現象が頻繁に起きる。このように、クロックのデューティが外れた状態での遅延固定ループは、誤動作を起こす可能性が高く、遅延固定ループのクロックもまたデューティに問題が発生し、素子の性能の低下を誘発するという問題があった。また、遅延固定ループ自体においてもクロックのデューティが歪む可能性があり、クロックの正確なデューティの確保(50:50)が重要なイシューとなっている。
【0006】
半導体メモリ出力データの有効データ領域を最大に保障するためには、半導体メモリに用いられる内部クロックが対称的に、即ち、内部クロックのデューティが50:50で、保障される必要がある。しかし、入力される外部クロックが非対称的であったり、又は、半導体メモリ自体の内部特性によってデューティ比率が変わって内部クロックが非対称的になる可能性がある。このような非対称的な内部クロックのデューティを50:50の割合に補正するのがデューティサイクル補正(DCC)である。
【0007】
図1は、デューティサイクル補正(DCC)を可能とする従来のデュアルループ構造の遅延固定ループ(DLL)のブロック構成図である。図1に示すように、DCCを可能とする遅延固定ループは、大きく分けてクロックバッファ部10、第1位相比較部20及び第2位相比較部20′、第1位相遅延/制御部40、第2位相遅延/制御部40′、第1遅延レプリカモデル部30及び第2遅延レプリカモデル部30′、位相遅延/制御部を経た両クロックを混合するDCC位相混合器50、DCC位相混合器50と同じ構造を有するダミーDCC位相混合器60、混合器制御部70、そして、DCC位相比較器80からなる。
【0008】
「クロックバッファ部」10は、外部クロック(CLK、CLKB)を受信してバッファリングし、第1内部クロック信号(Clkin1)、及び第2内部クロック信号(Clkin2)、レファレンスクロック(Ref_clk)を生成する装置である。
【0009】
「第1位相比較部」20及び「第2位相比較部」20′は、遅延固定ループの入力クロックと出力クロックの位相とを比較し、両クロックの位相差を検出する装置である。即ち、レファレンスクロック(Ref_clk)及び遅延固定ループの内部回路を経てフィードバックされるフィードバック信号(fb、fb2)の位相を比較し、この比較した結果を基に第1位相遅延/制御部40及び第2位相遅延/制御部40′を制御することになる。
【0010】
「第1位相遅延/制御部」40及び「第2位相遅延/制御部」40′は、第1位相比較部20及び第2位相比較部20′の出力に応じて遅延程度を制御して第1内部クロック信号(Clkin1)及び第2内部クロック信号(Clkin2)を遅延させる回路である。
【0011】
「第1遅延レプリカモデル部」30及び「第2遅延レプリカモデル部」30′は、チップ外部のクロックが入って位相遅延/制御部の前までの、そして位相遅延/制御部の出力クロックがチップ外部に出るまでの遅延要素をモデリングしておくものである。
【0012】
「DCC位相混合器」50は、第1位相遅延/制御部40及び第2位相遅延/制御部40′を経た2つのクロックを混合し、デューティが50%のクロックを正確に生成する。
【0013】
「ダミーDCC位相混合器」60は、DCC位相混合器50と同じ構造であり、また、デューティが50%のクロックを生成している。
【0014】
「混合器制御部」70は、DCC位相混合器50及びダミーDCC位相混合器60を制御する。
【0015】
「DCC位相比較器」80は、第1位相遅延/制御部40の出力である立ち上がりクロック(Rising_CLK)、及び第2位相遅延/制御部40′の出力である立ち下がりクロック(Falling_CLK)の各立ち下がりエッジを比較して、どちらのエッジに、ウェイト(weight:2つの入力信号のうち、より先にある位相に接続するインバータのサイズをさらに大きくするということを意味する)をさらに与えるべきなのかを判断する。
【0016】
以下、デューティサイクル補正(DCC)を可能とする従来の遅延固定ループの全体的な動作を簡単に説明すれば、次のとおりである。クロックバッファ部10において、外部から印加される外部クロック(CLK、CLKB)を利用して第1内部クロック信号(Clkin1)、及び第2内部クロック信号(Clkin2)が生成される。この内部クロック信号は、2つの遅延ライン(図1の40、40′を参照)をそれぞれ経ることになる。各遅延ラインを経たクロック(Rising_CLK、Falling_CLK)は、デューティサイクル補正が行なわれ、その後、第1遅延レプリカモデル部30及び第2遅延レプリカモデル部30′をそれぞれ経た後、フィードバックされ、第1位相比較部20及び第2位相比較部20′にそれぞれ入力される。フィードバックされたクロック(fb、fb2)と、レファレンスクロック(Ref_clk)の立ち上がりエッジが一致すれば、遅延固定ループはロック状態となる。
【0017】
ここで、2つの遅延ラインである第1位相遅延/制御部40及び第2位相遅延/制御部40′には同じクロックが入力される。ただし、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)とのデューティ比率が互いに正反対になるように、第2位相遅延/制御部40′の出力は反転(inversion)されるようになっている。図1に示す第2位相遅延/制御部40′の出力端に接続しているインバータは対称化のためのものであり、デューティの比率が互いに正反対になるように生成する。例えば、実際の回路においては、第2位相遅延/制御部40′の出力端には、インバータ3端を接続しており、第1位相遅延/制御部40の出力端にはインバータ2端を接続しているように構成されている。
【0018】
初期には、DCC位相混合器50が立ち上がりクロック(Rising_CLK)をバイパス(bypass)し、フィードバッククロック(fb)及びレファレンスクロック(Ref_clk)が整列できるようにセットされる。第2位相遅延/制御部40′においても、これとは独立的にロックが発生するように、立ち上がりクロックが通るパスと同じ遅延を得るために、ダミーDCC位相混合器60をバイパスした後、第2遅延レプリカモデル部30′を経て、第2位相比較器20′へと印加され、第2フィードバック信号(fb2)がレファレンスクロックと整列され、ロックされるようにセットされる。
【0019】
図2は、従来の遅延固定ループのDCC位相混合器の回路図である。DCC位相混合器は、公知の技術として当業者に広く知られているため、具体的な説明は省略する。
【0020】
図3は、デューティサイクル補正(DCC)作動に係る信号タイミング図である。同図に示すように、2つのループで、全てのクロックのロック過程が終了すると、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)とは、互いの立ち上がりエッジが一致する反面、それらのデューティ比率は正反対となる。このときDCC位相混合器において、立ち上がりクロック及び立ち下がりクロックの立ち上がり及び立ち下がりエッジに対し、位相混合動作が進むと、正確に50%のデューティを有するクロック信号を得ることができる。以上のようにして遅延固定ループは位相を分割(split)して、クロックの立ち上がりによって立ち上がりクロックと立ち下がりエッジとに立ち上がりするクロック(Falling_CLK)を生成することになる。
【0021】
上述したように、2つのループは、独立的なロック過程を経るため、第1内部クロック(Clkin1)が経る遅延固定ループのユニット遅延量と、第2内部クロック(Clkin2)が経る遅延固定ループのユニット遅延量とが異なる。例えば、デューティ50%の第1内部クロックが一つのユニット遅延も経ずにロックになったとすれば、第2内部クロックは、tCK/2程度のユニット遅延を経ることによって、立ち上がりエッジが一致してロックされる。このとき、例として電源電圧(VDD)が低くなる場合を考えてみる。第1内部クロック及び第2内部クロックが経たユニット遅延の端の数の差が同じであるとしても、遅延量は高電源電圧(high Vdd)よりも低電源電圧(low Vdd)のときに大きくなるため、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)との位相差は大きくなる。
【0022】
図4は、電源電圧(VDD)の低減に応じる立ち上がりクロック(Rising_CLK)及び立ち下がりクロック(Falling_CLK)のタイミング図であり、図5は、電源電圧(VDD)の変動に応じる立ち上がりクロック(Rising_CLK)及び立ち下がりクロック(Falling_CLK)のタイミング図である。図4及び図5に示すように、電源電圧が変化するにつれて、立ち上がりクロック及び立ち下がりクロックの立ち上がりエッジの位相差が生じることが分かる。しかしながら、ロックの後には、フィードバッククロック(fb)の位相に応じて、遅延ラインを全て一斉にプッシュ(push)又はプール(pull)するため、電源電圧変動に応じて(td)の分の位相が変動された立ち上がりクロック及び立ち下がりクロックの位相は、これ以上狭められなくなるという問題がある。
【0023】
図6は、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)との位相差によって発生するデューティサイクル補正(DCC)の出力タイミングチャートを示す。同図に示すように、td値がtCK/2になる場合、DCCの出力はこれ以上トグルしない場合もある。したがって、ロックの後、電源電圧(VDD)が大きく変動した場合、DCCの立ち上がりクロック及び立ち下がりクロックの位相が、DCC能力の限界から離れた分、整列が乱れると、DCCの性能が落ちるという問題がある。
【特許文献1】特開2000−278120
【発明の開示】
【発明が解決しようとする課題】
【0024】
本発明は、従来技術の問題を解決するためになされたものであって、その目的は、デューティサイクル補正(DCC)を可能とする遅延固定ループにおいて、ロックの後、電源電圧(VDD)値の変化に応じて、DCCの立ち上がりクロック(Rising_CLK)及び立ち下がりクロック(Falling_CLK)の位相差が特定遅延以上となるときに遅延固定ループをリセットするようにし、遅延固定ループの動作上の問題を解決する遅延固定ループ装置を提供することである。
【課題を解決するための手段】
【0025】
上記課題を達成するために、本願は以下に示す遅延固定ループ装置及び半導体メモリ装置の発明を提供する。
【0026】
本願第1の発明は、第1クロックと第2クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、クロックのロック後の電源電圧の変動に応じて前記第1クロック及び第2クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部と、を備えることを特徴とする遅延固定ループ装置を提供するものである。
【0027】
本願第2の発明は、前記リセット制御部が、前記第1クロック及び前記第2クロックを受信して、位相差を感知する位相差感知手段と、前記デューティサイクル補償部のイネーブル信号と前記位相差感知手段から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、を備えたことを特徴とする前記第1の発明に記載の遅延固定ループ装置を提供するものである。
【0028】
本願第3の発明は、前記予定された遅延値が、前記遅延固定ループの固有のジッタ値より大きい値であることを特徴とする前記第2の発明に記載の遅延固定ループ装置を提供するものである。
【0029】
本願第4の発明は、前記位相差感知手段が、前記遅延固定ループの固有のジッタ値より大きい値で設定された前記予定された遅延値を有し、前記第2クロックを入力とする第1遅延器と、前記遅延固定ループ固有の振動値より大きい値で設定された前記予定された遅延値を有し、前記第1クロックを入力とする第2遅延器と、第1クロック及び前記第1遅延器の出力を入力として第1位相感知信号を生成する第1位相感知器と、第2クロック及び前記第2遅延器の出力を入力として第2位相感知信号を生成する第2位相感知器と、を備えたことを特徴とする前記第2の発明に記載の遅延固定ループ装置を提供するものである。
【0030】
本願第5の発明は、リセット信号発生手段が、前記第1位相感知器及び前記第2位相感知器の出力を受信する位相感知信号入力器と、前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、を備えたことを特徴とする前記第4の発明に記載の遅延固定ループ装置を提供するものである。
【0031】
本願第6の発明は、前記位相感知信号入力器が、前記第1位相感知器の出力信号を入力とする第1インバータと、前記第2位相感知器の出力信号を入力とする第2インバータと、前記第1インバータ及び前記第2インバータの出力を入力とするNANDゲートと、を備えたことを特徴とする前記第5の発明に記載の遅延固定ループ装置を提供するものである。
【0032】
本願第7の発明は、前記スイッチング器が、前記イネーブル信号を入力とする第3インバータと、前記第3インバータの出力をゲートで受信して、一方は電源電圧に接続されたPMOSトランジスタと、前記第3インバータの出力をゲートで受信して、一方は接地電源に接続された第1NMOSモストランジスタと、前記位相感知信号入力手段の出力をゲートで受信して、一方は前記PMOSトランジスタの他方に接続され、他方は前記第1NMOSモストランジスタの他方に接続された第2NMOSモストランジスタと、を備え、前記PMOSトランジスタと前記第1NMOSモストランジスタとの接続ノードが出力ノードとなることを特徴とする前記第5の発明に記載の遅延固定ループ装置を提供するものである。
【0033】
本願第8の発明は、前記ラッチ器が、前記スイッチング器の出力を入力として前記入力信号をラッチするインバータラッチと、前記インバータラッチの信号を反転させて前記リセット信号を出力する第4インバータと、を備えたことを特徴とする前記第5の発明に記載の遅延固定ループ装置を提供するものである。
【0034】
本願第9の発明は、前記リセットパルス発生手段が、前記リセット信号を入力として直列に接続された奇数の複数のインバータからなるインバータ端と、前記リセット信号と前記インバータ端との出力を入力とするNORゲートと、を備えたことを特徴とする前記第4の発明に記載の遅延固定ループ装置を提供するものである。
【0035】
本願第10の発明は、前記遅延固定ループが、前記第1クロックを生成する第1位相遅延/制御部と、前記第2クロックを生成する第2位相遅延/制御部と、を備え、前記リセット制御部が、前記第1及び第2位相遅延/制御部を制御して前記遅延固定ループをリセットすることを特徴とする前記第1の発明に記載の遅延固定ループ装置を提供するものである。
【0036】
本願第11の発明は、前記遅延固定ループが、前記第1クロックを生成する第1位相遅延/制御部と、前記第2クロックを生成する第2位相遅延/制御部と、を備え、前記リセットパルス信号が、前記第1及び第2位相遅延/制御部をリセットすることを特徴とする前記第2の発明に記載の遅延固定ループ装置を提供するものである。
【0037】
本願第12の発明は、前記遅延固定ループが、外部クロックをバッファリングして、第1内部クロック及び第2内部クロック及びレファレンスクロックを生成するクロックバッファ部と、前記クロックバッファ部から第1内部クロックを受信して前記第1クロックを出力する第1位相遅延/制御部と、前記クロックバッファ部から第2内部クロックを受信して前記第2クロックを出力する第2位相遅延/制御部と、前記第1クロックと第2クロックとを受信するDCC位相混合器と、前記第1クロックと第2クロックとを受信するダミーDCC位相混合器と、前記第1クロックと第2クロックとを受信するDCC位相比較器と、前記DCC位相比較器の出力に応じて前記DCC位相混合器及び前記ダミーDCC位相混合器を制御する混合器制御部と、前記DCC位相混合器の出力を受信する第1遅延レプリカモデル部と、前記第1遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第1位相遅延/制御部を制御する第1位相比較部と、前記ダミーDCC位相混合器の出力を受信する第2遅延レプリカモデル部と、前記第2遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第2位相遅延/制御部を制御する第2位相比較部と、を備えたことを特徴とする前記第1の発明に記載の遅延固定ループ装置を提供するものである。
【0038】
本願第13の発明は、外部クロックを遅延して、遅延されたクロックのデューティサイクル比を調整してDLL出力クロックを生成して読み出し命令に対応するデータの出力タイミングと外部クロックとを同期させる遅延固定ループと、遅延固定後、前記遅延されたクロックの位相を比較して遅延固定ループをリセットするリセット制御部と、を備えたことを特徴とする半導体メモリ装置を提供するものである。
【0039】
本願第14の発明は、前記リセット制御部が、前記第1クロックと前記第2クロックとを受信して位相差を感知する位相差感知手段と、デューティサイクル補償部のイネーブル信号と前記位相差感知部から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、を備えることを特徴とする前記第13の発明に記載の半導体メモリ装置を提供するものである。
【0040】
本願第15の発明は、前記予定された遅延値が、前記遅延固定ループ固有のジッタ値より大きい値であることを特徴とする前記第14の発明に記載の半導体メモリ装置を提供するものである。
【0041】
本願第16の発明は、前記位相差感知手段が、前記遅延固定ループ固有のジッタ値より大きい値として設定された前記予定された遅延値を有して前記第2クロックを入力とする第1遅延器、前記遅延固定ループの固有の振動値より大きい値として設定された前記予定された遅延値を有して前記第1クロックを入力とする第2遅延器と、第1クロックと前記第1遅延部との出力を入力として第1位相感知信号を生成する第1位相感知器と、第2クロックと前記第2遅延部との出力を入力として第2位相感知信号を生成する第2位相感知器と、を備えたことを特徴とする前記第14の発明に記載の半導体メモリ装置を提供するものである。
【0042】
本願第17の発明は、リセット信号発生手段が、前記第1位相感知器及び前記第2位相感知器の出力を受信する位相感知信号入力器と、前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、を備えたことを特徴とする前記第14の発明に記載の半導体メモリ装置を提供するものである。
【0043】
本願第18の発明は前記遅延固定ループが、外部信号の遅延量を制御して遅延クロックを生成する遅延固定ブロックと、前記遅延クロックのデューティサイクル比を制御するデューティサイクル補償部とを備えたことを特徴とする前記第13の発明に記載の半導体メモリ装置を提供するものである。
【0044】
本願第19の発明は前記デューティサイクル補償部が、前記第1クロックと第2クロックとを受信するDCC位相混合器と、前記第1クロックと第2クロックとを受信するダミーDCC位相混合器と、前記第1クロックと第2クロックとを受信するDCC位相比較器と、前記DCC位相比較器の出力に応じて前記DCC位相混合器と、前記ダミーDCC位相混合器を制御する混合器制御部と、を備えたことを特徴とする前記第18の発明に記載の半導体メモリ装置を提供するものである。
【0045】
本願第20の発明は前記遅延固定ブロックが、外部クロックをバッファリングして第1及び第2内部クロック、レファレンスクロックとを生成するクロックバッファ部と、前記クロックバッファ部から第1内部クロックを受信して前記第1クロックを出力する第1位相遅延/制御部と、前記クロックバッファ部から第2内部クロックを受信して前記第2クロックを出力する第2位相遅延/制御部と、前記デューティサイクル補償部の出力を受信する第1遅延レプリカモデル部と、前記第1遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較して前記第1位相遅延/制御部を制御する第1位相比較部と、前記デューティサイクル補償部の出力を受信する第2遅延レプリカモデル部と、前記第2遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第2位相遅延/制御部を制御する第2位相比較部とを備えたことを特徴とする前記第18の発明に記載の半導体メモリ装置を提供するものである。
【発明の効果】
【0046】
本発明は、デューティサイクル補正(DCC)を可能とするデュアルループ構造の遅延固定ループ(DLL)において、ロック後の電源電圧(VDD)の変動に応じて、DCCの2つの入力クロックの位相に特定遅延以上の差が生じた場合、DLLをリセットし、再びロック過程を行うことができる。
【発明を実施するための最良の形態】
【0047】
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
【0048】
図7は、本発明の実施形態に係るリセット制御部を有する遅延固定ループのブロック構成である。同図に示すように、本発明に係る遅延固定ループは、クロックのロック後、電源電圧の変動にしたがって、2つのDCC入力クロック(Rising_CLK、Falling_CLK)の位相差が予定された遅延値以上の場合、遅延固定ループをリセットする「リセット制御部」200をさらに備えている。具体的に、「リセット制御部」200は、「第1位相遅延/制御部」120及び「第2位相遅延/制御部」120′をリセット制御部200自身の出力であるリセットパルス信号(dll_reset_pulse)により制御して遅延固定ループをリセットする。
【0049】
その他の構成要素は、従来技術の構成要素と実質的に類似しており、これを簡単に説明すれば、遅延固定ループは、外部クロック(CLK,CLKB)をバッファリングして第1内部クロック(Clkin1)及び第2内部クロック(Clkin2)、レファレンスクロック(Ref_clk)を生成する「クロックバッファ部」100と、第1内部クロックを受信して立ち上がりクロック(Rising_CLK)を出力する「第1位相遅延/制御部」120と、第2内部クロックを受信して立ち下がりクロック(Faling_CLK)を出力する「第2位相遅延/制御部」120′と、立ち上がりクロックと立ち下がりクロックとを受信する「DCC位相混合器」140と、立ち上がりクロックと立ち下がりクロックとを受信する「ダミーDCC位相混合器」150と、立ち上がりクロックと立ち下がりクロックとを受信する「DCC位相比較器」170と、DCC位相比較器170の出力に応じてDCC位相混合器140及びダミーDCC位相混合器150を制御する「混合器制御部」160と、DCC位相混合器140の出力を受信する「第1遅延レプリカモデル部」130と、第1遅延レプリカモデル部130の出力(fb)とレファレンスクロックとを受信して位相比較して第1位相遅延/制御部120を制御する「第1位相比較部」110と、ダミーDCC位相混合器150の出力を受信する「第2遅延レプリカモデル部」130′と、第2遅延レプリカモデル部130′の出力(fb2)とレファレンスクロックとを受信して位相比較し、第2位相遅延/制御部120′を制御する「第2位相比較部」110′とを備える。
【0050】
図8は、リセット制御部200の細部ブロック構成図である。同図に示すように、リセット制御部200は、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)とを入力信号とし、位相差を感知する「位相差感知手段」210と、DCCイネーブル信号(DCC_enb)と前記位相差感知手段210とから出力される信号(coarse_dcc、coarse_reverse)を受信して、リセット信号(dll_reset)を発生する「リセット信号発生手段」220、及びリセット信号を受信してリセットパルス信号(dll_reset_pulse)を生成する「リセットパルス発生手段」230を備える。
【0051】
図9は、電源電圧VDDの変動による遅延固定ループの誤作動を解決する位相差感知手段210の細部の構成及び動作タイミングチャートである。位相差感知手段210は、遅延固定ループ固有のジッタ値よりも大きい値で設定された遅延値を有し、立ち下がりクロック(Falling_CLK)を入力とする「第1遅延器」212、同じく遅延固定ループの固有のジッタ値よりも大きい値で設定された遅延値を有し、立ち上がりクロック(Rising_CLK)を入力とする「第2遅延器」214、立ち上がりクロックと第1遅延器212の出力(Falling_CLK_D)とを入力として第1位相感知信号(coarse_dcc)を生成する「第1位相感知器」216、立ち下がりクロックと第2遅延器214の出力(Rising_CLK_D)を入力として第2位相感知信号(coarse_reverse)を生成する「第2位相感知器」218を備える。
【0052】
「第1遅延器」212及び「第2遅延器」214は、遅延固定ループ固有のジッタ(intrinsic jitte)値よりも大きい値でなければならない。なぜなら、遅延固定ループ固有のジッタ値によって、立ち上がりクロック(Rising_CLK)と立ち下がりクロック(Falling_CLK)との整列(align)程度が、ある程度変わる可能性もあるからである。
【0053】
「第1位相感知器」216は、立ち上がりクロック(Rising_CLK)の立ち上がりエッジにおいて、立ち下がりクロック(Falling_CLK)が任意の遅延を経た立ち下がりクロック(Falling_CLK_D)の状態をサンプリングする回路である。
【0054】
「第2位相感知器」218は、立ち下がりクロック(Falling_CLK)の立ち上がりエッジにおいて、立ち上がりクロック(Rising_CLK)が任意の遅延を経た立ち上がりクロック(Rising_CLK_D)の状態をサンプリングする回路である。
【0055】
位相差感知手段210の全体的な動作は次の通りである。立ち上がりクロック(Rising_CLK)が立ち下がりクロック(Falling_CLK)より先んじている場合は、第1位相感知器216は、論理ロー(ロジック low)値を出力するはずである。このとき、立ち下がりクロックにおいて、立ち上がりクロックの状態をサンプリングすると、その値は、論理ハイ(ロジック high)値であるだろう。しかし、第2位相感知器218において、立ち上がりクロックが第2遅延器214で任意の遅延を経るようにした後にも、立ち下がりクロックにおいて、論理ハイ値の場合は、立ち上がりクロック及び立ち下がりクロックの立ち上がりエッジの位相差は、任意の遅延以上ということを意味する。このとき、第1位相感知器216からは、当然、論理ロー値が出力されるはずである。逆に、立ち下がりクロックが立ち上がりクロックより先んじている場合、第2位相感知器218は、論理ロー値を出力するはずである。このとき、立ち上がりクロックにおいて、立ち下がりクロックの状態をサンプリングすると、その値は、論理ハイ値であるだろう。しかし、第1位相感知器216において、立ち下がりクロックが任意の遅延を経るようにした後にも、立ち上がりクロックにおいて、論理ハイ値であれば、立ち上がりクロックと立ち下がりクロックとの立ち上がりエッジの位相差は、任意の遅延以上であることを意味する。このときも、第2位相感知器218の出力信号は、当然論理ロー値になるはずである。即ち、ロック後、第1位相差感知信号(coarse_dcc)と第2位相差感知信号(coarse_reverse)のうち、いずれかが論理ハイ値であれば、遅延固定ループをリセットさせるものである。
【0056】
図10は、「リセット信号発生手段」220の実施のための回路図である。
【0057】
「リセット信号発生手段」220は、この図で示すように、図9の第1位相感知器216及び第2位相感知器218の出力である第1位相差感知信号(coarse_dcc)と、第2位相差感知信号(coarse_reverse)とを受信する「位相感知信号入力器」222、位相感知信号入力器222の出力に応答してDCCイネーブル信号(DCC_enb)をスイッチング伝達する「スイッチング器」224、スイッチング器224の出力を受信し、ラッチしてリセット信号(dll_reset)を出力する「ラッチ器」226からなる。
【0058】
「位相感知信号入力器」222は、第1位相感知器216の出力信号を入力とする第1インバータ(IV1)、第2位相感知器218の出力信号を入力とする第2インバータ(IV2)、第1インバータ及び第2インバータの出力を入力をするNANDゲート(ND1)からなる。
【0059】
「スイッチング器」224は、DCCイネーブル信号(DCC_enb)を入力とする第3インバータ(IV3)、一方が電源電圧(VDD)に接続されたPMOSトランジスタ(MP)、一方が接地電源に接続された第1NMOSモストランジスタ(MN1)、一方が前記PMOSトランジスタの他方に接続され、他方が前記第1NMOSモストランジスタの他方に接続された第2NMOSモストランジスタ(MN2)を備える。PMOSトランジスタと第1NMOSモストランジスタは、いずれも第3インバータの出力をゲートで受信する。また、第2NMOSモストランジスタは位相感知信号入力器222の出力をゲートで受信する。前記PMOSトランジスタと前記第1NMOSモストランジスタとの接続ノードがスイッチング器224の出力ノードとなる。
【0060】
「ラッチ器」226は、スイッチング器224の出力をラッチするインバータラッチ(LT)、前記インバータラッチの出力を反転させてリセット信号(dll_reset)を出力する第4インバータ(IV4)を備える。
【0061】
上記の構成されたリセット信号発生手段220の動作は次の通りである。DCCイネーブル信号(DCC_enb)は、ロックされると論理ハイ値から論理ロー値に遷移(transition)する。第1位相感知器の出力信号(coarse_dcc)と第2位相感知器の出力信号(coarse_reverse)のうち、いずれかが、論理ハイ値から論理ロー値になると、前記第1位相感知器の出力信号と第2位相感知器の出力信号のそれぞれが位相感知信号入力器222の第1インバータ(IV1)及び2インバータ(IV2)を経た後、NANDゲート(ND1)に入力され、その出力値が論理ハイ値になり、リセット信号は、論理ハイ値から論理ロー値に遷移することになる。
【0062】
図11は、「リセットパルス発生手段」230を実施するための回路図である。同図に示すように、リセット信号(dll_reset)を入力とする直列接続された奇数個の第5インバータ(IV5)、前記リセット信号と第5インバータの出力を入力とするNORゲート(NR1)からなり、リセットパルス信号(dll_reset_pulse)を出力する。このため、DLLは再びリセットされ、再ロックを行うことができる。
【0063】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【0064】
【図1】従来のDCCが可能とするデュアルループ構造の遅延固定ループのブロック図
【図2】従来の遅延固定ループのDCC位相混合器の回路図
【図3】DCC作動に係る信号タイミング図
【図4】電源電圧の低減に応じて立ち上がりクロックと立ち下がりクロックとの位相差が発生することを示すシミュレーションタイミングチャート
【図5】電源電圧の変動に係る立ち上がりクロックと立ち下がりクロックとの位相差を示すタイミング図
【図6】立ち上がりクロックと立ち下がりクロックとの位相差によって発生するDCCの出力の変形を示すシミュレーションタイミングチャート
【図7】本発明の実施形態によってリセット制御部を有する遅延固定ループのブロック構成図
【図8】本発明の実施形態に係るリセット制御部の細部ブロック構成図
【図9】図8の位相差感知手段の細部構成図及びその動作タイミング図
【図10】図8のリセット信号発生手段の実施回路図
【図11】図8のリセットパルス発生手段の実施回路図
【符号の説明】
【0065】
100 :クロックバッファ部
110 :第1位相比較部
110’:第2位相比較部
120 :第1位相遅延/制御部
120’:第2位相遅延/制御部
130 :第1遅延レプリカモデル部
130’:第2遅延レプリカモデル部
140 :DCC位相混合器
150 :ダミーDCC位相混合器
160 :混合器制御部
170 :DCC位相比較器
200 :リセット制御部
【特許請求の範囲】
【請求項1】
第1クロックと第2クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、
クロックのロック後の電源電圧の変動に応じて前記第1クロック及び第2クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部と、
を備えることを特徴とする遅延固定ループ装置。
【請求項2】
前記リセット制御部が、
前記第1クロック及び前記第2クロックを受信して、位相差を感知する位相差感知手段と、
前記デューティサイクル補償部のイネーブル信号と前記位相差感知手段から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、
前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、
を備えたことを特徴とする請求項1に記載の遅延固定ループ装置。
【請求項3】
前記予定された遅延値が、前記遅延固定ループの固有のジッタ値より大きい値であることを特徴とする請求項2に記載の遅延固定ループ装置。
【請求項4】
前記位相差感知手段が、
前記遅延固定ループの固有のジッタ値より大きい値で設定された前記予定された遅延値を有し、前記第2クロックを入力とする第1遅延器と、
前記遅延固定ループ固有の振動値より大きい値で設定された前記予定された遅延値を有し、前記第1クロックを入力とする第2遅延器と、
第1クロック及び前記第1遅延器の出力を入力として第1位相感知信号を生成する第1位相感知器と、
第2クロック及び前記第2遅延器の出力を入力として第2位相感知信号を生成する第2位相感知器と、
を備えたことを特徴とする請求項2に記載の遅延固定ループ装置。
【請求項5】
リセット信号発生手段が、
前記第1位相感知器及び前記第2位相感知器の出力を受信する位相感知信号入力器と、
前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、
前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、
を備えたことを特徴とする請求項4に記載の遅延固定ループ装置。
【請求項6】
前記位相感知信号入力器が、
前記第1位相感知器の出力信号を入力とする第1インバータと、
前記第2位相感知器の出力信号を入力とする第2インバータと、
前記第1インバータ及び前記第2インバータの出力を入力とするNANDゲートと、
を備えたことを特徴とする請求項5に記載の遅延固定ループ装置。
【請求項7】
前記スイッチング器が、
前記イネーブル信号を入力とする第3インバータと、
前記第3インバータの出力をゲートで受信して、一方は電源電圧に接続されたPMOSトランジスタと、
前記第3インバータの出力をゲートで受信して、一方は接地電源に接続された第1NMOSモストランジスタと、
前記位相感知信号入力手段の出力をゲートで受信して、一方は前記PMOSトランジスタの他方に接続され、他方は前記第1NMOSモストランジスタの他方に接続された第2NMOSモストランジスタと、
を備え、
前記PMOSトランジスタと前記第1NMOSモストランジスタとの接続ノードが出力ノードとなることを特徴とする請求項5に記載の遅延固定ループ装置。
【請求項8】
前記ラッチ器が、
前記スイッチング器の出力を入力として前記入力信号をラッチするインバータラッチと、
前記インバータラッチの信号を反転させて前記リセット信号を出力する第4インバータと、
を備えたことを特徴とする請求項5に記載の遅延固定ループ装置。
【請求項9】
前記リセットパルス発生手段が、
前記リセット信号を入力として直列に接続された奇数の複数のインバータからなるインバータ端と、
前記リセット信号と前記インバータ端との出力を入力とするNORゲートと、
を備えたことを特徴とする請求項4に記載の遅延固定ループ装置。
【請求項10】
前記遅延固定ループが、
前記第1クロックを生成する第1位相遅延/制御部と、
前記第2クロックを生成する第2位相遅延/制御部と、
を備え、
前記リセット制御部が、
前記第1及び第2位相遅延/制御部を制御して前記遅延固定ループをリセットすることを特徴とする請求項1に記載の遅延固定ループ装置。
【請求項11】
前記遅延固定ループが、
前記第1クロックを生成する第1位相遅延/制御部と、
前記第2クロックを生成する第2位相遅延/制御部と、
を備え、
前記リセットパルス信号が、前記第1及び第2位相遅延/制御部をリセットすることを特徴とする請求項2に記載の遅延固定ループ装置。
【請求項12】
前記遅延固定ループが、
外部クロックをバッファリングして、第1内部クロック及び第2内部クロック及びレファレンスクロックを生成するクロックバッファ部と、
前記クロックバッファ部から第1内部クロックを受信して前記第1クロックを出力する第1位相遅延/制御部と、
前記クロックバッファ部から第2内部クロックを受信して前記第2クロックを出力する第2位相遅延/制御部と、
前記第1クロックと第2クロックとを受信するDCC位相混合器と、
前記第1クロックと第2クロックとを受信するダミーDCC位相混合器と、
前記第1クロックと第2クロックとを受信するDCC位相比較器と、
前記DCC位相比較器の出力に応じて前記DCC位相混合器及び前記ダミーDCC位相混合器を制御する混合器制御部と、
前記DCC位相混合器の出力を受信する第1遅延レプリカモデル部と、
前記第1遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第1位相遅延/制御部を制御する第1位相比較部と、
前記ダミーDCC位相混合器の出力を受信する第2遅延レプリカモデル部と、
前記第2遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第2位相遅延/制御部を制御する第2位相比較部と、
を備えたことを特徴とする請求項1に記載の遅延固定ループ装置。
【請求項13】
外部クロックを遅延して、遅延されたクロックのデューティサイクル比を調整してDLL出力クロックを生成して読み出し命令に対応するデータの出力タイミングと外部クロックとを同期させる遅延固定ループと、
遅延固定後、前記遅延されたクロックの位相を比較して遅延固定ループをリセットするリセット制御部と、
を備えたことを特徴とする半導体メモリ装置。
【請求項14】
前記リセット制御部が、
前記第1クロックと前記第2クロックとを受信して位相差を感知する位相差感知手段と、
デューティサイクル補償部のイネーブル信号と前記位相差感知部から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、
前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、
を備えることを特徴とする請求項13に記載の半導体メモリ装置。
【請求項15】
前記予定された遅延値が、前記遅延固定ループ固有のジッタ値より大きい値であることを特徴とする請求項14に記載の半導体メモリ装置。
【請求項16】
前記位相差感知手段が、
前記遅延固定ループ固有のジッタ値より大きい値として設定された前記予定された遅延値を有して前記第2クロックを入力とする第1遅延器と、
前記遅延固定ループの固有の振動値より大きい値として設定された前記予定された遅延値を有して前記第1クロックを入力とする第2遅延器と、
第1クロックと前記第1遅延部との出力を入力として第1位相感知信号を生成する第1位相感知器と、
第2クロックと前記第2遅延部との出力を入力として第2位相感知信号を生成する第2位相感知器と、
を備えたことを特徴とする請求項14に記載の半導体メモリ装置。
【請求項17】
リセット信号発生手段が、
前記第1位相感知器及び前記第2位相感知器の出力を受信する位相感知信号入力器と、
前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、
前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、
を備えたことを特徴とする請求項14に記載の半導体メモリ装置。
【請求項18】
前記遅延固定ループが、
外部信号の遅延量を制御して遅延クロックを生成する遅延固定ブロックと、
前記遅延クロックのデューティサイクル比を制御するデューティサイクル補償部と、
を備えたことを特徴とする請求項13に記載の半導体メモリ装置。
【請求項19】
前記デューティサイクル補償部が、
前記第1クロックと第2クロックとを受信するDCC位相混合器と、
前記第1クロックと第2クロックとを受信するダミーDCC位相混合器と、
前記第1クロックと第2クロックとを受信するDCC位相比較器と、
前記DCC位相比較器の出力に応じて前記DCC位相混合器と、
前記ダミーDCC位相混合器を制御する混合器制御部と、
を備えたことを特徴とする請求項18に記載の半導体メモリ装置。
【請求項20】
前記遅延固定ブロックが、
外部クロックをバッファリングして第1及び第2内部クロック、レファレンスクロックとを生成するクロックバッファ部と、
前記クロックバッファ部から第1内部クロックを受信して前記第1クロックを出力する第1位相遅延/制御部と、
前記クロックバッファ部から第2内部クロックを受信して前記第2クロックを出力する第2位相遅延/制御部と、
前記デューティサイクル補償部の出力を受信する第1遅延レプリカモデル部と、
前記第1遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較して前記第1位相遅延/制御部を制御する第1位相比較部と、
前記デューティサイクル補償部の出力を受信する第2遅延レプリカモデル部と、
前記第2遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第2位相遅延/制御部を制御する第2位相比較部と、
を備えたことを特徴とする請求項18に記載の半導体メモリ装置。
【請求項1】
第1クロックと第2クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、
クロックのロック後の電源電圧の変動に応じて前記第1クロック及び第2クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部と、
を備えることを特徴とする遅延固定ループ装置。
【請求項2】
前記リセット制御部が、
前記第1クロック及び前記第2クロックを受信して、位相差を感知する位相差感知手段と、
前記デューティサイクル補償部のイネーブル信号と前記位相差感知手段から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、
前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、
を備えたことを特徴とする請求項1に記載の遅延固定ループ装置。
【請求項3】
前記予定された遅延値が、前記遅延固定ループの固有のジッタ値より大きい値であることを特徴とする請求項2に記載の遅延固定ループ装置。
【請求項4】
前記位相差感知手段が、
前記遅延固定ループの固有のジッタ値より大きい値で設定された前記予定された遅延値を有し、前記第2クロックを入力とする第1遅延器と、
前記遅延固定ループ固有の振動値より大きい値で設定された前記予定された遅延値を有し、前記第1クロックを入力とする第2遅延器と、
第1クロック及び前記第1遅延器の出力を入力として第1位相感知信号を生成する第1位相感知器と、
第2クロック及び前記第2遅延器の出力を入力として第2位相感知信号を生成する第2位相感知器と、
を備えたことを特徴とする請求項2に記載の遅延固定ループ装置。
【請求項5】
リセット信号発生手段が、
前記第1位相感知器及び前記第2位相感知器の出力を受信する位相感知信号入力器と、
前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、
前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、
を備えたことを特徴とする請求項4に記載の遅延固定ループ装置。
【請求項6】
前記位相感知信号入力器が、
前記第1位相感知器の出力信号を入力とする第1インバータと、
前記第2位相感知器の出力信号を入力とする第2インバータと、
前記第1インバータ及び前記第2インバータの出力を入力とするNANDゲートと、
を備えたことを特徴とする請求項5に記載の遅延固定ループ装置。
【請求項7】
前記スイッチング器が、
前記イネーブル信号を入力とする第3インバータと、
前記第3インバータの出力をゲートで受信して、一方は電源電圧に接続されたPMOSトランジスタと、
前記第3インバータの出力をゲートで受信して、一方は接地電源に接続された第1NMOSモストランジスタと、
前記位相感知信号入力手段の出力をゲートで受信して、一方は前記PMOSトランジスタの他方に接続され、他方は前記第1NMOSモストランジスタの他方に接続された第2NMOSモストランジスタと、
を備え、
前記PMOSトランジスタと前記第1NMOSモストランジスタとの接続ノードが出力ノードとなることを特徴とする請求項5に記載の遅延固定ループ装置。
【請求項8】
前記ラッチ器が、
前記スイッチング器の出力を入力として前記入力信号をラッチするインバータラッチと、
前記インバータラッチの信号を反転させて前記リセット信号を出力する第4インバータと、
を備えたことを特徴とする請求項5に記載の遅延固定ループ装置。
【請求項9】
前記リセットパルス発生手段が、
前記リセット信号を入力として直列に接続された奇数の複数のインバータからなるインバータ端と、
前記リセット信号と前記インバータ端との出力を入力とするNORゲートと、
を備えたことを特徴とする請求項4に記載の遅延固定ループ装置。
【請求項10】
前記遅延固定ループが、
前記第1クロックを生成する第1位相遅延/制御部と、
前記第2クロックを生成する第2位相遅延/制御部と、
を備え、
前記リセット制御部が、
前記第1及び第2位相遅延/制御部を制御して前記遅延固定ループをリセットすることを特徴とする請求項1に記載の遅延固定ループ装置。
【請求項11】
前記遅延固定ループが、
前記第1クロックを生成する第1位相遅延/制御部と、
前記第2クロックを生成する第2位相遅延/制御部と、
を備え、
前記リセットパルス信号が、前記第1及び第2位相遅延/制御部をリセットすることを特徴とする請求項2に記載の遅延固定ループ装置。
【請求項12】
前記遅延固定ループが、
外部クロックをバッファリングして、第1内部クロック及び第2内部クロック及びレファレンスクロックを生成するクロックバッファ部と、
前記クロックバッファ部から第1内部クロックを受信して前記第1クロックを出力する第1位相遅延/制御部と、
前記クロックバッファ部から第2内部クロックを受信して前記第2クロックを出力する第2位相遅延/制御部と、
前記第1クロックと第2クロックとを受信するDCC位相混合器と、
前記第1クロックと第2クロックとを受信するダミーDCC位相混合器と、
前記第1クロックと第2クロックとを受信するDCC位相比較器と、
前記DCC位相比較器の出力に応じて前記DCC位相混合器及び前記ダミーDCC位相混合器を制御する混合器制御部と、
前記DCC位相混合器の出力を受信する第1遅延レプリカモデル部と、
前記第1遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第1位相遅延/制御部を制御する第1位相比較部と、
前記ダミーDCC位相混合器の出力を受信する第2遅延レプリカモデル部と、
前記第2遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第2位相遅延/制御部を制御する第2位相比較部と、
を備えたことを特徴とする請求項1に記載の遅延固定ループ装置。
【請求項13】
外部クロックを遅延して、遅延されたクロックのデューティサイクル比を調整してDLL出力クロックを生成して読み出し命令に対応するデータの出力タイミングと外部クロックとを同期させる遅延固定ループと、
遅延固定後、前記遅延されたクロックの位相を比較して遅延固定ループをリセットするリセット制御部と、
を備えたことを特徴とする半導体メモリ装置。
【請求項14】
前記リセット制御部が、
前記第1クロックと前記第2クロックとを受信して位相差を感知する位相差感知手段と、
デューティサイクル補償部のイネーブル信号と前記位相差感知部から出力される信号とを受信してリセット信号を発生するリセット信号発生手段と、
前記リセット信号を受信してリセットパルス信号を生成して前記遅延固定ループに出力するリセットパルス発生手段と、
を備えることを特徴とする請求項13に記載の半導体メモリ装置。
【請求項15】
前記予定された遅延値が、前記遅延固定ループ固有のジッタ値より大きい値であることを特徴とする請求項14に記載の半導体メモリ装置。
【請求項16】
前記位相差感知手段が、
前記遅延固定ループ固有のジッタ値より大きい値として設定された前記予定された遅延値を有して前記第2クロックを入力とする第1遅延器と、
前記遅延固定ループの固有の振動値より大きい値として設定された前記予定された遅延値を有して前記第1クロックを入力とする第2遅延器と、
第1クロックと前記第1遅延部との出力を入力として第1位相感知信号を生成する第1位相感知器と、
第2クロックと前記第2遅延部との出力を入力として第2位相感知信号を生成する第2位相感知器と、
を備えたことを特徴とする請求項14に記載の半導体メモリ装置。
【請求項17】
リセット信号発生手段が、
前記第1位相感知器及び前記第2位相感知器の出力を受信する位相感知信号入力器と、
前記位相感知信号入力器の出力に応答して前記デューティサイクル補償部のイネーブル信号をスイッチング伝達するスイッチング器と、
前記スイッチング器の出力をラッチして前記リセット信号を出力するラッチ器と、
を備えたことを特徴とする請求項14に記載の半導体メモリ装置。
【請求項18】
前記遅延固定ループが、
外部信号の遅延量を制御して遅延クロックを生成する遅延固定ブロックと、
前記遅延クロックのデューティサイクル比を制御するデューティサイクル補償部と、
を備えたことを特徴とする請求項13に記載の半導体メモリ装置。
【請求項19】
前記デューティサイクル補償部が、
前記第1クロックと第2クロックとを受信するDCC位相混合器と、
前記第1クロックと第2クロックとを受信するダミーDCC位相混合器と、
前記第1クロックと第2クロックとを受信するDCC位相比較器と、
前記DCC位相比較器の出力に応じて前記DCC位相混合器と、
前記ダミーDCC位相混合器を制御する混合器制御部と、
を備えたことを特徴とする請求項18に記載の半導体メモリ装置。
【請求項20】
前記遅延固定ブロックが、
外部クロックをバッファリングして第1及び第2内部クロック、レファレンスクロックとを生成するクロックバッファ部と、
前記クロックバッファ部から第1内部クロックを受信して前記第1クロックを出力する第1位相遅延/制御部と、
前記クロックバッファ部から第2内部クロックを受信して前記第2クロックを出力する第2位相遅延/制御部と、
前記デューティサイクル補償部の出力を受信する第1遅延レプリカモデル部と、
前記第1遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較して前記第1位相遅延/制御部を制御する第1位相比較部と、
前記デューティサイクル補償部の出力を受信する第2遅延レプリカモデル部と、
前記第2遅延レプリカモデル部の出力と前記レファレンスクロックとを受信して位相比較し、前記第2位相遅延/制御部を制御する第2位相比較部と、
を備えたことを特徴とする請求項18に記載の半導体メモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−97182(P2007−97182A)
【公開日】平成19年4月12日(2007.4.12)
【国際特許分類】
【出願番号】特願2006−263810(P2006−263810)
【出願日】平成18年9月28日(2006.9.28)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
【公開日】平成19年4月12日(2007.4.12)
【国際特許分類】
【出願日】平成18年9月28日(2006.9.28)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
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