ＣＭＯＳＦＥＴデバイスおよびその製造方法
【課題】ＣＭＯＳデバイスに新たに出現した中性子起因のバイポーラ型エラーモードＭＣＢＩに高い耐性を持つＣＭＯＳデバイスの新たな構造とその製造方法を提供する。
【解決手段】ＣＭＯＳデバイスにおいて、両特性のＭＯＳＦＥＴ下面に埋め込みＮウェル９を形成するトリプルウェル構造を有し、ｎＭＯＳＦＥＴのストレージノード直下を含む領域または隣接する領域に、ｐ−ウェル１０とｐ基板１２を電気的に接続する導通部８を形成する。これにより、正孔の逃げ道を形成する。この結果、ｐ−ウェル１０内のｐｎ接合を中性子との核反応によって生成した２次イオンが貫通する際に残る正孔によるｐ−ウェル１０の電位上昇を抑制できる。
【解決手段】ＣＭＯＳデバイスにおいて、両特性のＭＯＳＦＥＴ下面に埋め込みＮウェル９を形成するトリプルウェル構造を有し、ｎＭＯＳＦＥＴのストレージノード直下を含む領域または隣接する領域に、ｐ−ウェル１０とｐ基板１２を電気的に接続する導通部８を形成する。これにより、正孔の逃げ道を形成する。この結果、ｐ−ウェル１０内のｐｎ接合を中性子との核反応によって生成した２次イオンが貫通する際に残る正孔によるｐ−ウェル１０の電位上昇を抑制できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に、底面部分アイソレーション型のＣＭＯＳＦＥＴデバイス（単にＣＭＯＳデバイスとも記す）において、宇宙線中性子に起因するエラーを低減する技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体デバイスの微細化につれ、宇宙線中性子ソフトエラーの問題が特にＳＲＡＭについて顕在化している。地上に到達した極めて高いエネルギーを有する中性子がデバイスを構成する原子核内に突入すると核内の核子（中性子、陽子）が衝突を繰り返し、特に高いエネルギーを持った核子は核外に放出される。核子が核外に飛び出すだけの運動エネルギーを持ち得ない状態になると、励起状態にある残留原子核から陽子、中性子、重陽子、アルファ粒子などの軽粒子が蒸発する過程が続き、最終的に残留核も反挑エネルギーを持つため、これらの２次粒子は全てその飛程に見合った距離デバイスの中を飛ぶことになる。
【０００３】
電荷を持った２次イオンがＳＲＡＭの“ｈｉｇｈ”状態にあるストレージノードの空乏層を通過すると、アルファ線ソフトエラー同様、ファネリングメカニズムによってストレージノードに電荷が収集され、臨界電荷量以上の電荷が収集されると“ｈｉｇｈ”状態が“ｌｏｗ”状態に推移し、ソフトエラーになる。
【０００４】
これが、中性子ソフトエラーのメカニズムとして考えられてきた典型的なメカニズムであるが、１００ｎｍ前後のＳＲＡＭの微細化に伴い、このメカニズムでは説明できないモードが多数報告されるようになってきた［非特許文献２−６］。シングルイベントラッチアップ（ＳＥＬ）はその代表例で、米国の標準ＪＥＳＤ８９−３では、書き換えができないエラーで、パワーサイクル（電源再立ち上げ）で修復するエラーを指し、発火したり、溶断したりしたハードエラーの色合いの濃い旧来のラッチアップとは別物である。
【０００５】
書き換えができないが、リセットで修復するメモリのエラーモードがあり、これはＳＥＦＩ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｆｕｎｃｔｉｏｎａｌ Ｉｎｔｅｒｒｕｐｔ）と呼ばれ、周辺回路のエラーと考えられている。ＳＥＬもＳＥＦＩもマルチセルアップセット（ＭＣＵ）（１回のイベントで複数のビットがエラーになる現象。実用上ＥＣＣが効かない致命性の高い同一ワードの多ビットエラーはマルチビットアップセット（ＭＢＵ）と呼んで、ＭＣＵとは区別することが現在世界標準になっていることを付記したい。）である。
【０００６】
宇宙線中性子に起因するエラーを抑制する技術として、例えば、特許文献１−５や非特許文献１等に記載される技術がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１７５４４７号公報
【特許文献２】特開２００５−１４２３２１号公報
【特許文献３】特開２００５−２５９９３８号公報
【特許文献４】特開２００６−１２０８５２号公報
【特許文献５】特開２００５−１６６７２３号公報
【非特許文献】
【０００８】
【非特許文献１】Ｔ．Ｎａｋａｕｃｈｉ（ＳＯＮＹ Ｃｏｒｐ．），Ｎ．Ｍｉｋａｍｉ，Ａ．Ｏｙａｍａ，Ｈ．Ｋｏｂａｙａｓｈｉ，Ｈ．Ｕｓｕｉ，Ｊ．Ｋａｓｅ，”Ａ Ｎｏｖｅｌ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｍｉｔｉｇａｔｉｎｇ Ｎｅｕｔｒｏｎ−Ｉｎｄｕｃｅｄ Ｍｕｌｔｉ−Ｃｅｌｌ Ｕｐｓｅｔ ｂｙ ｍｅａｎｓ ｏｆ Ｂａｃｋ Ｂｉａｓ，”ＩＲＰＳ ２００８，Ｐｈｏｅｎｉｘ，Ａｒｉｚｏｎａ，Ａｐｒｉｌ ２７−Ｍａｙ １，Ｎｏ．２Ｆ．２，ｐｐ．１８７−１９１（２００８）．
【非特許文献２】Ｅ．Ｉｂｅ，Ｓ．Ｃｈｕｎｇ，Ｓ．Ｗｅｎ，Ｈ．Ｙａｍａｇｕｃｈｉ，Ｙ．Ｙａｈａｇｉ，Ｈ．Ｋａｍｅｙａｍａ，Ｓ．Ｙａｍａｍｏｔｏ，ａｎｄ Ｔ．Ａｋｉｏｋａ，’Ｓｐｒｅａｄｉｎｇ Ｄｉｖｅｒｓｉｔｙ ｉｎ Ｍｕｌｔｉ−ｃｅｌｌ Ｎｅｕｔｒｏｎ−Ｉｎｄｕｃｅｄ Ｕｐｓｅｔｓ ｗｉｔｈ Ｄｅｖｉｃｅ Ｓｃａｌｉｎｇ’，２００６ ＣＩＣＣ，Ｓａｎ Ｊｏｓｅ，ＣＡ．，Ｓｅｐｔｅｍｂｅｒ １０−１３，２００６，ｐｐ．４３７−４４４（２００６）．
【非特許文献３】Ｐ．Ｓｈｉｖａｋｕｍａｒ（Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｘａｓ ａｔ Ａｕｓｔｉｎ），Ｍ．Ｋｉｓｔｌｅｒ，Ｗ Ｋｅｃｋｌｅｒ．Ｓ，ＤｏｕｇＢｕｒｇｅｒ，Ｌｏｒｅｎｚｏ．Ａ．，”Ｍｏｄｅｌｉｎｇ ｔｈｅ Ｅｆｆｅｃｔ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ Ｔｒｅｎｄｓ ｏｎ ｔｈｅ Ｓｏｆｔ Ｅｒｒｏｒ Ｒａｔｅ ｏｆ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｌｏｇｉｃ，”Ｉｎｔ’ｌ Ｃｏｎｆ．ｏｎ Ｄｅｐｅｎｄａｂｌｅ Ｓｙｓｔｅｍｓ ａｎｄ Ｎｅｔｗｏｒｋｓ，ｐｐ．３８９−３９８（２００２）．
【非特許文献４】Ｐ．Ｅ．Ｄｏｄｄ，Ｍ．Ｒ．Ｓｈａｎｅｙｆｅｌｔ，Ｊ．Ｒ．Ｓｃｈｗａｎｋ，ａｎｄ Ｇ．Ｌ．Ｈａｓｈ，’Ｎｅｕｔｒｏｎ−ｉｎｄｕｃｅｄ ｌａｔｃｈｕｐ ｉｎ ＳＲＡＭｓ ａｔ ｇｒｏｕｎｄ ｌｅｖｅｌ’，２００３ ＩＲＰＳ，Ｒｅｎｏ，Ｎｅｖａｄａ，Ｎｏ．２Ｂ．１，ｐｐ．５１−５５（２００３）
【非特許文献５】Ａ．Ｂｏｕｇｅｒｏｌ（ＥＡＤＳ），Ｆ．Ｍｉｌｌｅｒ，Ｎ．Ｂｕａｒｄ，”ＳＤＲＡＭ Ａｒｃｈｉｔｅｃｔｕｒｅ ＆ Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｅｆｆｅｃｔｓ Ｒｅｖｅａｌｅｄ ｗｉｔｈ Ｌａｓｅｒ，”ＩＯＬＴＳ，Ｒｈｏｄｅｓ，Ｇｒｅｅｃｅ，Ｊｕｌｙ ７−９，Ｎｏ．ｉｏｌｔｓ０８−３８（２００８）．
【非特許文献６】Ｘ．Ｚｈｕ，Ｘ．Ｄｅｎｇ，Ｒ．Ｂａｕｍａｎｎ，Ｓ．Ｋｒｉｓｈｎａｎ，”Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｓｓｅｓｓｍｅｎｔ ｏｆ Ｃｈａｒｇｅ Ｃｏｌｌｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙ ｏｆ Ｎ＋ ａｎｄ Ｐ＋ Ｄｉｆｆｕｓｉｏｎ Ａｒｅａｓ ｉｎ Ｔｅｒｒｅｓｔｒｉａｌ Ｎｅｕｔｒｏｎ Ｅｎｖｉｒｏｎｍｅｎｔ，”ＴＮＳ Ｖｏｌ．５３，Ｎｏ．６，ｐ．２１５６（２００７）
【非特許文献７】Ｅ．Ｉｂｅ，Ｈ．Ｋａｍｅｙａｍａ，Ｙ．Ｙａｈａｇｉ，Ｋ．Ｎｉｓｈｉｍｏｔｏ，Ｙ．Ｔａｋａｈａｓｈｉ，’Ｄｉｓｔｉｎｃｔｉｖｅ Ａｓｙｍｍｅｔｒｙ ｉｎ Ｎｅｕｔｒｏｎ−Ｉｎｄｕｃｅｄ Ｍｕｌｔｉｐｌｅ Ｅｒｒｏｒ Ｐａｔｔｅｒｎｓ ｏｆ ０．１３ｕｍ ｐｒｏｃｅｓｓ ＳＲＡＭ’，ＲＡＳＥＤＡ２００４，Ｔｓｕｋｕｂａ，Ｏｃｔｏｂｅｒ ６−８，２００４，ｐｐ．１９−２３（２００４）
【非特許文献８】Ｎ．Ｓｅｉｆｅｒｔ，Ｖ．Ｚｉａ，”Ａｓｓｅｓｓｉｎｇ ｔｈｅ ｉｍｐａｃｔ ｏｆ ｓｃａｌｉｎｇ ｏｎ ｔｈｅ ｅｆｆｉｃａｃｙ ｏｆ ｓｐａｔｉａｌ ｒｅｄｕｎｄａｎｃｙ ｂａｓｅｄ ｍｉｔｉｇａｔｉｏｎ ｓｃｈｅｍｅｓ ｆｏｒ ｔｅｒｒｅｓｔｒｉａｌ ａｐｐｌｉｃａｔｉｏｎｓ，，”ＩＥＥＥ Ｗｏｒｋｓｈｏｐ ｏｎ Ｓｉｌｉｃｏｎ Ｅｒｒｏｒｓ ｉｎ Ｌｏｇｉｃ−Ｓｙｓｔｅｍ Ｅｆｆｅｃｔｓ ３，Ａｕｓｔｉｎ Ｔｅｘａｓ，Ａｐｒｉｌ ３，４（２００７）．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、前記のような宇宙線中性子に起因するエラーを抑制する技術に関して、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１０】
特許文献１では、トランジスタのソース・ドレインを構成する拡散層（ストレージノード）直下に酸化膜を形成する。２次イオンが通過しても空乏層がストレージノード側面のみに形成されるため、電荷収集が事実上ほとんど起きず、エラーを激減できる。ｐｎ接合も少なくなるのでラッチアップも発生しにくくなる構造およびその製造技術を提供している。しかしながら、埋め込み酸化膜を部分的に形成する技術は確立されていないため、実現にはしばらくの開発期間を要する。
【００１１】
特許文献２では、高濃度基板（ＰｏｎＰ＋基板）にＰウェルとＮウェルを形成し、その下層に埋め込みＮウェルを形成する。ＰウェルにＮＭＯＳＦＥＴを、ＮウェルにＰＭＯＳＦＥＴを形成し通常のトリプルウェル構造とした上で、Ｐウェル電位を所定電位に接続するＰウェル電位接続部を設け、このＰウェル電位接続部の直下領域には前記埋め込みＮウェルが存在しない領域を設ける。埋め込みＮウェルによってソフトエラー耐性を向上し、Ｐウェルを基板に接続することでラッチアップ耐性を向上する技術を提供している。そもそも、埋め込みＮウェルは低抵抗部を形成するため、それ自身もラッチアップ対策になっており、微細化が進行するほど、ｐｎ接合の距離も短くなるため、ラッチアップが発生しやすくなることを注記したい。しかしながら、ドレインノード直下には埋め込みＮウェルが形成されているため、本発明者らが発見した後述するバイポーラモードのエラーであるＭＣＢＩ（Ｍｕｌｔ−Ｃｏｕｐｌｅｄ Ｂｉｐｏｌａｒ Ｉｎｔｅｒａｃｔｉｏｎ）の発生を抑制することはできない。
【００１２】
特許文献３では、ＳＴＩの下面にｐ−ウェルとｐ−基板の電気的接続部分を設け、この部分の不純物濃度を高めて電子が拡散層に流れにくくして電荷収集型のソフトエラーを抑制することのみを狙いとしている。また、この部分により、ｐウェル抵抗が小さくなるので、ラッチアップも抑制できる。一般に低抵抗のディープＮウェルによりラッチアップは抑制できるので、導通部の不純物濃度は高める必要はない。ＭＣＢＩはチャネル部が高電位になることにより発生するので、チャネル直下またはそれに近いところに導通部を設けなければ対策にならない。
【００１３】
特許文献４では、ｐ型ウェル領域とｎ型ウェル領域が短冊状に並ぶ構造の下にそれに直交するようにｐ型／ｎ型の構造を形成し、ｐウェルの一部がｐ基板と電気的に接続するようにし、高いｐ−ウェル抵抗によって発生しやすくなるラッチアップを抑制する。トリプルウェルとツインウェル構造部が共存し、低抵抗Ｎウェルによるラッチアップ抑制効果を確保することを目的とするが、ソフトエラー対策に言及していない。ＭＣＢＩモードを認知していないので、本願について後述するようにチャネル直下に導通部を設けることに積極的な意味があることに言及していない。実施例ではＮウェルの下にディープＮウェルが形成され、ｐ−ウェルの下には形成されていない例が示されており、ソフトエラー抑制を考慮していないことは明白である。
【００１４】
特許文献５では、トリプルウェル構造を選択的に形成する構造を示しているがディープｎウェルが連続する構造になっていないため、ラッチアップ抑制効果は低い。電荷収集型のソフトエラー対策を狙いとして、ドレイン直下にディープｎウェルを配置し、実施例ではディープｎウェルがチャネルにすべて部分的にかかっており、後述するように積極的にチャネル直下にディープｎウェルの無い領域を形成しようとする本願とは発想が根本的に異なる。
【００１５】
非特許文献１では、ＣＭＯＳ・ＳＲＡＭにおいて微細化の結果、ＭＣＢＩと同様の現象が発生することを追認し、Ｎウェルに囲まれたｐウェル領域の電位を低めに制御する方式を提案している。これによれば、ＭＣＢＩは抑制できるが、ＳＲＡＭの電位制御が複雑になり、デバイスの動作特性（スピード、消費電力）の劣化の懸念がある。
【００１６】
そこで、本発明は、ＭＣＢＩが発生しないＣＭＯＳデバイスの構造および製造方法をラッチアップ耐性を確保しながら提供することを目的とする。すなわち、ＣＭＯＳデバイスに新たに出現した中性子起因のバイポーラ型エラーモードＭＣＢＩに高い耐性を持つＣＭＯＳデバイスの新たな構造とその製造方法を提供するものである。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、代表的なものの概要は、ＣＭＯＳデバイスにおいて、両特性のＭＯＳＦＥＴ下面に埋め込みＮウェルを形成するトリプルウェル構造を有し、ｎＭＯＳＦＥＴのストレージノード直下を含む領域または隣接する領域に、ｐ−ウェルとｐ基板を電気的に接続する導通部を形成し、シングルイベントスナップバックで発生する正孔を速やかに基板部に拡散させ、ｐ−ウェルの電位上昇を抑制することにより、ＭＣＢＩそのものを抑制する。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
すなわち、代表的なものによって得られる効果は、ＣＭＯＳデバイス、特に、論理デバイスのＭＣＢＩ耐性を、ラッチアップ耐性を損なうことなく、また、面積や消費電力ペナルティを受けることなく、向上することができる。そして、本発明は、ＳＲＡＭを含め、論理デバイスの全て、すなわちＣＭＯＳデバイス全てに適合するものであり、したがって、産業、生活、社会基盤の全てで利用する電子システム全体で利用できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施の形態のＣＭＯＳＦＥＴデバイスを示す図である。
【図２】従来のＳＲＡＭのレイアウトを示す図である。
【図３】本発明の実施の形態の概要において、本発明者らが１３０ｎｍＳＲＡＭについて実測したエラービットの配置の特徴を示す図である。
【図４】本発明の実施の形態の概要において、ＭＣＵの発生数の給電タップ位置依存性を示す図である。
【図５】本発明の実施の形態の概要において、電源電流の中性子照射中の電流値と頻度の関係を示す図である。
【図６】本発明の実施の形態の概要において、３次元デバイスシミュレーションモデル（ｐ−ウェルを中心に、ＡＢＣＤ４ビットを各１／４ずつ結合して形成したモデル）を示す図である。
【図７】本発明の実施の形態の概要において、Ｍｇイオンを、ビットＡのｐ−ウェル内ｐｎ接合を貫通させたときのＡ−Ｄのストレージノードに流れる電流の計算値を示す図である。
【図８】本発明の実施の形態の概要において、ＭＣＢＩのメカニズムを示す図である。
【図９】本発明の実施の形態の概要において、データパターンに対応したＳＲＡＭのマトリックス内のストレージノードの“Ｈｉｇｈ”、“Ｌｏｗ”の配置を示す図である。
【図１０】本発明の実施の形態の概要において、ＭＣＢＩ発生時データパターンに対応したＳＲＡＭのマトリックス内のストレージノードのエラーの配置を示す図である。
【図１１】本発明の実施の形態の概要において、各種半導体デバイスの微細化によるソフトエラー耐性の変化を概念的にまとめた図である。
【図１２】本発明の第１の実施の形態において、ｐ−ウェルの中心部にｐ型導通部を１本形成する場合の各ノードの配置イメージを示す図である。
【図１３】本発明の第１の実施の形態において、ｐ−ウェル内のノード列直下にｐ型導通部を２本形成する場合の各ノードの配置イメージを示す図である。
【図１４】本発明の第２の実施の形態のＣＭＯＳＦＥＴデバイスを示す図である。
【図１５】本発明の第２の実施の形態において、ワード線全般に亘って適用した場合に形成される埋め込みＮウェルのイメージを示す図である。
【図１６】本発明の第２の実施の形態において、前工程の概略プロセスフローとデバイスの完成イメージを示す図である。
【図１７】本発明の第２の実施の形態において、製造プロセスの最初の工程を示す図である。
【図１８】本発明の第２の実施の形態において、アイソレーション酸化膜形成工程を示す図である。
【図１９】本発明の第２の実施の形態において、ｐ−ウェル、ｎ−ウェル形成工程を示す図である。
【図２０】本発明の第２の実施の形態において、本実施の形態に対応した導通部上面へのレジスト形成工程を示す図である。
【図２１】本発明の第１の実施の形態に対応した導通部上面へのレジスト形成工程を示す図である。
【図２２】本発明の第２の実施の形態において、埋め込みＮウェル（部分ディープｎ−ウェル）形成工程を示す図である。
【図２３】本発明の第２の実施の形態において、埋め込みＮウェル用のレジスト除去工程を示す図である。
【図２４】本発明の第２の実施の形態において、ゲート電極形成工程を示す図である。
【図２５】本発明の第２の実施の形態において、拡散層（ノード）形成工程を示す図である。
【図２６】本発明の第２の実施の形態において、上部配線層形成工程を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態の概要および本発明の一実施の形態を図面に基づいて詳細に説明する。なお、実施の形態の概要および一実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
＜本発明の実施の形態の概要＞
今回、我々はＳＥＬでもＳＥＦＩでもなく、書き換えができるが、ＳＥＬのように電流の増加を伴うモードを見出し、メカニズムを明らかにした上でＭＣＢＩ（Ｍｕｌｔｉ−Ｃｏｕｐｌｅｄ Ｂｉｐｏｌａｒ Ｉｎｔｅｒａｃｔｉｏｎ）と名づけた。その発見に至った経緯と概要を以下にまとめる。
【００２５】
まず、実験手法と結果についてまとめる。試験には１３０ｎｍプロセスの高速ＳＲＡＭを用いた。従来のＳＲＡＭのレイアウトを図２に示すように、このデバイスでは、中央のｐＭＯＳＦＥＴを両側でｎＭＯＳＦＥＴが挟む構造になっており、ｎＭＯＳＦＥＴのｐ−ウェル（単にｐウェルとも記す）１０はビット線方向（図の縦方向）に連続しており、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）のアイソレーション酸化膜６でｐ−ウェル１０とｎ−ウェル（単にｎウェルとも記す）１３がストライプで並ぶ構造になっている。トランジスタが形成されるアクテイブ領域はワード線方向の両側はＳＴＩで隔離されるため、ワード線方向に沿った斜め方向にはファネリングが起きにくいため、同一ワード内ビットをワード線方向に整列させればＭＢＵは極めて発生しにくいことがこのレイアウトの強みでもある。
【００２６】
ｐ−ウェル１０の下は埋め込みＮウェル９が形成され、トリプルウェル構造となっている。
【００２７】
このＳＲＡＭをスウェーデン ウプサラ大学の準単色エネルギー中性子照射設備ＴＳＬで、ピークエネルギー２１、４７、９４、１７６ＭｅＶの４点で中性子照射を行った。
【００２８】
マルチセルエラーは中性子のエネルギーが高いほど影響範囲が広くなるため、致命性も高くなる。ロスアラモス国立研究所を代表格とするＳｐａｌｌａｔｉｏｎ試験法は、高エネルギーほどフラックスが低くなるため、マルチセルエラーの加速研究には不向きと言える。
【００２９】
前記したＭＣＵの定義に従った時間ドメインでの現象論的な分類アルゴリズムを説明する。１サイクルでは、全ビットに先ず特定のデータパターンを書き込み、イベントの期待値が１に近くなるような時間放置した後、全ビットデータを読取り、初期設定値と異なる場合、単純なノイズと切り分けるため、Ｒｅａｄを繰り返す。状態が変わらなければ、反対極性のデータをｗｒｉｔｅし、書き換えできれば「真性」のソフトエラー（ｓｔａｔｉｃ ｓｏｆｔ−ｅｒｒｏｒ）に分類する。この後、デバイスをｒｅｓｅｔし、これにより書き換えができるエラーをＳＥＦＩ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｆｕｎｃｔｉｏｎａｌ Ｉｎｔｅｒｒｕｐｔ）と称する。ｒｅｓｅｔで書き換えができないビットで、ｐｏｗｅｒ ｃｙｃｌｅで修復できるものをＳＥＬ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｌａｔｃｈｕｐ）と分類する。尚、電源電流Ｉｄｄは、この分類アルゴリズムとは独立に一定時間間隔で測定する。
【００３０】
時間領域で抽出したエラーは、単一のイベントである必然性は無いため、空間的にある程度離散したエラー群は別なイベントに属すると看做す。このために開発したプログラムＭＵＣＥＡＣのアルゴリズムの基礎部分を以下に示す。
【００３１】
先ず、同じサンプリングサイクルで検出されたエラーは全て１ビットのみの単独アップセット（Ｓｉｎｇｌｅ Ｂｉｔ Ｕｐｓｅｔ）ＳＢＵと仮定し、任意のＳＢＵの周囲にＭＣＵと看做す領域ＡＯＩ（Ａｒｅａ Ｏｆ Ｉｎｔｅｒｓｅｔ）を設定する。ＡＯＩ内に別なエラービットが検出された場合、そのエラービットは最初のエラービットとともにＭＣＵのファミリーと看做し、新しいエラービットの周囲に新たにＡＯＩを設定し、同じ操作を繰り返す。同一サンプリングサイクル内の全てのエラービットのグループ分けが終了するまでこの操作を繰り返す。本発明で紹介するデータは、イベント数が一定値になるＷＬ（ワード線）、ＢＬ（ビット線）方向それぞれ５ビットずつ（領域としては１１ビット×１１ビット＝１２１ビット）をＡＯＩの大きさに選定した。ＡＯＩを広げすぎる場合は、複数のイベントを単一イベントにカウントするため、再びイベント数が減り始めることで判定できる。
【００３２】
このようにして分類したイベントの内、ＭＣＵについては、さらに次の３通りのカテゴリー分けを施す。
（ｉ）ＭＣＵ ｏｎ ＷＬ（ＭＯＷ）：ＷＬ上に一直線に並んだＭＣＵ。
（ｉｉ）ＭＣＵ ｏｎ ＢＬ（ＭＯＢ）：ＢＬ上に一直線に並んだＭＣＵ。
（ｉｉｉ）クラスターＢＬ、ＷＬ双方に複数ビットの広がりを持つＭＣＵ。
【００３３】
これらの分類はＭＢＵ対策設計上重要な情報となる。
【００３４】
以下、結果をまとめる。
【００３５】
図３に実際に現れたＭＣＵのパターン例を示す。図３は、本発明者らが１３０ｎｍＳＲＡＭについて実測したエラービットの配置の特徴を示している。
【００３６】
データパターンによって大きく様子が異なることが分かる。グループＡ（ＣＨＢ、ＣＨＢｃ）では、初期データ“１”、“０”の組みでＷＬ方向に２ビット隣接してエラーになるケースが基本で、ＢＬ方向にそれが１ビット置きに並ぶのが特徴である。一方、グループＢ（全て“０”または全て“１”）では、ＷＬ方向には、１ビットだけがほとんどで、ＢＬ方向に一直線（最大１２ビット）に並ぶのが特徴である。
【００３７】
後述するようにクラスターはほとんどグループＡのみに現れる。
【００３８】
図４にＭＣＵの発生数の給電タップ位置依存性を示す。図４は、ＳＢＵおよびＭＣＵの頻度をＷＬ方向およびＢＬ方向のアドレス（ＭＯＤ１２８）に沿って示したものである。Ｖｄｄ、Ｖｓｓ給電用のタップは図示した位置にＢＬ方向に３２ビット間隔に設置してあり、ＭＣＵに著しいタップ位置依存性がある一方、ＳＢＵには依存性が認められなかった。これは、ＭＣＵとＳＢＵの基本的なメカニズムが異なることを示唆している。
【００３９】
照射中のＩｄｄの測定値の頻度は図５に示す。図５は、電源電流の中性子照射中の電流値と頻度の関係を示している。図５に示すように、０．３〜０．４Ａ程度の通常のスタンバイ電流以外に５〜１０ｍＡ間隔でピークが現れる。このことは図４の事実と併せ、本発明で紹介するＭＣＵがバイポーラ系のメカニズムに基づくものであることを示唆する。
【００４０】
また、ＳＢＵにバイポーラ系の挙動が強くは認められないことから、図５の２、３、４、５番目のピークはダブル、トリプル、４、５ビットＭＣＵに随伴して流れる電流であると推測できる。
【００４１】
以上の実験事実から、我々はＭＣＵのメカニズムがｐウェル内のバイポーラ系の挙動に起因すると考え、図６に示すモデルで３次元デバイスシミュレーションを試みた。図６は、３次元デバイスシミュレーションモデル（ｐ−ウェルを中心に、ＡＢＣＤ４ビットを各１／４ずつ結合して形成したモデル）を示している。図６に示すように、ｐ−ウェルを中心に据えた４個の部分ビット（ストレージノード（Ａ）〜（Ｄ）。データは全て“ｈｉｇｈ”）からなるモデルを構築し、ＴＣＡＤシミュレーションツールであるＤＡＶＩＮＣＩＴＭを用いた３次元デバイスシミュレーションを試みた。
【００４２】
宇宙線中性子によってＳｉから発生するＭｇイオン（２０ＭｅＶ）を、ｐウェル側面のｐｎ接合をストレージノードの下で貫通するように入射させた。ストレージノードそのものは貫通していないので、従来の電荷収集型のエラーメカニズムに照らすとこの場合はエラーにならない筈である。
【００４３】
ストレージノード（Ａ）−（Ｄ）を流れる電流時間変化のシミュレーション結果を図７に示す。図７は、Ｍｇイオンを、ビットＡのｐ−ウェル内ｐｎ接合を貫通させたときのＡ−Ｄのストレージノードに流れる電流の計算値を示している。先ず、近くをＭｇイオンが通過した（Ａ）および（Ｄ）のノードには、シングルイベントスナップバックによるピークが現れ、一時減少するが、再び徐々に増加し、１．５ｍＡ程度の電流がそれぞれ流れる。一方、Ｍｇイオンが直下を通過していないノード（Ｂ）、（Ｃ）ではスナップバックによるピークは現れないが、徐々に電流は増え始め、最後は（Ａ）、（Ｄ）と同程度に電流が流れ続け、結局４ビット全てがエラーになる結果が得られた。
【００４４】
Ｍｇイオン入射後の電子・正孔の発生と流れを詳細に検討した結果、図８に示すＭＣＢＩのメカニズムに描写するように、今回の減少は、ｐウェル内の寄生トランジスタ（Ｔｒ１）がスナップバックによってＯｎになり、その結果流れる正孔電流によって寄生垂直トランジスタ（Ｔｒ２）がＯｎ、ｎ−ウェル内の水平トランジスタ（Ｔｒ３）がＯｎになって、寄生サイリスタがＯｎ、電流が流れ続ける結果になることを突き止めた。
【００４５】
通常は、シミュレーションモデルのように４ノードが隣接して“ｈｉｇｈ”になることは無く、図９（データパターンに対応したＳＲＡＭのマトリックス内のストレージノードの“Ｈｉｇｈ”、“Ｌｏｗ”の配置を示す図）に示すように、チェッカーボードでは１ビットおきにＷＬ方向の隣接２ビットが“ｈｉｇｈ”になり、全て“０”または全て“１”では、ｐ−ウェル内のどちらか片側のノードだけが連続して“ｈｉｇｈ”になる。したがって、ＭＣＢＩの発生している領域の“ｈｉｇｈ”ノードを持ったビットがエラーになると考えれば、図１０（ＭＣＢＩ発生時データパターンに対応したＳＲＡＭのマトリックス内のストレージノードのエラーの配置を示す図）に示すように、図３に現れたデータパターンに依存するエラービットのパターンは完全に説明できることになる。
【００４６】
今回、本発明者らが確認したＭＣＵの新モードは、最大連続１２ビットに及ぶものであるが、ＷＬ方向に１直線にならぶものは約２５００件のＭＣＵのうち３ビット以上の場合はなく、理論的にもＭＣＢＩを考慮していないシミュレーションで本発明者らが示したように［非特許文献７］、インターリーブを間隔をＷＬ方向に３ビット以上にし、ＥＣＣをもうければ、ＭＣＢＩは完全に対策できると予測できる。
【００４７】
一方で、フリップフロップ（ＦＦ）などに代表される論理デバイスは微細化が進むほどエラー耐性が劣化し、７０ｎｍプロセスではＳＲＡＭと同等になるとされている［非特許文献６］。論理デバイスにはメモリのＥＣＣのようにエラー対策が現存せず、ＤＭＲ、ＴＭＲなどの冗長系もシステム全てに採択することは、２倍、３倍のオーバーヘッドを強いることになるので、現実的でない。ＦＦについては、一つの論理ノードに二つの物理ノードを配置し、２ノードの状態が同時に変化しない限り、論理状態が変わらないデバイスＤＩＣＥが開発され、「ソフトエラーイミューン（不感）」とされているが、微細化がさらに４５、３２ｎｍまで進むと、２つのノードが同時にエラーになる確率が高まり、非対策ＦＦと同程度になることが警告されている［非特許文献８］。ＭＣＢＩでは、同じｐ−ウェル内の近接する“ｈｉｇｈ”ノードが全てエラーになるので、こうした対策も無力化する。同じ論理ノードの２つの物理ノードの距離を離すか、別ウェルにすることも対策としてはあり得るが、面積ペナルテイや、回路の複雑化を招くので、最適な対策とは言えない。
【００４８】
以上の発見や我々のシミュレーション結果を含んだＤＲＡＭ、論理デバイス等を含めた微細化に伴う中性子エラーのトレンド予測を図１１に示す。図１１は、各種半導体デバイスの微細化によるソフトエラー耐性の変化を概念的にまとめたものである。論理回路ではあるが、メモリ要素としての機能を有するラッチ回路（フリップフロップの構成回路）、組合せ論理回路も微細化につれてソフトエラー率が急増する傾向が示されているほか、多重化し、エラー耐性が極めて強いとされる２重化ロジックについても発生した電荷が複数のノード間に分配される結果、耐性が急激に劣化する予測も為されている。加えて、ＳＲＡＭのＭＣＵ比率も急増する予測がたてられている。
【００４９】
ＭＣＵ比率の増加は、論理回路に置き換えると複数のストレージノードに同時にノイズ（ＳＥＴ：シングルイベントトランジェント）が発生することになり、冗長化対策の効果が益々無力化することになる。
【００５０】
以上説明した本発明の実施の形態の概要に基づいた各実施の形態を、以下において説明する。
【００５１】
＜第１の実施の形態＞
本発明の第１の実施の形態のＣＭＯＳＦＥＴデバイスを図１に示す。図１は、ＣＭＯＳＦＥＴデバイスの一例として、ＳＲＡＭの６トランジスタを示しており、この上面図とＡ−Ａ’断面図とＢ−Ｂ’断面図である。
【００５２】
このデバイスでは、ｐ基板１２上に６個のトランジスタが形成され、中央の２個のｐＭＯＳＦＥＴを両側でそれぞれ２個のｎＭＯＳＦＥＴが挟む構造になっている。ｎＭＯＳＦＥＴのｐ（ｐ−）ウェル１０はビット線方向（図の縦方向）に連続しており、ＳＴＩのアイソレーション酸化膜６で、このｐウェル１０とｐＭＯＳＦＥＴのｎ（ｎ−）ウェル１３がストライプで並ぶ構造になっている。トランジスタが形成されるアクテイブ領域は、ワード線方向の両側がＳＴＩで隔離されている。ｐウェル１０の下には埋め込みＮウェル９が形成され、トリプルウェル構造となっている。
【００５３】
図１では、ｐウェル１０の中央付近に１本だけ連続したｐ型の導通部８を形成することが特徴である。この導通部８で、ｐウェル１０とｐ基板１２が電気的に接続される。ｐウェル１０の中にあるノードはグラウンド（Ｇ）とビット線に接続するノード（Ｂ）とストレージノード（Ｓ）であり、基本的にはストレージノード（Ｓ）の直下のみに導通部８を形成すれば良いが、正孔の抜けやすさを考えると多少大きめの方が良い。どちらにしてもマスクは一枚追加することになるので、本実施の形態では簡単のため、一本の連続した導通部８とした。
【００５４】
なお、図１において、１はグラウンドに接続する拡散層、３はビット線に接続するコンタクト、４は電源に接続するコンタクト、５はストレージノード（ｐ型）、１１はストレージノード（ｎ型）、１５はゲート電極（ストレージノード、ビット線ノード間）、１６はゲート電極（ストレージノード、電源・グラウンドノード間）を示す。
【００５５】
図１２は、本実施の形態について、ｐ−ウェル１０の中心部にｐ型の導通部８を１本形成する場合の各ノードの配置イメージ（上面図とＡ−Ａ’断面図）を示したもので、埋め込みＮウェル９がビット線方向に幅広く確保できるので、ラッチアップ耐性への影響を小さくとどめることができる。ｐウェル１０内には給電のための給電コンタクト（Ｃ）１４が通常は８、１６または３２ビット間隔で設けられる。ＭＣＢＩの場合、図４で見たように、給電コンタクトから離れるほどＭＣＵ発生数が大きくなるが、給電コンタクトから見た電気抵抗も大きく変化しないので、ＭＣＵ発生頻度を悪くさせることも無い。
【００５６】
図１３は、本実施の形態の変形例として、導通部８をよりストレージノード近くにするため、ｐ−ウェル１０内のノード列直下にｐ型の導通部８を２本形成する場合の各ノードの配置イメージ（上面図とＡ−Ａ’断面図）を示したものである。これにより、ＭＣＢＩ抑制効果を一層高めることができる。
【００５７】
図１、図１２、図１３に示した本実施の形態は、導通部８がｐ−ウェル１０に並行に形成するが、この構造はｐ−ウェルのコンタクト直下に導通部を形成する従来技術［特許文献２］とは、導通部分を形成する方向がワード線に直交する点が根本的に異なる。
【００５８】
＜第２の実施の形態＞
図１４に、本発明の第２の実施の形態のＣＭＯＳＦＥＴデバイスを示す。図１４は、ＣＭＯＳＦＥＴデバイスの一例として、ＳＲＡＭの６トランジスタを示しており、この上面図とＡ−Ａ’断面図とＢ−Ｂ’断面図である。
【００５９】
本実施の形態では、ゲート電極（ワード線）１５、１６の直下にｐ型の導通部８を形成する。この手法でもストレージノードに近接した位置に導通部８を形成できるので、ＭＣＢＩ抑制効果が期待できる。前記第１の実施の形態との相違は、導通部８がワード線に並行にその直下に形成できる点である。この手法では、ワード線のマスクがそのまま使えるので、マスク追加の必要が無い点が利点である。
【００６０】
その一方で、図１５（ワード線全般に亘って適用した場合に形成される埋め込みＮウェルのイメージを示す図）に示すように、ワード線方向に埋め込みＮウェル９を分断する形になるため、給電コンタクト１４からのストレージノードの抵抗値や、ラッチアップ耐性に影響がおよぶマイナス要因も可能性としては考慮する必要がある。ワード線全面でなく、例えばビット線に接続するコンタクト３とストレージノード１１間のゲート直下だけに導通部８を作ることによってこの問題は解決できる。
【００６１】
以下、本実施の形態について、ＣＭＯＳＦＥＴデバイスの製造プロセスを説明する。図１６に、図１４について大まかな前工程の概略プロセスフローとデバイスの完成イメージを示した。通常、基板の上にアイソレーション酸化膜６を形成した後、そのアイソレーション酸化膜６およびレジストを適宜配置してマスクとし、ｐウェル１０、ｎウェル１３を形成する。従来からのＣＭＯＳデバイスの前工程と大きく異なる点は、埋め込みＮウェル９のイオン打ち込み工程の直前に導通部８に該当する寸法・配置のレジストを形成させ、イオン打ち込みはこの上から実施する点である。
【００６２】
図１７〜図２６に、図１６に示した各プロセスをブロック毎にデバイスのイメージ図と共に示した。
【００６３】
（１）製造プロセスの最初の工程において、無加工のｐ基板１２を準備する。。図１７は、無加工のｐ基板１２を示す。
【００６４】
（２）アイソレーション酸化膜形成工程において、ｐ基板１２にアイソレーション酸化膜６を形成する。図１８は、アイソレーション酸化膜６が形成された後の状態を示す。
【００６５】
（３）ｐ−ウェル、ｎ−ウェル形成工程において、ｐ基板１２にｐ−ウェル１０、ｎ−ウェル１３を形成する。図１９は、ｐ−ウェル１０、ｎ−ウェル１３が形成された後の状態を示す。
【００６６】
（４）導通部上面へのレジスト形成工程において、以降の工程で形成される導通部の上面にレジスト１７を形成する。図２０は、レジスト１７でマスクを形成した状態を示し、この状態でｎ−アイソレーションを形成する。レジスト１７は、その直下にｎ−アイソレーションが形成されないように十分厚くする必要がある。
【００６７】
（４）’導通部上面へのレジスト形成工程において、第１の実施の形態に対応する場合を図２１に示す。図２１には、図１２に示したビット線に沿って導通部８を形成する実施の形態の導通部１本だけの場合のレジスト配置を示したが、プロセスの説明図では、ＳＲＡＭ１ビットを例にしたため、中央にｐＭＯＳＦＥＴが配置されており、ｎＭＯＳＦＥＴのｐ−ウェルが両側に分断される形になり、一見レジストが２本必要のように見えるが、実際は１本のｐ−ウェル（両側で２ビットが共有する）の中に１本の導通部を形成すれば良い。このようにして、レジスト形成部の直下には埋め込みＮウェルが形成されないため、その部分にｐ型の導通部が残ることになる。
【００６８】
（５）部分ディープｎ−ウェル形成工程において、部分ディープｎ−ウェル、すなわち導通部８を有する埋め込みＮウェル９を形成する。図２２は、導通部８が形成され、まだレジスト１７が除去されていない状態を示す。
【００６９】
（６）レジスト除去工程において、レジスト１７を除去する。図２３は、レジスト１７が除去された状態を示す。
【００７０】
（７）ゲート電極形成工程において、適宜成膜プロセスやマスクを使用して、ゲート電極１５、ゲート電極１６を形成する。図２４は、ゲート電極１５、ゲート電極１６が形成された後の状態を示す。
【００７１】
（８）拡散層（ノード）形成工程において、ゲート電極１５、１６をマスクとして、グラウンドに接続する拡散層１、ビット線に接続するコンタクト（拡散層）３、ｐ型のストレージノード（拡散層）５、ｎ型のストレージノード（拡散層）１１を形成する。図２５は、拡散層１、３、５、１１が形成された後の状態を示す。
【００７２】
（９）上部配線層形成工程において、上部に第１層目の配線層を形成する。図２６は、配線層を形成した後のイメージを示す。
【００７３】
以上の（１）から（９）までの製造プロセスを経て、両特性のＭＯＳＦＥＴ下面に埋め込みＮウェルを有するトリプルウェル構造において、ゲート（ワード線）直下にｐ型の導通部８が形成されたＣＭＯＳＦＥＴデバイスを製造することができる。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７５】
本発明は、半導体デバイスに関し、特に、底面部分アイソレーション型のＣＭＯＳＦＥＴデバイスにおいて、宇宙線中性子に起因するエラーを低減する技術に適用して有効である。そして、本発明は、ＳＲＡＭを含め、論理デバイスの全て、すなわちＣＭＯＳＦＥＴデバイス全てに適合するものであり、したがって、産業、生活、社会基盤の全てで利用する電子システム全体で利用できる。
【符号の説明】
【００７６】
１・・・グラウンドに接続する拡散層
３・・・ビット線に接続するコンタクト
４・・・電源に接続するコンタクト
５・・・ストレージノード（ｐ型）
６・・・アイソレーション酸化膜
８・・・導通部（ｐ型）
９・・・埋め込みＮウェル
１０・・・ｐ−（ｐ）ウェル
１１・・・ストレージノード（ｎ型）
１２・・・ｐ基板
１３・・・ｎ−（ｎ）ウェル
１４・・・給電コンタクト
１５・・・ゲート電極（ストレージノード、ビット線ノード間）
１６・・・ゲート電極（ストレージノード、電源・グラウンドノード間）
１７・・・レジスト
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に、底面部分アイソレーション型のＣＭＯＳＦＥＴデバイス（単にＣＭＯＳデバイスとも記す）において、宇宙線中性子に起因するエラーを低減する技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体デバイスの微細化につれ、宇宙線中性子ソフトエラーの問題が特にＳＲＡＭについて顕在化している。地上に到達した極めて高いエネルギーを有する中性子がデバイスを構成する原子核内に突入すると核内の核子（中性子、陽子）が衝突を繰り返し、特に高いエネルギーを持った核子は核外に放出される。核子が核外に飛び出すだけの運動エネルギーを持ち得ない状態になると、励起状態にある残留原子核から陽子、中性子、重陽子、アルファ粒子などの軽粒子が蒸発する過程が続き、最終的に残留核も反挑エネルギーを持つため、これらの２次粒子は全てその飛程に見合った距離デバイスの中を飛ぶことになる。
【０００３】
電荷を持った２次イオンがＳＲＡＭの“ｈｉｇｈ”状態にあるストレージノードの空乏層を通過すると、アルファ線ソフトエラー同様、ファネリングメカニズムによってストレージノードに電荷が収集され、臨界電荷量以上の電荷が収集されると“ｈｉｇｈ”状態が“ｌｏｗ”状態に推移し、ソフトエラーになる。
【０００４】
これが、中性子ソフトエラーのメカニズムとして考えられてきた典型的なメカニズムであるが、１００ｎｍ前後のＳＲＡＭの微細化に伴い、このメカニズムでは説明できないモードが多数報告されるようになってきた［非特許文献２−６］。シングルイベントラッチアップ（ＳＥＬ）はその代表例で、米国の標準ＪＥＳＤ８９−３では、書き換えができないエラーで、パワーサイクル（電源再立ち上げ）で修復するエラーを指し、発火したり、溶断したりしたハードエラーの色合いの濃い旧来のラッチアップとは別物である。
【０００５】
書き換えができないが、リセットで修復するメモリのエラーモードがあり、これはＳＥＦＩ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｆｕｎｃｔｉｏｎａｌ Ｉｎｔｅｒｒｕｐｔ）と呼ばれ、周辺回路のエラーと考えられている。ＳＥＬもＳＥＦＩもマルチセルアップセット（ＭＣＵ）（１回のイベントで複数のビットがエラーになる現象。実用上ＥＣＣが効かない致命性の高い同一ワードの多ビットエラーはマルチビットアップセット（ＭＢＵ）と呼んで、ＭＣＵとは区別することが現在世界標準になっていることを付記したい。）である。
【０００６】
宇宙線中性子に起因するエラーを抑制する技術として、例えば、特許文献１−５や非特許文献１等に記載される技術がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１７５４４７号公報
【特許文献２】特開２００５−１４２３２１号公報
【特許文献３】特開２００５−２５９９３８号公報
【特許文献４】特開２００６−１２０８５２号公報
【特許文献５】特開２００５−１６６７２３号公報
【非特許文献】
【０００８】
【非特許文献１】Ｔ．Ｎａｋａｕｃｈｉ（ＳＯＮＹ Ｃｏｒｐ．），Ｎ．Ｍｉｋａｍｉ，Ａ．Ｏｙａｍａ，Ｈ．Ｋｏｂａｙａｓｈｉ，Ｈ．Ｕｓｕｉ，Ｊ．Ｋａｓｅ，”Ａ Ｎｏｖｅｌ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｍｉｔｉｇａｔｉｎｇ Ｎｅｕｔｒｏｎ−Ｉｎｄｕｃｅｄ Ｍｕｌｔｉ−Ｃｅｌｌ Ｕｐｓｅｔ ｂｙ ｍｅａｎｓ ｏｆ Ｂａｃｋ Ｂｉａｓ，”ＩＲＰＳ ２００８，Ｐｈｏｅｎｉｘ，Ａｒｉｚｏｎａ，Ａｐｒｉｌ ２７−Ｍａｙ １，Ｎｏ．２Ｆ．２，ｐｐ．１８７−１９１（２００８）．
【非特許文献２】Ｅ．Ｉｂｅ，Ｓ．Ｃｈｕｎｇ，Ｓ．Ｗｅｎ，Ｈ．Ｙａｍａｇｕｃｈｉ，Ｙ．Ｙａｈａｇｉ，Ｈ．Ｋａｍｅｙａｍａ，Ｓ．Ｙａｍａｍｏｔｏ，ａｎｄ Ｔ．Ａｋｉｏｋａ，’Ｓｐｒｅａｄｉｎｇ Ｄｉｖｅｒｓｉｔｙ ｉｎ Ｍｕｌｔｉ−ｃｅｌｌ Ｎｅｕｔｒｏｎ−Ｉｎｄｕｃｅｄ Ｕｐｓｅｔｓ ｗｉｔｈ Ｄｅｖｉｃｅ Ｓｃａｌｉｎｇ’，２００６ ＣＩＣＣ，Ｓａｎ Ｊｏｓｅ，ＣＡ．，Ｓｅｐｔｅｍｂｅｒ １０−１３，２００６，ｐｐ．４３７−４４４（２００６）．
【非特許文献３】Ｐ．Ｓｈｉｖａｋｕｍａｒ（Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｘａｓ ａｔ Ａｕｓｔｉｎ），Ｍ．Ｋｉｓｔｌｅｒ，Ｗ Ｋｅｃｋｌｅｒ．Ｓ，ＤｏｕｇＢｕｒｇｅｒ，Ｌｏｒｅｎｚｏ．Ａ．，”Ｍｏｄｅｌｉｎｇ ｔｈｅ Ｅｆｆｅｃｔ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ Ｔｒｅｎｄｓ ｏｎ ｔｈｅ Ｓｏｆｔ Ｅｒｒｏｒ Ｒａｔｅ ｏｆ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｌｏｇｉｃ，”Ｉｎｔ’ｌ Ｃｏｎｆ．ｏｎ Ｄｅｐｅｎｄａｂｌｅ Ｓｙｓｔｅｍｓ ａｎｄ Ｎｅｔｗｏｒｋｓ，ｐｐ．３８９−３９８（２００２）．
【非特許文献４】Ｐ．Ｅ．Ｄｏｄｄ，Ｍ．Ｒ．Ｓｈａｎｅｙｆｅｌｔ，Ｊ．Ｒ．Ｓｃｈｗａｎｋ，ａｎｄ Ｇ．Ｌ．Ｈａｓｈ，’Ｎｅｕｔｒｏｎ−ｉｎｄｕｃｅｄ ｌａｔｃｈｕｐ ｉｎ ＳＲＡＭｓ ａｔ ｇｒｏｕｎｄ ｌｅｖｅｌ’，２００３ ＩＲＰＳ，Ｒｅｎｏ，Ｎｅｖａｄａ，Ｎｏ．２Ｂ．１，ｐｐ．５１−５５（２００３）
【非特許文献５】Ａ．Ｂｏｕｇｅｒｏｌ（ＥＡＤＳ），Ｆ．Ｍｉｌｌｅｒ，Ｎ．Ｂｕａｒｄ，”ＳＤＲＡＭ Ａｒｃｈｉｔｅｃｔｕｒｅ ＆ Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｅｆｆｅｃｔｓ Ｒｅｖｅａｌｅｄ ｗｉｔｈ Ｌａｓｅｒ，”ＩＯＬＴＳ，Ｒｈｏｄｅｓ，Ｇｒｅｅｃｅ，Ｊｕｌｙ ７−９，Ｎｏ．ｉｏｌｔｓ０８−３８（２００８）．
【非特許文献６】Ｘ．Ｚｈｕ，Ｘ．Ｄｅｎｇ，Ｒ．Ｂａｕｍａｎｎ，Ｓ．Ｋｒｉｓｈｎａｎ，”Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｓｓｅｓｓｍｅｎｔ ｏｆ Ｃｈａｒｇｅ Ｃｏｌｌｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙ ｏｆ Ｎ＋ ａｎｄ Ｐ＋ Ｄｉｆｆｕｓｉｏｎ Ａｒｅａｓ ｉｎ Ｔｅｒｒｅｓｔｒｉａｌ Ｎｅｕｔｒｏｎ Ｅｎｖｉｒｏｎｍｅｎｔ，”ＴＮＳ Ｖｏｌ．５３，Ｎｏ．６，ｐ．２１５６（２００７）
【非特許文献７】Ｅ．Ｉｂｅ，Ｈ．Ｋａｍｅｙａｍａ，Ｙ．Ｙａｈａｇｉ，Ｋ．Ｎｉｓｈｉｍｏｔｏ，Ｙ．Ｔａｋａｈａｓｈｉ，’Ｄｉｓｔｉｎｃｔｉｖｅ Ａｓｙｍｍｅｔｒｙ ｉｎ Ｎｅｕｔｒｏｎ−Ｉｎｄｕｃｅｄ Ｍｕｌｔｉｐｌｅ Ｅｒｒｏｒ Ｐａｔｔｅｒｎｓ ｏｆ ０．１３ｕｍ ｐｒｏｃｅｓｓ ＳＲＡＭ’，ＲＡＳＥＤＡ２００４，Ｔｓｕｋｕｂａ，Ｏｃｔｏｂｅｒ ６−８，２００４，ｐｐ．１９−２３（２００４）
【非特許文献８】Ｎ．Ｓｅｉｆｅｒｔ，Ｖ．Ｚｉａ，”Ａｓｓｅｓｓｉｎｇ ｔｈｅ ｉｍｐａｃｔ ｏｆ ｓｃａｌｉｎｇ ｏｎ ｔｈｅ ｅｆｆｉｃａｃｙ ｏｆ ｓｐａｔｉａｌ ｒｅｄｕｎｄａｎｃｙ ｂａｓｅｄ ｍｉｔｉｇａｔｉｏｎ ｓｃｈｅｍｅｓ ｆｏｒ ｔｅｒｒｅｓｔｒｉａｌ ａｐｐｌｉｃａｔｉｏｎｓ，，”ＩＥＥＥ Ｗｏｒｋｓｈｏｐ ｏｎ Ｓｉｌｉｃｏｎ Ｅｒｒｏｒｓ ｉｎ Ｌｏｇｉｃ−Ｓｙｓｔｅｍ Ｅｆｆｅｃｔｓ ３，Ａｕｓｔｉｎ Ｔｅｘａｓ，Ａｐｒｉｌ ３，４（２００７）．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、前記のような宇宙線中性子に起因するエラーを抑制する技術に関して、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１０】
特許文献１では、トランジスタのソース・ドレインを構成する拡散層（ストレージノード）直下に酸化膜を形成する。２次イオンが通過しても空乏層がストレージノード側面のみに形成されるため、電荷収集が事実上ほとんど起きず、エラーを激減できる。ｐｎ接合も少なくなるのでラッチアップも発生しにくくなる構造およびその製造技術を提供している。しかしながら、埋め込み酸化膜を部分的に形成する技術は確立されていないため、実現にはしばらくの開発期間を要する。
【００１１】
特許文献２では、高濃度基板（ＰｏｎＰ＋基板）にＰウェルとＮウェルを形成し、その下層に埋め込みＮウェルを形成する。ＰウェルにＮＭＯＳＦＥＴを、ＮウェルにＰＭＯＳＦＥＴを形成し通常のトリプルウェル構造とした上で、Ｐウェル電位を所定電位に接続するＰウェル電位接続部を設け、このＰウェル電位接続部の直下領域には前記埋め込みＮウェルが存在しない領域を設ける。埋め込みＮウェルによってソフトエラー耐性を向上し、Ｐウェルを基板に接続することでラッチアップ耐性を向上する技術を提供している。そもそも、埋め込みＮウェルは低抵抗部を形成するため、それ自身もラッチアップ対策になっており、微細化が進行するほど、ｐｎ接合の距離も短くなるため、ラッチアップが発生しやすくなることを注記したい。しかしながら、ドレインノード直下には埋め込みＮウェルが形成されているため、本発明者らが発見した後述するバイポーラモードのエラーであるＭＣＢＩ（Ｍｕｌｔ−Ｃｏｕｐｌｅｄ Ｂｉｐｏｌａｒ Ｉｎｔｅｒａｃｔｉｏｎ）の発生を抑制することはできない。
【００１２】
特許文献３では、ＳＴＩの下面にｐ−ウェルとｐ−基板の電気的接続部分を設け、この部分の不純物濃度を高めて電子が拡散層に流れにくくして電荷収集型のソフトエラーを抑制することのみを狙いとしている。また、この部分により、ｐウェル抵抗が小さくなるので、ラッチアップも抑制できる。一般に低抵抗のディープＮウェルによりラッチアップは抑制できるので、導通部の不純物濃度は高める必要はない。ＭＣＢＩはチャネル部が高電位になることにより発生するので、チャネル直下またはそれに近いところに導通部を設けなければ対策にならない。
【００１３】
特許文献４では、ｐ型ウェル領域とｎ型ウェル領域が短冊状に並ぶ構造の下にそれに直交するようにｐ型／ｎ型の構造を形成し、ｐウェルの一部がｐ基板と電気的に接続するようにし、高いｐ−ウェル抵抗によって発生しやすくなるラッチアップを抑制する。トリプルウェルとツインウェル構造部が共存し、低抵抗Ｎウェルによるラッチアップ抑制効果を確保することを目的とするが、ソフトエラー対策に言及していない。ＭＣＢＩモードを認知していないので、本願について後述するようにチャネル直下に導通部を設けることに積極的な意味があることに言及していない。実施例ではＮウェルの下にディープＮウェルが形成され、ｐ−ウェルの下には形成されていない例が示されており、ソフトエラー抑制を考慮していないことは明白である。
【００１４】
特許文献５では、トリプルウェル構造を選択的に形成する構造を示しているがディープｎウェルが連続する構造になっていないため、ラッチアップ抑制効果は低い。電荷収集型のソフトエラー対策を狙いとして、ドレイン直下にディープｎウェルを配置し、実施例ではディープｎウェルがチャネルにすべて部分的にかかっており、後述するように積極的にチャネル直下にディープｎウェルの無い領域を形成しようとする本願とは発想が根本的に異なる。
【００１５】
非特許文献１では、ＣＭＯＳ・ＳＲＡＭにおいて微細化の結果、ＭＣＢＩと同様の現象が発生することを追認し、Ｎウェルに囲まれたｐウェル領域の電位を低めに制御する方式を提案している。これによれば、ＭＣＢＩは抑制できるが、ＳＲＡＭの電位制御が複雑になり、デバイスの動作特性（スピード、消費電力）の劣化の懸念がある。
【００１６】
そこで、本発明は、ＭＣＢＩが発生しないＣＭＯＳデバイスの構造および製造方法をラッチアップ耐性を確保しながら提供することを目的とする。すなわち、ＣＭＯＳデバイスに新たに出現した中性子起因のバイポーラ型エラーモードＭＣＢＩに高い耐性を持つＣＭＯＳデバイスの新たな構造とその製造方法を提供するものである。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、代表的なものの概要は、ＣＭＯＳデバイスにおいて、両特性のＭＯＳＦＥＴ下面に埋め込みＮウェルを形成するトリプルウェル構造を有し、ｎＭＯＳＦＥＴのストレージノード直下を含む領域または隣接する領域に、ｐ−ウェルとｐ基板を電気的に接続する導通部を形成し、シングルイベントスナップバックで発生する正孔を速やかに基板部に拡散させ、ｐ−ウェルの電位上昇を抑制することにより、ＭＣＢＩそのものを抑制する。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
すなわち、代表的なものによって得られる効果は、ＣＭＯＳデバイス、特に、論理デバイスのＭＣＢＩ耐性を、ラッチアップ耐性を損なうことなく、また、面積や消費電力ペナルティを受けることなく、向上することができる。そして、本発明は、ＳＲＡＭを含め、論理デバイスの全て、すなわちＣＭＯＳデバイス全てに適合するものであり、したがって、産業、生活、社会基盤の全てで利用する電子システム全体で利用できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施の形態のＣＭＯＳＦＥＴデバイスを示す図である。
【図２】従来のＳＲＡＭのレイアウトを示す図である。
【図３】本発明の実施の形態の概要において、本発明者らが１３０ｎｍＳＲＡＭについて実測したエラービットの配置の特徴を示す図である。
【図４】本発明の実施の形態の概要において、ＭＣＵの発生数の給電タップ位置依存性を示す図である。
【図５】本発明の実施の形態の概要において、電源電流の中性子照射中の電流値と頻度の関係を示す図である。
【図６】本発明の実施の形態の概要において、３次元デバイスシミュレーションモデル（ｐ−ウェルを中心に、ＡＢＣＤ４ビットを各１／４ずつ結合して形成したモデル）を示す図である。
【図７】本発明の実施の形態の概要において、Ｍｇイオンを、ビットＡのｐ−ウェル内ｐｎ接合を貫通させたときのＡ−Ｄのストレージノードに流れる電流の計算値を示す図である。
【図８】本発明の実施の形態の概要において、ＭＣＢＩのメカニズムを示す図である。
【図９】本発明の実施の形態の概要において、データパターンに対応したＳＲＡＭのマトリックス内のストレージノードの“Ｈｉｇｈ”、“Ｌｏｗ”の配置を示す図である。
【図１０】本発明の実施の形態の概要において、ＭＣＢＩ発生時データパターンに対応したＳＲＡＭのマトリックス内のストレージノードのエラーの配置を示す図である。
【図１１】本発明の実施の形態の概要において、各種半導体デバイスの微細化によるソフトエラー耐性の変化を概念的にまとめた図である。
【図１２】本発明の第１の実施の形態において、ｐ−ウェルの中心部にｐ型導通部を１本形成する場合の各ノードの配置イメージを示す図である。
【図１３】本発明の第１の実施の形態において、ｐ−ウェル内のノード列直下にｐ型導通部を２本形成する場合の各ノードの配置イメージを示す図である。
【図１４】本発明の第２の実施の形態のＣＭＯＳＦＥＴデバイスを示す図である。
【図１５】本発明の第２の実施の形態において、ワード線全般に亘って適用した場合に形成される埋め込みＮウェルのイメージを示す図である。
【図１６】本発明の第２の実施の形態において、前工程の概略プロセスフローとデバイスの完成イメージを示す図である。
【図１７】本発明の第２の実施の形態において、製造プロセスの最初の工程を示す図である。
【図１８】本発明の第２の実施の形態において、アイソレーション酸化膜形成工程を示す図である。
【図１９】本発明の第２の実施の形態において、ｐ−ウェル、ｎ−ウェル形成工程を示す図である。
【図２０】本発明の第２の実施の形態において、本実施の形態に対応した導通部上面へのレジスト形成工程を示す図である。
【図２１】本発明の第１の実施の形態に対応した導通部上面へのレジスト形成工程を示す図である。
【図２２】本発明の第２の実施の形態において、埋め込みＮウェル（部分ディープｎ−ウェル）形成工程を示す図である。
【図２３】本発明の第２の実施の形態において、埋め込みＮウェル用のレジスト除去工程を示す図である。
【図２４】本発明の第２の実施の形態において、ゲート電極形成工程を示す図である。
【図２５】本発明の第２の実施の形態において、拡散層（ノード）形成工程を示す図である。
【図２６】本発明の第２の実施の形態において、上部配線層形成工程を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態の概要および本発明の一実施の形態を図面に基づいて詳細に説明する。なお、実施の形態の概要および一実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
＜本発明の実施の形態の概要＞
今回、我々はＳＥＬでもＳＥＦＩでもなく、書き換えができるが、ＳＥＬのように電流の増加を伴うモードを見出し、メカニズムを明らかにした上でＭＣＢＩ（Ｍｕｌｔｉ−Ｃｏｕｐｌｅｄ Ｂｉｐｏｌａｒ Ｉｎｔｅｒａｃｔｉｏｎ）と名づけた。その発見に至った経緯と概要を以下にまとめる。
【００２５】
まず、実験手法と結果についてまとめる。試験には１３０ｎｍプロセスの高速ＳＲＡＭを用いた。従来のＳＲＡＭのレイアウトを図２に示すように、このデバイスでは、中央のｐＭＯＳＦＥＴを両側でｎＭＯＳＦＥＴが挟む構造になっており、ｎＭＯＳＦＥＴのｐ−ウェル（単にｐウェルとも記す）１０はビット線方向（図の縦方向）に連続しており、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）のアイソレーション酸化膜６でｐ−ウェル１０とｎ−ウェル（単にｎウェルとも記す）１３がストライプで並ぶ構造になっている。トランジスタが形成されるアクテイブ領域はワード線方向の両側はＳＴＩで隔離されるため、ワード線方向に沿った斜め方向にはファネリングが起きにくいため、同一ワード内ビットをワード線方向に整列させればＭＢＵは極めて発生しにくいことがこのレイアウトの強みでもある。
【００２６】
ｐ−ウェル１０の下は埋め込みＮウェル９が形成され、トリプルウェル構造となっている。
【００２７】
このＳＲＡＭをスウェーデン ウプサラ大学の準単色エネルギー中性子照射設備ＴＳＬで、ピークエネルギー２１、４７、９４、１７６ＭｅＶの４点で中性子照射を行った。
【００２８】
マルチセルエラーは中性子のエネルギーが高いほど影響範囲が広くなるため、致命性も高くなる。ロスアラモス国立研究所を代表格とするＳｐａｌｌａｔｉｏｎ試験法は、高エネルギーほどフラックスが低くなるため、マルチセルエラーの加速研究には不向きと言える。
【００２９】
前記したＭＣＵの定義に従った時間ドメインでの現象論的な分類アルゴリズムを説明する。１サイクルでは、全ビットに先ず特定のデータパターンを書き込み、イベントの期待値が１に近くなるような時間放置した後、全ビットデータを読取り、初期設定値と異なる場合、単純なノイズと切り分けるため、Ｒｅａｄを繰り返す。状態が変わらなければ、反対極性のデータをｗｒｉｔｅし、書き換えできれば「真性」のソフトエラー（ｓｔａｔｉｃ ｓｏｆｔ−ｅｒｒｏｒ）に分類する。この後、デバイスをｒｅｓｅｔし、これにより書き換えができるエラーをＳＥＦＩ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｆｕｎｃｔｉｏｎａｌ Ｉｎｔｅｒｒｕｐｔ）と称する。ｒｅｓｅｔで書き換えができないビットで、ｐｏｗｅｒ ｃｙｃｌｅで修復できるものをＳＥＬ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｌａｔｃｈｕｐ）と分類する。尚、電源電流Ｉｄｄは、この分類アルゴリズムとは独立に一定時間間隔で測定する。
【００３０】
時間領域で抽出したエラーは、単一のイベントである必然性は無いため、空間的にある程度離散したエラー群は別なイベントに属すると看做す。このために開発したプログラムＭＵＣＥＡＣのアルゴリズムの基礎部分を以下に示す。
【００３１】
先ず、同じサンプリングサイクルで検出されたエラーは全て１ビットのみの単独アップセット（Ｓｉｎｇｌｅ Ｂｉｔ Ｕｐｓｅｔ）ＳＢＵと仮定し、任意のＳＢＵの周囲にＭＣＵと看做す領域ＡＯＩ（Ａｒｅａ Ｏｆ Ｉｎｔｅｒｓｅｔ）を設定する。ＡＯＩ内に別なエラービットが検出された場合、そのエラービットは最初のエラービットとともにＭＣＵのファミリーと看做し、新しいエラービットの周囲に新たにＡＯＩを設定し、同じ操作を繰り返す。同一サンプリングサイクル内の全てのエラービットのグループ分けが終了するまでこの操作を繰り返す。本発明で紹介するデータは、イベント数が一定値になるＷＬ（ワード線）、ＢＬ（ビット線）方向それぞれ５ビットずつ（領域としては１１ビット×１１ビット＝１２１ビット）をＡＯＩの大きさに選定した。ＡＯＩを広げすぎる場合は、複数のイベントを単一イベントにカウントするため、再びイベント数が減り始めることで判定できる。
【００３２】
このようにして分類したイベントの内、ＭＣＵについては、さらに次の３通りのカテゴリー分けを施す。
（ｉ）ＭＣＵ ｏｎ ＷＬ（ＭＯＷ）：ＷＬ上に一直線に並んだＭＣＵ。
（ｉｉ）ＭＣＵ ｏｎ ＢＬ（ＭＯＢ）：ＢＬ上に一直線に並んだＭＣＵ。
（ｉｉｉ）クラスターＢＬ、ＷＬ双方に複数ビットの広がりを持つＭＣＵ。
【００３３】
これらの分類はＭＢＵ対策設計上重要な情報となる。
【００３４】
以下、結果をまとめる。
【００３５】
図３に実際に現れたＭＣＵのパターン例を示す。図３は、本発明者らが１３０ｎｍＳＲＡＭについて実測したエラービットの配置の特徴を示している。
【００３６】
データパターンによって大きく様子が異なることが分かる。グループＡ（ＣＨＢ、ＣＨＢｃ）では、初期データ“１”、“０”の組みでＷＬ方向に２ビット隣接してエラーになるケースが基本で、ＢＬ方向にそれが１ビット置きに並ぶのが特徴である。一方、グループＢ（全て“０”または全て“１”）では、ＷＬ方向には、１ビットだけがほとんどで、ＢＬ方向に一直線（最大１２ビット）に並ぶのが特徴である。
【００３７】
後述するようにクラスターはほとんどグループＡのみに現れる。
【００３８】
図４にＭＣＵの発生数の給電タップ位置依存性を示す。図４は、ＳＢＵおよびＭＣＵの頻度をＷＬ方向およびＢＬ方向のアドレス（ＭＯＤ１２８）に沿って示したものである。Ｖｄｄ、Ｖｓｓ給電用のタップは図示した位置にＢＬ方向に３２ビット間隔に設置してあり、ＭＣＵに著しいタップ位置依存性がある一方、ＳＢＵには依存性が認められなかった。これは、ＭＣＵとＳＢＵの基本的なメカニズムが異なることを示唆している。
【００３９】
照射中のＩｄｄの測定値の頻度は図５に示す。図５は、電源電流の中性子照射中の電流値と頻度の関係を示している。図５に示すように、０．３〜０．４Ａ程度の通常のスタンバイ電流以外に５〜１０ｍＡ間隔でピークが現れる。このことは図４の事実と併せ、本発明で紹介するＭＣＵがバイポーラ系のメカニズムに基づくものであることを示唆する。
【００４０】
また、ＳＢＵにバイポーラ系の挙動が強くは認められないことから、図５の２、３、４、５番目のピークはダブル、トリプル、４、５ビットＭＣＵに随伴して流れる電流であると推測できる。
【００４１】
以上の実験事実から、我々はＭＣＵのメカニズムがｐウェル内のバイポーラ系の挙動に起因すると考え、図６に示すモデルで３次元デバイスシミュレーションを試みた。図６は、３次元デバイスシミュレーションモデル（ｐ−ウェルを中心に、ＡＢＣＤ４ビットを各１／４ずつ結合して形成したモデル）を示している。図６に示すように、ｐ−ウェルを中心に据えた４個の部分ビット（ストレージノード（Ａ）〜（Ｄ）。データは全て“ｈｉｇｈ”）からなるモデルを構築し、ＴＣＡＤシミュレーションツールであるＤＡＶＩＮＣＩＴＭを用いた３次元デバイスシミュレーションを試みた。
【００４２】
宇宙線中性子によってＳｉから発生するＭｇイオン（２０ＭｅＶ）を、ｐウェル側面のｐｎ接合をストレージノードの下で貫通するように入射させた。ストレージノードそのものは貫通していないので、従来の電荷収集型のエラーメカニズムに照らすとこの場合はエラーにならない筈である。
【００４３】
ストレージノード（Ａ）−（Ｄ）を流れる電流時間変化のシミュレーション結果を図７に示す。図７は、Ｍｇイオンを、ビットＡのｐ−ウェル内ｐｎ接合を貫通させたときのＡ−Ｄのストレージノードに流れる電流の計算値を示している。先ず、近くをＭｇイオンが通過した（Ａ）および（Ｄ）のノードには、シングルイベントスナップバックによるピークが現れ、一時減少するが、再び徐々に増加し、１．５ｍＡ程度の電流がそれぞれ流れる。一方、Ｍｇイオンが直下を通過していないノード（Ｂ）、（Ｃ）ではスナップバックによるピークは現れないが、徐々に電流は増え始め、最後は（Ａ）、（Ｄ）と同程度に電流が流れ続け、結局４ビット全てがエラーになる結果が得られた。
【００４４】
Ｍｇイオン入射後の電子・正孔の発生と流れを詳細に検討した結果、図８に示すＭＣＢＩのメカニズムに描写するように、今回の減少は、ｐウェル内の寄生トランジスタ（Ｔｒ１）がスナップバックによってＯｎになり、その結果流れる正孔電流によって寄生垂直トランジスタ（Ｔｒ２）がＯｎ、ｎ−ウェル内の水平トランジスタ（Ｔｒ３）がＯｎになって、寄生サイリスタがＯｎ、電流が流れ続ける結果になることを突き止めた。
【００４５】
通常は、シミュレーションモデルのように４ノードが隣接して“ｈｉｇｈ”になることは無く、図９（データパターンに対応したＳＲＡＭのマトリックス内のストレージノードの“Ｈｉｇｈ”、“Ｌｏｗ”の配置を示す図）に示すように、チェッカーボードでは１ビットおきにＷＬ方向の隣接２ビットが“ｈｉｇｈ”になり、全て“０”または全て“１”では、ｐ−ウェル内のどちらか片側のノードだけが連続して“ｈｉｇｈ”になる。したがって、ＭＣＢＩの発生している領域の“ｈｉｇｈ”ノードを持ったビットがエラーになると考えれば、図１０（ＭＣＢＩ発生時データパターンに対応したＳＲＡＭのマトリックス内のストレージノードのエラーの配置を示す図）に示すように、図３に現れたデータパターンに依存するエラービットのパターンは完全に説明できることになる。
【００４６】
今回、本発明者らが確認したＭＣＵの新モードは、最大連続１２ビットに及ぶものであるが、ＷＬ方向に１直線にならぶものは約２５００件のＭＣＵのうち３ビット以上の場合はなく、理論的にもＭＣＢＩを考慮していないシミュレーションで本発明者らが示したように［非特許文献７］、インターリーブを間隔をＷＬ方向に３ビット以上にし、ＥＣＣをもうければ、ＭＣＢＩは完全に対策できると予測できる。
【００４７】
一方で、フリップフロップ（ＦＦ）などに代表される論理デバイスは微細化が進むほどエラー耐性が劣化し、７０ｎｍプロセスではＳＲＡＭと同等になるとされている［非特許文献６］。論理デバイスにはメモリのＥＣＣのようにエラー対策が現存せず、ＤＭＲ、ＴＭＲなどの冗長系もシステム全てに採択することは、２倍、３倍のオーバーヘッドを強いることになるので、現実的でない。ＦＦについては、一つの論理ノードに二つの物理ノードを配置し、２ノードの状態が同時に変化しない限り、論理状態が変わらないデバイスＤＩＣＥが開発され、「ソフトエラーイミューン（不感）」とされているが、微細化がさらに４５、３２ｎｍまで進むと、２つのノードが同時にエラーになる確率が高まり、非対策ＦＦと同程度になることが警告されている［非特許文献８］。ＭＣＢＩでは、同じｐ−ウェル内の近接する“ｈｉｇｈ”ノードが全てエラーになるので、こうした対策も無力化する。同じ論理ノードの２つの物理ノードの距離を離すか、別ウェルにすることも対策としてはあり得るが、面積ペナルテイや、回路の複雑化を招くので、最適な対策とは言えない。
【００４８】
以上の発見や我々のシミュレーション結果を含んだＤＲＡＭ、論理デバイス等を含めた微細化に伴う中性子エラーのトレンド予測を図１１に示す。図１１は、各種半導体デバイスの微細化によるソフトエラー耐性の変化を概念的にまとめたものである。論理回路ではあるが、メモリ要素としての機能を有するラッチ回路（フリップフロップの構成回路）、組合せ論理回路も微細化につれてソフトエラー率が急増する傾向が示されているほか、多重化し、エラー耐性が極めて強いとされる２重化ロジックについても発生した電荷が複数のノード間に分配される結果、耐性が急激に劣化する予測も為されている。加えて、ＳＲＡＭのＭＣＵ比率も急増する予測がたてられている。
【００４９】
ＭＣＵ比率の増加は、論理回路に置き換えると複数のストレージノードに同時にノイズ（ＳＥＴ：シングルイベントトランジェント）が発生することになり、冗長化対策の効果が益々無力化することになる。
【００５０】
以上説明した本発明の実施の形態の概要に基づいた各実施の形態を、以下において説明する。
【００５１】
＜第１の実施の形態＞
本発明の第１の実施の形態のＣＭＯＳＦＥＴデバイスを図１に示す。図１は、ＣＭＯＳＦＥＴデバイスの一例として、ＳＲＡＭの６トランジスタを示しており、この上面図とＡ−Ａ’断面図とＢ−Ｂ’断面図である。
【００５２】
このデバイスでは、ｐ基板１２上に６個のトランジスタが形成され、中央の２個のｐＭＯＳＦＥＴを両側でそれぞれ２個のｎＭＯＳＦＥＴが挟む構造になっている。ｎＭＯＳＦＥＴのｐ（ｐ−）ウェル１０はビット線方向（図の縦方向）に連続しており、ＳＴＩのアイソレーション酸化膜６で、このｐウェル１０とｐＭＯＳＦＥＴのｎ（ｎ−）ウェル１３がストライプで並ぶ構造になっている。トランジスタが形成されるアクテイブ領域は、ワード線方向の両側がＳＴＩで隔離されている。ｐウェル１０の下には埋め込みＮウェル９が形成され、トリプルウェル構造となっている。
【００５３】
図１では、ｐウェル１０の中央付近に１本だけ連続したｐ型の導通部８を形成することが特徴である。この導通部８で、ｐウェル１０とｐ基板１２が電気的に接続される。ｐウェル１０の中にあるノードはグラウンド（Ｇ）とビット線に接続するノード（Ｂ）とストレージノード（Ｓ）であり、基本的にはストレージノード（Ｓ）の直下のみに導通部８を形成すれば良いが、正孔の抜けやすさを考えると多少大きめの方が良い。どちらにしてもマスクは一枚追加することになるので、本実施の形態では簡単のため、一本の連続した導通部８とした。
【００５４】
なお、図１において、１はグラウンドに接続する拡散層、３はビット線に接続するコンタクト、４は電源に接続するコンタクト、５はストレージノード（ｐ型）、１１はストレージノード（ｎ型）、１５はゲート電極（ストレージノード、ビット線ノード間）、１６はゲート電極（ストレージノード、電源・グラウンドノード間）を示す。
【００５５】
図１２は、本実施の形態について、ｐ−ウェル１０の中心部にｐ型の導通部８を１本形成する場合の各ノードの配置イメージ（上面図とＡ−Ａ’断面図）を示したもので、埋め込みＮウェル９がビット線方向に幅広く確保できるので、ラッチアップ耐性への影響を小さくとどめることができる。ｐウェル１０内には給電のための給電コンタクト（Ｃ）１４が通常は８、１６または３２ビット間隔で設けられる。ＭＣＢＩの場合、図４で見たように、給電コンタクトから離れるほどＭＣＵ発生数が大きくなるが、給電コンタクトから見た電気抵抗も大きく変化しないので、ＭＣＵ発生頻度を悪くさせることも無い。
【００５６】
図１３は、本実施の形態の変形例として、導通部８をよりストレージノード近くにするため、ｐ−ウェル１０内のノード列直下にｐ型の導通部８を２本形成する場合の各ノードの配置イメージ（上面図とＡ−Ａ’断面図）を示したものである。これにより、ＭＣＢＩ抑制効果を一層高めることができる。
【００５７】
図１、図１２、図１３に示した本実施の形態は、導通部８がｐ−ウェル１０に並行に形成するが、この構造はｐ−ウェルのコンタクト直下に導通部を形成する従来技術［特許文献２］とは、導通部分を形成する方向がワード線に直交する点が根本的に異なる。
【００５８】
＜第２の実施の形態＞
図１４に、本発明の第２の実施の形態のＣＭＯＳＦＥＴデバイスを示す。図１４は、ＣＭＯＳＦＥＴデバイスの一例として、ＳＲＡＭの６トランジスタを示しており、この上面図とＡ−Ａ’断面図とＢ−Ｂ’断面図である。
【００５９】
本実施の形態では、ゲート電極（ワード線）１５、１６の直下にｐ型の導通部８を形成する。この手法でもストレージノードに近接した位置に導通部８を形成できるので、ＭＣＢＩ抑制効果が期待できる。前記第１の実施の形態との相違は、導通部８がワード線に並行にその直下に形成できる点である。この手法では、ワード線のマスクがそのまま使えるので、マスク追加の必要が無い点が利点である。
【００６０】
その一方で、図１５（ワード線全般に亘って適用した場合に形成される埋め込みＮウェルのイメージを示す図）に示すように、ワード線方向に埋め込みＮウェル９を分断する形になるため、給電コンタクト１４からのストレージノードの抵抗値や、ラッチアップ耐性に影響がおよぶマイナス要因も可能性としては考慮する必要がある。ワード線全面でなく、例えばビット線に接続するコンタクト３とストレージノード１１間のゲート直下だけに導通部８を作ることによってこの問題は解決できる。
【００６１】
以下、本実施の形態について、ＣＭＯＳＦＥＴデバイスの製造プロセスを説明する。図１６に、図１４について大まかな前工程の概略プロセスフローとデバイスの完成イメージを示した。通常、基板の上にアイソレーション酸化膜６を形成した後、そのアイソレーション酸化膜６およびレジストを適宜配置してマスクとし、ｐウェル１０、ｎウェル１３を形成する。従来からのＣＭＯＳデバイスの前工程と大きく異なる点は、埋め込みＮウェル９のイオン打ち込み工程の直前に導通部８に該当する寸法・配置のレジストを形成させ、イオン打ち込みはこの上から実施する点である。
【００６２】
図１７〜図２６に、図１６に示した各プロセスをブロック毎にデバイスのイメージ図と共に示した。
【００６３】
（１）製造プロセスの最初の工程において、無加工のｐ基板１２を準備する。。図１７は、無加工のｐ基板１２を示す。
【００６４】
（２）アイソレーション酸化膜形成工程において、ｐ基板１２にアイソレーション酸化膜６を形成する。図１８は、アイソレーション酸化膜６が形成された後の状態を示す。
【００６５】
（３）ｐ−ウェル、ｎ−ウェル形成工程において、ｐ基板１２にｐ−ウェル１０、ｎ−ウェル１３を形成する。図１９は、ｐ−ウェル１０、ｎ−ウェル１３が形成された後の状態を示す。
【００６６】
（４）導通部上面へのレジスト形成工程において、以降の工程で形成される導通部の上面にレジスト１７を形成する。図２０は、レジスト１７でマスクを形成した状態を示し、この状態でｎ−アイソレーションを形成する。レジスト１７は、その直下にｎ−アイソレーションが形成されないように十分厚くする必要がある。
【００６７】
（４）’導通部上面へのレジスト形成工程において、第１の実施の形態に対応する場合を図２１に示す。図２１には、図１２に示したビット線に沿って導通部８を形成する実施の形態の導通部１本だけの場合のレジスト配置を示したが、プロセスの説明図では、ＳＲＡＭ１ビットを例にしたため、中央にｐＭＯＳＦＥＴが配置されており、ｎＭＯＳＦＥＴのｐ−ウェルが両側に分断される形になり、一見レジストが２本必要のように見えるが、実際は１本のｐ−ウェル（両側で２ビットが共有する）の中に１本の導通部を形成すれば良い。このようにして、レジスト形成部の直下には埋め込みＮウェルが形成されないため、その部分にｐ型の導通部が残ることになる。
【００６８】
（５）部分ディープｎ−ウェル形成工程において、部分ディープｎ−ウェル、すなわち導通部８を有する埋め込みＮウェル９を形成する。図２２は、導通部８が形成され、まだレジスト１７が除去されていない状態を示す。
【００６９】
（６）レジスト除去工程において、レジスト１７を除去する。図２３は、レジスト１７が除去された状態を示す。
【００７０】
（７）ゲート電極形成工程において、適宜成膜プロセスやマスクを使用して、ゲート電極１５、ゲート電極１６を形成する。図２４は、ゲート電極１５、ゲート電極１６が形成された後の状態を示す。
【００７１】
（８）拡散層（ノード）形成工程において、ゲート電極１５、１６をマスクとして、グラウンドに接続する拡散層１、ビット線に接続するコンタクト（拡散層）３、ｐ型のストレージノード（拡散層）５、ｎ型のストレージノード（拡散層）１１を形成する。図２５は、拡散層１、３、５、１１が形成された後の状態を示す。
【００７２】
（９）上部配線層形成工程において、上部に第１層目の配線層を形成する。図２６は、配線層を形成した後のイメージを示す。
【００７３】
以上の（１）から（９）までの製造プロセスを経て、両特性のＭＯＳＦＥＴ下面に埋め込みＮウェルを有するトリプルウェル構造において、ゲート（ワード線）直下にｐ型の導通部８が形成されたＣＭＯＳＦＥＴデバイスを製造することができる。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７５】
本発明は、半導体デバイスに関し、特に、底面部分アイソレーション型のＣＭＯＳＦＥＴデバイスにおいて、宇宙線中性子に起因するエラーを低減する技術に適用して有効である。そして、本発明は、ＳＲＡＭを含め、論理デバイスの全て、すなわちＣＭＯＳＦＥＴデバイス全てに適合するものであり、したがって、産業、生活、社会基盤の全てで利用する電子システム全体で利用できる。
【符号の説明】
【００７６】
１・・・グラウンドに接続する拡散層
３・・・ビット線に接続するコンタクト
４・・・電源に接続するコンタクト
５・・・ストレージノード（ｐ型）
６・・・アイソレーション酸化膜
８・・・導通部（ｐ型）
９・・・埋め込みＮウェル
１０・・・ｐ−（ｐ）ウェル
１１・・・ストレージノード（ｎ型）
１２・・・ｐ基板
１３・・・ｎ−（ｎ）ウェル
１４・・・給電コンタクト
１５・・・ゲート電極（ストレージノード、ビット線ノード間）
１６・・・ゲート電極（ストレージノード、電源・グラウンドノード間）
１７・・・レジスト
【特許請求の範囲】
【請求項１】
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで構成されるＣＭＯＳＦＥＴデバイスであって、
前記ｐＭＯＳＦＥＴと前記ｎＭＯＳＦＥＴの両特性のＭＯＳＦＥＴ下面に埋め込みＮウェルを形成するトリプルウェル構造を有し、前記ｎＭＯＳＦＥＴのストレージノード直下を含む領域または隣接する領域に、ｐウェルとｐ基板を電気的に接続する導通部が形成されていることを特徴とするＣＭＯＳＦＥＴデバイス。
【請求項２】
請求項１記載のＣＭＯＳＦＥＴデバイスにおいて、
前記導通部は、ゲート電極に沿ったゲート電極直下を含む領域または隣接する領域で連続または断続する溝状の構造を有することを特徴とするＣＭＯＳＦＥＴデバイス。
【請求項３】
請求項１記載のＣＭＯＳＦＥＴデバイスにおいて、
前記導通部は、前記ｐウェルの方向に全長に亘って連続する少なくとも１本の溝状の構造を有することを特徴とするＣＭＯＳＦＥＴデバイス。
【請求項４】
請求項３記載のＣＭＯＳＦＥＴデバイスにおいて、
前記導通部は、前記ｐウェルの全長に亘って拡散層列直下を含む領域または隣接する領域に沿って連続する少なくとも１本の溝状の構造を有することを特徴とするＣＭＯＳＦＥＴデバイス。
【請求項５】
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで構成されるＣＭＯＳＦＥＴデバイスの製造方法であって、
前記ｐＭＯＳＦＥＴと前記ｎＭＯＳＦＥＴの両特性のＭＯＳＦＥＴ下面に埋め込みＮウェルを形成するトリプルウェル構造を有し、
前記埋め込みＮウェルを形成するイオン打ち込み工程の直前の工程において、ｐウェルとｐ基板を接続する構造の上面にレジストを付与し、その上面からイオンを照射して、前記埋め込みＮウェルが形成されない、前記ｐウェルと前記ｐ基板の電気的な導通部を形成することを特徴とするＣＭＯＳＦＥＴデバイスの製造方法。
【請求項１】
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで構成されるＣＭＯＳＦＥＴデバイスであって、
前記ｐＭＯＳＦＥＴと前記ｎＭＯＳＦＥＴの両特性のＭＯＳＦＥＴ下面に埋め込みＮウェルを形成するトリプルウェル構造を有し、前記ｎＭＯＳＦＥＴのストレージノード直下を含む領域または隣接する領域に、ｐウェルとｐ基板を電気的に接続する導通部が形成されていることを特徴とするＣＭＯＳＦＥＴデバイス。
【請求項２】
請求項１記載のＣＭＯＳＦＥＴデバイスにおいて、
前記導通部は、ゲート電極に沿ったゲート電極直下を含む領域または隣接する領域で連続または断続する溝状の構造を有することを特徴とするＣＭＯＳＦＥＴデバイス。
【請求項３】
請求項１記載のＣＭＯＳＦＥＴデバイスにおいて、
前記導通部は、前記ｐウェルの方向に全長に亘って連続する少なくとも１本の溝状の構造を有することを特徴とするＣＭＯＳＦＥＴデバイス。
【請求項４】
請求項３記載のＣＭＯＳＦＥＴデバイスにおいて、
前記導通部は、前記ｐウェルの全長に亘って拡散層列直下を含む領域または隣接する領域に沿って連続する少なくとも１本の溝状の構造を有することを特徴とするＣＭＯＳＦＥＴデバイス。
【請求項５】
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで構成されるＣＭＯＳＦＥＴデバイスの製造方法であって、
前記ｐＭＯＳＦＥＴと前記ｎＭＯＳＦＥＴの両特性のＭＯＳＦＥＴ下面に埋め込みＮウェルを形成するトリプルウェル構造を有し、
前記埋め込みＮウェルを形成するイオン打ち込み工程の直前の工程において、ｐウェルとｐ基板を接続する構造の上面にレジストを付与し、その上面からイオンを照射して、前記埋め込みＮウェルが形成されない、前記ｐウェルと前記ｐ基板の電気的な導通部を形成することを特徴とするＣＭＯＳＦＥＴデバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
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【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１１−９５６７（Ｐ２０１１−９５６７Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５２８０３（Ｐ２００９−１５２８０３）
【出願日】平成２１年６月２６日（２００９．６．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２６日（２００９．６．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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