ゲート駆動回路およびそれを用いたインバータ回路
【課題】双方向スイッチは、オン抵抗を下げるためにゲートの閾値電圧が低くする必要がある。閾値電圧を下げた場合、外来ノイズやスイッチング時のノイズ等によりゲート電位が振られ、誤動作が発生し、短絡故障などを起こす可能性があるため、そのような場合でも、冗長な動作が得られるよう基準電位を負電圧として電圧偏差を確保するような回路構成とし、誤動作などによる短絡故障を未然に防止することを目的とする。
【解決手段】第一ゲート端子２、第二ゲート端子３を各オンオフすることで４つの動作モードを有する双方向スイッチ１を直列接続したハーフブリッジ回路に適用するゲート駆動回路であり、第一ゲート端子２あるいは第二ゲート端子３のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備え、ゲート閾値電圧を下げてオン抵抗を下げ、ノイズが重畳した際であっても、不要なターンオンあるいはターンオフを回避することができる。
【解決手段】第一ゲート端子２、第二ゲート端子３を各オンオフすることで４つの動作モードを有する双方向スイッチ１を直列接続したハーフブリッジ回路に適用するゲート駆動回路であり、第一ゲート端子２あるいは第二ゲート端子３のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備え、ゲート閾値電圧を下げてオン抵抗を下げ、ノイズが重畳した際であっても、不要なターンオンあるいはターンオフを回避することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート信号に制御により４つの状態を有する双方向スイッチを直列接続したハーフブリッジ回路を構成した際のゲート駆動回路およびそれを用いたインバータ回路に関する。
【背景技術】
【０００２】
近年、電子機器の普及がさらに拡大傾向にあるが、同時に電子機器の消費電力増加、引いては地球温暖化などが発生しており、社会的な問題と認識されている。このような社会的背景から、電子機器の低消費電力化の要求も高くなっており、根幹となる電源回路、あるいは電子機器の主たる機能を実現するためのアクチュエータなど待機電力、運転のための電力の何れの電力消費についても技術革新による消費削減が期待されている。
【０００３】
従来、この種の低消費電力化のための技術としては、使用する電圧に応じて、適宜半導体デバイスをＭＯＳＦＥＴあるいはＩＧＢＴの使い分ける、あるいは新しい半導体デバイスとして、双方向性スイッチを利用した電力変換回路が提案されている。そういった背景のもと、双方向性スイッチを利用した電力変換回路におけるゲート駆動回路では、駆動のための電源を小型化するために種々の電源回路が提案されている。
【０００４】
以下、そのゲート駆動回路について、特許文献１を一例として説明する。
【０００５】
図９に示すように、特許文献１における電力変換装置に適用したゲート駆動回路では、各スイッチング素子Ｔ１〜Ｔ１５のスイッチングに応じて、電流経路が形成され、コンデンサＣ１〜Ｃ１２に充電することが示されている。具体的には、コンデンサＣ１、Ｃ３、Ｃ５、Ｃ７、Ｃ９、Ｃ１１はスイッチング素子Ｔ５、Ｔ１０、Ｔ１５が各オンした際に電源ＥｄｒｖからダイオードＤ１、Ｄ３、Ｄ５、Ｄ７、Ｄ９、Ｄ１１を介して充電することになる。また、コンデンサＣ２、Ｃ４、Ｃ６、Ｃ８、Ｃ１０、Ｃ１２は、スイッチング素子Ｔ２、Ｔ４、Ｔ７、Ｔ９、Ｔ１２、Ｔ１４が各オンした際に、コンデンサＣ１、Ｃ３、Ｃ５、Ｃ７、Ｃ９、Ｃ１１からダイオードＤ２、Ｄ４、Ｄ６、Ｄ８、Ｄ１０、Ｄ１２を介して充電することになる。
【０００６】
また、特許文献１以外では、各双方向スイッチの各ゲート端子に対して、絶縁電源を形成して駆動電源を供給するものや、ブートストラップ回路を構成し、直流部の電圧を基準としてゲート端子を駆動するゲート端子のみチャージポンプ回路を採用して駆動するものなどが提案されている。
【特許文献１】特開２００６−２４６６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような従来の電力変換回路のゲート駆動回路では、スイッチング素子のゲート駆動による消費と充電とのバランスが崩れ、ゲート電源部の電圧が変動し、その際にスイッチング素子の特性が変化したことによる出力リプルの増大やスイッチング素子の損失増加につながることになるという課題があった。また、ブートストラップ回路のコンデンサから逆方向のスイッチング素子の駆動用コンデンサを充電する際には、ダイオードを経由して直接接続された構成であり、急峻な充電電流が流れ、スイッチング素子のゲート端子を揺さぶり意図しないターンオンを発生させ、短絡故障を発生させる、あるいは外部への雑音障害に影響を及ぼすという課題があった。
【０００８】
また、特許文献１以外の絶縁電源を採用した駆動電源や、ブートストラップ回路とチャージポンプ回路を組み合わせた構成では、回路規模が大きく電子部品の点数増加によるプリント配線板の大型化など、装置全体が大型化するという課題があった。
【０００９】
本発明は、このような従来の課題を解決するものであり、ゲート電源部の電圧変動の抑制と、ブートストラップ回路のコンデンサから逆方向のスイッチング素子の駆動用コンデンサへのラッシュ電流を緩和と、回路構成の簡略化では唯一の制御電源で構成するもので、低コストかつ小型軽量のゲート駆動回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明のゲート駆動回路は、基板の上に形成されたチャネルを有する半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、前記第１のオーミック電極と前記第２のオーミック電極との間に、前記第１のオーミック電極側から順に形成された、第１のゲート電極及び第２のゲート電極と、前記半導体層積層体と第１のゲート電極との間に形成された第１のｐ型半導体層と、前記半導体層積層体と第２のゲート電極との間に形成された第２のｐ型半導体とを有し、前記第１のオーミック電極と前記第１のゲート電極との間にゲート駆動信号を入力する第一ゲート端子と、前記第２のオーミック電極と前記第２のゲート電極との間にゲート駆動信号を入力する第二ゲート端子と、前記第１のオーミック電極に接続されたドレイン端子と、前記第２のオーミック電極に接続されたソース端子を備え、前記第一ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けてオン状態の双方向デバイスと逆方向ダイオードが直列接続された半導体として動作する第一モード、前記第二ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けて順方向ダイオードとオン状態の双方向デバイスが直列接続された半導体として動作する第二モード、前記第一ゲート端子および前記第二ゲート端子をオンすると、前記ドレイン端子から前記ソース端子間にダイオードを介さない双方向に導通するように動作する第三モード、前記第一ゲート端子および前記第二ゲート端子をオフすると順逆双方向に電流を遮断する第四モードを有した双方向スイッチに適用するゲート駆動回路であって、前記第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備える構成としたものである。
【００１１】
この手段により、第一ゲート端子あるいは第二ゲート端子のオン電圧を低下させて、オン抵抗を下げることができ、第一ゲート端子あるいは第二ゲート端子にノイズが重畳した際であっても、不要なターンオンあるいはターンオフを回避することができることとなる。
【００１２】
また、最適電圧生成部は、第一ゲート端子あるいは第二ゲート端子のオンする際に、前記第一ゲート端子あるいは第二ゲート端子に正の電圧を印加する正電圧印加回路と、オフする際に、前記第一ゲート端子あるいは第二ゲート端子に負の電圧を印加する負電圧印加回路を備える構成としたものである。
【００１３】
この手段により、第一ゲート端子とドレイン端子間、第二ゲート端子とソース端子間のオン電圧とオフ電圧の偏差の確保が可能となり、内外のノイズに対する耐性を向上することができ、また各オン電圧を下げることにより、ドレイン端子とソース端子間のオン抵抗を下げることができるため、低損失に双方向スイッチを駆動することができることとなる。
【００１４】
さらに、負電圧印加回路は、正電圧印加回路と電源を共用する構成としたものである。
【００１５】
この手段により、負電圧印加回路を個別に構成する必要がなく、より低コストな回路とすることができることとなる。
【００１６】
また、負電圧印加回路は、正電圧印加回路からの逆流を防止する逆流防止部を介して接続するような構成としたものである。
【００１７】
この手段により、正電圧印加回路、負電圧印加回路の各電圧の安定化を図ることができ、誤動作の防止、ゲート駆動のオン抵抗の変動抑制を可能とすることができることとなる。
【００１８】
さらに、負電圧印加回路は、定電圧ダイオードとコンデンサの並列回路を有した安定化回路で電圧を安定化するような構成としたものである。
【００１９】
この手段により、汎用的な部品構成でかつ受動部品の組合せのため、より簡単な構成で低コストかつ小型化を図ることができることとなる。
【００２０】
また、インバータ回路に第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備えたゲート駆動回路を備える構成としたものである。
【００２１】
この手段により、インバータに誘導負荷が接続された場合であっても、オン電圧とオフ電圧との偏差が確保できるため、より安定した起動、運転を行なうことができることとなる。
【発明の効果】
【００２２】
本発明によれば、基板の上に形成されたチャネルを有する半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、前記第１のオーミック電極と前記第２のオーミック電極との間に、前記第１のオーミック電極側から順に形成された、第１のゲート電極及び第２のゲート電極と、前記半導体層積層体と第１のゲート電極との間に形成された第１のｐ型半導体層と、前記半導体層積層体と第２のゲート電極との間に形成された第２のｐ型半導体とを有し、前記第１のオーミック電極と前記第１のゲート電極との間にゲート駆動信号を入力する第一ゲート端子と、前記第２のオーミック電極と前記第２のゲート電極との間にゲート駆動信号を入力する第二ゲート端子と、前記第１のオーミック電極に接続されたドレイン端子と、前記第２のオーミック電極に接続されたソース端子を備え、前記第一ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けてオン状態の双方向デバイスと逆方向ダイオードが直列接続された半導体として動作する第一モード、前記第二ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けて順方向ダイオードとオン状態の双方向デバイスが直列接続された半導体として動作する第二モード、前記第一ゲート端子および前記第二ゲート端子をオンすると、前記ドレイン端子から前記ソース端子間にダイオードを介さない双方向に導通するように動作する第三モード、前記第一ゲート端子および前記第二ゲート端子をオフすると順逆双方向に電流を遮断する第四モードを有した双方向スイッチに適用するゲート駆動回路であって、前記第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備える構成とすることで、第一ゲート端子あるいは第二ゲート端子のオン電圧を低下させて、オン抵抗を下げることができ、第一ゲート端子あるいは第二ゲート端子にノイズが重畳した際であっても、不要なターンオンあるいはターンオフを回避することができるゲート駆動回路が提供できる。
【００２３】
また、最適電圧生成部は、第一ゲート端子あるいは第二ゲート端子のオンする際に、前記第一ゲート端子あるいは第二ゲート端子に正の電圧を印加する正電圧印加回路と、オフする際に、前記第一ゲート端子あるいは第二ゲート端子に負の電圧を印加する負電圧印加回路を備える構成とすることで、第一ゲート端子とドレイン端子間、第二ゲート端子とソース端子間のオン電圧とオフ電圧の偏差の確保が可能となり、内外のノイズに対する耐性を向上することができ、また各オン電圧を下げることにより、ドレイン端子とソース端子間のオン抵抗を下げることができるため、低損失に双方向スイッチを駆動することができるゲート駆動回路が提供できる。
【００２４】
さらに、負電圧印加回路は、正電圧印加回路と電源を共用する構成とすることで、負電圧印加回路を個別に構成する必要がなく、より低コストな回路とすることができるゲート駆動回路が提供できる。
【００２５】
また、負電圧印加回路は、正電圧印加回路からの逆流を防止する逆流防止部を介して接続するような構成とすることで、正電圧印加回路、負電圧印加回路の各電圧の安定化を図ることができ、誤動作の防止、ゲート駆動のオン抵抗の変動抑制を可能とすることができるゲート駆動回路が提供できる。
【００２６】
さらに、負電圧印加回路は、定電圧ダイオードとコンデンサの並列回路を有した安定化回路で電圧を安定化するような構成とすることで、汎用的な部品構成でかつ受動部品の組合せのため、より簡単な構成で低コストかつ小型化を図ることができるゲート駆動回路が提供できる。
【００２７】
また、インバータ回路に第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備えたゲート駆動回路を備える構成とすることで、インバータに誘導負荷が接続された場合であっても、オン電圧とオフ電圧との偏差が確保できるため、より安定した起動、運転を行なうことができるインバータ回路が提供できる。
【発明を実施するための最良の形態】
【００２８】
本発明の請求項１記載の発明は、基板の上に形成されたチャネルを有する半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、前記第１のオーミック電極と前記第２のオーミック電極との間に、前記第１のオーミック電極側から順に形成された、第１のゲート電極及び第２のゲート電極と、前記半導体層積層体と第１のゲート電極との間に形成された第１のｐ型半導体層と、前記半導体層積層体と第２のゲート電極との間に形成された第２のｐ型半導体とを有し、前記第１のオーミック電極と前記第１のゲート電極との間にゲート駆動信号を入力する第一ゲート端子と、前記第２のオーミック電極と前記第２のゲート電極との間にゲート駆動信号を入力する第二ゲート端子と、前記第１のオーミック電極に接続されたドレイン端子と、前記第２のオーミック電極に接続されたソース端子を備え、前記第一ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けてオン状態の双方向デバイスと逆方向ダイオードが直列接続された半導体として動作する第一モード、前記第二ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けて順方向ダイオードとオン状態の双方向デバイスが直列接続された半導体として動作する第二モード、前記第一ゲート端子および前記第二ゲート端子をオンすると、前記ドレイン端子から前記ソース端子間にダイオードを介さない双方向に導通するように動作する第三モード、前記第一ゲート端子および前記第二ゲート端子をオフすると順逆双方向に電流を遮断する第四モードを有した双方向スイッチに適用するゲート駆動回路であって、前記第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備える構成としたものであり、第一ゲート端子あるいは第二ゲート端子のオン電圧を低下させて、オン抵抗を下げることができ、第一ゲート端子あるいは第二ゲート端子にノイズが重畳した際であっても、不要なターンオンあるいはターンオフを回避することができるという作用を有する。
【００２９】
また、最適電圧生成部は、第一ゲート端子あるいは第二ゲート端子のオンする際に、前記第一ゲート端子あるいは第二ゲート端子に正の電圧を印加する正電圧印加回路と、オフする際に、前記第一ゲート端子あるいは第二ゲート端子に負の電圧を印加する負電圧印加回路を備える構成としたものであり、第一ゲート端子とドレイン端子間、第二ゲート端子とソース端子間のオン電圧とオフ電圧の偏差の確保が可能となり、内外のノイズに対する耐性を向上することができ、また各オン電圧を下げることにより、ドレイン端子とソース端子間のオン抵抗を下げることができるため、低損失に双方向スイッチを駆動することができるという作用を有する。
【００３０】
さらに、負電圧印加回路は、正電圧印加回路と電源を共用する構成としたものであり、負電圧印加回路を個別に構成する必要がなく、より低コストな回路とすることができるという作用を有する。
【００３１】
また、負電圧印加回路は、正電圧印加回路からの逆流を防止する逆流防止部を介して接続するような構成としたものであり、正電圧印加回路、負電圧印加回路の各電圧の安定化を図ることができ、誤動作の防止、ゲート駆動のオン抵抗の変動抑制を可能とすることができるという作用を有する。
【００３２】
さらに、負電圧印加回路は、定電圧ダイオードとコンデンサの並列回路を有した安定化回路で電圧を安定化するような構成としたものであり、汎用的な部品構成でかつ受動部品の組合せのため、より簡単な構成で低コストかつ小型化を図ることができるという作用を有する。
【００３３】
また、インバータ回路に第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備えたゲート駆動回路を備える構成としたものであり、インバータに誘導負荷が接続された場合であっても、オン電圧とオフ電圧との偏差が確保できるため、より安定した起動、運転を行なうことができるという作用を有する。
【００３４】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３５】
（実施の形態１）
まずは、双方向スイッチ１について、図１を参照しながら構成について説明する。図１に示すように、双方向スイッチ１は、第一ゲート端子２と第二ゲート端子３とドレイン端子４とソース端子５により構成されている。双方向スイッチ１は、シリコン（Ｓｉ）からなる基板６の上に厚さが１０ｎｍ窒化アルミニウム（ＡｌＮ）と厚さが１０ｎｍの窒化ガリウム（ＧａＮ）とが交互に積層されてなる厚さが１μｍのバッファ層７が形成され、その上に半導体層積層体８が形成されている。半導体層積層体８は、第１の半導体層とこの第１の半導体層と比べてバンドギャップが大きい第２の半導体層とが基板側から順次積層されている。第１の半導体層は、厚さが２μｍのＧａＮ（アンドープの窒化ガリウム）層９であり、第２の半導体層は、厚さが２０ｎｍのｎ型のＡｌＧａＮ（窒化アルミニウムガリウム）層１０である。ＧａＮ層９のＡｌＧａＮ層１０とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０１３ｃｍ―2以上で且つ移動度が１０００ｃｍ2Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。半導体層積層体８の上には、互いに間隔をおいて第１のオーミック電極１１Ａと第２のオーミック電極１１Ｂとが形成されている。第１のオーミック電極１１Ａ及び第２のオーミック電極１１Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接合を形成している。また、コンタクト抵抗を低減するために、ＡｌＧａＮ層１０の一部を除去すると共にＧａＮ層９を４０ｎｍ程度掘り下げて、第１のオーミック電極１１Ａ及び第２のオーミック電極１１ＢがＡｌＧａＮ層１０とＧａＮ層９との界面に接するように形成した例を示している。なお、第１のオーミック電極１１Ａ及び第２のオーミック電極１１Ｂは、ＡｌＧａＮ層１０の上に形成してもよい。ｎ型のＡｌＧａＮ層１０の上における第１のオーミック電極１１Ａと第２のオーミック電極１１Ｂとの間の領域には、第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂが互いに間隔をおいて選択的に形成されている。第１のｐ型半導体層１２Ａの上には第１のゲート電極１３Ａが形成され、第２のｐ型半導体層１２Ｂの上には第２のゲート電極１３Ｂが形成されている。第１のゲート電極１３Ａ及び第２のゲート電極１３Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂとオーミック接触している。ＡｌＧａＮ層１０及び第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂを覆うように窒化シリコン（ＳｉＮ）からなる保護膜１４が形成されている。保護膜１４を形成することで、いわゆる電流コラプスの原因となる欠陥を保障し、電流コラプスを改善することが可能となる。第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂは、それぞれ厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂと、ＡｌＧａＮ層１０とによりＰＮ接合がそれぞれ形成される。これにより、第１のオーミック電極１１Ａと第１のゲート電極１３Ａとの間の電圧が例えば０Ｖでは、第１のｐ型ＧａＮ層からチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができ、同様に、第２のオーミック電極１１Ｂと第２のゲート電極１３Ｂとの間の電圧が例えば０Ｖ以下のときには、第２のｐ型ＧａＮ層からチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができ、いわゆるノーマリーオフ動作をする半導体素子を実現している。第１のオーミック電極１１Ａの電位をＶ１、第１のゲート電極１３Ａの電位をＶ２、第２のゲート電極１３Ｂの電位をＶ３、第２のオーミック電極１１Ｂの電位をＶ４とする。この場合において、Ｖ２がＶ１より１．５Ｖ以上高ければ、第１のｐ型半導体層１２Ａからチャネル領域中に広がる空乏層が縮小するため、チャネル領域に電流を流すことができる。同様にＶ３がＶ４より１．５Ｖ以上高ければ、第２のｐ型半導体層１２Ｂからチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができる。つまり、第１のゲート電極１３Ａのいわゆる閾値電圧及び第２のゲート電極１３Ｂのいわゆる閾値電圧は共に１．５Ｖである。以下においては、第１のゲート電極１３Ａの下側においてチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができるようになる第１のゲート電極１３Ａの閾値電圧を第１の閾値電圧とし、第２のゲート電極１３Ｂの下側においてチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができるようになる第２のゲート電極１３Ｂの閾値電圧を第２の閾値電圧とする。また、第１のｐ型半導体層１２Ａと第２のｐ型半導体層１２Ｂとの間の距離は、第１のオーミック電極１１Ａ及び第２のオーミック電極１１Ｂに印加される最大電圧に耐えられるように構成する。第１のオーミック電極１１Ａと第１のゲート電極１３Ａとの間にゲート駆動信号（すなわち、第一ゲート端子２への制御信号）を入力するようになっている。第２のオーミック電極１１Ｂと第２のゲート電極１３Ｂとの間も同様にゲート駆動信号（すなわち、第二ゲート端子３への制御信号）を入力するようになっている。なお、ソース端子５は第１のオーミック電極１１Ａに接続され、ドレイン端子４は第２のオーミック電極１１Ｂに接続され、第一ゲート端子２は第１のゲート電極１３Ａに接続され、第二ゲート端子３は第２のゲート電極１３Ｂに接続されている。
【００３６】
次に、双方向スイッチ１の動作について説明する。説明のため、第１のオーミック電極１１Ａの電位を０Ｖとし、第一ゲート端子２に印加する電圧をＶｇ１、第二ゲート端子３に印加する電圧をＶｇ２、第２のオーミック電極１１Ｂと第１のオーミック電極１１Ａとの間の電圧をＶｓ２ｓ１、第２のオーミック電極１１Ｂと第１のオーミック電極１１Ａとの間に流れる電流をＩｓ２ｓ１とする。
【００３７】
Ｖ４がＶ１よりも高い場合、例えば、Ｖ４が＋１００Ｖで、Ｖ１が０Ｖの場合において、第一ゲート端子２と第二ゲート端子３の入力電圧であるＶｇ１及びＶｇ２をそれぞれ第１の閾値電圧及び第２の閾値電圧以下の電圧、例えば０Ｖとする。これにより、第１のｐ型半導体層１２Ａから広がる空乏層が、チャネル領域中を第２のｐ型ＧａＮ層の方向へ向けて広がるため、チャネルに流れる電流を遮断することができる。従って、Ｖ４が正の高電圧であっても、第２のオーミック電極１１Ｂから第１のオーミック電極１１Ａへ流れる電流を遮断する遮断状態を実現できる。一方、Ｖ４がＶ１よりも低い場合、例えばＶ４が−１００Ｖで、Ｖ１が０Ｖの場合においても、第２のｐ型半導体層１２Ｂから広がる空乏層が、チャネル領域中を第１のｐ型半導体層１２Ａの方向へ向けて広がり、チャネルに流れる電流を遮断することができる。このため、第２のオーミック電極１１Ｂに負の高電圧が印加されている場合においても、第１のオーミック電極１１Ａから第２のオーミック電極１１Ｂへ流れる電流を遮断することができる。すなわち、双方向スイッチ１の双方向の電流を遮断することが可能となる。
【００３８】
以上のような構造及び動作において、耐圧を確保するためのチャネル領域を第１のゲート電極１３Ａと第２のゲート電極１３Ｂとが共有する。この素子は、１素子分のチャネル領域の面積で双方向スイッチ１が実現可能であり、双方向スイッチ１全体を考えると、２つのダイオードと２つのノーマリーオフ型のＡｌＧａＮ／ＧａＮ−ＨＦＥＴとを用いた場合と比べてチップ面積をより少なくすることができ、双方向スイッチ１の低コスト化及び小型化が可能となる。
【００３９】
次に、第一ゲート端子２、第二ゲート端子３の入力電圧であるＶｇ１及びＶｇ２が、それぞれ第１の閾値電圧及び第２の閾値電圧よりも高い電圧、例えば５Ｖの場合には、第１のゲート電極１３Ａ及び第２のゲート電極１３Ｂに印加される電圧は、共に閾値電圧よりも高くなる。従って、第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂからチャネル領域に空乏層が広がらないため、チャネル領域は第１のゲート電極１３Ａの下側においても、第２のゲート電極１３Ｂの下側においてもピンチオフされない。その結果、第１のオーミック電極１１Ａと第２のオーミック電極１１Ｂとの間に双方向に電流が流れる導通状態を実現できる。
【００４０】
次に、Ｖｇ１を第１の閾値電圧よりも高い電圧とし、Ｖｇ２を第２の閾値電圧以下とした場合の動作について説明する。第一ゲート端子２、第二ゲート端子３を備えた双方向スイッチ１を等価回路で表すと図２（ａ）に示すように第１のトランジスタ１５と第２のトランジスタ１６とが直列に接続された回路とみなすことができる。この場合、第１のトランジスタ１５のソース（Ｓ）が第１のオーミック電極１１Ａ、第１のトランジスタ１５のゲート（Ｇ）が第１のゲート電極１３Ａに対応し、第２のトランジスタ１６のソース（Ｓ）が第２のオーミック電極１１Ｂ、第２のトランジスタ１６のゲート（Ｇ）が第２のゲート電極１３Ｂに対応する。このような回路において、例えば、Ｖｇ１を５Ｖ、Ｖｇ２を０Ｖとした場合、Ｖｇ２が０Ｖであるということは第２のトランジスタ１６のゲートとソースが短絡されている状態と等しいため、双方向スイッチ１は図２（ｂ）に示すような回路とみなすことができる。
【００４１】
さらに、図２（ｂ）に示す第２のトランジスタ１６のソース（Ｓ）をＡ端子、ドレイン（Ｄ）をＢ端子、ゲート（Ｇ）をＣ端子として説明を行う。図に示すＢ端子の電位がＡ端子の電位よりも高い場合には、Ａ端子がソースでＢ端子がドレインであるトランジスタとみなすことができ、このような場合、Ｃ端子（ゲート）とＡ端子（ソース）との間の電圧は０Ｖであり、閾値電圧以下のため、Ｂ端子（ドレイン）からＡ端子（ソース）に電流は流れない。一方、Ａ端子の電位がＢ端子の電位よりも高い場合には、Ｂ端子がソースでＡ端子がドレインのトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ドレイン）との電位が同じであるため、Ａ端子の電位がＢ端子を基準として閾値電圧以下の場合にはＡ端子（ドレイン）からＢ端子（ソース）へ電流を通電しない。Ａ端子の電位がＢ端子を基準として閾値電圧以上となると、ゲートにＢ端子（ソース）を基準として閾値電圧以上の電圧が印加され、Ａ端子（ドレイン）からＢ端子（ソース）へ電流を流すことができる。つまり、トランジスタのゲートとソースとを短絡させた場合、ドレインがカソードでソースがアノードのダイオードとして機能し、その順方向立上り電圧はトランジスタの閾値電圧となる。そのため、図２（ａ）に示す第２のトランジスタ１６の部分は、ダイオードとみなすことができ、図２（ｃ）に示すような等価回路となる。図２（ｃ）に示す等価回路において、双方向スイッチ１のドレイン端子４の電位がソース端子５の電位よりも高い場合、第１のトランジスタ１５の第一ゲート端子２に５Ｖが印加されている場合には、第１のトランジスタ１５はオン状態であり、Ｓ２からＳ１へ電流を流すことが可能となる。ただし、ダイオードの順方向立上り電圧によるオン電圧が発生する。また、双方向スイッチ１のＳ１の電位がＳ２の電位よりも高い場合、その電圧は第２のトランジスタ１６からなるダイオードが担い、双方向スイッチ１のＳ１からＳ２へ流れる電流を阻止する。つまり、第一ゲート端子２に閾値電圧以上の電圧を与え、第二ゲート端子３に閾値電圧以下の電圧を与えることにより、いわゆる双方向素子をオンした状態とドレイン側にダイオードのカソード側を直列接続した動作が可能なスイッチが実現できる。
【００４２】
図３は、双方向スイッチ１のＶｓ２ｓ１とＩｓ２ｓ１との関係であり、（ａ）は、Ｖｇ１とＶｇ２とを同時に変化させた場合を示し、（ｂ）はＶｇ２を第２の閾値電圧以下の０Ｖとし、Ｖｇ１を変化させた場合を示し、（ｃ）はＶｇ１を第１の閾値電圧以下の０ＶとしてＶｇ２を変化させた場合を示している。なお、図３において横軸であるＳ２−Ｓ１間電圧（Ｖｓ２ｓ１）は、第１のオーミック電極１１Ａを基準とした電圧であり、縦軸であるＳ２−Ｓ１間電流（Ｉｓ２ｓ１）は第２のオーミック電極１１Ｂから第１のオーミック電極１１Ａへ流れる電流を正としている。図３（ａ）に示すように、Ｖｇ１及びＶｇ２が０Ｖの場合及び１Ｖの場合には、Ｖｓ２ｓ１が正の場合にも負の場合にもＩｓ２ｓ１は流れず、双方向スイッチ１は遮断状態となる。また、Ｖｇ１とＶｇ２とが共に閾値電圧よりも高くなると、Ｖｓ２ｓ１に応じてＩｓ２ｓ１が双方向に流れる導通状態となる。一方、図３（ｂ）に示すように、Ｖｇ２を第２の閾値電圧以下の０Ｖとし、Ｖｇ１を第１の閾値電圧以下の０Ｖとした場合には、Ｉｓ２ｓ１は双方向に遮断される。しかし、Ｖｇ１を第１の閾値電圧以上の２Ｖ〜５Ｖとした場合には、Ｖｓ２ｓ１が１．５Ｖ未満の場合にはＩｓ２ｓ１が流れないが、Ｖｓ２ｓ１が１．５Ｖ以上になるとＩｓ２ｓ１が流れる。つまり、第２のオーミック電極１１Ｂから第１のオーミック電極１１Ａにのみに電流が流れ、第１のオーミック電極１１Ａから第２のオーミック電極１１Ｂには電流が流れない逆阻止状態となる。また、Ｖｇ１を０Ｖとし、Ｖｇ２を変化させた場合には図３（ｃ）に示すように、第１のオーミック電極１１Ａから第２のオーミック電極１１Ｂにのみに電流が流れ、第２のオーミック電極１１Ｂから第１のオーミック電極１１Ａには電流が流れない逆阻止状態となる。
【００４３】
以上より、双方向スイッチ１は、そのゲートバイアス条件により、双方向の電流を遮断・通電する機能を有すると共に、ダイオード動作も可能であり、そのダイオードの電流が通電する方向も切り換えることができる。以上、説明したように双方向スイッチ１の第一ゲート端子２と第二ゲート端子３のオンあるいはオフ条件に応じて、図４に示す４つの動作モードで動作することができる。すなわち、前記第一ゲート端子２のみをオンすると、前記ドレイン端子４から前記ソース端子５間に向けてオン状態の双方向デバイスと逆方向ダイオードが直列接続された半導体として動作する第一モード、前記第二ゲート端子３のみをオンすると、前記ドレイン端子４から前記ソース端子５間に向けて順方向ダイオードとオン状態の双方向デバイスが直列接続された半導体として動作する第二モード、前記第一ゲート端子２および前記第二ゲート端子３をオンすると、前記ドレイン端子４から前記ソース端子５間にダイオードを介さない双方向に導通するように動作する第三モード、前記第一ゲート端子２および前記第二ゲート端子３をオフすると順逆双方向に電流を遮断する第四モードを有するものである。本構造はＪＦＥＴに類似しているが、キャリア注入を意図的に行うという点で、ゲート電界によりチャネル領域内のキャリア変調を行うＪＦＥＴとは全く異なった動作原理により動作する。具体的には、ゲート電圧が３ＶまではＪＦＥＴとして動作するが、ｐｎ接合のビルトインポテンシャルを超える３Ｖ以上のゲート電圧が印加された場合には、ゲートに正孔が注入され、前述したメカニズムにより電流が増加し、大電流且つ低オン抵抗の動作が可能となる。
【００４４】
また、双方向スイッチ１は、第１のゲート電極１３Ａがｐ型の導電性を有する第１のｐ型半導体層１２Ａの上に形成され、第２のゲート電極１３Ｂがｐ型の導電性を有する第２のｐ型半導体層１２Ｂの上に形成されている。このため、第１の半導体層と第２の半導体層との界面領域に生成されるチャネル領域に対して、第１のゲート電極１３Ａ及び第２のゲート電極１３Ｂから順方向のバイアスを印加することにより、チャネル領域内に正孔を注入することができる。窒化物半導体においては正孔の移動度は、電子の移動度よりもはるかに低いため、チャネル領域に注入された正孔は電流を流す担体としてほとんど寄与しない。このため、第１のゲート電極１３Ａ及び第２のゲート電極１３Ｂから注入された正孔は同量の電子をチャネル領域内に発生させるので、チャネル領域内に電子を発生させる効果が高くなり、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きいノーマリオフ型の窒化物半導体層双方向スイッチを実現することが可能となる。
【００４５】
次に双方向スイッチ１を使用した単相インバータ１７について、図５を参照しながら説明する。図に示すように、単相インバータ１７は、図１および図２に示す双方向スイッチ１を高電位側に接続したハイサイドスイッチ１ａおよび１ｃと低電圧側に接続したローサイドスイッチ１ｂおよび１ｄとして直列に接続したハーフブリッジ回路１８ａおよび１８ｂを備える。また、このハイサイドスイッチ１ａ、１ｃとローサイドスイッチ１ｂ、１ｄの第一ゲート端子２ａ〜２ｄを常時オン状態となるように保持回路１９ａ〜１９ｄを備えており、第二ゲート端子３ａ〜３ｄをＰＷＭ変調する制御手段としてのマイクロプロセッサ２０を備えている。また、第二ゲート端子３ａ〜３ｄを駆動するための制御電源２１を備えている。さらに、ハーフブリッジ回路１８ａ、１８ｂの中間接続点１８ｃ、１８ｄには、例えば負荷として単相モータが接続されている。さらに、ハーフブリッジ回路１８（図示せず）を一回路設けた三相インバータの場合には三相モータが接続される構成となる。さらに、定電圧ダイオード２２ａ〜２２ｄとコンデンサ２３ａ〜２３ｄの並列回路を有した保持回路１９ａ〜１９ｄについて説明する。保持回路１９ａ、１９ｃへの電力は、第二ゲート端子３ａ、３ｃの駆動電力を蓄積する電力蓄積部としてのコンデンサ２４ａ、２４ｂから供給するように配置している。すなわち、コンデンサ２４ａ、２４ｂから抵抗２５ｃ、２５ｄ、および逆流防止ダイオード２６ｄ、２６ｇを介して供給するように配置している。
【００４６】
また、保持回路１９ｂあるいは１９ｄへの電力は、制御電源２１から抵抗２５ａあるいは抵抗２５ｂ、逆流防止ダイオード２６ａあるいは逆流防止ダイオード２６ｂ、抵抗２５ｃあるいは抵抗２５ｄ、逆流防止ダイオード２６ｆあるいは逆流防止ダイオード２６ｈ、ローサイドスイッチ１ｂあるいはローサイドスイッチ１ｄを介して供給するように配置している。
【００４７】
次に、ハイサイドスイッチ１ａ、１ｃとローサイドスイッチ１ｂ、１ｄの保持回路１９ａ〜１９ｄの電力供給と、ハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃをオンするためのコンデンサ２４ａ、２４ｂへの充電について図６を参照しながら説明する。図では、ハイサイドスイッチ１ｃとローサイドスイッチ１ｂにおいて、第二ゲート端子３ｂと３ｃがオンした期間を示している。第二ゲート端子３ｂがオンすることで、ローサイドスイッチ１ｂは中間接続点１８ｃからＧＮＤ側に電流を流すことが可能となる。この際、中間接続点１８ｃの電位はＧＮＤ電位とほぼ等しくなり、これに伴い、充電電流ｉａが制御電源２１から電力供給を制限する充電制限部としての抵抗２５ａと逆流防止部としての逆流防止ダイオード２６ａを経由して、コンデンサ２４ａへ充電される。
【００４８】
そして、ローサイドスイッチ１ｂの保持回路１９ｂへの電力供給は、ローサイドスイッチ１ｂの第一ゲート端子２ｂをオンするためのコンデンサ２３ｂは、同様に中間接続点１８ｃの電位がＧＮＤ電位とほぼ等しくなったことから、充電電流ｉｂが制御電源２１から電力供給を制限する充電制限部としての抵抗２５ａと逆流防止部としての逆流防止ダイオード２６ａ、さらにコンデンサ２３ａへの電流を制限する制限部としての抵抗２５ｃ、またさらに第三逆流防止部としての逆流防止ダイオード２６ｆを経由してコンデンサ２３ｂに充電される。また、コンデンサ２３ａの電圧の安定化を図るために、定電圧ダイオード２２ｂが接続されており、コンデンサ２３ａの電圧が所定値を超える場合、定電圧ダイオード２２ｂ側を経由して電流が流れることとなる。
【００４９】
また、ハイサイドスイッチ１ｃの保持回路１９ｃへの電力供給は、ハイサイドスイッチ１ｃがオンした状態の際、中間接続点１８ｄの電位がＶｄｃとなり、その電位に対してコンデンサ２４ｂの電位を加算されるため、コンデンサ２４ｂから、抵抗２５ｄと、コンデンサ２３ｃからコンデンサ２４ｂへの逆流を防止する第二逆流防止部としての逆流防止ダイオード２６ｇとを経由して充電電流ｉｃがコンデンサ２３ｃに充電される。
【００５０】
さらに、ローサイドスイッチ１ｂ、１ｄの第二ゲート端子３ｂ、３ｄの駆動電力は、制御電源２１から常時供給するように構成している。
【００５１】
なお、ハイサイドスイッチ１ａ、１ｃとローサイドスイッチ１ｂ、１ｄのうち、第二ゲート端子３ａと３ｄをオンした期間については、前記ハイサイドスイッチ１ｃとローサイドスイッチ１ｂに対してハイサイドスイッチ１ａとローサイドスイッチ１ｄの回路構成が対称形のため、詳細な説明は省略する。
【００５２】
以上のように、双方向スイッチ１を駆動するゲート駆動回路において、双方向スイッチ１の２つのゲート端子を駆動するためのゲート信号を唯一の信号とすることができ、またオン信号を保持することが可能なため、マイクロプロセッサ２０から周期、位相に応じた特別な信号出力を必要とせず、簡単な構成で双方向スイッチ１を駆動することができる。
【００５３】
また、定電圧ダイオード２２ａ〜２２ｄとコンデンサ２３ａ〜２３ｄの組合せで保持回路１９ａ〜１９ｄを形成したため、汎用的な部品構成でかつ受動部品の組合せで、かつ外部からの信号が不要であり、容易に双方向スイッチ１を駆動することができる。
【００５４】
さらに、ハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃの駆動電力を蓄積する電力蓄積部としてのコンデンサ２４ａ、２４ｂからハイサイドスイッチ１ａ、１ｃの第一ゲート端子２ａ、２ｃの保持回路１９ａ、１９ｃへの電力を供給するように構成しているため、通常高電位側の電圧よりも更に高い電圧が必要となるハイサイドスイッチ１ａ、１ｃの保持回路１９ａ、１９ｃの専用電源が不要となり、より安価で、かつ装置全体の小型・軽量化を図ることができる。
【００５５】
また、ハイサイドスイッチ１ａ、１ｃ、ローサイドスイッチ１ｂ、１ｄの第一ゲート端子２ａ〜２ｄ、第二ゲート端子３ａ〜３ｄの駆動電力は唯一の電源より供給することが可能となり、省スペース化が図れ、装置全体の小型・軽量化を図ることができる。
【００５６】
なお、保持回路１９ａ〜１９ｄの電圧を保持するために、定電圧ダイオード２２ａ〜２２ｄを使用したが、シャントレギュレータを使用するなど他の方法であっても良い。
【００５７】
また、ゲート駆動用ＩＣとして、上下スイッチ駆動用の専用ＩＣを使用したが、その他の部品、例えばディスクリート部品を組み合わせて生成しても作用効果に差異はない。
【００５８】
（実施の形態２）
以下、実施の形態２について、図７を参照しながら説明する。
【００５９】
なお、実施の形態１と同一機能を有するものは、同一符号を付して詳細な説明は省略する。
【００６０】
図７に示すように、抵抗２５ｃから逆流防止ダイオード２６ｄとの間に抵抗２５ｅを挿入している。単相インバータ１７や三相インバータでは、上下の双方向スイッチ１をＰＷＭ制御しない場合も多く、特にローサイドスイッチ１ｂ、１ｄ（三相用ではさらにもう一つの双方向スイッチ１）を負荷の位相に合わせて１２０度オン状態とする等の制御方法が採用される。例えば、この周波数の３分の１の時間の間、ハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃはオンできないため、ハイサイドスイッチ１ａ、１ｃの第一ゲート端子２ａ、２ｃの保持回路１９ａ、１９ｃへの電力供給は途絶することとなる。
【００６１】
一方、３分の２の時間の間は、ローサイドスイッチ１ｂ、１ｄの第二ゲート端子３ｂ、３ｄがオンしないため、ローサイドスイッチ１ｂ、１ｄの第一ゲート端子２ｂ、２ｄの保持回路１９ｂ、１９ｄは充電することができない。従って、ローサイドスイッチ１ｂ、１ｄの第一ゲート端子２ｂ、２ｄの保持回路１９ｂ、１９ｄは、ハイサイドスイッチ１ａ、１ｂの第一ゲート端子２ａ、２ｃの保持回路１９ａ、１９ｂに比べて充電頻度が低くなる。そのため、コンデンサ２３ｂ、２３ｄの電圧が低下しないように、充電制限レベルを下げ、コンデンサ２３ｂ、２３ｄの容量をコンデンサ２３ａ、２３ｃの容量に対して大きくする必要がある。すなわち、ハイサイドスイッチ１ａ、１ｃ側の保持回路１９ａ、１９ｃの制限値をより厳しくするためにローサイドスイッチ１ｂ、１ｄ側と分岐した後に抵抗２５ｅを挿入し、またコンデンサ２３ｂ、２３ｄの容量をコンデンサ２３ａ、２３ｃの容量に対して大きくして１周期間に充電する充電量を保持回路１９ａ，１９ｃ側と保持回路１９ｂ、１９ｄ側それぞれに確保する。例えば、第一ゲート端子２ａ〜２ｄの保持回路に常時駆動するための電力を供給する、あるいはハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃがオフの期間に第一ゲート端子２ａ、２ｃをオン状態に保つための抵抗値として１０Ω、コンデンサ２３ｂ、２３ｄの容量を４７μＦ、コンデンサ２３ａ、２３ｃの容量を２２μＦなどに設定する）。また、ハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃのコンデンサ２４ａ、２４ｂの容量は、ハイサイドスイッチ１ａ、１ｃの第一ゲート端子２ａ、２ｃおよび第二ゲート端子３ａ、３ｃを駆動するために１００μＦなどに設定する。
【００６２】
以上にように、保持回路１９ａ〜１９ｄのコンデンサ２３の容量やハイサイドスイッチ１ａ、１ｃとローサイドスイッチ１ｂ、１ｄの変調方法に応じた制限が可能となり、単相インバータ１７（あるいは三相インバータ）の用途に応じた供給制限を行なうことができる。
【００６３】
また、保持回路１９ａ〜１９ｄへの電力供給周期とハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃのコンデンサ２４ａ、２４ｂへの電力供給周期が異なる場合であっても、周期に応じた電力蓄積が可能とすることができる。
【００６４】
（実施の形態３）
以下、実施の形態３について、図８を参照しながら説明する。
【００６５】
なお、実施の形態１あるいは２と同一機能を有するものは、同一符号を付して詳細な説明は省略する。
【００６６】
図８に示すように、第二ゲート端子３ａをオフする際に負の電圧を印加する最適電圧生成部２７ａは、制御電源２１から抵抗２５ａと逆流防止ダイオード２６ａ、さらに抵抗２５ｇを介してコンデンサ２３ｅに充電し、第二ゲート端子３ａがオフ状態にある際に、中間接続点１８ｃからコンデンサ２３ｆは充電される。またこの時、コンデンサ２３ｆの充電電圧は定電圧ダイオード２２ｅにより制限される。本回路構成により、コンデンサ２３ｅは、中間接続点１８ｃを基準に考えると正電圧に充電され、コンデンサ２３ｆの負側の端子は中間接続点１８ｃよりも低電位となる。従って、ゲート駆動回路は、第二ゲート端子３ａをオンさせる際には、コンデンサ２３ｅの正電圧が印加され、オフさせる際には、基準電位である中間接続点１８ｃよりも低電位である負電圧が印加されることになる。従って、ゲート駆動回路部の電源には、第二ゲート端子３ａの基準電位である中間接続点１８ｃを基準に正負両電源とすることができ、オン時の電圧を正電圧、オフ時の電圧を負電圧とすることができ、オン電圧とオフ電圧の偏差を確保していることとなる。第二ゲート端子３ｂ、３ｃ、３ｄについても同様のため、詳細な説明は省略する。
【００６７】
以上のように、第二ゲート端子３ａ〜３ｄの駆動電源に負電源を備えることが可能となり、オン時に正電圧を供給する正電圧印加回路と制御電源を共用しつつ、ゲート閾値電圧が低い双方向スイッチ１であっても、オフ時の電圧を相対的に低い電圧とすることが可能となり、外来ノイズなどによる誤動作発生で短絡故障などを引き起こす可能性を低減することができる。
【００６８】
なお、本実施の形態では、正電源、負電源共に同一の制御電源を電力源としたが、互いに独立した電源から供給する構成としても作用効果に差異はない。
【００６９】
また、本実施の形態における回路構成は一実施例であり、発明を限定するものではない。
【００７０】
さらに、本実施の形態では、単相インバータを一例としたが、三相用のインバータであってもよい。
【００７１】
また、電圧を安定化する方法として、定電圧ダイオードを使用する構成としたが、その他のレギュレーション回路であってもよい。
【産業上の利用可能性】
【００７２】
本発明は、ゲート信号に制御により４つの状態を有する双方向スイッチを利用した電力変換回路として高効率かつ低コストなコンバータ装置のゲート駆動回路に適用できる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１の双方向スイッチの構成図
【図２】同双方向スイッチの等価回路図
【図３】同双方向スイッチの電圧・電流の相関図
【図４】同双方向スイッチの動作モードを示す図
【図５】同単相インバータの構成図
【図６】同ゲート駆動回路の動作説明図
【図７】本発明の実施の形態２における単相インバータの構成図
【図８】本発明の実施の形態３における単相インバータの構成図
【図９】従来の特許文献１におけるゲート駆動回路を示す図
【符号の説明】
【００７４】
１ 双方向スイッチ
１ａ ハイサイドスイッチ
１ｂ ローサイドスイッチ
１ｃ ハイサイドスイッチ
１ｄ ローサイドスイッチ
２ 第一ゲート端子
２ａ〜２ｄ 第一ゲート端子
３ 第二ゲート端子
３ａ〜３ｄ 第二ゲート端子
４ ドレイン端子
５ ソース端子
６ 基板
７ バッファ層
８ 半導体層積層体
９ ＧａＮ層
１０ ＡｌＧａＮ層
１１Ａ 第１のオーミック電極
１１Ｂ 第２のオーミック電極
１２Ａ 第１のｐ型半導体層
１２Ｂ 第２のｐ型半導体層
１３Ａ 第１のゲート電極
１３Ｂ 第２のゲート電極
１４ 保護膜
１５ 第１のトランジスタ
１６ 第２のトランジスタ
１７ 単相インバータ
１８ａ、１８ｂ ハーフブリッジ回路
１８ｃ、１８ｄ 中間接続点
１９ａ〜１９ｄ 保持回路
２０ マイクロプロセッサ
２１ 制御電源
２２ａ〜２２ｈ 定電圧ダイオード
２３ａ〜２３Ｌ コンデンサ
２４ａ〜２４ｂ コンデンサ
２５ａ〜２５ｈ 抵抗
２６ａ、２６ｂ、２６ｄ、２６ｆ〜２６ｈ 逆流防止ダイオード
２７ａ〜２７ｄ 最適電圧生成部
【技術分野】
【０００１】
本発明は、ゲート信号に制御により４つの状態を有する双方向スイッチを直列接続したハーフブリッジ回路を構成した際のゲート駆動回路およびそれを用いたインバータ回路に関する。
【背景技術】
【０００２】
近年、電子機器の普及がさらに拡大傾向にあるが、同時に電子機器の消費電力増加、引いては地球温暖化などが発生しており、社会的な問題と認識されている。このような社会的背景から、電子機器の低消費電力化の要求も高くなっており、根幹となる電源回路、あるいは電子機器の主たる機能を実現するためのアクチュエータなど待機電力、運転のための電力の何れの電力消費についても技術革新による消費削減が期待されている。
【０００３】
従来、この種の低消費電力化のための技術としては、使用する電圧に応じて、適宜半導体デバイスをＭＯＳＦＥＴあるいはＩＧＢＴの使い分ける、あるいは新しい半導体デバイスとして、双方向性スイッチを利用した電力変換回路が提案されている。そういった背景のもと、双方向性スイッチを利用した電力変換回路におけるゲート駆動回路では、駆動のための電源を小型化するために種々の電源回路が提案されている。
【０００４】
以下、そのゲート駆動回路について、特許文献１を一例として説明する。
【０００５】
図９に示すように、特許文献１における電力変換装置に適用したゲート駆動回路では、各スイッチング素子Ｔ１〜Ｔ１５のスイッチングに応じて、電流経路が形成され、コンデンサＣ１〜Ｃ１２に充電することが示されている。具体的には、コンデンサＣ１、Ｃ３、Ｃ５、Ｃ７、Ｃ９、Ｃ１１はスイッチング素子Ｔ５、Ｔ１０、Ｔ１５が各オンした際に電源ＥｄｒｖからダイオードＤ１、Ｄ３、Ｄ５、Ｄ７、Ｄ９、Ｄ１１を介して充電することになる。また、コンデンサＣ２、Ｃ４、Ｃ６、Ｃ８、Ｃ１０、Ｃ１２は、スイッチング素子Ｔ２、Ｔ４、Ｔ７、Ｔ９、Ｔ１２、Ｔ１４が各オンした際に、コンデンサＣ１、Ｃ３、Ｃ５、Ｃ７、Ｃ９、Ｃ１１からダイオードＤ２、Ｄ４、Ｄ６、Ｄ８、Ｄ１０、Ｄ１２を介して充電することになる。
【０００６】
また、特許文献１以外では、各双方向スイッチの各ゲート端子に対して、絶縁電源を形成して駆動電源を供給するものや、ブートストラップ回路を構成し、直流部の電圧を基準としてゲート端子を駆動するゲート端子のみチャージポンプ回路を採用して駆動するものなどが提案されている。
【特許文献１】特開２００６−２４６６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような従来の電力変換回路のゲート駆動回路では、スイッチング素子のゲート駆動による消費と充電とのバランスが崩れ、ゲート電源部の電圧が変動し、その際にスイッチング素子の特性が変化したことによる出力リプルの増大やスイッチング素子の損失増加につながることになるという課題があった。また、ブートストラップ回路のコンデンサから逆方向のスイッチング素子の駆動用コンデンサを充電する際には、ダイオードを経由して直接接続された構成であり、急峻な充電電流が流れ、スイッチング素子のゲート端子を揺さぶり意図しないターンオンを発生させ、短絡故障を発生させる、あるいは外部への雑音障害に影響を及ぼすという課題があった。
【０００８】
また、特許文献１以外の絶縁電源を採用した駆動電源や、ブートストラップ回路とチャージポンプ回路を組み合わせた構成では、回路規模が大きく電子部品の点数増加によるプリント配線板の大型化など、装置全体が大型化するという課題があった。
【０００９】
本発明は、このような従来の課題を解決するものであり、ゲート電源部の電圧変動の抑制と、ブートストラップ回路のコンデンサから逆方向のスイッチング素子の駆動用コンデンサへのラッシュ電流を緩和と、回路構成の簡略化では唯一の制御電源で構成するもので、低コストかつ小型軽量のゲート駆動回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明のゲート駆動回路は、基板の上に形成されたチャネルを有する半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、前記第１のオーミック電極と前記第２のオーミック電極との間に、前記第１のオーミック電極側から順に形成された、第１のゲート電極及び第２のゲート電極と、前記半導体層積層体と第１のゲート電極との間に形成された第１のｐ型半導体層と、前記半導体層積層体と第２のゲート電極との間に形成された第２のｐ型半導体とを有し、前記第１のオーミック電極と前記第１のゲート電極との間にゲート駆動信号を入力する第一ゲート端子と、前記第２のオーミック電極と前記第２のゲート電極との間にゲート駆動信号を入力する第二ゲート端子と、前記第１のオーミック電極に接続されたドレイン端子と、前記第２のオーミック電極に接続されたソース端子を備え、前記第一ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けてオン状態の双方向デバイスと逆方向ダイオードが直列接続された半導体として動作する第一モード、前記第二ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けて順方向ダイオードとオン状態の双方向デバイスが直列接続された半導体として動作する第二モード、前記第一ゲート端子および前記第二ゲート端子をオンすると、前記ドレイン端子から前記ソース端子間にダイオードを介さない双方向に導通するように動作する第三モード、前記第一ゲート端子および前記第二ゲート端子をオフすると順逆双方向に電流を遮断する第四モードを有した双方向スイッチに適用するゲート駆動回路であって、前記第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備える構成としたものである。
【００１１】
この手段により、第一ゲート端子あるいは第二ゲート端子のオン電圧を低下させて、オン抵抗を下げることができ、第一ゲート端子あるいは第二ゲート端子にノイズが重畳した際であっても、不要なターンオンあるいはターンオフを回避することができることとなる。
【００１２】
また、最適電圧生成部は、第一ゲート端子あるいは第二ゲート端子のオンする際に、前記第一ゲート端子あるいは第二ゲート端子に正の電圧を印加する正電圧印加回路と、オフする際に、前記第一ゲート端子あるいは第二ゲート端子に負の電圧を印加する負電圧印加回路を備える構成としたものである。
【００１３】
この手段により、第一ゲート端子とドレイン端子間、第二ゲート端子とソース端子間のオン電圧とオフ電圧の偏差の確保が可能となり、内外のノイズに対する耐性を向上することができ、また各オン電圧を下げることにより、ドレイン端子とソース端子間のオン抵抗を下げることができるため、低損失に双方向スイッチを駆動することができることとなる。
【００１４】
さらに、負電圧印加回路は、正電圧印加回路と電源を共用する構成としたものである。
【００１５】
この手段により、負電圧印加回路を個別に構成する必要がなく、より低コストな回路とすることができることとなる。
【００１６】
また、負電圧印加回路は、正電圧印加回路からの逆流を防止する逆流防止部を介して接続するような構成としたものである。
【００１７】
この手段により、正電圧印加回路、負電圧印加回路の各電圧の安定化を図ることができ、誤動作の防止、ゲート駆動のオン抵抗の変動抑制を可能とすることができることとなる。
【００１８】
さらに、負電圧印加回路は、定電圧ダイオードとコンデンサの並列回路を有した安定化回路で電圧を安定化するような構成としたものである。
【００１９】
この手段により、汎用的な部品構成でかつ受動部品の組合せのため、より簡単な構成で低コストかつ小型化を図ることができることとなる。
【００２０】
また、インバータ回路に第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備えたゲート駆動回路を備える構成としたものである。
【００２１】
この手段により、インバータに誘導負荷が接続された場合であっても、オン電圧とオフ電圧との偏差が確保できるため、より安定した起動、運転を行なうことができることとなる。
【発明の効果】
【００２２】
本発明によれば、基板の上に形成されたチャネルを有する半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、前記第１のオーミック電極と前記第２のオーミック電極との間に、前記第１のオーミック電極側から順に形成された、第１のゲート電極及び第２のゲート電極と、前記半導体層積層体と第１のゲート電極との間に形成された第１のｐ型半導体層と、前記半導体層積層体と第２のゲート電極との間に形成された第２のｐ型半導体とを有し、前記第１のオーミック電極と前記第１のゲート電極との間にゲート駆動信号を入力する第一ゲート端子と、前記第２のオーミック電極と前記第２のゲート電極との間にゲート駆動信号を入力する第二ゲート端子と、前記第１のオーミック電極に接続されたドレイン端子と、前記第２のオーミック電極に接続されたソース端子を備え、前記第一ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けてオン状態の双方向デバイスと逆方向ダイオードが直列接続された半導体として動作する第一モード、前記第二ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けて順方向ダイオードとオン状態の双方向デバイスが直列接続された半導体として動作する第二モード、前記第一ゲート端子および前記第二ゲート端子をオンすると、前記ドレイン端子から前記ソース端子間にダイオードを介さない双方向に導通するように動作する第三モード、前記第一ゲート端子および前記第二ゲート端子をオフすると順逆双方向に電流を遮断する第四モードを有した双方向スイッチに適用するゲート駆動回路であって、前記第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備える構成とすることで、第一ゲート端子あるいは第二ゲート端子のオン電圧を低下させて、オン抵抗を下げることができ、第一ゲート端子あるいは第二ゲート端子にノイズが重畳した際であっても、不要なターンオンあるいはターンオフを回避することができるゲート駆動回路が提供できる。
【００２３】
また、最適電圧生成部は、第一ゲート端子あるいは第二ゲート端子のオンする際に、前記第一ゲート端子あるいは第二ゲート端子に正の電圧を印加する正電圧印加回路と、オフする際に、前記第一ゲート端子あるいは第二ゲート端子に負の電圧を印加する負電圧印加回路を備える構成とすることで、第一ゲート端子とドレイン端子間、第二ゲート端子とソース端子間のオン電圧とオフ電圧の偏差の確保が可能となり、内外のノイズに対する耐性を向上することができ、また各オン電圧を下げることにより、ドレイン端子とソース端子間のオン抵抗を下げることができるため、低損失に双方向スイッチを駆動することができるゲート駆動回路が提供できる。
【００２４】
さらに、負電圧印加回路は、正電圧印加回路と電源を共用する構成とすることで、負電圧印加回路を個別に構成する必要がなく、より低コストな回路とすることができるゲート駆動回路が提供できる。
【００２５】
また、負電圧印加回路は、正電圧印加回路からの逆流を防止する逆流防止部を介して接続するような構成とすることで、正電圧印加回路、負電圧印加回路の各電圧の安定化を図ることができ、誤動作の防止、ゲート駆動のオン抵抗の変動抑制を可能とすることができるゲート駆動回路が提供できる。
【００２６】
さらに、負電圧印加回路は、定電圧ダイオードとコンデンサの並列回路を有した安定化回路で電圧を安定化するような構成とすることで、汎用的な部品構成でかつ受動部品の組合せのため、より簡単な構成で低コストかつ小型化を図ることができるゲート駆動回路が提供できる。
【００２７】
また、インバータ回路に第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備えたゲート駆動回路を備える構成とすることで、インバータに誘導負荷が接続された場合であっても、オン電圧とオフ電圧との偏差が確保できるため、より安定した起動、運転を行なうことができるインバータ回路が提供できる。
【発明を実施するための最良の形態】
【００２８】
本発明の請求項１記載の発明は、基板の上に形成されたチャネルを有する半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、前記第１のオーミック電極と前記第２のオーミック電極との間に、前記第１のオーミック電極側から順に形成された、第１のゲート電極及び第２のゲート電極と、前記半導体層積層体と第１のゲート電極との間に形成された第１のｐ型半導体層と、前記半導体層積層体と第２のゲート電極との間に形成された第２のｐ型半導体とを有し、前記第１のオーミック電極と前記第１のゲート電極との間にゲート駆動信号を入力する第一ゲート端子と、前記第２のオーミック電極と前記第２のゲート電極との間にゲート駆動信号を入力する第二ゲート端子と、前記第１のオーミック電極に接続されたドレイン端子と、前記第２のオーミック電極に接続されたソース端子を備え、前記第一ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けてオン状態の双方向デバイスと逆方向ダイオードが直列接続された半導体として動作する第一モード、前記第二ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けて順方向ダイオードとオン状態の双方向デバイスが直列接続された半導体として動作する第二モード、前記第一ゲート端子および前記第二ゲート端子をオンすると、前記ドレイン端子から前記ソース端子間にダイオードを介さない双方向に導通するように動作する第三モード、前記第一ゲート端子および前記第二ゲート端子をオフすると順逆双方向に電流を遮断する第四モードを有した双方向スイッチに適用するゲート駆動回路であって、前記第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備える構成としたものであり、第一ゲート端子あるいは第二ゲート端子のオン電圧を低下させて、オン抵抗を下げることができ、第一ゲート端子あるいは第二ゲート端子にノイズが重畳した際であっても、不要なターンオンあるいはターンオフを回避することができるという作用を有する。
【００２９】
また、最適電圧生成部は、第一ゲート端子あるいは第二ゲート端子のオンする際に、前記第一ゲート端子あるいは第二ゲート端子に正の電圧を印加する正電圧印加回路と、オフする際に、前記第一ゲート端子あるいは第二ゲート端子に負の電圧を印加する負電圧印加回路を備える構成としたものであり、第一ゲート端子とドレイン端子間、第二ゲート端子とソース端子間のオン電圧とオフ電圧の偏差の確保が可能となり、内外のノイズに対する耐性を向上することができ、また各オン電圧を下げることにより、ドレイン端子とソース端子間のオン抵抗を下げることができるため、低損失に双方向スイッチを駆動することができるという作用を有する。
【００３０】
さらに、負電圧印加回路は、正電圧印加回路と電源を共用する構成としたものであり、負電圧印加回路を個別に構成する必要がなく、より低コストな回路とすることができるという作用を有する。
【００３１】
また、負電圧印加回路は、正電圧印加回路からの逆流を防止する逆流防止部を介して接続するような構成としたものであり、正電圧印加回路、負電圧印加回路の各電圧の安定化を図ることができ、誤動作の防止、ゲート駆動のオン抵抗の変動抑制を可能とすることができるという作用を有する。
【００３２】
さらに、負電圧印加回路は、定電圧ダイオードとコンデンサの並列回路を有した安定化回路で電圧を安定化するような構成としたものであり、汎用的な部品構成でかつ受動部品の組合せのため、より簡単な構成で低コストかつ小型化を図ることができるという作用を有する。
【００３３】
また、インバータ回路に第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備えたゲート駆動回路を備える構成としたものであり、インバータに誘導負荷が接続された場合であっても、オン電圧とオフ電圧との偏差が確保できるため、より安定した起動、運転を行なうことができるという作用を有する。
【００３４】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３５】
（実施の形態１）
まずは、双方向スイッチ１について、図１を参照しながら構成について説明する。図１に示すように、双方向スイッチ１は、第一ゲート端子２と第二ゲート端子３とドレイン端子４とソース端子５により構成されている。双方向スイッチ１は、シリコン（Ｓｉ）からなる基板６の上に厚さが１０ｎｍ窒化アルミニウム（ＡｌＮ）と厚さが１０ｎｍの窒化ガリウム（ＧａＮ）とが交互に積層されてなる厚さが１μｍのバッファ層７が形成され、その上に半導体層積層体８が形成されている。半導体層積層体８は、第１の半導体層とこの第１の半導体層と比べてバンドギャップが大きい第２の半導体層とが基板側から順次積層されている。第１の半導体層は、厚さが２μｍのＧａＮ（アンドープの窒化ガリウム）層９であり、第２の半導体層は、厚さが２０ｎｍのｎ型のＡｌＧａＮ（窒化アルミニウムガリウム）層１０である。ＧａＮ層９のＡｌＧａＮ層１０とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０１３ｃｍ―2以上で且つ移動度が１０００ｃｍ2Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。半導体層積層体８の上には、互いに間隔をおいて第１のオーミック電極１１Ａと第２のオーミック電極１１Ｂとが形成されている。第１のオーミック電極１１Ａ及び第２のオーミック電極１１Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接合を形成している。また、コンタクト抵抗を低減するために、ＡｌＧａＮ層１０の一部を除去すると共にＧａＮ層９を４０ｎｍ程度掘り下げて、第１のオーミック電極１１Ａ及び第２のオーミック電極１１ＢがＡｌＧａＮ層１０とＧａＮ層９との界面に接するように形成した例を示している。なお、第１のオーミック電極１１Ａ及び第２のオーミック電極１１Ｂは、ＡｌＧａＮ層１０の上に形成してもよい。ｎ型のＡｌＧａＮ層１０の上における第１のオーミック電極１１Ａと第２のオーミック電極１１Ｂとの間の領域には、第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂが互いに間隔をおいて選択的に形成されている。第１のｐ型半導体層１２Ａの上には第１のゲート電極１３Ａが形成され、第２のｐ型半導体層１２Ｂの上には第２のゲート電極１３Ｂが形成されている。第１のゲート電極１３Ａ及び第２のゲート電極１３Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂとオーミック接触している。ＡｌＧａＮ層１０及び第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂを覆うように窒化シリコン（ＳｉＮ）からなる保護膜１４が形成されている。保護膜１４を形成することで、いわゆる電流コラプスの原因となる欠陥を保障し、電流コラプスを改善することが可能となる。第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂは、それぞれ厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂと、ＡｌＧａＮ層１０とによりＰＮ接合がそれぞれ形成される。これにより、第１のオーミック電極１１Ａと第１のゲート電極１３Ａとの間の電圧が例えば０Ｖでは、第１のｐ型ＧａＮ層からチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができ、同様に、第２のオーミック電極１１Ｂと第２のゲート電極１３Ｂとの間の電圧が例えば０Ｖ以下のときには、第２のｐ型ＧａＮ層からチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができ、いわゆるノーマリーオフ動作をする半導体素子を実現している。第１のオーミック電極１１Ａの電位をＶ１、第１のゲート電極１３Ａの電位をＶ２、第２のゲート電極１３Ｂの電位をＶ３、第２のオーミック電極１１Ｂの電位をＶ４とする。この場合において、Ｖ２がＶ１より１．５Ｖ以上高ければ、第１のｐ型半導体層１２Ａからチャネル領域中に広がる空乏層が縮小するため、チャネル領域に電流を流すことができる。同様にＶ３がＶ４より１．５Ｖ以上高ければ、第２のｐ型半導体層１２Ｂからチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができる。つまり、第１のゲート電極１３Ａのいわゆる閾値電圧及び第２のゲート電極１３Ｂのいわゆる閾値電圧は共に１．５Ｖである。以下においては、第１のゲート電極１３Ａの下側においてチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができるようになる第１のゲート電極１３Ａの閾値電圧を第１の閾値電圧とし、第２のゲート電極１３Ｂの下側においてチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができるようになる第２のゲート電極１３Ｂの閾値電圧を第２の閾値電圧とする。また、第１のｐ型半導体層１２Ａと第２のｐ型半導体層１２Ｂとの間の距離は、第１のオーミック電極１１Ａ及び第２のオーミック電極１１Ｂに印加される最大電圧に耐えられるように構成する。第１のオーミック電極１１Ａと第１のゲート電極１３Ａとの間にゲート駆動信号（すなわち、第一ゲート端子２への制御信号）を入力するようになっている。第２のオーミック電極１１Ｂと第２のゲート電極１３Ｂとの間も同様にゲート駆動信号（すなわち、第二ゲート端子３への制御信号）を入力するようになっている。なお、ソース端子５は第１のオーミック電極１１Ａに接続され、ドレイン端子４は第２のオーミック電極１１Ｂに接続され、第一ゲート端子２は第１のゲート電極１３Ａに接続され、第二ゲート端子３は第２のゲート電極１３Ｂに接続されている。
【００３６】
次に、双方向スイッチ１の動作について説明する。説明のため、第１のオーミック電極１１Ａの電位を０Ｖとし、第一ゲート端子２に印加する電圧をＶｇ１、第二ゲート端子３に印加する電圧をＶｇ２、第２のオーミック電極１１Ｂと第１のオーミック電極１１Ａとの間の電圧をＶｓ２ｓ１、第２のオーミック電極１１Ｂと第１のオーミック電極１１Ａとの間に流れる電流をＩｓ２ｓ１とする。
【００３７】
Ｖ４がＶ１よりも高い場合、例えば、Ｖ４が＋１００Ｖで、Ｖ１が０Ｖの場合において、第一ゲート端子２と第二ゲート端子３の入力電圧であるＶｇ１及びＶｇ２をそれぞれ第１の閾値電圧及び第２の閾値電圧以下の電圧、例えば０Ｖとする。これにより、第１のｐ型半導体層１２Ａから広がる空乏層が、チャネル領域中を第２のｐ型ＧａＮ層の方向へ向けて広がるため、チャネルに流れる電流を遮断することができる。従って、Ｖ４が正の高電圧であっても、第２のオーミック電極１１Ｂから第１のオーミック電極１１Ａへ流れる電流を遮断する遮断状態を実現できる。一方、Ｖ４がＶ１よりも低い場合、例えばＶ４が−１００Ｖで、Ｖ１が０Ｖの場合においても、第２のｐ型半導体層１２Ｂから広がる空乏層が、チャネル領域中を第１のｐ型半導体層１２Ａの方向へ向けて広がり、チャネルに流れる電流を遮断することができる。このため、第２のオーミック電極１１Ｂに負の高電圧が印加されている場合においても、第１のオーミック電極１１Ａから第２のオーミック電極１１Ｂへ流れる電流を遮断することができる。すなわち、双方向スイッチ１の双方向の電流を遮断することが可能となる。
【００３８】
以上のような構造及び動作において、耐圧を確保するためのチャネル領域を第１のゲート電極１３Ａと第２のゲート電極１３Ｂとが共有する。この素子は、１素子分のチャネル領域の面積で双方向スイッチ１が実現可能であり、双方向スイッチ１全体を考えると、２つのダイオードと２つのノーマリーオフ型のＡｌＧａＮ／ＧａＮ−ＨＦＥＴとを用いた場合と比べてチップ面積をより少なくすることができ、双方向スイッチ１の低コスト化及び小型化が可能となる。
【００３９】
次に、第一ゲート端子２、第二ゲート端子３の入力電圧であるＶｇ１及びＶｇ２が、それぞれ第１の閾値電圧及び第２の閾値電圧よりも高い電圧、例えば５Ｖの場合には、第１のゲート電極１３Ａ及び第２のゲート電極１３Ｂに印加される電圧は、共に閾値電圧よりも高くなる。従って、第１のｐ型半導体層１２Ａ及び第２のｐ型半導体層１２Ｂからチャネル領域に空乏層が広がらないため、チャネル領域は第１のゲート電極１３Ａの下側においても、第２のゲート電極１３Ｂの下側においてもピンチオフされない。その結果、第１のオーミック電極１１Ａと第２のオーミック電極１１Ｂとの間に双方向に電流が流れる導通状態を実現できる。
【００４０】
次に、Ｖｇ１を第１の閾値電圧よりも高い電圧とし、Ｖｇ２を第２の閾値電圧以下とした場合の動作について説明する。第一ゲート端子２、第二ゲート端子３を備えた双方向スイッチ１を等価回路で表すと図２（ａ）に示すように第１のトランジスタ１５と第２のトランジスタ１６とが直列に接続された回路とみなすことができる。この場合、第１のトランジスタ１５のソース（Ｓ）が第１のオーミック電極１１Ａ、第１のトランジスタ１５のゲート（Ｇ）が第１のゲート電極１３Ａに対応し、第２のトランジスタ１６のソース（Ｓ）が第２のオーミック電極１１Ｂ、第２のトランジスタ１６のゲート（Ｇ）が第２のゲート電極１３Ｂに対応する。このような回路において、例えば、Ｖｇ１を５Ｖ、Ｖｇ２を０Ｖとした場合、Ｖｇ２が０Ｖであるということは第２のトランジスタ１６のゲートとソースが短絡されている状態と等しいため、双方向スイッチ１は図２（ｂ）に示すような回路とみなすことができる。
【００４１】
さらに、図２（ｂ）に示す第２のトランジスタ１６のソース（Ｓ）をＡ端子、ドレイン（Ｄ）をＢ端子、ゲート（Ｇ）をＣ端子として説明を行う。図に示すＢ端子の電位がＡ端子の電位よりも高い場合には、Ａ端子がソースでＢ端子がドレインであるトランジスタとみなすことができ、このような場合、Ｃ端子（ゲート）とＡ端子（ソース）との間の電圧は０Ｖであり、閾値電圧以下のため、Ｂ端子（ドレイン）からＡ端子（ソース）に電流は流れない。一方、Ａ端子の電位がＢ端子の電位よりも高い場合には、Ｂ端子がソースでＡ端子がドレインのトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ドレイン）との電位が同じであるため、Ａ端子の電位がＢ端子を基準として閾値電圧以下の場合にはＡ端子（ドレイン）からＢ端子（ソース）へ電流を通電しない。Ａ端子の電位がＢ端子を基準として閾値電圧以上となると、ゲートにＢ端子（ソース）を基準として閾値電圧以上の電圧が印加され、Ａ端子（ドレイン）からＢ端子（ソース）へ電流を流すことができる。つまり、トランジスタのゲートとソースとを短絡させた場合、ドレインがカソードでソースがアノードのダイオードとして機能し、その順方向立上り電圧はトランジスタの閾値電圧となる。そのため、図２（ａ）に示す第２のトランジスタ１６の部分は、ダイオードとみなすことができ、図２（ｃ）に示すような等価回路となる。図２（ｃ）に示す等価回路において、双方向スイッチ１のドレイン端子４の電位がソース端子５の電位よりも高い場合、第１のトランジスタ１５の第一ゲート端子２に５Ｖが印加されている場合には、第１のトランジスタ１５はオン状態であり、Ｓ２からＳ１へ電流を流すことが可能となる。ただし、ダイオードの順方向立上り電圧によるオン電圧が発生する。また、双方向スイッチ１のＳ１の電位がＳ２の電位よりも高い場合、その電圧は第２のトランジスタ１６からなるダイオードが担い、双方向スイッチ１のＳ１からＳ２へ流れる電流を阻止する。つまり、第一ゲート端子２に閾値電圧以上の電圧を与え、第二ゲート端子３に閾値電圧以下の電圧を与えることにより、いわゆる双方向素子をオンした状態とドレイン側にダイオードのカソード側を直列接続した動作が可能なスイッチが実現できる。
【００４２】
図３は、双方向スイッチ１のＶｓ２ｓ１とＩｓ２ｓ１との関係であり、（ａ）は、Ｖｇ１とＶｇ２とを同時に変化させた場合を示し、（ｂ）はＶｇ２を第２の閾値電圧以下の０Ｖとし、Ｖｇ１を変化させた場合を示し、（ｃ）はＶｇ１を第１の閾値電圧以下の０ＶとしてＶｇ２を変化させた場合を示している。なお、図３において横軸であるＳ２−Ｓ１間電圧（Ｖｓ２ｓ１）は、第１のオーミック電極１１Ａを基準とした電圧であり、縦軸であるＳ２−Ｓ１間電流（Ｉｓ２ｓ１）は第２のオーミック電極１１Ｂから第１のオーミック電極１１Ａへ流れる電流を正としている。図３（ａ）に示すように、Ｖｇ１及びＶｇ２が０Ｖの場合及び１Ｖの場合には、Ｖｓ２ｓ１が正の場合にも負の場合にもＩｓ２ｓ１は流れず、双方向スイッチ１は遮断状態となる。また、Ｖｇ１とＶｇ２とが共に閾値電圧よりも高くなると、Ｖｓ２ｓ１に応じてＩｓ２ｓ１が双方向に流れる導通状態となる。一方、図３（ｂ）に示すように、Ｖｇ２を第２の閾値電圧以下の０Ｖとし、Ｖｇ１を第１の閾値電圧以下の０Ｖとした場合には、Ｉｓ２ｓ１は双方向に遮断される。しかし、Ｖｇ１を第１の閾値電圧以上の２Ｖ〜５Ｖとした場合には、Ｖｓ２ｓ１が１．５Ｖ未満の場合にはＩｓ２ｓ１が流れないが、Ｖｓ２ｓ１が１．５Ｖ以上になるとＩｓ２ｓ１が流れる。つまり、第２のオーミック電極１１Ｂから第１のオーミック電極１１Ａにのみに電流が流れ、第１のオーミック電極１１Ａから第２のオーミック電極１１Ｂには電流が流れない逆阻止状態となる。また、Ｖｇ１を０Ｖとし、Ｖｇ２を変化させた場合には図３（ｃ）に示すように、第１のオーミック電極１１Ａから第２のオーミック電極１１Ｂにのみに電流が流れ、第２のオーミック電極１１Ｂから第１のオーミック電極１１Ａには電流が流れない逆阻止状態となる。
【００４３】
以上より、双方向スイッチ１は、そのゲートバイアス条件により、双方向の電流を遮断・通電する機能を有すると共に、ダイオード動作も可能であり、そのダイオードの電流が通電する方向も切り換えることができる。以上、説明したように双方向スイッチ１の第一ゲート端子２と第二ゲート端子３のオンあるいはオフ条件に応じて、図４に示す４つの動作モードで動作することができる。すなわち、前記第一ゲート端子２のみをオンすると、前記ドレイン端子４から前記ソース端子５間に向けてオン状態の双方向デバイスと逆方向ダイオードが直列接続された半導体として動作する第一モード、前記第二ゲート端子３のみをオンすると、前記ドレイン端子４から前記ソース端子５間に向けて順方向ダイオードとオン状態の双方向デバイスが直列接続された半導体として動作する第二モード、前記第一ゲート端子２および前記第二ゲート端子３をオンすると、前記ドレイン端子４から前記ソース端子５間にダイオードを介さない双方向に導通するように動作する第三モード、前記第一ゲート端子２および前記第二ゲート端子３をオフすると順逆双方向に電流を遮断する第四モードを有するものである。本構造はＪＦＥＴに類似しているが、キャリア注入を意図的に行うという点で、ゲート電界によりチャネル領域内のキャリア変調を行うＪＦＥＴとは全く異なった動作原理により動作する。具体的には、ゲート電圧が３ＶまではＪＦＥＴとして動作するが、ｐｎ接合のビルトインポテンシャルを超える３Ｖ以上のゲート電圧が印加された場合には、ゲートに正孔が注入され、前述したメカニズムにより電流が増加し、大電流且つ低オン抵抗の動作が可能となる。
【００４４】
また、双方向スイッチ１は、第１のゲート電極１３Ａがｐ型の導電性を有する第１のｐ型半導体層１２Ａの上に形成され、第２のゲート電極１３Ｂがｐ型の導電性を有する第２のｐ型半導体層１２Ｂの上に形成されている。このため、第１の半導体層と第２の半導体層との界面領域に生成されるチャネル領域に対して、第１のゲート電極１３Ａ及び第２のゲート電極１３Ｂから順方向のバイアスを印加することにより、チャネル領域内に正孔を注入することができる。窒化物半導体においては正孔の移動度は、電子の移動度よりもはるかに低いため、チャネル領域に注入された正孔は電流を流す担体としてほとんど寄与しない。このため、第１のゲート電極１３Ａ及び第２のゲート電極１３Ｂから注入された正孔は同量の電子をチャネル領域内に発生させるので、チャネル領域内に電子を発生させる効果が高くなり、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きいノーマリオフ型の窒化物半導体層双方向スイッチを実現することが可能となる。
【００４５】
次に双方向スイッチ１を使用した単相インバータ１７について、図５を参照しながら説明する。図に示すように、単相インバータ１７は、図１および図２に示す双方向スイッチ１を高電位側に接続したハイサイドスイッチ１ａおよび１ｃと低電圧側に接続したローサイドスイッチ１ｂおよび１ｄとして直列に接続したハーフブリッジ回路１８ａおよび１８ｂを備える。また、このハイサイドスイッチ１ａ、１ｃとローサイドスイッチ１ｂ、１ｄの第一ゲート端子２ａ〜２ｄを常時オン状態となるように保持回路１９ａ〜１９ｄを備えており、第二ゲート端子３ａ〜３ｄをＰＷＭ変調する制御手段としてのマイクロプロセッサ２０を備えている。また、第二ゲート端子３ａ〜３ｄを駆動するための制御電源２１を備えている。さらに、ハーフブリッジ回路１８ａ、１８ｂの中間接続点１８ｃ、１８ｄには、例えば負荷として単相モータが接続されている。さらに、ハーフブリッジ回路１８（図示せず）を一回路設けた三相インバータの場合には三相モータが接続される構成となる。さらに、定電圧ダイオード２２ａ〜２２ｄとコンデンサ２３ａ〜２３ｄの並列回路を有した保持回路１９ａ〜１９ｄについて説明する。保持回路１９ａ、１９ｃへの電力は、第二ゲート端子３ａ、３ｃの駆動電力を蓄積する電力蓄積部としてのコンデンサ２４ａ、２４ｂから供給するように配置している。すなわち、コンデンサ２４ａ、２４ｂから抵抗２５ｃ、２５ｄ、および逆流防止ダイオード２６ｄ、２６ｇを介して供給するように配置している。
【００４６】
また、保持回路１９ｂあるいは１９ｄへの電力は、制御電源２１から抵抗２５ａあるいは抵抗２５ｂ、逆流防止ダイオード２６ａあるいは逆流防止ダイオード２６ｂ、抵抗２５ｃあるいは抵抗２５ｄ、逆流防止ダイオード２６ｆあるいは逆流防止ダイオード２６ｈ、ローサイドスイッチ１ｂあるいはローサイドスイッチ１ｄを介して供給するように配置している。
【００４７】
次に、ハイサイドスイッチ１ａ、１ｃとローサイドスイッチ１ｂ、１ｄの保持回路１９ａ〜１９ｄの電力供給と、ハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃをオンするためのコンデンサ２４ａ、２４ｂへの充電について図６を参照しながら説明する。図では、ハイサイドスイッチ１ｃとローサイドスイッチ１ｂにおいて、第二ゲート端子３ｂと３ｃがオンした期間を示している。第二ゲート端子３ｂがオンすることで、ローサイドスイッチ１ｂは中間接続点１８ｃからＧＮＤ側に電流を流すことが可能となる。この際、中間接続点１８ｃの電位はＧＮＤ電位とほぼ等しくなり、これに伴い、充電電流ｉａが制御電源２１から電力供給を制限する充電制限部としての抵抗２５ａと逆流防止部としての逆流防止ダイオード２６ａを経由して、コンデンサ２４ａへ充電される。
【００４８】
そして、ローサイドスイッチ１ｂの保持回路１９ｂへの電力供給は、ローサイドスイッチ１ｂの第一ゲート端子２ｂをオンするためのコンデンサ２３ｂは、同様に中間接続点１８ｃの電位がＧＮＤ電位とほぼ等しくなったことから、充電電流ｉｂが制御電源２１から電力供給を制限する充電制限部としての抵抗２５ａと逆流防止部としての逆流防止ダイオード２６ａ、さらにコンデンサ２３ａへの電流を制限する制限部としての抵抗２５ｃ、またさらに第三逆流防止部としての逆流防止ダイオード２６ｆを経由してコンデンサ２３ｂに充電される。また、コンデンサ２３ａの電圧の安定化を図るために、定電圧ダイオード２２ｂが接続されており、コンデンサ２３ａの電圧が所定値を超える場合、定電圧ダイオード２２ｂ側を経由して電流が流れることとなる。
【００４９】
また、ハイサイドスイッチ１ｃの保持回路１９ｃへの電力供給は、ハイサイドスイッチ１ｃがオンした状態の際、中間接続点１８ｄの電位がＶｄｃとなり、その電位に対してコンデンサ２４ｂの電位を加算されるため、コンデンサ２４ｂから、抵抗２５ｄと、コンデンサ２３ｃからコンデンサ２４ｂへの逆流を防止する第二逆流防止部としての逆流防止ダイオード２６ｇとを経由して充電電流ｉｃがコンデンサ２３ｃに充電される。
【００５０】
さらに、ローサイドスイッチ１ｂ、１ｄの第二ゲート端子３ｂ、３ｄの駆動電力は、制御電源２１から常時供給するように構成している。
【００５１】
なお、ハイサイドスイッチ１ａ、１ｃとローサイドスイッチ１ｂ、１ｄのうち、第二ゲート端子３ａと３ｄをオンした期間については、前記ハイサイドスイッチ１ｃとローサイドスイッチ１ｂに対してハイサイドスイッチ１ａとローサイドスイッチ１ｄの回路構成が対称形のため、詳細な説明は省略する。
【００５２】
以上のように、双方向スイッチ１を駆動するゲート駆動回路において、双方向スイッチ１の２つのゲート端子を駆動するためのゲート信号を唯一の信号とすることができ、またオン信号を保持することが可能なため、マイクロプロセッサ２０から周期、位相に応じた特別な信号出力を必要とせず、簡単な構成で双方向スイッチ１を駆動することができる。
【００５３】
また、定電圧ダイオード２２ａ〜２２ｄとコンデンサ２３ａ〜２３ｄの組合せで保持回路１９ａ〜１９ｄを形成したため、汎用的な部品構成でかつ受動部品の組合せで、かつ外部からの信号が不要であり、容易に双方向スイッチ１を駆動することができる。
【００５４】
さらに、ハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃの駆動電力を蓄積する電力蓄積部としてのコンデンサ２４ａ、２４ｂからハイサイドスイッチ１ａ、１ｃの第一ゲート端子２ａ、２ｃの保持回路１９ａ、１９ｃへの電力を供給するように構成しているため、通常高電位側の電圧よりも更に高い電圧が必要となるハイサイドスイッチ１ａ、１ｃの保持回路１９ａ、１９ｃの専用電源が不要となり、より安価で、かつ装置全体の小型・軽量化を図ることができる。
【００５５】
また、ハイサイドスイッチ１ａ、１ｃ、ローサイドスイッチ１ｂ、１ｄの第一ゲート端子２ａ〜２ｄ、第二ゲート端子３ａ〜３ｄの駆動電力は唯一の電源より供給することが可能となり、省スペース化が図れ、装置全体の小型・軽量化を図ることができる。
【００５６】
なお、保持回路１９ａ〜１９ｄの電圧を保持するために、定電圧ダイオード２２ａ〜２２ｄを使用したが、シャントレギュレータを使用するなど他の方法であっても良い。
【００５７】
また、ゲート駆動用ＩＣとして、上下スイッチ駆動用の専用ＩＣを使用したが、その他の部品、例えばディスクリート部品を組み合わせて生成しても作用効果に差異はない。
【００５８】
（実施の形態２）
以下、実施の形態２について、図７を参照しながら説明する。
【００５９】
なお、実施の形態１と同一機能を有するものは、同一符号を付して詳細な説明は省略する。
【００６０】
図７に示すように、抵抗２５ｃから逆流防止ダイオード２６ｄとの間に抵抗２５ｅを挿入している。単相インバータ１７や三相インバータでは、上下の双方向スイッチ１をＰＷＭ制御しない場合も多く、特にローサイドスイッチ１ｂ、１ｄ（三相用ではさらにもう一つの双方向スイッチ１）を負荷の位相に合わせて１２０度オン状態とする等の制御方法が採用される。例えば、この周波数の３分の１の時間の間、ハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃはオンできないため、ハイサイドスイッチ１ａ、１ｃの第一ゲート端子２ａ、２ｃの保持回路１９ａ、１９ｃへの電力供給は途絶することとなる。
【００６１】
一方、３分の２の時間の間は、ローサイドスイッチ１ｂ、１ｄの第二ゲート端子３ｂ、３ｄがオンしないため、ローサイドスイッチ１ｂ、１ｄの第一ゲート端子２ｂ、２ｄの保持回路１９ｂ、１９ｄは充電することができない。従って、ローサイドスイッチ１ｂ、１ｄの第一ゲート端子２ｂ、２ｄの保持回路１９ｂ、１９ｄは、ハイサイドスイッチ１ａ、１ｂの第一ゲート端子２ａ、２ｃの保持回路１９ａ、１９ｂに比べて充電頻度が低くなる。そのため、コンデンサ２３ｂ、２３ｄの電圧が低下しないように、充電制限レベルを下げ、コンデンサ２３ｂ、２３ｄの容量をコンデンサ２３ａ、２３ｃの容量に対して大きくする必要がある。すなわち、ハイサイドスイッチ１ａ、１ｃ側の保持回路１９ａ、１９ｃの制限値をより厳しくするためにローサイドスイッチ１ｂ、１ｄ側と分岐した後に抵抗２５ｅを挿入し、またコンデンサ２３ｂ、２３ｄの容量をコンデンサ２３ａ、２３ｃの容量に対して大きくして１周期間に充電する充電量を保持回路１９ａ，１９ｃ側と保持回路１９ｂ、１９ｄ側それぞれに確保する。例えば、第一ゲート端子２ａ〜２ｄの保持回路に常時駆動するための電力を供給する、あるいはハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃがオフの期間に第一ゲート端子２ａ、２ｃをオン状態に保つための抵抗値として１０Ω、コンデンサ２３ｂ、２３ｄの容量を４７μＦ、コンデンサ２３ａ、２３ｃの容量を２２μＦなどに設定する）。また、ハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃのコンデンサ２４ａ、２４ｂの容量は、ハイサイドスイッチ１ａ、１ｃの第一ゲート端子２ａ、２ｃおよび第二ゲート端子３ａ、３ｃを駆動するために１００μＦなどに設定する。
【００６２】
以上にように、保持回路１９ａ〜１９ｄのコンデンサ２３の容量やハイサイドスイッチ１ａ、１ｃとローサイドスイッチ１ｂ、１ｄの変調方法に応じた制限が可能となり、単相インバータ１７（あるいは三相インバータ）の用途に応じた供給制限を行なうことができる。
【００６３】
また、保持回路１９ａ〜１９ｄへの電力供給周期とハイサイドスイッチ１ａ、１ｃの第二ゲート端子３ａ、３ｃのコンデンサ２４ａ、２４ｂへの電力供給周期が異なる場合であっても、周期に応じた電力蓄積が可能とすることができる。
【００６４】
（実施の形態３）
以下、実施の形態３について、図８を参照しながら説明する。
【００６５】
なお、実施の形態１あるいは２と同一機能を有するものは、同一符号を付して詳細な説明は省略する。
【００６６】
図８に示すように、第二ゲート端子３ａをオフする際に負の電圧を印加する最適電圧生成部２７ａは、制御電源２１から抵抗２５ａと逆流防止ダイオード２６ａ、さらに抵抗２５ｇを介してコンデンサ２３ｅに充電し、第二ゲート端子３ａがオフ状態にある際に、中間接続点１８ｃからコンデンサ２３ｆは充電される。またこの時、コンデンサ２３ｆの充電電圧は定電圧ダイオード２２ｅにより制限される。本回路構成により、コンデンサ２３ｅは、中間接続点１８ｃを基準に考えると正電圧に充電され、コンデンサ２３ｆの負側の端子は中間接続点１８ｃよりも低電位となる。従って、ゲート駆動回路は、第二ゲート端子３ａをオンさせる際には、コンデンサ２３ｅの正電圧が印加され、オフさせる際には、基準電位である中間接続点１８ｃよりも低電位である負電圧が印加されることになる。従って、ゲート駆動回路部の電源には、第二ゲート端子３ａの基準電位である中間接続点１８ｃを基準に正負両電源とすることができ、オン時の電圧を正電圧、オフ時の電圧を負電圧とすることができ、オン電圧とオフ電圧の偏差を確保していることとなる。第二ゲート端子３ｂ、３ｃ、３ｄについても同様のため、詳細な説明は省略する。
【００６７】
以上のように、第二ゲート端子３ａ〜３ｄの駆動電源に負電源を備えることが可能となり、オン時に正電圧を供給する正電圧印加回路と制御電源を共用しつつ、ゲート閾値電圧が低い双方向スイッチ１であっても、オフ時の電圧を相対的に低い電圧とすることが可能となり、外来ノイズなどによる誤動作発生で短絡故障などを引き起こす可能性を低減することができる。
【００６８】
なお、本実施の形態では、正電源、負電源共に同一の制御電源を電力源としたが、互いに独立した電源から供給する構成としても作用効果に差異はない。
【００６９】
また、本実施の形態における回路構成は一実施例であり、発明を限定するものではない。
【００７０】
さらに、本実施の形態では、単相インバータを一例としたが、三相用のインバータであってもよい。
【００７１】
また、電圧を安定化する方法として、定電圧ダイオードを使用する構成としたが、その他のレギュレーション回路であってもよい。
【産業上の利用可能性】
【００７２】
本発明は、ゲート信号に制御により４つの状態を有する双方向スイッチを利用した電力変換回路として高効率かつ低コストなコンバータ装置のゲート駆動回路に適用できる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１の双方向スイッチの構成図
【図２】同双方向スイッチの等価回路図
【図３】同双方向スイッチの電圧・電流の相関図
【図４】同双方向スイッチの動作モードを示す図
【図５】同単相インバータの構成図
【図６】同ゲート駆動回路の動作説明図
【図７】本発明の実施の形態２における単相インバータの構成図
【図８】本発明の実施の形態３における単相インバータの構成図
【図９】従来の特許文献１におけるゲート駆動回路を示す図
【符号の説明】
【００７４】
１ 双方向スイッチ
１ａ ハイサイドスイッチ
１ｂ ローサイドスイッチ
１ｃ ハイサイドスイッチ
１ｄ ローサイドスイッチ
２ 第一ゲート端子
２ａ〜２ｄ 第一ゲート端子
３ 第二ゲート端子
３ａ〜３ｄ 第二ゲート端子
４ ドレイン端子
５ ソース端子
６ 基板
７ バッファ層
８ 半導体層積層体
９ ＧａＮ層
１０ ＡｌＧａＮ層
１１Ａ 第１のオーミック電極
１１Ｂ 第２のオーミック電極
１２Ａ 第１のｐ型半導体層
１２Ｂ 第２のｐ型半導体層
１３Ａ 第１のゲート電極
１３Ｂ 第２のゲート電極
１４ 保護膜
１５ 第１のトランジスタ
１６ 第２のトランジスタ
１７ 単相インバータ
１８ａ、１８ｂ ハーフブリッジ回路
１８ｃ、１８ｄ 中間接続点
１９ａ〜１９ｄ 保持回路
２０ マイクロプロセッサ
２１ 制御電源
２２ａ〜２２ｈ 定電圧ダイオード
２３ａ〜２３Ｌ コンデンサ
２４ａ〜２４ｂ コンデンサ
２５ａ〜２５ｈ 抵抗
２６ａ、２６ｂ、２６ｄ、２６ｆ〜２６ｈ 逆流防止ダイオード
２７ａ〜２７ｄ 最適電圧生成部
【特許請求の範囲】
【請求項１】
基板の上に形成されたチャネルを有する半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、前記第１のオーミック電極と前記第２のオーミック電極との間に、前記第１のオーミック電極側から順に形成された、第１のゲート電極及び第２のゲート電極と、前記半導体層積層体と第１のゲート電極との間に形成された第１のｐ型半導体層と、前記半導体層積層体と第２のゲート電極との間に形成された第２のｐ型半導体とを有し、前記第１のオーミック電極と前記第１のゲート電極との間にゲート駆動信号を入力する第一ゲート端子と、前記第２のオーミック電極と前記第２のゲート電極との間にゲート駆動信号を入力する第二ゲート端子と、前記第１のオーミック電極に接続されたドレイン端子と、前記第２のオーミック電極に接続されたソース端子を備え、前記第一ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けてオン状態の双方向デバイスと逆方向ダイオードが直列接続された半導体として動作する第一モード、前記第二ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けて順方向ダイオードとオン状態の双方向デバイスが直列接続された半導体として動作する第二モード、前記第一ゲート端子および前記第二ゲート端子をオンすると、前記ドレイン端子から前記ソース端子間にダイオードを介さない双方向に導通するように動作する第三モード、前記第一ゲート端子および前記第二ゲート端子をオフすると順逆双方向に電流を遮断する第四モードを有した双方向スイッチに適用するゲート駆動回路であって、前記第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備えたゲート駆動回路。
【請求項２】
最適電圧生成部は、第一ゲート端子あるいは第二ゲート端子のオンする際に、前記第一ゲート端子あるいは第二ゲート端子に正の電圧を印加する正電圧印加回路と、オフする際に、前記第一ゲート端子あるいは第二ゲート端子に負の電圧を印加する負電圧印加回路を備えたことを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
負電圧印加回路は、正電圧印加回路と電源を共用することを特徴とする請求項２記載のゲート駆動回路。
【請求項４】
負電圧印加回路は、正側の電圧印加回路からの逆流を防止する逆流防止部を介して接続することを特徴とする請求項２乃至３記載のゲート駆動回路。
【請求項５】
負電圧印加回路は、定電圧ダイオードとコンデンサの並列回路を有した安定化回路で電圧を安定化することを特徴とする請求項２〜４何れかに記載のゲート駆動回路。
【請求項６】
請求項１〜５何れかに記載のゲート駆動回路を用いたことを特徴とするインバータ回路。
【請求項１】
基板の上に形成されたチャネルを有する半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、前記第１のオーミック電極と前記第２のオーミック電極との間に、前記第１のオーミック電極側から順に形成された、第１のゲート電極及び第２のゲート電極と、前記半導体層積層体と第１のゲート電極との間に形成された第１のｐ型半導体層と、前記半導体層積層体と第２のゲート電極との間に形成された第２のｐ型半導体とを有し、前記第１のオーミック電極と前記第１のゲート電極との間にゲート駆動信号を入力する第一ゲート端子と、前記第２のオーミック電極と前記第２のゲート電極との間にゲート駆動信号を入力する第二ゲート端子と、前記第１のオーミック電極に接続されたドレイン端子と、前記第２のオーミック電極に接続されたソース端子を備え、前記第一ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けてオン状態の双方向デバイスと逆方向ダイオードが直列接続された半導体として動作する第一モード、前記第二ゲート端子のみをオンすると、前記ドレイン端子から前記ソース端子間に向けて順方向ダイオードとオン状態の双方向デバイスが直列接続された半導体として動作する第二モード、前記第一ゲート端子および前記第二ゲート端子をオンすると、前記ドレイン端子から前記ソース端子間にダイオードを介さない双方向に導通するように動作する第三モード、前記第一ゲート端子および前記第二ゲート端子をオフすると順逆双方向に電流を遮断する第四モードを有した双方向スイッチに適用するゲート駆動回路であって、前記第一ゲート端子あるいは第二ゲート端子のオン電圧とオフ電圧との偏差を確保する最適電圧生成部を備えたゲート駆動回路。
【請求項２】
最適電圧生成部は、第一ゲート端子あるいは第二ゲート端子のオンする際に、前記第一ゲート端子あるいは第二ゲート端子に正の電圧を印加する正電圧印加回路と、オフする際に、前記第一ゲート端子あるいは第二ゲート端子に負の電圧を印加する負電圧印加回路を備えたことを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
負電圧印加回路は、正電圧印加回路と電源を共用することを特徴とする請求項２記載のゲート駆動回路。
【請求項４】
負電圧印加回路は、正側の電圧印加回路からの逆流を防止する逆流防止部を介して接続することを特徴とする請求項２乃至３記載のゲート駆動回路。
【請求項５】
負電圧印加回路は、定電圧ダイオードとコンデンサの並列回路を有した安定化回路で電圧を安定化することを特徴とする請求項２〜４何れかに記載のゲート駆動回路。
【請求項６】
請求項１〜５何れかに記載のゲート駆動回路を用いたことを特徴とするインバータ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−９４００６（Ｐ２０１０−９４００６Ａ）
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願番号】特願２００９−９６８５０（Ｐ２００９−９６８５０）
【出願日】平成２１年４月１３日（２００９．４．１３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願日】平成２１年４月１３日（２００９．４．１３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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