シリコン系薄膜光電変換装置の製造方法
【課題】良好な品質を有し光電変換効率の高いシリコン系薄膜光電変換装置を簡易な製造装置を用いて低コストでかつ高効率で製造する方法を提供する。
【解決手段】本シリコン系薄膜光電変換装置の製造方法は、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２、および第１のｎ型半導体層１３を含む非晶質ｐｉｎ構造積層体１０を備え、非晶質ｐｉｎ構造積層体１０が第１のｐ型半導体層１１または第１のｎ型半導体層１３に結晶質シリコン系半導体を含む積層型シリコン系薄膜光電変換装置１００の非晶質ｐｉｎ構造積層体を、同一のプラズマＣＶＤ成膜室内で、プラズマＣＶＤ成膜室のカソードとアノードの距離が３ｍｍ以上２０ｍｍ以下、成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で形成する。
【解決手段】本シリコン系薄膜光電変換装置の製造方法は、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２、および第１のｎ型半導体層１３を含む非晶質ｐｉｎ構造積層体１０を備え、非晶質ｐｉｎ構造積層体１０が第１のｐ型半導体層１１または第１のｎ型半導体層１３に結晶質シリコン系半導体を含む積層型シリコン系薄膜光電変換装置１００の非晶質ｐｉｎ構造積層体を、同一のプラズマＣＶＤ成膜室内で、プラズマＣＶＤ成膜室のカソードとアノードの距離が３ｍｍ以上２０ｍｍ以下、成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、良好な性能を有するシリコン系薄膜光電変換装置の製造方法に関し、特に、生産コストおよび生産効率が飛躍的に改善したシリコン系薄膜光電変換装置の製造方法に関するものである。なお、本願において、「多結晶」、「微結晶」および「結晶質」の用語は、部分的に非晶質状態を含むものを意味するものとする。
【背景技術】
【０００２】
近年、たとえば、多結晶シリコンまたは微結晶シリコンのような結晶質シリコンを含む薄膜を利用した太陽電池の開発および生産量の拡大が世界的に注目されている。この太陽電池の大きな特徴は、大面積の安価な基板上に、プラズマＣＶＤ装置またはスパッタ装置のような成膜装置を用いて、半導体膜または金属電極膜を積層させ、その後、レーザパターニングなどの手法を用いて、同一基板上に作製した太陽電池セルを分離接続させることにより、太陽電池の低コスト化と高性能化を両立させることができる点である。しかしながら、そのような製造工程においては、デバイス作製の基幹装置であるＣＶＤ装置に代表される製造装置の高コスト化による太陽電池の製造コストの高まりが、大規模な普及に対する障壁のひとつとなっている。
【０００３】
従来から、太陽電池の生産装置としては、複数の成膜室（チャンバとも呼ばれる、以下同じ）を直線状に連結したインライン方式、または中央に中間室を設け、その周りに複数の成膜室を配置するマルチチャンバ方式が採用されている。しかし、インライン方式では、基板搬送の動線が直線状であるため、部分的にメンテナンスの必要が生じた場合でも、装置全体を停止させなければならない。たとえば、最もメンテナンスが必要とされるｉ型シリコン光電変換層の形成を行なう成膜室を複数含んでいるため、ｉ型シリコン光電変換層の形成を行なう１つの成膜室にメンテナンスが必要となった場合でも、生産ライン全体が停止させられるという難点がある。
【０００４】
一方、マルチチャンバ方式は、成膜されるべき基板が中間室を経由して各成膜室に移動させられる方式であり、それぞれの成膜室と中間室との間に気密を維持し得る可動仕切りが設けられているため、ある１つの成膜室に不都合が生じた場合でも、他の成膜室は使用可能であり、生産が全体的に停止させられるということはない。しかし、このマルチチャンバ方式の生産装置では、中間室を介した基板の動線が複数あり、中間室の機械的な構造が複雑になることは避けられない。たとえば、中間室と各成膜室との間の気密性を維持しつつ基板を移動させる機構が複雑であって高価になる。また、中間室の周りに配置される成膜室の数が空間的に制限されるという問題もある。
【０００５】
このような問題点を鑑みて、ｐ型半導体層、ｉ型微結晶シリコン系光電変換層およびｎ型半導体層が、同一のプラズマＣＶＤ成膜室内で順に引続いて形成され、かつｐ型半導体層は、成膜室内の圧力が６６７Ｐａ（５Ｔｏｒｒ）以上の条件で形成されることを特徴とするシリコン系薄膜光電変換装置の製造方法が提案されている（たとえば特開２０００−２５２４９５号公報（特許文献１）を参照)。この方法によれば、良好な性能および品質を有する光電変換装置を簡易な装置により低コストかつ高効率で製造できるとある。
【０００６】
しかしながら、この製造方法では、目標とする生産性向上を求めて、この方法で同一成膜室内で繰り返し、ｐ型半導体層、ｉ型シリコン系光電変換層およびｎ型半導体層（以下、「ｐｉｎ層」ともいう。また、このｐ型層、ｉ型層およびｎ型層がこの順に配列された構造を「ｐｉｎ構造」ともいう。）の形成を行なうことにより、プラズマＣＶＤ成膜室のカソード上および／または室内面上に形成された残留膜におけるｎ型層中のｎ型ドーパントが、次のｐ型半導体層およびｉ型シリコン系光電変換層を形成する初期の段階において、ｎ型ドーパントがｐ型半導体層およびｉ型シリコン系光電変換層に混入する事態が避けられないという問題がある。
【０００７】
すなわち、プラズマＣＶＤ成膜室内において、まずｐ型半導体層を形成する際に成膜室のカソード上および／または室内面上にｐ型層が形成され、次にｉ型シリコン系光電変換層を形成する際に上記ｐ型層上にｉ型層が形成され、次にｎ型半導体層を形成する際に上記ｉ型層上にｎ型層が形成される。こうしてプラズマＣＶＤ成膜室のカソード上および／または室内面上に、残留膜としてｐ型層、ｉ型層およびｎ型層の積層膜が形成される。かかる残留膜におけるｎ型層中のｎ型ドーパント（ｎ型不純物原子ともいう、以下同じ）が、次のｐ型半導体層およびｉ型シリコン系光電変換層を形成する初期の段階において、ｎ型ドーパントがｐ半導体層およびｉ型シリコン系光電変換層に混入するという問題が生じるのである。
【０００８】
ここで、ｐ型半導体層に対するｎ型ドーパントの影響としては、ｎ型ドーパントがｐ型ドーパント（ｐ型不純物原子ともいう、以下同じ）の働きを弱めるため、太陽電池を作製する上で必要なｐ型半導体層の空間電荷の確保ができなくなる。これにより、従来の良好な P型半導体層の製造条件を用いた場合においても、開放電圧や極性因子の低下といった太陽電池の諸パラメータに悪影響を及ぼす。また、ｎ型ドーパントのｉ型シリコン系光電変換層への影響としては、残留膜中のｎ型ドーパントのｉ型シリコン系光電変換層中への拡散が、ｉ型シリコン系光電変換層中の再結合準位を増加させ、内部電界を弱めることにより、太陽電池の短波長感度の大幅な低下をもたらすことも 知られている（たとえば特開２０００−２４３９３９号公報（特許文献２）を参照）。
【０００９】
また、ｐｉｎ層が複数積層されたシリコン系光電変換装置を製造する方法については、非晶質光電変換層をインライン式ＣＶＤ装置で作製した後、微結晶シリコン系光電変換層を別のＣＶＤ装置で製造するという提案もされている(たとえば特開２０００−２５２４９６号公報（特許文献３）を参照）。これは、非晶質光電変換層を同一の成膜室で成膜すると特性低下を起こすことが知られていることと、装置タクトが相容れない非晶質シリコン系光電変換層と微結晶シリコン系光電変換層を別のＣＶＤ装置で製造することでラインの効率化を図る目的である。また、インライン方式のＣＶＤ装置で問題になるダウンタイムの減少する対策にもなる。
【００１０】
しかし、上記の製造方法では、いずれも複雑な製造装置およびメンテナンスを必要とするため、良好な特性を有する光電変換装置を簡易な製造装置を用いて低コストおよび高効率に製造できる方法の開発が求められていた。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−２５２４９５号公報
【特許文献２】特開２０００−２４３９３９号公報
【特許文献３】特開２０００−２５２４９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、良好な品質を有し光電変換効率の高いシリコン系薄膜光電変換装置を簡易な製造装置を用いて低コストでかつ高効率で製造する方法を提供することを目的とする。さらに、繰り返して同一のプラズマＣＶＤ成膜室を用いて、シリコン系薄膜光電変換装置を歩留まりよく製造できる製造方法を提供することも目的とする。
【課題を解決するための手段】
【００１３】
本発明は、第１のｐ型半導体層、ｉ型非晶質シリコン系光電変換層、および第１のｎ型半導体層がこの順に形成された非晶質ｐｉｎ構造積層体を備え、非晶質ｐｉｎ構造積層体は第１のｐ型半導体層または第１のｎ型半導体層に結晶質シリコン系半導体を含む、シリコン系薄膜光電変換装置の製造方法であって、基板上に形成された透明導電膜上に非晶質ｐｉｎ構造積層体を同一のプラズマＣＶＤ成膜室内で形成する非晶質ｐｉｎ構造積層体形成工程を含み、非晶質ｐｉｎ構造積層体形成工程は、プラズマＣＶＤ成膜室のカソードとアノードの距離が３ｍｍ以上２０ｍｍ以下、成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で行なわれるシリコン系薄膜光電変換装置の製造方法である。
【００１４】
本発明にかかるシリコン系薄膜光電変換装置の製造方法において、非晶質ｐｉｎ構造積層体は第１のｎ型半導体層に結晶質シリコン系半導体を含むことができる。また、非晶質ｐｉｎ構造積層体形成工程において、プラズマＣＶＤ成膜室のカソードとアノードの距離が固定され得る。
【００１５】
また、本発明にかかるシリコン系薄膜光電変換装置の製造方法において、非晶質ｐｉｎ構造積層体に加えて、第２のｐ型半導体層、ｉ型微結晶シリコン系光電変換層、および第２のｎ型半導体層がこの順に形成された微結晶ｐｉｎ構造積層体を備え、非晶質ｐｉｎ構造積層体の第１のｎ型半導体層上に、微結晶ｐｉｎ構造積層体をプラズマＣＶＤ成膜室内で形成する微結晶ｐｉｎ構造積層体形成工程をさらに含み、微結晶ｐｉｎ構造積層体形成工程は、プラズマＣＶＤ成膜室のカソードとアノードの距離が３ｍｍ以上２０ｍｍ以下、成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で行なうことができる。ここで、微結晶ｐｉｎ構造積層体形成工程において、プラズマＣＶＤ成膜室のカソードとアノードの距離が固定され得る。また、第１のｎ型半導体層の導電型決定不純物原子濃度を３×１０19ｃｍ-3以下であり、第２のｐ型半導体層の導電型決定不純物原子濃度を５×１０19ｃｍ-3以下とすることができる。
【００１６】
また、本発明にかかるシリコン系薄膜光電変換装置の製造方法において、非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程の後、非晶質ｐｉｎ構造積層体および微結晶ｐｉｎ構造積層体を備える二重ｐｉｎ構造積層体をプラズマＣＶＤ成膜室から搬出する工程と、非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程においてプラズマＣＶＤ成膜室のカソードおよび／または室内面に形成される残留膜を、残留膜の表面層から第１のｎ型半導体層までとｉ型非晶質シリコン系光電変換層の厚さ方向に１０ｎｍ以上の深さでその層の厚さの９０％以下の深さまでとをエッチング除去する工程と、エッチング除去後のプラズマＣＶＤ成膜室内で非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程を行なう工程と、をさらに備えることができる。
【００１７】
また、本発明にかかるシリコン系薄膜光電変換装置の製造方法において、非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程の後、非晶質ｐｉｎ構造積層体および微結晶ｐｉｎ構造積層体を備える二重ｐｉｎ構造積層体をプラズマＣＶＤ成膜室から搬出する工程と、非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程においてプラズマＣＶＤ成膜室のカソードおよび／または室内面に形成される残留膜の厚さが１０μｍ以上１０００μｍ以下であるときに、残留膜をすべてエッチング除去する工程と、残留膜がエッチング除去されたカソードにシリコン膜を予備堆積する工程と、予備堆積されたカソードを有するプラズマＣＶＤ成膜室内で非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程を行なう工程と、をさらに備えることができる。
【００１８】
また、本発明にかかるシリコン系薄膜光電変換装置の製造方法においては、非晶質ｐｉｎ構造積層体形成工程において基板の下地温度を２５０℃以下とすることができ、微結晶ｐｉｎ構造積層体形成工程において基板の下地温度を２５０℃以下とすることができる。
【発明の効果】
【００１９】
本発明によれば、同一のプラズマＣＶＤ成膜室を利用して、１以上のｐｉｎ構造積層体を有する薄膜の形成が可能となり、良好な品質を有し光電変換効率の高いシリコン系薄膜光電変換装置を簡易な製造装置を用いて低コストでかつ高効率で製造する方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明にかかるシリコン系薄膜光電変換装置の一つの実施形態を示す概略断面図である。
【図２】本発明において用いられるプラズマＣＶＤ装置の概略図である。
【図３】本発明にかかるシリコン系薄膜光電変換装置の他の実施形態を示す概略断面図である。
【図４】本発明にかかるシリコン系薄膜光電変換装置の製造方法の一実施形態を概略的に示すフローチャートである。
【図５】本発明にかかるシリコン系薄膜光電変換装置のさらに他の実施形態を示す概略断面図である。
【図６】本発明にかかるシリコン系薄膜光電変換装置のさらに他の実施形態を示す概略断面図である。
【図７】本発明にかかるシリコン系薄膜光電変換装置の製造装置の一つの実施形態を示す概略図である。
【図８】実施例１において繰り返し作製された積層型シリコン系薄膜光電変換装置の形成回数と光電変換効率の関係を示す図である。
【図９】実施例２において繰り返し作製された積層型シリコン系薄膜光電変換装置の形成回数と光電変換効率の関係を示す図である。
【図１０】実施例３において繰り返し作製されたシリコン系薄膜光電変換装置の形成回数と光電変換効率の関係を示す図である。
【図１１】実施例４において繰り返し作製された積層型シリコン系薄膜光電変換装置の形成回数と光電変換効率の関係を示す図である。
【発明を実施するための形態】
【００２１】
（実施形態１）
本発明のシリコン系薄膜光電変換装置の製造方法の一つの実施形態は、図１および図２を参照して、基板１上に透明導電膜２を形成する工程と、透明導電膜２上に第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３を順次連続して形成して二重ｐｉｎ構造積層体３０を形成する工程とを含み、二重ｐｉｎ構造積層体３０を形成する工程は同一のプラズマＣＶＤ成膜室２２０内で行い、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３は、プラズマＣＶＤ成膜室における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成されることを特徴とする。
【００２２】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法では、図１および図２を参照して、基板１上に形成された透明導電膜２上に第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３を、同一のプラズマＣＶＤ成膜室２２０内で、順次連続して形成して二重ｐｉｎ構造積層体３０を形成する。ここで、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３は、プラズマＣＶＤ成膜室における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成される。なお、本実施形態では、同一のプラズマＣＶＤ成膜室２２０内のカソード２２２とアノード２２３間の距離は、３ｍｍ以上２０ｍｍ以下の範囲であることが好ましく、また、固定されていることが好ましい。
【００２３】
従来、ｉ型非晶質シリコン系光電変換層１２を有する非晶質ｐｉｎ構造積層体１０とｉ型微結晶シリコン系光電変換層２２を有する微結晶ｐｉｎ構造積層体２０の二重ｐｉｎ構造積層体３０を有する光電変換装置（このように、二重ｐｉｎ構造積層体を有するシリコン系薄膜光電変換装置を積層型シリコン系薄膜光電変換装置ともいう、以下同じ)を形成する場合、それぞれのｐｉｎ構造積層体は、別のプラズマＣＶＤ成膜室で形成されることが通常である。ｉ型微結晶シリコン系光電変換層２２を形成するプラズマＣＶＤ成膜室では、良質な膜を形成するために、カソードとアノードの距離を小さく設定する。すなわち、カソードとアノードの距離はたとえば３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍとし、プラズマＣＶＤ成膜室内の圧力を高圧力条件として膜を形成することが必要である。一方、ｉ型非晶質シリコン系光電変換層１２を形成するプラズマＣＶＤ成膜室では、カソードとアノードの距離をより大きく設定することが通常であった。カソードとアノードの距離を小さく設定すると、その距離のカソード面内不均一性カソードとアノード上の基板と間の電界強度のカソード面内分布により大きく影響するためであり、また、ｉ型非晶質シリコン系光電変換層１２を形成する場合は、ｉ型微結晶シリコン系光電変換層２２を形成する場合と比較して、プラズマＣＶＤ成膜室内に導入する原料ガスがより放電し易いガス組成であり、カソードとアノードの距離の自由度が大きいからである。
【００２４】
本実施形態のように、ｉ型非晶質シリコン系光電変換層１２を有するｐｉｎ構造積層体およびｉ型微結晶シリコン系光電変換層２２を有するｐｉｎ構造積層体を同一のプラズマＣＶＤ成膜室２２０内で形成するためには、良質なｉ型微結晶シリコン系光電変換層２２を形成するために、カソード２２２とアノード２２３間の距離が小さく設定された電極構造とする必要があり、これと同一の電極構造でｉ型非晶質シリコン系光電変換層１２を形成することとなる。
【００２５】
カソード２２２とアノード２２３間の距離が小さくなつた場合に、プラズマＣＶＤ成膜室内の膜形成時の圧力を高くして放電を発生し易くすることは、パッシェンの法則から容易に想到しうるものである。しかし、本発明では、ｉ型非晶質シリコン系光電変換層１２を有する非晶質ｐｉｎ構造積層体１０形成条件を、通常の条件と比較して、成膜圧力を高く設定し、カソード２２２の単位面積当たりの電力密度を小さく設定することにより、従来では考えられなかった不純物の混入または拡散を低減する効果を利用して、同一のプラズマＣＶＤ成膜室２２０内で二重ｐｉｎ構造積層体３０を繰り返し形成した場合でも、光電変換効率の高い積層型シリコン系薄膜光電変換装置１００を製造することができる。
【００２６】
本実施形態においては、成膜圧力２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件下で、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３を順次連続して形成することによって、同一のプラズマＣＶＤ成膜室で非晶質ｐｉｎ構造積層体１０（ｐ型層、ｉ型層およびｎ型層がこの順に形成されｉ型層が非晶質である積層体をいう、以下同じ)を形成することができる。ここで、本実施形態およびその他の実施形態のいずれにおいても、ｐｉｎ構造積層体の形成の際にカソードに電力を供給することから、電極単位面積当たりの電力密度とは、カソードの電極単位面積当たりの電力密度を意味する。
【００２７】
このような条件で第１のｎ型半導体層１３が形成される場合は、第１のｎ型半導体層１３および成膜室内の残留膜中のｎ型不純物原子は他の層への拡散がしにくく、第２のｐ型半導体層２１およびｉ型微結晶シリコン系光電変換層２２に影響を及ぼさない。
【００２８】
第１のｎ型半導体層１３は、非晶質半導体または結晶質半導体のどちらでも良いが、結晶質半導体とすることが望ましい。結晶質半導体に含まれる結晶部分はｎ型不純物原子のドーピング効率が高いため、第１のｎ型半導体層１３が結晶部分を含むことにより、ｎ型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって、第１のｎ型半導体層１３中のｎ型不純物原子濃度を低くでき、他の層への拡散を低減することができる。
【００２９】
また、上記のような非晶質ｐｉｎ構造積層体１０の形成条件により得られる第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２は、二重ｐｉｎ構造積層体を繰り返し形成する場合においても、前の第２のｎ型半導体層２３の形成の際にプラズマＣＶＤ成膜室内に形成された残留膜のｎ型不純物原子の影響も受けにくい。
【００３０】
成膜圧力２００Ｐａ以上の形成条件は、非晶質シリコン系半導体層を形成する従来の条件（たとえば、１００Ｐａから１２０Ｐａ程度）より高い圧力条件である。第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を高い成膜圧力で形成することにより、それらの層を形成する前からカソード２２２上および／または室内面２２１上に付着している第２のｎ型半導体層２３から放出されるｎ型不純物原子の平均自由行程（プラズマＣＶＤ成膜室内を移動できる距離）を低下させ、形成される第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、成膜圧力３０００Ｐａ以下の形成条件で第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【００３１】
また、第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を電極単位面積当たりの電力密度０．３Ｗ／ｃｍ2以下の低電力密度で形成することにより、カソード２２２に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減することができる。ｎ型不純物原子は、カソード２２２に付着した第２のｎ型半導体層２３からプラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギーを低減することにより、形成される第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、電力密度０．０１Ｗ／ｃｍ2以上の形成条件で第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【００３２】
この結果、プラズマＣＶＤ成膜室のカソード上および／または室内面上に形成された残留膜を除去する工程を経ることなく連続して次の基板１上の透明導電膜２上に上記二重ｐｉｎ構造積層体３０を形成させて次の積層型シリコン系薄膜光電変換装置１００を製造することができる。
【００３３】
さらに、ｉ型非晶質シリコン系光電変換層１２を上記形成条件により形成することにより、第１のｐ型半導体層１１形成の際にカソード２２２上および／または室内面２２１上に付着したｐ型半導体層中のｐ型不純物原子がｉ型非晶質シリコン系光電変換層１２中に混入する量は低減される。
【００３４】
なお、上記の各ｐｉｎ構造積層体において、ｐ型層、ｉ型層、ｎ型層の順に形成することにより、ｎ型層、ｉ型層、ｐ型層の順に形成する場合に比べて、光電変換層であるｉ型層への不純物原子による影響が少なくなる。これは、ｎ型不純物原子（たとえばリン原子）の方が、ｐ型不純物原子（たとえばボロン原子）よりも、ｉ型層への混入による影響が大きいため、ｉ型層形成後にｎ型層を形成する方が、ｉ型層形成後にｐ型層を形成するよりも、ｉ型層への影響が少なくことによると考えられる。
【００３５】
本実施形態においては、図１を参照して、第１のｐ型半導体層１１の厚さは、ｉ型非晶質シリコン系光電変換層１２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第１のｐ型半導体層１１の厚さは、非活性層の入射側の光吸収量を抑えることが必要である点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。ｉ型非晶質シリコン系光電変換層１２の厚さは、非晶質の薄膜光電変換層として十分な機能を発揮させる点で、０．１μｍ以上が好ましい。また、ｉ型非晶質シリコン系光電変換層１２の厚さは十分な内部電界が必要である点で、０．５μｍ以下が好ましく、０．４μｍ以下がより好ましい。第１のｎ型半導体層１３の厚さは、ｉ型非晶質シリコン系光電変換層１２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第１のｎ型半導体層１３の厚さは、後述する残留膜のエッチング工程の際にｉ型非晶質シリコン系光電変換層中に拡散する可能性のある残留膜中のｎ型不純物原子の量を減らし、ｎ型不純物原子を含む残留膜を除去する操作が容易になる点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。
【００３６】
また、図１を参照して、第２のｐ型半導体層２１の厚さは、ｉ型微結晶シリコン系光電変換層２２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第２のｐ型半導体層２１の厚さは、非活性層の入射側の光吸収量を抑えることが必要である点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。ｉ型微結晶シリコン系光電変換層２２の厚さは、微結晶を含むシリコン系光電変換層として十分な機能を発揮させる点で、０．５μｍ以上が好ましく、１μｍ以上がより好ましい。また、ｉ型微結晶シリコン系光電変換層２２の厚さは、装置の生産性を確保することが必要である点で、２０μｍ以下が好ましく、１５μｍ以下がより好ましい。第２のｎ型半導体層２３の厚さは、ｉ型微結晶シリコン系光電変換層２２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第２のｎ型半導体層２３の厚さは、非活性層の光吸収量を抑えることが必要である点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。
【００３７】
第１のｐ型半導体層１１は、非晶質シリコン系半導体または結晶質シリコン系半導体とし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成される。また、この第１のｐ型半導体層１１は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成される。また、基板１の下地温度は２５０℃以下であることが好ましい。ここで、基板の下地温度とは、その基板が載置されている下地の温度をいい、その基板の温度とほぼ等しい。本実施形態においては、基板１は通常アノード２２３に載置されており、この場合はアノードの温度を意味する。また、プラズマＣＶＤ成膜室内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましい。また、原料ガスには、第１のｐ型半導体層１１における光吸収量を減少させる目的でメタンやトリメチルジボランなどが含まれていてもよい。これによって、次に形成されるｉ型非晶質シリコン系光電変換層にｐ型不純物原子の影響を与えないｐ型半導体層を形成することができる。また、この第１のｐ型半導体層１１の導電型を決定する不純物原子（以下、導電型決定不純物原子という）は、特に制限はないが、ドーピング効果が高ぐ汎用性があるとの点から、ボロン原子またはアルミニウム原子であることが好ましい。
【００３８】
ｉ型非晶質シリコン系光電変換層１２は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成される。また、このｉ型非晶質シリコン系光電変換層１２は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成される。また、基板１の下地温度は２５０℃以下であることが好ましい。また、プラズマＣＶＤ成膜室内に導入する原料ガスにおいては、シラン系ガスに対する希釈ガスの流量は、５倍以上が好ましく、また、２０倍以下が好ましく、１５倍以下がより好ましい。このようにして、良好な膜質の非晶質ｉ型光電変換層を形成することができる。
【００３９】
第１のｎ型半導体層１３は、非晶質シリコン系半導体または結晶質シリコン系半導体とし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成される。また、この第１のｎ型半導体層１３は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成される。また、基板１の下地温度は２５０℃以下であることが好ましい。これにより、ｉ型非晶質シリコン系光電変換層１２と後に形成される第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３から形成されている微結晶ｐｉｎ構造積層体２０（ｐ型層、ｉ型層およびｎ型層がこの順に形成されｉ型層が微結晶である積層体をいう、以下同じ）に、ｎ型不純物原子の影響を与えない第１のｎ型半導体層１３を形成することができる。
【００４０】
また、第１のｎ型半導体層１３は、同一のプラズマＣＶＤ成膜室を利用して、繰り返しｐｉｎ構造を有する薄膜の形成が可能となるため、その不純物窒素原子濃度を１×１０19ｃｍ-3以下、その不純物酸素原子濃度を１×１０20ｃｍ-3以下とすることができる。これにより、中間に余分な再結合層を挿入することなく第１のｎ型半導体層１３と第２のｐ型半導体層２１の間で良好なオーミック接合が得られる。
【００４１】
また、第１のｎ型半導体層１３の導電型決定不純物原子は、特に制限はないが、ドーピング効率が高く、汎用性があるとの点から、リン原子であることが好ましい。さらに、原料ガス中のシリコン原子に対するリン原子の含有量は、十分なドーピング効果が得られる点で、好ましくは０．０５原子％以上より好ましくは０．１原子％以上であり、膜質の悪化を避けるという点から、好ましくは３原子％以下でありより好ましくは１原子％以下である。ここで、原子％とは、シリコン原子の原子数に対する、ドーピング原子の原子数の割合を百分率で表したものをいう。これによつて、第１のｎ型半導体層の導電型決定不純物原子濃度を３×１０19ｃｍ-3以下とすることができる。
【００４２】
第２のｐ型半導体層２１は、一般的な形成条件（たとえば特開２０００−２４３９９３号公報などに記載）で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｐ型微結晶シリコン層とすることができる。
【００４３】
第２のｐ型半導体層２１は、たとえば、導電型決定不純物原子としてボロン原子が０．０１原子％以上５原子％以下ドープされたｐ型非晶質もしくは微結晶のシリコン薄膜などとすることができる。第２のｐ型半導体層２１は、基板１の下地温度が２５０℃以下であり、プラズマＣＶＤ成膜室内に導入する原料ガスが、シラン系ガスと、水素ガスを含有する希釈ガスとを含む条件で形成されることが好ましい。また、原料ガスには、第２のｐ型半導体層２１における吸収量を減少させる目的で、メタンやトリメチルジボランなどが含まれていてもよい。基板１の下地温度を、好ましくは２５０℃以下とすることにより、ｉ型非晶質シリコン系光電変換層１２に影響を与えることなく、第２のｐ型半導体層２１を形成することができる。
【００４４】
また、第２のｐ型半導体層２１は、同一のプラズマＣＶＤ成膜室を利用して、繰り返しｐｉｎ構造を有する薄膜の形成が可能となるため、その不純物窒素原子濃度を１×１０19ｃｍ-3以下、その不純物酸素原子濃度を１×１０20ｃｍ-3以下とすることができる。これにより、中間にたとえば再結合層を挿入することなく第１のｎ型半導体層１３と第２のｐ型半導体層２１の間で良好なオーミック接合が得られる。
【００４５】
また、第２のｐ型半導体層２１の導電型決定不純物原子は、特に制限はないが、ドーピング効率が高く、汎用性があるとの点から、ボロン原子またはアルミニウム原子などが好ましい。これによつて、第２のｐ型半導体層２１の導電型決定不純物濃度を５×１０19ｃｍ-3以下とでき、中間に余分な再結合層を挿入することなく第１のｎ型半導体層１３と第２のｐ型半導体層２１の間で良好なオーミック接合が得られる。
【００４６】
ｉ型微結晶シリコン系光電変換層２２は一般的な形成条件（たとえば特開２０００−２４３９９３号公報などに記載）で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｉ型微結晶シリコン層とすることができる。
【００４７】
ｉ型微結晶シリコン系光電変換層２２は、基板１の下地温度を好ましくは２５０℃以下とすることにより、ｉ型非晶質シリコン系光電変換層１２に影響を与えることなく形成できる。また、プラズマＣＶＤ成膜室内に導入する原料ガスにおいては、シラン系ガスに対する希釈ガスの流量は、３０倍以上が好ましく、また、１００倍以下が好ましく、８０倍以下がより好ましい。このようにして、ラマン分光法により測定される４８０ｎｍ-1におけるピークに対する５２０ｎｍ-1におけるピークのピーク強度比Ｉ520／Ｉ480が５以上１０以下であるｉ型微結晶シリコン系光電変換層２２が得られる。かかるｉ型微結晶シリコン系光電変換層２２においては十分な結晶化率を得ることができ、後述する成膜室のカソード上および／または室内面上に形成された残留膜の除去（クリーニングともいう、以下同じ）処理を行なった後も、再現性よくｉ型シリコン系光電変換層を形成することができる。
【００４８】
第２のｎ型半導体層２３は、一般的な形成条件（たとえば特開２０００−２４３９９３号公報などに記載）で形成すれば良く、たとえば成膜圧力６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｎ型微結晶シリコン層とすることができる。
【００４９】
第２のｎ型半導体層２３は、基板１の下地温度を好ましくは２５０℃以下とすることにより、ｉ型非晶質シリコン系光電変換層に影響を与えることなく形成できる。ここで、第２のｎ型半導体層２３の導電型決定不純物原子には特に制限はないが、ドーピング効率が高く、汎用性があるとの点からリン原子が好ましい。また、原料ガス中のシリコン原子に対するリン原子の含有量は、十分なドーピング効果が得られる点で、好ましくは０．１原子％以上より好ましくは０．３原子％以上であり、膜質の悪化を避けるという点から、好ましくは５原子％以下より好ましくは３原子％以下である。
【００５０】
このようにして、同一のプラズマＣＶＤ成膜室内で、非晶質ｐｉｎ構造積層体１０（すなわち、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３)および微結晶ｐｉｎ構造積層体２０（すなわち、第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３）を連続して形成することにより、高い光電変換効率を有する積層型シリコン系薄膜光電変換装置を低コストでかつ効率よく製造することができる。
【００５１】
（実施形態２）
本発明のシリコン系薄膜光電変換装置の製造方法の他の実施形態は、図１および図２を参照して、上記実施形態１において、二重ｐｉｎ構造積層体を形成する工程の後に、この二重ｐｉｎ構造積層体を含むシリコン系薄膜光電変換装置１００をプラズマＣＶＤ成膜室２２０から搬出する工程と、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程とを含む。すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、二重ｐｉｎ構造積層体３０を形成した後に、二重ｐｉｎ構造積層体３０を含むシリコン系薄膜光電変換装置１００をプラズマＣＶＤ成膜室２２０から搬出し、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去することを特徴とする。
【００５２】
実施形態１に示すように同一のプラズマＣＶＤ成膜室内で二重ｐｉｎ構造積層体を形成した後、この二重ｐｉｎ構造積層体を含むシリコン系薄膜光電変換装置１００を搬出した後、上記プラズマＣＶＤ成膜室のカソード上および／または室内面上に形成された残留膜を除去することによって、良好な品質および性能を有する積層型シリコン系薄膜光電変換装置１００を、同一のプラズマＣＶＤ成膜室内で繰り返し製造することができる。
【００５３】
実施形態１に示すように同一のプラズマＣＶＤ成膜室２２０内で二重ｐｉｎ構造積層体を形成することにより、ひとつの積層型シリコン系薄膜光電変換装置を形成した後、本実施形態に示すようなプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程を経ることなく、同一のプラズマＣＶＤ成膜室２２０内で次の二重ｐｉｎ構造積層体を形成することにより、次の積層型シリコン系薄膜光電変換装置を形成することもできる。
【００５４】
しかし、プラズマＣＶＤ成膜室２２０における残留膜による汚染を防止する点から、ひとつの積層型シリコン系薄膜光電変換装置１００の形成後、次の基板１の透明導電膜２上に引き続き次の積層型シリコン系薄膜光電変換装置１００の非晶質ｐｉｎ構造積層体１０を形成するよりも、非晶質ｐｉｎ構造積層体１０を形成する前に、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を完全に除去して、残存膜中の第２のｎ型層中の不純物原子（ｎ型ドーパント）による次の積層型シリコン系薄膜光電変換装置１００の非晶質ｐｉｎ構造積層体１０への拡散による影響を完全に除去することが好ましい。これにより、引き続き、再現性よく、良好な品質および性能を有する積層型シリコン系薄膜光電変換装置を形成することができる。
【００５５】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、次工程において予定されているｐｉｎ構造積層体の形成時における、プラズマＣＶＤ成膜室２２０の残留膜中のｐ型層およびｎ型層の不純物原子（ｐ型不純物原子およびｎ型不純物原子）によるｐｉｎ構造積層体への影響を除去するための工程としてプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程を有することを特徴とする。かかる工程により、シングルチャンバ方式で複数の光電変換装置を連続して製造しても、残留膜中の不純物原子による影響を除去することができ、ｐｉｎ構造積層体中の第１のｐ型半導体層およびｉ型非晶質シリコン系光電変換層中へのｎ型不純物原子の混入を大幅に抑制できる。このため、良好な品質および性能を有するｐｉｎ構造積層体を繰返し形成できるようになり、シングルチャンバ方式を用いて二重ｐｉｎ構造積層体を含む積層型シリコン系薄膜光電変換装置を製造することが可能となり、インライン方式やマルチチャンバ方式、またそれぞれをくみ合わせた製造設備よりも設備を簡略化し、低コスト化を図ることができる。
【００５６】
本実施形態において、残留膜を除去する工程は、水素ガスと、不活性ガスと、フッ素系のクリーニングガスとからなる群より選ばれる少なくとも１種のガスをプラズマ化したガスプラズマ分解により行なうことができる。このような残留膜の除去工程により、ｐｉｎ構造積層体を繰返し形成して再現性よく積層型シリコン系薄膜光電変換装置を製造することができる。水素ガスと、不活性ガスと、フッ素系のクリーニングガスのいずれのガスを用いても、残留膜のエッチング操作を好ましく行なうことができるが、残留膜のエッチング速度が比較的速、点で、３フッ化窒素ガスをプラズマ化して得られる３フッ化窒素ガスプラズマを用いることが好ましい。ここで、不活性ガスとしては、個々のエッチング条件によっても異なるが、一般的には、アルゴンガスが好ましい。
【００５７】
また、本実施形態の残留膜を除去する工程において、プラズマＣＶＤ成膜室のカソード上および／または室内面上の残留膜全体を除去することができる。ただし、残留膜中の最下層（最もカソードに近い層をいう、以下同じ）に位置するｐ型層中の不純物原子の影響を避けるため若干のオーバーエッチングもしくはアンダーエッチングが必要になる。
【００５８】
オーバーエッチングの場合、上記二重ｐｉｎ構造積層体を１回形成する際に形成される残留膜を、その膜厚および膜厚の５％〜１０％程度の深さまでオーバーエッチングする。こうすることで、残留膜中の不純物原子の影響を除去することができる。しかし、プラズマＣＶＤ成膜室のカソード上に形成した残留膜についてこのようなオーバーエッチングを繰り返すと、放電を安定化させる目的で成膜されているカソード上のプリデポ膜（予備堆積膜、以下同じ）が徐々にエッチングされて、カソードの金属表面が現れてくる。これが原因となり、次の二重ｐｉｎ構造積層体の形成初期の数十ｎｍ程度の厚さの部分に大きな影響を与えることがある。
【００５９】
上記問題点を解決するため、上記二重ｐｉｎ構造積層体を１回形成する際に形成される残留膜のカソードに近い部分を残すアンダーエッチングを選択する場合がある。このアンダーエッチングは、残留膜の表面層からカソードおよび／または室内面に最も近い位置にある第１のｎ層までと、好ましくはｉ型層の厚さ方向に１０ｎｍ以上の深さまでとをエッチング除去することにより行なう。エッチング除去するｉ型層の深さが厚さ方向に１０ｎｍ未満であると、ｉ型層中に拡散している第１のｎ型層中の不純物原子（ｎ型ドーパント）の影響を完全に除去するのが困難になる。また、本エッチング除去は、ｉ型層の厚さの９０％以下の範囲までの深さが好ましく、ｉ層の厚さの８０％以下の範囲までの深さがより好ましい。ｉ型層の厚さの９０％より深くエッチングしようとすると、ｉ型層の下地に存在するｐ型層中の不純物原子（ｐ型ドーパント）の影響も出始め、次工程で形成するｐ層のドーピング量が最適値よりずれる恐れがある。したがって、好ましくは、ｎ層とともにｉ層をその厚さの８０％程度の深さまでエッチングすることにより、残留膜中の不純物原子の影響が完全に除去される。このように残留膜の除去工程が終了した後のプラズマＣＶＤ成膜室に、次の基板が搬入されて繰り返して二重ｐｉｎ構造積層体が形成されて、二重ｐｉｎ構造積層体を含む次の積層型シリコン系薄膜光電変換装置が製造される。
【００６０】
上記アンダーエッチングの工程を含めながら、二重ｐｉｎ構造積層体の形成工程を複数回繰り返すと、カソードにエッチングされていない残留膜が、二重ｐｉｎ構造積層体の形成の回数分積層される。このまま積層型シリコン系薄膜光電変換装置の製造を継続していくと、積層された残留膜が内部応力によりカソード表面から剥離し、ｐｉｎ構造積層体中に数μｍ径の粉末として取り込まれることがあり、この粉末は上下の電極を短絡させる点欠陥を作り、光電変換装置の製品歩留まりを３０％以下にまで極端に低下させる。
【００６１】
そこで、光電変換装置を作製した後、残留膜がカソードから剥離しているときは、カソード上の残留膜をすベて除去することが好ましい。また、残留膜がカソードから剥離していなくても、残留膜の剥離が起こる前に、上記の点欠陥の発生を未然に防止し、光電変換装置の製造における歩留まりを高く維持することがより好ましい。残留膜の剥離の程度は、成膜条件や膜付着時の電極の表面状態によって大きく変動するが、プラズマＣＶＤ成膜室内でシリコン系薄膜を作製する場合には、一般的に、カソード上に形成された残留膜の積算膜厚が１０μｍ以上１０００μｍ以下であるときに、残留膜の剥離が生じやすい。したがって、カソード上の残留膜の積算膜厚が、好ましくは１０μｍ以上８００μｍ以下であるときに、また、より好ましくは３００μｍ以上５００μｍ以下であるときに、カソード上に積層された残留膜をすベて除去することが望ましい。
【００６２】
カソード上に積層された残留膜を除去する工程は、水素ガス、不活性ガス、フッ素系のクリーニングガスまたはこれらのガスを任意の割合で含む混合ガスをプラズマ化したガスプラズマにより行なうことができるが、残留膜のエッチング速度が比較的速い点で、３フッ化窒素などのフッ素系のクリーニングガスを用いることが好ましい。たとえば、エッチングガスとして、１０体積％〜３０体積％の３フッ化窒素ガスと９０体積％〜７０体積％のアルゴンガスとの混合ガスを導入し、３００Ｐａ以下の圧力でプラズマ放電することにより、１０ｎｍ／ｓ以上のエッチング速度が得られる。このようなカソードのクリーニング後、カソード表面を安定化させるため、カソード表面上にシリコン膜の予備堆積（プリデポ）を行ない、再びｐｉｎ構造積層体の形成工程を継続することができる。
【００６３】
特に、カソード上に形成された残留膜をオーバーエッチングする工程においては、カソード表面安定化のために金属表面上に形成されている下地膜を完全に除去しないように留意する必要がある。下地膜が完全除去された場合には、二重ｐｉｎ構造積層体における第１のｐ型半導体層の形成条件が不安定になる可能性があるので、再度、下地膜の予備堆積を行うことが好ましい。
【００６４】
（実施形態３）
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、図３を参照して、上記実施形態１または実施形態２の製造方法により形成された二重ｐｉｎ構造積層体３０の第２のｎ型半導体層２３上に、さらに、ｐ型半導体層４１、ｉ型結晶質シリコン系光電変換層４２およびｎ型半導体層４３から構成される結晶質ｐｉｎ構造積層体４０を少なくとも１つ積層することを特徴とする。
【００６５】
すなわち、本実施形態のシリコン系薄膜光電変換装置は、図３を参照して、積層型シリコン系薄膜光電変換装置３００であって、基板１側から非晶質ｐｉｎ構造積層体１０、微結晶ｐｉｎ構造積層体２０および１つ以上の結晶質ｐｉｎ構造積層体４０（ｐ型層、ｉ型結晶質層、ｎ型層から形成されるｐｉｎ構造積層体をいう、以下同じ）から構成される３つ以上のｐｉｎ構造積層体が積層された構造を有し、光源からの光吸収の効率がより高まることにより、光電変換効率がさらに高くなる。光の吸収効率を高める点から、ｉ型結晶質シリコン系光電変換層４２中の各結晶の径は、ｉ型微結晶シリコン系光電変換層２２中の各結晶の径より大きいほうが好ましい。また、ｐ型半導体層４１およびｎ型半導体層４３は、それぞれ実施形態１の第１のｐ型半導体層１１および第１のｎ型半導体層１３と同じである。
【００６６】
（実施形態４）
実施形態２の製造方法により製造されるシリコン系薄膜光電変換装置についてさらに具体的に説明する。本実施形態のシリコン系薄膜光電変換装置は、積層型シリコン薄膜光電変換装置であって、図１を参照して、透明な基板１上に、透明導電膜２、非晶質ｐｉｎ構造積層体１０を構成する第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３、微結晶ｐｉｎ構造積層体２０を構成する第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３、導電膜３ならびに金属電極４が順に形成されているタンデム型シリコン系薄膜光電変換装置である。
【００６７】
本実施形態のシリコン系薄膜光電変換装置は、図１、図２および図４を参照して、以下のようにして製造される。なお、図２を参照して、本光電変換装置の製造に用いられるプラズマＣＶＤ装置２００は、加熱室２１０、成膜室２２０および取出し室２３０を備え、各室間を基板１が矢印の方向に搬送される。
【００６８】
まず、ガラスなどからなる透明な基板１上に、透明導電膜２が形成される。透明導電膜２は、光を透過し導電性を有するものであれば特に制限はなく、たとえば、ＳｎＯ2、ＩＴＯ（インジウム錫酸化物、以下同じ）、ＺｎＯなどの透明導電性酸化膜などが好ましく形成される。
【００６９】
次に、ステップ（以下、ステップをＳと略す。）１において、透明導電膜２が形成された基板１をプラズマＣＶＤ装置２００の加熱室２１０に搬入する。次いで、Ｓ２において、加熱室２１０で基板温度が成膜温度に達するまで一定時間加熱保持される。次いで、Ｓ３において、透明導電膜２が形成された成膜温度に達した基板１を成膜室２２０に搬入する。
【００７０】
続いて、Ｓ４において、同一の成膜室２２０内で、基板１の透明導電膜２上に、非晶質ｐｉｎ構造積層体１０を構成する第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３、微結晶ｐｉｎ構造積層体２０を構成する第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３が連続して形成されて、二重ｐｉｎ構造積層体を含む光電変換装置が形成される。
【００７１】
成膜室２２０内では、まず透明導電膜２上に、第１のｐ型半導体層１１がプラズマＣＶＤ法により形成される。この第１のｐ型半導体層１１は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下かつ電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成される。また、基板１の下地温度は２５０℃以下が好ましい。成膜室２２０内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましい。また、原料ガスは、光吸収量を減少させる目的でメタンやトリメチルジボランなどが含まれていてもよい。基板の下地温度を、好ましくは２５０℃以下とすることにより、次に形成されるｉ型非晶質シリコン系光電変換層１２に影響を与えることなく第１のｐ型半導体層１１が形成される。また、後述する残留膜のエッチング工程後でも、再現性良ぐ第１のｐ型半導体層１１を形成することができる。この第１のｐ型半導体層１１の導電型決定不純物原子は、ボロン原子またはアルミニウム原子など好ましく選択される。
【００７２】
ｉ型非晶質シリコン系光電変換層１２は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下かつ電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成される。また、基板１の下地温度は２５０℃以下が好ましい。また、成膜室２２０内に導入する原料ガスは、シラン系ガスに対する希釈ガスの流量を、好ましくは５倍以上とし、また、シラン系ガスに対する希釈ガスの流量を、好ましくは２０倍以下、より好ましくは１５倍以下とする。かかる条件を選択することにより、良好な膜質のｉ型非晶質シリコン系光電変換層１２が形成される。
【００７３】
第１のｎ型半導体層１３は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下かつ電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗｃｍ2以下で形成される。基板１の下地温度は２５０℃以下が好ましい。かかる条件を選択することにより、非晶質ｐｉｎｎ構造積層体１０および微結晶ｐｉｎ構造積層体２０に影響を与えることなく良好な膜質の第１のｎ型半導体層１３が形成される。第１のｎ型半導体層１３の導電型決定不純物原子としてはリンを選択することができる。ここで、十分なドーピング効果が得られる点で、原料ガス中のシリコン原子に対するリン原子の含有量は好ましくは０．０５原子％以上より好ましくは０．１原子％以上であり、膜質の悪化を避ける点から、好ましくは３原子％以下さらに好ましくは１原子％以下である。これによって、第１のｎ型半導体層の導電型決定不純物濃度を３×１０19ｃｍ-3以下とすることができる。
【００７４】
第２のｐ型半導体層２１は、一般的な形成条件で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｐ型微結晶シリコン層とすることができる。
【００７５】
第２のｐ型半導体層２１は、基板１の下地温度が２５０℃以下で、厚さ２ｎｍ以上５０ｎｍ以下の範囲となるように形成されるのが好ましい。また、成膜室２２０内に導入される原料ガスの主成分は、たとえば、シランガスなどのシラン系ガスと、たとえば水素ガスなどからなる希釈ガスであり、シラン系ガスに対する希釈ガスの流量を１００倍以上とし、ドーピングガスとしてジボランが用いることが好ましい。
【００７６】
また、この第２のｐ型半導体層２１は、たとえば、導電型決定不純物原子としてボロン原子が０．０１原子％以上５原子％以下ドープされたｐ型非晶質もしくは微結晶のシリコン薄膜などとすることができる。しかし、第２のｐ型半導体層２１についてのこれらの条件は限定的なものではなく、不純物原子として、たとえば、アルミニウム原子なども用いることができる。また、第２のｐ型半導体層２１が、非晶質および微結晶のシリコンカーバイドまたは非晶質のシリコンゲルマニウムなどの合金材料からなる層で形成されていてもよい。また、第２のｐ型半導体層２１の厚さは、２ｎｍ以上５０ｎｍ以下の範囲内で設定することが好ましい。また、第２のｐ型半導体層２１は、多結晶のシリコン系薄膜または合金系薄膜であってもよく、また異なる複数の薄膜の積層とすることもできる。
【００７７】
ｉ型微結晶シリコン系光電変換層２２は、一般的な形成条件で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｉ型微結晶シリコン層とすることができる。
【００７８】
ｉ型微結晶シリコン系光電変換層２２は、０．５μｍ以上２０μｍ以下の厚さ０形成されることが好ましい。このｉ型微結晶シリコン系光電変換層２２は、基板１の下地温度が２５０℃以下、シラン系ガスに対する希釈ガスの流量が３０倍以上１００倍以下で形成されることが好ましい。また、こうして得られるｉ型微結晶シリコン系光電変換層２２は、ラマン分光法により測定される４８０ｎｍ-1におけるピークに対する５２０ｎｍ-1におけるピークのピーク強度比Ｉ520／Ｉ480が５以上１０以下であることが好ましい。また、ｉ型微結晶シリコン系光電変換層として、ｉ型微結晶シリコン薄膜または微量の不純物を含む弱ｐ型もしくは弱ｎ型で、光電変換機能を十分に備えている微結晶シリコン薄膜が用いられてもよい。さらに、ｉ型微結晶シリコン系光電変換層２２は、上記微結晶シリコン薄膜に限定されず、合金材料であるシリコンカーバイドまたはシリコンゲルマニウムなどの薄膜が用いられてもよい。
【００７９】
第２のｎ型半導体層２３は、一般的な形成条件で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｎ型微結晶シリコン層とすることができる。
【００８０】
第２のｎ型半導体層２３は、基板１の下地温度が２５０℃以下で、厚さ２ｎｍ以上５０ｎｍ以下の範囲となるように形成されるのが好ましい。また、第２のｎ型半導体層２３は、たとえば、導電型決定不純物原子としてリン原子が０．１原子％以上５原子％以下ドープされたｎ型非晶質もしくは微結晶のシリコン薄膜などとすることができる。しかし、ｎ型半導体層に関するこれらの条件は、限定的なものではなぐ第２のｎ型半導体層２３が微結晶のシリコンカーバイドまたはシリコンゲルマニウムなどの合金材料で形成されていてもよい。
【００８１】
次に、図１、図２および図４を参照して、Ｓ５において、上記の二重ｐｉｎ構造積層体を含む光電変換装置を成膜室２２０から取出し室２３０に搬出した後、Ｓ６において、成膜室２２０内のカソード上の残留膜の剥離などの異常の有無を確認する。剥離などの異常がある場合には（Ｓ６において、ＹＥＳの場合）、Ｓ７において、カソード２２２上の残留膜をオーバーエッチングにより全部除去し、Ｓ８に示すカソード表面の安定化（たとえば、プリデポ膜の形成など）を行なうことが望ましい。一方、カソード２２２上の残留膜に異常がない場合には（Ｓ６において、ＮＯの場合）、Ｓ９において、成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜をエッチング（アンダーエッチングまたはオーバーエッチング）し、最後のｎ型半導体層の形成時に成膜室２２０のカソード２２２上および／または室内面２２１上に形成された残留膜中の不純物原子（ｎ型ドーパント）による影響を除去する。ここで、残留膜の除去は、水素ガス、不活性ガス、フッ素系のクリーニングガスまたはこれらの任意の混合ガスをプラズマ化したガスプラズマにより行なうことができる。
【００８２】
残留膜を除去する工程は、通常カソード２２２上に形成された残留膜全体を除去する工程をとる。ただし、残留膜のエッチング工程において最後に残るｐ型層の不純物原子（ｐ型ドーパント）の影響を避けるため若干のオーバーエッチングもしくはアンダーエッチングが必要になる。オーバーエッチングの場合、上記二重ｐｉｎ構造積層体を１回形成する際に形成される残留膜を、その膜厚および膜厚の５％〜１０％程度の深さまでオーバーエッチングする。こうすることで、残留膜中の不純物原子の影響を除去することができる。ただし、このようなオーバーエッチングを繰り返すと、放電を安定化させる目的で成膜しているカソード上のプリデポ膜が徐々にエッチングされるためカソードの金属表面が現れてくる。これが原因となり、次の二重ｐｉｎ構造積層体の形成初期の数十ｎｍ程度の厚さの部分に大きな影響を与えることがある。
【００８３】
上記問題点を解決するため、上記二重ｐｉｎ構造積層体を１回形成する際に形成される残留膜のカソードに近い部分を残すアンダーエッチングを選択する場合がある。このアンダーエッチングは、残留膜の表面層からカソードおよび／または室内面に最も近い位置にある第１のｎ層までと、好ましくは非晶質ｉ型層の厚さ方向に１０ｎｍ以上の深さまでとをエッチング除去することにより行なう。エッチング除去する非晶質ｉ型層の深さが厚さ方向に１０ｎｍ未満であると、ｉ型層中に拡散している第１のｎ型層中の不純物原子（ｎ型ドーパント）の影響を完全に除去するのが困難になる。また、本エッチング除去は、ｉ型層の厚さの９０％以下の範囲までの深さが好ましく、ｉ層の厚さの８０％以下の範囲までの深さがより好ましい。ｉ型層の厚さの９０％より深くエッチングしょうとすると、ｉ型層の下地に存在するｐ型層中の不純物原子（ｐ型ドーパント）の影響も出始め、次工程で形成するｐ層のドーピング量が最適値よりずれる恐れがある。したがって、好ましくは、ｎ層とともにｉ層をその厚さの８０％程度の深さまでエッチング除去することにより、残留膜中の不純物原子の影響が完全に除去される。このように残留膜の除去工程が終了した後のプラズマＣＶＤ成膜室に、次の基板が搬入されて繰り返して二重ｐｉｎ構造積層体が形成されて、二重ｐｉｎ構造積層体を含む次の積層型シリコン系薄膜光電変換装置が製造される。
【００８４】
上記アンダーエッチングの工程を含めながら、二重ｐｉｎ構造積層体の形成工程を複数回繰り返すと、カソード２２２上にエッチングされていない残留膜が、二重ｐｉｎ構造積層体の形成の回数分積層される。このまま、処理を継続していくと、積層された残留膜が内部応力によりカソード表面から剥離し、ｐｉｎ構造積層体中に数μｍ径の粉末として取り込まれることがあり、この粉末は上下の電極を短絡させる点欠陥を作り、光電変換装置の製品歩留まりを３０％以下にまで極端に低下させる。そこで、光電変換装置を作製した後、残留膜がカソード２２２から剥離しているときは、カソード２２２上の残留膜をすベて除去することが好ましい。また、残留膜がカソード２２２から剥離していなくても、残留膜の剥離が起こる前に、上記の点欠陥の発生を未然に防止し、光電変換装置の製造における歩留まりを高く維持することがより好ましい。残留膜の剥離の程度は、成膜条件や膜付着時の電極の表面状態によって大きく変動するが、プラズマＣＶＤ成膜室内でシリコン系薄膜を作製する場合には、一般的に、カソード２２２上に形成された残留膜の積算膜厚が１０μｍ以上１０００μｍ以下であるときに、残留膜の剥離が生じやすい。したがって、カソード２２２上の残留膜の積算膜厚が、好ましくは１０μｍ以上８００μｍ以下であるときに、また、より好ましくは３００μｍ以上５００μｍ以下であるときに、カソード上に積層された残留膜をすベて除去することが望ましい。
【００８５】
カソード２２２上に積層された残留膜を除去する工程は、水素ガス、不活性ガス、フッ素系のクリーニングガスまたはこれらのガスを任意の割合で含む混合ガスをプラズマ化したガスプラズマにより行なうことができるが、残留膜のエッチング速度が比較的速い点で、３フッ化窒素などのフッ素系のクリーニングガスを用いることが好ましい。たとえば、エッチングガスとして、１０体積％〜３０体積％の３フッ化窒素ガスと９０体積％〜７０体積％のアルゴンガスとの混合ガスを導入し、３００Ｐａ以下の圧力でプラズマ放電することにより、１０ｎｍ／ｓ以上のエッチング速度が得られる。このようなカソード２２２のクリーニング後、カソード表面を安定化させるため、カソード表面上にシリコン膜の予備堆積 (プリデポ)を行ない、再びｐｉｎ構造積層体の形成工程を継続することができる。
【００８６】
次に、図１を参照して、上記のようにして二重ｐｉｎ構造積層体３０を形成した後、二重ｐｉｎ構造積層体３０の第２のｎ型半導体層２３上に、たとえば、ＺｎＯなどからなる導電膜３を形成し、次いで、導電膜３上に、たとえば、Ａｌ、Ａｇなどからなる金属電極４が形成される。導電膜３および金属電極４によって裏面電極部が構成され、光電変換装置が完成する。
【００８７】
上記のように、本実施形態の光電変換装置は、シングルチャンバ方式で製造できるため、インライン方式またはマルチチャンバ方式よりも製造設備を簡略化することができる。また、プラズマＣＶＤ装置においては、成膜室を開放することなく、長期にわたって装置稼動が可能となるため製造の際のタクトタイムを大幅に短縮でき、製造コストを下げることができる。
【００８８】
（実施形態５）
本発明のシリコン系薄膜光電変換装置の一つの実施形態は、図１を参照して、基板１上に形成された透明導電膜２と、二重ｐｉｎ構造積層体３０とを含む積層型シリコン系薄膜光電変換装置１００であって、二重ｐｉｎ構造積層体３０は、透明導電膜２上に順次形成されている第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３から構成され、第１のｎ型半導体層１３および第２のｐ型半導体層２１は、それぞれ不純物窒素原子濃度が１×１０19ｃｍ-3以下、かつ、不純物酸素原子濃度が１×１０20ｃｍ-3以下であることを特徴とする。実施形態１から実施形態４までに示した製造方法を用いることにより、第１のｎ型半導体層１３および第２のｐ型半導体層２１は、それぞれ不純物窒素原子濃度が１×１０19ｃｍ-3以下、かつ、不純物酸素原子濃度が１×１０20ｃｍ-3以下である光電変換効率の高い積層型シリコン系薄膜光電変換装置が得られる。
【００８９】
（実施形態６）
本発明のシリコン系薄膜光電変換装置の他の実施形態は、図１を参照して、基板１上に形成された透明導電膜２と、二重ｐｉｎ構造積層体３０とを含む積層型シリコン系薄膜光電変換装置１００であって、二重ｐｉｎ構造積層体３０は、透明導電膜２上に順次形成されている第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３から構成され、第１のｎ型半導体層１３の導電型決定不純物原子濃度が３×１０19ｃｍ-3以下であり、第２のｐ型半導体層２１の導電型決定不純物原子濃度が５×１０19ｃｍ-3以下であることを特徴とする。第１のｎ型半導体層１３および第２のｐ型半導体層２１の導電型決定不純物原子濃度を上記の濃度以下とすることにより、実施形態１から実施形態４までの製造方法において、第１のｎ型半導体層１３の導電型決定不純物原子の他の層（第１のｎ型半導体層１３以外の層）への混入、第２のｐ型半導体層２１の導電型決定不純物原子の他の層（第２のｐ型半導体層２１以外の層）への混入が効果的に抑制され、光電変換効率の高い積層型シリコン系薄膜光電変換装置が得られる。
【００９０】
（実施形態７）
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、図２および図５を参照して、基板１上に形成された透明導電膜２上に、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３を、同一のプラズマＣＶＤ成膜室２２０内で、順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成する工程を含み、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３は、プラズマＣＶＤ成膜室２２０における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成されることを特徴とする。
【００９１】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法では、図２および図５を参照して、基板１上に形成された透明導電膜２上に、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３を、同一のプラズマＣＶＤ成膜室２２０内で、順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成する。ここで、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３は、プラズマＣＶＤ成膜室２２０における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成される。なお、本実施形態では、図２に示すようにカソード２２２とアノード２２３間の距離が固定された同一のプラズマＣＶＤ成膜室２２０内で非晶質ｐｉｎ構造積層体１０が連続して形成される。
【００９２】
同一のプラズマＣＶＤ成膜室２２０内で、図５に示す本実施形態の製造方法における基板１上に形成された透明導電膜２上にｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３を順次連続して形成してｐｉｎ構造積層体１０を形成する工程は、図１における実施形態１の製造方法における基板１上に形成された透明導電膜２上に第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３を順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成するまでの工程と同じである。すなわち、図５に示す本実施形態のシリコン系薄膜光電変換装置における非晶質ｐｉｎ構造積層体１０（ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３）は、図１に示す実施形態１のシリコン系薄膜光電変換装置における非晶質ｐｉｎ構造積層体１０（第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３）と同じである。したがって、本実施形態の製造方法の非晶質ｐｉｎ構造積層体１０の形成においては、実施形態１の製造方法における非晶質ｐｉｎ構造積層体１０の形成と同様に、以下の特徴を有する。
【００９３】
すなわち、本実施形態においては、ｉ型非晶質シリコン系光電変換層１２を有する非晶質ｐｉｎ構造積層体１０を同一のプラズマＣＶＤ成膜室２２０内で形成する従来の形成条件（たとえば、１００Ｐａから１２０Ｐａ程度）と比較して、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３の成膜圧力を高く設定し、カソード２２２の電力密度を小さく設定することにより、従来では考えられなかったｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２へのｎ型不純物の混入を低減する効果を利用して、同一のプラズマＣＶＤ成膜室２２０内で非晶質ｐｉｎ構造積層体１０を連続して形成した場合でも、光電変換効率の高いシリコン系薄膜光電変換装置を製造することができる。
【００９４】
また、本実施形態においては、実施形態１と同様の条件、すなわち、プラズマＣＶＤ成膜室２２０内のカソード２２２とアノード２２３間の距離を３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍとし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件下で、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３を順次連続して形成することによって、同一のプラズマＣＶＤ成膜室２２０で非晶質ｐｉｎ構造積層体１０を形成することができる。
【００９５】
非晶質ｐｉｎ構造積層体１０を形成し、基板１を取り出した後に、次の基板上に非晶質ｐｉｎ構造積層体１０を繰り返し形成する場合にも、上記のような形成条件により得られるｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２は、その前のｎ型半導体層１３の形成の際にプラズマＣＶＤ成膜室２２０内に形成された残留膜のｎ型不純物原子の影響を受けにくい。
【００９６】
成膜圧力２００Ｐａ以上の形成条件は、非晶質シリコン系半導体層を形成する従来の条件（１００Ｐａから１２０Ｐａ程度)より高い圧力条件である。ｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を高い成膜圧力で形成することにより、それらの層を形成する前からプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に付着しているｎ型半導体層から放出されるｎ型不純物の平均自由行程（プラズマＣＶＤ成膜室内を移動できる距離）を低下させ、形成されるｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、成膜圧力３０００Ｐａ以下の形成条件でｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【００９７】
また、ｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を電極単位面積当たりの電力密度０．３Ｗ／ｃｍ2以下の低電力密度で形成することにより、カソード２２２に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減することができる。ｎ型不純物原子は、カソード２２２に付着したｎ型半導体層からプラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギーを低減することにより、形成されるｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、電力密度０．０１Ｗ／ｃｍ2以上の形成条件でｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【００９８】
この結果、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に形成された残留膜を除去する工程を経ることなく連続して次の基板１上の透明導電膜２上に非晶質ｐｉｎ構造積層体１０を形成させて次のシリコン系薄膜光電変換装置を製造することができる。
【００９９】
さらに、ｉ型非晶質シリコン系光電変換層１２を上記形成条件により形成することにより、ｐ型半導体層１１形成の際にカソード２２２上および／または室内面２２１上に付着したｐ型半導体層１１中のｐ型不純物原子がｉ型非晶質シリコン系光電変換層１２中に混入する量は低減される。
【０１００】
なお、上記の非晶質ｐｉｎ構造積層体１０において、ｐ型層、ｉ型層、ｎ型層の順に形成することにより、ｎ型層、ｉ型層、ｐ型層の順に形成する場合に比べて、光電変換層であるｉ型層への不純物原子による影響が少なくなる。これは、ｎ型不純物原子（たとえばリン原子）の方がｐ型不純物原子（たとえばボロン原子）よりも、ｉ型層への混入による影響が大きいため、ｉ型層形成後にｎ型層を形成する方が、ｉ型層形成後にｐ型層を形成するよりも、ｉ型層への影響が少なくことによると考えられる。
【０１０１】
本実施形態のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３の厚さ、形成条件および導電型決定不純物濃度は、それぞれ実施形態１の第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３と同様である。
【０１０２】
すなわち、ｐ型半導体層１１は、非晶質シリコン系半導体または結晶質シリコン系半導体とし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成される。また、このｐ型半導体層１１は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成される。
【０１０３】
また、ｉ型非晶質シリコン系光電変換層１２は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成される。また、このｉ型非晶質シリコン系光電変換層１２は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは ０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成される。
【０１０４】
さらに、ｎ型半導体層１３は、基板１の下地温度を好ましくは２５０℃以下とすることにより、ｉ型非晶質シリコン系光電変換層１２に影響を与えることなく形成できる。ここで、ｎ型半導体層１３の導電型決定不純物原子には特に制限はないが、ドーピング効率が高く、汎用性があるとの点からリン原子が好ましい。また、原料ガス中のシリコン原子に対するリン原子の含有量は、十分なドーピング効果が得られる点で、好ましくは０．１原子％以上より好ましくは０．３原子％以上であり、膜質の悪化を避けるという点から、好ましくは５原子％以下より好ましくは３原子％以下である。
【０１０５】
このようにして、同一のプラズマＣＶＤ成膜室２２０内で、非晶質ｐｉｎ構造積層体１０（すなわち、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３）を繰り返し形成することができるため、高い光電変換効率を有するシリコン系薄膜光電変換装置５００を低コストでかつ効率よく製造することができる。
【０１０６】
また、ｎ型半導体層１３は、非晶質シリコン系半導体または結晶質シリコン系半導体とし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成されることが望ましい。また、このｎ型半導体層１３は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成されることが望ましい。
【０１０７】
ｎ型半導体層１３は、非晶質半導体または結晶質半導体のどちらでも良いが、結晶質半導体とすることが望ましい。結晶質半導体に含まれる結晶部分はｎ型不純物原子のドーピング効率が高いため、ｎ型半導体層１３が結晶部分を含むことにより、ｎ型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって、ｎ型半導体層１３中のｎ型不純物原子濃度を低くでき、他の層への拡散を低減することができる。すなわち、引き続き別の基板１に非晶質ｐｉｎ構造積層体１０を形成する場合に、次のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成する前からプラズマＣＶＤ成膜室２２０内のカソード２２２上および／または室内面２２１上に付着しているｎ型半導体層のｎ型不純物原子濃度が低いため、形成されるｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。このようにして、高い光電変換効率を有するシリコン系薄膜光電変換装置５００を繰り返し製造することができる。
【０１０８】
（実施形態８）
本発明のシリコン系薄膜光電変換装置の製造方法の他の実施形態は、上記実施形態７において、非晶質ｐｉｎ構造積層体１０を形成する工程の後に、この非晶質ｐｉｎ構造積層体１０を含むシリコン系薄膜光電変換装置５００をプラズマＣＶＤ成膜室２２０から搬出する工程と、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程とを含むものである。すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、非晶質ｐｉｎ構造積層体１０を形成した後に、非晶質ｐｉｎ構造積層体１０を含むシリコン系薄膜光電変換装置５００をプラズマＣＶＤ成膜室２２０から搬出し、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去することを特徴とする。
【０１０９】
実施形態７に示すように同一のプラズマＣＶＤ成膜室２２０内で非晶質ｐｉｎ構造積層体１０を形成した後、この非晶質ｐｉｎ構造積層体１０を含むシリコン系薄膜光電変換装置５００を搬出した後、上記プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に形成された残留膜を除去することによって、良好な品質および性能を有するシリコン系薄膜光電変換装置５００を、同一のプラズマＣＶＤ成膜室２２０内で繰り返し製造することができる。
【０１１０】
実施形態７に示す方法によりプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程を経ることなく、同一のプラズマＣＶＤ成膜室２２０内で非晶質ｐｉｎ構造積層体１０を形成することにより、次のシリコン系薄膜光電変換装置５００を形成することもできる。
【０１１１】
しかし、プラズマＣＶＤ成膜室２２０における残留膜による汚染を防止する点から、ひとつのシリコン系薄膜光電変換装置５００の形成後、引き続き次の基板１の透明導電膜２上に次のシリコン系薄膜光電変換装置５００の非晶質ｐｉｎ構造積層体１０を形成するよりも、非晶質ｐｉｎ構造積層体１０を形成する前に、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を完全に除去して、残存膜中のｎ型層中の不純物原子（ｎ型ドーパント）による次のシリコン系薄膜光電変換装置５００の非晶質ｐｉｎ構造積層体１０への拡散による影響を完全に除去することが好ましい。これにより、引き続き、再現性よく、良好な品質および性能を有するシリコン系薄膜光電変換装置５００を形成することができる。
【０１１２】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、次工程において予定されているｐｉｎ構造積層体の形成時における、プラズマＣＶＤ成膜室２２０の残留膜中のｐ型層およびｎ型層の不純物原子（ｐ型不純物原子およびｎ型不純物原子）によるｐｉｎ構造積層体への影響を除去するための工程としてプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程をさらに有することを特徴とする。かかる工程により、シングルチャンバ方式で複数の光電変換装置を連続して製造しても、残留膜中の不純物原子による影響を除去することができ、ｐｉｎ構造積層体中のｐ型半導体層およびｉ型非晶質シリコン系光電変換層中へのｎ型不純物原子の混入を大幅に低減できる。このため、良好な品質および性能を有するｐｉｎ構造積層体を繰返し形成できるようになり、シングルチャンバ方式を用いてシリコン系薄膜光電変換装置を製造することが可能となり、インライン方式やマルチチャンバ方式、またそれぞれをくみ合わせた製造設備よりも設備を簡略化し、低コスト化を図ることができる。本実施形態の残留膜を除去する工程において使用されるクリーニングガスは、実施形態２と同様である。
【０１１３】
（実施形態９）
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、図２および図６を参照して、基板１上に形成された透明導電膜２上に、第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３を、同一のプラズマＣＶＤ成膜室２２０内で、順次形成して二重ｐｉｎ構造積層体６０を形成する工程を含み、第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３は、プラズマＣＶＤ成膜室２２０における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成されることを特徴とする。
【０１１４】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法では、図２および図６を参照して、基板１上に形成された透明導電膜２上に、第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３を、同一のプラズマＣＶＤ成膜室２２０内で、順次形成して二重ｐｉｎ構造積層体６０を形成する。ここで、第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３は、プラズマＣＶＤ成膜室２２０における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成される。なお、本実施形態では、図２に示すようなカソード２２２とアノード２２３間の距離が固定された同一のプラズマＣＶＤ成膜室２２０内で二重ｐｉｎ構造積層体６０が繰り返し形成される。
【０１１５】
同一のプラズマＣＶＤ成膜室２２０内で、図６に示す本実施形態の製造方法における基板１上に形成された透明導電膜２上に第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３を順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成する工程は、図１における実施形態１の製造方法における基板１上に形成された透明導電膜２上に第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３を順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成するまでの工程、および図５における実施形態７の製造方法における基板１上に形成された透明導電膜２上にｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３を順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成する工程と同じである。
【０１１６】
すなわち、図６に示す本実施形態のシリコン系薄膜光電変換装置６００における非晶質ｐｉｎ構造積層体１０（第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３）は、図１に示す実施形態１のシリコン系薄膜光電変換装置１００における非晶質ｐｉｎ構造積層体１０（第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３）、および図５に示す実施形態７のシリコン系薄膜光電変換装置５００における非晶質ｐｉｎ構造積層体１０（ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３）と同じである。
【０１１７】
また、本実施形態においては、実施形態１および７と同様の条件、すなわち、プラズマＣＶＤ成膜室２２０内のカソード２２２とアノード２２３間の距離を、３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍとし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件下で、第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３を順次連続して形成することによって、同一のプラズマＣＶＤ成膜室２２０で二重ｐｉｎ構造積層体６０を形成することができる。
【０１１８】
すなわち、この二重ｐｉｎ構造積層体６０は、実施形態７に記載した非晶質ｐｉｎ構造積層体１０を同様の形成条件で繰り返し二回形成したものであり、第１の非晶質ｐｉｎ構造積層体１０と第２の非晶質ｐｉｎ構造積層体５０から構成される。したがって、非晶質ｐｉｎ積層構造体５０を構成する第２のｐ型半導体層２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３は、それぞれ、非晶質ｐｉｎ構造積層体１０を構成する第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３と同じである。ただし、直列接続される二つの非晶質ｐｉｎ構造積層体１０，５０から出力される電流の整合を取るために、第２のｉ型非晶質シリコン系光電変換層５２の厚みは、第１のｉ型非晶質シリコン系光電変換層１２の厚みよりも大きく設定される。一般的に、第１のｉ型非晶質シリコン系光電変換層１２の厚みは数十ｎｍ程度であり、第２のｉ型非晶質シリコン系光電変換層５２の厚みは２００ｎｍから４００ｎｍ程度である。
【０１１９】
本実施形態においては、成膜圧力２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件下で、第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を順次連続して形成することによって、第２の非晶質ｐｉｎ構造積層体５０を形成した後に、基板１を交換して、その後の基板に第１の非晶質ｐｉｎ構造積層体１０を繰り返し形成する場合に、上記のような形成条件により得られる第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２は、その前の第２のｎ型半導体層２３の形成の際にプラズマＣＶＤ成膜室２２０内に形成された残留膜のｎ型不純物原子の影響を受けにくい。
【０１２０】
成膜圧力２００Ｐａ以上の形成条件は、非晶質シリコン系半導体層を形成する一般的な条件より高い圧力条件である。第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２を高い成膜圧力で形成することにより、それらの層を形成する前からプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に付着している第２のｎ型半導体層２３から放出されるｎ型不純物原子の平均自由行程（プラズマＣＶＤ成膜室内を移動できる距離）を低下させ、形成される第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、成膜圧力３０００Ｐａ以下の形成条件で第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【０１２１】
さらに、第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２を電極単位面積当たりの電力密度０．３Ｗ／ｃｍ2以下の低電力密度で形成することにより、カソード２２２に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減することができる。ｎ型不純物原子は、カソード２２２に付着した第２のｎ型半導体層２３からプラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギーを低減することにより、形成される第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、電力密度０．０１Ｗ／ｃｍ2以上の形成条件で第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【０１２２】
この結果、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に形成された第２のｎ型半導体層２３の残留膜を除去する工程を経ることなく連続して次の基板１上の透明導電膜２上に二重ｐｉｎ構造積層体６０を形成させて次の積層型シリコン系薄膜光電変換装置６００を製造することができる。
【０１２３】
さらに、第１のｉ型非晶質シリコン系光電変換層１２を上記条件により形成することにより、第１のｐ型半導体層１１形成の際にカソード２２２上および／または室内面２２１上に付着している第１のｐ型半導体層１１中のｐ型不純物原子が第１のｉ型非晶質シリコン系光電変換層１２中に混入する量を低減することができる。すなわち、第１のｐ型半導体層１１中のｐ型不純物が第１のｉ型非晶質シリコン系光電変換層１２中に与える影響を低減することができる。
【０１２４】
第１のｎ型半導体層１３は、非晶質半導体又は結晶質半導体のどちらでも良いが、結晶質半導体とすることが望ましい。結晶質半導体に含まれる結晶部分はｎ型不純物原子のドーピング効率が高いため、ｎ型半導体層が結晶部分を含むことにより、ｎ型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって、第１のｎ型半導体層１３中のｎ型不純物濃度を低くでき、他の層への拡散を低減することができる。すなわち、第１のｎ型半導体層１３の形成後に、引き続き第２の非晶質ｐｉｎ構造積層体５０を形成する場合に、第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を形成する前からプラズマＣＶＤ成膜室２２０内のカソード２２２上および／または室内面２２１上に付着している第１のｎ型半導体層１３のｎ型不純物原子濃度が低いため、形成される第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２内に取り込まれるｎ型不純物原子の量を低減することができる。
【０１２５】
また、本実施形態においては、成膜圧力２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件下で、第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を順次連続して形成する。このような形成条件で、第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を形成すると、第１のｎ型半導体層１３の形成の際にプラズマＣＶＤ成膜室２２０内に形成された残留膜のｎ型不純物原子の影響を受けにくい。
【０１２６】
成膜圧力２００Ｐａ以上の形成条件は、非晶質シリコン系半導体層を形成する一般的な条件より高い圧力条件である。第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を高い成膜圧力で形成することにより、それらの層を形成する前からプラズマＣＶＤ膜室２２０のカソード２２２上および／または室内面２２１上に付着している第１のｎ型半導体層１３から放出されるｎ型不純物の平均自由行程（プラズマＣＶＤ成膜室内を移動できる距離）を低下させ、形成される第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２内に取り込まれるｎ型不純物原子の量を低減することができる。また、成膜圧力３０００Ｐａ以下の形成条件で第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【０１２７】
また、第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を電極単位面積当たりの電力密度０．３Ｗ／ｃｍ2以下の低電力密度で形成することにより、カソード２２２に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減することができる。ｎ型不純物原子は、カソード２２２に付着した第１のｎ型半導体層１３からプラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギーを低減することにより、形成される第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２内に取り込まれるｎ型不純物原子の量を低減することができる。また、電力密度０．０１Ｗ／ｃｍ2以上の形成条件で第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【０１２８】
さらに、第２のｉ型非晶質シリコン系光電変換層５２を上記形成条件により形成することにより、第２のｐ型半導体層２１形成の際にカソード２２２上および／または室内面２２１上に付着した第２のｐ型半導体層２１中のｐ型不純物原子が第２のｉ型非晶質シリコン系光電変換層５２中に混入する量を低減することができる。
【０１２９】
第２のｎ型半導体層２３は、非晶質半導体又は結晶質半導体のどちらでも良いが、結晶質半導体とすることが望ましい。結晶質半導体に含まれる結晶部分はｎ型不純物原子のドーピング効率が高いため、ｎ型半導体層が結晶部分を含むことにより、ｎ型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって、第２のｎ型半導体層２３中のｎ型不純物濃度を低くでき、他の層への拡散を低減することができる。すなわち、引き続き別の基板１に二重ｐｉｎ構造積層体６０を形成する場合に、次の第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２を形成する前からプラズマＣＶＤ成膜室２２０内のカソード２２２上および／または室内面２２１上に付着している第２のｎ型半導体層２３のｎ型不純物原子濃度が低いため、形成される第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。このようにして、高い光電変換効率を有する積層型シリコン系薄膜光電変換装置６００を繰り返し製造することができる。
【０１３０】
（実施形態１０）
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、上記実施形態９において、二重ｐｉｎ構造積層体６０を形成する工程の後に、この二重ｐｉｎ構造積層体６０を含むシリコン系薄膜光電変換装置６００をプラズマＣＶＤ成膜室２２０から搬出する工程と、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程とを含むものである。すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、二重ｐｉｎ構造積層体６０を形成した後に、この二重ｐｉｎ構造積層体６０を含むシリコン系薄膜光電変換装置６００をプラズマＣＶＤ成膜室２２０から搬出し、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去することを特徴とする。
【０１３１】
実施形態９に示すように同一のプラズマＣＶＤ成膜室２２０内で二重ｐｉｎ構造積層体６０を形成した後、この二重ｐｉｎ構造積層体６０を含むシリコン系薄膜光電変換装置６００を搬出した後、上記プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に形成された残留膜を除去することによって、良好な品質および性能を有する積層型シリコン系薄膜光電変換装置６００を、同一のプラズマＣＶＤ成膜室２２０内で繰り返し製造することができる。
【０１３２】
実施形態９に示す方法によりプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程を経ることなく、同一のプラズマＣＶＤ成膜室２２０内で二重ｐｉｎ構造積層体６０を形成することにより、次の積層型シリコン系薄膜光電変換装置６００を形成することもできる。
【０１３３】
しかし、プラズマＣＶＤ成膜室２２０における残留膜による汚染を防止する点から、ひとつの積層型シリコン系薄膜光電変換装置６００の形成後、次の基板１の透明導電膜２上に引き続き次の積層型シリコン系薄膜光電変換装置６００の二重ｐｉｎ構造積層体６０を形成するよりも、二重ｐｉｎ構造積層体６０を形成する前に、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を完全に除去して、残存膜中のｎ型層中の不純物原子（ｎ型ドーパント）による次の積層型シリコン系薄膜光電変換装置６００の非晶質ｐｉｎ構造積層体６０への拡散による影響を完全に除去することが好ましい。これにより、引き続き、再現性よく、良好な品質および性能を有する積層型シリコン系薄膜光電変換装置６００を形成することができる。
【０１３４】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、次工程において予定されている二重ｐｉｎ構造積層体６０の形成時における、プラズマＣＶＤ成膜室２２０の残留膜中のｐ型層およびｎ型層の不純物原子（ｐ型不純物原子およびｎ型不純物原子）による二重ｐｉｎ構造積層体６０への影響を除去するための工程としてプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程をさらに有することを特徴とする。かかる工程により、シングルチャンバ方式で複数の光電変換装置を連続して製造しても、残留膜中の不純物原子による影響を除去することができ、二重ｐｉｎ構造積層体６０中の第１および第２のｐ型半導体層１１，２１ならびに第１および第２のｉ型非晶質シリコン系光電変換層１２，５２中へのｎ型不純物原子の混入を大幅に低減できる。このため、良好な品質および性能を有する二重ｐｉｎ構造積層体を繰返し形成できるようになり、シングルチャンバ方式を用いて積層型シリコン系薄膜光電変換装置を製造することが可能となり、インライン方式やマルチチャンバ方式、またそれぞれをくみ合わせた製造設備よりも設備を簡略化し、低コスト化を図ることができる。本実施形態の残留膜を除去する工程において使用されるクリーニングガスは、実施形態２および実施形態８と同様である。
【０１３５】
（実施形態１１）
本発明にかかるシリコン系薄膜光電変換装置の製造装置の一つの実施形態は、図７を参照して、実施形態１（図１を参照）、実施形態７（図５を参照）または実施形態９（図６を参照)などの製造方法に用いられるシリコン系薄膜光電変換装置の製造装置であって、このシリコン系薄膜光電変換装置の製造装置は、内部にカソード２２２およびアノード２２３が配置されているプラズマＣＶＤ成膜室２２０と、プラズマＣＶＤ成膜室２２０内のガス圧力を調整するガス圧力調整部２１１と、カソード２２２に電力を供給する電力供給部２０１とを含み、カソード２２２とアノード２２３の距離は３ｍｍ以上２０ｍｍ以下であり、ガス圧力調整部２１１はプラズマＣＶＤ成膜室２２０内のガス圧力を２００Ｐａ以上３０００Ｐａ以下の範囲で制御でき、電力供給部２０１はカソードの単位面積当たりの電力密度を０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の範囲で制御できる装置である。なお、図７において、矢印Ｇ１はプラズマＣＶＤ成膜室２２０に導入されるガスの流れを、矢印Ｇ２はプラズマＣＶＤ成膜室２２０から排出されるガスの流れを示す。
【０１３６】
たとえば、本実施形態のシリコン系薄膜光電変換装置の製造装置は、図７を参照して、密閉可能なプラズマＣＶＤ成膜室２２０内に、カソード２２２およびアノード２２３が平行に対向するように設置された平行平板型の電極構造を有するプラズマＣＶＤ法による半導体層製造装置である。ここで、カソード２２２とアノード２２３の電極間距離は、３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍである。カソード２２２とアノード２２３の両電極は、両電極間の距離が一定または可変となるように固定されている。電極間距離の精度を高め、装置を小型化できる観点から、両電極間の距離は一定に固定されていることが好ましい。
【０１３７】
プラズマＣＶＤ成膜室２２０には、ガス圧力調整部２１１を構成する、圧力調整バルブ２１３ｖが設けられたガス導入管２１３、圧力調整バルブ２１７ｖが設けられたガス排出管２１７、およびガス排出装置２１６（ガス排出ポンプなど）が配設されている。
【０１３８】
ガス導入管２１３を通じて、希釈ガス、原料ガス、ドーピングガスなどがプラズマＣＶＤ成膜室２２０に導入される。希釈ガスとしては水素ガスを含むガス、原料ガスとしてはシラン系ガス、メタンガス、ゲルマンガスなど、ｐ型不純物原子ドーピングガスとしては、ｐ型不純物原子をドーピングするためのジボランガスなど、ｎ型不純物原子をドーピングするためのホスフィンガスなどが使用される。
【０１３９】
また、ガス排出装置２１６により、プラズマＣＶＤ成膜室２２０内のガスがガス排出管２１７を通じて排出される。ここで、圧力調整バルブ２１３ｖ，２１７ｖおよびガス排出装置２１６を調節することにより、プラズマＣＶＤ成膜室２２０内のガス圧力を調節することができる。ここで、ガス排出装置２１６は、プラズマＣＶＤ成膜室２２０内のガス圧力を１．０×１０-4Ｐａ程度のバックグラウンド圧力に高真空排気できるものであってもよいが、装置の簡易化、低コスト化およびスループット向上の観点から０．１Ｐａ程度のバックグラウンド圧力とする排気能力を有するものが望ましい。
【０１４０】
本実施形態の製造装置は、プラズマＣＶＤ成膜室２２０内のガス圧力を２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の範囲で制御できるガス圧力調整部２１１を含むため、不純物原子の混入が少ないｐｉｎ構造積層体を形成することができ、高い変換効率を有するシリコン系薄膜光電変換装置を低コストで効率よく製造することができる。
【０１４１】
また、プラズマＣＶＤ成膜室２２０の外部には、電力供給部２０１を構成する、電力出力部２０８、インピーダンス整合回路２０５、および電力出力部２０８で発生した電力をインピーダンス整合回路２０５を経由してカソード２２２に供給する電力供給線２０６ａ，２０６ｂが配設されている。ここで、電力供給線２０６ａは電力出力部２０８とインピーダンス整合回路２０５の一端に接続され、電力供給線２０６ｂはインピーダンス整合回路２０５の他端とカソード２２２に接続されている。
【０１４２】
電力出力部２０８は、ＣＷ（連続波形）交流出力あるいはパルス変調 (オンオフ制御）された交流出力のいづれを出力するものであっても良い。電力出力部２０８から出力される交流電力の周波数は、１３．５６ＭＨｚが一般的であるが、これに限られるものではなぐ数ｋＨｚからＶＨＦ帯、さらにマイクロ波帯の周波数を使用してもよい。
【０１４３】
一方、アノード２２３は電気的に接地されており、アノード２２３上には、透明導電膜が形成された基板１が載置される。基板１は、カソード２２２上に載置されても良いが、プラズマ中のイオンダメージによる膜質低下を低減するためアノード２２３上に設置されることが一般的である。カソード２２２には、電力出力部２０８から、電力供給線２０６ａ、インピーダンス整合回路２０５および電力供給線２０６ｂを通じて電力が供給される。
【０１４４】
本実施形態の製造装置は、カソード２２２の電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以 下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５ｗ／ｃｍ2以下の範囲で制御できる電力供給部２０１を含むため、不純物原子の混入が少ないｐｉｎ構造積層体を形成することができ、高い変換効率を有するシリコン系薄膜光電変換装置を低コストで効率よく製造することができる。
【実施例】
【０１４５】
（実施例１）
本実施例は、図１に示す二重ｐｉｎ構造積層体３０ (非晶質ｐｉｎ構造積層体１０および微結晶ｐｉｎ構造積層体２０）を図２に示す同一のプラズマＣＶＤ成膜室２２０内で繰り返し形成して積層型シリコン系薄膜光電変換装置を繰り返し製造するものである。
【０１４６】
厚さ４ｍｍのガラスからなる基板１上に形成された厚さ１μｍのＳｎＯ2膜からなる透明導電膜２上に、第１のｐ型半導体層１１としての厚さ１０ｎｍの非晶質シリコン層（ボロン原子濃度３×１０19ｃｍ-3）、ｉ型非晶質シリコン系光電変換層１２として厚さ０．５μｍの非晶質シリコン層、第１のｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層（リン原子濃度２×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3)、 第２のｐ型半導体層２１として厚さ３０ｎｍの微結晶シリコン層（ボロン原子濃度３×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）、ｉ型微結晶シリコン系光電変換層２２として厚さ３μｍの微結晶シリコン層および第２のｎ型半導体層２３として厚さ３０ｎｍの微結晶シリコン層（リン原子濃度３×１０19ｃｍ-3）を形成する。その後、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極として厚さ０．１μｍのＡｇ電極を形成する。
【０１４７】
まず、凹凸形状を有するＳｎＯ2膜（透明導電膜２）が形成されたガラス基板１上に、第１のｐ型半導体層１１として厚さ１０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１４８】
次に、第１のｐ型半導体層１１上に、ｉ型非晶質シリコン系光電変換層１２として厚さ０．５μｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０７Ｗ／ｃｍ2の条件で形成した。
【０１４９】
次に、ｉ型非晶質シリコン系光電変換層１２上に、第１のｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１５０】
次に、第１のｎ型半導体層１３上に、第２のｐ型半導体層２１として厚さ３０ｎｍの微結晶シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が８００Ｐａ、カソード電極単位面積当たりの電力密度が０．０８Ｗ／ｃｍ2の条件で形成した。
【０１５１】
次に、第２のｐ型半導体層２１上に、ｉ型微結晶シリコン系光電変換層２２として厚さ３μｍの微結晶シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が８００Ｐａ、カソード電極単位面積当たりの電力密度が０．１０Ｗ／ｃｍ2の条件で形成した。
【０１５２】
次に、ｉ型微結晶シリコン系光電変換層２２上に、第２の n型半導体層２３として厚さ３０ｎｍの微結晶シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が８００Ｐａ、カソード電極単位面積当たりの電力密度が０．０８Ｗ／ｃｍ2の条件で形成した。
【０１５３】
その後、スパッタ法により、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極として厚さ０．１μｍのＡｇ電極を形成し、積層型シリコン薄膜光電変換装置であるタンデム型シリコン薄膜光電変換装置を製造した。
【０１５４】
得られたタンデム型シリコン薄膜光電変換装置について、光電変換効率を測定したところ、１３．６％であった。
【０１５５】
その後、同一のプラズマＣＶＤ成膜室２２０内で、上記と同様の条件で第２回目の二重ｐｉｎ構造積層体３０を形成し、同様の方法により積層型シリコン薄膜光電変換装置を製造した。得られた第２回目のタンデム型シリコン薄膜光電変換装置について光電変換効率を測定したところ１３．５％であった。このようにして、順次第１０回目まで、１０個のタンデム型シリコン薄膜光電変換装置を製造した。第３回目、第４回目、第５回目、第６回目、第７回目、第８回目、第９回目および第１０回目のタンデム型シリコン薄膜光電変換装置の光電変換効率は、それぞれ１３．４％、１３．５％、１３．４％、１３．６％、１３．６％、１３．４％、１３．５％、および１３．６％であった。その結果を図８に示した。
【０１５６】
図８からも明らかなとおり、第１回目から第１０回目までタンデム型光電変換装置の光電変換効率に大きな変化は見られず、良好な特性の積層型シリコン薄膜光電変換装置を安定して製造することができた。
【０１５７】
（実施例２）
図４に示すＳ１〜Ｓ５に従って、図２に示すプラズマＣＶＤ装置２００の同一の成膜室２２０内で、図１に示す二重ｐｉｎ構造積層体３０（非晶質ｐｉｎ構造積層体１０および微結晶ｐｉｎ構造積層体２０）を連続して（繰り返し）形成して積層型シリコン薄膜光電変換装置であるタンデム型シリコン系光電変換装置を得た。
【０１５８】
ここで、本実施例におけるタンデム型光電変換装置は、基板１としては厚さ４ｍｍのガラス基板を用いて、基板１上に、順次、透明導電膜２として厚さ１μｍのＳｎＯ2膜、第１のｐ型半導体層１１として厚さ１０ｎｍの非晶質シリコン層（ボロン原子濃度３×１０19ｃｍ-3）、ｉ型非晶質シリコン系光電変換層１２として厚さ０．５μｍの非晶質シリコン層、第１のｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層（リン原子濃度２×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）、第２のｐ型半導体層２１として厚さ３０ｎｍの微結晶シリコン層（ボロン原子濃度３×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）、ｉ型微結晶シリコン系光電変換層２２として厚さ３μｍの微結晶シリコン層、第２のｎ型半導体層２３として厚さ３０ｎｍ微結晶シリコン層（リン原子濃度３×１０19ｃｍ-3）、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極として厚さ０．１μｍのＡｇ電極が形成されている。
【０１５９】
得られたタンデム型光電変換装置について、光電変換効率を測定したところ、１３．１５％であった。その後、成膜室２２０に形成された残留膜を、その表面層から成膜室のカソードおよび室内面に最も近いｉ型層の厚さの９０％の深さまでアンダーエッチングにより除去した後、上記と同様の条件で第２回目の二重ｐｉｎ構造積層体３０を含むタンデム型光電変換装置を形成した。得られた第２回目のタンデム型光電変換装置について光電変換効率を測定したところ１３．４％であった。このようにして、順次第１０回目まで、１０個のタンデム型光電変換装置を得た。ここで、第３回目、第４回目、第５回目、第６回目、第７回目、第８回目、第９回目および第１０回目のタンデム型光電変換装置の光電変換効率は、それぞれ１３．５％、１３．５％、１３．４％、１３．５％、１３．５％、１３．５％、１３．４％、および１３．５％であった。結果を図９に示した。
【０１６０】
図９からも明らかなとおり、第１回目から第１０回目までタンデム型光電変換装置の光電変換効率はほぼ一定であった。すなわち、形成回数が１０回目になっても、顕著な特性の変化は現れなかった。また、歩留まりは、いずれの形成回数においても１００％であり、良好であった。
【０１６１】
本実施例の結果により、二重ｐｉｎ構造積層体３０を同一のプラズマＣＶＤ成膜室２２０において繰り返し形成する場合に、二重ｐｉｎ構造積層体３０を形成後、成膜室２２０に形成された残留膜をエッチングし、その後二重ｐｉｎ構造積層体３０を形成しても、その二重ｐｉｎ構造積層体３０を含むタンデム型（積層型）光電変換装置の特性は低下することなく、良好な歩留まりが得られることが分かった。エッチングを実施しても歩留まりを低下させることがないので、装置のメンテナンス頻度を低減することができる。
【０１６２】
（実施例３）
本実施例は、図５に示す非晶質ｐｉｎ構造積層体１０を図２に示す同一のプラズマＣＶＤ成膜室２２０で形成したシリコン系薄膜光電変換装置を繰り返し製造するものである。
【０１６３】
厚さ４ｍｍのガラスからなる基板１上に形成された厚さ１μｍのＳｎＯ2膜からなる透明導電膜２上に、ｐ型半導体層１１としての厚さ１０ｎｍの非晶質シリコン層（ボロン原子濃度３×１０19ｃｍ-3)、ｉ型非晶質シリコン系光電変換層１２として厚さ０．３μｍの非晶質シリコン層、ｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層（リン原子濃度２×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）を形成する。その後、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極として厚さ０．１μｍのＡｇ電極を形成する。
【０１６４】
まず、凹凸形状を有するＳｎＯ2膜（透明導電膜２）が形成されたガラス基板１上に、ｐ型半導体層１１として厚さ１０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１６５】
次に、ｐ型半導体層１１上に、ｉ型非晶質シリコン系光電変換層１２として厚さ０．３μｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０７Ｗ／ｃｍ2の条件で形成した。
【０１６６】
次に、ｉ型非晶質シリコン系光電変換層１２上に、ｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１６７】
その後、スパッタ法により、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極として厚さ０．１μｍのＡｇ電極を形成し、積層型シリコン薄膜光電変換装置を製造した。
【０１６８】
得られた積層型シリコン薄膜光電変換装置について、光電変換効率を測定したところ、９．９％であった。
【０１６９】
その後、同一のプラズマＣＶＤ成膜室２２０内で、上記と同様の条件で第２回目の非晶質ｐｉｎ構造積層体１０を形成し、同様の方法によりシリコン薄膜光電変換装置を製造した。得られた第２回目のシリコン薄膜光電変換装置について光電変換効率を測定したところ１０．０％であった。このようにして、順次第１０回目まで、１０個のシリコン薄膜光電変換装置を製造した。第３回目、第４回目、第５回目、第６回目、第７回目、第８回目、第９回目および第１０回目のシリコン薄膜光電変換装置の光電変換効率は、それぞれ１０．１％、１０．０％、１０．０％、１０．１％、１０．０％、９．９％、９．９％、および１０．１％であった。その結果を図１０に示した。
【０１７０】
図１０からも明らかなとおり、第１回目から第１０回目までシリコン薄膜光電変換装置の光電変換効率に大きな変化は見られず、良好な特性のシリコン薄膜光電変換装置を安定して製造することができた。
【０１７１】
（実施例４）
本実施例は、図６に示す二重ｐｉｎ構造積層体６０（第１の非晶質ｐｉｎ構造積層体１０および第２の非晶質ｐｉｎ構造積層体５０）を図２に示す同一のプラズマＣＶＤ成膜室２２０内で形成した積層型シリコン系薄膜光電変換装置を繰り返し製造するものである。
【０１７２】
厚さ４ｍｍのガラスからなる基板１上に形成された厚さ１μｍのＳｎＯ2膜からなる透明導電膜２上に、第１のｐ型半導体層１１として厚さ１０ｎｍの非晶質シリコン層（ボロン原子濃度３×１０19ｃｍ-3）、第１のｉ型非晶質シリコン系光電変換層１２として厚さ０．０７μｍの非晶質シリコン層、第１のｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層（リン原子濃度２×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）を形成して第１の非晶質ｐｉｎ構造積層体１０とし、次に、第２のｐ型半導体層２１として厚さ１０ｎｍの非晶質シリコン層（ボロン原子濃度３×１０19ｃｍ-3）、第２のｉ型非晶質シリコン系光電変換層５２として厚さ０．３μｍの非晶質シリコン層、第２のｎ型半導体層２３として厚さ３０ｎｍの非晶質シリコン層（リン原子濃度２×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）を形成して第２の非晶質ｐｉｎ構造積層体５０とする。その後、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極４として厚さ０．１μｍＡｇ電極を形成する。
【０１７３】
まず、凹凸形状を有するＳｎＯ2膜（透明導電膜２）が形成されたガラス基板１上に、第１のｐ型半導体層１１として厚さ１０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１７４】
次に、第１のｐ型半導体層１１上に、第１のｉ型非晶質シリコン系光電変換層１２として厚さ０．０７μｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０７Ｗ／ｃｍ2の条件で形成した。
【０１７５】
次に、第１のｉ型非晶質シリコン系光電変換層１２上に、第１のｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１７６】
次に、第１のｎ型半導体層１３上に、第２のｐ型半導体層２１として厚さ１０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１７７】
次に、第２のｐ型半導体層２１上に、第２のｉ型非晶質シリコン系光電変換層５２として厚さ０．３μｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０７Ｗ／ｃｍ2の条件で形成した。
【０１７８】
次に、第２のｉ型非晶質シリコン系光電変換層５２上に、第２のｎ型半導体層２３として厚さ３０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。以上により、二重ｐｉｎ構造積層体６０を形成された。
【０１７９】
その後、スパッタ法により、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極４として厚さ０．１μｍのＡｇ電極を形成し、積層型シリコン薄膜光電変換装置であるタンデム型シリコン薄膜光電変換装置を製造した。
【０１８０】
得られたタンデム型シリコン薄膜光電変換装置について、光電変換効率を測定したところ、１０．９％であった。
【０１８１】
その後、同一のプラズマＣＶＤ成膜室２２０内で、上記と同様の条件で第２回目の二重ｐｉｎ構造積層体６０を形成し、同様の方法により積層型シリコン薄膜光電変換装置を製造した。得られた第２回目のタンデム型シリコン薄膜光電変換装置について光電変換効率を測定したところ１１．０％であった。このようにして、順次第１０回目まで、１０個のタンデム型シリコン薄膜光電変換装置を製造した。第３回目、第４回目、第５回目、第６回目、第７回目、第８回目、第９回目および第１０回目のタンデム型シリコン薄膜光電変換装置の光電変換効率は、それぞれ１０．９％、１０．９％、１１．１％、１１．０、１０．９％、１１．０％、１１．０％、および１１．０％であった。その結果を図１１に示した。
【０１８２】
図１１からも明らかなとおり、第１回目から第１０回目までタンデム型光電変換装置の光電変換効率に大きな変化は見られず、良好な特性の積層型シリコン薄膜光電変換装置を安定して製造することができた。
【０１８３】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１８４】
本発明によれば、良好な性能を有するシリコン系薄膜光電変換装置を、簡易に、低コストで、効率よく製造することができる。
【符号の説明】
【０１８５】
１ 基板、２ 透明導電膜、３ 導電膜、４ 金属電極、１０，５０ 非晶質ｐｉｎ構造積層体、１１，２１，４１ ｐ型半導体層、１２，５２ ｉ型非晶質シリコン系光電変換層、１３，２３ ｎ型半導体層、２０ 微結晶ｐｉｎ構造積層体、２２ ｉ型微結晶シリコン系光電変換層、３０，６０ 二重ｐｉｎ構造積層体、４０ 結晶質ｐｉｎ構造積層体、４２ ｉ型結晶質シリコン系光電変換層、１００，３００，５００，６００ シリコン系薄膜光電変換装置、２００ プラズマＣＶＤ装置、２０１ 電力供給部、２０５ インピーダンス整合回路、２０６ａ，２０６ｂ 電力供給線、２０８ 電力出力部、２１０ 加熱室、２１１ ガス圧力調整部、２１３ ガス導入管、２１３ｖ，２１７ｖ 圧力調整バルブ、２１６ ガス排出装置、２１７ ガス排出管、２２０ 成膜室、２２１ 室内面、２２２ カソード、２２３ アノード、２３０ 取出し室。
【技術分野】
【０００１】
本発明は、良好な性能を有するシリコン系薄膜光電変換装置の製造方法に関し、特に、生産コストおよび生産効率が飛躍的に改善したシリコン系薄膜光電変換装置の製造方法に関するものである。なお、本願において、「多結晶」、「微結晶」および「結晶質」の用語は、部分的に非晶質状態を含むものを意味するものとする。
【背景技術】
【０００２】
近年、たとえば、多結晶シリコンまたは微結晶シリコンのような結晶質シリコンを含む薄膜を利用した太陽電池の開発および生産量の拡大が世界的に注目されている。この太陽電池の大きな特徴は、大面積の安価な基板上に、プラズマＣＶＤ装置またはスパッタ装置のような成膜装置を用いて、半導体膜または金属電極膜を積層させ、その後、レーザパターニングなどの手法を用いて、同一基板上に作製した太陽電池セルを分離接続させることにより、太陽電池の低コスト化と高性能化を両立させることができる点である。しかしながら、そのような製造工程においては、デバイス作製の基幹装置であるＣＶＤ装置に代表される製造装置の高コスト化による太陽電池の製造コストの高まりが、大規模な普及に対する障壁のひとつとなっている。
【０００３】
従来から、太陽電池の生産装置としては、複数の成膜室（チャンバとも呼ばれる、以下同じ）を直線状に連結したインライン方式、または中央に中間室を設け、その周りに複数の成膜室を配置するマルチチャンバ方式が採用されている。しかし、インライン方式では、基板搬送の動線が直線状であるため、部分的にメンテナンスの必要が生じた場合でも、装置全体を停止させなければならない。たとえば、最もメンテナンスが必要とされるｉ型シリコン光電変換層の形成を行なう成膜室を複数含んでいるため、ｉ型シリコン光電変換層の形成を行なう１つの成膜室にメンテナンスが必要となった場合でも、生産ライン全体が停止させられるという難点がある。
【０００４】
一方、マルチチャンバ方式は、成膜されるべき基板が中間室を経由して各成膜室に移動させられる方式であり、それぞれの成膜室と中間室との間に気密を維持し得る可動仕切りが設けられているため、ある１つの成膜室に不都合が生じた場合でも、他の成膜室は使用可能であり、生産が全体的に停止させられるということはない。しかし、このマルチチャンバ方式の生産装置では、中間室を介した基板の動線が複数あり、中間室の機械的な構造が複雑になることは避けられない。たとえば、中間室と各成膜室との間の気密性を維持しつつ基板を移動させる機構が複雑であって高価になる。また、中間室の周りに配置される成膜室の数が空間的に制限されるという問題もある。
【０００５】
このような問題点を鑑みて、ｐ型半導体層、ｉ型微結晶シリコン系光電変換層およびｎ型半導体層が、同一のプラズマＣＶＤ成膜室内で順に引続いて形成され、かつｐ型半導体層は、成膜室内の圧力が６６７Ｐａ（５Ｔｏｒｒ）以上の条件で形成されることを特徴とするシリコン系薄膜光電変換装置の製造方法が提案されている（たとえば特開２０００−２５２４９５号公報（特許文献１）を参照)。この方法によれば、良好な性能および品質を有する光電変換装置を簡易な装置により低コストかつ高効率で製造できるとある。
【０００６】
しかしながら、この製造方法では、目標とする生産性向上を求めて、この方法で同一成膜室内で繰り返し、ｐ型半導体層、ｉ型シリコン系光電変換層およびｎ型半導体層（以下、「ｐｉｎ層」ともいう。また、このｐ型層、ｉ型層およびｎ型層がこの順に配列された構造を「ｐｉｎ構造」ともいう。）の形成を行なうことにより、プラズマＣＶＤ成膜室のカソード上および／または室内面上に形成された残留膜におけるｎ型層中のｎ型ドーパントが、次のｐ型半導体層およびｉ型シリコン系光電変換層を形成する初期の段階において、ｎ型ドーパントがｐ型半導体層およびｉ型シリコン系光電変換層に混入する事態が避けられないという問題がある。
【０００７】
すなわち、プラズマＣＶＤ成膜室内において、まずｐ型半導体層を形成する際に成膜室のカソード上および／または室内面上にｐ型層が形成され、次にｉ型シリコン系光電変換層を形成する際に上記ｐ型層上にｉ型層が形成され、次にｎ型半導体層を形成する際に上記ｉ型層上にｎ型層が形成される。こうしてプラズマＣＶＤ成膜室のカソード上および／または室内面上に、残留膜としてｐ型層、ｉ型層およびｎ型層の積層膜が形成される。かかる残留膜におけるｎ型層中のｎ型ドーパント（ｎ型不純物原子ともいう、以下同じ）が、次のｐ型半導体層およびｉ型シリコン系光電変換層を形成する初期の段階において、ｎ型ドーパントがｐ半導体層およびｉ型シリコン系光電変換層に混入するという問題が生じるのである。
【０００８】
ここで、ｐ型半導体層に対するｎ型ドーパントの影響としては、ｎ型ドーパントがｐ型ドーパント（ｐ型不純物原子ともいう、以下同じ）の働きを弱めるため、太陽電池を作製する上で必要なｐ型半導体層の空間電荷の確保ができなくなる。これにより、従来の良好な P型半導体層の製造条件を用いた場合においても、開放電圧や極性因子の低下といった太陽電池の諸パラメータに悪影響を及ぼす。また、ｎ型ドーパントのｉ型シリコン系光電変換層への影響としては、残留膜中のｎ型ドーパントのｉ型シリコン系光電変換層中への拡散が、ｉ型シリコン系光電変換層中の再結合準位を増加させ、内部電界を弱めることにより、太陽電池の短波長感度の大幅な低下をもたらすことも 知られている（たとえば特開２０００−２４３９３９号公報（特許文献２）を参照）。
【０００９】
また、ｐｉｎ層が複数積層されたシリコン系光電変換装置を製造する方法については、非晶質光電変換層をインライン式ＣＶＤ装置で作製した後、微結晶シリコン系光電変換層を別のＣＶＤ装置で製造するという提案もされている(たとえば特開２０００−２５２４９６号公報（特許文献３）を参照）。これは、非晶質光電変換層を同一の成膜室で成膜すると特性低下を起こすことが知られていることと、装置タクトが相容れない非晶質シリコン系光電変換層と微結晶シリコン系光電変換層を別のＣＶＤ装置で製造することでラインの効率化を図る目的である。また、インライン方式のＣＶＤ装置で問題になるダウンタイムの減少する対策にもなる。
【００１０】
しかし、上記の製造方法では、いずれも複雑な製造装置およびメンテナンスを必要とするため、良好な特性を有する光電変換装置を簡易な製造装置を用いて低コストおよび高効率に製造できる方法の開発が求められていた。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−２５２４９５号公報
【特許文献２】特開２０００−２４３９３９号公報
【特許文献３】特開２０００−２５２４９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、良好な品質を有し光電変換効率の高いシリコン系薄膜光電変換装置を簡易な製造装置を用いて低コストでかつ高効率で製造する方法を提供することを目的とする。さらに、繰り返して同一のプラズマＣＶＤ成膜室を用いて、シリコン系薄膜光電変換装置を歩留まりよく製造できる製造方法を提供することも目的とする。
【課題を解決するための手段】
【００１３】
本発明は、第１のｐ型半導体層、ｉ型非晶質シリコン系光電変換層、および第１のｎ型半導体層がこの順に形成された非晶質ｐｉｎ構造積層体を備え、非晶質ｐｉｎ構造積層体は第１のｐ型半導体層または第１のｎ型半導体層に結晶質シリコン系半導体を含む、シリコン系薄膜光電変換装置の製造方法であって、基板上に形成された透明導電膜上に非晶質ｐｉｎ構造積層体を同一のプラズマＣＶＤ成膜室内で形成する非晶質ｐｉｎ構造積層体形成工程を含み、非晶質ｐｉｎ構造積層体形成工程は、プラズマＣＶＤ成膜室のカソードとアノードの距離が３ｍｍ以上２０ｍｍ以下、成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で行なわれるシリコン系薄膜光電変換装置の製造方法である。
【００１４】
本発明にかかるシリコン系薄膜光電変換装置の製造方法において、非晶質ｐｉｎ構造積層体は第１のｎ型半導体層に結晶質シリコン系半導体を含むことができる。また、非晶質ｐｉｎ構造積層体形成工程において、プラズマＣＶＤ成膜室のカソードとアノードの距離が固定され得る。
【００１５】
また、本発明にかかるシリコン系薄膜光電変換装置の製造方法において、非晶質ｐｉｎ構造積層体に加えて、第２のｐ型半導体層、ｉ型微結晶シリコン系光電変換層、および第２のｎ型半導体層がこの順に形成された微結晶ｐｉｎ構造積層体を備え、非晶質ｐｉｎ構造積層体の第１のｎ型半導体層上に、微結晶ｐｉｎ構造積層体をプラズマＣＶＤ成膜室内で形成する微結晶ｐｉｎ構造積層体形成工程をさらに含み、微結晶ｐｉｎ構造積層体形成工程は、プラズマＣＶＤ成膜室のカソードとアノードの距離が３ｍｍ以上２０ｍｍ以下、成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で行なうことができる。ここで、微結晶ｐｉｎ構造積層体形成工程において、プラズマＣＶＤ成膜室のカソードとアノードの距離が固定され得る。また、第１のｎ型半導体層の導電型決定不純物原子濃度を３×１０19ｃｍ-3以下であり、第２のｐ型半導体層の導電型決定不純物原子濃度を５×１０19ｃｍ-3以下とすることができる。
【００１６】
また、本発明にかかるシリコン系薄膜光電変換装置の製造方法において、非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程の後、非晶質ｐｉｎ構造積層体および微結晶ｐｉｎ構造積層体を備える二重ｐｉｎ構造積層体をプラズマＣＶＤ成膜室から搬出する工程と、非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程においてプラズマＣＶＤ成膜室のカソードおよび／または室内面に形成される残留膜を、残留膜の表面層から第１のｎ型半導体層までとｉ型非晶質シリコン系光電変換層の厚さ方向に１０ｎｍ以上の深さでその層の厚さの９０％以下の深さまでとをエッチング除去する工程と、エッチング除去後のプラズマＣＶＤ成膜室内で非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程を行なう工程と、をさらに備えることができる。
【００１７】
また、本発明にかかるシリコン系薄膜光電変換装置の製造方法において、非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程の後、非晶質ｐｉｎ構造積層体および微結晶ｐｉｎ構造積層体を備える二重ｐｉｎ構造積層体をプラズマＣＶＤ成膜室から搬出する工程と、非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程においてプラズマＣＶＤ成膜室のカソードおよび／または室内面に形成される残留膜の厚さが１０μｍ以上１０００μｍ以下であるときに、残留膜をすべてエッチング除去する工程と、残留膜がエッチング除去されたカソードにシリコン膜を予備堆積する工程と、予備堆積されたカソードを有するプラズマＣＶＤ成膜室内で非晶質ｐｉｎ構造積層体形成工程および微結晶ｐｉｎ構造積層体形成工程を行なう工程と、をさらに備えることができる。
【００１８】
また、本発明にかかるシリコン系薄膜光電変換装置の製造方法においては、非晶質ｐｉｎ構造積層体形成工程において基板の下地温度を２５０℃以下とすることができ、微結晶ｐｉｎ構造積層体形成工程において基板の下地温度を２５０℃以下とすることができる。
【発明の効果】
【００１９】
本発明によれば、同一のプラズマＣＶＤ成膜室を利用して、１以上のｐｉｎ構造積層体を有する薄膜の形成が可能となり、良好な品質を有し光電変換効率の高いシリコン系薄膜光電変換装置を簡易な製造装置を用いて低コストでかつ高効率で製造する方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明にかかるシリコン系薄膜光電変換装置の一つの実施形態を示す概略断面図である。
【図２】本発明において用いられるプラズマＣＶＤ装置の概略図である。
【図３】本発明にかかるシリコン系薄膜光電変換装置の他の実施形態を示す概略断面図である。
【図４】本発明にかかるシリコン系薄膜光電変換装置の製造方法の一実施形態を概略的に示すフローチャートである。
【図５】本発明にかかるシリコン系薄膜光電変換装置のさらに他の実施形態を示す概略断面図である。
【図６】本発明にかかるシリコン系薄膜光電変換装置のさらに他の実施形態を示す概略断面図である。
【図７】本発明にかかるシリコン系薄膜光電変換装置の製造装置の一つの実施形態を示す概略図である。
【図８】実施例１において繰り返し作製された積層型シリコン系薄膜光電変換装置の形成回数と光電変換効率の関係を示す図である。
【図９】実施例２において繰り返し作製された積層型シリコン系薄膜光電変換装置の形成回数と光電変換効率の関係を示す図である。
【図１０】実施例３において繰り返し作製されたシリコン系薄膜光電変換装置の形成回数と光電変換効率の関係を示す図である。
【図１１】実施例４において繰り返し作製された積層型シリコン系薄膜光電変換装置の形成回数と光電変換効率の関係を示す図である。
【発明を実施するための形態】
【００２１】
（実施形態１）
本発明のシリコン系薄膜光電変換装置の製造方法の一つの実施形態は、図１および図２を参照して、基板１上に透明導電膜２を形成する工程と、透明導電膜２上に第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３を順次連続して形成して二重ｐｉｎ構造積層体３０を形成する工程とを含み、二重ｐｉｎ構造積層体３０を形成する工程は同一のプラズマＣＶＤ成膜室２２０内で行い、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３は、プラズマＣＶＤ成膜室における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成されることを特徴とする。
【００２２】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法では、図１および図２を参照して、基板１上に形成された透明導電膜２上に第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３を、同一のプラズマＣＶＤ成膜室２２０内で、順次連続して形成して二重ｐｉｎ構造積層体３０を形成する。ここで、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３は、プラズマＣＶＤ成膜室における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成される。なお、本実施形態では、同一のプラズマＣＶＤ成膜室２２０内のカソード２２２とアノード２２３間の距離は、３ｍｍ以上２０ｍｍ以下の範囲であることが好ましく、また、固定されていることが好ましい。
【００２３】
従来、ｉ型非晶質シリコン系光電変換層１２を有する非晶質ｐｉｎ構造積層体１０とｉ型微結晶シリコン系光電変換層２２を有する微結晶ｐｉｎ構造積層体２０の二重ｐｉｎ構造積層体３０を有する光電変換装置（このように、二重ｐｉｎ構造積層体を有するシリコン系薄膜光電変換装置を積層型シリコン系薄膜光電変換装置ともいう、以下同じ)を形成する場合、それぞれのｐｉｎ構造積層体は、別のプラズマＣＶＤ成膜室で形成されることが通常である。ｉ型微結晶シリコン系光電変換層２２を形成するプラズマＣＶＤ成膜室では、良質な膜を形成するために、カソードとアノードの距離を小さく設定する。すなわち、カソードとアノードの距離はたとえば３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍとし、プラズマＣＶＤ成膜室内の圧力を高圧力条件として膜を形成することが必要である。一方、ｉ型非晶質シリコン系光電変換層１２を形成するプラズマＣＶＤ成膜室では、カソードとアノードの距離をより大きく設定することが通常であった。カソードとアノードの距離を小さく設定すると、その距離のカソード面内不均一性カソードとアノード上の基板と間の電界強度のカソード面内分布により大きく影響するためであり、また、ｉ型非晶質シリコン系光電変換層１２を形成する場合は、ｉ型微結晶シリコン系光電変換層２２を形成する場合と比較して、プラズマＣＶＤ成膜室内に導入する原料ガスがより放電し易いガス組成であり、カソードとアノードの距離の自由度が大きいからである。
【００２４】
本実施形態のように、ｉ型非晶質シリコン系光電変換層１２を有するｐｉｎ構造積層体およびｉ型微結晶シリコン系光電変換層２２を有するｐｉｎ構造積層体を同一のプラズマＣＶＤ成膜室２２０内で形成するためには、良質なｉ型微結晶シリコン系光電変換層２２を形成するために、カソード２２２とアノード２２３間の距離が小さく設定された電極構造とする必要があり、これと同一の電極構造でｉ型非晶質シリコン系光電変換層１２を形成することとなる。
【００２５】
カソード２２２とアノード２２３間の距離が小さくなつた場合に、プラズマＣＶＤ成膜室内の膜形成時の圧力を高くして放電を発生し易くすることは、パッシェンの法則から容易に想到しうるものである。しかし、本発明では、ｉ型非晶質シリコン系光電変換層１２を有する非晶質ｐｉｎ構造積層体１０形成条件を、通常の条件と比較して、成膜圧力を高く設定し、カソード２２２の単位面積当たりの電力密度を小さく設定することにより、従来では考えられなかった不純物の混入または拡散を低減する効果を利用して、同一のプラズマＣＶＤ成膜室２２０内で二重ｐｉｎ構造積層体３０を繰り返し形成した場合でも、光電変換効率の高い積層型シリコン系薄膜光電変換装置１００を製造することができる。
【００２６】
本実施形態においては、成膜圧力２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件下で、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３を順次連続して形成することによって、同一のプラズマＣＶＤ成膜室で非晶質ｐｉｎ構造積層体１０（ｐ型層、ｉ型層およびｎ型層がこの順に形成されｉ型層が非晶質である積層体をいう、以下同じ)を形成することができる。ここで、本実施形態およびその他の実施形態のいずれにおいても、ｐｉｎ構造積層体の形成の際にカソードに電力を供給することから、電極単位面積当たりの電力密度とは、カソードの電極単位面積当たりの電力密度を意味する。
【００２７】
このような条件で第１のｎ型半導体層１３が形成される場合は、第１のｎ型半導体層１３および成膜室内の残留膜中のｎ型不純物原子は他の層への拡散がしにくく、第２のｐ型半導体層２１およびｉ型微結晶シリコン系光電変換層２２に影響を及ぼさない。
【００２８】
第１のｎ型半導体層１３は、非晶質半導体または結晶質半導体のどちらでも良いが、結晶質半導体とすることが望ましい。結晶質半導体に含まれる結晶部分はｎ型不純物原子のドーピング効率が高いため、第１のｎ型半導体層１３が結晶部分を含むことにより、ｎ型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって、第１のｎ型半導体層１３中のｎ型不純物原子濃度を低くでき、他の層への拡散を低減することができる。
【００２９】
また、上記のような非晶質ｐｉｎ構造積層体１０の形成条件により得られる第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２は、二重ｐｉｎ構造積層体を繰り返し形成する場合においても、前の第２のｎ型半導体層２３の形成の際にプラズマＣＶＤ成膜室内に形成された残留膜のｎ型不純物原子の影響も受けにくい。
【００３０】
成膜圧力２００Ｐａ以上の形成条件は、非晶質シリコン系半導体層を形成する従来の条件（たとえば、１００Ｐａから１２０Ｐａ程度）より高い圧力条件である。第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を高い成膜圧力で形成することにより、それらの層を形成する前からカソード２２２上および／または室内面２２１上に付着している第２のｎ型半導体層２３から放出されるｎ型不純物原子の平均自由行程（プラズマＣＶＤ成膜室内を移動できる距離）を低下させ、形成される第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、成膜圧力３０００Ｐａ以下の形成条件で第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【００３１】
また、第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を電極単位面積当たりの電力密度０．３Ｗ／ｃｍ2以下の低電力密度で形成することにより、カソード２２２に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減することができる。ｎ型不純物原子は、カソード２２２に付着した第２のｎ型半導体層２３からプラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギーを低減することにより、形成される第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、電力密度０．０１Ｗ／ｃｍ2以上の形成条件で第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【００３２】
この結果、プラズマＣＶＤ成膜室のカソード上および／または室内面上に形成された残留膜を除去する工程を経ることなく連続して次の基板１上の透明導電膜２上に上記二重ｐｉｎ構造積層体３０を形成させて次の積層型シリコン系薄膜光電変換装置１００を製造することができる。
【００３３】
さらに、ｉ型非晶質シリコン系光電変換層１２を上記形成条件により形成することにより、第１のｐ型半導体層１１形成の際にカソード２２２上および／または室内面２２１上に付着したｐ型半導体層中のｐ型不純物原子がｉ型非晶質シリコン系光電変換層１２中に混入する量は低減される。
【００３４】
なお、上記の各ｐｉｎ構造積層体において、ｐ型層、ｉ型層、ｎ型層の順に形成することにより、ｎ型層、ｉ型層、ｐ型層の順に形成する場合に比べて、光電変換層であるｉ型層への不純物原子による影響が少なくなる。これは、ｎ型不純物原子（たとえばリン原子）の方が、ｐ型不純物原子（たとえばボロン原子）よりも、ｉ型層への混入による影響が大きいため、ｉ型層形成後にｎ型層を形成する方が、ｉ型層形成後にｐ型層を形成するよりも、ｉ型層への影響が少なくことによると考えられる。
【００３５】
本実施形態においては、図１を参照して、第１のｐ型半導体層１１の厚さは、ｉ型非晶質シリコン系光電変換層１２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第１のｐ型半導体層１１の厚さは、非活性層の入射側の光吸収量を抑えることが必要である点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。ｉ型非晶質シリコン系光電変換層１２の厚さは、非晶質の薄膜光電変換層として十分な機能を発揮させる点で、０．１μｍ以上が好ましい。また、ｉ型非晶質シリコン系光電変換層１２の厚さは十分な内部電界が必要である点で、０．５μｍ以下が好ましく、０．４μｍ以下がより好ましい。第１のｎ型半導体層１３の厚さは、ｉ型非晶質シリコン系光電変換層１２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第１のｎ型半導体層１３の厚さは、後述する残留膜のエッチング工程の際にｉ型非晶質シリコン系光電変換層中に拡散する可能性のある残留膜中のｎ型不純物原子の量を減らし、ｎ型不純物原子を含む残留膜を除去する操作が容易になる点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。
【００３６】
また、図１を参照して、第２のｐ型半導体層２１の厚さは、ｉ型微結晶シリコン系光電変換層２２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第２のｐ型半導体層２１の厚さは、非活性層の入射側の光吸収量を抑えることが必要である点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。ｉ型微結晶シリコン系光電変換層２２の厚さは、微結晶を含むシリコン系光電変換層として十分な機能を発揮させる点で、０．５μｍ以上が好ましく、１μｍ以上がより好ましい。また、ｉ型微結晶シリコン系光電変換層２２の厚さは、装置の生産性を確保することが必要である点で、２０μｍ以下が好ましく、１５μｍ以下がより好ましい。第２のｎ型半導体層２３の厚さは、ｉ型微結晶シリコン系光電変換層２２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第２のｎ型半導体層２３の厚さは、非活性層の光吸収量を抑えることが必要である点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。
【００３７】
第１のｐ型半導体層１１は、非晶質シリコン系半導体または結晶質シリコン系半導体とし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成される。また、この第１のｐ型半導体層１１は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成される。また、基板１の下地温度は２５０℃以下であることが好ましい。ここで、基板の下地温度とは、その基板が載置されている下地の温度をいい、その基板の温度とほぼ等しい。本実施形態においては、基板１は通常アノード２２３に載置されており、この場合はアノードの温度を意味する。また、プラズマＣＶＤ成膜室内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましい。また、原料ガスには、第１のｐ型半導体層１１における光吸収量を減少させる目的でメタンやトリメチルジボランなどが含まれていてもよい。これによって、次に形成されるｉ型非晶質シリコン系光電変換層にｐ型不純物原子の影響を与えないｐ型半導体層を形成することができる。また、この第１のｐ型半導体層１１の導電型を決定する不純物原子（以下、導電型決定不純物原子という）は、特に制限はないが、ドーピング効果が高ぐ汎用性があるとの点から、ボロン原子またはアルミニウム原子であることが好ましい。
【００３８】
ｉ型非晶質シリコン系光電変換層１２は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成される。また、このｉ型非晶質シリコン系光電変換層１２は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成される。また、基板１の下地温度は２５０℃以下であることが好ましい。また、プラズマＣＶＤ成膜室内に導入する原料ガスにおいては、シラン系ガスに対する希釈ガスの流量は、５倍以上が好ましく、また、２０倍以下が好ましく、１５倍以下がより好ましい。このようにして、良好な膜質の非晶質ｉ型光電変換層を形成することができる。
【００３９】
第１のｎ型半導体層１３は、非晶質シリコン系半導体または結晶質シリコン系半導体とし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成される。また、この第１のｎ型半導体層１３は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成される。また、基板１の下地温度は２５０℃以下であることが好ましい。これにより、ｉ型非晶質シリコン系光電変換層１２と後に形成される第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３から形成されている微結晶ｐｉｎ構造積層体２０（ｐ型層、ｉ型層およびｎ型層がこの順に形成されｉ型層が微結晶である積層体をいう、以下同じ）に、ｎ型不純物原子の影響を与えない第１のｎ型半導体層１３を形成することができる。
【００４０】
また、第１のｎ型半導体層１３は、同一のプラズマＣＶＤ成膜室を利用して、繰り返しｐｉｎ構造を有する薄膜の形成が可能となるため、その不純物窒素原子濃度を１×１０19ｃｍ-3以下、その不純物酸素原子濃度を１×１０20ｃｍ-3以下とすることができる。これにより、中間に余分な再結合層を挿入することなく第１のｎ型半導体層１３と第２のｐ型半導体層２１の間で良好なオーミック接合が得られる。
【００４１】
また、第１のｎ型半導体層１３の導電型決定不純物原子は、特に制限はないが、ドーピング効率が高く、汎用性があるとの点から、リン原子であることが好ましい。さらに、原料ガス中のシリコン原子に対するリン原子の含有量は、十分なドーピング効果が得られる点で、好ましくは０．０５原子％以上より好ましくは０．１原子％以上であり、膜質の悪化を避けるという点から、好ましくは３原子％以下でありより好ましくは１原子％以下である。ここで、原子％とは、シリコン原子の原子数に対する、ドーピング原子の原子数の割合を百分率で表したものをいう。これによつて、第１のｎ型半導体層の導電型決定不純物原子濃度を３×１０19ｃｍ-3以下とすることができる。
【００４２】
第２のｐ型半導体層２１は、一般的な形成条件（たとえば特開２０００−２４３９９３号公報などに記載）で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｐ型微結晶シリコン層とすることができる。
【００４３】
第２のｐ型半導体層２１は、たとえば、導電型決定不純物原子としてボロン原子が０．０１原子％以上５原子％以下ドープされたｐ型非晶質もしくは微結晶のシリコン薄膜などとすることができる。第２のｐ型半導体層２１は、基板１の下地温度が２５０℃以下であり、プラズマＣＶＤ成膜室内に導入する原料ガスが、シラン系ガスと、水素ガスを含有する希釈ガスとを含む条件で形成されることが好ましい。また、原料ガスには、第２のｐ型半導体層２１における吸収量を減少させる目的で、メタンやトリメチルジボランなどが含まれていてもよい。基板１の下地温度を、好ましくは２５０℃以下とすることにより、ｉ型非晶質シリコン系光電変換層１２に影響を与えることなく、第２のｐ型半導体層２１を形成することができる。
【００４４】
また、第２のｐ型半導体層２１は、同一のプラズマＣＶＤ成膜室を利用して、繰り返しｐｉｎ構造を有する薄膜の形成が可能となるため、その不純物窒素原子濃度を１×１０19ｃｍ-3以下、その不純物酸素原子濃度を１×１０20ｃｍ-3以下とすることができる。これにより、中間にたとえば再結合層を挿入することなく第１のｎ型半導体層１３と第２のｐ型半導体層２１の間で良好なオーミック接合が得られる。
【００４５】
また、第２のｐ型半導体層２１の導電型決定不純物原子は、特に制限はないが、ドーピング効率が高く、汎用性があるとの点から、ボロン原子またはアルミニウム原子などが好ましい。これによつて、第２のｐ型半導体層２１の導電型決定不純物濃度を５×１０19ｃｍ-3以下とでき、中間に余分な再結合層を挿入することなく第１のｎ型半導体層１３と第２のｐ型半導体層２１の間で良好なオーミック接合が得られる。
【００４６】
ｉ型微結晶シリコン系光電変換層２２は一般的な形成条件（たとえば特開２０００−２４３９９３号公報などに記載）で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｉ型微結晶シリコン層とすることができる。
【００４７】
ｉ型微結晶シリコン系光電変換層２２は、基板１の下地温度を好ましくは２５０℃以下とすることにより、ｉ型非晶質シリコン系光電変換層１２に影響を与えることなく形成できる。また、プラズマＣＶＤ成膜室内に導入する原料ガスにおいては、シラン系ガスに対する希釈ガスの流量は、３０倍以上が好ましく、また、１００倍以下が好ましく、８０倍以下がより好ましい。このようにして、ラマン分光法により測定される４８０ｎｍ-1におけるピークに対する５２０ｎｍ-1におけるピークのピーク強度比Ｉ520／Ｉ480が５以上１０以下であるｉ型微結晶シリコン系光電変換層２２が得られる。かかるｉ型微結晶シリコン系光電変換層２２においては十分な結晶化率を得ることができ、後述する成膜室のカソード上および／または室内面上に形成された残留膜の除去（クリーニングともいう、以下同じ）処理を行なった後も、再現性よくｉ型シリコン系光電変換層を形成することができる。
【００４８】
第２のｎ型半導体層２３は、一般的な形成条件（たとえば特開２０００−２４３９９３号公報などに記載）で形成すれば良く、たとえば成膜圧力６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｎ型微結晶シリコン層とすることができる。
【００４９】
第２のｎ型半導体層２３は、基板１の下地温度を好ましくは２５０℃以下とすることにより、ｉ型非晶質シリコン系光電変換層に影響を与えることなく形成できる。ここで、第２のｎ型半導体層２３の導電型決定不純物原子には特に制限はないが、ドーピング効率が高く、汎用性があるとの点からリン原子が好ましい。また、原料ガス中のシリコン原子に対するリン原子の含有量は、十分なドーピング効果が得られる点で、好ましくは０．１原子％以上より好ましくは０．３原子％以上であり、膜質の悪化を避けるという点から、好ましくは５原子％以下より好ましくは３原子％以下である。
【００５０】
このようにして、同一のプラズマＣＶＤ成膜室内で、非晶質ｐｉｎ構造積層体１０（すなわち、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３)および微結晶ｐｉｎ構造積層体２０（すなわち、第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３）を連続して形成することにより、高い光電変換効率を有する積層型シリコン系薄膜光電変換装置を低コストでかつ効率よく製造することができる。
【００５１】
（実施形態２）
本発明のシリコン系薄膜光電変換装置の製造方法の他の実施形態は、図１および図２を参照して、上記実施形態１において、二重ｐｉｎ構造積層体を形成する工程の後に、この二重ｐｉｎ構造積層体を含むシリコン系薄膜光電変換装置１００をプラズマＣＶＤ成膜室２２０から搬出する工程と、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程とを含む。すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、二重ｐｉｎ構造積層体３０を形成した後に、二重ｐｉｎ構造積層体３０を含むシリコン系薄膜光電変換装置１００をプラズマＣＶＤ成膜室２２０から搬出し、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去することを特徴とする。
【００５２】
実施形態１に示すように同一のプラズマＣＶＤ成膜室内で二重ｐｉｎ構造積層体を形成した後、この二重ｐｉｎ構造積層体を含むシリコン系薄膜光電変換装置１００を搬出した後、上記プラズマＣＶＤ成膜室のカソード上および／または室内面上に形成された残留膜を除去することによって、良好な品質および性能を有する積層型シリコン系薄膜光電変換装置１００を、同一のプラズマＣＶＤ成膜室内で繰り返し製造することができる。
【００５３】
実施形態１に示すように同一のプラズマＣＶＤ成膜室２２０内で二重ｐｉｎ構造積層体を形成することにより、ひとつの積層型シリコン系薄膜光電変換装置を形成した後、本実施形態に示すようなプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程を経ることなく、同一のプラズマＣＶＤ成膜室２２０内で次の二重ｐｉｎ構造積層体を形成することにより、次の積層型シリコン系薄膜光電変換装置を形成することもできる。
【００５４】
しかし、プラズマＣＶＤ成膜室２２０における残留膜による汚染を防止する点から、ひとつの積層型シリコン系薄膜光電変換装置１００の形成後、次の基板１の透明導電膜２上に引き続き次の積層型シリコン系薄膜光電変換装置１００の非晶質ｐｉｎ構造積層体１０を形成するよりも、非晶質ｐｉｎ構造積層体１０を形成する前に、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を完全に除去して、残存膜中の第２のｎ型層中の不純物原子（ｎ型ドーパント）による次の積層型シリコン系薄膜光電変換装置１００の非晶質ｐｉｎ構造積層体１０への拡散による影響を完全に除去することが好ましい。これにより、引き続き、再現性よく、良好な品質および性能を有する積層型シリコン系薄膜光電変換装置を形成することができる。
【００５５】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、次工程において予定されているｐｉｎ構造積層体の形成時における、プラズマＣＶＤ成膜室２２０の残留膜中のｐ型層およびｎ型層の不純物原子（ｐ型不純物原子およびｎ型不純物原子）によるｐｉｎ構造積層体への影響を除去するための工程としてプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程を有することを特徴とする。かかる工程により、シングルチャンバ方式で複数の光電変換装置を連続して製造しても、残留膜中の不純物原子による影響を除去することができ、ｐｉｎ構造積層体中の第１のｐ型半導体層およびｉ型非晶質シリコン系光電変換層中へのｎ型不純物原子の混入を大幅に抑制できる。このため、良好な品質および性能を有するｐｉｎ構造積層体を繰返し形成できるようになり、シングルチャンバ方式を用いて二重ｐｉｎ構造積層体を含む積層型シリコン系薄膜光電変換装置を製造することが可能となり、インライン方式やマルチチャンバ方式、またそれぞれをくみ合わせた製造設備よりも設備を簡略化し、低コスト化を図ることができる。
【００５６】
本実施形態において、残留膜を除去する工程は、水素ガスと、不活性ガスと、フッ素系のクリーニングガスとからなる群より選ばれる少なくとも１種のガスをプラズマ化したガスプラズマ分解により行なうことができる。このような残留膜の除去工程により、ｐｉｎ構造積層体を繰返し形成して再現性よく積層型シリコン系薄膜光電変換装置を製造することができる。水素ガスと、不活性ガスと、フッ素系のクリーニングガスのいずれのガスを用いても、残留膜のエッチング操作を好ましく行なうことができるが、残留膜のエッチング速度が比較的速、点で、３フッ化窒素ガスをプラズマ化して得られる３フッ化窒素ガスプラズマを用いることが好ましい。ここで、不活性ガスとしては、個々のエッチング条件によっても異なるが、一般的には、アルゴンガスが好ましい。
【００５７】
また、本実施形態の残留膜を除去する工程において、プラズマＣＶＤ成膜室のカソード上および／または室内面上の残留膜全体を除去することができる。ただし、残留膜中の最下層（最もカソードに近い層をいう、以下同じ）に位置するｐ型層中の不純物原子の影響を避けるため若干のオーバーエッチングもしくはアンダーエッチングが必要になる。
【００５８】
オーバーエッチングの場合、上記二重ｐｉｎ構造積層体を１回形成する際に形成される残留膜を、その膜厚および膜厚の５％〜１０％程度の深さまでオーバーエッチングする。こうすることで、残留膜中の不純物原子の影響を除去することができる。しかし、プラズマＣＶＤ成膜室のカソード上に形成した残留膜についてこのようなオーバーエッチングを繰り返すと、放電を安定化させる目的で成膜されているカソード上のプリデポ膜（予備堆積膜、以下同じ）が徐々にエッチングされて、カソードの金属表面が現れてくる。これが原因となり、次の二重ｐｉｎ構造積層体の形成初期の数十ｎｍ程度の厚さの部分に大きな影響を与えることがある。
【００５９】
上記問題点を解決するため、上記二重ｐｉｎ構造積層体を１回形成する際に形成される残留膜のカソードに近い部分を残すアンダーエッチングを選択する場合がある。このアンダーエッチングは、残留膜の表面層からカソードおよび／または室内面に最も近い位置にある第１のｎ層までと、好ましくはｉ型層の厚さ方向に１０ｎｍ以上の深さまでとをエッチング除去することにより行なう。エッチング除去するｉ型層の深さが厚さ方向に１０ｎｍ未満であると、ｉ型層中に拡散している第１のｎ型層中の不純物原子（ｎ型ドーパント）の影響を完全に除去するのが困難になる。また、本エッチング除去は、ｉ型層の厚さの９０％以下の範囲までの深さが好ましく、ｉ層の厚さの８０％以下の範囲までの深さがより好ましい。ｉ型層の厚さの９０％より深くエッチングしようとすると、ｉ型層の下地に存在するｐ型層中の不純物原子（ｐ型ドーパント）の影響も出始め、次工程で形成するｐ層のドーピング量が最適値よりずれる恐れがある。したがって、好ましくは、ｎ層とともにｉ層をその厚さの８０％程度の深さまでエッチングすることにより、残留膜中の不純物原子の影響が完全に除去される。このように残留膜の除去工程が終了した後のプラズマＣＶＤ成膜室に、次の基板が搬入されて繰り返して二重ｐｉｎ構造積層体が形成されて、二重ｐｉｎ構造積層体を含む次の積層型シリコン系薄膜光電変換装置が製造される。
【００６０】
上記アンダーエッチングの工程を含めながら、二重ｐｉｎ構造積層体の形成工程を複数回繰り返すと、カソードにエッチングされていない残留膜が、二重ｐｉｎ構造積層体の形成の回数分積層される。このまま積層型シリコン系薄膜光電変換装置の製造を継続していくと、積層された残留膜が内部応力によりカソード表面から剥離し、ｐｉｎ構造積層体中に数μｍ径の粉末として取り込まれることがあり、この粉末は上下の電極を短絡させる点欠陥を作り、光電変換装置の製品歩留まりを３０％以下にまで極端に低下させる。
【００６１】
そこで、光電変換装置を作製した後、残留膜がカソードから剥離しているときは、カソード上の残留膜をすベて除去することが好ましい。また、残留膜がカソードから剥離していなくても、残留膜の剥離が起こる前に、上記の点欠陥の発生を未然に防止し、光電変換装置の製造における歩留まりを高く維持することがより好ましい。残留膜の剥離の程度は、成膜条件や膜付着時の電極の表面状態によって大きく変動するが、プラズマＣＶＤ成膜室内でシリコン系薄膜を作製する場合には、一般的に、カソード上に形成された残留膜の積算膜厚が１０μｍ以上１０００μｍ以下であるときに、残留膜の剥離が生じやすい。したがって、カソード上の残留膜の積算膜厚が、好ましくは１０μｍ以上８００μｍ以下であるときに、また、より好ましくは３００μｍ以上５００μｍ以下であるときに、カソード上に積層された残留膜をすベて除去することが望ましい。
【００６２】
カソード上に積層された残留膜を除去する工程は、水素ガス、不活性ガス、フッ素系のクリーニングガスまたはこれらのガスを任意の割合で含む混合ガスをプラズマ化したガスプラズマにより行なうことができるが、残留膜のエッチング速度が比較的速い点で、３フッ化窒素などのフッ素系のクリーニングガスを用いることが好ましい。たとえば、エッチングガスとして、１０体積％〜３０体積％の３フッ化窒素ガスと９０体積％〜７０体積％のアルゴンガスとの混合ガスを導入し、３００Ｐａ以下の圧力でプラズマ放電することにより、１０ｎｍ／ｓ以上のエッチング速度が得られる。このようなカソードのクリーニング後、カソード表面を安定化させるため、カソード表面上にシリコン膜の予備堆積（プリデポ）を行ない、再びｐｉｎ構造積層体の形成工程を継続することができる。
【００６３】
特に、カソード上に形成された残留膜をオーバーエッチングする工程においては、カソード表面安定化のために金属表面上に形成されている下地膜を完全に除去しないように留意する必要がある。下地膜が完全除去された場合には、二重ｐｉｎ構造積層体における第１のｐ型半導体層の形成条件が不安定になる可能性があるので、再度、下地膜の予備堆積を行うことが好ましい。
【００６４】
（実施形態３）
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、図３を参照して、上記実施形態１または実施形態２の製造方法により形成された二重ｐｉｎ構造積層体３０の第２のｎ型半導体層２３上に、さらに、ｐ型半導体層４１、ｉ型結晶質シリコン系光電変換層４２およびｎ型半導体層４３から構成される結晶質ｐｉｎ構造積層体４０を少なくとも１つ積層することを特徴とする。
【００６５】
すなわち、本実施形態のシリコン系薄膜光電変換装置は、図３を参照して、積層型シリコン系薄膜光電変換装置３００であって、基板１側から非晶質ｐｉｎ構造積層体１０、微結晶ｐｉｎ構造積層体２０および１つ以上の結晶質ｐｉｎ構造積層体４０（ｐ型層、ｉ型結晶質層、ｎ型層から形成されるｐｉｎ構造積層体をいう、以下同じ）から構成される３つ以上のｐｉｎ構造積層体が積層された構造を有し、光源からの光吸収の効率がより高まることにより、光電変換効率がさらに高くなる。光の吸収効率を高める点から、ｉ型結晶質シリコン系光電変換層４２中の各結晶の径は、ｉ型微結晶シリコン系光電変換層２２中の各結晶の径より大きいほうが好ましい。また、ｐ型半導体層４１およびｎ型半導体層４３は、それぞれ実施形態１の第１のｐ型半導体層１１および第１のｎ型半導体層１３と同じである。
【００６６】
（実施形態４）
実施形態２の製造方法により製造されるシリコン系薄膜光電変換装置についてさらに具体的に説明する。本実施形態のシリコン系薄膜光電変換装置は、積層型シリコン薄膜光電変換装置であって、図１を参照して、透明な基板１上に、透明導電膜２、非晶質ｐｉｎ構造積層体１０を構成する第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３、微結晶ｐｉｎ構造積層体２０を構成する第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３、導電膜３ならびに金属電極４が順に形成されているタンデム型シリコン系薄膜光電変換装置である。
【００６７】
本実施形態のシリコン系薄膜光電変換装置は、図１、図２および図４を参照して、以下のようにして製造される。なお、図２を参照して、本光電変換装置の製造に用いられるプラズマＣＶＤ装置２００は、加熱室２１０、成膜室２２０および取出し室２３０を備え、各室間を基板１が矢印の方向に搬送される。
【００６８】
まず、ガラスなどからなる透明な基板１上に、透明導電膜２が形成される。透明導電膜２は、光を透過し導電性を有するものであれば特に制限はなく、たとえば、ＳｎＯ2、ＩＴＯ（インジウム錫酸化物、以下同じ）、ＺｎＯなどの透明導電性酸化膜などが好ましく形成される。
【００６９】
次に、ステップ（以下、ステップをＳと略す。）１において、透明導電膜２が形成された基板１をプラズマＣＶＤ装置２００の加熱室２１０に搬入する。次いで、Ｓ２において、加熱室２１０で基板温度が成膜温度に達するまで一定時間加熱保持される。次いで、Ｓ３において、透明導電膜２が形成された成膜温度に達した基板１を成膜室２２０に搬入する。
【００７０】
続いて、Ｓ４において、同一の成膜室２２０内で、基板１の透明導電膜２上に、非晶質ｐｉｎ構造積層体１０を構成する第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３、微結晶ｐｉｎ構造積層体２０を構成する第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３が連続して形成されて、二重ｐｉｎ構造積層体を含む光電変換装置が形成される。
【００７１】
成膜室２２０内では、まず透明導電膜２上に、第１のｐ型半導体層１１がプラズマＣＶＤ法により形成される。この第１のｐ型半導体層１１は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下かつ電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成される。また、基板１の下地温度は２５０℃以下が好ましい。成膜室２２０内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましい。また、原料ガスは、光吸収量を減少させる目的でメタンやトリメチルジボランなどが含まれていてもよい。基板の下地温度を、好ましくは２５０℃以下とすることにより、次に形成されるｉ型非晶質シリコン系光電変換層１２に影響を与えることなく第１のｐ型半導体層１１が形成される。また、後述する残留膜のエッチング工程後でも、再現性良ぐ第１のｐ型半導体層１１を形成することができる。この第１のｐ型半導体層１１の導電型決定不純物原子は、ボロン原子またはアルミニウム原子など好ましく選択される。
【００７２】
ｉ型非晶質シリコン系光電変換層１２は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下かつ電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成される。また、基板１の下地温度は２５０℃以下が好ましい。また、成膜室２２０内に導入する原料ガスは、シラン系ガスに対する希釈ガスの流量を、好ましくは５倍以上とし、また、シラン系ガスに対する希釈ガスの流量を、好ましくは２０倍以下、より好ましくは１５倍以下とする。かかる条件を選択することにより、良好な膜質のｉ型非晶質シリコン系光電変換層１２が形成される。
【００７３】
第１のｎ型半導体層１３は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下かつ電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗｃｍ2以下で形成される。基板１の下地温度は２５０℃以下が好ましい。かかる条件を選択することにより、非晶質ｐｉｎｎ構造積層体１０および微結晶ｐｉｎ構造積層体２０に影響を与えることなく良好な膜質の第１のｎ型半導体層１３が形成される。第１のｎ型半導体層１３の導電型決定不純物原子としてはリンを選択することができる。ここで、十分なドーピング効果が得られる点で、原料ガス中のシリコン原子に対するリン原子の含有量は好ましくは０．０５原子％以上より好ましくは０．１原子％以上であり、膜質の悪化を避ける点から、好ましくは３原子％以下さらに好ましくは１原子％以下である。これによって、第１のｎ型半導体層の導電型決定不純物濃度を３×１０19ｃｍ-3以下とすることができる。
【００７４】
第２のｐ型半導体層２１は、一般的な形成条件で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｐ型微結晶シリコン層とすることができる。
【００７５】
第２のｐ型半導体層２１は、基板１の下地温度が２５０℃以下で、厚さ２ｎｍ以上５０ｎｍ以下の範囲となるように形成されるのが好ましい。また、成膜室２２０内に導入される原料ガスの主成分は、たとえば、シランガスなどのシラン系ガスと、たとえば水素ガスなどからなる希釈ガスであり、シラン系ガスに対する希釈ガスの流量を１００倍以上とし、ドーピングガスとしてジボランが用いることが好ましい。
【００７６】
また、この第２のｐ型半導体層２１は、たとえば、導電型決定不純物原子としてボロン原子が０．０１原子％以上５原子％以下ドープされたｐ型非晶質もしくは微結晶のシリコン薄膜などとすることができる。しかし、第２のｐ型半導体層２１についてのこれらの条件は限定的なものではなく、不純物原子として、たとえば、アルミニウム原子なども用いることができる。また、第２のｐ型半導体層２１が、非晶質および微結晶のシリコンカーバイドまたは非晶質のシリコンゲルマニウムなどの合金材料からなる層で形成されていてもよい。また、第２のｐ型半導体層２１の厚さは、２ｎｍ以上５０ｎｍ以下の範囲内で設定することが好ましい。また、第２のｐ型半導体層２１は、多結晶のシリコン系薄膜または合金系薄膜であってもよく、また異なる複数の薄膜の積層とすることもできる。
【００７７】
ｉ型微結晶シリコン系光電変換層２２は、一般的な形成条件で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｉ型微結晶シリコン層とすることができる。
【００７８】
ｉ型微結晶シリコン系光電変換層２２は、０．５μｍ以上２０μｍ以下の厚さ０形成されることが好ましい。このｉ型微結晶シリコン系光電変換層２２は、基板１の下地温度が２５０℃以下、シラン系ガスに対する希釈ガスの流量が３０倍以上１００倍以下で形成されることが好ましい。また、こうして得られるｉ型微結晶シリコン系光電変換層２２は、ラマン分光法により測定される４８０ｎｍ-1におけるピークに対する５２０ｎｍ-1におけるピークのピーク強度比Ｉ520／Ｉ480が５以上１０以下であることが好ましい。また、ｉ型微結晶シリコン系光電変換層として、ｉ型微結晶シリコン薄膜または微量の不純物を含む弱ｐ型もしくは弱ｎ型で、光電変換機能を十分に備えている微結晶シリコン薄膜が用いられてもよい。さらに、ｉ型微結晶シリコン系光電変換層２２は、上記微結晶シリコン薄膜に限定されず、合金材料であるシリコンカーバイドまたはシリコンゲルマニウムなどの薄膜が用いられてもよい。
【００７９】
第２のｎ型半導体層２３は、一般的な形成条件で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｎ型微結晶シリコン層とすることができる。
【００８０】
第２のｎ型半導体層２３は、基板１の下地温度が２５０℃以下で、厚さ２ｎｍ以上５０ｎｍ以下の範囲となるように形成されるのが好ましい。また、第２のｎ型半導体層２３は、たとえば、導電型決定不純物原子としてリン原子が０．１原子％以上５原子％以下ドープされたｎ型非晶質もしくは微結晶のシリコン薄膜などとすることができる。しかし、ｎ型半導体層に関するこれらの条件は、限定的なものではなぐ第２のｎ型半導体層２３が微結晶のシリコンカーバイドまたはシリコンゲルマニウムなどの合金材料で形成されていてもよい。
【００８１】
次に、図１、図２および図４を参照して、Ｓ５において、上記の二重ｐｉｎ構造積層体を含む光電変換装置を成膜室２２０から取出し室２３０に搬出した後、Ｓ６において、成膜室２２０内のカソード上の残留膜の剥離などの異常の有無を確認する。剥離などの異常がある場合には（Ｓ６において、ＹＥＳの場合）、Ｓ７において、カソード２２２上の残留膜をオーバーエッチングにより全部除去し、Ｓ８に示すカソード表面の安定化（たとえば、プリデポ膜の形成など）を行なうことが望ましい。一方、カソード２２２上の残留膜に異常がない場合には（Ｓ６において、ＮＯの場合）、Ｓ９において、成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜をエッチング（アンダーエッチングまたはオーバーエッチング）し、最後のｎ型半導体層の形成時に成膜室２２０のカソード２２２上および／または室内面２２１上に形成された残留膜中の不純物原子（ｎ型ドーパント）による影響を除去する。ここで、残留膜の除去は、水素ガス、不活性ガス、フッ素系のクリーニングガスまたはこれらの任意の混合ガスをプラズマ化したガスプラズマにより行なうことができる。
【００８２】
残留膜を除去する工程は、通常カソード２２２上に形成された残留膜全体を除去する工程をとる。ただし、残留膜のエッチング工程において最後に残るｐ型層の不純物原子（ｐ型ドーパント）の影響を避けるため若干のオーバーエッチングもしくはアンダーエッチングが必要になる。オーバーエッチングの場合、上記二重ｐｉｎ構造積層体を１回形成する際に形成される残留膜を、その膜厚および膜厚の５％〜１０％程度の深さまでオーバーエッチングする。こうすることで、残留膜中の不純物原子の影響を除去することができる。ただし、このようなオーバーエッチングを繰り返すと、放電を安定化させる目的で成膜しているカソード上のプリデポ膜が徐々にエッチングされるためカソードの金属表面が現れてくる。これが原因となり、次の二重ｐｉｎ構造積層体の形成初期の数十ｎｍ程度の厚さの部分に大きな影響を与えることがある。
【００８３】
上記問題点を解決するため、上記二重ｐｉｎ構造積層体を１回形成する際に形成される残留膜のカソードに近い部分を残すアンダーエッチングを選択する場合がある。このアンダーエッチングは、残留膜の表面層からカソードおよび／または室内面に最も近い位置にある第１のｎ層までと、好ましくは非晶質ｉ型層の厚さ方向に１０ｎｍ以上の深さまでとをエッチング除去することにより行なう。エッチング除去する非晶質ｉ型層の深さが厚さ方向に１０ｎｍ未満であると、ｉ型層中に拡散している第１のｎ型層中の不純物原子（ｎ型ドーパント）の影響を完全に除去するのが困難になる。また、本エッチング除去は、ｉ型層の厚さの９０％以下の範囲までの深さが好ましく、ｉ層の厚さの８０％以下の範囲までの深さがより好ましい。ｉ型層の厚さの９０％より深くエッチングしょうとすると、ｉ型層の下地に存在するｐ型層中の不純物原子（ｐ型ドーパント）の影響も出始め、次工程で形成するｐ層のドーピング量が最適値よりずれる恐れがある。したがって、好ましくは、ｎ層とともにｉ層をその厚さの８０％程度の深さまでエッチング除去することにより、残留膜中の不純物原子の影響が完全に除去される。このように残留膜の除去工程が終了した後のプラズマＣＶＤ成膜室に、次の基板が搬入されて繰り返して二重ｐｉｎ構造積層体が形成されて、二重ｐｉｎ構造積層体を含む次の積層型シリコン系薄膜光電変換装置が製造される。
【００８４】
上記アンダーエッチングの工程を含めながら、二重ｐｉｎ構造積層体の形成工程を複数回繰り返すと、カソード２２２上にエッチングされていない残留膜が、二重ｐｉｎ構造積層体の形成の回数分積層される。このまま、処理を継続していくと、積層された残留膜が内部応力によりカソード表面から剥離し、ｐｉｎ構造積層体中に数μｍ径の粉末として取り込まれることがあり、この粉末は上下の電極を短絡させる点欠陥を作り、光電変換装置の製品歩留まりを３０％以下にまで極端に低下させる。そこで、光電変換装置を作製した後、残留膜がカソード２２２から剥離しているときは、カソード２２２上の残留膜をすベて除去することが好ましい。また、残留膜がカソード２２２から剥離していなくても、残留膜の剥離が起こる前に、上記の点欠陥の発生を未然に防止し、光電変換装置の製造における歩留まりを高く維持することがより好ましい。残留膜の剥離の程度は、成膜条件や膜付着時の電極の表面状態によって大きく変動するが、プラズマＣＶＤ成膜室内でシリコン系薄膜を作製する場合には、一般的に、カソード２２２上に形成された残留膜の積算膜厚が１０μｍ以上１０００μｍ以下であるときに、残留膜の剥離が生じやすい。したがって、カソード２２２上の残留膜の積算膜厚が、好ましくは１０μｍ以上８００μｍ以下であるときに、また、より好ましくは３００μｍ以上５００μｍ以下であるときに、カソード上に積層された残留膜をすベて除去することが望ましい。
【００８５】
カソード２２２上に積層された残留膜を除去する工程は、水素ガス、不活性ガス、フッ素系のクリーニングガスまたはこれらのガスを任意の割合で含む混合ガスをプラズマ化したガスプラズマにより行なうことができるが、残留膜のエッチング速度が比較的速い点で、３フッ化窒素などのフッ素系のクリーニングガスを用いることが好ましい。たとえば、エッチングガスとして、１０体積％〜３０体積％の３フッ化窒素ガスと９０体積％〜７０体積％のアルゴンガスとの混合ガスを導入し、３００Ｐａ以下の圧力でプラズマ放電することにより、１０ｎｍ／ｓ以上のエッチング速度が得られる。このようなカソード２２２のクリーニング後、カソード表面を安定化させるため、カソード表面上にシリコン膜の予備堆積 (プリデポ)を行ない、再びｐｉｎ構造積層体の形成工程を継続することができる。
【００８６】
次に、図１を参照して、上記のようにして二重ｐｉｎ構造積層体３０を形成した後、二重ｐｉｎ構造積層体３０の第２のｎ型半導体層２３上に、たとえば、ＺｎＯなどからなる導電膜３を形成し、次いで、導電膜３上に、たとえば、Ａｌ、Ａｇなどからなる金属電極４が形成される。導電膜３および金属電極４によって裏面電極部が構成され、光電変換装置が完成する。
【００８７】
上記のように、本実施形態の光電変換装置は、シングルチャンバ方式で製造できるため、インライン方式またはマルチチャンバ方式よりも製造設備を簡略化することができる。また、プラズマＣＶＤ装置においては、成膜室を開放することなく、長期にわたって装置稼動が可能となるため製造の際のタクトタイムを大幅に短縮でき、製造コストを下げることができる。
【００８８】
（実施形態５）
本発明のシリコン系薄膜光電変換装置の一つの実施形態は、図１を参照して、基板１上に形成された透明導電膜２と、二重ｐｉｎ構造積層体３０とを含む積層型シリコン系薄膜光電変換装置１００であって、二重ｐｉｎ構造積層体３０は、透明導電膜２上に順次形成されている第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３から構成され、第１のｎ型半導体層１３および第２のｐ型半導体層２１は、それぞれ不純物窒素原子濃度が１×１０19ｃｍ-3以下、かつ、不純物酸素原子濃度が１×１０20ｃｍ-3以下であることを特徴とする。実施形態１から実施形態４までに示した製造方法を用いることにより、第１のｎ型半導体層１３および第２のｐ型半導体層２１は、それぞれ不純物窒素原子濃度が１×１０19ｃｍ-3以下、かつ、不純物酸素原子濃度が１×１０20ｃｍ-3以下である光電変換効率の高い積層型シリコン系薄膜光電変換装置が得られる。
【００８９】
（実施形態６）
本発明のシリコン系薄膜光電変換装置の他の実施形態は、図１を参照して、基板１上に形成された透明導電膜２と、二重ｐｉｎ構造積層体３０とを含む積層型シリコン系薄膜光電変換装置１００であって、二重ｐｉｎ構造積層体３０は、透明導電膜２上に順次形成されている第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、ｉ型微結晶シリコン系光電変換層２２および第２のｎ型半導体層２３から構成され、第１のｎ型半導体層１３の導電型決定不純物原子濃度が３×１０19ｃｍ-3以下であり、第２のｐ型半導体層２１の導電型決定不純物原子濃度が５×１０19ｃｍ-3以下であることを特徴とする。第１のｎ型半導体層１３および第２のｐ型半導体層２１の導電型決定不純物原子濃度を上記の濃度以下とすることにより、実施形態１から実施形態４までの製造方法において、第１のｎ型半導体層１３の導電型決定不純物原子の他の層（第１のｎ型半導体層１３以外の層）への混入、第２のｐ型半導体層２１の導電型決定不純物原子の他の層（第２のｐ型半導体層２１以外の層）への混入が効果的に抑制され、光電変換効率の高い積層型シリコン系薄膜光電変換装置が得られる。
【００９０】
（実施形態７）
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、図２および図５を参照して、基板１上に形成された透明導電膜２上に、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３を、同一のプラズマＣＶＤ成膜室２２０内で、順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成する工程を含み、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３は、プラズマＣＶＤ成膜室２２０における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成されることを特徴とする。
【００９１】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法では、図２および図５を参照して、基板１上に形成された透明導電膜２上に、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３を、同一のプラズマＣＶＤ成膜室２２０内で、順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成する。ここで、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３は、プラズマＣＶＤ成膜室２２０における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成される。なお、本実施形態では、図２に示すようにカソード２２２とアノード２２３間の距離が固定された同一のプラズマＣＶＤ成膜室２２０内で非晶質ｐｉｎ構造積層体１０が連続して形成される。
【００９２】
同一のプラズマＣＶＤ成膜室２２０内で、図５に示す本実施形態の製造方法における基板１上に形成された透明導電膜２上にｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３を順次連続して形成してｐｉｎ構造積層体１０を形成する工程は、図１における実施形態１の製造方法における基板１上に形成された透明導電膜２上に第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３を順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成するまでの工程と同じである。すなわち、図５に示す本実施形態のシリコン系薄膜光電変換装置における非晶質ｐｉｎ構造積層体１０（ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３）は、図１に示す実施形態１のシリコン系薄膜光電変換装置における非晶質ｐｉｎ構造積層体１０（第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３）と同じである。したがって、本実施形態の製造方法の非晶質ｐｉｎ構造積層体１０の形成においては、実施形態１の製造方法における非晶質ｐｉｎ構造積層体１０の形成と同様に、以下の特徴を有する。
【００９３】
すなわち、本実施形態においては、ｉ型非晶質シリコン系光電変換層１２を有する非晶質ｐｉｎ構造積層体１０を同一のプラズマＣＶＤ成膜室２２０内で形成する従来の形成条件（たとえば、１００Ｐａから１２０Ｐａ程度）と比較して、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３の成膜圧力を高く設定し、カソード２２２の電力密度を小さく設定することにより、従来では考えられなかったｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２へのｎ型不純物の混入を低減する効果を利用して、同一のプラズマＣＶＤ成膜室２２０内で非晶質ｐｉｎ構造積層体１０を連続して形成した場合でも、光電変換効率の高いシリコン系薄膜光電変換装置を製造することができる。
【００９４】
また、本実施形態においては、実施形態１と同様の条件、すなわち、プラズマＣＶＤ成膜室２２０内のカソード２２２とアノード２２３間の距離を３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍとし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件下で、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３を順次連続して形成することによって、同一のプラズマＣＶＤ成膜室２２０で非晶質ｐｉｎ構造積層体１０を形成することができる。
【００９５】
非晶質ｐｉｎ構造積層体１０を形成し、基板１を取り出した後に、次の基板上に非晶質ｐｉｎ構造積層体１０を繰り返し形成する場合にも、上記のような形成条件により得られるｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２は、その前のｎ型半導体層１３の形成の際にプラズマＣＶＤ成膜室２２０内に形成された残留膜のｎ型不純物原子の影響を受けにくい。
【００９６】
成膜圧力２００Ｐａ以上の形成条件は、非晶質シリコン系半導体層を形成する従来の条件（１００Ｐａから１２０Ｐａ程度)より高い圧力条件である。ｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を高い成膜圧力で形成することにより、それらの層を形成する前からプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に付着しているｎ型半導体層から放出されるｎ型不純物の平均自由行程（プラズマＣＶＤ成膜室内を移動できる距離）を低下させ、形成されるｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、成膜圧力３０００Ｐａ以下の形成条件でｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【００９７】
また、ｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を電極単位面積当たりの電力密度０．３Ｗ／ｃｍ2以下の低電力密度で形成することにより、カソード２２２に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減することができる。ｎ型不純物原子は、カソード２２２に付着したｎ型半導体層からプラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギーを低減することにより、形成されるｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、電力密度０．０１Ｗ／ｃｍ2以上の形成条件でｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【００９８】
この結果、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に形成された残留膜を除去する工程を経ることなく連続して次の基板１上の透明導電膜２上に非晶質ｐｉｎ構造積層体１０を形成させて次のシリコン系薄膜光電変換装置を製造することができる。
【００９９】
さらに、ｉ型非晶質シリコン系光電変換層１２を上記形成条件により形成することにより、ｐ型半導体層１１形成の際にカソード２２２上および／または室内面２２１上に付着したｐ型半導体層１１中のｐ型不純物原子がｉ型非晶質シリコン系光電変換層１２中に混入する量は低減される。
【０１００】
なお、上記の非晶質ｐｉｎ構造積層体１０において、ｐ型層、ｉ型層、ｎ型層の順に形成することにより、ｎ型層、ｉ型層、ｐ型層の順に形成する場合に比べて、光電変換層であるｉ型層への不純物原子による影響が少なくなる。これは、ｎ型不純物原子（たとえばリン原子）の方がｐ型不純物原子（たとえばボロン原子）よりも、ｉ型層への混入による影響が大きいため、ｉ型層形成後にｎ型層を形成する方が、ｉ型層形成後にｐ型層を形成するよりも、ｉ型層への影響が少なくことによると考えられる。
【０１０１】
本実施形態のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３の厚さ、形成条件および導電型決定不純物濃度は、それぞれ実施形態１の第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３と同様である。
【０１０２】
すなわち、ｐ型半導体層１１は、非晶質シリコン系半導体または結晶質シリコン系半導体とし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成される。また、このｐ型半導体層１１は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成される。
【０１０３】
また、ｉ型非晶質シリコン系光電変換層１２は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成される。また、このｉ型非晶質シリコン系光電変換層１２は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは ０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成される。
【０１０４】
さらに、ｎ型半導体層１３は、基板１の下地温度を好ましくは２５０℃以下とすることにより、ｉ型非晶質シリコン系光電変換層１２に影響を与えることなく形成できる。ここで、ｎ型半導体層１３の導電型決定不純物原子には特に制限はないが、ドーピング効率が高く、汎用性があるとの点からリン原子が好ましい。また、原料ガス中のシリコン原子に対するリン原子の含有量は、十分なドーピング効果が得られる点で、好ましくは０．１原子％以上より好ましくは０．３原子％以上であり、膜質の悪化を避けるという点から、好ましくは５原子％以下より好ましくは３原子％以下である。
【０１０５】
このようにして、同一のプラズマＣＶＤ成膜室２２０内で、非晶質ｐｉｎ構造積層体１０（すなわち、ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３）を繰り返し形成することができるため、高い光電変換効率を有するシリコン系薄膜光電変換装置５００を低コストでかつ効率よく製造することができる。
【０１０６】
また、ｎ型半導体層１３は、非晶質シリコン系半導体または結晶質シリコン系半導体とし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の条件で形成されることが望ましい。また、このｎ型半導体層１３は、電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下の条件で形成されることが望ましい。
【０１０７】
ｎ型半導体層１３は、非晶質半導体または結晶質半導体のどちらでも良いが、結晶質半導体とすることが望ましい。結晶質半導体に含まれる結晶部分はｎ型不純物原子のドーピング効率が高いため、ｎ型半導体層１３が結晶部分を含むことにより、ｎ型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって、ｎ型半導体層１３中のｎ型不純物原子濃度を低くでき、他の層への拡散を低減することができる。すなわち、引き続き別の基板１に非晶質ｐｉｎ構造積層体１０を形成する場合に、次のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成する前からプラズマＣＶＤ成膜室２２０内のカソード２２２上および／または室内面２２１上に付着しているｎ型半導体層のｎ型不純物原子濃度が低いため、形成されるｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。このようにして、高い光電変換効率を有するシリコン系薄膜光電変換装置５００を繰り返し製造することができる。
【０１０８】
（実施形態８）
本発明のシリコン系薄膜光電変換装置の製造方法の他の実施形態は、上記実施形態７において、非晶質ｐｉｎ構造積層体１０を形成する工程の後に、この非晶質ｐｉｎ構造積層体１０を含むシリコン系薄膜光電変換装置５００をプラズマＣＶＤ成膜室２２０から搬出する工程と、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程とを含むものである。すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、非晶質ｐｉｎ構造積層体１０を形成した後に、非晶質ｐｉｎ構造積層体１０を含むシリコン系薄膜光電変換装置５００をプラズマＣＶＤ成膜室２２０から搬出し、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去することを特徴とする。
【０１０９】
実施形態７に示すように同一のプラズマＣＶＤ成膜室２２０内で非晶質ｐｉｎ構造積層体１０を形成した後、この非晶質ｐｉｎ構造積層体１０を含むシリコン系薄膜光電変換装置５００を搬出した後、上記プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に形成された残留膜を除去することによって、良好な品質および性能を有するシリコン系薄膜光電変換装置５００を、同一のプラズマＣＶＤ成膜室２２０内で繰り返し製造することができる。
【０１１０】
実施形態７に示す方法によりプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程を経ることなく、同一のプラズマＣＶＤ成膜室２２０内で非晶質ｐｉｎ構造積層体１０を形成することにより、次のシリコン系薄膜光電変換装置５００を形成することもできる。
【０１１１】
しかし、プラズマＣＶＤ成膜室２２０における残留膜による汚染を防止する点から、ひとつのシリコン系薄膜光電変換装置５００の形成後、引き続き次の基板１の透明導電膜２上に次のシリコン系薄膜光電変換装置５００の非晶質ｐｉｎ構造積層体１０を形成するよりも、非晶質ｐｉｎ構造積層体１０を形成する前に、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を完全に除去して、残存膜中のｎ型層中の不純物原子（ｎ型ドーパント）による次のシリコン系薄膜光電変換装置５００の非晶質ｐｉｎ構造積層体１０への拡散による影響を完全に除去することが好ましい。これにより、引き続き、再現性よく、良好な品質および性能を有するシリコン系薄膜光電変換装置５００を形成することができる。
【０１１２】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、次工程において予定されているｐｉｎ構造積層体の形成時における、プラズマＣＶＤ成膜室２２０の残留膜中のｐ型層およびｎ型層の不純物原子（ｐ型不純物原子およびｎ型不純物原子）によるｐｉｎ構造積層体への影響を除去するための工程としてプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程をさらに有することを特徴とする。かかる工程により、シングルチャンバ方式で複数の光電変換装置を連続して製造しても、残留膜中の不純物原子による影響を除去することができ、ｐｉｎ構造積層体中のｐ型半導体層およびｉ型非晶質シリコン系光電変換層中へのｎ型不純物原子の混入を大幅に低減できる。このため、良好な品質および性能を有するｐｉｎ構造積層体を繰返し形成できるようになり、シングルチャンバ方式を用いてシリコン系薄膜光電変換装置を製造することが可能となり、インライン方式やマルチチャンバ方式、またそれぞれをくみ合わせた製造設備よりも設備を簡略化し、低コスト化を図ることができる。本実施形態の残留膜を除去する工程において使用されるクリーニングガスは、実施形態２と同様である。
【０１１３】
（実施形態９）
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、図２および図６を参照して、基板１上に形成された透明導電膜２上に、第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３を、同一のプラズマＣＶＤ成膜室２２０内で、順次形成して二重ｐｉｎ構造積層体６０を形成する工程を含み、第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３は、プラズマＣＶＤ成膜室２２０における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成されることを特徴とする。
【０１１４】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法では、図２および図６を参照して、基板１上に形成された透明導電膜２上に、第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３を、同一のプラズマＣＶＤ成膜室２２０内で、順次形成して二重ｐｉｎ構造積層体６０を形成する。ここで、第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３は、プラズマＣＶＤ成膜室２２０における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成される。なお、本実施形態では、図２に示すようなカソード２２２とアノード２２３間の距離が固定された同一のプラズマＣＶＤ成膜室２２０内で二重ｐｉｎ構造積層体６０が繰り返し形成される。
【０１１５】
同一のプラズマＣＶＤ成膜室２２０内で、図６に示す本実施形態の製造方法における基板１上に形成された透明導電膜２上に第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３を順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成する工程は、図１における実施形態１の製造方法における基板１上に形成された透明導電膜２上に第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３を順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成するまでの工程、および図５における実施形態７の製造方法における基板１上に形成された透明導電膜２上にｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３を順次連続して形成して非晶質ｐｉｎ構造積層体１０を形成する工程と同じである。
【０１１６】
すなわち、図６に示す本実施形態のシリコン系薄膜光電変換装置６００における非晶質ｐｉｎ構造積層体１０（第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３）は、図１に示す実施形態１のシリコン系薄膜光電変換装置１００における非晶質ｐｉｎ構造積層体１０（第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３）、および図５に示す実施形態７のシリコン系薄膜光電変換装置５００における非晶質ｐｉｎ構造積層体１０（ｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２およびｎ型半導体層１３）と同じである。
【０１１７】
また、本実施形態においては、実施形態１および７と同様の条件、すなわち、プラズマＣＶＤ成膜室２２０内のカソード２２２とアノード２２３間の距離を、３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍとし、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件下で、第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３、第２のｐ型半導体層２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３を順次連続して形成することによって、同一のプラズマＣＶＤ成膜室２２０で二重ｐｉｎ構造積層体６０を形成することができる。
【０１１８】
すなわち、この二重ｐｉｎ構造積層体６０は、実施形態７に記載した非晶質ｐｉｎ構造積層体１０を同様の形成条件で繰り返し二回形成したものであり、第１の非晶質ｐｉｎ構造積層体１０と第２の非晶質ｐｉｎ構造積層体５０から構成される。したがって、非晶質ｐｉｎ積層構造体５０を構成する第２のｐ型半導体層２１、第２のｉ型非晶質シリコン系光電変換層５２および第２のｎ型半導体層２３は、それぞれ、非晶質ｐｉｎ構造積層体１０を構成する第１のｐ型半導体層１１、第１のｉ型非晶質シリコン系光電変換層１２、第１のｎ型半導体層１３と同じである。ただし、直列接続される二つの非晶質ｐｉｎ構造積層体１０，５０から出力される電流の整合を取るために、第２のｉ型非晶質シリコン系光電変換層５２の厚みは、第１のｉ型非晶質シリコン系光電変換層１２の厚みよりも大きく設定される。一般的に、第１のｉ型非晶質シリコン系光電変換層１２の厚みは数十ｎｍ程度であり、第２のｉ型非晶質シリコン系光電変換層５２の厚みは２００ｎｍから４００ｎｍ程度である。
【０１１９】
本実施形態においては、成膜圧力２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件下で、第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を順次連続して形成することによって、第２の非晶質ｐｉｎ構造積層体５０を形成した後に、基板１を交換して、その後の基板に第１の非晶質ｐｉｎ構造積層体１０を繰り返し形成する場合に、上記のような形成条件により得られる第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２は、その前の第２のｎ型半導体層２３の形成の際にプラズマＣＶＤ成膜室２２０内に形成された残留膜のｎ型不純物原子の影響を受けにくい。
【０１２０】
成膜圧力２００Ｐａ以上の形成条件は、非晶質シリコン系半導体層を形成する一般的な条件より高い圧力条件である。第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２を高い成膜圧力で形成することにより、それらの層を形成する前からプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に付着している第２のｎ型半導体層２３から放出されるｎ型不純物原子の平均自由行程（プラズマＣＶＤ成膜室内を移動できる距離）を低下させ、形成される第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、成膜圧力３０００Ｐａ以下の形成条件で第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【０１２１】
さらに、第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２を電極単位面積当たりの電力密度０．３Ｗ／ｃｍ2以下の低電力密度で形成することにより、カソード２２２に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減することができる。ｎ型不純物原子は、カソード２２２に付着した第２のｎ型半導体層２３からプラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギーを低減することにより、形成される第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、電力密度０．０１Ｗ／ｃｍ2以上の形成条件で第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【０１２２】
この結果、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に形成された第２のｎ型半導体層２３の残留膜を除去する工程を経ることなく連続して次の基板１上の透明導電膜２上に二重ｐｉｎ構造積層体６０を形成させて次の積層型シリコン系薄膜光電変換装置６００を製造することができる。
【０１２３】
さらに、第１のｉ型非晶質シリコン系光電変換層１２を上記条件により形成することにより、第１のｐ型半導体層１１形成の際にカソード２２２上および／または室内面２２１上に付着している第１のｐ型半導体層１１中のｐ型不純物原子が第１のｉ型非晶質シリコン系光電変換層１２中に混入する量を低減することができる。すなわち、第１のｐ型半導体層１１中のｐ型不純物が第１のｉ型非晶質シリコン系光電変換層１２中に与える影響を低減することができる。
【０１２４】
第１のｎ型半導体層１３は、非晶質半導体又は結晶質半導体のどちらでも良いが、結晶質半導体とすることが望ましい。結晶質半導体に含まれる結晶部分はｎ型不純物原子のドーピング効率が高いため、ｎ型半導体層が結晶部分を含むことにより、ｎ型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって、第１のｎ型半導体層１３中のｎ型不純物濃度を低くでき、他の層への拡散を低減することができる。すなわち、第１のｎ型半導体層１３の形成後に、引き続き第２の非晶質ｐｉｎ構造積層体５０を形成する場合に、第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を形成する前からプラズマＣＶＤ成膜室２２０内のカソード２２２上および／または室内面２２１上に付着している第１のｎ型半導体層１３のｎ型不純物原子濃度が低いため、形成される第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２内に取り込まれるｎ型不純物原子の量を低減することができる。
【０１２５】
また、本実施形態においては、成膜圧力２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件下で、第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を順次連続して形成する。このような形成条件で、第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を形成すると、第１のｎ型半導体層１３の形成の際にプラズマＣＶＤ成膜室２２０内に形成された残留膜のｎ型不純物原子の影響を受けにくい。
【０１２６】
成膜圧力２００Ｐａ以上の形成条件は、非晶質シリコン系半導体層を形成する一般的な条件より高い圧力条件である。第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を高い成膜圧力で形成することにより、それらの層を形成する前からプラズマＣＶＤ膜室２２０のカソード２２２上および／または室内面２２１上に付着している第１のｎ型半導体層１３から放出されるｎ型不純物の平均自由行程（プラズマＣＶＤ成膜室内を移動できる距離）を低下させ、形成される第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２内に取り込まれるｎ型不純物原子の量を低減することができる。また、成膜圧力３０００Ｐａ以下の形成条件で第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【０１２７】
また、第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を電極単位面積当たりの電力密度０．３Ｗ／ｃｍ2以下の低電力密度で形成することにより、カソード２２２に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減することができる。ｎ型不純物原子は、カソード２２２に付着した第１のｎ型半導体層１３からプラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギーを低減することにより、形成される第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２内に取り込まれるｎ型不純物原子の量を低減することができる。また、電力密度０．０１Ｗ／ｃｍ2以上の形成条件で第２のｐ型半導体層２１および第２のｉ型非晶質シリコン系光電変換層５２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
【０１２８】
さらに、第２のｉ型非晶質シリコン系光電変換層５２を上記形成条件により形成することにより、第２のｐ型半導体層２１形成の際にカソード２２２上および／または室内面２２１上に付着した第２のｐ型半導体層２１中のｐ型不純物原子が第２のｉ型非晶質シリコン系光電変換層５２中に混入する量を低減することができる。
【０１２９】
第２のｎ型半導体層２３は、非晶質半導体又は結晶質半導体のどちらでも良いが、結晶質半導体とすることが望ましい。結晶質半導体に含まれる結晶部分はｎ型不純物原子のドーピング効率が高いため、ｎ型半導体層が結晶部分を含むことにより、ｎ型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって、第２のｎ型半導体層２３中のｎ型不純物濃度を低くでき、他の層への拡散を低減することができる。すなわち、引き続き別の基板１に二重ｐｉｎ構造積層体６０を形成する場合に、次の第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２を形成する前からプラズマＣＶＤ成膜室２２０内のカソード２２２上および／または室内面２２１上に付着している第２のｎ型半導体層２３のｎ型不純物原子濃度が低いため、形成される第１のｐ型半導体層１１および第１のｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。このようにして、高い光電変換効率を有する積層型シリコン系薄膜光電変換装置６００を繰り返し製造することができる。
【０１３０】
（実施形態１０）
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、上記実施形態９において、二重ｐｉｎ構造積層体６０を形成する工程の後に、この二重ｐｉｎ構造積層体６０を含むシリコン系薄膜光電変換装置６００をプラズマＣＶＤ成膜室２２０から搬出する工程と、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程とを含むものである。すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、二重ｐｉｎ構造積層体６０を形成した後に、この二重ｐｉｎ構造積層体６０を含むシリコン系薄膜光電変換装置６００をプラズマＣＶＤ成膜室２２０から搬出し、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去することを特徴とする。
【０１３１】
実施形態９に示すように同一のプラズマＣＶＤ成膜室２２０内で二重ｐｉｎ構造積層体６０を形成した後、この二重ｐｉｎ構造積層体６０を含むシリコン系薄膜光電変換装置６００を搬出した後、上記プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上に形成された残留膜を除去することによって、良好な品質および性能を有する積層型シリコン系薄膜光電変換装置６００を、同一のプラズマＣＶＤ成膜室２２０内で繰り返し製造することができる。
【０１３２】
実施形態９に示す方法によりプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程を経ることなく、同一のプラズマＣＶＤ成膜室２２０内で二重ｐｉｎ構造積層体６０を形成することにより、次の積層型シリコン系薄膜光電変換装置６００を形成することもできる。
【０１３３】
しかし、プラズマＣＶＤ成膜室２２０における残留膜による汚染を防止する点から、ひとつの積層型シリコン系薄膜光電変換装置６００の形成後、次の基板１の透明導電膜２上に引き続き次の積層型シリコン系薄膜光電変換装置６００の二重ｐｉｎ構造積層体６０を形成するよりも、二重ｐｉｎ構造積層体６０を形成する前に、プラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を完全に除去して、残存膜中のｎ型層中の不純物原子（ｎ型ドーパント）による次の積層型シリコン系薄膜光電変換装置６００の非晶質ｐｉｎ構造積層体６０への拡散による影響を完全に除去することが好ましい。これにより、引き続き、再現性よく、良好な品質および性能を有する積層型シリコン系薄膜光電変換装置６００を形成することができる。
【０１３４】
すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、次工程において予定されている二重ｐｉｎ構造積層体６０の形成時における、プラズマＣＶＤ成膜室２２０の残留膜中のｐ型層およびｎ型層の不純物原子（ｐ型不純物原子およびｎ型不純物原子）による二重ｐｉｎ構造積層体６０への影響を除去するための工程としてプラズマＣＶＤ成膜室２２０のカソード２２２上および／または室内面２２１上の残留膜を除去する工程をさらに有することを特徴とする。かかる工程により、シングルチャンバ方式で複数の光電変換装置を連続して製造しても、残留膜中の不純物原子による影響を除去することができ、二重ｐｉｎ構造積層体６０中の第１および第２のｐ型半導体層１１，２１ならびに第１および第２のｉ型非晶質シリコン系光電変換層１２，５２中へのｎ型不純物原子の混入を大幅に低減できる。このため、良好な品質および性能を有する二重ｐｉｎ構造積層体を繰返し形成できるようになり、シングルチャンバ方式を用いて積層型シリコン系薄膜光電変換装置を製造することが可能となり、インライン方式やマルチチャンバ方式、またそれぞれをくみ合わせた製造設備よりも設備を簡略化し、低コスト化を図ることができる。本実施形態の残留膜を除去する工程において使用されるクリーニングガスは、実施形態２および実施形態８と同様である。
【０１３５】
（実施形態１１）
本発明にかかるシリコン系薄膜光電変換装置の製造装置の一つの実施形態は、図７を参照して、実施形態１（図１を参照）、実施形態７（図５を参照）または実施形態９（図６を参照)などの製造方法に用いられるシリコン系薄膜光電変換装置の製造装置であって、このシリコン系薄膜光電変換装置の製造装置は、内部にカソード２２２およびアノード２２３が配置されているプラズマＣＶＤ成膜室２２０と、プラズマＣＶＤ成膜室２２０内のガス圧力を調整するガス圧力調整部２１１と、カソード２２２に電力を供給する電力供給部２０１とを含み、カソード２２２とアノード２２３の距離は３ｍｍ以上２０ｍｍ以下であり、ガス圧力調整部２１１はプラズマＣＶＤ成膜室２２０内のガス圧力を２００Ｐａ以上３０００Ｐａ以下の範囲で制御でき、電力供給部２０１はカソードの単位面積当たりの電力密度を０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の範囲で制御できる装置である。なお、図７において、矢印Ｇ１はプラズマＣＶＤ成膜室２２０に導入されるガスの流れを、矢印Ｇ２はプラズマＣＶＤ成膜室２２０から排出されるガスの流れを示す。
【０１３６】
たとえば、本実施形態のシリコン系薄膜光電変換装置の製造装置は、図７を参照して、密閉可能なプラズマＣＶＤ成膜室２２０内に、カソード２２２およびアノード２２３が平行に対向するように設置された平行平板型の電極構造を有するプラズマＣＶＤ法による半導体層製造装置である。ここで、カソード２２２とアノード２２３の電極間距離は、３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍである。カソード２２２とアノード２２３の両電極は、両電極間の距離が一定または可変となるように固定されている。電極間距離の精度を高め、装置を小型化できる観点から、両電極間の距離は一定に固定されていることが好ましい。
【０１３７】
プラズマＣＶＤ成膜室２２０には、ガス圧力調整部２１１を構成する、圧力調整バルブ２１３ｖが設けられたガス導入管２１３、圧力調整バルブ２１７ｖが設けられたガス排出管２１７、およびガス排出装置２１６（ガス排出ポンプなど）が配設されている。
【０１３８】
ガス導入管２１３を通じて、希釈ガス、原料ガス、ドーピングガスなどがプラズマＣＶＤ成膜室２２０に導入される。希釈ガスとしては水素ガスを含むガス、原料ガスとしてはシラン系ガス、メタンガス、ゲルマンガスなど、ｐ型不純物原子ドーピングガスとしては、ｐ型不純物原子をドーピングするためのジボランガスなど、ｎ型不純物原子をドーピングするためのホスフィンガスなどが使用される。
【０１３９】
また、ガス排出装置２１６により、プラズマＣＶＤ成膜室２２０内のガスがガス排出管２１７を通じて排出される。ここで、圧力調整バルブ２１３ｖ，２１７ｖおよびガス排出装置２１６を調節することにより、プラズマＣＶＤ成膜室２２０内のガス圧力を調節することができる。ここで、ガス排出装置２１６は、プラズマＣＶＤ成膜室２２０内のガス圧力を１．０×１０-4Ｐａ程度のバックグラウンド圧力に高真空排気できるものであってもよいが、装置の簡易化、低コスト化およびスループット向上の観点から０．１Ｐａ程度のバックグラウンド圧力とする排気能力を有するものが望ましい。
【０１４０】
本実施形態の製造装置は、プラズマＣＶＤ成膜室２２０内のガス圧力を２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下の範囲で制御できるガス圧力調整部２１１を含むため、不純物原子の混入が少ないｐｉｎ構造積層体を形成することができ、高い変換効率を有するシリコン系薄膜光電変換装置を低コストで効率よく製造することができる。
【０１４１】
また、プラズマＣＶＤ成膜室２２０の外部には、電力供給部２０１を構成する、電力出力部２０８、インピーダンス整合回路２０５、および電力出力部２０８で発生した電力をインピーダンス整合回路２０５を経由してカソード２２２に供給する電力供給線２０６ａ，２０６ｂが配設されている。ここで、電力供給線２０６ａは電力出力部２０８とインピーダンス整合回路２０５の一端に接続され、電力供給線２０６ｂはインピーダンス整合回路２０５の他端とカソード２２２に接続されている。
【０１４２】
電力出力部２０８は、ＣＷ（連続波形）交流出力あるいはパルス変調 (オンオフ制御）された交流出力のいづれを出力するものであっても良い。電力出力部２０８から出力される交流電力の周波数は、１３．５６ＭＨｚが一般的であるが、これに限られるものではなぐ数ｋＨｚからＶＨＦ帯、さらにマイクロ波帯の周波数を使用してもよい。
【０１４３】
一方、アノード２２３は電気的に接地されており、アノード２２３上には、透明導電膜が形成された基板１が載置される。基板１は、カソード２２２上に載置されても良いが、プラズマ中のイオンダメージによる膜質低下を低減するためアノード２２３上に設置されることが一般的である。カソード２２２には、電力出力部２０８から、電力供給線２０６ａ、インピーダンス整合回路２０５および電力供給線２０６ｂを通じて電力が供給される。
【０１４４】
本実施形態の製造装置は、カソード２２２の電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以 下、さらに好ましくは０．０２Ｗ／ｃｍ2以上０．１５ｗ／ｃｍ2以下の範囲で制御できる電力供給部２０１を含むため、不純物原子の混入が少ないｐｉｎ構造積層体を形成することができ、高い変換効率を有するシリコン系薄膜光電変換装置を低コストで効率よく製造することができる。
【実施例】
【０１４５】
（実施例１）
本実施例は、図１に示す二重ｐｉｎ構造積層体３０ (非晶質ｐｉｎ構造積層体１０および微結晶ｐｉｎ構造積層体２０）を図２に示す同一のプラズマＣＶＤ成膜室２２０内で繰り返し形成して積層型シリコン系薄膜光電変換装置を繰り返し製造するものである。
【０１４６】
厚さ４ｍｍのガラスからなる基板１上に形成された厚さ１μｍのＳｎＯ2膜からなる透明導電膜２上に、第１のｐ型半導体層１１としての厚さ１０ｎｍの非晶質シリコン層（ボロン原子濃度３×１０19ｃｍ-3）、ｉ型非晶質シリコン系光電変換層１２として厚さ０．５μｍの非晶質シリコン層、第１のｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層（リン原子濃度２×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3)、 第２のｐ型半導体層２１として厚さ３０ｎｍの微結晶シリコン層（ボロン原子濃度３×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）、ｉ型微結晶シリコン系光電変換層２２として厚さ３μｍの微結晶シリコン層および第２のｎ型半導体層２３として厚さ３０ｎｍの微結晶シリコン層（リン原子濃度３×１０19ｃｍ-3）を形成する。その後、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極として厚さ０．１μｍのＡｇ電極を形成する。
【０１４７】
まず、凹凸形状を有するＳｎＯ2膜（透明導電膜２）が形成されたガラス基板１上に、第１のｐ型半導体層１１として厚さ１０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１４８】
次に、第１のｐ型半導体層１１上に、ｉ型非晶質シリコン系光電変換層１２として厚さ０．５μｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０７Ｗ／ｃｍ2の条件で形成した。
【０１４９】
次に、ｉ型非晶質シリコン系光電変換層１２上に、第１のｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１５０】
次に、第１のｎ型半導体層１３上に、第２のｐ型半導体層２１として厚さ３０ｎｍの微結晶シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が８００Ｐａ、カソード電極単位面積当たりの電力密度が０．０８Ｗ／ｃｍ2の条件で形成した。
【０１５１】
次に、第２のｐ型半導体層２１上に、ｉ型微結晶シリコン系光電変換層２２として厚さ３μｍの微結晶シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が８００Ｐａ、カソード電極単位面積当たりの電力密度が０．１０Ｗ／ｃｍ2の条件で形成した。
【０１５２】
次に、ｉ型微結晶シリコン系光電変換層２２上に、第２の n型半導体層２３として厚さ３０ｎｍの微結晶シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が８００Ｐａ、カソード電極単位面積当たりの電力密度が０．０８Ｗ／ｃｍ2の条件で形成した。
【０１５３】
その後、スパッタ法により、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極として厚さ０．１μｍのＡｇ電極を形成し、積層型シリコン薄膜光電変換装置であるタンデム型シリコン薄膜光電変換装置を製造した。
【０１５４】
得られたタンデム型シリコン薄膜光電変換装置について、光電変換効率を測定したところ、１３．６％であった。
【０１５５】
その後、同一のプラズマＣＶＤ成膜室２２０内で、上記と同様の条件で第２回目の二重ｐｉｎ構造積層体３０を形成し、同様の方法により積層型シリコン薄膜光電変換装置を製造した。得られた第２回目のタンデム型シリコン薄膜光電変換装置について光電変換効率を測定したところ１３．５％であった。このようにして、順次第１０回目まで、１０個のタンデム型シリコン薄膜光電変換装置を製造した。第３回目、第４回目、第５回目、第６回目、第７回目、第８回目、第９回目および第１０回目のタンデム型シリコン薄膜光電変換装置の光電変換効率は、それぞれ１３．４％、１３．５％、１３．４％、１３．６％、１３．６％、１３．４％、１３．５％、および１３．６％であった。その結果を図８に示した。
【０１５６】
図８からも明らかなとおり、第１回目から第１０回目までタンデム型光電変換装置の光電変換効率に大きな変化は見られず、良好な特性の積層型シリコン薄膜光電変換装置を安定して製造することができた。
【０１５７】
（実施例２）
図４に示すＳ１〜Ｓ５に従って、図２に示すプラズマＣＶＤ装置２００の同一の成膜室２２０内で、図１に示す二重ｐｉｎ構造積層体３０（非晶質ｐｉｎ構造積層体１０および微結晶ｐｉｎ構造積層体２０）を連続して（繰り返し）形成して積層型シリコン薄膜光電変換装置であるタンデム型シリコン系光電変換装置を得た。
【０１５８】
ここで、本実施例におけるタンデム型光電変換装置は、基板１としては厚さ４ｍｍのガラス基板を用いて、基板１上に、順次、透明導電膜２として厚さ１μｍのＳｎＯ2膜、第１のｐ型半導体層１１として厚さ１０ｎｍの非晶質シリコン層（ボロン原子濃度３×１０19ｃｍ-3）、ｉ型非晶質シリコン系光電変換層１２として厚さ０．５μｍの非晶質シリコン層、第１のｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層（リン原子濃度２×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）、第２のｐ型半導体層２１として厚さ３０ｎｍの微結晶シリコン層（ボロン原子濃度３×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）、ｉ型微結晶シリコン系光電変換層２２として厚さ３μｍの微結晶シリコン層、第２のｎ型半導体層２３として厚さ３０ｎｍ微結晶シリコン層（リン原子濃度３×１０19ｃｍ-3）、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極として厚さ０．１μｍのＡｇ電極が形成されている。
【０１５９】
得られたタンデム型光電変換装置について、光電変換効率を測定したところ、１３．１５％であった。その後、成膜室２２０に形成された残留膜を、その表面層から成膜室のカソードおよび室内面に最も近いｉ型層の厚さの９０％の深さまでアンダーエッチングにより除去した後、上記と同様の条件で第２回目の二重ｐｉｎ構造積層体３０を含むタンデム型光電変換装置を形成した。得られた第２回目のタンデム型光電変換装置について光電変換効率を測定したところ１３．４％であった。このようにして、順次第１０回目まで、１０個のタンデム型光電変換装置を得た。ここで、第３回目、第４回目、第５回目、第６回目、第７回目、第８回目、第９回目および第１０回目のタンデム型光電変換装置の光電変換効率は、それぞれ１３．５％、１３．５％、１３．４％、１３．５％、１３．５％、１３．５％、１３．４％、および１３．５％であった。結果を図９に示した。
【０１６０】
図９からも明らかなとおり、第１回目から第１０回目までタンデム型光電変換装置の光電変換効率はほぼ一定であった。すなわち、形成回数が１０回目になっても、顕著な特性の変化は現れなかった。また、歩留まりは、いずれの形成回数においても１００％であり、良好であった。
【０１６１】
本実施例の結果により、二重ｐｉｎ構造積層体３０を同一のプラズマＣＶＤ成膜室２２０において繰り返し形成する場合に、二重ｐｉｎ構造積層体３０を形成後、成膜室２２０に形成された残留膜をエッチングし、その後二重ｐｉｎ構造積層体３０を形成しても、その二重ｐｉｎ構造積層体３０を含むタンデム型（積層型）光電変換装置の特性は低下することなく、良好な歩留まりが得られることが分かった。エッチングを実施しても歩留まりを低下させることがないので、装置のメンテナンス頻度を低減することができる。
【０１６２】
（実施例３）
本実施例は、図５に示す非晶質ｐｉｎ構造積層体１０を図２に示す同一のプラズマＣＶＤ成膜室２２０で形成したシリコン系薄膜光電変換装置を繰り返し製造するものである。
【０１６３】
厚さ４ｍｍのガラスからなる基板１上に形成された厚さ１μｍのＳｎＯ2膜からなる透明導電膜２上に、ｐ型半導体層１１としての厚さ１０ｎｍの非晶質シリコン層（ボロン原子濃度３×１０19ｃｍ-3)、ｉ型非晶質シリコン系光電変換層１２として厚さ０．３μｍの非晶質シリコン層、ｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層（リン原子濃度２×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）を形成する。その後、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極として厚さ０．１μｍのＡｇ電極を形成する。
【０１６４】
まず、凹凸形状を有するＳｎＯ2膜（透明導電膜２）が形成されたガラス基板１上に、ｐ型半導体層１１として厚さ１０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１６５】
次に、ｐ型半導体層１１上に、ｉ型非晶質シリコン系光電変換層１２として厚さ０．３μｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０７Ｗ／ｃｍ2の条件で形成した。
【０１６６】
次に、ｉ型非晶質シリコン系光電変換層１２上に、ｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１６７】
その後、スパッタ法により、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極として厚さ０．１μｍのＡｇ電極を形成し、積層型シリコン薄膜光電変換装置を製造した。
【０１６８】
得られた積層型シリコン薄膜光電変換装置について、光電変換効率を測定したところ、９．９％であった。
【０１６９】
その後、同一のプラズマＣＶＤ成膜室２２０内で、上記と同様の条件で第２回目の非晶質ｐｉｎ構造積層体１０を形成し、同様の方法によりシリコン薄膜光電変換装置を製造した。得られた第２回目のシリコン薄膜光電変換装置について光電変換効率を測定したところ１０．０％であった。このようにして、順次第１０回目まで、１０個のシリコン薄膜光電変換装置を製造した。第３回目、第４回目、第５回目、第６回目、第７回目、第８回目、第９回目および第１０回目のシリコン薄膜光電変換装置の光電変換効率は、それぞれ１０．１％、１０．０％、１０．０％、１０．１％、１０．０％、９．９％、９．９％、および１０．１％であった。その結果を図１０に示した。
【０１７０】
図１０からも明らかなとおり、第１回目から第１０回目までシリコン薄膜光電変換装置の光電変換効率に大きな変化は見られず、良好な特性のシリコン薄膜光電変換装置を安定して製造することができた。
【０１７１】
（実施例４）
本実施例は、図６に示す二重ｐｉｎ構造積層体６０（第１の非晶質ｐｉｎ構造積層体１０および第２の非晶質ｐｉｎ構造積層体５０）を図２に示す同一のプラズマＣＶＤ成膜室２２０内で形成した積層型シリコン系薄膜光電変換装置を繰り返し製造するものである。
【０１７２】
厚さ４ｍｍのガラスからなる基板１上に形成された厚さ１μｍのＳｎＯ2膜からなる透明導電膜２上に、第１のｐ型半導体層１１として厚さ１０ｎｍの非晶質シリコン層（ボロン原子濃度３×１０19ｃｍ-3）、第１のｉ型非晶質シリコン系光電変換層１２として厚さ０．０７μｍの非晶質シリコン層、第１のｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層（リン原子濃度２×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）を形成して第１の非晶質ｐｉｎ構造積層体１０とし、次に、第２のｐ型半導体層２１として厚さ１０ｎｍの非晶質シリコン層（ボロン原子濃度３×１０19ｃｍ-3）、第２のｉ型非晶質シリコン系光電変換層５２として厚さ０．３μｍの非晶質シリコン層、第２のｎ型半導体層２３として厚さ３０ｎｍの非晶質シリコン層（リン原子濃度２×１０19ｃｍ-3、窒素原子濃度１×１０18ｃｍ-3、酸素原子濃度５×１０19ｃｍ-3）を形成して第２の非晶質ｐｉｎ構造積層体５０とする。その後、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極４として厚さ０．１μｍＡｇ電極を形成する。
【０１７３】
まず、凹凸形状を有するＳｎＯ2膜（透明導電膜２）が形成されたガラス基板１上に、第１のｐ型半導体層１１として厚さ１０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１７４】
次に、第１のｐ型半導体層１１上に、第１のｉ型非晶質シリコン系光電変換層１２として厚さ０．０７μｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０７Ｗ／ｃｍ2の条件で形成した。
【０１７５】
次に、第１のｉ型非晶質シリコン系光電変換層１２上に、第１のｎ型半導体層１３として厚さ３０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１７６】
次に、第１のｎ型半導体層１３上に、第２のｐ型半導体層２１として厚さ１０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。
【０１７７】
次に、第２のｐ型半導体層２１上に、第２のｉ型非晶質シリコン系光電変換層５２として厚さ０．３μｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０７Ｗ／ｃｍ2の条件で形成した。
【０１７８】
次に、第２のｉ型非晶質シリコン系光電変換層５２上に、第２のｎ型半導体層２３として厚さ３０ｎｍの非晶質シリコン層を、プラズマＣＶＤ成膜室２２０内の圧力が５００Ｐａ、カソード電極単位面積当たりの電力密度が０．０５Ｗ／ｃｍ2の条件で形成した。以上により、二重ｐｉｎ構造積層体６０を形成された。
【０１７９】
その後、スパッタ法により、導電膜３として厚さ０．０５μｍのＺｎＯ層、金属電極４として厚さ０．１μｍのＡｇ電極を形成し、積層型シリコン薄膜光電変換装置であるタンデム型シリコン薄膜光電変換装置を製造した。
【０１８０】
得られたタンデム型シリコン薄膜光電変換装置について、光電変換効率を測定したところ、１０．９％であった。
【０１８１】
その後、同一のプラズマＣＶＤ成膜室２２０内で、上記と同様の条件で第２回目の二重ｐｉｎ構造積層体６０を形成し、同様の方法により積層型シリコン薄膜光電変換装置を製造した。得られた第２回目のタンデム型シリコン薄膜光電変換装置について光電変換効率を測定したところ１１．０％であった。このようにして、順次第１０回目まで、１０個のタンデム型シリコン薄膜光電変換装置を製造した。第３回目、第４回目、第５回目、第６回目、第７回目、第８回目、第９回目および第１０回目のタンデム型シリコン薄膜光電変換装置の光電変換効率は、それぞれ１０．９％、１０．９％、１１．１％、１１．０、１０．９％、１１．０％、１１．０％、および１１．０％であった。その結果を図１１に示した。
【０１８２】
図１１からも明らかなとおり、第１回目から第１０回目までタンデム型光電変換装置の光電変換効率に大きな変化は見られず、良好な特性の積層型シリコン薄膜光電変換装置を安定して製造することができた。
【０１８３】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１８４】
本発明によれば、良好な性能を有するシリコン系薄膜光電変換装置を、簡易に、低コストで、効率よく製造することができる。
【符号の説明】
【０１８５】
１ 基板、２ 透明導電膜、３ 導電膜、４ 金属電極、１０，５０ 非晶質ｐｉｎ構造積層体、１１，２１，４１ ｐ型半導体層、１２，５２ ｉ型非晶質シリコン系光電変換層、１３，２３ ｎ型半導体層、２０ 微結晶ｐｉｎ構造積層体、２２ ｉ型微結晶シリコン系光電変換層、３０，６０ 二重ｐｉｎ構造積層体、４０ 結晶質ｐｉｎ構造積層体、４２ ｉ型結晶質シリコン系光電変換層、１００，３００，５００，６００ シリコン系薄膜光電変換装置、２００ プラズマＣＶＤ装置、２０１ 電力供給部、２０５ インピーダンス整合回路、２０６ａ，２０６ｂ 電力供給線、２０８ 電力出力部、２１０ 加熱室、２１１ ガス圧力調整部、２１３ ガス導入管、２１３ｖ，２１７ｖ 圧力調整バルブ、２１６ ガス排出装置、２１７ ガス排出管、２２０ 成膜室、２２１ 室内面、２２２ カソード、２２３ アノード、２３０ 取出し室。
【特許請求の範囲】
【請求項１】
第１のｐ型半導体層、ｉ型非晶質シリコン系光電変換層、および第１のｎ型半導体層がこの順に形成された非晶質ｐｉｎ構造積層体を備え、前記非晶質ｐｉｎ構造積層体は前記第１のｐ型半導体層または前記第１のｎ型半導体層に結晶質シリコン系半導体を含む、シリコン系薄膜光電変換装置の製造方法であって、
基板上に形成された透明導電膜上に前記非晶質ｐｉｎ構造積層体を同一のプラズマＣＶＤ成膜室内で形成する非晶質ｐｉｎ構造積層体形成工程を含み、
前記非晶質ｐｉｎ構造積層体形成工程は、前記プラズマＣＶＤ成膜室のカソードとアノードの距離が３ｍｍ以上２０ｍｍ以下、成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で行なわれるシリコン系薄膜光電変換装置の製造方法。
【請求項２】
前記非晶質ｐｉｎ構造積層体は前記第１のｎ型半導体層に結晶質シリコン系半導体を含む請求項１に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項３】
前記非晶質ｐｉｎ構造積層体形成工程において、前記プラズマＣＶＤ成膜室の前記カソードと前記アノードの距離が固定されている請求項１または請求項２に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項４】
前記非晶質ｐｉｎ構造積層体に加えて、第２のｐ型半導体層、ｉ型微結晶シリコン系光電変換層、および第２のｎ型半導体層がこの順に形成された微結晶ｐｉｎ構造積層体を備えるシリコン系薄膜光電変換装置の製造方法であって、
前記非晶質ｐｉｎ構造積層体の前記第１のｎ型半導体層上に、前記微結晶ｐｉｎ構造積層体を前記プラズマＣＶＤ成膜室内で形成する微結晶ｐｉｎ構造積層体形成工程をさらに含み、
前記微結晶ｐｉｎ構造積層体形成工程は、前記プラズマＣＶＤ成膜室の前記カソードと前記アノードの距離が３ｍｍ以上２０ｍｍ以下、成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で行なわれる請求項１から請求項３のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
【請求項５】
前記微結晶ｐｉｎ構造積層体形成工程において、前記プラズマＣＶＤ成膜室の前記カソードと前記アノードの距離が固定されている請求項４に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項６】
前記第１のｎ型半導体層の導電型決定不純物原子濃度が３×１０19ｃｍ-3以下であり、前記第２のｐ型半導体層の導電型決定不純物原子濃度が５×１０19ｃｍ-3以下である請求項４または請求項５に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項７】
前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程の後、前記非晶質ｐｉｎ構造積層体および前記微結晶ｐｉｎ構造積層体を備える二重ｐｉｎ構造積層体を前記プラズマＣＶＤ成膜室から搬出する工程と、前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程において前記プラズマＣＶＤ成膜室の前記カソードおよび／または室内面に形成される残留膜を、前記残留膜の表面層から前記第１のｎ型半導体層までと前記ｉ型非晶質シリコン系光電変換層の厚さ方向に１０ｎｍ以上の深さでその層の厚さの９０％以下の深さまでとをエッチング除去する工程と、前記エッチング除去後の前記プラズマＣＶＤ成膜室内で前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程を行なう工程と、をさらに備える請求項４から請求項６に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項８】
前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程の後、前記非晶質ｐｉｎ構造積層体および前記微結晶ｐｉｎ構造積層体を備える二重ｐｉｎ構造積層体を前記プラズマＣＶＤ成膜室から搬出する工程と、前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程において前記プラズマＣＶＤ成膜室の前記カソードおよび／または室内面に形成される残留膜の厚さが１０μｍ以上１０００μｍ以下であるときに、前記残留膜をすべてエッチング除去する工程と、前記残留膜がエッチング除去された前記カソードにシリコン膜を予備堆積する工程と、前記予備堆積された前記カソードを有する前記プラズマＣＶＤ成膜室内で前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程を行なう工程と、をさらに備える請求項４から請求項７に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項９】
前記微結晶ｐｉｎ構造積層体形成工程において、前記基板の下地温度が２５０℃以下である請求項４から請求項８のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
【請求項１０】
前記非晶質ｐｉｎ構造積層体形成工程において、前記基板の下地温度が２５０℃以下である請求項１から請求項９のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
【請求項１】
第１のｐ型半導体層、ｉ型非晶質シリコン系光電変換層、および第１のｎ型半導体層がこの順に形成された非晶質ｐｉｎ構造積層体を備え、前記非晶質ｐｉｎ構造積層体は前記第１のｐ型半導体層または前記第１のｎ型半導体層に結晶質シリコン系半導体を含む、シリコン系薄膜光電変換装置の製造方法であって、
基板上に形成された透明導電膜上に前記非晶質ｐｉｎ構造積層体を同一のプラズマＣＶＤ成膜室内で形成する非晶質ｐｉｎ構造積層体形成工程を含み、
前記非晶質ｐｉｎ構造積層体形成工程は、前記プラズマＣＶＤ成膜室のカソードとアノードの距離が３ｍｍ以上２０ｍｍ以下、成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で行なわれるシリコン系薄膜光電変換装置の製造方法。
【請求項２】
前記非晶質ｐｉｎ構造積層体は前記第１のｎ型半導体層に結晶質シリコン系半導体を含む請求項１に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項３】
前記非晶質ｐｉｎ構造積層体形成工程において、前記プラズマＣＶＤ成膜室の前記カソードと前記アノードの距離が固定されている請求項１または請求項２に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項４】
前記非晶質ｐｉｎ構造積層体に加えて、第２のｐ型半導体層、ｉ型微結晶シリコン系光電変換層、および第２のｎ型半導体層がこの順に形成された微結晶ｐｉｎ構造積層体を備えるシリコン系薄膜光電変換装置の製造方法であって、
前記非晶質ｐｉｎ構造積層体の前記第１のｎ型半導体層上に、前記微結晶ｐｉｎ構造積層体を前記プラズマＣＶＤ成膜室内で形成する微結晶ｐｉｎ構造積層体形成工程をさらに含み、
前記微結晶ｐｉｎ構造積層体形成工程は、前記プラズマＣＶＤ成膜室の前記カソードと前記アノードの距離が３ｍｍ以上２０ｍｍ以下、成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で行なわれる請求項１から請求項３のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
【請求項５】
前記微結晶ｐｉｎ構造積層体形成工程において、前記プラズマＣＶＤ成膜室の前記カソードと前記アノードの距離が固定されている請求項４に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項６】
前記第１のｎ型半導体層の導電型決定不純物原子濃度が３×１０19ｃｍ-3以下であり、前記第２のｐ型半導体層の導電型決定不純物原子濃度が５×１０19ｃｍ-3以下である請求項４または請求項５に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項７】
前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程の後、前記非晶質ｐｉｎ構造積層体および前記微結晶ｐｉｎ構造積層体を備える二重ｐｉｎ構造積層体を前記プラズマＣＶＤ成膜室から搬出する工程と、前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程において前記プラズマＣＶＤ成膜室の前記カソードおよび／または室内面に形成される残留膜を、前記残留膜の表面層から前記第１のｎ型半導体層までと前記ｉ型非晶質シリコン系光電変換層の厚さ方向に１０ｎｍ以上の深さでその層の厚さの９０％以下の深さまでとをエッチング除去する工程と、前記エッチング除去後の前記プラズマＣＶＤ成膜室内で前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程を行なう工程と、をさらに備える請求項４から請求項６に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項８】
前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程の後、前記非晶質ｐｉｎ構造積層体および前記微結晶ｐｉｎ構造積層体を備える二重ｐｉｎ構造積層体を前記プラズマＣＶＤ成膜室から搬出する工程と、前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程において前記プラズマＣＶＤ成膜室の前記カソードおよび／または室内面に形成される残留膜の厚さが１０μｍ以上１０００μｍ以下であるときに、前記残留膜をすべてエッチング除去する工程と、前記残留膜がエッチング除去された前記カソードにシリコン膜を予備堆積する工程と、前記予備堆積された前記カソードを有する前記プラズマＣＶＤ成膜室内で前記非晶質ｐｉｎ構造積層体形成工程および前記微結晶ｐｉｎ構造積層体形成工程を行なう工程と、をさらに備える請求項４から請求項７に記載のシリコン系薄膜光電変換装置の製造方法。
【請求項９】
前記微結晶ｐｉｎ構造積層体形成工程において、前記基板の下地温度が２５０℃以下である請求項４から請求項８のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
【請求項１０】
前記非晶質ｐｉｎ構造積層体形成工程において、前記基板の下地温度が２５０℃以下である請求項１から請求項９のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１５１５０６（Ｐ２０１２−１５１５０６Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１２−８９５１２（Ｐ２０１２−８９５１２）
【出願日】平成２４年４月１０日（２０１２．４．１０）
【分割の表示】特願２００７−５３８７４７（Ｐ２００７−５３８７４７）の分割
【原出願日】平成１８年９月２９日（２００６．９．２９）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２４年４月１０日（２０１２．４．１０）
【分割の表示】特願２００７−５３８７４７（Ｐ２００７−５３８７４７）の分割
【原出願日】平成１８年９月２９日（２００６．９．２９）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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