デジタル／アナログ変換器のデコーダ
【課題】ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの個数及び金属−コンタクト−ポリ構造のためのレイアウト面積を減少させるとともに、バンプパッドのピッチを減少させることが可能なデジタル／アナログ変換器のデコーダを提供する。
【解決手段】本発明では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの特性に応じて、ガンマ電圧の選択が少数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにより制御され、これによりスイッチアレイの面積を減少させている。また、Ｎ型埋込拡散（ＢＤＮ）層及びＰ型埋込拡散（ＢＤＰ）層を採用して従来のデコーダのレイアウトにおけるコンタクトを置換しているので、レイアウトを簡素化できるとともにそのバンプパッドのピッチを減少させることができる。
【解決手段】本発明では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの特性に応じて、ガンマ電圧の選択が少数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにより制御され、これによりスイッチアレイの面積を減少させている。また、Ｎ型埋込拡散（ＢＤＮ）層及びＰ型埋込拡散（ＢＤＰ）層を採用して従来のデコーダのレイアウトにおけるコンタクトを置換しているので、レイアウトを簡素化できるとともにそのバンプパッドのピッチを減少させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデコーダに関し、特にデジタル／アナログ変換器のデコーダに関する。
【背景技術】
【０００２】
バイナリデジタルインパルスは、１と０とが延々と続き、人間からすると一見何の意味も有しないように見えるが、デジタル／アナログ変換器を用いてそのバイナリデジタルインパルスをデコードすると、有意義な出力が現れる。その出力は、音声、映像、音楽的な旋律であったり、機械的な運動であったりもする。デジタル／アナログ変換器は、電圧等のアナログ量を表すデジタルワードをそのアナログ量に対応する出力に変換する。
【０００３】
図１は、デジタル／アナログ変換器の機能ブロック図を示す。出力Ｏｕｔiは、対応するデコーダ入力によってガンマ電圧
から選択され、そのデコーダ入力は、デジタルコード
及び
により制御される。ここで、Ａn-1を最上位ビット（ＭＳＢ）とし、Ａoを最下位ビット（ＬＳＢ）とする。その出力Ｏｕｔiは、ＯＰバッファを経てバンプパッドＰoutiに至る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、ライン反転型のＬＣＤソースドライバにおけるデジタル／アナログ変換器（ＤＡＣ）のスイッチアレイ（即ち、デコーダ）は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタとにより構成され、図２に示すように、デジタルコード
及び
により制御される。ガンマ電圧
の各々は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとにより構成されるトランスミッションゲートロジックを介して送られる。各出力電圧に対してスイッチアレイが同一の水平面上に配置されている場合、出力電圧に対する各チャネルのピッチは十分に広いことが望ましいが、ソースドライバの幅には限りがある上、半導体ファウンドリではマスクのレチクルに対する制限がある。また、スイッチアレイが同一水平面上に配置されていない場合、ソースドライバのガンマ電圧に対して二度のルーチング・トレース（ｒｏｕｔｉｎｇ−ｔｒａｃｅ）が必要となり、ソースドライバの占める面積も増大することになる。
【０００５】
図３は、従来のコンタクトデバイスを用いた、同一水平面上に配置されたＮＭＯＳスイッチアレイと、ＰＭＯＳスイッチアレイとの部分的なレイアウト図である。図３を参照すると、コンタクトがスイッチアレイの同一の行に設けられる場合には、ガンマ電圧間に設置するために必要なコンタクト数はわずかでよく、バンプパッドのピッチも増加することもない。しかしながらコンタクトがスイッチアレイの同一の列に設けられる場合、互いのコンタクトは密接し合い、マスクのレチクルに対してはスイッチアレイの行と行との間により多くのスペースが必要となる。したがって、スイッチアレイのバンプパッドのピッチが増大するという不都合がある。
【０００６】
そこで本発明の目的は、デジタル／アナログ変換器のデコーダを提供することにある。そのデコーダにおいて、ガンマ電圧のチャネルは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性に応じて三つの部分に分割されている。そのチャネルの一部分はＮＭＯＳスイッチアレイにより制御され、チャネルの別の一部分はＰＭＯＳスイッチアレイにより制御され、チャネルのもう一部分はＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイとの両方によって制御される。したがって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの個数を減少させることができる。
【０００７】
本発明の別の目的は、デジタル／アナログ変換器のデコーダを提供することにある。そのデコーダにおいて、デジタル信号に応じて複数のＮ型埋込拡散（ｂｕｒｉｅｄ ｄｉｆｆｕｓｉｏｎ）（ＢＤＮ）層がＮＭＯＳトランジスタの一部の下部に設けられているとともに、デジタル信号に応じて複数のＰ型埋込拡散（ｂｕｒｉｅｄ ｄｉｆｆｕｓｉｏｎ）（ＢＤＰ）層がＰＭＯＳトランジスタの一部の下部に設けられている。これにより、金属−コンタクト−ポリ構造のためのレイアウト面積が減少し、バンプパッドのピッチも減少する。
【課題を解決するための手段】
【０００８】
本発明は、デジタル信号を電圧信号に変換するのに好適なデジタル／アナログ変換器のデコーダである。そのデコーダは、第１入力ステージと、第２入力ステージと、出力ステージと、ＮＭＯＳスイッチアレイと、ＰＭＯＳスイッチアレイと、を備えている。前記第１入力ステージは、複数の入力電圧
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。前記第２入力ステージは、前記デジタル信号の複数のデジタルコード入力を供給する。前記出力ステージは、前記電圧信号を受け、出力するために用いられる。前記ＮＭＯＳスイッチアレイは、ｋ＋１列の複数のＮＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、これにより前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力する（ｋはゼロよりも大きくまたはそれに等しい整数）。前記ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列の複数のＰＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧
と、前記第２入力ステージの前記デジタル信号とを受け、これにより前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力する（ｍはゼロよりも大きくまたはそれに等しい整数）。
【０００９】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタは直列に接続され、他方、同一の行の前記ＮＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合している。また、最初の行の前記ＮＭＯＳトランジスタのドレインはそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、最終行の前記ＮＭＯＳトランジスタのソースはすべて前記出力ステージに結合されている。さらに、前記デジタル信号に応じて前記ＮＭＯＳトランジスタの一部の下部に複数のＮ型埋込拡散（ＢＤＮ）層が設けられており、これにより前記デジタル信号が入力されると、対応する前記電圧信号が出力される。
【００１０】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＢＤＮ層は、前記ＮＭＯＳトランジスタのソースとドレインとを接続している。
【００１１】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタは直列に接続され、他方、同一の行の前記ＰＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合されている。また、行の前記ＰＭＯＳトランジスタのソースはそれぞれ前記第１入力ステージの前記入力電圧
のうちの一つに結合され、最終行の前記ＰＭＯＳトランジスタのドレインはすべて前記出力ステージに結合されている。さらに、前記デジタル信号に応じて前記ＰＭＯＳトランジスタの一部の下部に複数のＰ型埋込拡散（ＢＤＰ）層が設けられており、これにより前記デジタル信号が入力されると、対応する前記電圧信号が出力される。
【００１２】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＢＤＰ層は、前記ＰＭＯＳトランジスタのソースとドレインとを接続している。
【００１３】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記入力電圧Ｖｒo〜Ｖｒkの振幅はＶssからＶdd−ＶTNBまで及び、前記Ｖssは電源の負極を表し、前記Ｖddは電源の正極を表し、前記ＶTNBはＮＭＯＳの閾電圧を表している。
【００１４】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記入力電圧
の振幅は｜ＶTPB｜からＶddまで及び、前記Ｖddは電源の正極を表し、前記ＶTPBはＰＭＯＳの閾電圧を表している。
【００１５】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、各々が電源の正極と負極とに結合した二つのガードリングが前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に設けられて、ラッチアップ効果を防止している。
【００１６】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、ラッチアップ効果を防止すべく、前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に単位長さの空間が確保されている。
【００１７】
本発明は、デジタル信号を電圧信号に変換するのに好適なデジタル／アナログ変換器のデコーダである。そのデコーダは、第１入力ステージと、第２入力ステージと、出力ステージと、ＮＭＯＳスイッチアレイと、ＰＭＯＳスイッチアレイと、を備えている。前記第１入力ステージは、複数の入力電圧
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。前記第２入力ステージは、前記デジタル信号の複数のデジタルコード入力
を供給する。前記出力ステージは、前記電圧信号を受け、出力するために用いられる。前記ＮＭＯＳスイッチアレイは、ｋ＋１列及び２*ｎ行のノードを含み、前記デジタル信号に応じて複数のＮＭＯＳトランジスタが前記ノードの一部に設けられている。前記ＮＭＯＳスイッチアレイは、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力するのに好適である（ｋはゼロよりも大きくまたはそれに等しい整数）。前記ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列及び２*ｎ行のノードを含み、前記デジタル信号に応じて複数のＰＭＯＳトランジスタが前記ノードの一部に設けられている。前記ＰＭＯＳアレイは、前記第１入力ステージの前記入力電圧
と、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力するのに好適である（ｍはゼロよりも大きくまたはそれに等しい整数）。
【００１８】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタは直列に接続され、同一の行の前記ＮＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合し、各列の最初の前記ＮＭＯＳトランジスタのドレインはそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、各列の最後の前記ＮＭＯＳトランジスタのソースはすべて前記出力ステージに結合されている。
【００１９】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタは直列に接続され、同一の行の前記ＰＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合され、各列の最初の前記ＰＭＯＳトランジスタのソースはそれぞれ前記第１入力ステージの前記入力電圧
のうちの一つに結合され、各列の最後の前記ＰＭＯＳトランジスタのドレインはすべて前記出力ステージに結合されている。
【発明の効果】
【００２０】
本発明では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの特性に応じて、ガンマ電圧の選択が少数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにより制御されるので、スイッチアレイの面積が減少する。また、ＢＤＮ及びＢＤＰを採用してコンタクトの個数を減少させることができるので、バンプパッドのピッチが減少することになる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための好適な実施形態を、本発明を例示する添付図面を参照して詳細に説明する。同一或いは類似する部分を参照する際、図面及び本実施の形態においては可能な限り同一の参照番号を用いる。
【実施例】
【００２２】
図４は、本発明の実施例に係るデジタルコードと、ガンマ電圧Ｖｒjとの関係を示す図である。図４に示すように、デジタルコード
及び
の値は、ガンマ電圧Ｖｒjにマップされている。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性の為、｜ＶTPB｜とＶddとの間のガンマ電圧Ｖｒjは、ＰＭＯＳトランジスタにより制御することができ、ＶssとＶdd−ＶTNBとの間のガンマ電圧Ｖｒjは、ＮＭＯＳトランジスタにより制御することができる。ここで、ＶTPBはＰＭＯＳトランジスタの閾電圧（人体効果を含む）であり、ＶTPBは、ＮＭＯＳトランジスタの閾電圧（人体効果を含む）である。
【００２３】
したがって、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとの個数を減少させるべく、デジタルコード値をブレイクポイントとして選択する。ガンマ電圧が、０からｋまでの脚注の値により示されるＶｒoとＶｒkとの間に位置する場合、ＮＭＯＳトランジスタを使用してガンマ電圧の選択を制御する。また、ガンマ電圧が、（ｋ−ｍ＋１）から（２n−１）までの脚注の値により示されるＶｒk-m+1と、
との間に位置する場合、ＰＭＯＳトランジスタを使用してガンマ電圧の選択を制御する。さらに、ガンマ電圧が、（ｋ−ｍ＋１）からｋまでの脚注の値により示されるＶｒk-m+1と、Ｖｒkとの間に位置する場合、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方を使用してガンマ電圧の選択の制御を行う。
【００２４】
本実施例では、電源Ｖssの負極を最小ガンマ電圧として選択し、電源Ｖddの正極を最大ガンマ電圧として選択している。ただし、最小ガンマ電圧ＶｒoはＶssに限定されず、最大ガンマ電圧もＶddに限定されるものではない。例えば、Ｖｒoは０．１Ｖdd、
は、０．９Ｖddとすることができる。また、ガンマ電圧Ｖｒj、Ｖss及びＶddの関係は、
から
と表すことができる。
【００２５】
図５は、本発明の実施例に係るデジタル／アナログ変換器のデコーダの回路である。図５を参照すると、そのデコーダは、第１入力ステージ、第２入力ステージ、出力ステージ、ＮＭＯＳスイッチアレイ、及びＰＭＯＳスイッチアレイを備えている。第１入力ステージは、複数の入力電圧
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。また、第２入力ステージは、デジタル信号の複数のデジタルコード入力
を供給する。出力ステージは、電圧信号を受け取り出力するために用いられる。
【００２６】
また、ＮＭＯＳスイッチアレイは、ｋ＋１列及び２*ｎ行の複数のＮＭＯＳトランジスタを含む。そのＮＭＯＳスイッチアレイは、第１入力ステージの入力電圧Ｖｒo〜Ｖｒkと、第２入力ステージのデジタル信号とを受け、これによりデジタル信号に対応する入力電圧Ｖｒo〜Ｖｒkのうちの一つを出力ステージに出力し、ｋはゼロよりも大きくまたはそれに等しい整数である。ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列及び２*ｎ行の複数のＰＭＯＳトランジスタを含み、第１入力ステージの入力電圧
と、第２入力ステージのデジタル信号とを受ける。これにより、デジタル信号に対応する入力電圧
のうちの一つを出力ステージに出力し、ｍはゼロよりも大きくまたはそれに等しい整数である。
【００２７】
さらに、ＮＭＯＳスイッチアレイにおいて、同一の列のＮＭＯＳトランジスタは直列に接続されており、他方、同一の行のＮＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合している。また、最初の行のＮＭＯＳトランジスタのドレインは、それぞれ第１入力ステージの入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、２*ｎ番目の行（即ち、最終行）のＮＭＯＳトランジスタのソースは、すべて出力ステージに結合されている。さらに、デジタル信号に応じて、ＮＭＯＳトランジスタの一部の下部には、Ｎ型埋込拡散（ｂｕｒｉｅｄ ｄｉｆｆｕｓｉｏｎ）（ＢＤＮ）層が設けられ、これによりデジタル信号が入力されると、対応する電圧信号が出力される。
【００２８】
ＰＭＯＳスイッチアレイでは、同一の列のＰＭＯＳトランジスタは直列に接続され、同一の行のＰＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合している。また、最初の行のＰＭＯＳトランジスタのソースは、それぞれ第１入力ステージの入力電圧
のうちの一つに結合されているとともに、２*ｎ番目の行（即ち、最終行）のＰＭＯＳトランジスタのドレインは、すべて出力ステージに結合している。さらに、デジタル信号に応じて、ＰＭＯＳトランジスタの一部の下部には、Ｐ型埋込拡散（ＢＤＰ）層が設けられ、これによりデジタル信号が入力されると、対応する電圧信号が出力される。
【００２９】
本実施例では、ＤＡＣのガンマ電圧は高電圧部分と低電圧部分とに分割され、高電圧部分は、
から
まで及び、低電圧部分は、ＶｒoからＶｒkまで及ぶ。この高電圧部分はＰＭＯＳスイッチアレイにより伝送され、低電圧部分はＮＭＯＳスイッチアレイにより伝送され、これによりトランジスタの個数を減少させることができる上、細かいピッチが実現される。なお、Ｎ型埋込拡散（ＢＤＮ）層と、Ｐ型埋込拡散（ＢＤＰ）層とを用いて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのソース及びドレインをそれぞれ短絡させている。これにより、金属−コンタクト−ポリ構造の面積を減少させることができる。
【００３０】
上述のＢＤＰ層とＢＤＮ層とは、ポリシリコン層に先立って形成され、本発明の実施例に対してより良好な半導体プロセスを提供する。本発明では、ガンマ電圧Ｖｒjは一連のＰＭＯＳトランジスタまたはＮＭＯＳトランジスタに接続されており、簡易化した回路及びレイアウトが実現される。ここで、ＰＭＯＳトランジスタは、高レベルガンマ電圧Ｖｒj（｜ＶTPB｜とＶddとの間のＶｒj）に用いられ、ＮＭＯＳトランジスタは、低レベルガンマ電圧Ｖｒj（ＶssとＶdd−ＶTNBとの間のＶｒj）にて使用されている。なお、ＰＭＯＳ及びＮＭＯＳの閾電圧（ＶTPB、ＶTNB）を調整して、より低いＶdd動作を実現することもできる。さらに、ガンマ電圧Ｖｒjに対して追加的な接続線を追加して異なるＯｕｔiを互いに短絡させることにより、ガンマ電圧の電源供給線の強さを向上させることもできる。
【００３１】
図６は、本発明の実施例に係る図５の特別な場合であり、ｋは２n-1−１に等しく、ｍは０に等しい。図６を参照すると、ｋはデジタルコードの中央値として選択されており、これによりＮＭＯＳトランジスタの個数がＰＭＯＳトランジスタの個数と等しくなり、トランジスタの合計数を最大で５０％まで減少させることができる。各ガンマ電圧は、単一の一連のＮＭＯＳトランジスタまたは単一の一連のＰＭＯＳトランジスタにより制御されるので、図６の回路は、最小限のレイアウトで実施することができる。なお、ｋ及びｍは、例えばｋは２n-1−５に等しい、ｍは０に等しい等、異なる用途に対応して他の値としてもよく、これによっても最小限のレイアウトが得られる。
【００３２】
図７は、本発明の実施例に係る同一の水平面上のＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの部分的なレイアウト図である。図７を参照すると、コードインプラント（ｃｏｄｅ ｉｍｐｌａｎｔｓ）、即ち、ＢＤＰ及びＢＤＮを用いて、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースとドレインとを接続している。したがって、ポリシリコンにコンタクトを設ける必要はなく、バンプパッドのピッチを減少させることができる。０．５ｕｍ、１Ｐ２Ｍのプロセスを例に上記背景技術にて述べたレイアウトと比較すると、バンプパッドのピッチは、（図３に示すように）３９．９８ｕｍから、（図７に示すように）３３．４ｕｍにまで減少している。
【００３３】
図８は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの別のレイアウト図である。本実施例では、図７で説明した実施例と同様に、ＢＤＰとＢＤＮとを、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに用いている。ＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイにおいて、デジタルコードＡo〜Ａn-1と、
とを送るためのポリシリコン線は、それぞれ対応する金属線を介して、Ｖssガードリング及びＶddガードリングを横切るように接続されている。ここで、ガードリングは、Ｖss及びＶddにそれぞれ接続された二つの金属線を含んでおり、ＮＭＯＳスイッチアレイとＰＭＯＳスイッチアレイとの間のラッチアップ効果を防止するために用いられる。
【００３４】
図９は、本発明の実施例に係る図８の別のレイアウト図である。ＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイにおいて、デジタルコードＡo〜Ａn-1と、
とを送るためのポリシリコン線は直接接続されている。ＮＭＯＳスイッチアレイとＰＭＯＳスイッチアレイとの間には間隔が保たれており、そのＮＭＯＳスイッチアレイとＰＭＯＳスイッチアレイとの間のラッチアップ効果を防止している。
【００３５】
図１０は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイのレイアウト図である。図１０を参照すると、デコーダは、第１入力ステージ、第２入力ステージ、出力ステージ、ＮＭＯＳスイッチアレイ、及びＰＭＯＳスイッチアレイを備えている。第１入力ステージは、複数の入力電圧
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。また、第２入力ステージは、デジタル信号の複数のデジタルコード入力
を供給する。出力ステージは、電圧信号を受け取り出力するために用いられる。
【００３６】
また、ＮＭＯＳスイッチアレイは、ｋ＋１列及び２*ｎ行のノードを含み、デジタル信号に応じて、ノードの一部に複数のＮＭＯＳトランジスタが設けられている。ＮＭＯＳスイッチアレイは、第１入力ステージの入力電圧Ｖｒo〜Ｖｒkと、第２入力ステージのデジタル信号とを受け、これによりデジタル信号に対応する入力電圧Ｖｒo〜Ｖｒkのうちの一つを出力ステージに出力するのに好適であり、ｋはゼロよりも大きくまたはそれに等しい整数である。
【００３７】
ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列及び２*ｎ行のノードを含み、デジタル信号に応じて、ノードの一部に複数のＰＭＯＳトランジスタが設けられている。ＰＭＯＳアレイは、第１入力ステージの入力電圧
と、第２入力ステージのデジタル信号とを受け、デジタル信号に対応する入力電圧
のうちの一つを出力ステージに出力するのに好適であり、ｍはゼロよりも大きくまたはそれに等しい整数である。
【００３８】
さらに、ＮＭＯＳスイッチアレイにおいて、同一の列のＮＭＯＳトランジスタは直列に接続され、同一の行のＮＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合している。また、各列の最初のＮＭＯＳトランジスタのドレインは、それぞれ第１入力ステージの入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、各列の最後のＮＭＯＳトランジスタのソースは、すべて出力ステージに結合されている。
【００３９】
ＰＭＯＳスイッチアレイでは、同一の列のＰＭＯＳトランジスタは直列に接続され、同一の行のＰＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合しており、各列の最初のＰＭＯＳトランジスタのソースは、それぞれ第１入力ステージの入力電圧
のうちの一つに結合されているとともに、各列の最後のＰＭＯＳトランジスタのドレインは、すべて出力ステージに結合している。
【００４０】
本実施例では、図８のレイアウトの概念と、コンタクトデバイスとを採用している。また、図９のレイアウトの概念を図１０に適用して、別のレイアウト（図示せず）とすることもできる。０．５ｕｍ、１Ｐ２Ｍのプロセスを例として挙げると、ＢＤＮとＢＤＰとを用いるレイアウトのバンプパッドのピッチは、（図７に示すように）３３．４ｕｍから、（図８に示すように）１５．８６ｕｍにまで減少しており、コンタクトデバイスを用いたレイアウトのバンプパッドピッチでは、（図３に示すように）３９．９８ｕｍから、（図１０に示すように）２０．５４ｕｍにまで減少している。
【００４１】
本発明の図７、図８、及び図９の設計コンセプトによって、レイアウトにつき複数の有利な点を得ることができる。即ち、（１）バンプパッドのピッチが縮小する、（２）対応するＤＡＣ設計が、バンプパッドのピッチのレイアウトと合致する、（３）標準的なスイッチアレイがコードインプラント（ＢＤＮ、ＢＤＰ）を考慮して設計されている、（４）レイアウト面積が減少するとともに金属−コンタクト−ポリ構造が少なくなる。さらに、回路設計についても有利な点を得ることができる。即ち（１）フルスイング（レール・トゥ・レール）回路、（２）回路が簡素化される。図１０では、バンプパッドのピッチが縮小するという効果を得ることができる。
【００４２】
当業者であれば、本発明の範囲や趣旨から逸脱することなく本発明の構成に対して様々な変更や変形が可能であることは容易に理解できることである。上記の観点から、本発明はこの発明の変更や変形を包含することを意図しており、そのような変更や変形は、特許請求の範囲及びその均等物の範囲内に含まれる。
【図面の簡単な説明】
【００４３】
【図１】図１は、デジタル／アナログ変換器の機能ブロック図である。
【図２】図２は、デジタル／アナログ変換器のデコーダの回路である。
【図３】図３は、同一の水平面上のＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの部分的なレイアウト図である。
【図４】図４は、本発明の実施例に係るデジタルコードとガンマ電圧Ｖｒjとの関係を示す図である。
【図５】図５は、本発明の実施例に係るデジタル／アナログ変換器のデコーダの回路である。
【図６】図６は、本発明の実施例に係る図５の特別な場合である。
【図７】図７は、本発明の実施例に係る同一の水平面上のＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの部分的なレイアウト図である。
【図８】図８は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの別のレイアウト図である。
【図９】図９は、本発明の実施例に係る図８の別のレイアウト図である。
【図１０】図１０は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイのレイアウト図である。
【符号の説明】
【００４４】
Ｖｒo、Ｖｒk-m+1、Ｖｒk
Ｖss 電源の負極
Ｖdd 電源の正極
ＶTNB ＮＭＯＳの閾電圧
ＶTPB ＰＭＯＳの閾電圧
【技術分野】
【０００１】
本発明はデコーダに関し、特にデジタル／アナログ変換器のデコーダに関する。
【背景技術】
【０００２】
バイナリデジタルインパルスは、１と０とが延々と続き、人間からすると一見何の意味も有しないように見えるが、デジタル／アナログ変換器を用いてそのバイナリデジタルインパルスをデコードすると、有意義な出力が現れる。その出力は、音声、映像、音楽的な旋律であったり、機械的な運動であったりもする。デジタル／アナログ変換器は、電圧等のアナログ量を表すデジタルワードをそのアナログ量に対応する出力に変換する。
【０００３】
図１は、デジタル／アナログ変換器の機能ブロック図を示す。出力Ｏｕｔiは、対応するデコーダ入力によってガンマ電圧
から選択され、そのデコーダ入力は、デジタルコード
及び
により制御される。ここで、Ａn-1を最上位ビット（ＭＳＢ）とし、Ａoを最下位ビット（ＬＳＢ）とする。その出力Ｏｕｔiは、ＯＰバッファを経てバンプパッドＰoutiに至る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、ライン反転型のＬＣＤソースドライバにおけるデジタル／アナログ変換器（ＤＡＣ）のスイッチアレイ（即ち、デコーダ）は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタとにより構成され、図２に示すように、デジタルコード
及び
により制御される。ガンマ電圧
の各々は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとにより構成されるトランスミッションゲートロジックを介して送られる。各出力電圧に対してスイッチアレイが同一の水平面上に配置されている場合、出力電圧に対する各チャネルのピッチは十分に広いことが望ましいが、ソースドライバの幅には限りがある上、半導体ファウンドリではマスクのレチクルに対する制限がある。また、スイッチアレイが同一水平面上に配置されていない場合、ソースドライバのガンマ電圧に対して二度のルーチング・トレース（ｒｏｕｔｉｎｇ−ｔｒａｃｅ）が必要となり、ソースドライバの占める面積も増大することになる。
【０００５】
図３は、従来のコンタクトデバイスを用いた、同一水平面上に配置されたＮＭＯＳスイッチアレイと、ＰＭＯＳスイッチアレイとの部分的なレイアウト図である。図３を参照すると、コンタクトがスイッチアレイの同一の行に設けられる場合には、ガンマ電圧間に設置するために必要なコンタクト数はわずかでよく、バンプパッドのピッチも増加することもない。しかしながらコンタクトがスイッチアレイの同一の列に設けられる場合、互いのコンタクトは密接し合い、マスクのレチクルに対してはスイッチアレイの行と行との間により多くのスペースが必要となる。したがって、スイッチアレイのバンプパッドのピッチが増大するという不都合がある。
【０００６】
そこで本発明の目的は、デジタル／アナログ変換器のデコーダを提供することにある。そのデコーダにおいて、ガンマ電圧のチャネルは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性に応じて三つの部分に分割されている。そのチャネルの一部分はＮＭＯＳスイッチアレイにより制御され、チャネルの別の一部分はＰＭＯＳスイッチアレイにより制御され、チャネルのもう一部分はＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイとの両方によって制御される。したがって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの個数を減少させることができる。
【０００７】
本発明の別の目的は、デジタル／アナログ変換器のデコーダを提供することにある。そのデコーダにおいて、デジタル信号に応じて複数のＮ型埋込拡散（ｂｕｒｉｅｄ ｄｉｆｆｕｓｉｏｎ）（ＢＤＮ）層がＮＭＯＳトランジスタの一部の下部に設けられているとともに、デジタル信号に応じて複数のＰ型埋込拡散（ｂｕｒｉｅｄ ｄｉｆｆｕｓｉｏｎ）（ＢＤＰ）層がＰＭＯＳトランジスタの一部の下部に設けられている。これにより、金属−コンタクト−ポリ構造のためのレイアウト面積が減少し、バンプパッドのピッチも減少する。
【課題を解決するための手段】
【０００８】
本発明は、デジタル信号を電圧信号に変換するのに好適なデジタル／アナログ変換器のデコーダである。そのデコーダは、第１入力ステージと、第２入力ステージと、出力ステージと、ＮＭＯＳスイッチアレイと、ＰＭＯＳスイッチアレイと、を備えている。前記第１入力ステージは、複数の入力電圧
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。前記第２入力ステージは、前記デジタル信号の複数のデジタルコード入力を供給する。前記出力ステージは、前記電圧信号を受け、出力するために用いられる。前記ＮＭＯＳスイッチアレイは、ｋ＋１列の複数のＮＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、これにより前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力する（ｋはゼロよりも大きくまたはそれに等しい整数）。前記ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列の複数のＰＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧
と、前記第２入力ステージの前記デジタル信号とを受け、これにより前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力する（ｍはゼロよりも大きくまたはそれに等しい整数）。
【０００９】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタは直列に接続され、他方、同一の行の前記ＮＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合している。また、最初の行の前記ＮＭＯＳトランジスタのドレインはそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、最終行の前記ＮＭＯＳトランジスタのソースはすべて前記出力ステージに結合されている。さらに、前記デジタル信号に応じて前記ＮＭＯＳトランジスタの一部の下部に複数のＮ型埋込拡散（ＢＤＮ）層が設けられており、これにより前記デジタル信号が入力されると、対応する前記電圧信号が出力される。
【００１０】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＢＤＮ層は、前記ＮＭＯＳトランジスタのソースとドレインとを接続している。
【００１１】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタは直列に接続され、他方、同一の行の前記ＰＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合されている。また、行の前記ＰＭＯＳトランジスタのソースはそれぞれ前記第１入力ステージの前記入力電圧
のうちの一つに結合され、最終行の前記ＰＭＯＳトランジスタのドレインはすべて前記出力ステージに結合されている。さらに、前記デジタル信号に応じて前記ＰＭＯＳトランジスタの一部の下部に複数のＰ型埋込拡散（ＢＤＰ）層が設けられており、これにより前記デジタル信号が入力されると、対応する前記電圧信号が出力される。
【００１２】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＢＤＰ層は、前記ＰＭＯＳトランジスタのソースとドレインとを接続している。
【００１３】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記入力電圧Ｖｒo〜Ｖｒkの振幅はＶssからＶdd−ＶTNBまで及び、前記Ｖssは電源の負極を表し、前記Ｖddは電源の正極を表し、前記ＶTNBはＮＭＯＳの閾電圧を表している。
【００１４】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記入力電圧
の振幅は｜ＶTPB｜からＶddまで及び、前記Ｖddは電源の正極を表し、前記ＶTPBはＰＭＯＳの閾電圧を表している。
【００１５】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、各々が電源の正極と負極とに結合した二つのガードリングが前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に設けられて、ラッチアップ効果を防止している。
【００１６】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、ラッチアップ効果を防止すべく、前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に単位長さの空間が確保されている。
【００１７】
本発明は、デジタル信号を電圧信号に変換するのに好適なデジタル／アナログ変換器のデコーダである。そのデコーダは、第１入力ステージと、第２入力ステージと、出力ステージと、ＮＭＯＳスイッチアレイと、ＰＭＯＳスイッチアレイと、を備えている。前記第１入力ステージは、複数の入力電圧
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。前記第２入力ステージは、前記デジタル信号の複数のデジタルコード入力
を供給する。前記出力ステージは、前記電圧信号を受け、出力するために用いられる。前記ＮＭＯＳスイッチアレイは、ｋ＋１列及び２*ｎ行のノードを含み、前記デジタル信号に応じて複数のＮＭＯＳトランジスタが前記ノードの一部に設けられている。前記ＮＭＯＳスイッチアレイは、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力するのに好適である（ｋはゼロよりも大きくまたはそれに等しい整数）。前記ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列及び２*ｎ行のノードを含み、前記デジタル信号に応じて複数のＰＭＯＳトランジスタが前記ノードの一部に設けられている。前記ＰＭＯＳアレイは、前記第１入力ステージの前記入力電圧
と、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力するのに好適である（ｍはゼロよりも大きくまたはそれに等しい整数）。
【００１８】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタは直列に接続され、同一の行の前記ＮＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合し、各列の最初の前記ＮＭＯＳトランジスタのドレインはそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、各列の最後の前記ＮＭＯＳトランジスタのソースはすべて前記出力ステージに結合されている。
【００１９】
本発明の実施例に係るデジタル／アナログ変換器のデコーダにおいて、前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタは直列に接続され、同一の行の前記ＰＭＯＳトランジスタのゲートはすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合され、各列の最初の前記ＰＭＯＳトランジスタのソースはそれぞれ前記第１入力ステージの前記入力電圧
のうちの一つに結合され、各列の最後の前記ＰＭＯＳトランジスタのドレインはすべて前記出力ステージに結合されている。
【発明の効果】
【００２０】
本発明では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの特性に応じて、ガンマ電圧の選択が少数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにより制御されるので、スイッチアレイの面積が減少する。また、ＢＤＮ及びＢＤＰを採用してコンタクトの個数を減少させることができるので、バンプパッドのピッチが減少することになる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための好適な実施形態を、本発明を例示する添付図面を参照して詳細に説明する。同一或いは類似する部分を参照する際、図面及び本実施の形態においては可能な限り同一の参照番号を用いる。
【実施例】
【００２２】
図４は、本発明の実施例に係るデジタルコードと、ガンマ電圧Ｖｒjとの関係を示す図である。図４に示すように、デジタルコード
及び
の値は、ガンマ電圧Ｖｒjにマップされている。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性の為、｜ＶTPB｜とＶddとの間のガンマ電圧Ｖｒjは、ＰＭＯＳトランジスタにより制御することができ、ＶssとＶdd−ＶTNBとの間のガンマ電圧Ｖｒjは、ＮＭＯＳトランジスタにより制御することができる。ここで、ＶTPBはＰＭＯＳトランジスタの閾電圧（人体効果を含む）であり、ＶTPBは、ＮＭＯＳトランジスタの閾電圧（人体効果を含む）である。
【００２３】
したがって、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとの個数を減少させるべく、デジタルコード値をブレイクポイントとして選択する。ガンマ電圧が、０からｋまでの脚注の値により示されるＶｒoとＶｒkとの間に位置する場合、ＮＭＯＳトランジスタを使用してガンマ電圧の選択を制御する。また、ガンマ電圧が、（ｋ−ｍ＋１）から（２n−１）までの脚注の値により示されるＶｒk-m+1と、
との間に位置する場合、ＰＭＯＳトランジスタを使用してガンマ電圧の選択を制御する。さらに、ガンマ電圧が、（ｋ−ｍ＋１）からｋまでの脚注の値により示されるＶｒk-m+1と、Ｖｒkとの間に位置する場合、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方を使用してガンマ電圧の選択の制御を行う。
【００２４】
本実施例では、電源Ｖssの負極を最小ガンマ電圧として選択し、電源Ｖddの正極を最大ガンマ電圧として選択している。ただし、最小ガンマ電圧ＶｒoはＶssに限定されず、最大ガンマ電圧もＶddに限定されるものではない。例えば、Ｖｒoは０．１Ｖdd、
は、０．９Ｖddとすることができる。また、ガンマ電圧Ｖｒj、Ｖss及びＶddの関係は、
から
と表すことができる。
【００２５】
図５は、本発明の実施例に係るデジタル／アナログ変換器のデコーダの回路である。図５を参照すると、そのデコーダは、第１入力ステージ、第２入力ステージ、出力ステージ、ＮＭＯＳスイッチアレイ、及びＰＭＯＳスイッチアレイを備えている。第１入力ステージは、複数の入力電圧
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。また、第２入力ステージは、デジタル信号の複数のデジタルコード入力
を供給する。出力ステージは、電圧信号を受け取り出力するために用いられる。
【００２６】
また、ＮＭＯＳスイッチアレイは、ｋ＋１列及び２*ｎ行の複数のＮＭＯＳトランジスタを含む。そのＮＭＯＳスイッチアレイは、第１入力ステージの入力電圧Ｖｒo〜Ｖｒkと、第２入力ステージのデジタル信号とを受け、これによりデジタル信号に対応する入力電圧Ｖｒo〜Ｖｒkのうちの一つを出力ステージに出力し、ｋはゼロよりも大きくまたはそれに等しい整数である。ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列及び２*ｎ行の複数のＰＭＯＳトランジスタを含み、第１入力ステージの入力電圧
と、第２入力ステージのデジタル信号とを受ける。これにより、デジタル信号に対応する入力電圧
のうちの一つを出力ステージに出力し、ｍはゼロよりも大きくまたはそれに等しい整数である。
【００２７】
さらに、ＮＭＯＳスイッチアレイにおいて、同一の列のＮＭＯＳトランジスタは直列に接続されており、他方、同一の行のＮＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合している。また、最初の行のＮＭＯＳトランジスタのドレインは、それぞれ第１入力ステージの入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、２*ｎ番目の行（即ち、最終行）のＮＭＯＳトランジスタのソースは、すべて出力ステージに結合されている。さらに、デジタル信号に応じて、ＮＭＯＳトランジスタの一部の下部には、Ｎ型埋込拡散（ｂｕｒｉｅｄ ｄｉｆｆｕｓｉｏｎ）（ＢＤＮ）層が設けられ、これによりデジタル信号が入力されると、対応する電圧信号が出力される。
【００２８】
ＰＭＯＳスイッチアレイでは、同一の列のＰＭＯＳトランジスタは直列に接続され、同一の行のＰＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合している。また、最初の行のＰＭＯＳトランジスタのソースは、それぞれ第１入力ステージの入力電圧
のうちの一つに結合されているとともに、２*ｎ番目の行（即ち、最終行）のＰＭＯＳトランジスタのドレインは、すべて出力ステージに結合している。さらに、デジタル信号に応じて、ＰＭＯＳトランジスタの一部の下部には、Ｐ型埋込拡散（ＢＤＰ）層が設けられ、これによりデジタル信号が入力されると、対応する電圧信号が出力される。
【００２９】
本実施例では、ＤＡＣのガンマ電圧は高電圧部分と低電圧部分とに分割され、高電圧部分は、
から
まで及び、低電圧部分は、ＶｒoからＶｒkまで及ぶ。この高電圧部分はＰＭＯＳスイッチアレイにより伝送され、低電圧部分はＮＭＯＳスイッチアレイにより伝送され、これによりトランジスタの個数を減少させることができる上、細かいピッチが実現される。なお、Ｎ型埋込拡散（ＢＤＮ）層と、Ｐ型埋込拡散（ＢＤＰ）層とを用いて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのソース及びドレインをそれぞれ短絡させている。これにより、金属−コンタクト−ポリ構造の面積を減少させることができる。
【００３０】
上述のＢＤＰ層とＢＤＮ層とは、ポリシリコン層に先立って形成され、本発明の実施例に対してより良好な半導体プロセスを提供する。本発明では、ガンマ電圧Ｖｒjは一連のＰＭＯＳトランジスタまたはＮＭＯＳトランジスタに接続されており、簡易化した回路及びレイアウトが実現される。ここで、ＰＭＯＳトランジスタは、高レベルガンマ電圧Ｖｒj（｜ＶTPB｜とＶddとの間のＶｒj）に用いられ、ＮＭＯＳトランジスタは、低レベルガンマ電圧Ｖｒj（ＶssとＶdd−ＶTNBとの間のＶｒj）にて使用されている。なお、ＰＭＯＳ及びＮＭＯＳの閾電圧（ＶTPB、ＶTNB）を調整して、より低いＶdd動作を実現することもできる。さらに、ガンマ電圧Ｖｒjに対して追加的な接続線を追加して異なるＯｕｔiを互いに短絡させることにより、ガンマ電圧の電源供給線の強さを向上させることもできる。
【００３１】
図６は、本発明の実施例に係る図５の特別な場合であり、ｋは２n-1−１に等しく、ｍは０に等しい。図６を参照すると、ｋはデジタルコードの中央値として選択されており、これによりＮＭＯＳトランジスタの個数がＰＭＯＳトランジスタの個数と等しくなり、トランジスタの合計数を最大で５０％まで減少させることができる。各ガンマ電圧は、単一の一連のＮＭＯＳトランジスタまたは単一の一連のＰＭＯＳトランジスタにより制御されるので、図６の回路は、最小限のレイアウトで実施することができる。なお、ｋ及びｍは、例えばｋは２n-1−５に等しい、ｍは０に等しい等、異なる用途に対応して他の値としてもよく、これによっても最小限のレイアウトが得られる。
【００３２】
図７は、本発明の実施例に係る同一の水平面上のＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの部分的なレイアウト図である。図７を参照すると、コードインプラント（ｃｏｄｅ ｉｍｐｌａｎｔｓ）、即ち、ＢＤＰ及びＢＤＮを用いて、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースとドレインとを接続している。したがって、ポリシリコンにコンタクトを設ける必要はなく、バンプパッドのピッチを減少させることができる。０．５ｕｍ、１Ｐ２Ｍのプロセスを例に上記背景技術にて述べたレイアウトと比較すると、バンプパッドのピッチは、（図３に示すように）３９．９８ｕｍから、（図７に示すように）３３．４ｕｍにまで減少している。
【００３３】
図８は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの別のレイアウト図である。本実施例では、図７で説明した実施例と同様に、ＢＤＰとＢＤＮとを、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに用いている。ＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイにおいて、デジタルコードＡo〜Ａn-1と、
とを送るためのポリシリコン線は、それぞれ対応する金属線を介して、Ｖssガードリング及びＶddガードリングを横切るように接続されている。ここで、ガードリングは、Ｖss及びＶddにそれぞれ接続された二つの金属線を含んでおり、ＮＭＯＳスイッチアレイとＰＭＯＳスイッチアレイとの間のラッチアップ効果を防止するために用いられる。
【００３４】
図９は、本発明の実施例に係る図８の別のレイアウト図である。ＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイにおいて、デジタルコードＡo〜Ａn-1と、
とを送るためのポリシリコン線は直接接続されている。ＮＭＯＳスイッチアレイとＰＭＯＳスイッチアレイとの間には間隔が保たれており、そのＮＭＯＳスイッチアレイとＰＭＯＳスイッチアレイとの間のラッチアップ効果を防止している。
【００３５】
図１０は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイのレイアウト図である。図１０を参照すると、デコーダは、第１入力ステージ、第２入力ステージ、出力ステージ、ＮＭＯＳスイッチアレイ、及びＰＭＯＳスイッチアレイを備えている。第１入力ステージは、複数の入力電圧
を供給し、ｎはゼロよりも大きくまたはそれに等しい整数である。また、第２入力ステージは、デジタル信号の複数のデジタルコード入力
を供給する。出力ステージは、電圧信号を受け取り出力するために用いられる。
【００３６】
また、ＮＭＯＳスイッチアレイは、ｋ＋１列及び２*ｎ行のノードを含み、デジタル信号に応じて、ノードの一部に複数のＮＭＯＳトランジスタが設けられている。ＮＭＯＳスイッチアレイは、第１入力ステージの入力電圧Ｖｒo〜Ｖｒkと、第２入力ステージのデジタル信号とを受け、これによりデジタル信号に対応する入力電圧Ｖｒo〜Ｖｒkのうちの一つを出力ステージに出力するのに好適であり、ｋはゼロよりも大きくまたはそれに等しい整数である。
【００３７】
ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列及び２*ｎ行のノードを含み、デジタル信号に応じて、ノードの一部に複数のＰＭＯＳトランジスタが設けられている。ＰＭＯＳアレイは、第１入力ステージの入力電圧
と、第２入力ステージのデジタル信号とを受け、デジタル信号に対応する入力電圧
のうちの一つを出力ステージに出力するのに好適であり、ｍはゼロよりも大きくまたはそれに等しい整数である。
【００３８】
さらに、ＮＭＯＳスイッチアレイにおいて、同一の列のＮＭＯＳトランジスタは直列に接続され、同一の行のＮＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合している。また、各列の最初のＮＭＯＳトランジスタのドレインは、それぞれ第１入力ステージの入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、各列の最後のＮＭＯＳトランジスタのソースは、すべて出力ステージに結合されている。
【００３９】
ＰＭＯＳスイッチアレイでは、同一の列のＰＭＯＳトランジスタは直列に接続され、同一の行のＰＭＯＳトランジスタのゲートは、すべて第２入力ステージのデジタル信号のデジタルコード入力のうちの一つに結合しており、各列の最初のＰＭＯＳトランジスタのソースは、それぞれ第１入力ステージの入力電圧
のうちの一つに結合されているとともに、各列の最後のＰＭＯＳトランジスタのドレインは、すべて出力ステージに結合している。
【００４０】
本実施例では、図８のレイアウトの概念と、コンタクトデバイスとを採用している。また、図９のレイアウトの概念を図１０に適用して、別のレイアウト（図示せず）とすることもできる。０．５ｕｍ、１Ｐ２Ｍのプロセスを例として挙げると、ＢＤＮとＢＤＰとを用いるレイアウトのバンプパッドのピッチは、（図７に示すように）３３．４ｕｍから、（図８に示すように）１５．８６ｕｍにまで減少しており、コンタクトデバイスを用いたレイアウトのバンプパッドピッチでは、（図３に示すように）３９．９８ｕｍから、（図１０に示すように）２０．５４ｕｍにまで減少している。
【００４１】
本発明の図７、図８、及び図９の設計コンセプトによって、レイアウトにつき複数の有利な点を得ることができる。即ち、（１）バンプパッドのピッチが縮小する、（２）対応するＤＡＣ設計が、バンプパッドのピッチのレイアウトと合致する、（３）標準的なスイッチアレイがコードインプラント（ＢＤＮ、ＢＤＰ）を考慮して設計されている、（４）レイアウト面積が減少するとともに金属−コンタクト−ポリ構造が少なくなる。さらに、回路設計についても有利な点を得ることができる。即ち（１）フルスイング（レール・トゥ・レール）回路、（２）回路が簡素化される。図１０では、バンプパッドのピッチが縮小するという効果を得ることができる。
【００４２】
当業者であれば、本発明の範囲や趣旨から逸脱することなく本発明の構成に対して様々な変更や変形が可能であることは容易に理解できることである。上記の観点から、本発明はこの発明の変更や変形を包含することを意図しており、そのような変更や変形は、特許請求の範囲及びその均等物の範囲内に含まれる。
【図面の簡単な説明】
【００４３】
【図１】図１は、デジタル／アナログ変換器の機能ブロック図である。
【図２】図２は、デジタル／アナログ変換器のデコーダの回路である。
【図３】図３は、同一の水平面上のＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの部分的なレイアウト図である。
【図４】図４は、本発明の実施例に係るデジタルコードとガンマ電圧Ｖｒjとの関係を示す図である。
【図５】図５は、本発明の実施例に係るデジタル／アナログ変換器のデコーダの回路である。
【図６】図６は、本発明の実施例に係る図５の特別な場合である。
【図７】図７は、本発明の実施例に係る同一の水平面上のＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの部分的なレイアウト図である。
【図８】図８は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイの別のレイアウト図である。
【図９】図９は、本発明の実施例に係る図８の別のレイアウト図である。
【図１０】図１０は、本発明の実施例に係るＮＭＯＳスイッチアレイ及びＰＭＯＳスイッチアレイのレイアウト図である。
【符号の説明】
【００４４】
Ｖｒo、Ｖｒk-m+1、Ｖｒk
Ｖss 電源の負極
Ｖdd 電源の正極
ＶTNB ＮＭＯＳの閾電圧
ＶTPB ＰＭＯＳの閾電圧
【特許請求の範囲】
【請求項１】
デジタル信号を電圧信号に変換するデジタル／アナログ変換器のデコーダにおいて、
複数の入力電圧
（ｎはゼロよりも大きくまたはそれに等しい整数）を供給する第１入力ステージと、
前記デジタル信号の複数のデジタルコード入力を供給する第２入力ステージと、
前記電圧信号を出力する出力ステージと、
Ｎ型金属酸化膜半導体（ＮＭＯＳ）スイッチアレイと、
Ｐ型金属酸化膜半導体（ＰＭＯＳ）スイッチアレイと、を備え、
前記Ｎ型金属酸化膜半導体スイッチアレイは、ｋ＋１列の複数のＮＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力するのに好適であり（ｋはゼロよりも大きくまたはそれに等しい整数）、
前記Ｐ型金属酸化膜半導体スイッチアレイは、２n−（ｋ−ｍ＋１）列の複数のＰＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧
と、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力するのに好適である（ｍはゼロよりも大きくまたはそれに等しい整数）、デジタル／アナログ変換器のデコーダ。
【請求項２】
前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタが直列に接続され、同一の行の前記ＮＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合し、最初の行の前記ＮＭＯＳトランジスタのドレインがそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、最終行の前記ＮＭＯＳトランジスタのソースがすべて前記出力ステージに結合され、さらに、前記デジタル信号に応じて前記ＮＭＯＳトランジスタの一部の下部に複数のＮ型埋込拡散（ＢＤＮ）層が設けられていることで、前記デジタル信号が入力されると、対応する前記電圧信号が出力される、請求項１に記載のデジタル／アナログ変換器のデコーダ。
【請求項３】
前記ＢＤＮ層が、前記ＮＭＯＳトランジスタのソースとドレインとを接続している、請求項２に記載のデジタル／アナログ変換器のデコーダ。
【請求項４】
前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタが直列に接続され、同一の行の前記ＰＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合され、最初の行の前記ＰＭＯＳトランジスタのソースがそれぞれ前記第１入力ステージの前記入力電圧
のうちの一つに結合され、最終行の前記ＰＭＯＳトランジスタのドレインがすべて前記出力ステージに結合され、さらに、前記デジタル信号に応じて前記ＰＭＯＳトランジスタの一部の下部に複数のＰ型埋込拡散（ＢＤＰ）層が設けられていることで、前記デジタル信号が入力されると、対応する前記電圧信号が出力される、請求項１に記載のデジタル／アナログ変換器のデコーダ。
【請求項５】
前記ＢＤＰ層が、前記ＰＭＯＳのソースとドレインとを接続している、請求項２に記載のデジタル／アナログ変換器のデコーダ。
【請求項６】
ｋが２n-1−１である場合、前記ＮＭＯＳ及び前記ＰＭＯＳに対応する前記入力電圧の数はいずれも２n-1に等しい、請求項１乃至５の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項７】
前記ＮＭＯＳアレイが、前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力し、前記ＰＭＯＳが、前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力する、請求項６に記載のデジタル／アナログ変換器のデコーダ。
【請求項８】
前記入力電圧Ｖｒo〜Ｖｒkの振幅がＶssからＶdd−ＶTNBまで及び、前記Ｖssが電源の負極を表し、前記Ｖddが電源の正極を表し、前記ＶTNBがＮＭＯＳの閾電圧を表す、請求項１乃至７の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項９】
前記入力電圧
の振幅が｜ＶTPB｜からＶddまで及び、前記Ｖddが電源の正極を表し、前記ＶTPBがＰＭＯＳの閾電圧を表す、請求項１乃至７の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１０】
各々が電源の正極と負極とに結合した二つのガードリングが前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に設けられて、ラッチアップ効果を防止している、請求項１乃至９の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１１】
ラッチアップ効果を防止すべく、前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に単位長さの空間が確保されている、請求項１乃至９の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１２】
デジタル信号を電圧信号に変換するデジタル／アナログ変換器のデコーダにおいて、
複数の入力電圧
（ｎはゼロよりも大きくまたはそれに等しい整数）を供給する第１入力ステージと、
前記デジタル信号の複数のデジタルコード入力を供給する第２入力ステージと、
前記電圧信号を出力する出力ステージと、
ＮＭＯＳスイッチアレイと、
ＰＭＯＳスイッチアレイと、を備え、
前記ＮＭＯＳスイッチアレイは、ｋ＋１列の複数のノードを含み、前記デジタル信号に応じて複数のＮＭＯＳトランジスタが前記ノードの一部に設けられ、前記ＮＭＯＳスイッチアレイは、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力するのに好適であり（ｋはゼロよりも大きくまたはそれに等しい整数）、
前記ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列の複数のノードを含み、前記デジタル信号に応じて複数のＰＭＯＳトランジスタが前記ノードの一部に設けられ、前記第１入力ステージの前記入力電圧
と、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力するのに好適である（ｍはゼロよりも大きくまたはそれに等しい整数）、デジタル／アナログ変換器のデコーダ。
【請求項１３】
前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタが直列に接続され、同一の行の前記ＮＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合し、各列の最初の前記ＮＭＯＳトランジスタのドレインがそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、各列の最後の前記ＮＭＯＳトランジスタのソースがすべて前記出力ステージに結合されている、請求項１２に記載のデジタル／アナログ変換器のデコーダ。
【請求項１４】
前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタが直列に接続され、同一の行の前記ＰＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合され、各列の最初の前記ＰＭＯＳトランジスタのソースがそれぞれ前記第１入力ステージの前記入力電圧
のうちの一つに結合され、各列の最後の前記ＰＭＯＳトランジスタのドレインがすべて前記出力ステージに結合されている、請求項１２に記載のデジタル／アナログ変換器のデコーダ。
【請求項１５】
前記入力電圧Ｖｒo〜Ｖｒkの振幅がＶssからＶdd−ＶTNBまで及び、前記Ｖssが電源の負極を表し、前記Ｖddが電源の正極を表し、前記ＶTNBがＮＭＯＳの閾電圧を表す、請求項１２乃至１４の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１６】
前記入力電圧
の振幅が｜ＶTPB｜からＶddまで及び、前記Ｖddが電源の正極を表し、前記ＶTPBがＰＭＯＳの閾電圧を表す、請求項１２乃至１４の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１７】
各々が電源の正極と負極とに結合した二つのガードリングが前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に設けられて、ラッチアップ効果を防止している、請求項１２乃至１６の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１８】
ラッチアップ効果を防止すべく、前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に単位長さの空間が確保されている、請求項１２乃至１６の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１】
デジタル信号を電圧信号に変換するデジタル／アナログ変換器のデコーダにおいて、
複数の入力電圧
（ｎはゼロよりも大きくまたはそれに等しい整数）を供給する第１入力ステージと、
前記デジタル信号の複数のデジタルコード入力を供給する第２入力ステージと、
前記電圧信号を出力する出力ステージと、
Ｎ型金属酸化膜半導体（ＮＭＯＳ）スイッチアレイと、
Ｐ型金属酸化膜半導体（ＰＭＯＳ）スイッチアレイと、を備え、
前記Ｎ型金属酸化膜半導体スイッチアレイは、ｋ＋１列の複数のＮＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力するのに好適であり（ｋはゼロよりも大きくまたはそれに等しい整数）、
前記Ｐ型金属酸化膜半導体スイッチアレイは、２n−（ｋ−ｍ＋１）列の複数のＰＭＯＳトランジスタを含み、前記第１入力ステージの前記入力電圧
と、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力するのに好適である（ｍはゼロよりも大きくまたはそれに等しい整数）、デジタル／アナログ変換器のデコーダ。
【請求項２】
前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタが直列に接続され、同一の行の前記ＮＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合し、最初の行の前記ＮＭＯＳトランジスタのドレインがそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、最終行の前記ＮＭＯＳトランジスタのソースがすべて前記出力ステージに結合され、さらに、前記デジタル信号に応じて前記ＮＭＯＳトランジスタの一部の下部に複数のＮ型埋込拡散（ＢＤＮ）層が設けられていることで、前記デジタル信号が入力されると、対応する前記電圧信号が出力される、請求項１に記載のデジタル／アナログ変換器のデコーダ。
【請求項３】
前記ＢＤＮ層が、前記ＮＭＯＳトランジスタのソースとドレインとを接続している、請求項２に記載のデジタル／アナログ変換器のデコーダ。
【請求項４】
前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタが直列に接続され、同一の行の前記ＰＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合され、最初の行の前記ＰＭＯＳトランジスタのソースがそれぞれ前記第１入力ステージの前記入力電圧
のうちの一つに結合され、最終行の前記ＰＭＯＳトランジスタのドレインがすべて前記出力ステージに結合され、さらに、前記デジタル信号に応じて前記ＰＭＯＳトランジスタの一部の下部に複数のＰ型埋込拡散（ＢＤＰ）層が設けられていることで、前記デジタル信号が入力されると、対応する前記電圧信号が出力される、請求項１に記載のデジタル／アナログ変換器のデコーダ。
【請求項５】
前記ＢＤＰ層が、前記ＰＭＯＳのソースとドレインとを接続している、請求項２に記載のデジタル／アナログ変換器のデコーダ。
【請求項６】
ｋが２n-1−１である場合、前記ＮＭＯＳ及び前記ＰＭＯＳに対応する前記入力電圧の数はいずれも２n-1に等しい、請求項１乃至５の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項７】
前記ＮＭＯＳアレイが、前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力し、前記ＰＭＯＳが、前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力する、請求項６に記載のデジタル／アナログ変換器のデコーダ。
【請求項８】
前記入力電圧Ｖｒo〜Ｖｒkの振幅がＶssからＶdd−ＶTNBまで及び、前記Ｖssが電源の負極を表し、前記Ｖddが電源の正極を表し、前記ＶTNBがＮＭＯＳの閾電圧を表す、請求項１乃至７の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項９】
前記入力電圧
の振幅が｜ＶTPB｜からＶddまで及び、前記Ｖddが電源の正極を表し、前記ＶTPBがＰＭＯＳの閾電圧を表す、請求項１乃至７の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１０】
各々が電源の正極と負極とに結合した二つのガードリングが前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に設けられて、ラッチアップ効果を防止している、請求項１乃至９の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１１】
ラッチアップ効果を防止すべく、前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に単位長さの空間が確保されている、請求項１乃至９の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１２】
デジタル信号を電圧信号に変換するデジタル／アナログ変換器のデコーダにおいて、
複数の入力電圧
（ｎはゼロよりも大きくまたはそれに等しい整数）を供給する第１入力ステージと、
前記デジタル信号の複数のデジタルコード入力を供給する第２入力ステージと、
前記電圧信号を出力する出力ステージと、
ＮＭＯＳスイッチアレイと、
ＰＭＯＳスイッチアレイと、を備え、
前記ＮＭＯＳスイッチアレイは、ｋ＋１列の複数のノードを含み、前記デジタル信号に応じて複数のＮＭＯＳトランジスタが前記ノードの一部に設けられ、前記ＮＭＯＳスイッチアレイは、前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkと、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧Ｖｒo〜Ｖｒkのうちの一つを前記出力ステージに出力するのに好適であり（ｋはゼロよりも大きくまたはそれに等しい整数）、
前記ＰＭＯＳスイッチアレイは、２n−（ｋ−ｍ＋１）列の複数のノードを含み、前記デジタル信号に応じて複数のＰＭＯＳトランジスタが前記ノードの一部に設けられ、前記第１入力ステージの前記入力電圧
と、前記第２入力ステージの前記デジタル信号とを受け、且つ前記デジタル信号に対応する前記入力電圧
のうちの一つを前記出力ステージに出力するのに好適である（ｍはゼロよりも大きくまたはそれに等しい整数）、デジタル／アナログ変換器のデコーダ。
【請求項１３】
前記ＮＭＯＳスイッチアレイにおいて、同一の列の前記ＮＭＯＳトランジスタが直列に接続され、同一の行の前記ＮＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合し、各列の最初の前記ＮＭＯＳトランジスタのドレインがそれぞれ前記第１入力ステージの前記入力電圧Ｖｒo〜Ｖｒkのうちの一つに結合され、各列の最後の前記ＮＭＯＳトランジスタのソースがすべて前記出力ステージに結合されている、請求項１２に記載のデジタル／アナログ変換器のデコーダ。
【請求項１４】
前記ＰＭＯＳスイッチアレイにおいて、同一の列の前記ＰＭＯＳトランジスタが直列に接続され、同一の行の前記ＰＭＯＳトランジスタのゲートがすべて前記第２入力ステージの前記デジタル信号の前記デジタルコード入力のうちの一つに結合され、各列の最初の前記ＰＭＯＳトランジスタのソースがそれぞれ前記第１入力ステージの前記入力電圧
のうちの一つに結合され、各列の最後の前記ＰＭＯＳトランジスタのドレインがすべて前記出力ステージに結合されている、請求項１２に記載のデジタル／アナログ変換器のデコーダ。
【請求項１５】
前記入力電圧Ｖｒo〜Ｖｒkの振幅がＶssからＶdd−ＶTNBまで及び、前記Ｖssが電源の負極を表し、前記Ｖddが電源の正極を表し、前記ＶTNBがＮＭＯＳの閾電圧を表す、請求項１２乃至１４の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１６】
前記入力電圧
の振幅が｜ＶTPB｜からＶddまで及び、前記Ｖddが電源の正極を表し、前記ＶTPBがＰＭＯＳの閾電圧を表す、請求項１２乃至１４の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１７】
各々が電源の正極と負極とに結合した二つのガードリングが前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に設けられて、ラッチアップ効果を防止している、請求項１２乃至１６の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【請求項１８】
ラッチアップ効果を防止すべく、前記ＮＭＯＳスイッチアレイと前記ＰＭＯＳスイッチアレイとの間に単位長さの空間が確保されている、請求項１２乃至１６の何れか一つに記載のデジタル／アナログ変換器のデコーダ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−３３２５９６（Ｐ２００６−３３２５９６Ａ）
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【外国語出願】
【出願番号】特願２００６−６１６０４（Ｐ２００６−６１６０４）
【出願日】平成１８年３月７日（２００６．３．７）
【出願人】（５０５０５７５９８）奇景光電股▲分▼有限公司 (3)
【Ｆターム（参考）】
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願番号】特願２００６−６１６０４（Ｐ２００６−６１６０４）
【出願日】平成１８年３月７日（２００６．３．７）
【出願人】（５０５０５７５９８）奇景光電股▲分▼有限公司 (3)
【Ｆターム（参考）】
[ Back to top ]