半導体ナノデバイス
【課題】 半導体ナノデバイスに関し、基板上における臨界膜厚を超えた厚さの歪のある半導体薄膜を形成してデバイス領域とする。
【解決手段】 長径が１μｍ未満の半導体ナノワイヤコアと、前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域とする。
【解決手段】 長径が１μｍ未満の半導体ナノワイヤコアと、前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ナノデバイスに関するものであり、歪を有する半導体層を従来よりも厚く積層したナノ構造体を用いた半導体ナノデバイスに関する。
【背景技術】
【０００２】
現在、産業に用いられている半導体レーザやフォトディテクタなどの光デバイス、或いは、高電子移動度トランジスタなどの電子デバイスには、半導体基板上に異種の半導体材料の薄膜を１層以上積層した半導体多層膜構造によって形成されている。
【０００３】
この半導体多層膜は、デバイス本来の機能を発現させたり、特性を向上させたりする上で必要不可欠であり、その一つの目的に、バンドギャップの異なる材料を組み合わせることによって、半導体内のキャリア制御がある。
【０００４】
例えば、光デバイスにおいては、バンドギャップエネルギー差の大きな材料でヘテロ構造を形成することによって、発光層からのキャリアの漏れを防ぐことができ、温度特性の良好なデバイスが形成できる。このようなヘテロ構造の組み合わせとしては、ＩｎＡｓ／ＧａＡｓが代表的である。
【０００５】
しかし、従来の半導体基板上の薄膜成長においては、薄膜の膜厚に制限があった。それは、基板材料と薄膜材料の格子定数の違いから生じる歪によって、ある膜厚を超えるとその歪を解放するために薄膜に転位が形成され、半導体の結晶性が著しく低下してしまうということが原因である。
【０００６】
ここで、半導体薄膜基板上の薄膜成長において生じる膜厚の制限について説明する。転位を生じないで薄膜を形成できる限界の膜厚は臨界膜厚ｈｃと呼ばれ、Ｊ．Ｗ．Ｍａｔｔｈｅｗｓらの議論（例えば、非特許文献１参照）を基に、以下のように定式化することが可能である。
ｈｃ＝（ｂ／２πε）×（１＋ν）−１×｛ｌｎ（ｈｃ／ｂ）＋１｝
但し、
ε：歪
ｂ：バーガースベクトル（０．４ｎｍ）
ν：ポアッソン比（１／３）
図１１は、この方程式を数値計算により解いてグラフ化した結果を示したもので、歪量が１％以上の場合においては、量子効果の無い、バルク的な層（２５ｎｍ超）を積層することが不可能である。因みに、ＧａＡｓ基板上のＩｎＡｓ層で生じる７％の歪（ε＝０．０７）においては、積層可能な膜厚はわずか１．６ｎｍである。
【０００７】
このように、膜厚に制限があると、例えば、量子井戸構造を利用した半導体レーザの場合では、発光波長が限られてしまい、ＧａＡｓ基板上に形成したＩｎＡｓ量子井戸レーザでは、光通信帯で利用可能な１．３μｍ以上の長波長発光が実現できなかった。
【０００８】
一方、Ｓｉ基板等の上にＩｎＰ等の格子定数の差の大きな半導体層を成長させる方法として、Ａｕ等の触媒を用いて半導体層をナノ構造体として垂直方向に成長させることが提案されている（例えば、特許文献１或いは特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−０２８７９７号公報
【特許文献２】特表２００５−５３２１８１号公報
【非特許文献】
【００１０】
【非特許文献１】Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ，Ｖｏｌ．２７，ｐｐ．１１８−１２５，１９７４
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、ナノ構造体を用いたデバイスにおいては、ナノ構造体の成長方向の一部を機能領域として利用するものであり、ヘテロ接合を形成する場合には、触媒を用いる関係から工程が複雑になるという問題がある。また、ナノ構造体の径は当然に小さいため、光出力や電気出力は非常に小さいものになり、用途が極めて制限されるという問題がある。
【００１２】
したがって、本発明は、基板上における臨界膜厚を超えた厚さの歪のある半導体薄膜を形成してデバイス領域とすることを目的とする。
【課題を解決するための手段】
【００１３】
開示する一観点からは、基板と、前記基板上に前記基板の成長面に対して垂直方向に延在し、長径が１μｍ未満の半導体ナノワイヤコアと、前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜とを有し、前記半導体ナノワイヤコアと前記半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域としたことを特徴とする半導体ナノデバイスが提供される。
【発明の効果】
【００１４】
開示の半導体ナノデバイスによれば、基板上における臨界膜厚を超えた厚さの歪のある半導体薄膜を形成してデバイス領域とすることが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態の半導体ナノデバイスの構成説明図である。
【図２】本発明の半導体ナノワイヤ構造を用いた場合の臨界膜厚の説明図である。
【図３】本発明の実施例１の半導体レーザの途中までの製造工程の説明図である。
【図４】本発明の実施例１の半導体レーザの図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施例１の半導体レーザの図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施例１の半導体レーザの図５以降の製造工程の説明図である。
【図７】本発明の実施例２の高電子移動度トランジスタの途中までの製造工程の説明図である。
【図８】本発明の実施例２の高電子移動度トランジスタの図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例２の高電子移動度トランジスタの図８以降の途中までの製造工程の説明図である。
【図１０】本発明の実施例２の高電子移動度トランジスタの図９以降の製造工程の説明図である。
【図１１】半導体基板上に成長させた場合の臨界膜厚の説明図である。
【発明を実施するための形態】
【００１６】
ここで、図１及び図２を参照して、本発明の実施の形態の半導体ナノデバイスを説明する。図１は、本発明の実施の形態の半導体ナノデバイスの構成説明図である。図１（ａ）に示すように、基板１上に、基板１の主面の法線方向に延在する半導体ナノワイヤコア２を設け、この半導体ナノワイヤコア２の側面に半導体薄膜３を形成し、半導体ナノワイヤコア２と半導体薄膜３との接合界面を機能領域とする。或いは、図１（ｂ）に示すように、半導体薄膜３を多層構造で形成して、半導体薄膜３同士の接合界面を機能領域とする。この時、半導体薄膜３のトータルの膜厚は、半導体基板上における臨界膜厚を超えた厚さになるように成長する。
【００１７】
これは、半導体薄膜２と接合界面を形成する半導体ナノワイヤコア２が、弾性変形するため、積層可能な膜厚が大幅に増大するためである。本発明における臨界膜厚ｈｎｅｗは、半導体ナノワイヤコア２と歪を有する半導体薄膜３の弾性変形の度合いが１：１の状態をもとに導出することができ、
ｈｎｅｗ＝（ｂ／２πε）×（１＋ν）−１×｛ｌｎ（ｈｎｅｗ／ｂ）＋１｝
となる。
【００１８】
図２は、本発明の半導体ナノワイヤ構造を用いた場合の臨界膜厚の説明図である。本発明によれば、歪みが１％以上、好適には、１％〜１６％の材料において、臨界膜厚を従来技術より改善しつつ量子効果も得られる薄膜（２５ｎｍ以下）として機能させることが可能である。例えば、ＧａＡｓナノワイヤコアの側面にはＩｎＡｓ薄膜を膜厚５ｎｍまで積層ができるようになり、従来技術の約３倍となる。また、従来技術では、薄膜が全く成長できなかったような、１６％の歪においても、薄膜として機能する膜厚１．３ｎｍの薄膜を成長することができる。このような大きな歪みの材料の組わせとして、ＡｌＰとＩｎＳｂ（歪み：１６％）がある。
【００１９】
従来技術で転位を生じることなく積層することが不可能であった領域で、本発明によって初めて積層が可能となる膜厚ｔ〔ｎｍ〕の領域は、図２の曲線を、フィッティングにより近似化することにより求めることができ、歪εを〔％〕とした場合、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
となる。
【００２０】
この場合、基板１上にＡｕ，Ｃｕ，Ａｇ，Ｐｔ等の触媒金属を設け、成長温度において、溶融した触媒金属中に半導体材料を取り込んで、半導体ナノワイヤコア２が垂直方向に成長していく。この時、触媒金属は常に成長を続ける半導体ナノワイヤコア２の頂面に存在する。また、半導体ナノワイヤコア２の径は触媒金属の径に依存し、ほぼ同じサイズになる。
【００２１】
基板１は、Ｓｉ等のIV族半導体基板やＧａＡｓ等のIII−Ｖ族半導体基板を用いるものであるが、場合によっては、サファイア等の結晶性絶縁基板を用いても良い。また、基板１と半導体ナノワイヤコア２とは、ＧａＡｓ基板に対するＧａＡｓナノワイヤコア等の様に互いに同じ材料でも良いし、或いは、Ｓｉ基板に対するＩｎＰナノワイヤコア等のようにヘテロ接合を形成する材料の組み合わせでも良い。
【００２２】
半導体ナノワイヤコア２の成長方向に垂直な断面形状は、三角形、四角形、六角形或いは円形になり、その長径は、１μｍ未満、より好適には、１０ｎｍ〜４００ｎｍ、特に金属微粒子を用いた形成法においては、５０ｎｍ〜２００ｎｍが好ましい。長さは、長径の３倍以上が好適であり、１μｍ〜１０μｍ、より好適には２μｍ〜５μｍとする。
【００２３】
なお、半導体ナノワイヤコア２の成長方向に垂直な断面形状は、基板１の主面の面方位が（１１１）面の場合に、三角形や六角形になりやすく、（００１）面の場合に、四角形になりやすく、円形は成長途中で現れやすい。
【００２４】
また、基板１の面方位が（００１）面の場合には、半導体ナノワイヤコア２及び半導体薄膜３の結晶構造は閃亜鉛鉱型結晶構造になり、（１１１）面の場合には、ウルツ鉱型結晶構造になりやすい。
【００２５】
このように、本発明の実施の形態においては、従来技術では不可能であった厚さの歪層を有する構造体およびデバイスを形成することが可能となり、接合界面を機能領域とすることによって、半導体内のキャリア制御が可能となる。これによって、上述の特許文献１或いは特許文献２の従来のナノデバイスに比べて出力が大きく温度特性が良好な長波長のレーザや、散乱の少ない高電子移動度トランジスタを実現することができる。因みに、半導体ナノワイヤコア２をＧａＡｓとし、半導体薄膜３をＧａＡｓ／ＩｎＡｓ量子井戸とした場合には、１．３μｍより長波長で発振する半導体レーザを実現することができる。
【実施例１】
【００２６】
次に、図３乃至図６を参照して、本発明の実施例１の半導体レーザの製造工程を説明する。まず、図３（ａ）に示すように、（１１１）面を主面とし、不純物濃度が５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３のｎ型ＧａＡｓ基板１１上に、ＳｉＯ２膜１２を形成し、開口部１３を形成し、この開口部１３内に金微粒子１４を設ける。成長触媒となる金微粒子１４は、市販のコロイド粒子を用いても良いし、或いは、リソグラフィによって形成した小面積の金薄膜を加熱することによって粒子化しても良い。
【００２７】
次いで、図３（ｂ）に示すように、ＭＯＶＰＥ法によって、トリメチルガリウム（ＴＭＧ）とアルシン（ＡｓＨ３）とドーパントとしてのジシラン（Ｓｉ２Ｈ６）を供給することにより、ｎ型ＧａＡｓナノワイヤ１５を成長温度３００℃〜５００℃で成長する。この場合のｎ型ＧａＡｓナノワイヤ１５の不純物濃度は、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３とする。
【００２８】
次いで、図３（ｃ）に示すように、金微粒子１４を除去した後、ノンドープのＧａＡｓ／ＩｎＡｓ量子井戸構造１６を形成する。ＩｎＡｓ井戸層１８は、単層でも多層であっても良く、多層の場合は、ＩｎＡｓ井戸層１８の合計の膜厚が本発明の臨界膜厚ｈｎｅｗ以下、すなわち５ｎｍ以下であれば良い。なお、図においては、３層のＧａＡｓバリア層１７と２層のＩｎＡｓ井戸層１８を示している。ＩｎＡｓ井戸層１８を成長させる場合には、同じくＭＯＶＰＥ法により、トリメチルインジウム（ＴＭＩ）とＡｓＨ３を供給することにより、成長温度３００℃〜５００℃で成長させる。
【００２９】
引き続いて、図４（ｄ）に示すように、ＭＯＶＰＥ原料としては、ＴＭＧ、ＡｓＨ３、Ａｌ原料としてトリメチルアルミニウム（ＴＭＡｌ）、ドーパント源としてジエチル亜鉛（ＤＥＺ）を供給して、ｐ型ＡｌＧａＡｓ層１９を成長させる。なお、ｐ型ＡｌＧａＡｓ層１９の不純物濃度は、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３とし、膜厚は、５０ｎｍ〜３００ｎｍとする。なお、良好な導電性を得るために、ｐ型ＡｌＧａＡｓ層１９のＡｌ組成は、０．１〜０．３が好ましい。
【００３０】
引き続いて、ＴＭＧ、ＡｓＨ３、ＤＥＺを供給して、厚さが１ｎｍ〜１０ｎｍのｐ型ＧａＡｓコンタクト層２０を成長させる。この場合、ＡｌＧａＡｓ及びＧａＡｓはｎ型ＧａＡｓ基板１１と格子整合しているので、成長膜厚に制限はない。なお、ｎ型ＧａＡｓナノワイヤ１５の頂面にも半導体薄膜が成長するが、側壁に成長する半導体薄膜よりかなり薄く且つ途中の工程でエッチング等により除去するので問題はない。
【００３１】
次いで、図４（ｅ）に示すように、ＳｉＯ２膜１２に開口部を形成し、ＡｕＧｅ／Ａｕを堆積させてｎ側電極２１を形成する。次いで、図４（ｆ）に示すように、全面に厚さが１００ｎｍのＳｉＯ２膜２２を堆積する。次いで、図５（ｇ）に示すように、全面にフォトレジスト２３を塗布する。
【００３２】
次いで、図５（ｈ）に示すように、フォトレジスト２３を露光したのち、現像することによって、ナノワイヤ構造より大径の開口部２５を有するレジストマスク２４を形成する。次いで、図５（ｉ）に示すように、レジストマスク２４をマスクとしてフッ酸系エッチング液によりナノワイヤ構造の側面及び頂面のＳｉＯ２膜２２を除去する。
【００３３】
次いで、図６（ｊ）に示すように、全面にＡｕＺｎ／Ａｕ膜を堆積させた後、頂面に堆積したＡｕＧe／Ａｕ膜を選択的に除去することによって、ｐ側電極２６を形成する。次いで、図６（ｋ）に示すように、閾値電流を低減するために、上下に、誘電体多層膜２７，２８を形成する。なお、両方の誘電体多層膜２７，２８を反射膜としても良いし、一方の誘電体多層膜２７を反射防止膜としても良い。最後に、ｐ側電極２６の一部及びＳｉＯ２膜２２の一部を除去してコンタクトホール２９を形成することによって本発明の実施例１の半導体レーザの基本構造が完成する。
【００３４】
このように、本発明の実施例１においては、半導体ナノワイヤを用いているので、ＧａＡｓに対して歪の大きなＩｎＡｓを従来より厚く成長させることができるので、１．３μｍ以上の長波長帯での発振が可能になる。
【実施例２】
【００３５】
次に、図７乃至図１０を参照して、本発明の実施例２の高電子移動度トランジスタの製造工程を説明する。まず、図７（ａ）に示すように、半絶縁性ＧａＡｓ基板３１上に開口部３３を有するＳｉＯ２膜３２を設け、この開口部３３内に金微粒子３４を設ける。
【００３６】
次いで、図７（ｂ）に示すように、ＭＯＶＰＥ法により、ＴＭＩ、ＴＭＧ及びＡｓＨ３を供給してｉ型ＩｎＧａＡｓナノワイヤ３５を垂直方向に成長させる。次いで、図７（ｃ）に示すように、金微粒子３４を除去したのち、ＴＭＡｌ、ＴＭＧ、ＡｓＨ３及びＳｉ２H６を供給して、キャリア供給層として厚さが５ｎｍ〜３０ｎｍのｎ型ＡｌＧａＡｓ薄膜３６を成長させる。
【００３７】
次いで、図８（ｄ）に示すように、ＳｉＯ２膜３２を除去したのち、Ａｕ−Ｇｅを堆積させて上記の図５（ｉ）のように不要部分を除去することによってドレイン電極３７を形成する。次いで、図８（ｅ）に示すように、ゲート絶縁膜と層間絶縁膜を兼ねるＳｉＯ２膜３８を全面に堆積させる。
【００３８】
次いで、図８（ｆ）に示すように、Ｔｉ／Ａｕを堆積させて不要部分を除去することによってゲート電極３９を形成する。次いで、図９（ｇ）に示すように、図５（ｉ）と同様な方法で、ＳｉＯ２膜３８の不要部分を除去して、ソース領域となるｎ型ＡｌＧａＡｓ薄膜３６の側面を露出させる。
【００３９】
次いで、図９（ｈ）に示すように、層間絶縁膜となるＳｉＯ２膜４０を全面に成長させる。次いで、図９（ｉ）に示すように、ＳｉＯ２膜４０の不要部分を除去して、ソース領域となるｎ型ＡｌＧａＡｓ薄膜３６の側面を露出させる。
【００４０】
次いで、図１０（ｊ）に示すように、Ａｕ−Ｇｅを堆積させて不要部分を除去することによってソース電極４１を形成する。次いで、図１０（ｋ）に示すように、ＳｉＯ２膜４０の一部を除去してゲート電極３９を露出させる。
【００４１】
最後に、図１０（ｌ）に示すように、ゲート電極３７の一部及びＳｉＯ２膜３８の一部を除去してドレイン電極３７に対するコンタクトホール４２を形成することによって、本発明の実施例２の高電子移動度トランジスタの基本構造が完成する。この場合、ｉ型ＩｎＧａＡｓナノワイヤ３５とｎ型ＡｌＧａＡｓ薄膜３６との界面近傍に発生する二次元電子ガス層がキャリア走行層になる。
【００４２】
このように、本発明の実施例２においては、ＩｎＧａＡｓナノワイヤ３５に対して歪の大きいＡｌＧａＡｓ薄膜を従来より厚く堆積することができるので、所定のキャリア濃度に制御することが可能になる。
【００４３】
なお、上記の各実施例においては、ＧａＡｓ基板上に同じIII−Ｖ族化合物半導体からなる半導体ナノワイヤを成長させているが、製造コストを低減するために、基板としてシリコン基板を用いて、III−Ｖ族化合物半導体からなる半導体ナノワイヤを成長させても良い。
【００４４】
例えば、シリコン基板上に触媒微粒子を堆積させ、ＭＯＶＰＥ法により、ＴＭＩとＰＨ３を供給してＩｎＰナノワイヤを形成する。次いで、ＴＭＩとＡｓＨ３を供給してＩｎＰナノワイヤの表面にＩｎＡｓ薄膜を成長させる。ＩｎＰナノワイヤ上のＩｎＡｓ薄膜の歪は３％であるため、目的に応じて膜厚が６〜１４ｎｍのＩｎＡｓ薄膜を用いることができる。また、ＩｎＡｓ薄膜を成長した後に、さらにＩｎＰナノワイヤに対して歪の無いＩｎＰ層をキャップ層として成長することも可能であり、これにより量子井戸構造を形成することが可能になる。
【００４５】
また、上記の実施例２においては、絶縁ゲート型のトランジスタとして説明しているが、ゲート絶縁膜を設けずに、ゲート領域のＡｌＧａＡｓ薄膜に直接ショットキー接合を形成する金属電極を形成してＭＥＳ型或いはＨＥＭＴ型のトランジスタとしても良い。
【００４６】
ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）
基板と、
前記基板上に前記基板の成長面に対して垂直方向に延在し、長径が１μｍ未満の半導体ナノワイヤコアと、
前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜とを有し、
前記半導体ナノワイヤコアと前記半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域としたことを特徴とする半導体ナノデバイス。
（付記２）
前記半導体ナノワイヤコアと前記半導体薄膜とは、互いにバンドギャップエネルギーが異なる半導体材料からなることを特徴とする付記１に記載の半導体ナノデバイス。
（付記３）
前記半導体ナノワイヤコアが、前記基板と異なった材料からなることを特徴とする付記１または付記２に記載の半導体ナノデバイス。
（付記４）
前記半導体ナノワイヤコア及び前記半導体薄膜が、閃亜鉛鉱型結晶構造或いはウルツ鉱型結晶構造のいずれかであることを特徴とする付記１乃至付記３のいずれか１に記載の半導体ナノデバイス。
（付記５）
前記接合界面が発光領域或いは光吸収領域のいずれかであることを特徴とする付記１乃至付記４のいずれか１に記載の半導体ナノデバイス。
（付記６）
前記基板が半導体基板であり、前記半導体基板と前記半導体ナノワイヤコアとが第１の導電型であり、且つ、前記半導体薄膜の少なくとも最外層が前記第１の導電型と反対の導電型であることを特徴とする付記５に記載の半導体ナノデバイス。
（付記７）
前記半導体ナノワイヤコアがＡｌｘＧａ１−ｘＡｓ（但し、ｘは０を含む）からなり、且つ、前記半導体薄膜が、ＧａＡｓ／ＩｎＡｓからなる量子井戸構造膜からなり、前記量子井戸構造膜における発光波長が１．３μｍ以上の長波長であることを特徴とする付記６に記載の半導体ナノデバイス。
（付記８）
前記接合界面が、前記接合界面に沿ってキャリアを流す接合界面であることを特徴とする付記１乃至付記４のいずれか１に記載の半導体ナノデバイス。
（付記９）
前記半導体薄膜の延在方向に、ソース電極、ゲート電極及びドレイン電極を順次配置し、少なくとも前記ソース電極と前記ドレイン電極とが前記半導体薄膜に電気的にコンタクトしていることを特徴とする付記８に記載の半導体ナノデバイス。
【符号の説明】
【００４７】
１ 基板
２ 半導体ナノワイヤコア
３ 半導体薄膜
１１ ｎ型ＧａＡｓ基板
１２ ＳｉＯ２膜
１３ 開口部
１４ 金微粒子
１５ ｎ型ＧａＡｓナノワイヤ
１６ ＧａＡｓ／ＩｎＡｓ量子井戸構造
１７ ＧａＡｓバリア層
１８ ＩｎＡｓ井戸層
１９ ｐ型ＡｌＧａＡｓ層
２０ ｐ型ＧａＡｓコンタクト層
２１ ｎ側電極
２２ ＳｉＯ２膜
２３ フォトレジスト
２４ レジストマスク
２５ 開口部
２６ ｐ側電極
２７，２８ 誘電体多層膜
２９ コンタクトホール
３１ 半絶縁性ＧａＡｓ基板
３２ ＳｉＯ２膜
３３ 開口部
３４ 金微粒子
３５ ｉ型ＩｎＧａＡｓナノワイヤ
３６ ｎ型ＡｌＧａＡｓ薄膜
３７ ドレイン電極
３８ ＳｉＯ２膜
３９ ゲート電極
４０ ＳｉＯ２膜
４１ ソース電極
４２ コンタクトホール
【技術分野】
【０００１】
本発明は、半導体ナノデバイスに関するものであり、歪を有する半導体層を従来よりも厚く積層したナノ構造体を用いた半導体ナノデバイスに関する。
【背景技術】
【０００２】
現在、産業に用いられている半導体レーザやフォトディテクタなどの光デバイス、或いは、高電子移動度トランジスタなどの電子デバイスには、半導体基板上に異種の半導体材料の薄膜を１層以上積層した半導体多層膜構造によって形成されている。
【０００３】
この半導体多層膜は、デバイス本来の機能を発現させたり、特性を向上させたりする上で必要不可欠であり、その一つの目的に、バンドギャップの異なる材料を組み合わせることによって、半導体内のキャリア制御がある。
【０００４】
例えば、光デバイスにおいては、バンドギャップエネルギー差の大きな材料でヘテロ構造を形成することによって、発光層からのキャリアの漏れを防ぐことができ、温度特性の良好なデバイスが形成できる。このようなヘテロ構造の組み合わせとしては、ＩｎＡｓ／ＧａＡｓが代表的である。
【０００５】
しかし、従来の半導体基板上の薄膜成長においては、薄膜の膜厚に制限があった。それは、基板材料と薄膜材料の格子定数の違いから生じる歪によって、ある膜厚を超えるとその歪を解放するために薄膜に転位が形成され、半導体の結晶性が著しく低下してしまうということが原因である。
【０００６】
ここで、半導体薄膜基板上の薄膜成長において生じる膜厚の制限について説明する。転位を生じないで薄膜を形成できる限界の膜厚は臨界膜厚ｈｃと呼ばれ、Ｊ．Ｗ．Ｍａｔｔｈｅｗｓらの議論（例えば、非特許文献１参照）を基に、以下のように定式化することが可能である。
ｈｃ＝（ｂ／２πε）×（１＋ν）−１×｛ｌｎ（ｈｃ／ｂ）＋１｝
但し、
ε：歪
ｂ：バーガースベクトル（０．４ｎｍ）
ν：ポアッソン比（１／３）
図１１は、この方程式を数値計算により解いてグラフ化した結果を示したもので、歪量が１％以上の場合においては、量子効果の無い、バルク的な層（２５ｎｍ超）を積層することが不可能である。因みに、ＧａＡｓ基板上のＩｎＡｓ層で生じる７％の歪（ε＝０．０７）においては、積層可能な膜厚はわずか１．６ｎｍである。
【０００７】
このように、膜厚に制限があると、例えば、量子井戸構造を利用した半導体レーザの場合では、発光波長が限られてしまい、ＧａＡｓ基板上に形成したＩｎＡｓ量子井戸レーザでは、光通信帯で利用可能な１．３μｍ以上の長波長発光が実現できなかった。
【０００８】
一方、Ｓｉ基板等の上にＩｎＰ等の格子定数の差の大きな半導体層を成長させる方法として、Ａｕ等の触媒を用いて半導体層をナノ構造体として垂直方向に成長させることが提案されている（例えば、特許文献１或いは特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−０２８７９７号公報
【特許文献２】特表２００５−５３２１８１号公報
【非特許文献】
【００１０】
【非特許文献１】Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ，Ｖｏｌ．２７，ｐｐ．１１８−１２５，１９７４
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、ナノ構造体を用いたデバイスにおいては、ナノ構造体の成長方向の一部を機能領域として利用するものであり、ヘテロ接合を形成する場合には、触媒を用いる関係から工程が複雑になるという問題がある。また、ナノ構造体の径は当然に小さいため、光出力や電気出力は非常に小さいものになり、用途が極めて制限されるという問題がある。
【００１２】
したがって、本発明は、基板上における臨界膜厚を超えた厚さの歪のある半導体薄膜を形成してデバイス領域とすることを目的とする。
【課題を解決するための手段】
【００１３】
開示する一観点からは、基板と、前記基板上に前記基板の成長面に対して垂直方向に延在し、長径が１μｍ未満の半導体ナノワイヤコアと、前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜とを有し、前記半導体ナノワイヤコアと前記半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域としたことを特徴とする半導体ナノデバイスが提供される。
【発明の効果】
【００１４】
開示の半導体ナノデバイスによれば、基板上における臨界膜厚を超えた厚さの歪のある半導体薄膜を形成してデバイス領域とすることが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態の半導体ナノデバイスの構成説明図である。
【図２】本発明の半導体ナノワイヤ構造を用いた場合の臨界膜厚の説明図である。
【図３】本発明の実施例１の半導体レーザの途中までの製造工程の説明図である。
【図４】本発明の実施例１の半導体レーザの図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施例１の半導体レーザの図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施例１の半導体レーザの図５以降の製造工程の説明図である。
【図７】本発明の実施例２の高電子移動度トランジスタの途中までの製造工程の説明図である。
【図８】本発明の実施例２の高電子移動度トランジスタの図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例２の高電子移動度トランジスタの図８以降の途中までの製造工程の説明図である。
【図１０】本発明の実施例２の高電子移動度トランジスタの図９以降の製造工程の説明図である。
【図１１】半導体基板上に成長させた場合の臨界膜厚の説明図である。
【発明を実施するための形態】
【００１６】
ここで、図１及び図２を参照して、本発明の実施の形態の半導体ナノデバイスを説明する。図１は、本発明の実施の形態の半導体ナノデバイスの構成説明図である。図１（ａ）に示すように、基板１上に、基板１の主面の法線方向に延在する半導体ナノワイヤコア２を設け、この半導体ナノワイヤコア２の側面に半導体薄膜３を形成し、半導体ナノワイヤコア２と半導体薄膜３との接合界面を機能領域とする。或いは、図１（ｂ）に示すように、半導体薄膜３を多層構造で形成して、半導体薄膜３同士の接合界面を機能領域とする。この時、半導体薄膜３のトータルの膜厚は、半導体基板上における臨界膜厚を超えた厚さになるように成長する。
【００１７】
これは、半導体薄膜２と接合界面を形成する半導体ナノワイヤコア２が、弾性変形するため、積層可能な膜厚が大幅に増大するためである。本発明における臨界膜厚ｈｎｅｗは、半導体ナノワイヤコア２と歪を有する半導体薄膜３の弾性変形の度合いが１：１の状態をもとに導出することができ、
ｈｎｅｗ＝（ｂ／２πε）×（１＋ν）−１×｛ｌｎ（ｈｎｅｗ／ｂ）＋１｝
となる。
【００１８】
図２は、本発明の半導体ナノワイヤ構造を用いた場合の臨界膜厚の説明図である。本発明によれば、歪みが１％以上、好適には、１％〜１６％の材料において、臨界膜厚を従来技術より改善しつつ量子効果も得られる薄膜（２５ｎｍ以下）として機能させることが可能である。例えば、ＧａＡｓナノワイヤコアの側面にはＩｎＡｓ薄膜を膜厚５ｎｍまで積層ができるようになり、従来技術の約３倍となる。また、従来技術では、薄膜が全く成長できなかったような、１６％の歪においても、薄膜として機能する膜厚１．３ｎｍの薄膜を成長することができる。このような大きな歪みの材料の組わせとして、ＡｌＰとＩｎＳｂ（歪み：１６％）がある。
【００１９】
従来技術で転位を生じることなく積層することが不可能であった領域で、本発明によって初めて積層が可能となる膜厚ｔ〔ｎｍ〕の領域は、図２の曲線を、フィッティングにより近似化することにより求めることができ、歪εを〔％〕とした場合、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
となる。
【００２０】
この場合、基板１上にＡｕ，Ｃｕ，Ａｇ，Ｐｔ等の触媒金属を設け、成長温度において、溶融した触媒金属中に半導体材料を取り込んで、半導体ナノワイヤコア２が垂直方向に成長していく。この時、触媒金属は常に成長を続ける半導体ナノワイヤコア２の頂面に存在する。また、半導体ナノワイヤコア２の径は触媒金属の径に依存し、ほぼ同じサイズになる。
【００２１】
基板１は、Ｓｉ等のIV族半導体基板やＧａＡｓ等のIII−Ｖ族半導体基板を用いるものであるが、場合によっては、サファイア等の結晶性絶縁基板を用いても良い。また、基板１と半導体ナノワイヤコア２とは、ＧａＡｓ基板に対するＧａＡｓナノワイヤコア等の様に互いに同じ材料でも良いし、或いは、Ｓｉ基板に対するＩｎＰナノワイヤコア等のようにヘテロ接合を形成する材料の組み合わせでも良い。
【００２２】
半導体ナノワイヤコア２の成長方向に垂直な断面形状は、三角形、四角形、六角形或いは円形になり、その長径は、１μｍ未満、より好適には、１０ｎｍ〜４００ｎｍ、特に金属微粒子を用いた形成法においては、５０ｎｍ〜２００ｎｍが好ましい。長さは、長径の３倍以上が好適であり、１μｍ〜１０μｍ、より好適には２μｍ〜５μｍとする。
【００２３】
なお、半導体ナノワイヤコア２の成長方向に垂直な断面形状は、基板１の主面の面方位が（１１１）面の場合に、三角形や六角形になりやすく、（００１）面の場合に、四角形になりやすく、円形は成長途中で現れやすい。
【００２４】
また、基板１の面方位が（００１）面の場合には、半導体ナノワイヤコア２及び半導体薄膜３の結晶構造は閃亜鉛鉱型結晶構造になり、（１１１）面の場合には、ウルツ鉱型結晶構造になりやすい。
【００２５】
このように、本発明の実施の形態においては、従来技術では不可能であった厚さの歪層を有する構造体およびデバイスを形成することが可能となり、接合界面を機能領域とすることによって、半導体内のキャリア制御が可能となる。これによって、上述の特許文献１或いは特許文献２の従来のナノデバイスに比べて出力が大きく温度特性が良好な長波長のレーザや、散乱の少ない高電子移動度トランジスタを実現することができる。因みに、半導体ナノワイヤコア２をＧａＡｓとし、半導体薄膜３をＧａＡｓ／ＩｎＡｓ量子井戸とした場合には、１．３μｍより長波長で発振する半導体レーザを実現することができる。
【実施例１】
【００２６】
次に、図３乃至図６を参照して、本発明の実施例１の半導体レーザの製造工程を説明する。まず、図３（ａ）に示すように、（１１１）面を主面とし、不純物濃度が５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３のｎ型ＧａＡｓ基板１１上に、ＳｉＯ２膜１２を形成し、開口部１３を形成し、この開口部１３内に金微粒子１４を設ける。成長触媒となる金微粒子１４は、市販のコロイド粒子を用いても良いし、或いは、リソグラフィによって形成した小面積の金薄膜を加熱することによって粒子化しても良い。
【００２７】
次いで、図３（ｂ）に示すように、ＭＯＶＰＥ法によって、トリメチルガリウム（ＴＭＧ）とアルシン（ＡｓＨ３）とドーパントとしてのジシラン（Ｓｉ２Ｈ６）を供給することにより、ｎ型ＧａＡｓナノワイヤ１５を成長温度３００℃〜５００℃で成長する。この場合のｎ型ＧａＡｓナノワイヤ１５の不純物濃度は、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３とする。
【００２８】
次いで、図３（ｃ）に示すように、金微粒子１４を除去した後、ノンドープのＧａＡｓ／ＩｎＡｓ量子井戸構造１６を形成する。ＩｎＡｓ井戸層１８は、単層でも多層であっても良く、多層の場合は、ＩｎＡｓ井戸層１８の合計の膜厚が本発明の臨界膜厚ｈｎｅｗ以下、すなわち５ｎｍ以下であれば良い。なお、図においては、３層のＧａＡｓバリア層１７と２層のＩｎＡｓ井戸層１８を示している。ＩｎＡｓ井戸層１８を成長させる場合には、同じくＭＯＶＰＥ法により、トリメチルインジウム（ＴＭＩ）とＡｓＨ３を供給することにより、成長温度３００℃〜５００℃で成長させる。
【００２９】
引き続いて、図４（ｄ）に示すように、ＭＯＶＰＥ原料としては、ＴＭＧ、ＡｓＨ３、Ａｌ原料としてトリメチルアルミニウム（ＴＭＡｌ）、ドーパント源としてジエチル亜鉛（ＤＥＺ）を供給して、ｐ型ＡｌＧａＡｓ層１９を成長させる。なお、ｐ型ＡｌＧａＡｓ層１９の不純物濃度は、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３とし、膜厚は、５０ｎｍ〜３００ｎｍとする。なお、良好な導電性を得るために、ｐ型ＡｌＧａＡｓ層１９のＡｌ組成は、０．１〜０．３が好ましい。
【００３０】
引き続いて、ＴＭＧ、ＡｓＨ３、ＤＥＺを供給して、厚さが１ｎｍ〜１０ｎｍのｐ型ＧａＡｓコンタクト層２０を成長させる。この場合、ＡｌＧａＡｓ及びＧａＡｓはｎ型ＧａＡｓ基板１１と格子整合しているので、成長膜厚に制限はない。なお、ｎ型ＧａＡｓナノワイヤ１５の頂面にも半導体薄膜が成長するが、側壁に成長する半導体薄膜よりかなり薄く且つ途中の工程でエッチング等により除去するので問題はない。
【００３１】
次いで、図４（ｅ）に示すように、ＳｉＯ２膜１２に開口部を形成し、ＡｕＧｅ／Ａｕを堆積させてｎ側電極２１を形成する。次いで、図４（ｆ）に示すように、全面に厚さが１００ｎｍのＳｉＯ２膜２２を堆積する。次いで、図５（ｇ）に示すように、全面にフォトレジスト２３を塗布する。
【００３２】
次いで、図５（ｈ）に示すように、フォトレジスト２３を露光したのち、現像することによって、ナノワイヤ構造より大径の開口部２５を有するレジストマスク２４を形成する。次いで、図５（ｉ）に示すように、レジストマスク２４をマスクとしてフッ酸系エッチング液によりナノワイヤ構造の側面及び頂面のＳｉＯ２膜２２を除去する。
【００３３】
次いで、図６（ｊ）に示すように、全面にＡｕＺｎ／Ａｕ膜を堆積させた後、頂面に堆積したＡｕＧe／Ａｕ膜を選択的に除去することによって、ｐ側電極２６を形成する。次いで、図６（ｋ）に示すように、閾値電流を低減するために、上下に、誘電体多層膜２７，２８を形成する。なお、両方の誘電体多層膜２７，２８を反射膜としても良いし、一方の誘電体多層膜２７を反射防止膜としても良い。最後に、ｐ側電極２６の一部及びＳｉＯ２膜２２の一部を除去してコンタクトホール２９を形成することによって本発明の実施例１の半導体レーザの基本構造が完成する。
【００３４】
このように、本発明の実施例１においては、半導体ナノワイヤを用いているので、ＧａＡｓに対して歪の大きなＩｎＡｓを従来より厚く成長させることができるので、１．３μｍ以上の長波長帯での発振が可能になる。
【実施例２】
【００３５】
次に、図７乃至図１０を参照して、本発明の実施例２の高電子移動度トランジスタの製造工程を説明する。まず、図７（ａ）に示すように、半絶縁性ＧａＡｓ基板３１上に開口部３３を有するＳｉＯ２膜３２を設け、この開口部３３内に金微粒子３４を設ける。
【００３６】
次いで、図７（ｂ）に示すように、ＭＯＶＰＥ法により、ＴＭＩ、ＴＭＧ及びＡｓＨ３を供給してｉ型ＩｎＧａＡｓナノワイヤ３５を垂直方向に成長させる。次いで、図７（ｃ）に示すように、金微粒子３４を除去したのち、ＴＭＡｌ、ＴＭＧ、ＡｓＨ３及びＳｉ２H６を供給して、キャリア供給層として厚さが５ｎｍ〜３０ｎｍのｎ型ＡｌＧａＡｓ薄膜３６を成長させる。
【００３７】
次いで、図８（ｄ）に示すように、ＳｉＯ２膜３２を除去したのち、Ａｕ−Ｇｅを堆積させて上記の図５（ｉ）のように不要部分を除去することによってドレイン電極３７を形成する。次いで、図８（ｅ）に示すように、ゲート絶縁膜と層間絶縁膜を兼ねるＳｉＯ２膜３８を全面に堆積させる。
【００３８】
次いで、図８（ｆ）に示すように、Ｔｉ／Ａｕを堆積させて不要部分を除去することによってゲート電極３９を形成する。次いで、図９（ｇ）に示すように、図５（ｉ）と同様な方法で、ＳｉＯ２膜３８の不要部分を除去して、ソース領域となるｎ型ＡｌＧａＡｓ薄膜３６の側面を露出させる。
【００３９】
次いで、図９（ｈ）に示すように、層間絶縁膜となるＳｉＯ２膜４０を全面に成長させる。次いで、図９（ｉ）に示すように、ＳｉＯ２膜４０の不要部分を除去して、ソース領域となるｎ型ＡｌＧａＡｓ薄膜３６の側面を露出させる。
【００４０】
次いで、図１０（ｊ）に示すように、Ａｕ−Ｇｅを堆積させて不要部分を除去することによってソース電極４１を形成する。次いで、図１０（ｋ）に示すように、ＳｉＯ２膜４０の一部を除去してゲート電極３９を露出させる。
【００４１】
最後に、図１０（ｌ）に示すように、ゲート電極３７の一部及びＳｉＯ２膜３８の一部を除去してドレイン電極３７に対するコンタクトホール４２を形成することによって、本発明の実施例２の高電子移動度トランジスタの基本構造が完成する。この場合、ｉ型ＩｎＧａＡｓナノワイヤ３５とｎ型ＡｌＧａＡｓ薄膜３６との界面近傍に発生する二次元電子ガス層がキャリア走行層になる。
【００４２】
このように、本発明の実施例２においては、ＩｎＧａＡｓナノワイヤ３５に対して歪の大きいＡｌＧａＡｓ薄膜を従来より厚く堆積することができるので、所定のキャリア濃度に制御することが可能になる。
【００４３】
なお、上記の各実施例においては、ＧａＡｓ基板上に同じIII−Ｖ族化合物半導体からなる半導体ナノワイヤを成長させているが、製造コストを低減するために、基板としてシリコン基板を用いて、III−Ｖ族化合物半導体からなる半導体ナノワイヤを成長させても良い。
【００４４】
例えば、シリコン基板上に触媒微粒子を堆積させ、ＭＯＶＰＥ法により、ＴＭＩとＰＨ３を供給してＩｎＰナノワイヤを形成する。次いで、ＴＭＩとＡｓＨ３を供給してＩｎＰナノワイヤの表面にＩｎＡｓ薄膜を成長させる。ＩｎＰナノワイヤ上のＩｎＡｓ薄膜の歪は３％であるため、目的に応じて膜厚が６〜１４ｎｍのＩｎＡｓ薄膜を用いることができる。また、ＩｎＡｓ薄膜を成長した後に、さらにＩｎＰナノワイヤに対して歪の無いＩｎＰ層をキャップ層として成長することも可能であり、これにより量子井戸構造を形成することが可能になる。
【００４５】
また、上記の実施例２においては、絶縁ゲート型のトランジスタとして説明しているが、ゲート絶縁膜を設けずに、ゲート領域のＡｌＧａＡｓ薄膜に直接ショットキー接合を形成する金属電極を形成してＭＥＳ型或いはＨＥＭＴ型のトランジスタとしても良い。
【００４６】
ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）
基板と、
前記基板上に前記基板の成長面に対して垂直方向に延在し、長径が１μｍ未満の半導体ナノワイヤコアと、
前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜とを有し、
前記半導体ナノワイヤコアと前記半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域としたことを特徴とする半導体ナノデバイス。
（付記２）
前記半導体ナノワイヤコアと前記半導体薄膜とは、互いにバンドギャップエネルギーが異なる半導体材料からなることを特徴とする付記１に記載の半導体ナノデバイス。
（付記３）
前記半導体ナノワイヤコアが、前記基板と異なった材料からなることを特徴とする付記１または付記２に記載の半導体ナノデバイス。
（付記４）
前記半導体ナノワイヤコア及び前記半導体薄膜が、閃亜鉛鉱型結晶構造或いはウルツ鉱型結晶構造のいずれかであることを特徴とする付記１乃至付記３のいずれか１に記載の半導体ナノデバイス。
（付記５）
前記接合界面が発光領域或いは光吸収領域のいずれかであることを特徴とする付記１乃至付記４のいずれか１に記載の半導体ナノデバイス。
（付記６）
前記基板が半導体基板であり、前記半導体基板と前記半導体ナノワイヤコアとが第１の導電型であり、且つ、前記半導体薄膜の少なくとも最外層が前記第１の導電型と反対の導電型であることを特徴とする付記５に記載の半導体ナノデバイス。
（付記７）
前記半導体ナノワイヤコアがＡｌｘＧａ１−ｘＡｓ（但し、ｘは０を含む）からなり、且つ、前記半導体薄膜が、ＧａＡｓ／ＩｎＡｓからなる量子井戸構造膜からなり、前記量子井戸構造膜における発光波長が１．３μｍ以上の長波長であることを特徴とする付記６に記載の半導体ナノデバイス。
（付記８）
前記接合界面が、前記接合界面に沿ってキャリアを流す接合界面であることを特徴とする付記１乃至付記４のいずれか１に記載の半導体ナノデバイス。
（付記９）
前記半導体薄膜の延在方向に、ソース電極、ゲート電極及びドレイン電極を順次配置し、少なくとも前記ソース電極と前記ドレイン電極とが前記半導体薄膜に電気的にコンタクトしていることを特徴とする付記８に記載の半導体ナノデバイス。
【符号の説明】
【００４７】
１ 基板
２ 半導体ナノワイヤコア
３ 半導体薄膜
１１ ｎ型ＧａＡｓ基板
１２ ＳｉＯ２膜
１３ 開口部
１４ 金微粒子
１５ ｎ型ＧａＡｓナノワイヤ
１６ ＧａＡｓ／ＩｎＡｓ量子井戸構造
１７ ＧａＡｓバリア層
１８ ＩｎＡｓ井戸層
１９ ｐ型ＡｌＧａＡｓ層
２０ ｐ型ＧａＡｓコンタクト層
２１ ｎ側電極
２２ ＳｉＯ２膜
２３ フォトレジスト
２４ レジストマスク
２５ 開口部
２６ ｐ側電極
２７，２８ 誘電体多層膜
２９ コンタクトホール
３１ 半絶縁性ＧａＡｓ基板
３２ ＳｉＯ２膜
３３ 開口部
３４ 金微粒子
３５ ｉ型ＩｎＧａＡｓナノワイヤ
３６ ｎ型ＡｌＧａＡｓ薄膜
３７ ドレイン電極
３８ ＳｉＯ２膜
３９ ゲート電極
４０ ＳｉＯ２膜
４１ ソース電極
４２ コンタクトホール
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に前記基板の成長面に対して垂直方向に延在し、長径が1μｍ未満の半導体ナノワイヤコアと、
前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜とを有し、
前記半導体ナノワイヤコアと前記半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域としたことを特徴とする半導体ナノデバイス。
【請求項２】
前記半導体ナノワイヤコアが、前記基板と異なった材料からなることを特徴とする請求項１に記載の半導体ナノデバイス。
【請求項３】
前記半導体ナノワイヤコア及び前記半導体薄膜が、閃亜鉛鉱型結晶構造或いはウルツ鉱型結晶構造のいずれかであることを特徴とする請求項１または請求項２に記載の半導体ナノデバイス。
【請求項４】
前記接合界面が発光領域或いは光吸収領域のいずれかであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体ナノデバイス。
【請求項５】
前記接合界面が、前記接合界面に沿ってキャリアを流す接合界面であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体ナノデバイス。
【請求項１】
基板と、
前記基板上に前記基板の成長面に対して垂直方向に延在し、長径が1μｍ未満の半導体ナノワイヤコアと、
前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜とを有し、
前記半導体ナノワイヤコアと前記半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域としたことを特徴とする半導体ナノデバイス。
【請求項２】
前記半導体ナノワイヤコアが、前記基板と異なった材料からなることを特徴とする請求項１に記載の半導体ナノデバイス。
【請求項３】
前記半導体ナノワイヤコア及び前記半導体薄膜が、閃亜鉛鉱型結晶構造或いはウルツ鉱型結晶構造のいずれかであることを特徴とする請求項１または請求項２に記載の半導体ナノデバイス。
【請求項４】
前記接合界面が発光領域或いは光吸収領域のいずれかであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体ナノデバイス。
【請求項５】
前記接合界面が、前記接合界面に沿ってキャリアを流す接合界面であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体ナノデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１１０１６０（Ｐ２０１３−１１０１６０Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５１８３８（Ｐ２０１１−２５１８３８）
【出願日】平成２３年１１月１７日（２０１１．１１．１７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月１７日（２０１１．１１．１７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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