半導体装置、電子部品、半導体装置の製造方法
【課題】貫通電極の電気特性を効率よく検査する。
【解決手段】本発明の半導体装置２の製造方法は、シリコン基板２０に半導体素子を含んだ電気回路を形成する工程と、シリコン基板２０を貫通して設けられ、電気回路と電気的に接続される第１貫通電極２２を形成する工程と、シリコン基板２０を貫通して設けられ、シリコン基板２０の表面２０ａで第１貫通電極２２と短絡する第２貫通電極２３を形成する工程と、シリコン基板２０の裏面２０ｂにおいて、第１貫通電極２２と第２貫通電極２３との間の電気特性を検査する工程と、を有する。
【解決手段】本発明の半導体装置２の製造方法は、シリコン基板２０に半導体素子を含んだ電気回路を形成する工程と、シリコン基板２０を貫通して設けられ、電気回路と電気的に接続される第１貫通電極２２を形成する工程と、シリコン基板２０を貫通して設けられ、シリコン基板２０の表面２０ａで第１貫通電極２２と短絡する第２貫通電極２３を形成する工程と、シリコン基板２０の裏面２０ｂにおいて、第１貫通電極２２と第２貫通電極２３との間の電気特性を検査する工程と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から電子機器等の各種デバイスを小型化する技術として、チップサイズパッケージが知られている。チップサイズパッケージを適用した半導体装置の１つとして、特許文献１に開示されているものが挙げられる。
【０００３】
特許文献１の半導体装置は、トランジスターやメモリー素子等を含んだ電気回路が形成されたシリコン基板を有している。シリコン基板において電気回路が形成された能動面に、第１電極パッドが設けられている。シリコン基板を貫通して貫通電極が設けられており、貫通電極は第１電極パッドに接触している。シリコン基板における能動面の裏面には、貫通電極と導通する再配置配線等が設けられている。このような構成により、裏面を実装面とすることができ、実装面積をチップサイズと同程度にすることができる。
【０００４】
このような半導体装置は、通常のＩＣチップと同様にシリコンウエハー等を母材にして製造されている。例えば、複数のＩＣチップに対応させて電気回路の回路部品や配線等をシリコンウエハーに形成した後に、各ＩＣチップに対応する領域ごとにシリコンウエハーを個片化することにより、多数のＩＣチップを一括して製造することができる。
【０００５】
ところで、半導体装置の品質保証を行うためには、半導体装置に対して電気特性の検査を行うことが重要である。特許文献１には、貫通電極と、この貫通電極に接続された再配置配線とに、検査装置のプローブを接触させることにより、再配置配線の電気特性を検査する方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１５８０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電気特性を検査する対象としては、再配置配線の他に貫通電極等がある。貫通電極の検査は、貫通電極の能動面側の端部と、裏面側の端部とにプローブを接触させることにより行うことが可能である。しかしながら、この方法では、以下に説明するような不都合を生じるおそれがある。
【０００８】
個片化されたＩＣチップごとに貫通電極の検査を行うと、ＩＣチップごとに検査装置に固定する必要があるので生産性が低くなる。また、導通不良等が検出された場合に、ＩＣチップを補修することが難しく、このＩＣチップは結局のところ不良品になってしまう。
シリコンウエハーを個片化する前に貫通電極の検査を行うと、ＩＣチップごとに検査装置に固定する必要がなくなり、導通不良を生じている貫通電極に対して補修を行うことも可能である。しかしながら、シリコンウエハーの両面に位置制御可能なプローブを配置する必要があり、大口径なシリコンウエハーであるほど支持することが難しくなる。
【０００９】
本発明は、前記事情に鑑み成されたものであって、高品質な半導体装置及びこれを備えた電子機器を提供することを目的の１つとする。また、高品質な半導体装置を良好な歩留りで製造可能な製造方法を提供することを目的の１つとする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、シリコン基板に半導体素子を含んだ電気回路を形成する工程と、前記シリコン基板を貫通して設けられ、前記電気回路と電気的に接続される第１貫通電極を形成する工程と、前記シリコン基板を貫通して設けられ、前記シリコン基板の片面で前記第１貫通電極と短絡する第２貫通電極を形成する工程と、前記シリコン基板の前記片面の裏面において、前記第１貫通電極と前記第２貫通電極との間の電気特性を検査する工程と、を有することを特徴とする。
【００１１】
このようにすれば、シリコン基板の前記片面の裏面において、電気特性を検査する検査機器の一対の端子の一方を第１貫通電極と電気的に接続し、かつ他方を第２貫通電極と電気的に接続することにより、電気特性を検査することができる。したがって、シリコン基板の両面の一方にて検査用端子を接続すればよく、両面にて検査用端子を貫通電極と電気的に接続する必要がなくなるので、電気特性を効率よく検査することができる。
【００１２】
また、前記電気回路を形成する工程では、前記電気回路を前記片面に形成し、該電気回路を形成する工程の後、前記第１貫通電極を形成する工程及び前記第２貫通電極を形成する工程の前に、前記シリコン基板の片面に支持基板を貼り合わせた状態で前記シリコン基板の前記片面の裏面を薄厚化する工程を有し、該薄厚化する工程の後に該支持基板を除去せずに保持した状態で、前記検査する工程を行うとよい。
【００１３】
シリコン基板の片面に支持基板を貼り合わせた状態で片面の裏面を薄厚化するので、薄型化する過程でシリコン基板を破損することが格段に低減され、薄型の半導体装置を良好な歩留りで製造することができる。本発明にあってはシリコン基板の１つの面にて作業することにより電気特性を検査することができるので、シリコン基板に支持基板を貼り合わせたまま電気特性を検査することができる。薄型化する工程とは別に、電気特性を検査するために支持基板を貼り合せる手法と比較して、工数を減らすことができる。また、支持基板を貼り合わせないで電気特性を検査する手法と比較して、検査過程でシリコン基板が破損することが格段に低減されるとともに、検査における作業性が高くなる。
【００１４】
また、前記第１貫通電極を形成する工程は、前記シリコン基板に第１貫通孔を形成する処理と、前記第１貫通孔内に前記第１貫通電極の形成材料を成膜する処理とを含んでいるとともに、前記第２貫通電極を形成する工程は、前記シリコン基板に第２貫通孔を形成する処理と、前記第２貫通孔内に前記第２貫通電極の形成材料を成膜する処理とを含んでおり、前記第１貫通孔を形成する処理と前記第２貫通孔を形成する処理とを一括して行うとともに、前記第１貫通電極の形成材料を成膜する処理と前記第２貫通電極の形成材料を成膜する処理とを一括して行うとよい。
【００１５】
このようにすれば、第１貫通電極と第２貫通電極とを一括して形成することができ、効率よく半導体装置を製造することができる。
【００１６】
また、前記電気特性を検査する工程の後に、前記裏面にて前記第１貫通電極を第２貫通電極と短絡させる形成する工程を有するとよい。
【００１７】
このようにすれば、電気回路から供給される電気信号により駆動される機能部を半導体装置と接続する場合に、機能部の電極と電気回路との間に第１貫通電極及び第２貫通電極が互いに並列に接続される。したがって、電気回路と機能部との間を低抵抗化することができるとともに、通電経路の冗長性を高めることができる。
【００１８】
また、前記シリコン基板に対応する複数のチップ部を含んだシリコンウエハーを用い、前記複数のチップ部に一括して前記電気回路を形成する工程と前記第１貫通電極を形成する工程と前記第２貫通電極を形成する工程とを行うことにより、前記複数のチップ部の各々に前記電気回路と前記第１貫通電極と前記第２貫通電極とを形成し、次いで前記電気特性を検査する工程を行った後に前記複数のチップ部を個片化することにより前記複数のチップ部と１対１で対応する複数の半導体装置を一括して製造するとよい。
【００１９】
このようにすれば、複数の半導体装置を一括して製造することができ、半導体装置を効率よく製造することができる。また、半導体装置になるチップ部について個片化する前に電気特性を検査するので、良好な作業性で効率よく検査することができる。また、検査により検出された欠陥を補修することが容易になる。このように、半導体装置を良好な歩留りで効率よく製造することができる。
【００２０】
本発明の半導体装置は、シリコン基板に設けられ、半導体素子を含んだ電気回路と、前記シリコン基板を貫通して設けられ、前記電気回路と電気的に接続される第１貫通電極と、前記シリコン基板を貫通して設けられ、前記シリコン基板の片面で前記第１貫通電極と短絡する第２貫通電極と、を備えることを特徴とする。
【００２１】
このようにすれば、半導体装置の製造過程で、第１貫通電極及び第２貫通電極の電気特性を効率よく検査することが可能であるので、低コストで良好な特性の半導体装置にすることができる。
【００２２】
本発明の電子部品は、本発明に係る半導体装置と、前記電気回路から供給される電気信号により駆動される機能部と、を備え、前記電気回路が前記シリコン基板の前記片面に設けられており、前記機能部の電極が、前記裏面において前記第１貫通電極及び前記第２貫通電極と短絡されていることを特徴とする。
【００２３】
このようにすれば、半導体装置の第１貫通電極及び第２貫通電極の電気特性を良好にすることができるので、機能部に電気信号を良好に伝達することができ、良好に動作する電子部品になる。電気回路と機能部との間に第１貫通電極及び第２貫通電極が互いに並列に接続されるので、電気回路と機能部との間を低抵抗化することができる。電子部品の使用時等に第１貫通電極と第２貫通電極の一方が破損した場合でも、他方を介して機能部に電気信号を伝達することができ、機能部を動作させることができる。
【図面の簡単な説明】
【００２４】
【図１】第１実施形態に係る半導体装置の概略構成を示す斜視模式図である。
【図２】（ａ）は、半導体装置の平面、（ｂ）は（ａ）のＡ−Ａ’線断面図である。
【図３】電気特性の検査方法を示す説明図である。
【図４】第２実施形態に係る半導体装置の概略構成を示す平面図である。
【図５】（ａ）〜（ｃ）は、半導体装置の製造方法を示す工程図である。
【図６】（ａ）〜（ｃ）は、図５（ｃ）から続く工程図である。
【図７】（ａ）、（ｂ）は、図６（ｃ）から続く工程図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照しつつ本発明の実施形態を説明する。説明に用いる図面において、特徴的な部分を分かりやすく示すために、図面中の構造の寸法や縮尺を実際の構造と異ならせている場合がある。実施形態において同様の構成要素については、同じ符号を付して図示し、その詳細な説明を省略する場合がある。
【００２６】
［第１実施形態］
図１は、第１実施形態に係る電子部品１の概略構成を示す斜視模式図である。図１に示すように電子部品１は、本発明を適用した半導体装置２と、振動子（機能部）３とを備えている。実際には、振動子３は半導体装置２と一体化されているが、図１では振動子３を半導体装置２と分離して図示している。
【００２７】
半導体装置２は、シリコン基板２０を主体として構成されている。シリコン基板２０の表裏両面のうちの表面（片面）２０ａに、電気回路を含んだ素子層２１が設けられている。シリコン基板２０を貫通して、第１貫通電極２２、第２貫通電極２３が設けられている。第１貫通電極２２は、素子層２１の電気回路と電気的に接続されている。第２貫通電極２３は、表面２０ａ側においてパッド電極２４を介して第１貫通電極２２と短絡している。第１貫通電極２２は、裏面２０ｂに設けられた第１電極部２５と導通している。第２貫通電極２３は、裏面２０ｂに設けられた第２電極部２６と導通している。
【００２８】
振動子３は、半導体装置２の裏面２０ｂに実装されている。振動子３は、中空のパッケージ３０を含んでいる。パッケージ３０内に、水晶等からなる圧電振動片３１が片持ちに保持されている。圧電振動片３１は、パッケージ３０に運動可能に収容されて封止されている。パッケージ３０の表面に、外部接続端子３２が設けられている。外部接続端子３２は、圧電振動片３１と電気的に接続されている。
【００２９】
振動子３は、外部接続端子３２が第１電極部２５及び第２電極部２６と導通するように実装されている。電気回路から出力される電気信号は、第１貫通電極２２及び第２貫通電極２３を介して振動子３に伝達され、振動子３を駆動する。
【００３０】
図２（ａ）は半導体装置２の構成要素を裏面２０ｂ側から見た平面配置図、図２（ｂ）は図２（ａ）のＡ−Ａ’線断面図である。図２（ａ）、（ｂ）に示すように素子層２１は、半導体素子部２１１と配線２１３とを含んだ電気回路、絶縁層２１２、パッド電極２４を含んでいる。
【００３１】
半導体素子部２１１は、その詳細な構造を図示しないが、シリコン基板２０の表層を活性層として形成されたトランジスターやメモリー素子等の半導体素子により構成される。
絶縁層２１２は、半導体素子部２１１の一部を構成する層間絶縁膜等を含んでおり、シリコン基板２０の表面２０ａを覆って設けられている。絶縁層２１２は、シリコン酸化物やシリコン窒化物等の絶縁材料からなる。
配線２１３は、例えばアルミニウム等の導電材料からなり、ビア等を介して半導体素子部２１１と電気的に接続されている。
【００３２】
パッド電極２４は、例えばアルミニウム等の導電材料からなり、配線２１３と導通している。本実施形態におけるパッド電極２４は、平面形状が略矩形になっている。パッド電極２４の一辺の長さは、例えば５０〜１００μｍ程度である。パッド電極２４の平面形状は、矩形以外の多角形や円形、楕円形、これらを組み合わせた形状であってもよく、特に限定されない。
【００３３】
シリコン基板２０を貫通して、第１貫通孔２２ａ、第２貫通孔２３ａが設けられている。第１貫通孔２２ａ、第２貫通孔２３ａは、軸方向に直交する平面形状が例えば略円形のものである。本実施形態において第１貫通孔２２ａの内径（直径）は、第２貫通孔２３ａの内径と略一致しており、例えば３０〜５０μｍ程度である。第１貫通孔２２ａ、第２貫通孔２３ａは、裏面２０ｂから共通のパッド電極２４に通じるように配置されている。ここでは、裏面２０ｂの面方向においてパッド電極２４の対角に位置するように、第１貫通孔２２ａ、第２貫通孔２３ａが形成されている。
【００３４】
第１貫通孔２２ａ、第２貫通孔２３ａの平面形状は、多角形や楕円形、これらを組み合わせた形状であってもよく、特に限定されない。また、第１貫通孔２２ａ、第２貫通孔２３ａの平面形状の寸法が互いに異なっていてもよい。
【００３５】
第１貫通孔２２ａ、第２貫通孔２３ａの内壁を覆って、絶縁材料からなるパッシベーション膜２７が設けられている。本実施形態におけるパッシベーション膜２７は、第１貫通孔２２ａの内壁、第２貫通孔２３ａの内壁、及び裏面２０ｂにわたって設けられている。パッシベーション膜２７として、例えばシリコン基板の表層を熱酸化した膜、スパッタリング法やＣＶＤ法で成膜された膜、樹脂材料からなる膜等を用いることができる。
【００３６】
第１貫通電極２２とシリコン基板２０との間の容量や、第２貫通電極２３とシリコン基板２０との間の容量を低減するには、パッシベーション膜２７の誘電率が低くすることや、膜厚を厚くすることが有効である。このような観点で、本実施形態では樹脂材料からなるパッシベーション膜２７を採用している。パッシベーション膜２７の膜厚は、例えば第１貫通孔２２ａ内、第２貫通孔２３ａ内で２〜５μｍ程度にすればよく、裏面２０ｂ上で５μｍ以上、好ましくは１０μｍ以上にするとよい。
【００３７】
パッシベーション膜２７を覆うとともに第１貫通孔２２ａ、第２貫通孔２３ａ内のパッド電極２４を覆って、バリア膜２８が形成されている。バリア膜２８は、第１貫通電極２２、第２貫通電極２３に含まれる導電材料が、シリコン基板２０に拡散することを防止するものである。バリア膜２８は、例えばチタン、チタンタングステン、チタンナイトライド等からなる。
【００３８】
第１貫通孔２２ａ内においてパッシベーション膜２７、バリア膜２８に囲まれる部分に、パッド電極２４と接触する中実構造の第１貫通電極２２が設けられている。第１貫通孔２２ａ内においてパッシベーション膜２７、バリア膜２８に囲まれる部分に、パッド電極２４と接触する中実構造の第２貫通電極２３が設けられている。
【００３９】
第１貫通電極２２、第２貫通電極２３は、平面視したパッド電極２４上の対角に配置されている。すなわち、第１貫通電極２２と第２貫通電極２３との間の距離が、ある程度以上に確保されており、第１貫通電極２２と第２貫通電極２３との間の容量が最低限度まで低減されている。第１貫通電極２２、第２貫通電極２３の形成材料は、形成方法に応じて公知の導電材料から適宜選択される。貫通孔の内壁に良好に導電材料を成膜する方法としては、めっき法が知られている。めっき用の金属としては、ニッケル、金、銅、スズ、銀スズ銀等が挙げられる。
【００４０】
なお、第１、第２貫通電極の構造としては、中実構造の他に、バリア膜２８を覆って設けられた導電膜からなる中空構造であってもよい。この場合には、中空構造に囲まれる部分に樹脂等を埋め込むことにより、第１、第２貫通電極を補強するとよい。
【００４１】
第１電極部２５、第２電極部２６は、互いに接触しないように、離間して配置されている。本実施形態の第１電極部２５、第２電極部２６は、いずれも、裏面２０ｂにおける平面形状が略矩形のものである。また、第１電極部２５、第２電極部２６は、いずれもシリコン基板２０の面方向における面積がパッド電極２４よりも大きくなっている。
【００４２】
ここでは、第１電極部２５が第１貫通電極２２と一体に形成されており、第２電極部２６が第２貫通電極２３と一体に形成されている。第１電極部２５、第２電極部２６にわたってハンダ部３３が設けられている。第１電極部２５及び第２電極部２６は、ハンダ部３３を介して外部接続端子３２と導通している。
【００４３】
次に、振動子３が実装される前の半導体装置２に対して、電気特性を検査する方法について説明する。図３は、本発明に係る電気特性の検査方法を示す説明図である。
ここでは、図３に示すように、検査装置６を用いて電気特性を検査する。検査装置６は、一対の端子（プローブ）６１、６２を有しており、プローブ６１、６２間の導通を検出可能なものである。電気特性を詳細に検査する観点で、検査装置６としてプローブ６１、６２間の電気抵抗値を測定可能なものを用いるとよい。
【００４４】
電気特性を検査するには、一方のプローブ６１を第１電極部２５に接触させるとともに、他方のプローブ６２を第２電極部２６に接触させる。第１電極部２５、第２電極部２６がパッド電極２４よりも大面積になっているので、半導体装置２の両面からプローブを接触させる手法と比較して、抵抗値を測定可能な位置にプローブを配置することが容易である。
【００４５】
また、一対のプローブ６１、６２を半導体装置２の１つの面（裏面２０ｂ）にて操作すればよいので、作業性が格段に向上する。また、半導体装置２を表面２０ａが被覆されている状態でも電気特性を検査することができるので、検査中に半導体装置２を表面２０ａ側にて支持することもできる。これにより、半導体装置２を安定に保持することができ、半導体装置２に対するプローブ６１、６２の相対位置を高精度に制御することができる。
【００４６】
以上のようにプローブ６１、６２を半導体装置２に接触させ、プローブ６１、６２間の通電状態を検出することにより、第１貫通電極２２又は第２貫通電極２３における断線を検出することができる。また、プローブ６１、６２間の抵抗値を測定すると、第１貫通電極２２と第２貫通電極２３とが直列に接続される場合の抵抗値が得られる。
【００４７】
また、振動子３の実装時におけるパッド電極２４とハンダ部３３との間の抵抗値を推定することもできる。第１貫通電極２２の抵抗値は、軸方向の長さ（シリコン基板２０の厚み）に比例し、軸方向に直交する断面における面積に反比例する。したがって、第１貫通電極２２の形状や寸法、第２貫通電極２３の形状や寸法、測定された抵抗値に基づいて、第１貫通電極２２の抵抗値、第２貫通電極２３の抵抗値をそれぞれ算出することができる。実装時には、パッド電極２４とハンダ部３３との間に第１貫通電極２２と第２貫通電極２３とが並列に接続され、第１貫通電極２２の抵抗値及び第２貫通電極２３の抵抗値が既知であるので、パッド電極２４とハンダ部３３との間の抵抗値を簡易に推定することができる。
【００４８】
特に、本実施形態では、第１貫通電極２２と第２貫通電極２３とで、長さ及び断面積が略一致しており抵抗値が略一致するので、実装時の抵抗値を容易に推定することができる。また、第１貫通電極２２と第２貫通電極２３との間に接続される導電部（ここではパッド電極２４）の抵抗値等のように、検査に影響を及ぼすパラメータを予め、判定プログラム等に登録しておき、判定プログラムにより電気特性を判定させてもよい。パッド電極２４の抵抗値等は、表面２０ａ側に配置される構成要素の形成後に測定可能である。
【００４９】
以上のような構成の半導体装置２にあっては、電気特性を良好に検査することができるので、品質を確保することが容易である。したがって、半導体装置２を高品質のものにすることが容易になり、電子部品１を高品質のものすることが容易になる。
【００５０】
電気回路と外部接続端子３２との間の通電経路において、第１貫通電極２２が第２貫通電極２３と並列に接続されている。したがって、電気回路と外部接続端子３２との間の通電経路を低抵抗にすることができる。よって、半導体装置２の電気特性を良好にすることができ、電子部品１の電気特性を良好にすることができる。
【００５１】
第１貫通電極２２が第２貫通電極２３と並列に接続されているので、電気信号が通る通電経路の冗長性が高くなり、高信頼性の半導体装置２になっている。例えば、半導体装置２の使用時において、仮に第１貫通電極２２が損傷したとする。この場合には、電気回路から供給される電気信号が第２貫通電極２３を介して振動子３に伝達され、振動子３を動作させることができる。このように、半導体装置２が高信頼性のものになっているので、電子部品１も高信頼性のものになっている。
【００５２】
［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置について説明する。第２実施形態が第１実施形態と異なる点は、機能部を駆動する電気信号の通電経路として主として第１貫通電極が機能し、主として第２貫通電極は検査時の通電パスとして機能する点である。
【００５３】
図４は、第２実施形態の半導体装置４について、構成要素の平面配置を示す図である。半導体装置４において、シリコン基板２０内部、シリコン基板２０の表面２０ａ（図２（ｂ）参照）の構造については、第１実施形態と同様である。図３に示すように、半導体装置４の裏面には、第１電極部２５、第２電極部２６が設けられている。第１電極部２５は、第２電極部２６と独立しており、第２電極部２６よりも大面積になっている。振動子３の外部接続端子３２は、第１電極部２５と短絡し、かつ第２電極部２６と直接的に導通（短絡）しないように配置されている。第１電極部２５は、第１貫通電極２２と一体に形成されている。第２電極部２６は、第２貫通電極２３と一体に形成されている。
【００５４】
このような構成の半導体装置４にあっては、第１実施形態と同様に効率よく電気特性を検査することが可能になっている。したがって、半導体装置２を高信頼性のものにすることが容易になり、電子部品１を高信頼性のものにすることが容易になる。なお、第２貫通電極の寸法を第１貫通電極と異ならせる場合には、第２貫通電極の形成不良が著しく増加しない程度の形成過程のマージンの範囲内で、第２貫通電極の寸法を決定するとよい。
【００５５】
なお、第１、第２実施形態では、シリコン基板２０の表面に素子層２１が設けられている構成を例に説明したが、素子層２１上にウエハレベルＣＳＰ層が設けられる構成を採用することもできる。ウエハレベルＣＳＰ層は、例えば素子層２１と絶縁層を介して設けられる再配線層や、バンプ電極等の実装端子を含むものである。絶縁層は、例えばポリイミド樹脂やエポキシ樹脂等からなり、再配置配線は例えば銅等の導電材料からなる。ウエハレベルＣＳＰ層を設けることにより、半導体装置２をプリント基板等の基板上に直接実装することが可能になる。貫通電極と導通接続されないパッド電極を設ける場合には、このようなパッド電極をウエハレベルＣＳＰ層の表面に露出する端子と電気的に接続しておくとよい。
【００５６】
［第３実施形態］
次に、第３実施形態として、本発明の半導体装置の製造方法を説明する。ここでは、第１実施形態で説明した半導体装置の構造に基づいて説明する。
【００５７】
図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）、（ｂ）は、第３実施形態の製造方法を示す工程図である。
まず、図５（ａ）に示すように、シリコンウエハー７を用意する。シリコンウエハー７は、複数のチップ部７１を含んでいる。１つのチップ部７１は、後に１つの半導体装置２になる部分である。すなわち、チップ部７１の各々が、半導体装置２のシリコン基板２０に相当する。以下に説明する処理は、断りがない限り、複数のチップ部７１に対して一括して行っている。
【００５８】
図５（ｂ）に示すように、シリコン基板２０の表層や表層上にトランジスターやメモリー素子等の半導体素子を形成し、半導体素子部２１１及び配線２１３を含んだ電気回路を形成する。また、電気回路の一部として、あるいは電気回路を保護する保護膜として絶縁層２１２を形成する。そして、絶縁層２１２上に配線２１３と電気的に接続されるパッド電極２４を形成する。また、必要に応じて、素子層２１上、あるいは素子層２１の一部を含んだウエハレベルＣＳＰ層を形成してもよい。次に説明する工程を行う前に、表面２０ａ側に形成された各種構成要素の電気特性を検査しておいてもよい。
【００５９】
次いで、図５（ｃ）に示すように、シリコン基板２０の表面２０ａ側に、接着剤８１により支持基板８を貼り付けた後、支持基板８をサポートとしてシリコン基板２０の裏面２０ｂ側を薄厚化する。具体的には、砥石等の研削部材を用いてシリコン基板２０を研削（バックグラインド）し、シリコン基板２０の板厚が１００μｍ程度になるまで処理する。
【００６０】
シリコン基板２０が支持基板８により補強されているので、シリコン基板２０の損傷が格段に低減されるとともに、シリコン基板２０のハンドリング性が高くなる。なお、バックグラインド等により裏面２０ｂに破砕層が形成される場合がある。この場合には、ドライエッチングやスピンエッチング、ポリッシュ等により、破砕層を除去するとよい。
【００６１】
次いで、図６（ａ）に示すように、シリコン基板２０に支持基板８が貼り付けられた状態で第１貫通孔２２ａ、第２貫通孔２３ａを形成する。具体的には、まず、フォトリソグラフィ法にてレジストパターンＭを形成する。そして、レジストパターンＭをマスクにして、ＲＩＥ、ＩＣＰ等のドライエッチングによりシリコン基板２０、絶縁層２１２を順にエッチングする。
【００６２】
ここでは、第１貫通孔２２ａ、第２貫通孔２３ａが、平面視したパッド電極２４における対角に配置されるようにする。これにより、第１貫通孔２２ａと第２貫通孔２３ａとの間隔がある程度以上に確保され、微細な加工を減らすことができるので、第１貫通孔２２ａ、第２貫通孔２３ａを低コストで効率よく形成することができる。また、第１貫通孔２２ａの口径と、第２貫通孔２３ａの口径とを略一致させることにより、第１貫通孔２２ａの形成過程におけるエッチング速度を第２貫通孔２３ａと揃えることができる。
【００６３】
以上のようにして、裏面２０ｂ側からシリコン基板２０及び絶縁層２１２を貫通してパッド電極２４を露出させる第１貫通孔２２ａ及び第２貫通孔２３ａを、一括して形成する。なお、第１貫通孔２２ａ及び第２貫通孔２３ａをレーザー加工等により形成することも可能である。
【００６４】
次いで、図６（ｂ）に示すように、第１貫通孔２２ａの内壁、第２貫通孔２３ａの内壁、シリコン基板２０の裏面２０ｂを覆うように、パッシベーション膜２７を形成する。また、パッシベーション膜２７と、第１貫通孔２２ａ内及び第２貫通孔２３ａ内の電極パッド２４とを覆うようにバリア膜２８を形成する。ここでは、樹脂材料をシリコン基板２０の裏面２０ｂ側に成膜して、パッシベーション膜２７を形成する。樹脂材料の成膜方法としては、スピンコーティング法、スプレイコーティング法、印刷法等が挙げられる。樹脂材料を塗布法等により成膜すれば、無機材料をスパッタ法あるいはＣＶＤ法で成膜する場合と比較して、簡易な装置で成膜を行うことができる。また、パッシベーション膜２７の膜厚を厚くすることが容易であり、第１貫通電極２２とシリコン基板２０との間の容量や、第２貫通電極２３とシリコン基板２０との間の容量を低減することが容易になる。そして、第１貫通孔２２ａ内、及び第２貫通孔２３ａ内において、パッド電極２４を被覆した部分のパッシベーション膜２７を除去し、パッド電極２４を露出させる。
【００６５】
なお、シリコン基板２０の裏面２０ｂにシリコン酸化物やシリコン窒化物等からなる絶縁膜をスパッタ法あるいはＣＶＤ法により形成し、この膜をパッシベーション膜としてもよい。また、樹脂材料からなる膜と無機材料からなる膜を併用してパッシベーション膜にしてもよい。また、次にバリア膜２８を形成する前に、酸素やＣＦ４を用いたＲＩＥ、Ａｒを用いたスパッタエッチング等を行うことにより、パッド電極２４上の樹脂残渣や自然酸化膜を除去してもよい。スパッタエッチングの処理量としては、シリコン酸化物のエッチング量に換算して３００ｎｍ程度にすればよい。
【００６６】
そして、パッシベーション膜２７と露出させた電極パッド２４とを覆うようにバリア膜２８を形成した後、バリア膜２８を覆うようにシード層（図示略）を形成する。ここでは、スパッタ法を用いてチタンタングステンを成膜してバリア膜２８を形成する。シード層は、めっき法による成膜においてめっき用の金属の析出を促進させる層である。シード層の形成材料としては、めっき用の金属の種類に応じて選択される。ここでは、めっき法により銅を成膜して、第１貫通電極２２、第２貫通電極２３を形成することを予定しており、スパッタ法により銅を成膜してシード層を形成する。バリア膜２８の厚みとしては、例えば２００ｎｍ程度にする。シード層の厚みとしては、例えば３００ｎｍ程度にする。
【００６７】
次いで、図６（ｃ）に示すように、第１貫通孔２２ａ内に第１貫通電極２２を形成するとともに、第１貫通電極２２と一括して第２貫通孔２３ａ内に第２貫通電極２３を形成する。本実施形態では、電気化学プレーティング法を用いてシード層にめっき（銅）を析出させ、中実構造の第１貫通電極２２、第２貫通電極２３を一括して形成する。
【００６８】
ここでは、めっきを析出させない部分をレジストパターンで被覆した状態で、めっき処理を行う。裏面２０ｂに再配置配線等を形成する場合には、再配置配線の形成予定領域をレジストパターンの開口部にしておくとよい。これにより、第１貫通電極２２等と再配置配線とを一括して形成することができる。めっきの処理時間を管理することにより、中空構造の第１貫通電極、第２貫通電極を形成してもよい。
【００６９】
そして、レジストパターンを除去した後に、裏面２０ｂを覆う部分のめっきやバリア膜２８、シード層を適宜パターニングして、裏面２０ｂにおいて互いに離間した第１電極部２５、第２電極部２６を形成する。必要に応じて、裏面２０ｂに設けられた導電部分の間において絶縁すべき部分に絶縁部を形成し、裏面２０ｂに実装用のハンダ部３３等を形成する。絶縁部は、例えばソルダーレジスト等により形成することができ、その厚みとしては１０〜２０μｍ程度にすればよい。ハンダ部３３は、第１電極部２５と第２電極部２６とにわたって形成する。これにより、第１電極部２５と第２電極部２６とが裏面２０ｂ側にて短絡する。ハンダ部３３は、後に形成してもよく、例えば振動子３を直前に形成してもよい。
【００７０】
次いで、図７（ａ）に示すように、シリコン基板２０に支持基板８が貼り付けられた状態で、第１実施形態と同様の検査装置６により、電気特性の検査を行う。電気特性の検査については、図５に示したチップ部７１の全部に対して行ってもよいし、一部を抽出して行ってもよい。
【００７１】
ところで、通常の製造方法では、シリコン基板の表裏両面における貫通電極の両端の各々に、検査装置の一対のプローブを電気的に接続するので、支持基板を貼り付けた状態で検査することが難しい。
【００７２】
本発明の製造方法では、表面２０ａが支持基板８に覆われた状態であっても、良好に電気特性を検査することが可能である。シリコン基板２０は、薄厚化されていることにより単独では割れ等の損傷を生じやすくなっている。しかしながら、シリコン基板２０が支持基板８により補強されているので、検査前後等におけるシリコンウエハー７の搬送中や検査中にシリコン基板２０が損傷することが格段に低減される。
【００７３】
また、支持基板８をサポートとして、シリコンウエハー７を安定して保持することができるので、プローブ６１、６２の位置を高精度に制御することができ、電気特性の検査を高精度に行うことができる。このように、シリコンウエハー７が個片化（チップ化）される前に、良好に電気特性の検査を行うことができるので、第１貫通電極２２又は第２貫通電極２３に断線等の欠陥を生じていた場合には、これを補修することが容易になる。
【００７４】
次いで、図７（ｂ）に示すように、シリコンウエハー７を個片化することにより、チップ部７１の各々が半導体装置２となる。ここでは、シリコン基板２０の裏面２０ｂの上にダイシングテープ等を貼付ける。そして、ダイシングテープをサポートとして支持基板８をシリコンウエハー７から剥離した後、ダイシングカッター９等によりシリコンウエハー７を個片化する。
【００７５】
以上のようにして、複数の半導体装置２が一括して製造される。また、半導体装置２に振動子３を実装することにより電子部品１が得られる。なお、シリコンウエハー７を個片化する前に振動子３を実装することも可能である。例えば、振動子３と１対１で対応するチップ部を複数有するウエハーに、振動子３の各種構成要素を形成する。そして、このウエハーとシリコンウエハー７とを位置合わせして互いに貼り合せる。そして、半導体装置２に対応するチップ部７１が振動子３に対応するチップ部と貼り合された状態で、チップ部７１ごとに個片化することにより、複数の電子部品１が得られる。このようにすれば、個片化された半導体装置２に、個片化された振動子３を実装する場合に比べて、電子部品１を効率よく製造することができる。
【００７６】
以上のような半導体装置２の製造方法にあっては、電気特性の検査を効率よく行うことができ、高品質な半導体装置２を効率よく製造することができる。また、電気特性の検査により検出された欠陥を補修することができ、不良品の数が減ることにより歩留りを高めることができる。
【００７７】
なお、本発明の技術範囲は前記実施形態に限定されるものではない。本発明の主旨を逸脱しない範囲内で多様な変形が可能である。例えば、シリコン基板を貫通して３以上の貫通電極を形成し、これら貫通電極をシリコン基板の一方の面で短絡させてもよい。この場合に、貫通電極から２つを選択して貫通電極間で電気特性を検査するとともに、選択する貫通電極の組合せを異ならせて複数回数の検査を行うこともできる。このようにすれば、欠陥が検出された場合に、欠陥を生じている貫通電極を特定することができる。
また、第１貫通電極と第２貫通電極が、裏面にて短絡しており、表面にて互いに独立している構成にしてもよい。
また、機能部としては、半導体装置２に駆動されるものであれば、振動子３以外のものであってもよい、
【符号の説明】
【００７８】
１・・・電子部品、２、４・・・半導体装置、３・・・振動子（機能部）、６・・・検査装置、７・・・シリコンウエハー、８・・・支持基板、９・・・ダイシングカッター、２０・・・シリコン基板、２０ａ・・・表面、２０ｂ・・・裏面、２１・・・素子層、２２・・・第１貫通電極、２２ａ・・・第１貫通孔、２３・・・第２貫通電極、２３ａ・・・第２貫通孔、２４・・・パッド電極、２５・・・第１電極部、２６・・・第２電極部、２７・・・パッシベーション膜、２８・・・バリア膜、３０・・・パッケージ、３１・・・圧電振動片、３２・・・外部接続端子、３３・・・ハンダ部、７１・・・チップ部、８１・・・接着剤、９１・・・プローブ、９２・・・プローブ、２１１・・・半導体素子部、２１２・・・絶縁層、２１３・・・配線、２４・・・パッド電極、Ｍ・・・レジストパターン
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から電子機器等の各種デバイスを小型化する技術として、チップサイズパッケージが知られている。チップサイズパッケージを適用した半導体装置の１つとして、特許文献１に開示されているものが挙げられる。
【０００３】
特許文献１の半導体装置は、トランジスターやメモリー素子等を含んだ電気回路が形成されたシリコン基板を有している。シリコン基板において電気回路が形成された能動面に、第１電極パッドが設けられている。シリコン基板を貫通して貫通電極が設けられており、貫通電極は第１電極パッドに接触している。シリコン基板における能動面の裏面には、貫通電極と導通する再配置配線等が設けられている。このような構成により、裏面を実装面とすることができ、実装面積をチップサイズと同程度にすることができる。
【０００４】
このような半導体装置は、通常のＩＣチップと同様にシリコンウエハー等を母材にして製造されている。例えば、複数のＩＣチップに対応させて電気回路の回路部品や配線等をシリコンウエハーに形成した後に、各ＩＣチップに対応する領域ごとにシリコンウエハーを個片化することにより、多数のＩＣチップを一括して製造することができる。
【０００５】
ところで、半導体装置の品質保証を行うためには、半導体装置に対して電気特性の検査を行うことが重要である。特許文献１には、貫通電極と、この貫通電極に接続された再配置配線とに、検査装置のプローブを接触させることにより、再配置配線の電気特性を検査する方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１５８０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電気特性を検査する対象としては、再配置配線の他に貫通電極等がある。貫通電極の検査は、貫通電極の能動面側の端部と、裏面側の端部とにプローブを接触させることにより行うことが可能である。しかしながら、この方法では、以下に説明するような不都合を生じるおそれがある。
【０００８】
個片化されたＩＣチップごとに貫通電極の検査を行うと、ＩＣチップごとに検査装置に固定する必要があるので生産性が低くなる。また、導通不良等が検出された場合に、ＩＣチップを補修することが難しく、このＩＣチップは結局のところ不良品になってしまう。
シリコンウエハーを個片化する前に貫通電極の検査を行うと、ＩＣチップごとに検査装置に固定する必要がなくなり、導通不良を生じている貫通電極に対して補修を行うことも可能である。しかしながら、シリコンウエハーの両面に位置制御可能なプローブを配置する必要があり、大口径なシリコンウエハーであるほど支持することが難しくなる。
【０００９】
本発明は、前記事情に鑑み成されたものであって、高品質な半導体装置及びこれを備えた電子機器を提供することを目的の１つとする。また、高品質な半導体装置を良好な歩留りで製造可能な製造方法を提供することを目的の１つとする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、シリコン基板に半導体素子を含んだ電気回路を形成する工程と、前記シリコン基板を貫通して設けられ、前記電気回路と電気的に接続される第１貫通電極を形成する工程と、前記シリコン基板を貫通して設けられ、前記シリコン基板の片面で前記第１貫通電極と短絡する第２貫通電極を形成する工程と、前記シリコン基板の前記片面の裏面において、前記第１貫通電極と前記第２貫通電極との間の電気特性を検査する工程と、を有することを特徴とする。
【００１１】
このようにすれば、シリコン基板の前記片面の裏面において、電気特性を検査する検査機器の一対の端子の一方を第１貫通電極と電気的に接続し、かつ他方を第２貫通電極と電気的に接続することにより、電気特性を検査することができる。したがって、シリコン基板の両面の一方にて検査用端子を接続すればよく、両面にて検査用端子を貫通電極と電気的に接続する必要がなくなるので、電気特性を効率よく検査することができる。
【００１２】
また、前記電気回路を形成する工程では、前記電気回路を前記片面に形成し、該電気回路を形成する工程の後、前記第１貫通電極を形成する工程及び前記第２貫通電極を形成する工程の前に、前記シリコン基板の片面に支持基板を貼り合わせた状態で前記シリコン基板の前記片面の裏面を薄厚化する工程を有し、該薄厚化する工程の後に該支持基板を除去せずに保持した状態で、前記検査する工程を行うとよい。
【００１３】
シリコン基板の片面に支持基板を貼り合わせた状態で片面の裏面を薄厚化するので、薄型化する過程でシリコン基板を破損することが格段に低減され、薄型の半導体装置を良好な歩留りで製造することができる。本発明にあってはシリコン基板の１つの面にて作業することにより電気特性を検査することができるので、シリコン基板に支持基板を貼り合わせたまま電気特性を検査することができる。薄型化する工程とは別に、電気特性を検査するために支持基板を貼り合せる手法と比較して、工数を減らすことができる。また、支持基板を貼り合わせないで電気特性を検査する手法と比較して、検査過程でシリコン基板が破損することが格段に低減されるとともに、検査における作業性が高くなる。
【００１４】
また、前記第１貫通電極を形成する工程は、前記シリコン基板に第１貫通孔を形成する処理と、前記第１貫通孔内に前記第１貫通電極の形成材料を成膜する処理とを含んでいるとともに、前記第２貫通電極を形成する工程は、前記シリコン基板に第２貫通孔を形成する処理と、前記第２貫通孔内に前記第２貫通電極の形成材料を成膜する処理とを含んでおり、前記第１貫通孔を形成する処理と前記第２貫通孔を形成する処理とを一括して行うとともに、前記第１貫通電極の形成材料を成膜する処理と前記第２貫通電極の形成材料を成膜する処理とを一括して行うとよい。
【００１５】
このようにすれば、第１貫通電極と第２貫通電極とを一括して形成することができ、効率よく半導体装置を製造することができる。
【００１６】
また、前記電気特性を検査する工程の後に、前記裏面にて前記第１貫通電極を第２貫通電極と短絡させる形成する工程を有するとよい。
【００１７】
このようにすれば、電気回路から供給される電気信号により駆動される機能部を半導体装置と接続する場合に、機能部の電極と電気回路との間に第１貫通電極及び第２貫通電極が互いに並列に接続される。したがって、電気回路と機能部との間を低抵抗化することができるとともに、通電経路の冗長性を高めることができる。
【００１８】
また、前記シリコン基板に対応する複数のチップ部を含んだシリコンウエハーを用い、前記複数のチップ部に一括して前記電気回路を形成する工程と前記第１貫通電極を形成する工程と前記第２貫通電極を形成する工程とを行うことにより、前記複数のチップ部の各々に前記電気回路と前記第１貫通電極と前記第２貫通電極とを形成し、次いで前記電気特性を検査する工程を行った後に前記複数のチップ部を個片化することにより前記複数のチップ部と１対１で対応する複数の半導体装置を一括して製造するとよい。
【００１９】
このようにすれば、複数の半導体装置を一括して製造することができ、半導体装置を効率よく製造することができる。また、半導体装置になるチップ部について個片化する前に電気特性を検査するので、良好な作業性で効率よく検査することができる。また、検査により検出された欠陥を補修することが容易になる。このように、半導体装置を良好な歩留りで効率よく製造することができる。
【００２０】
本発明の半導体装置は、シリコン基板に設けられ、半導体素子を含んだ電気回路と、前記シリコン基板を貫通して設けられ、前記電気回路と電気的に接続される第１貫通電極と、前記シリコン基板を貫通して設けられ、前記シリコン基板の片面で前記第１貫通電極と短絡する第２貫通電極と、を備えることを特徴とする。
【００２１】
このようにすれば、半導体装置の製造過程で、第１貫通電極及び第２貫通電極の電気特性を効率よく検査することが可能であるので、低コストで良好な特性の半導体装置にすることができる。
【００２２】
本発明の電子部品は、本発明に係る半導体装置と、前記電気回路から供給される電気信号により駆動される機能部と、を備え、前記電気回路が前記シリコン基板の前記片面に設けられており、前記機能部の電極が、前記裏面において前記第１貫通電極及び前記第２貫通電極と短絡されていることを特徴とする。
【００２３】
このようにすれば、半導体装置の第１貫通電極及び第２貫通電極の電気特性を良好にすることができるので、機能部に電気信号を良好に伝達することができ、良好に動作する電子部品になる。電気回路と機能部との間に第１貫通電極及び第２貫通電極が互いに並列に接続されるので、電気回路と機能部との間を低抵抗化することができる。電子部品の使用時等に第１貫通電極と第２貫通電極の一方が破損した場合でも、他方を介して機能部に電気信号を伝達することができ、機能部を動作させることができる。
【図面の簡単な説明】
【００２４】
【図１】第１実施形態に係る半導体装置の概略構成を示す斜視模式図である。
【図２】（ａ）は、半導体装置の平面、（ｂ）は（ａ）のＡ−Ａ’線断面図である。
【図３】電気特性の検査方法を示す説明図である。
【図４】第２実施形態に係る半導体装置の概略構成を示す平面図である。
【図５】（ａ）〜（ｃ）は、半導体装置の製造方法を示す工程図である。
【図６】（ａ）〜（ｃ）は、図５（ｃ）から続く工程図である。
【図７】（ａ）、（ｂ）は、図６（ｃ）から続く工程図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照しつつ本発明の実施形態を説明する。説明に用いる図面において、特徴的な部分を分かりやすく示すために、図面中の構造の寸法や縮尺を実際の構造と異ならせている場合がある。実施形態において同様の構成要素については、同じ符号を付して図示し、その詳細な説明を省略する場合がある。
【００２６】
［第１実施形態］
図１は、第１実施形態に係る電子部品１の概略構成を示す斜視模式図である。図１に示すように電子部品１は、本発明を適用した半導体装置２と、振動子（機能部）３とを備えている。実際には、振動子３は半導体装置２と一体化されているが、図１では振動子３を半導体装置２と分離して図示している。
【００２７】
半導体装置２は、シリコン基板２０を主体として構成されている。シリコン基板２０の表裏両面のうちの表面（片面）２０ａに、電気回路を含んだ素子層２１が設けられている。シリコン基板２０を貫通して、第１貫通電極２２、第２貫通電極２３が設けられている。第１貫通電極２２は、素子層２１の電気回路と電気的に接続されている。第２貫通電極２３は、表面２０ａ側においてパッド電極２４を介して第１貫通電極２２と短絡している。第１貫通電極２２は、裏面２０ｂに設けられた第１電極部２５と導通している。第２貫通電極２３は、裏面２０ｂに設けられた第２電極部２６と導通している。
【００２８】
振動子３は、半導体装置２の裏面２０ｂに実装されている。振動子３は、中空のパッケージ３０を含んでいる。パッケージ３０内に、水晶等からなる圧電振動片３１が片持ちに保持されている。圧電振動片３１は、パッケージ３０に運動可能に収容されて封止されている。パッケージ３０の表面に、外部接続端子３２が設けられている。外部接続端子３２は、圧電振動片３１と電気的に接続されている。
【００２９】
振動子３は、外部接続端子３２が第１電極部２５及び第２電極部２６と導通するように実装されている。電気回路から出力される電気信号は、第１貫通電極２２及び第２貫通電極２３を介して振動子３に伝達され、振動子３を駆動する。
【００３０】
図２（ａ）は半導体装置２の構成要素を裏面２０ｂ側から見た平面配置図、図２（ｂ）は図２（ａ）のＡ−Ａ’線断面図である。図２（ａ）、（ｂ）に示すように素子層２１は、半導体素子部２１１と配線２１３とを含んだ電気回路、絶縁層２１２、パッド電極２４を含んでいる。
【００３１】
半導体素子部２１１は、その詳細な構造を図示しないが、シリコン基板２０の表層を活性層として形成されたトランジスターやメモリー素子等の半導体素子により構成される。
絶縁層２１２は、半導体素子部２１１の一部を構成する層間絶縁膜等を含んでおり、シリコン基板２０の表面２０ａを覆って設けられている。絶縁層２１２は、シリコン酸化物やシリコン窒化物等の絶縁材料からなる。
配線２１３は、例えばアルミニウム等の導電材料からなり、ビア等を介して半導体素子部２１１と電気的に接続されている。
【００３２】
パッド電極２４は、例えばアルミニウム等の導電材料からなり、配線２１３と導通している。本実施形態におけるパッド電極２４は、平面形状が略矩形になっている。パッド電極２４の一辺の長さは、例えば５０〜１００μｍ程度である。パッド電極２４の平面形状は、矩形以外の多角形や円形、楕円形、これらを組み合わせた形状であってもよく、特に限定されない。
【００３３】
シリコン基板２０を貫通して、第１貫通孔２２ａ、第２貫通孔２３ａが設けられている。第１貫通孔２２ａ、第２貫通孔２３ａは、軸方向に直交する平面形状が例えば略円形のものである。本実施形態において第１貫通孔２２ａの内径（直径）は、第２貫通孔２３ａの内径と略一致しており、例えば３０〜５０μｍ程度である。第１貫通孔２２ａ、第２貫通孔２３ａは、裏面２０ｂから共通のパッド電極２４に通じるように配置されている。ここでは、裏面２０ｂの面方向においてパッド電極２４の対角に位置するように、第１貫通孔２２ａ、第２貫通孔２３ａが形成されている。
【００３４】
第１貫通孔２２ａ、第２貫通孔２３ａの平面形状は、多角形や楕円形、これらを組み合わせた形状であってもよく、特に限定されない。また、第１貫通孔２２ａ、第２貫通孔２３ａの平面形状の寸法が互いに異なっていてもよい。
【００３５】
第１貫通孔２２ａ、第２貫通孔２３ａの内壁を覆って、絶縁材料からなるパッシベーション膜２７が設けられている。本実施形態におけるパッシベーション膜２７は、第１貫通孔２２ａの内壁、第２貫通孔２３ａの内壁、及び裏面２０ｂにわたって設けられている。パッシベーション膜２７として、例えばシリコン基板の表層を熱酸化した膜、スパッタリング法やＣＶＤ法で成膜された膜、樹脂材料からなる膜等を用いることができる。
【００３６】
第１貫通電極２２とシリコン基板２０との間の容量や、第２貫通電極２３とシリコン基板２０との間の容量を低減するには、パッシベーション膜２７の誘電率が低くすることや、膜厚を厚くすることが有効である。このような観点で、本実施形態では樹脂材料からなるパッシベーション膜２７を採用している。パッシベーション膜２７の膜厚は、例えば第１貫通孔２２ａ内、第２貫通孔２３ａ内で２〜５μｍ程度にすればよく、裏面２０ｂ上で５μｍ以上、好ましくは１０μｍ以上にするとよい。
【００３７】
パッシベーション膜２７を覆うとともに第１貫通孔２２ａ、第２貫通孔２３ａ内のパッド電極２４を覆って、バリア膜２８が形成されている。バリア膜２８は、第１貫通電極２２、第２貫通電極２３に含まれる導電材料が、シリコン基板２０に拡散することを防止するものである。バリア膜２８は、例えばチタン、チタンタングステン、チタンナイトライド等からなる。
【００３８】
第１貫通孔２２ａ内においてパッシベーション膜２７、バリア膜２８に囲まれる部分に、パッド電極２４と接触する中実構造の第１貫通電極２２が設けられている。第１貫通孔２２ａ内においてパッシベーション膜２７、バリア膜２８に囲まれる部分に、パッド電極２４と接触する中実構造の第２貫通電極２３が設けられている。
【００３９】
第１貫通電極２２、第２貫通電極２３は、平面視したパッド電極２４上の対角に配置されている。すなわち、第１貫通電極２２と第２貫通電極２３との間の距離が、ある程度以上に確保されており、第１貫通電極２２と第２貫通電極２３との間の容量が最低限度まで低減されている。第１貫通電極２２、第２貫通電極２３の形成材料は、形成方法に応じて公知の導電材料から適宜選択される。貫通孔の内壁に良好に導電材料を成膜する方法としては、めっき法が知られている。めっき用の金属としては、ニッケル、金、銅、スズ、銀スズ銀等が挙げられる。
【００４０】
なお、第１、第２貫通電極の構造としては、中実構造の他に、バリア膜２８を覆って設けられた導電膜からなる中空構造であってもよい。この場合には、中空構造に囲まれる部分に樹脂等を埋め込むことにより、第１、第２貫通電極を補強するとよい。
【００４１】
第１電極部２５、第２電極部２６は、互いに接触しないように、離間して配置されている。本実施形態の第１電極部２５、第２電極部２６は、いずれも、裏面２０ｂにおける平面形状が略矩形のものである。また、第１電極部２５、第２電極部２６は、いずれもシリコン基板２０の面方向における面積がパッド電極２４よりも大きくなっている。
【００４２】
ここでは、第１電極部２５が第１貫通電極２２と一体に形成されており、第２電極部２６が第２貫通電極２３と一体に形成されている。第１電極部２５、第２電極部２６にわたってハンダ部３３が設けられている。第１電極部２５及び第２電極部２６は、ハンダ部３３を介して外部接続端子３２と導通している。
【００４３】
次に、振動子３が実装される前の半導体装置２に対して、電気特性を検査する方法について説明する。図３は、本発明に係る電気特性の検査方法を示す説明図である。
ここでは、図３に示すように、検査装置６を用いて電気特性を検査する。検査装置６は、一対の端子（プローブ）６１、６２を有しており、プローブ６１、６２間の導通を検出可能なものである。電気特性を詳細に検査する観点で、検査装置６としてプローブ６１、６２間の電気抵抗値を測定可能なものを用いるとよい。
【００４４】
電気特性を検査するには、一方のプローブ６１を第１電極部２５に接触させるとともに、他方のプローブ６２を第２電極部２６に接触させる。第１電極部２５、第２電極部２６がパッド電極２４よりも大面積になっているので、半導体装置２の両面からプローブを接触させる手法と比較して、抵抗値を測定可能な位置にプローブを配置することが容易である。
【００４５】
また、一対のプローブ６１、６２を半導体装置２の１つの面（裏面２０ｂ）にて操作すればよいので、作業性が格段に向上する。また、半導体装置２を表面２０ａが被覆されている状態でも電気特性を検査することができるので、検査中に半導体装置２を表面２０ａ側にて支持することもできる。これにより、半導体装置２を安定に保持することができ、半導体装置２に対するプローブ６１、６２の相対位置を高精度に制御することができる。
【００４６】
以上のようにプローブ６１、６２を半導体装置２に接触させ、プローブ６１、６２間の通電状態を検出することにより、第１貫通電極２２又は第２貫通電極２３における断線を検出することができる。また、プローブ６１、６２間の抵抗値を測定すると、第１貫通電極２２と第２貫通電極２３とが直列に接続される場合の抵抗値が得られる。
【００４７】
また、振動子３の実装時におけるパッド電極２４とハンダ部３３との間の抵抗値を推定することもできる。第１貫通電極２２の抵抗値は、軸方向の長さ（シリコン基板２０の厚み）に比例し、軸方向に直交する断面における面積に反比例する。したがって、第１貫通電極２２の形状や寸法、第２貫通電極２３の形状や寸法、測定された抵抗値に基づいて、第１貫通電極２２の抵抗値、第２貫通電極２３の抵抗値をそれぞれ算出することができる。実装時には、パッド電極２４とハンダ部３３との間に第１貫通電極２２と第２貫通電極２３とが並列に接続され、第１貫通電極２２の抵抗値及び第２貫通電極２３の抵抗値が既知であるので、パッド電極２４とハンダ部３３との間の抵抗値を簡易に推定することができる。
【００４８】
特に、本実施形態では、第１貫通電極２２と第２貫通電極２３とで、長さ及び断面積が略一致しており抵抗値が略一致するので、実装時の抵抗値を容易に推定することができる。また、第１貫通電極２２と第２貫通電極２３との間に接続される導電部（ここではパッド電極２４）の抵抗値等のように、検査に影響を及ぼすパラメータを予め、判定プログラム等に登録しておき、判定プログラムにより電気特性を判定させてもよい。パッド電極２４の抵抗値等は、表面２０ａ側に配置される構成要素の形成後に測定可能である。
【００４９】
以上のような構成の半導体装置２にあっては、電気特性を良好に検査することができるので、品質を確保することが容易である。したがって、半導体装置２を高品質のものにすることが容易になり、電子部品１を高品質のものすることが容易になる。
【００５０】
電気回路と外部接続端子３２との間の通電経路において、第１貫通電極２２が第２貫通電極２３と並列に接続されている。したがって、電気回路と外部接続端子３２との間の通電経路を低抵抗にすることができる。よって、半導体装置２の電気特性を良好にすることができ、電子部品１の電気特性を良好にすることができる。
【００５１】
第１貫通電極２２が第２貫通電極２３と並列に接続されているので、電気信号が通る通電経路の冗長性が高くなり、高信頼性の半導体装置２になっている。例えば、半導体装置２の使用時において、仮に第１貫通電極２２が損傷したとする。この場合には、電気回路から供給される電気信号が第２貫通電極２３を介して振動子３に伝達され、振動子３を動作させることができる。このように、半導体装置２が高信頼性のものになっているので、電子部品１も高信頼性のものになっている。
【００５２】
［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置について説明する。第２実施形態が第１実施形態と異なる点は、機能部を駆動する電気信号の通電経路として主として第１貫通電極が機能し、主として第２貫通電極は検査時の通電パスとして機能する点である。
【００５３】
図４は、第２実施形態の半導体装置４について、構成要素の平面配置を示す図である。半導体装置４において、シリコン基板２０内部、シリコン基板２０の表面２０ａ（図２（ｂ）参照）の構造については、第１実施形態と同様である。図３に示すように、半導体装置４の裏面には、第１電極部２５、第２電極部２６が設けられている。第１電極部２５は、第２電極部２６と独立しており、第２電極部２６よりも大面積になっている。振動子３の外部接続端子３２は、第１電極部２５と短絡し、かつ第２電極部２６と直接的に導通（短絡）しないように配置されている。第１電極部２５は、第１貫通電極２２と一体に形成されている。第２電極部２６は、第２貫通電極２３と一体に形成されている。
【００５４】
このような構成の半導体装置４にあっては、第１実施形態と同様に効率よく電気特性を検査することが可能になっている。したがって、半導体装置２を高信頼性のものにすることが容易になり、電子部品１を高信頼性のものにすることが容易になる。なお、第２貫通電極の寸法を第１貫通電極と異ならせる場合には、第２貫通電極の形成不良が著しく増加しない程度の形成過程のマージンの範囲内で、第２貫通電極の寸法を決定するとよい。
【００５５】
なお、第１、第２実施形態では、シリコン基板２０の表面に素子層２１が設けられている構成を例に説明したが、素子層２１上にウエハレベルＣＳＰ層が設けられる構成を採用することもできる。ウエハレベルＣＳＰ層は、例えば素子層２１と絶縁層を介して設けられる再配線層や、バンプ電極等の実装端子を含むものである。絶縁層は、例えばポリイミド樹脂やエポキシ樹脂等からなり、再配置配線は例えば銅等の導電材料からなる。ウエハレベルＣＳＰ層を設けることにより、半導体装置２をプリント基板等の基板上に直接実装することが可能になる。貫通電極と導通接続されないパッド電極を設ける場合には、このようなパッド電極をウエハレベルＣＳＰ層の表面に露出する端子と電気的に接続しておくとよい。
【００５６】
［第３実施形態］
次に、第３実施形態として、本発明の半導体装置の製造方法を説明する。ここでは、第１実施形態で説明した半導体装置の構造に基づいて説明する。
【００５７】
図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）、（ｂ）は、第３実施形態の製造方法を示す工程図である。
まず、図５（ａ）に示すように、シリコンウエハー７を用意する。シリコンウエハー７は、複数のチップ部７１を含んでいる。１つのチップ部７１は、後に１つの半導体装置２になる部分である。すなわち、チップ部７１の各々が、半導体装置２のシリコン基板２０に相当する。以下に説明する処理は、断りがない限り、複数のチップ部７１に対して一括して行っている。
【００５８】
図５（ｂ）に示すように、シリコン基板２０の表層や表層上にトランジスターやメモリー素子等の半導体素子を形成し、半導体素子部２１１及び配線２１３を含んだ電気回路を形成する。また、電気回路の一部として、あるいは電気回路を保護する保護膜として絶縁層２１２を形成する。そして、絶縁層２１２上に配線２１３と電気的に接続されるパッド電極２４を形成する。また、必要に応じて、素子層２１上、あるいは素子層２１の一部を含んだウエハレベルＣＳＰ層を形成してもよい。次に説明する工程を行う前に、表面２０ａ側に形成された各種構成要素の電気特性を検査しておいてもよい。
【００５９】
次いで、図５（ｃ）に示すように、シリコン基板２０の表面２０ａ側に、接着剤８１により支持基板８を貼り付けた後、支持基板８をサポートとしてシリコン基板２０の裏面２０ｂ側を薄厚化する。具体的には、砥石等の研削部材を用いてシリコン基板２０を研削（バックグラインド）し、シリコン基板２０の板厚が１００μｍ程度になるまで処理する。
【００６０】
シリコン基板２０が支持基板８により補強されているので、シリコン基板２０の損傷が格段に低減されるとともに、シリコン基板２０のハンドリング性が高くなる。なお、バックグラインド等により裏面２０ｂに破砕層が形成される場合がある。この場合には、ドライエッチングやスピンエッチング、ポリッシュ等により、破砕層を除去するとよい。
【００６１】
次いで、図６（ａ）に示すように、シリコン基板２０に支持基板８が貼り付けられた状態で第１貫通孔２２ａ、第２貫通孔２３ａを形成する。具体的には、まず、フォトリソグラフィ法にてレジストパターンＭを形成する。そして、レジストパターンＭをマスクにして、ＲＩＥ、ＩＣＰ等のドライエッチングによりシリコン基板２０、絶縁層２１２を順にエッチングする。
【００６２】
ここでは、第１貫通孔２２ａ、第２貫通孔２３ａが、平面視したパッド電極２４における対角に配置されるようにする。これにより、第１貫通孔２２ａと第２貫通孔２３ａとの間隔がある程度以上に確保され、微細な加工を減らすことができるので、第１貫通孔２２ａ、第２貫通孔２３ａを低コストで効率よく形成することができる。また、第１貫通孔２２ａの口径と、第２貫通孔２３ａの口径とを略一致させることにより、第１貫通孔２２ａの形成過程におけるエッチング速度を第２貫通孔２３ａと揃えることができる。
【００６３】
以上のようにして、裏面２０ｂ側からシリコン基板２０及び絶縁層２１２を貫通してパッド電極２４を露出させる第１貫通孔２２ａ及び第２貫通孔２３ａを、一括して形成する。なお、第１貫通孔２２ａ及び第２貫通孔２３ａをレーザー加工等により形成することも可能である。
【００６４】
次いで、図６（ｂ）に示すように、第１貫通孔２２ａの内壁、第２貫通孔２３ａの内壁、シリコン基板２０の裏面２０ｂを覆うように、パッシベーション膜２７を形成する。また、パッシベーション膜２７と、第１貫通孔２２ａ内及び第２貫通孔２３ａ内の電極パッド２４とを覆うようにバリア膜２８を形成する。ここでは、樹脂材料をシリコン基板２０の裏面２０ｂ側に成膜して、パッシベーション膜２７を形成する。樹脂材料の成膜方法としては、スピンコーティング法、スプレイコーティング法、印刷法等が挙げられる。樹脂材料を塗布法等により成膜すれば、無機材料をスパッタ法あるいはＣＶＤ法で成膜する場合と比較して、簡易な装置で成膜を行うことができる。また、パッシベーション膜２７の膜厚を厚くすることが容易であり、第１貫通電極２２とシリコン基板２０との間の容量や、第２貫通電極２３とシリコン基板２０との間の容量を低減することが容易になる。そして、第１貫通孔２２ａ内、及び第２貫通孔２３ａ内において、パッド電極２４を被覆した部分のパッシベーション膜２７を除去し、パッド電極２４を露出させる。
【００６５】
なお、シリコン基板２０の裏面２０ｂにシリコン酸化物やシリコン窒化物等からなる絶縁膜をスパッタ法あるいはＣＶＤ法により形成し、この膜をパッシベーション膜としてもよい。また、樹脂材料からなる膜と無機材料からなる膜を併用してパッシベーション膜にしてもよい。また、次にバリア膜２８を形成する前に、酸素やＣＦ４を用いたＲＩＥ、Ａｒを用いたスパッタエッチング等を行うことにより、パッド電極２４上の樹脂残渣や自然酸化膜を除去してもよい。スパッタエッチングの処理量としては、シリコン酸化物のエッチング量に換算して３００ｎｍ程度にすればよい。
【００６６】
そして、パッシベーション膜２７と露出させた電極パッド２４とを覆うようにバリア膜２８を形成した後、バリア膜２８を覆うようにシード層（図示略）を形成する。ここでは、スパッタ法を用いてチタンタングステンを成膜してバリア膜２８を形成する。シード層は、めっき法による成膜においてめっき用の金属の析出を促進させる層である。シード層の形成材料としては、めっき用の金属の種類に応じて選択される。ここでは、めっき法により銅を成膜して、第１貫通電極２２、第２貫通電極２３を形成することを予定しており、スパッタ法により銅を成膜してシード層を形成する。バリア膜２８の厚みとしては、例えば２００ｎｍ程度にする。シード層の厚みとしては、例えば３００ｎｍ程度にする。
【００６７】
次いで、図６（ｃ）に示すように、第１貫通孔２２ａ内に第１貫通電極２２を形成するとともに、第１貫通電極２２と一括して第２貫通孔２３ａ内に第２貫通電極２３を形成する。本実施形態では、電気化学プレーティング法を用いてシード層にめっき（銅）を析出させ、中実構造の第１貫通電極２２、第２貫通電極２３を一括して形成する。
【００６８】
ここでは、めっきを析出させない部分をレジストパターンで被覆した状態で、めっき処理を行う。裏面２０ｂに再配置配線等を形成する場合には、再配置配線の形成予定領域をレジストパターンの開口部にしておくとよい。これにより、第１貫通電極２２等と再配置配線とを一括して形成することができる。めっきの処理時間を管理することにより、中空構造の第１貫通電極、第２貫通電極を形成してもよい。
【００６９】
そして、レジストパターンを除去した後に、裏面２０ｂを覆う部分のめっきやバリア膜２８、シード層を適宜パターニングして、裏面２０ｂにおいて互いに離間した第１電極部２５、第２電極部２６を形成する。必要に応じて、裏面２０ｂに設けられた導電部分の間において絶縁すべき部分に絶縁部を形成し、裏面２０ｂに実装用のハンダ部３３等を形成する。絶縁部は、例えばソルダーレジスト等により形成することができ、その厚みとしては１０〜２０μｍ程度にすればよい。ハンダ部３３は、第１電極部２５と第２電極部２６とにわたって形成する。これにより、第１電極部２５と第２電極部２６とが裏面２０ｂ側にて短絡する。ハンダ部３３は、後に形成してもよく、例えば振動子３を直前に形成してもよい。
【００７０】
次いで、図７（ａ）に示すように、シリコン基板２０に支持基板８が貼り付けられた状態で、第１実施形態と同様の検査装置６により、電気特性の検査を行う。電気特性の検査については、図５に示したチップ部７１の全部に対して行ってもよいし、一部を抽出して行ってもよい。
【００７１】
ところで、通常の製造方法では、シリコン基板の表裏両面における貫通電極の両端の各々に、検査装置の一対のプローブを電気的に接続するので、支持基板を貼り付けた状態で検査することが難しい。
【００７２】
本発明の製造方法では、表面２０ａが支持基板８に覆われた状態であっても、良好に電気特性を検査することが可能である。シリコン基板２０は、薄厚化されていることにより単独では割れ等の損傷を生じやすくなっている。しかしながら、シリコン基板２０が支持基板８により補強されているので、検査前後等におけるシリコンウエハー７の搬送中や検査中にシリコン基板２０が損傷することが格段に低減される。
【００７３】
また、支持基板８をサポートとして、シリコンウエハー７を安定して保持することができるので、プローブ６１、６２の位置を高精度に制御することができ、電気特性の検査を高精度に行うことができる。このように、シリコンウエハー７が個片化（チップ化）される前に、良好に電気特性の検査を行うことができるので、第１貫通電極２２又は第２貫通電極２３に断線等の欠陥を生じていた場合には、これを補修することが容易になる。
【００７４】
次いで、図７（ｂ）に示すように、シリコンウエハー７を個片化することにより、チップ部７１の各々が半導体装置２となる。ここでは、シリコン基板２０の裏面２０ｂの上にダイシングテープ等を貼付ける。そして、ダイシングテープをサポートとして支持基板８をシリコンウエハー７から剥離した後、ダイシングカッター９等によりシリコンウエハー７を個片化する。
【００７５】
以上のようにして、複数の半導体装置２が一括して製造される。また、半導体装置２に振動子３を実装することにより電子部品１が得られる。なお、シリコンウエハー７を個片化する前に振動子３を実装することも可能である。例えば、振動子３と１対１で対応するチップ部を複数有するウエハーに、振動子３の各種構成要素を形成する。そして、このウエハーとシリコンウエハー７とを位置合わせして互いに貼り合せる。そして、半導体装置２に対応するチップ部７１が振動子３に対応するチップ部と貼り合された状態で、チップ部７１ごとに個片化することにより、複数の電子部品１が得られる。このようにすれば、個片化された半導体装置２に、個片化された振動子３を実装する場合に比べて、電子部品１を効率よく製造することができる。
【００７６】
以上のような半導体装置２の製造方法にあっては、電気特性の検査を効率よく行うことができ、高品質な半導体装置２を効率よく製造することができる。また、電気特性の検査により検出された欠陥を補修することができ、不良品の数が減ることにより歩留りを高めることができる。
【００７７】
なお、本発明の技術範囲は前記実施形態に限定されるものではない。本発明の主旨を逸脱しない範囲内で多様な変形が可能である。例えば、シリコン基板を貫通して３以上の貫通電極を形成し、これら貫通電極をシリコン基板の一方の面で短絡させてもよい。この場合に、貫通電極から２つを選択して貫通電極間で電気特性を検査するとともに、選択する貫通電極の組合せを異ならせて複数回数の検査を行うこともできる。このようにすれば、欠陥が検出された場合に、欠陥を生じている貫通電極を特定することができる。
また、第１貫通電極と第２貫通電極が、裏面にて短絡しており、表面にて互いに独立している構成にしてもよい。
また、機能部としては、半導体装置２に駆動されるものであれば、振動子３以外のものであってもよい、
【符号の説明】
【００７８】
１・・・電子部品、２、４・・・半導体装置、３・・・振動子（機能部）、６・・・検査装置、７・・・シリコンウエハー、８・・・支持基板、９・・・ダイシングカッター、２０・・・シリコン基板、２０ａ・・・表面、２０ｂ・・・裏面、２１・・・素子層、２２・・・第１貫通電極、２２ａ・・・第１貫通孔、２３・・・第２貫通電極、２３ａ・・・第２貫通孔、２４・・・パッド電極、２５・・・第１電極部、２６・・・第２電極部、２７・・・パッシベーション膜、２８・・・バリア膜、３０・・・パッケージ、３１・・・圧電振動片、３２・・・外部接続端子、３３・・・ハンダ部、７１・・・チップ部、８１・・・接着剤、９１・・・プローブ、９２・・・プローブ、２１１・・・半導体素子部、２１２・・・絶縁層、２１３・・・配線、２４・・・パッド電極、Ｍ・・・レジストパターン
【特許請求の範囲】
【請求項１】
シリコン基板に半導体素子を含んだ電気回路を形成する工程と、
前記シリコン基板を貫通して設けられ、前記電気回路と電気的に接続される第１貫通電極を形成する工程と、
前記シリコン基板を貫通して設けられ、前記シリコン基板の片面で前記第１貫通電極と短絡する第２貫通電極を形成する工程と、
前記シリコン基板の前記片面の裏面において、前記第１貫通電極と前記第２貫通電極との間の電気特性を検査する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記電気回路を形成する工程では、前記電気回路を前記片面に形成し、
該電気回路を形成する工程の後、前記第１貫通電極を形成する工程及び前記第２貫通電極を形成する工程の前に、前記シリコン基板の片面に支持基板を貼り合わせた状態で前記シリコン基板の前記片面の裏面を薄厚化する工程を有し、
該薄厚化する工程の後に該支持基板を除去せずに保持した状態で、前記検査する工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１貫通電極を形成する工程は、前記シリコン基板に第１貫通孔を形成する処理と、前記第１貫通孔内に前記第１貫通電極の形成材料を成膜する処理とを含んでいるとともに、
前記第２貫通電極を形成する工程は、前記シリコン基板に第２貫通孔を形成する処理と、前記第２貫通孔内に前記第２貫通電極の形成材料を成膜する処理とを含んでおり、
前記第１貫通孔を形成する処理と前記第２貫通孔を形成する処理とを一括して行うとともに、前記第１貫通電極の形成材料を成膜する処理と前記第２貫通電極の形成材料を成膜する処理とを一括して行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記電気特性を検査する工程の後に、前記裏面にて前記第１貫通電極を第２貫通電極と短絡させる形成する工程を有することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記シリコン基板に対応する複数のチップ部を含んだシリコンウエハーを用い、前記複数のチップ部に一括して前記電気回路を形成する工程と前記第１貫通電極を形成する工程と前記第２貫通電極を形成する工程とを行うことにより、前記複数のチップ部の各々に前記電気回路と前記第１貫通電極と前記第２貫通電極とを形成し、次いで前記電気特性を検査する工程を行った後に前記複数のチップ部を個片化することにより前記複数のチップ部と１対１で対応する複数の半導体装置を一括して製造することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
シリコン基板に設けられ、半導体素子を含んだ電気回路と、
前記シリコン基板を貫通して設けられ、前記電気回路と電気的に接続される第１貫通電極と、
前記シリコン基板を貫通して設けられ、前記シリコン基板の片面で前記第１貫通電極と短絡する第２貫通電極と、を備えることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置と、
前記電気回路から供給される電気信号により駆動される機能部と、を備え、
前記電気回路が前記シリコン基板の前記片面に設けられており、
前記機能部の電極が、前記裏面において前記第１貫通電極及び前記第２貫通電極と短絡されていることを特徴とする電子部品。
【請求項１】
シリコン基板に半導体素子を含んだ電気回路を形成する工程と、
前記シリコン基板を貫通して設けられ、前記電気回路と電気的に接続される第１貫通電極を形成する工程と、
前記シリコン基板を貫通して設けられ、前記シリコン基板の片面で前記第１貫通電極と短絡する第２貫通電極を形成する工程と、
前記シリコン基板の前記片面の裏面において、前記第１貫通電極と前記第２貫通電極との間の電気特性を検査する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記電気回路を形成する工程では、前記電気回路を前記片面に形成し、
該電気回路を形成する工程の後、前記第１貫通電極を形成する工程及び前記第２貫通電極を形成する工程の前に、前記シリコン基板の片面に支持基板を貼り合わせた状態で前記シリコン基板の前記片面の裏面を薄厚化する工程を有し、
該薄厚化する工程の後に該支持基板を除去せずに保持した状態で、前記検査する工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１貫通電極を形成する工程は、前記シリコン基板に第１貫通孔を形成する処理と、前記第１貫通孔内に前記第１貫通電極の形成材料を成膜する処理とを含んでいるとともに、
前記第２貫通電極を形成する工程は、前記シリコン基板に第２貫通孔を形成する処理と、前記第２貫通孔内に前記第２貫通電極の形成材料を成膜する処理とを含んでおり、
前記第１貫通孔を形成する処理と前記第２貫通孔を形成する処理とを一括して行うとともに、前記第１貫通電極の形成材料を成膜する処理と前記第２貫通電極の形成材料を成膜する処理とを一括して行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記電気特性を検査する工程の後に、前記裏面にて前記第１貫通電極を第２貫通電極と短絡させる形成する工程を有することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記シリコン基板に対応する複数のチップ部を含んだシリコンウエハーを用い、前記複数のチップ部に一括して前記電気回路を形成する工程と前記第１貫通電極を形成する工程と前記第２貫通電極を形成する工程とを行うことにより、前記複数のチップ部の各々に前記電気回路と前記第１貫通電極と前記第２貫通電極とを形成し、次いで前記電気特性を検査する工程を行った後に前記複数のチップ部を個片化することにより前記複数のチップ部と１対１で対応する複数の半導体装置を一括して製造することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
シリコン基板に設けられ、半導体素子を含んだ電気回路と、
前記シリコン基板を貫通して設けられ、前記電気回路と電気的に接続される第１貫通電極と、
前記シリコン基板を貫通して設けられ、前記シリコン基板の片面で前記第１貫通電極と短絡する第２貫通電極と、を備えることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置と、
前記電気回路から供給される電気信号により駆動される機能部と、を備え、
前記電気回路が前記シリコン基板の前記片面に設けられており、
前記機能部の電極が、前記裏面において前記第１貫通電極及び前記第２貫通電極と短絡されていることを特徴とする電子部品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−９４０７（Ｐ２０１１−９４０７Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５０７０４（Ｐ２００９−１５０７０４）
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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