半導体装置およびその製造方法
【課題】ゲート配線が保護膜に覆われた構造において、保護膜に発生するクラックがゲート配線に到達することを防止することにより、ゲート−エミッタ間のショート不良を防止する。
【解決手段】第１保護膜２５が表面電極１７およびゲート金属配線１８の間に配置されると共に、ゲート金属配線１８を覆っている。また、第２保護膜２６が第１保護膜２５の上に形成されている。この場合、第２保護膜２６は、第１保護膜２５のうちの少なくともはんだ２９に覆われる部分の上に形成されている。これにより、はんだ２９実装前に引っかき傷等によって第２保護膜２６にクラック３１が発生したとしても、当該クラック３１の進展を第１保護膜２５と第２保護膜２６との境界面で阻止することができる。
【解決手段】第１保護膜２５が表面電極１７およびゲート金属配線１８の間に配置されると共に、ゲート金属配線１８を覆っている。また、第２保護膜２６が第１保護膜２５の上に形成されている。この場合、第２保護膜２６は、第１保護膜２５のうちの少なくともはんだ２９に覆われる部分の上に形成されている。これにより、はんだ２９実装前に引っかき傷等によって第２保護膜２６にクラック３１が発生したとしても、当該クラック３１の進展を第１保護膜２５と第２保護膜２６との境界面で阻止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を備える半導体チップを金属板と共にパッケージ化した半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＩＧＢＴ等の半導体素子が形成された半導体チップを金属ブロックや放熱基板と共にパッケージ化したパッケージ型半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、ＩＧＢＴが形成された半導体基板の表面にエミッタＡｌ電極が形成され、半導体基板の表面に形成されたＬＯＣＯＳ酸化膜および絶縁膜を介してゲート配線層が形成されたものが提案されている。
【０００３】
また、半導体基板の表面には、エミッタＡｌ電極とゲート配線層とがショートしないようにするため、ゲート配線層の表面を覆うように保護膜が形成されている。この保護膜により、エミッタＡｌ電極とゲート配線層とが互いに電気的に絶縁されている。そして、エミッタＡｌ電極および保護膜の上にはんだを介して金属ブロックが接合されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３７５０６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、半導体装置に外乱が加わることにより、保護膜にクラックが発生した場合、当該クラックにはんだが侵入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまう。
【０００６】
また、保護膜におけるクラックの発生原因は外乱に限らず、保護膜の形成中に発生することもある。例えば、特開２００７−２７５６５号公報では、半導体基板の上に保護膜および金属膜を形成した後、切削用のバイトで保護膜の一部および金属膜を切削することにより、保護膜上の不要な金属膜を除去する方法が提案されている。
【０００７】
しかし、バイトにより金属膜と共に下地である保護膜を切削するため、保護膜に傷等のダメージを与えてしまう。これにより、保護膜にクラックが発生し、上記と同様に、クラックにはんだが侵入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまう。
【０００８】
以上のように、保護膜の形成中や形成後のいずれの状況においても、保護膜にクラックが発生する可能性があり、当該クラックにはんだが侵入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまうという問題がある。
【０００９】
本発明は上記点に鑑み、ゲート配線が保護膜に覆われた構造において、保護膜に発生するクラックがゲート配線に到達することを防止すること、および保護膜形成中のクラック発生を抑制することにより、ゲート−エミッタ間のショート不良を防止することができる構造を備えた半導体装置を提供することを第１の目的とする。また、このような構造を備えた半導体装置の製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、第１領域と第２領域とを有する半導体素子が形成された半導体チップ（１０）と、半導体チップ（１０）の主表面（１４）側に形成され、半導体素子の第１領域と電気的に接続された表面電極（１７）と、半導体チップ（１０）の主表面（１４）側に形成され、半導体素子の第２領域と電気的に接続され、第２領域に印加される電位を制御するための第１金属配線（１８）と、表面電極（１７）の上に形成された金属層（２７、２８）と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に、第１金属配線（１８）を覆う第１保護膜（２５）と、第１保護膜（２５）の上に形成された第２保護膜（２６）と、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うように形成され、金属層（２７、２８）の上に設けられたはんだ（２９）を介して金属層（２７、２８）および表面電極（１７）と電気的に接続された金属板（３０）と、を備え、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）がパッケージ化された半導体装置であって、第２保護膜（２６）は、第１保護膜（２５）のうちの少なくともはんだ（２９）に覆われる部分の上に形成されていることを特徴とする。
【００１１】
これによると、第１保護膜（２５）のうちのはんだ（２９）に覆われる部分には第２保護膜（２６）が配置されているので、均一な固体（第１保護膜（２５））とこれとは別の均一な固体（第２保護膜（２６））とが積層された状態となる。すなわち、第１保護膜（２５）と第２保護膜（２６）との境界面では均一な固体が連続していないので、第２保護膜（２６）がはんだ（２９）から応力を受けて第２保護膜（２６）にクラック（３１）が発生したとしても、当該クラック（３１）の進展は第１保護膜（２５）と第２保護膜（２６）との境界面で阻止される。したがって、第１保護膜（２５）で覆われた第１金属配線（１８）にクラック（３１）が到達することを防止することができる。このため、第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００１２】
請求項２に記載の発明では、半導体チップ（１０）の主表面（１４）側に形成され、第１金属配線（１８）とは電気的に分離された第２金属配線（２０）を備えており、半導体チップ（１０）は、半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有し、第１金属配線（１８）は、通路（１２）の少なくとも一部に形成され、第２金属配線（２０）は、第１金属配線（１８）が形成された通路（１２）と同じ通路（１２）に少なくとも一部が形成されると共に当該少なくとも一部が第１金属配線（１８）と平行に形成されており、第１保護膜（２５）は、表面電極（１７）、第１金属配線（１８）、および第２金属配線（２０）の間に配置されると共に、第１金属配線（１８）および第２金属配線（２０）を覆っていることを特徴とする。
【００１３】
これによると、第１金属配線（１８）と第２金属配線（２０）とが同じ通路（１２）に配置されるので、当該通路（１２）に第１保護膜（２５）を一括塗布できる構造とすることができる。
【００１４】
請求項３に記載の発明では、半導体チップ（１０）は、当該半導体チップ（１０）の主表面（１４）に垂直な側面（３３）と、当該半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）と、を有し、第１保護膜（２５）は、角部（３４）を覆うように形成されていることを特徴とする。
【００１５】
これによると、第１保護膜（２５）により第１金属配線（１８）と表面電極（１７）とのショート不良を防止できるだけでなく、半導体チップ（１０）の側面（３３）に沿って主表面（１４）側に流れる電流を角部（３４）の第１保護膜（２５）により阻止することができる。
【００１６】
請求項４に記載の発明では、第２保護膜（２６）は、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されていることを特徴とする。
【００１７】
これによると、粒状または繊維状の非導電材（４８）がクラック（３１）の進展の妨げとなるので、クラック（３１）の進展を止めることができる。
【００１８】
請求項５に記載の発明では、主表面（１４）を有すると共に、当該主表面（１４）側に形成されたエミッタ領域（４２）と、当該エミッタ領域（４２）を貫通するトレンチ（４３）と、当該トレンチ（４３）の側壁に形成されたゲート絶縁膜（４４）と、このゲート絶縁膜（４４）上に形成されたゲート領域（３７）とにより構成されたトレンチゲート構造を備えた半導体素子を有する半導体チップ（１０）と、半導体チップ（１０）の主表面（１４）側に形成され、半導体素子のエミッタ領域（４２）と電気的に接続された表面電極（１７）と、半導体チップ（１０）の主表面（１４）側に形成され、半導体素子のゲート領域（３７）と電気的に接続され、ゲート領域（３７）に印加される電位を制御するための第１金属配線（１８）と、表面電極（１７）の上に形成された金属層（２７、２８）と、第１金属配線（１８）を覆う第１保護膜（２５）と、表面電極（１７）を覆うように形成され、金属層（２７、２８）の上に設けられたはんだ（２９）を介して金属層（２７、２８）および表面電極（１７）と電気的に接続された金属板（３０）と、を備え、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）がパッケージ化された半導体装置であって、ゲート領域（３７）は、はんだ（２９）が実装される領域（１４ａ）とはんだ（２９）が実装されない領域（１４ｂ）とをまたぐように形成されており、第１金属配線（１８）は、主表面（１４）のうちはんだ（２９）が実装されない領域（１４ｂ）に形成されると共に、はんだ（２９）が実装されない領域（１４ｂ）のみでゲート領域（３７）と電気的に接続されていることを特徴とする。
【００１９】
これによると、第１金属配線（１８）は半導体チップ（１０）の主表面（１４）のうちはんだ（２９）が実装されない領域（１４ｂ）に形成され、この第１金属配線（１８）を覆う第１保護膜（２５）も当該はんだ（２９）が実装されない領域（１４ｂ）に形成されるので、第１保護膜（２５）がはんだ（２９）に覆われない構造とすることができる。したがって、第１保護膜（２５）にクラック（３１）を発生させないようにすることができ、ひいては第１金属配線（１８）と表面電極（１７）とがショート不良を起こすことを防止することができる。
【００２０】
請求項６に記載の発明では、表面電極（１７）は、主表面（１４）のうちはんだ（２９）が実装される領域（１４ａ）全体に形成されていることを特徴とする。
【００２１】
これによると、はんだ（２９）が実装される領域（１４ａ）においてはんだ（２９）に対する表面電極（１７）の接合面積を最大にすることができる。したがって、表面電極（１７）に対するはんだ（２９）の接合強度の向上を図ることができる。
【００２２】
請求項７に記載の発明では、半導体チップ（１０）は、半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有し、第１保護膜（２５）は、通路（１２）全体に形成されていることを特徴とする。
【００２３】
これによると、通路（１２）のうちはんだ（２９）が実装される領域（１４ａ）に形成された第１保護膜（２５）にクラック（３１）が発生したとしても、第１金属配線（１８）ははんだ（２９）が実装されない領域（１４ｂ）に形成されているので、はんだ（２９）が第１金属配線（１８）に接触することはない。したがって、第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００２４】
請求項８に記載の発明では、第１保護膜（２５）は、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されていることを特徴とする。
【００２５】
これによると、第１保護膜（２５）にクラック（３１）が発生したとしても、第１保護膜（２５）に混入された粒状または繊維状の非導電材（４８）によりクラック（３１）の進展を止めることができる。
【００２６】
請求項９に記載の発明では、第１領域と第２領域とを有する半導体素子が備えた半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第２領域と電気的に接続される第１金属配線（１８）をそれぞれ形成する工程と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に、第１金属配線（１８）を覆う第１保護膜（２５）をそれぞれ形成する工程と、注入器（３２）を用いて第１保護膜（２５）の上に第２保護膜（２６）を塗布する工程と、表面電極（１７）の上に金属層（２７、２８）を形成する工程と、金属層（２７、２８）を形成した後、ウェハを半導体チップ（１０）ごとに切断する工程と、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んだ半導体装置の製造方法であって、第２保護膜（２６）を塗布する工程では、注入器（３２）を用いて第１保護膜（２５）のうちの少なくともはんだ（２９）に覆われる部分の上に第２保護膜（２６）を塗布することを特徴とする。
【００２７】
これによると、注入器（３２）を用いて、第１保護膜（２５）のうちのはんだ（２９）に覆われる部分に第２保護膜（２６）を部分的に配置しているので、はんだ（２９）実装前に引っかき傷等によって第２保護膜（２６）にクラック（３１）が発生したとしても、当該クラック（３１）の進展を第１保護膜（２５）と第２保護膜（２６）との境界面で阻止することができる。したがって、第１保護膜（２５）で覆われた第１金属配線（１８）にクラック（３１）が到達することを防止でき、第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００２８】
また、注入器（３２）を用いているので、第１保護膜（２５）の上の必要な部分にのみ第２保護膜（２６）を塗布することが可能となる。このため、第２保護膜（２６）のパターニングに必要なフォトリソグラフィ工程やエッチング工程を不要とすることができる。
【００２９】
請求項１０に記載の発明では、ウェハを用意する工程では、半導体チップ（１０）それぞれが、半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有するものを用意し、第１金属配線（１８）を形成する工程では、半導体チップ（１０）の主表面（１４）側において、通路（１２）の少なくとも一部に第１金属配線（１８）を形成する一方、第１金属配線（１８）とは電気的に分離され、第１金属配線（１８）を形成する通路（１２）と同じ通路（１２）に少なくとも一部が配置されると共に当該少なくとも一部が第１金属配線（１８）と平行に配置される第２金属配線（２０）を形成する工程と、第１保護膜（２５）を形成する工程では、表面電極（１７）、第１金属配線（１８）、および第２金属配線（２０）の間に配置されると共に、第１金属配線（１８）および第２金属配線（２０）を覆うように第１保護膜（２５）を形成することを特徴とする。
【００３０】
これによると、第１金属配線（１８）と第２金属配線（２０）とを同じ通路（１２）に配置しているので、当該通路（１２）に第１保護膜（２５）を一括塗布することができる。
【００３１】
請求項１１に記載の発明では、ウェハを切断する工程は、ウェハを半導体チップ（１０）ごとに切断した後、各半導体チップ（１０）の間に隙間（３５）を設け、注入器（３２）を用いて、半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）を覆うように第１保護膜（２５）を塗布する工程を含んでいることを特徴とする。
【００３２】
これによると、第１保護膜（２５）により第１金属配線（１８）と表面電極（１７）とのショート不良を防止できるだけでなく、半導体チップ（１０）の側面（３３）に沿って主表面（１４）側に流れる電流を角部（３４）の第１保護膜（２５）により阻止できる構造を得ることができる。
【００３３】
請求項１２に記載の発明では、表面電極（１７）の上に金属層（２７、２８）を形成する工程では、第１保護膜（２５）および第２保護膜（２６）の上にも金属層（２７、２８）を形成し、金属層（２７、２８）を形成する工程の後、金属層（２７、２８）から第２保護膜（２６）が露出するように、第２保護膜（２６）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程を含んでいることを特徴とする。
【００３４】
このように、バイト（３６）もしくは多刃工具を用いて第２保護膜（２６）の一部を切削することにより第２保護膜（２６）にクラック（３１）が発生したとしても、当該クラック（３１）の進展を第１保護膜（２５）と第２保護膜（２６）との境界面で阻止することができる。したがって、第１金属配線（１８）にクラック（３１）が到達することを防止でき、クラック（３１）にはんだ（２９）が侵入することによって第１金属配線（１８）と表面電極（１７）とのショート不良が起こることを防止することができる。
【００３５】
請求項１３に記載の発明では、第２保護膜（２６）を塗布する工程では、第２保護膜（２６）として、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されているものを用いることを特徴とする。
【００３６】
これによると、粒状または繊維状の非導電材（４８）により第２保護膜（２６）に発生したクラック（３１）の進展を止めることができる構造を得ることができる。
【００３７】
請求項１４に記載の発明では、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、通路（１２）の少なくとも一部に、半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に第１金属配線（１８）を覆う第１保護膜（２５）を、はんだ（２９）が実装されない通路（１２ｂ）に形成する第１保護膜（２５）の高さが、はんだ（２９）が実装される通路（１２ａ）に形成する第１保護膜（２５）の高さよりも高くなるように、注入器（３２）を用いて第１保護膜（２５）を通路（１２）に塗布する工程と、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）が金属層（２７、２８）から露出するように、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、切削する工程の後、ウェハを半導体チップ（１０）ごとに切断する工程と、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする。
【００３８】
これによると、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）の高さは、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）よりも低いので、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）がバイト（３６）もしくは多刃工具により切削されることはない。このため、当該切削時に、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）にバイト（３６）等の応力がかからないので、はんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）にクラック（３１）が発生しないようにすることができる。したがって、クラック（３１）にはんだ（２９）が侵入することによって第１金属配線（１８）と表面電極（１７）とのショート不良が起こることを防止することができる。
【００３９】
請求項１５に記載の発明では、第１金属配線（１８）を形成する工程では、半導体チップ（１０）の主表面（１４）側において、通路（１２）の少なくとも一部に第１金属配線（１８）を形成する一方、第１金属配線（１８）とは電気的に分離され、第１金属配線（１８）を形成する通路（１２）と同じ通路（１２）に少なくとも一部が配置されると共に当該少なくとも一部が第１金属配線（１８）と平行に配置される第２金属配線（２０）を形成する工程と、第１保護膜（２５）を形成する工程では、表面電極（１７）、第１金属配線（１８）、および第２金属配線（２０）の間に配置されると共に、第１金属配線（１８）および第２金属配線（２０）を覆うように第１保護膜（２５）を形成することを特徴とする。
【００４０】
これによると、第１金属配線（１８）と第２金属配線（２０）とを同じ通路（１２）に配置しているので、当該通路（１２）に第１保護膜（２５）を一括塗布することができる。
【００４１】
請求項１６に記載の発明では、ウェハを切断する工程は、ウェハを半導体チップ（１０）ごとに切断した後、各半導体チップ（１０）の間に隙間（３５）を設け、注入器（３２）を用いて、半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）を覆うように第１保護膜（２５）を塗布する工程を含んでいることを特徴とする。
【００４２】
これによると、第１保護膜（２５）により第１金属配線（１８）と表面電極（１７）とのショート不良を防止できるだけでなく、半導体チップ（１０）の側面（３３）に沿って主表面（１４）側に流れる電流を角部（３４）の第１保護膜（２５）により阻止できる構造を得ることができる。
【００４３】
請求項１７に記載の発明では、主表面（１４）を有すると共に、当該主表面（１４）側に形成されたエミッタ領域（４２）と、当該エミッタ領域（４２）を貫通するトレンチ（４３）と、当該トレンチ（４３）の側壁に形成されたゲート絶縁膜（４４）と、このゲート絶縁膜（４４）上に形成されたゲート領域（３７）とにより構成されたトレンチゲート構造を備えた半導体素子を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子のエミッタ領域（４２）と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子のゲート領域（３７）と電気的に接続される第１金属配線（１８）をそれぞれ形成する工程と、第１金属配線（１８）を覆う第１保護膜（２５）をそれぞれ形成する工程と、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、第１保護膜（２５）が金属層（２７、２８）から露出するように、第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、切削する工程の後、ウェハを半導体チップ（１０）ごとに切断する工程と、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んだ半導体装置の製造方法であって、ウェハを用意する工程では、半導体チップ（１０）として、ゲート領域（３７）ははんだ（２９）が実装される領域（１４ａ）とはんだ（２９）が実装されない領域（１４ｂ）とをまたぐように形成されたものを用意し、第１金属配線（１８）を形成する工程では、第１金属配線（１８）を主表面（１４）のうちはんだ（２９）が実装されない領域（１４ｂ）に形成すると共に、主表面（１４）のうちはんだ（２９）が実装されない領域（１４ｂ）のみでゲート領域（３７）と第１金属配線（１８）とを電気的に接続することを特徴とする。
【００４４】
これによると、半導体チップ（１０）の主表面（１４）のうちはんだ（２９）が実装されない領域（１４ｂ）に第１金属配線（１８）を形成しているので、はんだ（２９）の応力が第１保護膜（２５）にかかって第１保護膜（２５）にクラック（３１）が発生したとしても、当該クラック（３１）にはんだ（２９）が進入することはない。したがって、第１金属配線（１８）と表面電極（１７）とがショート不良を起こすことを防止することができる。
【００４５】
請求項１８に記載の発明では、表面電極（１７）を形成する工程では、主表面（１４）のうちはんだ（２９）が実装される領域（１４ａ）全体に表面電極（１７）を形成することを特徴とする。
【００４６】
これによると、はんだ（２９）が実装される領域（１４ａ）においてはんだ（２９）に対する表面電極（１７）の接合面積が最大となるようにすることができる。したがって、表面電極（１７）に対するはんだ（２９）の接合強度を向上することができる。
【００４７】
請求項１９に記載の発明では、ウェハを用意する工程では、半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意し、第１保護膜（２５）を形成する工程では、第１保護膜（２５）を通路（１２）全体に形成することを特徴とする。
【００４８】
これによると、通路（１２）のうちはんだ（２９）が実装される領域（１４ａ）に第１金属配線（１８）を形成していないので、はんだ（２９）が実装される領域（１４ａ）内の通路（１２）に形成した第１保護膜（２５）にクラック（３１）が発生したとしてもはんだ（２９）が第１金属配線（１８）に接触することはない。したがって、ゲート領域（３７）に接続された第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００４９】
請求項２０に記載の発明では、第１保護膜（２５）を形成する工程では、半導体チップ（１０）の主表面（１４）を基準として、はんだ（２９）が実装されない領域（１４ｂ）内の通路（１２）に形成する第１保護膜（２５）よりもはんだ（２９）が実装される領域（１４ａ）内の通路（１２）に形成する第１保護膜（２５）が低くなるように第１保護膜（２５）を形成し、切削する工程では、はんだ（２９）が実装されない領域（１４ｂ）に形成された第１保護膜（２５）が金属層（２７、２８）から露出するように、はんだ（２９）が実装されない領域（１４ｂ）に形成された第１保護膜（２５）の一部および金属層（２７、２８）を切削することを特徴とする。
【００５０】
これによると、はんだ（２９）が実装される領域（１４ａ）に形成された第１保護膜（２５）は切削されず、さらに、はんだ（２９）が実装される領域（１４ａ）に第１金属配線（１８）が形成されていないので、はんだ（２９）が実装される領域（１４ａ）において第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００５１】
請求項２１に記載の発明では、切削する工程では、はんだ（２９）が実装されない領域（１４ｂ）およびはんだ（２９）が実装される領域（１４ａ）に形成された第１保護膜（２５）が金属層（２７、２８）からそれぞれ露出するように、第１保護膜（２５）の一部および金属層（２７、２８）を切削することを特徴とする。
【００５２】
これによると、はんだ（２９）が実装される領域（１４ａ）に第１金属配線（１８）が形成されていないので、はんだ（２９）が実装される領域（１４ａ）に形成された第１保護膜（２５）にバイト（３６）等の応力がかかってクラック（３１）が発生したとしても、クラック（３１）に進入したはんだ（２９）を介して表面電極（１７）と第１金属配線（１８）とがショート不良を起こしてしまうことを防止することができる。
【００５３】
請求項２２に記載の発明では、第１保護膜（２５）を形成する工程では、第１保護膜（２５）として、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されているものを用いることを特徴とする。
【００５４】
これによると、粒状または繊維状の非導電材（４８）により第１保護膜（２５）に発生したクラック（３１）の進展を止めることができる構造を得ることができる。
【００５５】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態に係る半導体チップの平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】半導体チップを含んだ半導体装置の一部断面図である。
【図４】図３のＢ部拡大図である。
【図５】第２保護膜を形成する工程を示した図である。
【図６】本発明の第２実施形態に係る半導体チップの平面図である。
【図７】第２実施形態において、第２保護膜を形成する工程を示した図である。
【図８】本発明の第３実施形態に係る半導体チップの外縁部の一部断面図である。
【図９】第３実施形態において、半導体チップの角部に第１保護膜を形成する工程を示した図である。
【図１０】図９のＣ−Ｃ断面図である。
【図１１】本発明の第４実施形態において、Ｎｉ膜、Ａｕ膜、および第２保護膜の一部を切削する工程を示した図である。
【図１２】本発明の第５実施形態において、バイトにより第１保護膜の一部を切削する工程を示した図である。
【図１３】本発明の第６実施形態に係る半導体装置の平面図である。
【図１４】図１３のＤ部拡大図である。
【図１５】図１３および図１４のＥ−Ｅ断面図である。
【図１６】図１４のＦ−Ｆ断面図である。
【図１７】第６実施形態において、第１保護膜を切削する工程を示した図である。
【図１８】本発明の第７実施形態に係る半導体装置の断面図である。
【図１９】本発明の第８実施形態に係る半導体装置の断面図である。
【図２０】本発明の第９実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００５７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００５８】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体装置に備えられた半導体チップ１０の平面図である。図２は、図１のＡ−Ａ断面図である。また、図３は、図１のＡ−Ａ断面に相当する図であり、半導体チップ１０を含んだ半導体装置の一部断面図である。図１〜図３を参照して本実施形態に係る半導体装置について説明する。
【００５９】
図１に示されるように、半導体チップ１０は、半導体素子が形成された複数のセル１１と、複数のセル１１の周囲に位置する通路１２と、を有している。このような半導体チップ１０は、図２に示されるように、シリコン基板等の半導体基板１３を用いて形成されたものである。半導体基板１３は図示しないｐ＋型基板の表面上にｎ−型ドリフト層が形成されたものである。以下では、半導体基板１３の表面、すなわちｎ−型ドリフト層の表面を半導体基板１３または半導体チップ１０の主表面１４という。したがって、通路１２は半導体チップ１０の主表面１４側において、セル１１の周囲に位置している。
【００６０】
各セル１１には、半導体素子として多数のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が形成されている。図示しないが、ｎ−型ドリフト層の表層部にはｐ型ベース層が形成され、ｐ型ベース層の表層部には第１領域に相当するｎ＋型エミッタ領域が形成されている。これら、ｎ＋型エミッタ領域とｐ型ベース層とを貫通してｎ−型ドリフト層に達するようにトレンチが形成され、このトレンチの内壁表面にゲート絶縁膜と第２領域に相当するゲート層とが順に形成され、これらトレンチ、ゲート絶縁膜、ゲート層によりトレンチゲート構造が構成されている。ｎ＋型エミッタ領域の一部とトレンチゲート構造とが絶縁膜にて覆われている。なお、上記の構造はＩＧＢＴの一例であり、他の構造を採用しても構わない。
【００６１】
また、ｐ＋型基板はコレクタ領域としての役割を果たし、このｐ＋型基板の裏面には、当該裏面と接するようにコレクタ電極として機能する裏面電極１５が形成されている。この裏面電極１５は、例えばＴｉ／Ｎｉ／Ａｕ膜である。
【００６２】
さらに、半導体基板１３のうちの主表面１４側には、半導体素子の耐圧を確保するためのガードリング１６が形成されている。このガードリング１６は、例えばｎ−型ドリフト層の上層部に形成されたｐ型領域である。
【００６３】
ＩＧＢＴの表面には、エミッタ電極として機能する表面電極１７が形成されている。この表面電極１７は、１つのセル１１内に形成される多数のＩＧＢＴのｐ型ベース層とｎ＋型エミッタ領域に接しており、各セル１１の上に複数形成されている。具体的には、表面電極１７は、半導体基板１３の主表面１４において、複数のトレンチゲート構造上にまたがるように形成され、図１に示されるように、ストライプ状に各セル１１の上面のほぼ全域を覆うようにそれぞれ形成されている。このような表面電極１７は、例えばＡｌ−Ｓｉ等のＡｌを主成分とするＡｌ合金からなる金属材料でスパッタリングにより形成される。
【００６４】
また、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、第１金属配線としてのゲート金属配線１８が形成されている。このゲート金属配線１８は、セル１１に形成された複数のゲート層と電気的に接続されており、各トレンチゲート構造におけるゲート電位を制御する役割、すなわち半導体素子に印加する電位を制御する役割を果たす。
【００６５】
ゲート金属配線１８は、図１に示されるように、半導体チップ１０の主表面１４側において、セル１１の周囲に位置する通路１２に配置されている。ここで、ゲート金属配線１８は通路１２の全体に形成されているわけではなく、通路１２の少なくとも一部に形成されている。本実施形態では、ゲート金属配線１８が表面電極１７を囲んだレイアウト構成になっている。
【００６６】
半導体チップ１０の主表面１４には温度センサ１９が設けられている。温度センサ１９は、温度に応じた電圧を出力するもの、すなわち順方向電圧ＶＦの値が変化するものであり、半導体チップ１０が作動することにより発生する熱に応じた順方向電圧ＶＦを出力する。半導体チップ１０が作動することによって発生する熱が半導体チップ１０の中心部に集中することが知られていることから、温度センサ１９は半導体チップ１０の中心部に位置するように配置されている。
【００６７】
このような温度センサ１９は、例えば、半導体基板１３上に形成された図示しない絶縁膜上に多結晶ＳｉのＮ型層、Ｐ型層として形成された感温ダイオードである。
【００６８】
また、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、第２金属配線としてのセンサ金属配線２０が形成されている。このセンサ金属配線２０は、半導体基板１３の主表面１４の中央部から外縁部に延びるように設けられた通路１２に配置されており、ゲート金属配線１８とは電気的に分離されている。そして、センサ金属配線２０は上記の温度センサ１９に接続されている。
【００６９】
さらに、図１に示されるように、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、ゲート金属配線１８と電気的に接続されたゲート用パッド２１やセンサ金属配線２０と電気的に接続されたセンサ用パッド２２が形成されている。ゲート用パッド２１を介して、ゲート金属配線１８への印加電圧、すなわちゲート電位が制御されるようになっている。また、センサ用パッド２２を介して温度センサ１９の順方向電圧ＶＦを外部に取り出すことができるようになっている。
【００７０】
なお、半導体基板１３の主表面１４には、ゲート用パッド２１やセンサ用パッド２２の他、例えば電流センス用パッド２３やケルビンエミッタ用パッド２４も設けられている。
【００７１】
通路１２の上には第１保護膜２５が塗布されている。この第１保護膜２５は、表面電極１７、ゲート金属配線１８、およびセンサ金属配線２０の間に配置されると共に、ゲート金属配線１８およびセンサ金属配線２０を覆っている。これにより、第１保護膜２５によってゲート金属配線１８、センサ金属配線２０、および表面電極１７が互いに電気的に絶縁された状態となっている。もちろん、各パッド２１〜２４は第１保護膜２５から露出するように第１保護膜２５が形成されている。また、第１保護膜２５は温度センサ１９も覆っている。
【００７２】
第１保護膜２５の上には、第２保護膜２６が形成されている。第２保護膜２６の形成場所については後で説明する。
【００７３】
第１保護膜２５および第２保護膜２６の材料としては、例えばポリイミド膜が用いられる。ここで、第１保護膜２５として用いられるポリイミド膜は、半導体基板１３、ゲート金属配線１８、センサ金属配線２０を確実に覆ってこれらを保護する性質を持っている。一方、第２保護膜２６は、第１保護膜２５と同じポリイミド膜が用いられたとしても、成膜時に第１保護膜２５との界面が確実に形成できていれば良い。なお、第１保護膜２５および第２保護膜２６として、それぞれ異なる材料が用いられても良い。
【００７４】
そして、表面電極１７の上には金属層に相当するＮｉ膜２７およびＡｕ膜２８が順に形成されている。これらＮｉ膜２７およびＡｕ膜２８は、例えば無電解めっき法にて形成されためっき膜である。
【００７５】
図３に示されるように、半導体チップ１０にははんだ２９を介して金属板３０が接合されている。この金属板３０は、はんだ２９、Ｎｉ膜２７、およびＡｕ膜２８を介して表面電極１７に電気的および熱的に接続されている。すなわち、金属板３０は、電極（配線）およびヒートシンクの両方の役割を果たす。
【００７６】
ここで、通路１２には、はんだ２９が実装される通路１２ａと、はんだ２９が実装されない通路１２ｂとがある。すなわち、図１の斜線で示された領域であるはんだ実装領域内に位置する通路１２がはんだ２９が実装される通路１２ａである。一方、はんだ実装領域外に位置する通路１２がはんだ２９が実装されない通路１２ｂである。
【００７７】
また、金属板３０は、表面電極１７およびゲート金属配線１８の少なくとも一部を覆うように形成されたものである。具体的には、金属板３０は、半導体チップ１０の主表面１４のうちの各パッド２１〜２４およびはんだ２９が実装されない通路１２ｂを除いた部分を覆うように形成されている。つまり、金属板３０は、はんだ実装領域を覆うように形成されたものである。したがって、本実施形態では、金属板３０は表面電極１７全体を覆っている。
【００７８】
このような金属板３０のサイズに基づき、第２保護膜２６は、第１保護膜２５のうちの少なくともはんだ２９に覆われる部分の上に部分的に形成されている。言い換えると、本実施形態では、第２保護膜２６は、半導体チップ１０の主表面１４のうちのはんだ２９が実装されない通路１２ｂを除いた通路１２ａに位置する第１保護膜２５の上に部分的に形成されている。
【００７９】
そして、図３に示される構造に対し、図示しない下側ヒートシンクが裏面電極１５に接合され、図示しない上側ヒートシンクが金属板３０に接合されている。このような積層構造が図示しないモールド樹脂にて封止されたことにより、両面放熱型の半導体装置が構成されている。このようにして、半導体チップ１０、表面電極１７、ゲート金属配線１８、および金属板３０がパッケージ化されている。
【００８０】
なお、図示しないワイヤを介して各パッド２１〜２４とリード端子とがそれぞれ接続されており、当該リード端子の端部がモールド樹脂から露出している。また、下側ヒートシンクや上側ヒートシンクにもリード端子がそれぞれ備えられており、これらのリード端子の端部もモールド樹脂からそれぞれ露出している。これらのリード端子と外部とが電気的に接続されることにより、外部の電気回路と半導体チップ１０とが電気的に接続されることとなる。以上が、本実施形態に係る半導体装置の構成である。
【００８１】
次に、図４を参照して、第２保護膜２６の機能について説明する。図４は、図３のＢ部拡大図である。
【００８２】
図４に示されるように、はんだ２９実装の前に第２保護膜２６に引っかき傷等によるクラック３１が発生する場合がある。このクラック３１は、はんだ２９を介して金属板３０が接合される際、はんだ２９から応力を受け、第１保護膜２５側に進展するが、第１保護膜２５と第２保護膜２６との境界面（界面）で停止する。
【００８３】
すなわち、第１保護膜２５および第２保護膜２６はそれぞれが均一な固体として形成されたものである。したがって、均一な固体（第１保護膜２５）とこれとは別の均一な固体（第２保護膜２６）とが積層された状態となる。このため、第１保護膜２５と第２保護膜２６との境界面では均一な固体が連続して存在していないので、第２保護膜２６にクラック３１が発生したとしても、第２保護膜２６に発生したクラック３１の進展は第１保護膜２５と第２保護膜２６との境界面で阻止され、第２保護膜２６から第１保護膜２５に進展することはない。つまり、第１保護膜２５にクラック３１は発生しない。
【００８４】
したがって、クラック３１は第１保護膜２５と第２保護膜２６との境界面までしか進展していないので、第２保護膜２６にはんだ２９が侵入したとしても、第１保護膜２５の内部にまで侵入することはできない。
【００８５】
このように、第１保護膜２５のうちはんだ２９に覆われる部分に少なくとも第２保護膜２６を部分的に設けておけば、第１保護膜２５で覆われたゲート金属配線１８にクラック３１が到達することを防止できるし、ゲート金属配線１８と表面電極１７とのショート不良を防止することもできる。
【００８６】
もちろん、第１保護膜２５は第２保護膜２６に覆われているので、はんだ２９から応力を直接受けることもない。
【００８７】
次に、本実施形態に係る半導体装置の製造方法について、図５を参照して説明する。
【００８８】
まず、ウェハに複数の半導体チップ１０を形成する。このため、ウェハを用意し、このウェハにＩＧＢＴを形成する。ＩＧＢＴの具体的な製造工程に関しては、周知なものと同様であるため、詳細については図示しないが、ｎ−型ドリフト層の表層部にｐ型ベース層とｎ＋型エミッタ領域とを形成する。そして、ｎ＋型エミッタ領域とｐ型ベース層とを貫通してｎ−型ドリフト層に達するようにトレンチを形成し、このトレンチの内壁表面にゲート絶縁膜とゲート層とを形成する。また、ｎ＋型エミッタ領域の一部とトレンチを覆う絶縁膜を形成する。こうして、半導体チップ１０が複数形成されたウェハを用意する。
【００８９】
続いて、ＩＧＢＴが形成されたウェハの表面に金属膜を形成する。この金属膜として、Ａｌを主成分とする金属材料が用いられる。この金属膜の表面にフォトレジストを塗布して、露光によってパターニングする。これにより、フォトレジストの一部を開口させて、図２に示した表面電極１７、ゲート金属配線１８、センサ金属配線２０、および各パッド２１〜２４が形成される予定の領域上にのみフォトレジストを残す。このフォトレジストをマスクとしてウェットエッチングを行い、金属膜をパターニングする。これにより、半導体素子のｎ＋型エミッタ領域と電気的に接続される表面電極１７と、半導体素子のゲート層と電気的に接続されるゲート金属配線１８と、センサ金属配線２０と、各パッド２１〜２４とを同時に形成する。その後、フォトレジストを除去する。
【００９０】
なお、表面電極１７等の形成は同時形成でなくても、表面電極１７、ゲート金属配線１８、センサ金属配線２０、各パッド２１〜２４をそれぞれ単独で形成しても良い。
【００９１】
この後、温度センサ１９の形成予定位置に温度センサ１９を構成する多結晶ＳｉのＮ型層およびＰ型層を形成する。この場合、Ｎ型層およびＰ型層がそれぞれセンサ金属配線２０に接続されるようにする。
【００９２】
この後、ウェハ全体にポリイミド膜を配置し、ポリイミド膜の所望位置のみを残すことにより第１保護膜２５を形成する。これにより、表面電極１７、ゲート金属配線１８、およびセンサ金属配線２０の間に第１保護膜２５が入り込み、これらそれぞれが互いに電気的に絶縁された状態となる。また、ゲート金属配線１８、センサ金属配線２０、および温度センサ１９が第１保護膜２５に覆われる。
【００９３】
続いて、図５に示されるように、注入器３２を用いて第１保護膜２５の上に第２保護膜２６を部分的に塗布する。注入器３２としては、例えばディスペンサーやインクジェット等を用いる。
【００９４】
上述のように、ゲート金属配線１８等は通路１２に形成されているので、注入器３２を通路１２に沿って移動させると共に、注入器３２から第１保護膜２５を通路１２に塗布する。また、第２保護膜２６を形成する場合、注入器３２を用いて第１保護膜２５のうちの少なくともはんだ２９に覆われる部分の上に第２保護膜２６を部分的に塗布する。したがって、温度センサ１９や少なくともはんだ２９に覆われる部分のセンサ金属配線２０の上に形成された第１保護膜２５の上にも第２保護膜２６を塗布する。
【００９５】
次に、第１保護膜２５から露出した表面電極１７の上に、無電解めっき法により、ＮｉめっきおよびＡｕめっきを順に行うことで、Ｎｉ膜２７およびＡｕ膜２８を形成する。なお、各パッド２１〜２４をＮｉめっきおよびＡｕめっきにより形成しても良い。また、ウェハの裏面側にはＴｉ／Ｎｉ／Ａｕ層を蒸着法等により形成することで裏面電極１５を形成する。
【００９６】
そして、ウェハをダイシングテープに貼り付け、ウェハを半導体チップ１０ごとに切断する。このようにして個々に分割された半導体チップ１０において、Ａｕ膜２８の上に、はんだ２９を介して金属板３０を接合する。この後、ワイヤを介して各パッド２１〜２４とリード端子とを接続し、裏面電極１５に下側ヒートシンクを接合し、金属板３０に上側ヒートシンクを接合し、半導体チップ１０をモールド樹脂で封止することにより半導体装置が完成する。
【００９７】
以上説明したように、本実施形態では、第１保護膜２５のうちはんだ２９に覆われる部分に、注入器３２を用いて第２保護膜２６を部分的に塗布したことが特徴となっている。
【００９８】
これにより、第１保護膜２５がはんだ２９から応力を直接受けないようにすることができる。また、はんだ２９実装前に引っかき傷等によって第２保護膜２６にクラック３１が発生したとしても、当該クラック３１の進展を第１保護膜２５と第２保護膜２６との境界面で阻止することができる。したがって、第１保護膜２５で覆われたゲート金属配線１８にクラック３１が到達することを防止でき、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【００９９】
そして、第２保護膜２６の形成に注入器３２を用いているので、第１保護膜２５の上の必要な部分にのみ第２保護膜２６を塗布することができる。このため、第２保護膜２６のパターニングに必要なフォリソグラフィ工程やエッチング工程を不要とすることができる。
【０１００】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、通路１２におけるセンサ金属配線２０の配置を規定したことが特徴となっている。
【０１０１】
図６は、本実施形態に係る半導体チップ１０の平面図である。この図に示されるように、半導体チップ１０において各セル１１はストライプ状に配置されている。このため、通路１２もストライプ状にレイアウトされている。そして、各通路１２にはゲート金属配線１８が配置されている。
【０１０２】
また、温度センサ１９は各通路１２のうちの１つに配置されている。したがって、センサ金属配線２０は、ゲート金属配線１８が形成された通路１２と同じ通路１２に少なくとも一部が形成されると共に当該少なくとも一部がゲート金属配線１８と平行に形成されていると言える。本実施形態では、図６に示されるように、１つの通路１２のうち中央部に温度センサ１９が配置され、温度センサ１９を境にして通路１２の一方向（各パッド２１〜２４側）にセンサ金属配線２０が延設され、通路の他方向にゲート金属配線１８が延設されている。
【０１０３】
次に、本実施形態に係る半導体装置の製造方法について、図７を参照して説明する。まず、セル１１が図６に示されるようにストライプ状となるように半導体基板１３にＩＧＢＴを形成する。また、半導体基板１３の主表面１４側に表面電極１７、ゲート金属配線１８、センサ金属配線２０、各パッド２１〜２４を形成する。
【０１０４】
ゲート金属配線１８およびセンサ金属配線２０を形成する際には、ゲート金属配線１８とセンサ金属配線２０とを同じ通路１２にそれぞれ平行に形成する。これにより、当該通路にはゲート金属配線１８の少なくとも一部およびセンサ金属配線２０の少なくとも一部が配置される。
【０１０５】
この後、第１実施形態と同様に、第１保護膜２５および第２保護膜２６を形成する。第２保護膜２６を形成する場合には、図７に示されるように、注入器３２を用いてはんだが実装される通路１２ａに沿って第１保護膜２５の上に第２保護膜２６を塗布することとなる。上述のように、ゲート金属配線１８の一部とセンサ金属配線２０の一部とが同じ通路１２ａに平行に配置されているので、図７に示されるように、注入器３２を通路１２ａに沿って移動させることにより第２保護膜２６を一括塗布することができる。
【０１０６】
なお、注入器３２を用いて第１保護膜２５を塗布する場合にも、ゲート金属配線１８の一部とセンサ金属配線２０の一部とが同じ通路１２に平行に配置されているので、ゲート金属配線１８およびセンサ金属配線２０の上に第１保護膜２５を一括塗布することができる。
【０１０７】
この後、Ｎｉ膜２７およびＡｕ膜２８を形成し、半導体チップ１０の主表面１４側にはんだ２９を介して金属板３０を接合し、上側および下側ヒートシンク等を接合してモールド樹脂により封止することにより半導体装置が完成する。
【０１０８】
以上のように、半導体基板１３の主表面１４側にゲート金属配線１８とは異なる配線であるセンサ金属配線２０が配置される場合、ゲート金属配線１８の少なくとも一部とセンサ金属配線２０の少なくとも一部を同じ通路１２に平行に配置することにより、第１保護膜２５や第２保護膜２６の形成を効率的に行うことができる。
【０１０９】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。本実施形態では、半導体チップ１０の側面にも第１保護膜２５を塗布したことが特徴となっている。
【０１１０】
図８は、本実施形態に係る半導体チップ１０の外縁部の一部断面図である。この図に示されるように、半導体チップ１０は、当該半導体チップ１０の主表面１４に垂直な側面３３と、当該半導体チップ１０の主表面１４と側面３３とで構成された角部３４と、を有している。そして、第１保護膜２５は、半導体チップ１０の角部３４を覆うように形成されている。
【０１１１】
次に、半導体チップ１０の角部３４に第１保護膜２５を形成する方法について、図９および図１０を参照して説明する。図９は、半導体チップ１０の側面３３に第１保護膜２５を形成する工程を示した図である。図１０は、図９のＣ−Ｃ断面図である。
【０１１２】
上述のようにウェハをダイシングカットした後、ウェハエキスパンド工程を行う。すなわち、グラインドテープを径方向に引き伸ばすことにより、各半導体チップ１０の間に隙間３５を設ける。
【０１１３】
続いて、注入器３２を用いて、半導体チップ１０の角部３４に当該角部３４を覆うように第１保護膜２５を塗布する。この場合、半導体チップ１０の主表面１４側には第１保護膜２５が既に形成されているので、半導体チップ１０の側面３３に第１保護膜２５を塗布することとなる。また、隙間３５に沿って、注入器３２を移動させると共に、注入器３２により各角部３４に第１保護膜２５を塗布する。「隙間３５に沿って」とは、つまり、半導体チップ１０の角部３４に沿ってという意味である。
【０１１４】
これにより、図１０に示されるように、各半導体チップ１０の各側面３３にも第１保護膜２５が形成される。なお、図１０では、半導体チップ１０の側面３３の全体に第１保護膜２５が塗布されているが、半導体チップ１０の角部３４を覆うという観点では、必ずしも側面３３の全体に第１保護膜２５を形成しなくても良い。
【０１１５】
このように、半導体チップ１０の角部３４に第１保護膜２５が配置されると、裏面電極１５から半導体チップ１０の側面３３に沿って主表面１４側に流れる電流を角部３４の第１保護膜２５により阻止することができる。したがって、第１保護膜２５によりゲート金属配線１８と表面電極１７とのショート不良を防止できるだけでなく、裏面電極１５と主表面１４側の構造とのショート不良を防止することもできる。
【０１１６】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分についてのみ説明する。本実施形態では、半導体チップ１０の主表面１４側にスパッタリング等によりＮｉ膜２７およびＡｕ膜２８の金属層を形成した後、当該金属層のうち不要な部分を切削により除去することが特徴となっている。これについて、図１１を参照して説明する。なお、図１１は図１のＡ−Ａ断面に相当する図である。ただし、ゲート金属配線１８のレイアウトが図１の場合と異なる。
【０１１７】
本実施形態では、半導体チップ１０の主表面１４側に第１保護膜２５および第２保護膜２６を形成した後、表面電極１７の上だけでなく第１保護膜２５および第２保護膜２６の上にもＮｉ膜２７およびＡｕ膜２８を形成する。
【０１１８】
この後、図１１に示されるように、バイト３６を用いてＮｉ膜２７およびＡｕ膜２８の金属層から第２保護膜２６が露出するように、Ｎｉ膜２７、Ａｕ膜２８、および第２保護膜２６を切削する。なお、バイト３６ではなく多刃工具を用いても良い。これにより、表面電極１７上に形成されたＮｉ膜２７およびＡｕ膜２８と、パッド２１〜２４上に形成されたＮｉ膜２７およびＡｕ膜２８とが電気的に分離される。
【０１１９】
このように、バイト３６もしくは多刃工具を用いて切削を行った場合、バイト３６もしくは多刃工具による応力が第２保護膜２６に与えられ、第２保護膜２６にクラック３１が発生したとしても、当該クラック３１の進展は第１保護膜２５と第２保護膜２６との境界面で阻止される。したがって、ゲート金属配線１８にクラック３１が到達することを防止でき、クラック３１にはんだ２９が侵入することによってゲート金属配線１８と表面電極１７とのショート不良が起こることも防止できる。
【０１２０】
なお、図１１では第２保護膜２６は第１保護膜２５の全体を覆っているが、第１保護膜２５にバイト３６等の応力が直接加わらないようにできれば良いので、第２保護膜２６は第１保護膜２５の全体ではなく上部だけに設けられていても良い。
【０１２１】
（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分についてのみ説明する。上記各実施形態では、第１保護膜２５の上に第２保護膜２６を形成したことにより、第１保護膜２５にはんだ２９の応力やバイト３６等の応力が直接加わらないようにしていた。一方、本実施形態では、第２保護膜２６を用いずに、ゲート金属配線１８を覆う第１保護膜２５の高さを他よりも低くすることにより、バイト３６が当該第１保護膜２５に触れないようにする。これにより、当該第１保護膜２５に応力がかからないようにしたことが特徴となっている。このことについて、図１２を参照して説明する。なお、図１２は図１のＡ−Ａ断面に相当する図である。ただし、ゲート金属配線１８のレイアウトが図１の場合と異なる。
【０１２２】
本実施形態では、半導体チップ１０の主表面１４側に、表面電極１７、ゲート金属配線１８、センサ金属配線２０、ゲート用パッド２１等の各パッド２１〜２４を形成した後、当該主表面１４側の通路１２に第１保護膜２５を形成する。
【０１２３】
この場合、はんだ２９が実装されない通路１２ｂに形成する第１保護膜２５の高さが、はんだ２９が実装される通路１２ａに形成する第１保護膜２５の高さよりも高くなるように、注入器３２を用いて第１保護膜２５を塗布する。注入器３２では、塗布量を調節することにより、第１保護膜２５の高さを調節できるので、通路１２のうちゲート金属配線１８を配置した通路１２とそうでない通路１２とに形成する第１保護膜２５の高さを異ならせることができる。
【０１２４】
この後、半導体チップ１０の主表面１４側の全体にＮｉ膜２７およびＡｕ膜２８を形成する。
【０１２５】
次に、図１２に示されるように、バイト３６もしくは多刃工具を用いて、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５がＮｉ膜２７およびＡｕ膜２８から露出するように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削する。これにより、はんだ２９が実装されるゲート金属配線１８を覆う第１保護膜２５にはバイト３６が接触しないので、当該第１保護膜２５がバイト３６等から応力を受けることもない。したがって、はんだ２９が実装されるゲート金属配線１８を覆う第１保護膜２５にクラック３１が発生することはない。
【０１２６】
一方、はんだ２９が実装されない第１保護膜２５上の金属層は除去されるので、表面電極１７上の金属層と各パッド２１〜２４上の金属層とが電気的に絶縁される。
【０１２７】
以上のように、注入器３２により第１保護膜２５の高さを調節することにより、はんだ２９が実装される通路１２ａに形成した第１保護膜２５を、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５よりも低く塗布することができるので、はんだ２９が実装される通路１２ａに形成した第１保護膜２５をバイト３６もしくは多刃工具により切削しないようにすることができる。
【０１２８】
このように、はんだ２９が実装される通路１２ａに形成した第１保護膜２５にバイト３６等の切削による応力がかからないので、はんだ２９が実装される通路１２ａに形成した第１保護膜２５にクラック３１が発生しないようにすることができる。したがって、ゲート金属配線１８は第１保護膜２５に覆われた状態が維持されるので、第１保護膜２５のクラック３１にはんだ２９が侵入することによるゲート金属配線１８と表面電極１７とのショート不良が起こることを防止することができる。
【０１２９】
（第６実施形態）
本実施形態では、第１〜第５実施形態と異なる部分についてのみ説明する。上記各実施形態では、通路１２のうちはんだ２９が実装される通路１２ａにゲート金属配線１８が形成された構造が示されていたが、本実施形態では、主表面１４のうちはんだ２９が実装される領域にはゲート金属配線１８が形成されていないことが特徴となっている。
【０１３０】
図１３は、本実施形態に係る半導体装置の平面図である。なお、図１３では、電流センス用パッド２３やケルビンエミッタ用パッド２４を省略している。
【０１３１】
図１３に示されるように、本実施形態では、半導体チップ１０の主表面１４のうち、斜線で囲まれた中央部が「はんだ２９が実装される領域１４ａ（はんだ実装領域）」となっており、この領域１４ａを囲むようにはんだ２９が実装されない領域１４ｂが位置している。すなわち、「はんだ２９が実装されない領域１４ｂ」とは、上記各実施形態における「はんだ２９が実装されない通路１２ｂ」と同じ領域である。
【０１３２】
そして、半導体チップ１０内においては、半導体素子のトレンチゲート構造を構成するゲート領域３７が、はんだ２９が実装される領域１４ａとはんだ２９が実装されない領域１４ｂとをまたぐように形成されている。つまり、図１３に示される斜線で囲まれた領域の中から外にゲート領域３７が引き出されている。
【０１３３】
また、本実施形態では、半導体チップ１０内には、ゲート領域３７と同様に配線領域３８が形成されている。ここで、「ゲート領域３７と同様に」とは、トレンチゲート構造と同様の構造を意味している。
【０１３４】
具体的には、半導体基板１３に図示しないトレンチが形成され、このトレンチの壁面に側壁酸化膜が形成され、さらにこの側壁酸化膜の上に配線領域３８としてのポリシリコンが形成されたものを指す。温度センサ１９は配線領域３８と同様にトレンチ内に形成されており、トレンチ内で配線領域３８と温度センサ１９とが接続される共に、配線領域３８がはんだ２９が実装される領域１４ａからはんだ２９が実装されない領域１４ｂに引き出されている。なお、温度センサ１９の上に酸化膜等の絶縁膜が形成されることで、温度センサ１９と表面電極１７との絶縁が図られている。
【０１３５】
一方、半導体チップ１０外においては、表面電極１７は、半導体チップ１０の主表面１４のうちはんだ２９が実装される領域１４ａ全体に形成されている。これにより、はんだ２９が実装される領域１４ａにおいて、複数のセル１１ごとに表面電極１７が設けられる場合（例えば図１や図６参照）と比較してはんだ２９に対する表面電極１７の接合面積が最大になるので、表面電極１７に対するはんだ２９の接合強度の向上を図ることができる。
【０１３６】
また、図１３に示されるように、ゲート金属配線１８は、半導体チップ１０の主表面１４のうちはんだ２９が実装される領域１４ａには形成されておらず、はんだ２９が実装されない領域１４ｂに形成されている。さらに、ゲート金属配線１８は、半導体チップ１０の主表面１４のうちはんだ２９が実装されない領域１４ｂのみでゲート領域３７と電気的に接続されている。これにより、ゲート領域３７がゲート金属配線１８を介してゲート用パッド２１に電気的に接続されている。
【０１３７】
同様に、配線領域３８は、半導体チップ１０の主表面１４のうちはんだ２９が実装されない領域１４ｂのみでセンサ金属配線２０と電気的に接続されている。これにより、温度センサ１９が配線領域３８およびセンサ金属配線２０を介してセンサ用パッド２２に電気的に接続されている。
【０１３８】
具体的な半導体チップ１０の平面図および断面図について、図１４〜図１６を参照して説明する。図１４は、図１３のＤ部拡大図である。また、図１５は図１３および図１４のＥ−Ｅ断面図であり、図１６は図１４のＦ−Ｆ断面図である。なお、図１５では、表面電極１７にはんだ２９を介して金属板３０を実装すると共に、裏面電極１５にはんだ２９を介してリードフレーム３９を実装した断面図を示している。
【０１３９】
図１５に示されるように、半導体チップ１０の主表面１４において、はんだ２９が実装される領域１４ａにはゲート金属配線１８は配置されていない。これに伴い、当該領域１４ａには第１保護膜２５も形成されていない。したがって、第１保護膜２５を覆う第２保護膜２６も形成されていない。
【０１４０】
一方、はんだ２９が実装されない領域１４ｂにゲート金属配線１８が形成され、このゲート金属配線１８が第１保護膜２５に覆われている。このように、第１保護膜２５ははんだ２９が実装されない領域１４ｂに位置しているので、例えば第１実施形態で示された第２保護膜２６で第１保護膜２５を覆う必要はない。
【０１４１】
また、図１６には本実施形態に係る半導体素子としてＩＧＢＴの構造が示されている。上述のように、ｎ−型ドリフト層４０の表層部にｐ型ベース層４１が形成され、ｐ型ベース層４１の表層部にはｎ＋型エミッタ領域４２（本発明のエミッタ領域に相当）が形成されている。これら、ｎ＋型エミッタ領域４２とｐ型ベース層４１とを貫通してｎ−型ドリフト層４０に達するようにトレンチ４３が形成され、このトレンチ４３の内壁表面にゲート絶縁膜４４とゲート領域３７とが順に形成され、これらトレンチ４３、ゲート絶縁膜４４、ゲート領域３７によりトレンチゲート構造が構成されている。また、ｎ＋型エミッタ領域４２の一部とトレンチゲート構造とがＢＰＳＧ膜４５にて覆われている。そして、ＢＰＳＧ膜４５等を覆うように半導体チップ１０の主表面１４側に表面電極１７が形成され、表面電極１７と主表面１４とが接触する部分がコンタクト４６となる。このコンタクト４６は、図１４に示されるようにストライプ状に設けられている。さらに、ｎ＋型ドリフト層４０の反対側にｎ＋型層４７が設けられ、このｎ＋型層４７の上に裏面電極１５が形成されている。
【０１４２】
以上が、本実施形態に係る半導体装置の構造である。なお、図１６に示されるＩＧＢＴの構造は、もちろん上記各実施形態の半導体素子に採用することもできる。
【０１４３】
次に、上記の半導体装置の製造方法について説明する。まず、図１６に示されたトレンチゲート構造を備えた半導体チップ１０がウェハに複数形成されたものを用意する。この場合、ウェハとして、ゲート領域３７および配線領域３８は、はんだ２９が実装される領域１４ａとはんだ２９が実装されない領域１４ｂとをまたぐように形成されたものを用意する。このゲート領域３７および配線領域３８の各端部は、はんだ２９が実装されない領域１４ｂに露出している。
【０１４４】
続いて、第１実施形態と同様に、ウェハの表面に金属膜を形成し、この金属膜の表面にフォトレジストを塗布して、露光によってパターニングする。これにより、表面電極１７、ゲート金属配線１８、センサ金属配線２０、および各パッド２１〜２４が形成される予定の領域上にのみフォトレジストを残す。これによると、金属膜のうちゲート金属配線１８やセンサ金属配線２０となる部分は、はんだ２９が実装されない領域１４ｂでゲート領域３７や配線領域３８に接触している。
【０１４５】
ここで、表面電極１７については、半導体チップ１０の主表面１４のうちはんだ２９が実装される領域１４ａ全体に形成されるようにフォトレジストを残す。また、ゲート金属配線１８およびセンサ金属配線２０については、半導体チップ１０の主表面１４のうちはんだ２９が実装されない領域１４ｂに形成されるようにフォトレジストを残す。
【０１４６】
このフォトレジストをマスクとしてウェットエッチングを行い、金属膜をパターニングする。これにより、表面電極１７、ゲート金属配線１８、センサ金属配線２０、および各パッド２１〜２４を同時に形成する。その後、フォトレジストを除去する。これによると、ゲート金属配線１８およびセンサ金属配線２０を主表面１４のうちはんだ２９が実装されない領域１４ｂに形成することとなる。また、主表面１４のうちはんだ２９が実装されない領域１４ｂのみでゲート領域３７とゲート金属配線１８とを電気的に接続し、当該領域１４ｂのみで配線領域３８とセンサ金属配線２０とを電気的に接続することとなる。
【０１４７】
続いて、ウェハ全体にポリイミド膜を配置し、ポリイミド膜の所望位置のみを残すことにより第１保護膜２５を形成する。これにより、はんだ２９が実装されない領域１４ｂに形成されたゲート金属配線１８およびセンサ金属配線２０が第１保護膜２５に覆われる。なお、注入器３２を用いて第１保護膜２５を形成しても良い。
【０１４８】
この後、第１保護膜２５および表面電極１７の上にＮｉ膜２７およびＡｕ膜２８を形成する。また、ウェハの裏面側に裏面電極１５を形成する。
【０１４９】
そして、図１７に示されるように、バイト３６もしくは多刃工具を用いてＮｉ膜２７およびＡｕ膜２８の金属層から第１保護膜２５が露出するように、Ｎｉ膜２７、Ａｕ膜２８、および第１保護膜２５を切削する。これにより、表面電極１７上に形成されたＮｉ膜２７およびＡｕ膜２８と、パッド２１〜２４上に形成されたＮｉ膜２７およびＡｕ膜２８とが電気的に分離される。
【０１５０】
このように、バイト３６もしくは多刃工具を用いて切削を行った場合、バイト３６もしくは多刃工具による応力が第１保護膜２５に与えられたとしても、はんだ２９が実装される領域１４ａに第１保護膜２５が形成されていないので、はんだ２９が実装される領域１４ａ内で第１保護膜２５にクラック３１が発生すること事態が起こらない。また、はんだ２９が実装されない領域１４ｂの第１保護膜２５にクラック３１が生じたとしても、この第１保護膜２５の上にはんだ２９は存在しないので当該クラック３１にはんだ２９が進入してゲート金属配線１８と表面電極１７とのショート不良が起こることもない。
【０１５１】
この後、第１実施形態と同様に、ウェハをダイシングテープに貼り付けてウェハを半導体チップ１０ごとに切断し、各半導体チップ１０にはんだ２９を介して金属板３０を接合する。また、ワイヤを介して各パッド２１〜２４とリード端子とを接続し、裏面電極１５に下側ヒートシンク（リードフレーム３９）を接合し、金属板３０に上側ヒートシンクを接合して半導体チップ１０をモールド樹脂で封止することにより半導体装置が完成する。
【０１５２】
以上説明したように、本実施形態では、第１保護膜２５に覆われるゲート金属配線１８をはんだ２９が実装されない領域１４ｂに形成し、半導体素子のゲート領域３７をはんだ２９が実装される領域１４ａからはんだ２９が実装されない領域１４ｂに引き出して当該領域１４ｂのみでゲート金属配線１８とゲート領域３７とを接続したことが特徴となっている。
【０１５３】
これにより、半導体装置の製造の際に第１保護膜２５をバイト３６等で切削したとしても、当該第１保護膜２５ははんだ２９が実装されない領域１４ｂに形成されているので、第１保護膜２５のクラック３１にはんだ２９が進入することはない。また、第１保護膜２５がはんだ２９に覆われないので、第１保護膜２５がはんだ２９から応力を受けることもなく、さらに当該応力によってクラック３１が発生することもない。したがって、ゲート金属配線１８と表面電極１７とがショート不良を起こすことを防止することができる。
【０１５４】
そして、第１保護膜２５を覆う第２保護膜２６も不要となるので、製造工程および製造コストを削減することもできる。
【０１５５】
（第７実施形態）
本実施形態では、第６実施形態と異なる部分についてのみ説明する。上記第６実施形態では、はんだ２９が実装される領域１４ａの全体に表面電極１７を形成していたが、第１実施形態のように表面電極１７を複数のセル１１ごとに設けることもできる。したがって、本実施形態では、半導体チップ１０は、半導体素子が形成された複数のセル１１と、複数のセル１１の周囲に位置する通路１２と、を有している。
【０１５６】
図１８は、本実施形態に係る半導体装置の断面図であり、例えば図１３のＥ−Ｅ断面に相当する図である。なお、図１８では金属板３０やリードフレーム３９が半導体チップ１０にはんだ２９を介して接合されたものが示されている。
【０１５７】
図１８に示されるように、半導体チップ１０の主表面１４に表面電極１７が複数設けられている。また、第１保護膜２５が通路１２全体に形成されている。すなわち、表面電極１７から露出する主表面１４全体が第１保護膜２５に覆われている。
【０１５８】
そして、半導体チップ１０の主表面１４を基準として、はんだ２９が実装されない領域１４ｂ内の通路１２（つまりはんだ２９が実装されない通路１２ｂ）に形成された第１保護膜２５よりもはんだ２９が実装される領域１４ａ内の通路１２（つまりはんだ２９が実装される通路１２ａ）に形成された第１保護膜２５が低くなっている。このため、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５がＮｉ膜２７およびＡｕ膜２８から露出するように、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８が切削されている。
【０１５９】
より具体的には、半導体チップ１０の主表面１４を基準として、はんだ２９が実装される領域１４ａに形成された第１保護膜２５の上のＡｕ膜２８の高さが、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５の高さよりも低くなっている。これにより、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５をバイト３６で削ったとしても、はんだ２９が実装される領域１４ａに形成された第１保護膜２５の上のＮｉ膜２７およびＡｕ膜２８が削られることはない。
【０１６０】
このような構造においても、はんだ２９が実装される領域１４ａの通路１２にはゲート金属配線１８やセンサ金属配線２０が形成されていないので、はんだ２９が実装される領域１４ａにおいてゲート金属配線１８と表面電極１７とがショート不良を起こすことはない。また、はんだ２９が実装される領域１４ａに形成された第１保護膜２５は、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５よりも低いので、当該第１保護膜２５がバイト３６等により機械加工されることもなく、クラック３１が発生することもない。
【０１６１】
上記構造の半導体装置を製造する際には、ウェハとして、半導体素子が形成された複数のセル１１と、半導体チップ１０の主表面１４側において複数のセル１１の周囲に位置する通路１２と、を有する半導体チップ１０が複数形成されたものを用意すれば良い。
【０１６２】
また、第１保護膜２５を形成する際には、第１保護膜２５を通路１２全体に形成する。この場合、半導体チップ１０の主表面１４を基準として、はんだ２９が実装されない領域１４ｂ内の通路１２に形成する第１保護膜２５よりもはんだ２９が実装される領域１４ａ内の通路１２に形成する第１保護膜２５が低くなるように第１保護膜２５を形成する。
【０１６３】
そして、第１保護膜２５を切削する際には、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５がＮｉ膜２７およびＡｕ膜２８から露出するように、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削すれば良い。この場合、はんだ２９が実装される領域１４ａに形成された第１保護膜２５は切削されず、バイト３６等から応力を受けることはない。また、はんだ２９が実装される領域１４ａにはゲート金属配線１８は形成されていないので、当該領域１４ａにおいてゲート金属配線１８と表面電極１７とのショート不良が起こらないようにすることができる。
【０１６４】
（第８実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。第７実施形態では、はんだ２９が実装される領域１４ａに形成された第１保護膜２５がはんだ２９が実装されない領域１４ｂに形成された第１保護膜２５よりも低くなっているが、本実施形態では、各領域１４ａ、１４ｂつまり通路１２全体に形成した第１保護膜２５の高さは同じになっている。
【０１６５】
図１９は、本実施形態に係る半導体装置の断面図である。なお、図１９は、図１８と同様に、例えば図１３のＥ−Ｅ断面に相当する図であり、はんだ２９を介して金属板３０やリードフレーム３９が半導体チップ１０に接合されたものを示している。
【０１６６】
図１９に示されるように、本実施形態では、はんだ２９が実装されない領域１４ｂおよびはんだ２９が実装される領域１４ａに形成された第１保護膜２５がＮｉ膜２７およびＡｕ膜２８からそれぞれ露出するように、第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８が切削されている。これにより、主表面１４上の第１保護膜２５の高さはそれぞれ同じになっている。
【０１６７】
このような構造は、第１保護膜２５および表面電極１７の上にＮｉ膜２７およびＡｕ膜２８を形成した後、はんだ２９が実装されない領域１４ｂおよびはんだ２９が実装される領域１４ａに形成された第１保護膜２５がＮｉ膜２７およびＡｕ膜２８からそれぞれ露出するように、バイト３６等によって第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削することとなる。
【０１６８】
このように、はんだ２９が実装される領域１４ａの第１保護膜２５を切削し、第１保護膜２５にバイト３６等の応力がかかって第１保護膜２５にクラック３１が発生したとしても、はんだ２９が実装される領域１４ａにゲート金属配線１８が形成されていないので、クラック３１に進入したはんだ２９を介して表面電極１７とゲート金属配線１８とがショート不良を起こしてしまうことを防止することができる。
【０１６９】
（第９実施形態）
本実施形態では、第５、第７実施形態と異なる部分についてのみ説明する。第５、第７実施形態では、はんだ２９が実装される通路１２ａに形成された第１保護膜２５の高さが、はんだ２９が実装されない通路１２ｂに形成された第１保護膜２５の高さよりも低かった。このため、はんだ２９が実装される通路１２ａの第１保護膜２５はバイト３６等で加工されることがなかった。しかしながら、本実施形態では、はんだ２９が実装される通路１２ａの第１保護膜２５を切削するが、第１保護膜２５に粒状の有機物または繊維状の無機物からなる非導電材４８を混入することにより、第１保護膜２５にクラック３１が発生してもこの非導電材４８によりクラック３１の進展を阻止できるようにしたことが特徴となっている。
【０１７０】
以下では、第５実施形態のように、はんだ２９が実装される通路１２ａにゲート金属配線１８が形成されたものを例に説明する。
【０１７１】
図２０は、本実施形態に係る半導体装置の断面図である。なお、図２０は、図１８と同様に、例えば図１３のＥ−Ｅ断面に相当する図であり、はんだ２９を介して金属板３０やリードフレーム３９が半導体チップ１０に接合されたものを示している。また、ゲート金属配線１８がビア４９を介してゲート領域３７に接続された断面を示している。
【０１７２】
図２０に示されるように、第１保護膜２５には非導電材４８が混入している。非導電材４８としては、例えば、アクリルやカーボンナノチューブ等の繊維状の無機物や、ガラスやエポキシ等の粒状の有機物を用いることができる。本実施形態では、非導電材４８として、繊維状のアクリルを用いている。
【０１７３】
このような非導電材４８が第１保護膜２５に混入していることで、粒状または繊維状の非導電材４８により第１保護膜２５に発生したクラック３１の進展が止まる。したがって、クラック３１が発生してはんだ２９が進入したとしても、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１７４】
上記では、はんだ２９が実装される通路１２ａにゲート金属配線１８が形成されたものについて説明したが、第７実施形態のように、はんだ２９が実装される通路１２ａにゲート金属配線１８が形成されない構造についても同様に第１保護膜２５に非導電材４８を混入したもの用いることができる。
【０１７５】
（他の実施形態）
上記各実施形態では、半導体チップ１０に温度センサ１９が設けられたものが示されているが、半導体チップ１０に温度センサ１９が設けられていなくても良い。また、センサ金属配線２０は、温度センサ１９が設けられていなくても、配線として半導体チップ１０の主表面１４に形成されていても良い。
【０１７６】
上記第１〜第４実施形態では、ウェハ全体にポリイミド膜を形成して所望位置のポリイミド膜のみを残すことにより第１保護膜２５を形成していたが、第２保護膜２６と同様に、注入器３２を用いて第１保護膜２５を形成しても良い。
【０１７７】
第５実施形態において、第２保護膜２６を用いずに第１保護膜２５の高さを調節する場合であっても、第２実施形態と同様に、ゲート金属配線１８とセンサ金属配線２０を同じ通路１２に平行に配置することもできる。また、第３実施形態と同様に、半導体チップ１０の角部３４に第１保護膜２５を塗布することもできる。
【０１７８】
第９実施形態では、第１保護膜２５に非導電材４８が混入されたものが示されているが、第２保護膜２６についても粒状の有機物または繊維状の無機物からなる非導電材４８が混入されているものを用いることができる。これにより、粒状または繊維状の非導電材４８により第２保護膜２６に発生したクラック３１の進展を止めることができる。
【符号の説明】
【０１７９】
１０ 半導体チップ
１１ セル
１２ 通路
１２ａ はんだが実装される通路
１２ｂ はんだが実装されない通路
１４ 主表面
１４ａ はんだが実装される領域
１４ｂ はんだが実装されない領域
１７ 表面電極
１８ ゲート金属配線
２０ センサ金属配線
２５ 第１保護膜
２６ 第２保護膜
２７ Ｎｉ膜
２８ Ａｕ膜
２９ はんだ
３０ 金属板
３２ 注入器
【技術分野】
【０００１】
本発明は、半導体素子を備える半導体チップを金属板と共にパッケージ化した半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＩＧＢＴ等の半導体素子が形成された半導体チップを金属ブロックや放熱基板と共にパッケージ化したパッケージ型半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、ＩＧＢＴが形成された半導体基板の表面にエミッタＡｌ電極が形成され、半導体基板の表面に形成されたＬＯＣＯＳ酸化膜および絶縁膜を介してゲート配線層が形成されたものが提案されている。
【０００３】
また、半導体基板の表面には、エミッタＡｌ電極とゲート配線層とがショートしないようにするため、ゲート配線層の表面を覆うように保護膜が形成されている。この保護膜により、エミッタＡｌ電極とゲート配線層とが互いに電気的に絶縁されている。そして、エミッタＡｌ電極および保護膜の上にはんだを介して金属ブロックが接合されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３７５０６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、半導体装置に外乱が加わることにより、保護膜にクラックが発生した場合、当該クラックにはんだが侵入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまう。
【０００６】
また、保護膜におけるクラックの発生原因は外乱に限らず、保護膜の形成中に発生することもある。例えば、特開２００７−２７５６５号公報では、半導体基板の上に保護膜および金属膜を形成した後、切削用のバイトで保護膜の一部および金属膜を切削することにより、保護膜上の不要な金属膜を除去する方法が提案されている。
【０００７】
しかし、バイトにより金属膜と共に下地である保護膜を切削するため、保護膜に傷等のダメージを与えてしまう。これにより、保護膜にクラックが発生し、上記と同様に、クラックにはんだが侵入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまう。
【０００８】
以上のように、保護膜の形成中や形成後のいずれの状況においても、保護膜にクラックが発生する可能性があり、当該クラックにはんだが侵入してゲート配線層に達すると、エミッタＡｌ電極とゲート配線層とがショートしてしまうという問題がある。
【０００９】
本発明は上記点に鑑み、ゲート配線が保護膜に覆われた構造において、保護膜に発生するクラックがゲート配線に到達することを防止すること、および保護膜形成中のクラック発生を抑制することにより、ゲート−エミッタ間のショート不良を防止することができる構造を備えた半導体装置を提供することを第１の目的とする。また、このような構造を備えた半導体装置の製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、第１領域と第２領域とを有する半導体素子が形成された半導体チップ（１０）と、半導体チップ（１０）の主表面（１４）側に形成され、半導体素子の第１領域と電気的に接続された表面電極（１７）と、半導体チップ（１０）の主表面（１４）側に形成され、半導体素子の第２領域と電気的に接続され、第２領域に印加される電位を制御するための第１金属配線（１８）と、表面電極（１７）の上に形成された金属層（２７、２８）と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に、第１金属配線（１８）を覆う第１保護膜（２５）と、第１保護膜（２５）の上に形成された第２保護膜（２６）と、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うように形成され、金属層（２７、２８）の上に設けられたはんだ（２９）を介して金属層（２７、２８）および表面電極（１７）と電気的に接続された金属板（３０）と、を備え、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）がパッケージ化された半導体装置であって、第２保護膜（２６）は、第１保護膜（２５）のうちの少なくともはんだ（２９）に覆われる部分の上に形成されていることを特徴とする。
【００１１】
これによると、第１保護膜（２５）のうちのはんだ（２９）に覆われる部分には第２保護膜（２６）が配置されているので、均一な固体（第１保護膜（２５））とこれとは別の均一な固体（第２保護膜（２６））とが積層された状態となる。すなわち、第１保護膜（２５）と第２保護膜（２６）との境界面では均一な固体が連続していないので、第２保護膜（２６）がはんだ（２９）から応力を受けて第２保護膜（２６）にクラック（３１）が発生したとしても、当該クラック（３１）の進展は第１保護膜（２５）と第２保護膜（２６）との境界面で阻止される。したがって、第１保護膜（２５）で覆われた第１金属配線（１８）にクラック（３１）が到達することを防止することができる。このため、第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００１２】
請求項２に記載の発明では、半導体チップ（１０）の主表面（１４）側に形成され、第１金属配線（１８）とは電気的に分離された第２金属配線（２０）を備えており、半導体チップ（１０）は、半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有し、第１金属配線（１８）は、通路（１２）の少なくとも一部に形成され、第２金属配線（２０）は、第１金属配線（１８）が形成された通路（１２）と同じ通路（１２）に少なくとも一部が形成されると共に当該少なくとも一部が第１金属配線（１８）と平行に形成されており、第１保護膜（２５）は、表面電極（１７）、第１金属配線（１８）、および第２金属配線（２０）の間に配置されると共に、第１金属配線（１８）および第２金属配線（２０）を覆っていることを特徴とする。
【００１３】
これによると、第１金属配線（１８）と第２金属配線（２０）とが同じ通路（１２）に配置されるので、当該通路（１２）に第１保護膜（２５）を一括塗布できる構造とすることができる。
【００１４】
請求項３に記載の発明では、半導体チップ（１０）は、当該半導体チップ（１０）の主表面（１４）に垂直な側面（３３）と、当該半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）と、を有し、第１保護膜（２５）は、角部（３４）を覆うように形成されていることを特徴とする。
【００１５】
これによると、第１保護膜（２５）により第１金属配線（１８）と表面電極（１７）とのショート不良を防止できるだけでなく、半導体チップ（１０）の側面（３３）に沿って主表面（１４）側に流れる電流を角部（３４）の第１保護膜（２５）により阻止することができる。
【００１６】
請求項４に記載の発明では、第２保護膜（２６）は、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されていることを特徴とする。
【００１７】
これによると、粒状または繊維状の非導電材（４８）がクラック（３１）の進展の妨げとなるので、クラック（３１）の進展を止めることができる。
【００１８】
請求項５に記載の発明では、主表面（１４）を有すると共に、当該主表面（１４）側に形成されたエミッタ領域（４２）と、当該エミッタ領域（４２）を貫通するトレンチ（４３）と、当該トレンチ（４３）の側壁に形成されたゲート絶縁膜（４４）と、このゲート絶縁膜（４４）上に形成されたゲート領域（３７）とにより構成されたトレンチゲート構造を備えた半導体素子を有する半導体チップ（１０）と、半導体チップ（１０）の主表面（１４）側に形成され、半導体素子のエミッタ領域（４２）と電気的に接続された表面電極（１７）と、半導体チップ（１０）の主表面（１４）側に形成され、半導体素子のゲート領域（３７）と電気的に接続され、ゲート領域（３７）に印加される電位を制御するための第１金属配線（１８）と、表面電極（１７）の上に形成された金属層（２７、２８）と、第１金属配線（１８）を覆う第１保護膜（２５）と、表面電極（１７）を覆うように形成され、金属層（２７、２８）の上に設けられたはんだ（２９）を介して金属層（２７、２８）および表面電極（１７）と電気的に接続された金属板（３０）と、を備え、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）がパッケージ化された半導体装置であって、ゲート領域（３７）は、はんだ（２９）が実装される領域（１４ａ）とはんだ（２９）が実装されない領域（１４ｂ）とをまたぐように形成されており、第１金属配線（１８）は、主表面（１４）のうちはんだ（２９）が実装されない領域（１４ｂ）に形成されると共に、はんだ（２９）が実装されない領域（１４ｂ）のみでゲート領域（３７）と電気的に接続されていることを特徴とする。
【００１９】
これによると、第１金属配線（１８）は半導体チップ（１０）の主表面（１４）のうちはんだ（２９）が実装されない領域（１４ｂ）に形成され、この第１金属配線（１８）を覆う第１保護膜（２５）も当該はんだ（２９）が実装されない領域（１４ｂ）に形成されるので、第１保護膜（２５）がはんだ（２９）に覆われない構造とすることができる。したがって、第１保護膜（２５）にクラック（３１）を発生させないようにすることができ、ひいては第１金属配線（１８）と表面電極（１７）とがショート不良を起こすことを防止することができる。
【００２０】
請求項６に記載の発明では、表面電極（１７）は、主表面（１４）のうちはんだ（２９）が実装される領域（１４ａ）全体に形成されていることを特徴とする。
【００２１】
これによると、はんだ（２９）が実装される領域（１４ａ）においてはんだ（２９）に対する表面電極（１７）の接合面積を最大にすることができる。したがって、表面電極（１７）に対するはんだ（２９）の接合強度の向上を図ることができる。
【００２２】
請求項７に記載の発明では、半導体チップ（１０）は、半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有し、第１保護膜（２５）は、通路（１２）全体に形成されていることを特徴とする。
【００２３】
これによると、通路（１２）のうちはんだ（２９）が実装される領域（１４ａ）に形成された第１保護膜（２５）にクラック（３１）が発生したとしても、第１金属配線（１８）ははんだ（２９）が実装されない領域（１４ｂ）に形成されているので、はんだ（２９）が第１金属配線（１８）に接触することはない。したがって、第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００２４】
請求項８に記載の発明では、第１保護膜（２５）は、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されていることを特徴とする。
【００２５】
これによると、第１保護膜（２５）にクラック（３１）が発生したとしても、第１保護膜（２５）に混入された粒状または繊維状の非導電材（４８）によりクラック（３１）の進展を止めることができる。
【００２６】
請求項９に記載の発明では、第１領域と第２領域とを有する半導体素子が備えた半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第２領域と電気的に接続される第１金属配線（１８）をそれぞれ形成する工程と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に、第１金属配線（１８）を覆う第１保護膜（２５）をそれぞれ形成する工程と、注入器（３２）を用いて第１保護膜（２５）の上に第２保護膜（２６）を塗布する工程と、表面電極（１７）の上に金属層（２７、２８）を形成する工程と、金属層（２７、２８）を形成した後、ウェハを半導体チップ（１０）ごとに切断する工程と、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んだ半導体装置の製造方法であって、第２保護膜（２６）を塗布する工程では、注入器（３２）を用いて第１保護膜（２５）のうちの少なくともはんだ（２９）に覆われる部分の上に第２保護膜（２６）を塗布することを特徴とする。
【００２７】
これによると、注入器（３２）を用いて、第１保護膜（２５）のうちのはんだ（２９）に覆われる部分に第２保護膜（２６）を部分的に配置しているので、はんだ（２９）実装前に引っかき傷等によって第２保護膜（２６）にクラック（３１）が発生したとしても、当該クラック（３１）の進展を第１保護膜（２５）と第２保護膜（２６）との境界面で阻止することができる。したがって、第１保護膜（２５）で覆われた第１金属配線（１８）にクラック（３１）が到達することを防止でき、第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００２８】
また、注入器（３２）を用いているので、第１保護膜（２５）の上の必要な部分にのみ第２保護膜（２６）を塗布することが可能となる。このため、第２保護膜（２６）のパターニングに必要なフォトリソグラフィ工程やエッチング工程を不要とすることができる。
【００２９】
請求項１０に記載の発明では、ウェハを用意する工程では、半導体チップ（１０）それぞれが、半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有するものを用意し、第１金属配線（１８）を形成する工程では、半導体チップ（１０）の主表面（１４）側において、通路（１２）の少なくとも一部に第１金属配線（１８）を形成する一方、第１金属配線（１８）とは電気的に分離され、第１金属配線（１８）を形成する通路（１２）と同じ通路（１２）に少なくとも一部が配置されると共に当該少なくとも一部が第１金属配線（１８）と平行に配置される第２金属配線（２０）を形成する工程と、第１保護膜（２５）を形成する工程では、表面電極（１７）、第１金属配線（１８）、および第２金属配線（２０）の間に配置されると共に、第１金属配線（１８）および第２金属配線（２０）を覆うように第１保護膜（２５）を形成することを特徴とする。
【００３０】
これによると、第１金属配線（１８）と第２金属配線（２０）とを同じ通路（１２）に配置しているので、当該通路（１２）に第１保護膜（２５）を一括塗布することができる。
【００３１】
請求項１１に記載の発明では、ウェハを切断する工程は、ウェハを半導体チップ（１０）ごとに切断した後、各半導体チップ（１０）の間に隙間（３５）を設け、注入器（３２）を用いて、半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）を覆うように第１保護膜（２５）を塗布する工程を含んでいることを特徴とする。
【００３２】
これによると、第１保護膜（２５）により第１金属配線（１８）と表面電極（１７）とのショート不良を防止できるだけでなく、半導体チップ（１０）の側面（３３）に沿って主表面（１４）側に流れる電流を角部（３４）の第１保護膜（２５）により阻止できる構造を得ることができる。
【００３３】
請求項１２に記載の発明では、表面電極（１７）の上に金属層（２７、２８）を形成する工程では、第１保護膜（２５）および第２保護膜（２６）の上にも金属層（２７、２８）を形成し、金属層（２７、２８）を形成する工程の後、金属層（２７、２８）から第２保護膜（２６）が露出するように、第２保護膜（２６）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程を含んでいることを特徴とする。
【００３４】
このように、バイト（３６）もしくは多刃工具を用いて第２保護膜（２６）の一部を切削することにより第２保護膜（２６）にクラック（３１）が発生したとしても、当該クラック（３１）の進展を第１保護膜（２５）と第２保護膜（２６）との境界面で阻止することができる。したがって、第１金属配線（１８）にクラック（３１）が到達することを防止でき、クラック（３１）にはんだ（２９）が侵入することによって第１金属配線（１８）と表面電極（１７）とのショート不良が起こることを防止することができる。
【００３５】
請求項１３に記載の発明では、第２保護膜（２６）を塗布する工程では、第２保護膜（２６）として、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されているものを用いることを特徴とする。
【００３６】
これによると、粒状または繊維状の非導電材（４８）により第２保護膜（２６）に発生したクラック（３１）の進展を止めることができる構造を得ることができる。
【００３７】
請求項１４に記載の発明では、第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、通路（１２）の少なくとも一部に、半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、表面電極（１７）および第１金属配線（１８）の間に配置されると共に第１金属配線（１８）を覆う第１保護膜（２５）を、はんだ（２９）が実装されない通路（１２ｂ）に形成する第１保護膜（２５）の高さが、はんだ（２９）が実装される通路（１２ａ）に形成する第１保護膜（２５）の高さよりも高くなるように、注入器（３２）を用いて第１保護膜（２５）を通路（１２）に塗布する工程と、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）が金属層（２７、２８）から露出するように、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、切削する工程の後、ウェハを半導体チップ（１０）ごとに切断する工程と、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）および第１金属配線（１８）の少なくとも一部を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする。
【００３８】
これによると、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）の高さは、はんだ（２９）が実装されない通路（１２ｂ）に形成した第１保護膜（２５）よりも低いので、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）がバイト（３６）もしくは多刃工具により切削されることはない。このため、当該切削時に、はんだ（２９）が実装される通路（１２ａ）に形成した第１保護膜（２５）にバイト（３６）等の応力がかからないので、はんだ（２９）が実装される通路（１２ａ）に形成された第１保護膜（２５）にクラック（３１）が発生しないようにすることができる。したがって、クラック（３１）にはんだ（２９）が侵入することによって第１金属配線（１８）と表面電極（１７）とのショート不良が起こることを防止することができる。
【００３９】
請求項１５に記載の発明では、第１金属配線（１８）を形成する工程では、半導体チップ（１０）の主表面（１４）側において、通路（１２）の少なくとも一部に第１金属配線（１８）を形成する一方、第１金属配線（１８）とは電気的に分離され、第１金属配線（１８）を形成する通路（１２）と同じ通路（１２）に少なくとも一部が配置されると共に当該少なくとも一部が第１金属配線（１８）と平行に配置される第２金属配線（２０）を形成する工程と、第１保護膜（２５）を形成する工程では、表面電極（１７）、第１金属配線（１８）、および第２金属配線（２０）の間に配置されると共に、第１金属配線（１８）および第２金属配線（２０）を覆うように第１保護膜（２５）を形成することを特徴とする。
【００４０】
これによると、第１金属配線（１８）と第２金属配線（２０）とを同じ通路（１２）に配置しているので、当該通路（１２）に第１保護膜（２５）を一括塗布することができる。
【００４１】
請求項１６に記載の発明では、ウェハを切断する工程は、ウェハを半導体チップ（１０）ごとに切断した後、各半導体チップ（１０）の間に隙間（３５）を設け、注入器（３２）を用いて、半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）を覆うように第１保護膜（２５）を塗布する工程を含んでいることを特徴とする。
【００４２】
これによると、第１保護膜（２５）により第１金属配線（１８）と表面電極（１７）とのショート不良を防止できるだけでなく、半導体チップ（１０）の側面（３３）に沿って主表面（１４）側に流れる電流を角部（３４）の第１保護膜（２５）により阻止できる構造を得ることができる。
【００４３】
請求項１７に記載の発明では、主表面（１４）を有すると共に、当該主表面（１４）側に形成されたエミッタ領域（４２）と、当該エミッタ領域（４２）を貫通するトレンチ（４３）と、当該トレンチ（４３）の側壁に形成されたゲート絶縁膜（４４）と、このゲート絶縁膜（４４）上に形成されたゲート領域（３７）とにより構成されたトレンチゲート構造を備えた半導体素子を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子のエミッタ領域（４２）と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、複数の半導体チップ（１０）の主表面（１４）側に、半導体素子のゲート領域（３７）と電気的に接続される第１金属配線（１８）をそれぞれ形成する工程と、第１金属配線（１８）を覆う第１保護膜（２５）をそれぞれ形成する工程と、表面電極（１７）および第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、第１保護膜（２５）が金属層（２７、２８）から露出するように、第１保護膜（２５）の一部および金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、切削する工程の後、ウェハを半導体チップ（１０）ごとに切断する工程と、金属層（２７、２８）の上に、はんだ（２９）を介して、表面電極（１７）を覆うと共に金属層（２７、２８）および表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、金属板（３０）を接合した後、半導体チップ（１０）、表面電極（１７）、第１金属配線（１８）、および金属板（３０）をパッケージ化する工程と、を含んだ半導体装置の製造方法であって、ウェハを用意する工程では、半導体チップ（１０）として、ゲート領域（３７）ははんだ（２９）が実装される領域（１４ａ）とはんだ（２９）が実装されない領域（１４ｂ）とをまたぐように形成されたものを用意し、第１金属配線（１８）を形成する工程では、第１金属配線（１８）を主表面（１４）のうちはんだ（２９）が実装されない領域（１４ｂ）に形成すると共に、主表面（１４）のうちはんだ（２９）が実装されない領域（１４ｂ）のみでゲート領域（３７）と第１金属配線（１８）とを電気的に接続することを特徴とする。
【００４４】
これによると、半導体チップ（１０）の主表面（１４）のうちはんだ（２９）が実装されない領域（１４ｂ）に第１金属配線（１８）を形成しているので、はんだ（２９）の応力が第１保護膜（２５）にかかって第１保護膜（２５）にクラック（３１）が発生したとしても、当該クラック（３１）にはんだ（２９）が進入することはない。したがって、第１金属配線（１８）と表面電極（１７）とがショート不良を起こすことを防止することができる。
【００４５】
請求項１８に記載の発明では、表面電極（１７）を形成する工程では、主表面（１４）のうちはんだ（２９）が実装される領域（１４ａ）全体に表面電極（１７）を形成することを特徴とする。
【００４６】
これによると、はんだ（２９）が実装される領域（１４ａ）においてはんだ（２９）に対する表面電極（１７）の接合面積が最大となるようにすることができる。したがって、表面電極（１７）に対するはんだ（２９）の接合強度を向上することができる。
【００４７】
請求項１９に記載の発明では、ウェハを用意する工程では、半導体素子が形成された複数のセル（１１）と、半導体チップ（１０）の主表面（１４）側において複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意し、第１保護膜（２５）を形成する工程では、第１保護膜（２５）を通路（１２）全体に形成することを特徴とする。
【００４８】
これによると、通路（１２）のうちはんだ（２９）が実装される領域（１４ａ）に第１金属配線（１８）を形成していないので、はんだ（２９）が実装される領域（１４ａ）内の通路（１２）に形成した第１保護膜（２５）にクラック（３１）が発生したとしてもはんだ（２９）が第１金属配線（１８）に接触することはない。したがって、ゲート領域（３７）に接続された第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００４９】
請求項２０に記載の発明では、第１保護膜（２５）を形成する工程では、半導体チップ（１０）の主表面（１４）を基準として、はんだ（２９）が実装されない領域（１４ｂ）内の通路（１２）に形成する第１保護膜（２５）よりもはんだ（２９）が実装される領域（１４ａ）内の通路（１２）に形成する第１保護膜（２５）が低くなるように第１保護膜（２５）を形成し、切削する工程では、はんだ（２９）が実装されない領域（１４ｂ）に形成された第１保護膜（２５）が金属層（２７、２８）から露出するように、はんだ（２９）が実装されない領域（１４ｂ）に形成された第１保護膜（２５）の一部および金属層（２７、２８）を切削することを特徴とする。
【００５０】
これによると、はんだ（２９）が実装される領域（１４ａ）に形成された第１保護膜（２５）は切削されず、さらに、はんだ（２９）が実装される領域（１４ａ）に第１金属配線（１８）が形成されていないので、はんだ（２９）が実装される領域（１４ａ）において第１金属配線（１８）と表面電極（１７）とのショート不良を防止することができる。
【００５１】
請求項２１に記載の発明では、切削する工程では、はんだ（２９）が実装されない領域（１４ｂ）およびはんだ（２９）が実装される領域（１４ａ）に形成された第１保護膜（２５）が金属層（２７、２８）からそれぞれ露出するように、第１保護膜（２５）の一部および金属層（２７、２８）を切削することを特徴とする。
【００５２】
これによると、はんだ（２９）が実装される領域（１４ａ）に第１金属配線（１８）が形成されていないので、はんだ（２９）が実装される領域（１４ａ）に形成された第１保護膜（２５）にバイト（３６）等の応力がかかってクラック（３１）が発生したとしても、クラック（３１）に進入したはんだ（２９）を介して表面電極（１７）と第１金属配線（１８）とがショート不良を起こしてしまうことを防止することができる。
【００５３】
請求項２２に記載の発明では、第１保護膜（２５）を形成する工程では、第１保護膜（２５）として、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されているものを用いることを特徴とする。
【００５４】
これによると、粒状または繊維状の非導電材（４８）により第１保護膜（２５）に発生したクラック（３１）の進展を止めることができる構造を得ることができる。
【００５５】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態に係る半導体チップの平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】半導体チップを含んだ半導体装置の一部断面図である。
【図４】図３のＢ部拡大図である。
【図５】第２保護膜を形成する工程を示した図である。
【図６】本発明の第２実施形態に係る半導体チップの平面図である。
【図７】第２実施形態において、第２保護膜を形成する工程を示した図である。
【図８】本発明の第３実施形態に係る半導体チップの外縁部の一部断面図である。
【図９】第３実施形態において、半導体チップの角部に第１保護膜を形成する工程を示した図である。
【図１０】図９のＣ−Ｃ断面図である。
【図１１】本発明の第４実施形態において、Ｎｉ膜、Ａｕ膜、および第２保護膜の一部を切削する工程を示した図である。
【図１２】本発明の第５実施形態において、バイトにより第１保護膜の一部を切削する工程を示した図である。
【図１３】本発明の第６実施形態に係る半導体装置の平面図である。
【図１４】図１３のＤ部拡大図である。
【図１５】図１３および図１４のＥ−Ｅ断面図である。
【図１６】図１４のＦ−Ｆ断面図である。
【図１７】第６実施形態において、第１保護膜を切削する工程を示した図である。
【図１８】本発明の第７実施形態に係る半導体装置の断面図である。
【図１９】本発明の第８実施形態に係る半導体装置の断面図である。
【図２０】本発明の第９実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００５７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００５８】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体装置に備えられた半導体チップ１０の平面図である。図２は、図１のＡ−Ａ断面図である。また、図３は、図１のＡ−Ａ断面に相当する図であり、半導体チップ１０を含んだ半導体装置の一部断面図である。図１〜図３を参照して本実施形態に係る半導体装置について説明する。
【００５９】
図１に示されるように、半導体チップ１０は、半導体素子が形成された複数のセル１１と、複数のセル１１の周囲に位置する通路１２と、を有している。このような半導体チップ１０は、図２に示されるように、シリコン基板等の半導体基板１３を用いて形成されたものである。半導体基板１３は図示しないｐ＋型基板の表面上にｎ−型ドリフト層が形成されたものである。以下では、半導体基板１３の表面、すなわちｎ−型ドリフト層の表面を半導体基板１３または半導体チップ１０の主表面１４という。したがって、通路１２は半導体チップ１０の主表面１４側において、セル１１の周囲に位置している。
【００６０】
各セル１１には、半導体素子として多数のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が形成されている。図示しないが、ｎ−型ドリフト層の表層部にはｐ型ベース層が形成され、ｐ型ベース層の表層部には第１領域に相当するｎ＋型エミッタ領域が形成されている。これら、ｎ＋型エミッタ領域とｐ型ベース層とを貫通してｎ−型ドリフト層に達するようにトレンチが形成され、このトレンチの内壁表面にゲート絶縁膜と第２領域に相当するゲート層とが順に形成され、これらトレンチ、ゲート絶縁膜、ゲート層によりトレンチゲート構造が構成されている。ｎ＋型エミッタ領域の一部とトレンチゲート構造とが絶縁膜にて覆われている。なお、上記の構造はＩＧＢＴの一例であり、他の構造を採用しても構わない。
【００６１】
また、ｐ＋型基板はコレクタ領域としての役割を果たし、このｐ＋型基板の裏面には、当該裏面と接するようにコレクタ電極として機能する裏面電極１５が形成されている。この裏面電極１５は、例えばＴｉ／Ｎｉ／Ａｕ膜である。
【００６２】
さらに、半導体基板１３のうちの主表面１４側には、半導体素子の耐圧を確保するためのガードリング１６が形成されている。このガードリング１６は、例えばｎ−型ドリフト層の上層部に形成されたｐ型領域である。
【００６３】
ＩＧＢＴの表面には、エミッタ電極として機能する表面電極１７が形成されている。この表面電極１７は、１つのセル１１内に形成される多数のＩＧＢＴのｐ型ベース層とｎ＋型エミッタ領域に接しており、各セル１１の上に複数形成されている。具体的には、表面電極１７は、半導体基板１３の主表面１４において、複数のトレンチゲート構造上にまたがるように形成され、図１に示されるように、ストライプ状に各セル１１の上面のほぼ全域を覆うようにそれぞれ形成されている。このような表面電極１７は、例えばＡｌ−Ｓｉ等のＡｌを主成分とするＡｌ合金からなる金属材料でスパッタリングにより形成される。
【００６４】
また、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、第１金属配線としてのゲート金属配線１８が形成されている。このゲート金属配線１８は、セル１１に形成された複数のゲート層と電気的に接続されており、各トレンチゲート構造におけるゲート電位を制御する役割、すなわち半導体素子に印加する電位を制御する役割を果たす。
【００６５】
ゲート金属配線１８は、図１に示されるように、半導体チップ１０の主表面１４側において、セル１１の周囲に位置する通路１２に配置されている。ここで、ゲート金属配線１８は通路１２の全体に形成されているわけではなく、通路１２の少なくとも一部に形成されている。本実施形態では、ゲート金属配線１８が表面電極１７を囲んだレイアウト構成になっている。
【００６６】
半導体チップ１０の主表面１４には温度センサ１９が設けられている。温度センサ１９は、温度に応じた電圧を出力するもの、すなわち順方向電圧ＶＦの値が変化するものであり、半導体チップ１０が作動することにより発生する熱に応じた順方向電圧ＶＦを出力する。半導体チップ１０が作動することによって発生する熱が半導体チップ１０の中心部に集中することが知られていることから、温度センサ１９は半導体チップ１０の中心部に位置するように配置されている。
【００６７】
このような温度センサ１９は、例えば、半導体基板１３上に形成された図示しない絶縁膜上に多結晶ＳｉのＮ型層、Ｐ型層として形成された感温ダイオードである。
【００６８】
また、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、第２金属配線としてのセンサ金属配線２０が形成されている。このセンサ金属配線２０は、半導体基板１３の主表面１４の中央部から外縁部に延びるように設けられた通路１２に配置されており、ゲート金属配線１８とは電気的に分離されている。そして、センサ金属配線２０は上記の温度センサ１９に接続されている。
【００６９】
さらに、図１に示されるように、半導体基板１３の主表面１４には、図示しないＬＯＣＯＳ酸化膜および絶縁膜を介して、ゲート金属配線１８と電気的に接続されたゲート用パッド２１やセンサ金属配線２０と電気的に接続されたセンサ用パッド２２が形成されている。ゲート用パッド２１を介して、ゲート金属配線１８への印加電圧、すなわちゲート電位が制御されるようになっている。また、センサ用パッド２２を介して温度センサ１９の順方向電圧ＶＦを外部に取り出すことができるようになっている。
【００７０】
なお、半導体基板１３の主表面１４には、ゲート用パッド２１やセンサ用パッド２２の他、例えば電流センス用パッド２３やケルビンエミッタ用パッド２４も設けられている。
【００７１】
通路１２の上には第１保護膜２５が塗布されている。この第１保護膜２５は、表面電極１７、ゲート金属配線１８、およびセンサ金属配線２０の間に配置されると共に、ゲート金属配線１８およびセンサ金属配線２０を覆っている。これにより、第１保護膜２５によってゲート金属配線１８、センサ金属配線２０、および表面電極１７が互いに電気的に絶縁された状態となっている。もちろん、各パッド２１〜２４は第１保護膜２５から露出するように第１保護膜２５が形成されている。また、第１保護膜２５は温度センサ１９も覆っている。
【００７２】
第１保護膜２５の上には、第２保護膜２６が形成されている。第２保護膜２６の形成場所については後で説明する。
【００７３】
第１保護膜２５および第２保護膜２６の材料としては、例えばポリイミド膜が用いられる。ここで、第１保護膜２５として用いられるポリイミド膜は、半導体基板１３、ゲート金属配線１８、センサ金属配線２０を確実に覆ってこれらを保護する性質を持っている。一方、第２保護膜２６は、第１保護膜２５と同じポリイミド膜が用いられたとしても、成膜時に第１保護膜２５との界面が確実に形成できていれば良い。なお、第１保護膜２５および第２保護膜２６として、それぞれ異なる材料が用いられても良い。
【００７４】
そして、表面電極１７の上には金属層に相当するＮｉ膜２７およびＡｕ膜２８が順に形成されている。これらＮｉ膜２７およびＡｕ膜２８は、例えば無電解めっき法にて形成されためっき膜である。
【００７５】
図３に示されるように、半導体チップ１０にははんだ２９を介して金属板３０が接合されている。この金属板３０は、はんだ２９、Ｎｉ膜２７、およびＡｕ膜２８を介して表面電極１７に電気的および熱的に接続されている。すなわち、金属板３０は、電極（配線）およびヒートシンクの両方の役割を果たす。
【００７６】
ここで、通路１２には、はんだ２９が実装される通路１２ａと、はんだ２９が実装されない通路１２ｂとがある。すなわち、図１の斜線で示された領域であるはんだ実装領域内に位置する通路１２がはんだ２９が実装される通路１２ａである。一方、はんだ実装領域外に位置する通路１２がはんだ２９が実装されない通路１２ｂである。
【００７７】
また、金属板３０は、表面電極１７およびゲート金属配線１８の少なくとも一部を覆うように形成されたものである。具体的には、金属板３０は、半導体チップ１０の主表面１４のうちの各パッド２１〜２４およびはんだ２９が実装されない通路１２ｂを除いた部分を覆うように形成されている。つまり、金属板３０は、はんだ実装領域を覆うように形成されたものである。したがって、本実施形態では、金属板３０は表面電極１７全体を覆っている。
【００７８】
このような金属板３０のサイズに基づき、第２保護膜２６は、第１保護膜２５のうちの少なくともはんだ２９に覆われる部分の上に部分的に形成されている。言い換えると、本実施形態では、第２保護膜２６は、半導体チップ１０の主表面１４のうちのはんだ２９が実装されない通路１２ｂを除いた通路１２ａに位置する第１保護膜２５の上に部分的に形成されている。
【００７９】
そして、図３に示される構造に対し、図示しない下側ヒートシンクが裏面電極１５に接合され、図示しない上側ヒートシンクが金属板３０に接合されている。このような積層構造が図示しないモールド樹脂にて封止されたことにより、両面放熱型の半導体装置が構成されている。このようにして、半導体チップ１０、表面電極１７、ゲート金属配線１８、および金属板３０がパッケージ化されている。
【００８０】
なお、図示しないワイヤを介して各パッド２１〜２４とリード端子とがそれぞれ接続されており、当該リード端子の端部がモールド樹脂から露出している。また、下側ヒートシンクや上側ヒートシンクにもリード端子がそれぞれ備えられており、これらのリード端子の端部もモールド樹脂からそれぞれ露出している。これらのリード端子と外部とが電気的に接続されることにより、外部の電気回路と半導体チップ１０とが電気的に接続されることとなる。以上が、本実施形態に係る半導体装置の構成である。
【００８１】
次に、図４を参照して、第２保護膜２６の機能について説明する。図４は、図３のＢ部拡大図である。
【００８２】
図４に示されるように、はんだ２９実装の前に第２保護膜２６に引っかき傷等によるクラック３１が発生する場合がある。このクラック３１は、はんだ２９を介して金属板３０が接合される際、はんだ２９から応力を受け、第１保護膜２５側に進展するが、第１保護膜２５と第２保護膜２６との境界面（界面）で停止する。
【００８３】
すなわち、第１保護膜２５および第２保護膜２６はそれぞれが均一な固体として形成されたものである。したがって、均一な固体（第１保護膜２５）とこれとは別の均一な固体（第２保護膜２６）とが積層された状態となる。このため、第１保護膜２５と第２保護膜２６との境界面では均一な固体が連続して存在していないので、第２保護膜２６にクラック３１が発生したとしても、第２保護膜２６に発生したクラック３１の進展は第１保護膜２５と第２保護膜２６との境界面で阻止され、第２保護膜２６から第１保護膜２５に進展することはない。つまり、第１保護膜２５にクラック３１は発生しない。
【００８４】
したがって、クラック３１は第１保護膜２５と第２保護膜２６との境界面までしか進展していないので、第２保護膜２６にはんだ２９が侵入したとしても、第１保護膜２５の内部にまで侵入することはできない。
【００８５】
このように、第１保護膜２５のうちはんだ２９に覆われる部分に少なくとも第２保護膜２６を部分的に設けておけば、第１保護膜２５で覆われたゲート金属配線１８にクラック３１が到達することを防止できるし、ゲート金属配線１８と表面電極１７とのショート不良を防止することもできる。
【００８６】
もちろん、第１保護膜２５は第２保護膜２６に覆われているので、はんだ２９から応力を直接受けることもない。
【００８７】
次に、本実施形態に係る半導体装置の製造方法について、図５を参照して説明する。
【００８８】
まず、ウェハに複数の半導体チップ１０を形成する。このため、ウェハを用意し、このウェハにＩＧＢＴを形成する。ＩＧＢＴの具体的な製造工程に関しては、周知なものと同様であるため、詳細については図示しないが、ｎ−型ドリフト層の表層部にｐ型ベース層とｎ＋型エミッタ領域とを形成する。そして、ｎ＋型エミッタ領域とｐ型ベース層とを貫通してｎ−型ドリフト層に達するようにトレンチを形成し、このトレンチの内壁表面にゲート絶縁膜とゲート層とを形成する。また、ｎ＋型エミッタ領域の一部とトレンチを覆う絶縁膜を形成する。こうして、半導体チップ１０が複数形成されたウェハを用意する。
【００８９】
続いて、ＩＧＢＴが形成されたウェハの表面に金属膜を形成する。この金属膜として、Ａｌを主成分とする金属材料が用いられる。この金属膜の表面にフォトレジストを塗布して、露光によってパターニングする。これにより、フォトレジストの一部を開口させて、図２に示した表面電極１７、ゲート金属配線１８、センサ金属配線２０、および各パッド２１〜２４が形成される予定の領域上にのみフォトレジストを残す。このフォトレジストをマスクとしてウェットエッチングを行い、金属膜をパターニングする。これにより、半導体素子のｎ＋型エミッタ領域と電気的に接続される表面電極１７と、半導体素子のゲート層と電気的に接続されるゲート金属配線１８と、センサ金属配線２０と、各パッド２１〜２４とを同時に形成する。その後、フォトレジストを除去する。
【００９０】
なお、表面電極１７等の形成は同時形成でなくても、表面電極１７、ゲート金属配線１８、センサ金属配線２０、各パッド２１〜２４をそれぞれ単独で形成しても良い。
【００９１】
この後、温度センサ１９の形成予定位置に温度センサ１９を構成する多結晶ＳｉのＮ型層およびＰ型層を形成する。この場合、Ｎ型層およびＰ型層がそれぞれセンサ金属配線２０に接続されるようにする。
【００９２】
この後、ウェハ全体にポリイミド膜を配置し、ポリイミド膜の所望位置のみを残すことにより第１保護膜２５を形成する。これにより、表面電極１７、ゲート金属配線１８、およびセンサ金属配線２０の間に第１保護膜２５が入り込み、これらそれぞれが互いに電気的に絶縁された状態となる。また、ゲート金属配線１８、センサ金属配線２０、および温度センサ１９が第１保護膜２５に覆われる。
【００９３】
続いて、図５に示されるように、注入器３２を用いて第１保護膜２５の上に第２保護膜２６を部分的に塗布する。注入器３２としては、例えばディスペンサーやインクジェット等を用いる。
【００９４】
上述のように、ゲート金属配線１８等は通路１２に形成されているので、注入器３２を通路１２に沿って移動させると共に、注入器３２から第１保護膜２５を通路１２に塗布する。また、第２保護膜２６を形成する場合、注入器３２を用いて第１保護膜２５のうちの少なくともはんだ２９に覆われる部分の上に第２保護膜２６を部分的に塗布する。したがって、温度センサ１９や少なくともはんだ２９に覆われる部分のセンサ金属配線２０の上に形成された第１保護膜２５の上にも第２保護膜２６を塗布する。
【００９５】
次に、第１保護膜２５から露出した表面電極１７の上に、無電解めっき法により、ＮｉめっきおよびＡｕめっきを順に行うことで、Ｎｉ膜２７およびＡｕ膜２８を形成する。なお、各パッド２１〜２４をＮｉめっきおよびＡｕめっきにより形成しても良い。また、ウェハの裏面側にはＴｉ／Ｎｉ／Ａｕ層を蒸着法等により形成することで裏面電極１５を形成する。
【００９６】
そして、ウェハをダイシングテープに貼り付け、ウェハを半導体チップ１０ごとに切断する。このようにして個々に分割された半導体チップ１０において、Ａｕ膜２８の上に、はんだ２９を介して金属板３０を接合する。この後、ワイヤを介して各パッド２１〜２４とリード端子とを接続し、裏面電極１５に下側ヒートシンクを接合し、金属板３０に上側ヒートシンクを接合し、半導体チップ１０をモールド樹脂で封止することにより半導体装置が完成する。
【００９７】
以上説明したように、本実施形態では、第１保護膜２５のうちはんだ２９に覆われる部分に、注入器３２を用いて第２保護膜２６を部分的に塗布したことが特徴となっている。
【００９８】
これにより、第１保護膜２５がはんだ２９から応力を直接受けないようにすることができる。また、はんだ２９実装前に引っかき傷等によって第２保護膜２６にクラック３１が発生したとしても、当該クラック３１の進展を第１保護膜２５と第２保護膜２６との境界面で阻止することができる。したがって、第１保護膜２５で覆われたゲート金属配線１８にクラック３１が到達することを防止でき、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【００９９】
そして、第２保護膜２６の形成に注入器３２を用いているので、第１保護膜２５の上の必要な部分にのみ第２保護膜２６を塗布することができる。このため、第２保護膜２６のパターニングに必要なフォリソグラフィ工程やエッチング工程を不要とすることができる。
【０１００】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、通路１２におけるセンサ金属配線２０の配置を規定したことが特徴となっている。
【０１０１】
図６は、本実施形態に係る半導体チップ１０の平面図である。この図に示されるように、半導体チップ１０において各セル１１はストライプ状に配置されている。このため、通路１２もストライプ状にレイアウトされている。そして、各通路１２にはゲート金属配線１８が配置されている。
【０１０２】
また、温度センサ１９は各通路１２のうちの１つに配置されている。したがって、センサ金属配線２０は、ゲート金属配線１８が形成された通路１２と同じ通路１２に少なくとも一部が形成されると共に当該少なくとも一部がゲート金属配線１８と平行に形成されていると言える。本実施形態では、図６に示されるように、１つの通路１２のうち中央部に温度センサ１９が配置され、温度センサ１９を境にして通路１２の一方向（各パッド２１〜２４側）にセンサ金属配線２０が延設され、通路の他方向にゲート金属配線１８が延設されている。
【０１０３】
次に、本実施形態に係る半導体装置の製造方法について、図７を参照して説明する。まず、セル１１が図６に示されるようにストライプ状となるように半導体基板１３にＩＧＢＴを形成する。また、半導体基板１３の主表面１４側に表面電極１７、ゲート金属配線１８、センサ金属配線２０、各パッド２１〜２４を形成する。
【０１０４】
ゲート金属配線１８およびセンサ金属配線２０を形成する際には、ゲート金属配線１８とセンサ金属配線２０とを同じ通路１２にそれぞれ平行に形成する。これにより、当該通路にはゲート金属配線１８の少なくとも一部およびセンサ金属配線２０の少なくとも一部が配置される。
【０１０５】
この後、第１実施形態と同様に、第１保護膜２５および第２保護膜２６を形成する。第２保護膜２６を形成する場合には、図７に示されるように、注入器３２を用いてはんだが実装される通路１２ａに沿って第１保護膜２５の上に第２保護膜２６を塗布することとなる。上述のように、ゲート金属配線１８の一部とセンサ金属配線２０の一部とが同じ通路１２ａに平行に配置されているので、図７に示されるように、注入器３２を通路１２ａに沿って移動させることにより第２保護膜２６を一括塗布することができる。
【０１０６】
なお、注入器３２を用いて第１保護膜２５を塗布する場合にも、ゲート金属配線１８の一部とセンサ金属配線２０の一部とが同じ通路１２に平行に配置されているので、ゲート金属配線１８およびセンサ金属配線２０の上に第１保護膜２５を一括塗布することができる。
【０１０７】
この後、Ｎｉ膜２７およびＡｕ膜２８を形成し、半導体チップ１０の主表面１４側にはんだ２９を介して金属板３０を接合し、上側および下側ヒートシンク等を接合してモールド樹脂により封止することにより半導体装置が完成する。
【０１０８】
以上のように、半導体基板１３の主表面１４側にゲート金属配線１８とは異なる配線であるセンサ金属配線２０が配置される場合、ゲート金属配線１８の少なくとも一部とセンサ金属配線２０の少なくとも一部を同じ通路１２に平行に配置することにより、第１保護膜２５や第２保護膜２６の形成を効率的に行うことができる。
【０１０９】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。本実施形態では、半導体チップ１０の側面にも第１保護膜２５を塗布したことが特徴となっている。
【０１１０】
図８は、本実施形態に係る半導体チップ１０の外縁部の一部断面図である。この図に示されるように、半導体チップ１０は、当該半導体チップ１０の主表面１４に垂直な側面３３と、当該半導体チップ１０の主表面１４と側面３３とで構成された角部３４と、を有している。そして、第１保護膜２５は、半導体チップ１０の角部３４を覆うように形成されている。
【０１１１】
次に、半導体チップ１０の角部３４に第１保護膜２５を形成する方法について、図９および図１０を参照して説明する。図９は、半導体チップ１０の側面３３に第１保護膜２５を形成する工程を示した図である。図１０は、図９のＣ−Ｃ断面図である。
【０１１２】
上述のようにウェハをダイシングカットした後、ウェハエキスパンド工程を行う。すなわち、グラインドテープを径方向に引き伸ばすことにより、各半導体チップ１０の間に隙間３５を設ける。
【０１１３】
続いて、注入器３２を用いて、半導体チップ１０の角部３４に当該角部３４を覆うように第１保護膜２５を塗布する。この場合、半導体チップ１０の主表面１４側には第１保護膜２５が既に形成されているので、半導体チップ１０の側面３３に第１保護膜２５を塗布することとなる。また、隙間３５に沿って、注入器３２を移動させると共に、注入器３２により各角部３４に第１保護膜２５を塗布する。「隙間３５に沿って」とは、つまり、半導体チップ１０の角部３４に沿ってという意味である。
【０１１４】
これにより、図１０に示されるように、各半導体チップ１０の各側面３３にも第１保護膜２５が形成される。なお、図１０では、半導体チップ１０の側面３３の全体に第１保護膜２５が塗布されているが、半導体チップ１０の角部３４を覆うという観点では、必ずしも側面３３の全体に第１保護膜２５を形成しなくても良い。
【０１１５】
このように、半導体チップ１０の角部３４に第１保護膜２５が配置されると、裏面電極１５から半導体チップ１０の側面３３に沿って主表面１４側に流れる電流を角部３４の第１保護膜２５により阻止することができる。したがって、第１保護膜２５によりゲート金属配線１８と表面電極１７とのショート不良を防止できるだけでなく、裏面電極１５と主表面１４側の構造とのショート不良を防止することもできる。
【０１１６】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分についてのみ説明する。本実施形態では、半導体チップ１０の主表面１４側にスパッタリング等によりＮｉ膜２７およびＡｕ膜２８の金属層を形成した後、当該金属層のうち不要な部分を切削により除去することが特徴となっている。これについて、図１１を参照して説明する。なお、図１１は図１のＡ−Ａ断面に相当する図である。ただし、ゲート金属配線１８のレイアウトが図１の場合と異なる。
【０１１７】
本実施形態では、半導体チップ１０の主表面１４側に第１保護膜２５および第２保護膜２６を形成した後、表面電極１７の上だけでなく第１保護膜２５および第２保護膜２６の上にもＮｉ膜２７およびＡｕ膜２８を形成する。
【０１１８】
この後、図１１に示されるように、バイト３６を用いてＮｉ膜２７およびＡｕ膜２８の金属層から第２保護膜２６が露出するように、Ｎｉ膜２７、Ａｕ膜２８、および第２保護膜２６を切削する。なお、バイト３６ではなく多刃工具を用いても良い。これにより、表面電極１７上に形成されたＮｉ膜２７およびＡｕ膜２８と、パッド２１〜２４上に形成されたＮｉ膜２７およびＡｕ膜２８とが電気的に分離される。
【０１１９】
このように、バイト３６もしくは多刃工具を用いて切削を行った場合、バイト３６もしくは多刃工具による応力が第２保護膜２６に与えられ、第２保護膜２６にクラック３１が発生したとしても、当該クラック３１の進展は第１保護膜２５と第２保護膜２６との境界面で阻止される。したがって、ゲート金属配線１８にクラック３１が到達することを防止でき、クラック３１にはんだ２９が侵入することによってゲート金属配線１８と表面電極１７とのショート不良が起こることも防止できる。
【０１２０】
なお、図１１では第２保護膜２６は第１保護膜２５の全体を覆っているが、第１保護膜２５にバイト３６等の応力が直接加わらないようにできれば良いので、第２保護膜２６は第１保護膜２５の全体ではなく上部だけに設けられていても良い。
【０１２１】
（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分についてのみ説明する。上記各実施形態では、第１保護膜２５の上に第２保護膜２６を形成したことにより、第１保護膜２５にはんだ２９の応力やバイト３６等の応力が直接加わらないようにしていた。一方、本実施形態では、第２保護膜２６を用いずに、ゲート金属配線１８を覆う第１保護膜２５の高さを他よりも低くすることにより、バイト３６が当該第１保護膜２５に触れないようにする。これにより、当該第１保護膜２５に応力がかからないようにしたことが特徴となっている。このことについて、図１２を参照して説明する。なお、図１２は図１のＡ−Ａ断面に相当する図である。ただし、ゲート金属配線１８のレイアウトが図１の場合と異なる。
【０１２２】
本実施形態では、半導体チップ１０の主表面１４側に、表面電極１７、ゲート金属配線１８、センサ金属配線２０、ゲート用パッド２１等の各パッド２１〜２４を形成した後、当該主表面１４側の通路１２に第１保護膜２５を形成する。
【０１２３】
この場合、はんだ２９が実装されない通路１２ｂに形成する第１保護膜２５の高さが、はんだ２９が実装される通路１２ａに形成する第１保護膜２５の高さよりも高くなるように、注入器３２を用いて第１保護膜２５を塗布する。注入器３２では、塗布量を調節することにより、第１保護膜２５の高さを調節できるので、通路１２のうちゲート金属配線１８を配置した通路１２とそうでない通路１２とに形成する第１保護膜２５の高さを異ならせることができる。
【０１２４】
この後、半導体チップ１０の主表面１４側の全体にＮｉ膜２７およびＡｕ膜２８を形成する。
【０１２５】
次に、図１２に示されるように、バイト３６もしくは多刃工具を用いて、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５がＮｉ膜２７およびＡｕ膜２８から露出するように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削する。これにより、はんだ２９が実装されるゲート金属配線１８を覆う第１保護膜２５にはバイト３６が接触しないので、当該第１保護膜２５がバイト３６等から応力を受けることもない。したがって、はんだ２９が実装されるゲート金属配線１８を覆う第１保護膜２５にクラック３１が発生することはない。
【０１２６】
一方、はんだ２９が実装されない第１保護膜２５上の金属層は除去されるので、表面電極１７上の金属層と各パッド２１〜２４上の金属層とが電気的に絶縁される。
【０１２７】
以上のように、注入器３２により第１保護膜２５の高さを調節することにより、はんだ２９が実装される通路１２ａに形成した第１保護膜２５を、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５よりも低く塗布することができるので、はんだ２９が実装される通路１２ａに形成した第１保護膜２５をバイト３６もしくは多刃工具により切削しないようにすることができる。
【０１２８】
このように、はんだ２９が実装される通路１２ａに形成した第１保護膜２５にバイト３６等の切削による応力がかからないので、はんだ２９が実装される通路１２ａに形成した第１保護膜２５にクラック３１が発生しないようにすることができる。したがって、ゲート金属配線１８は第１保護膜２５に覆われた状態が維持されるので、第１保護膜２５のクラック３１にはんだ２９が侵入することによるゲート金属配線１８と表面電極１７とのショート不良が起こることを防止することができる。
【０１２９】
（第６実施形態）
本実施形態では、第１〜第５実施形態と異なる部分についてのみ説明する。上記各実施形態では、通路１２のうちはんだ２９が実装される通路１２ａにゲート金属配線１８が形成された構造が示されていたが、本実施形態では、主表面１４のうちはんだ２９が実装される領域にはゲート金属配線１８が形成されていないことが特徴となっている。
【０１３０】
図１３は、本実施形態に係る半導体装置の平面図である。なお、図１３では、電流センス用パッド２３やケルビンエミッタ用パッド２４を省略している。
【０１３１】
図１３に示されるように、本実施形態では、半導体チップ１０の主表面１４のうち、斜線で囲まれた中央部が「はんだ２９が実装される領域１４ａ（はんだ実装領域）」となっており、この領域１４ａを囲むようにはんだ２９が実装されない領域１４ｂが位置している。すなわち、「はんだ２９が実装されない領域１４ｂ」とは、上記各実施形態における「はんだ２９が実装されない通路１２ｂ」と同じ領域である。
【０１３２】
そして、半導体チップ１０内においては、半導体素子のトレンチゲート構造を構成するゲート領域３７が、はんだ２９が実装される領域１４ａとはんだ２９が実装されない領域１４ｂとをまたぐように形成されている。つまり、図１３に示される斜線で囲まれた領域の中から外にゲート領域３７が引き出されている。
【０１３３】
また、本実施形態では、半導体チップ１０内には、ゲート領域３７と同様に配線領域３８が形成されている。ここで、「ゲート領域３７と同様に」とは、トレンチゲート構造と同様の構造を意味している。
【０１３４】
具体的には、半導体基板１３に図示しないトレンチが形成され、このトレンチの壁面に側壁酸化膜が形成され、さらにこの側壁酸化膜の上に配線領域３８としてのポリシリコンが形成されたものを指す。温度センサ１９は配線領域３８と同様にトレンチ内に形成されており、トレンチ内で配線領域３８と温度センサ１９とが接続される共に、配線領域３８がはんだ２９が実装される領域１４ａからはんだ２９が実装されない領域１４ｂに引き出されている。なお、温度センサ１９の上に酸化膜等の絶縁膜が形成されることで、温度センサ１９と表面電極１７との絶縁が図られている。
【０１３５】
一方、半導体チップ１０外においては、表面電極１７は、半導体チップ１０の主表面１４のうちはんだ２９が実装される領域１４ａ全体に形成されている。これにより、はんだ２９が実装される領域１４ａにおいて、複数のセル１１ごとに表面電極１７が設けられる場合（例えば図１や図６参照）と比較してはんだ２９に対する表面電極１７の接合面積が最大になるので、表面電極１７に対するはんだ２９の接合強度の向上を図ることができる。
【０１３６】
また、図１３に示されるように、ゲート金属配線１８は、半導体チップ１０の主表面１４のうちはんだ２９が実装される領域１４ａには形成されておらず、はんだ２９が実装されない領域１４ｂに形成されている。さらに、ゲート金属配線１８は、半導体チップ１０の主表面１４のうちはんだ２９が実装されない領域１４ｂのみでゲート領域３７と電気的に接続されている。これにより、ゲート領域３７がゲート金属配線１８を介してゲート用パッド２１に電気的に接続されている。
【０１３７】
同様に、配線領域３８は、半導体チップ１０の主表面１４のうちはんだ２９が実装されない領域１４ｂのみでセンサ金属配線２０と電気的に接続されている。これにより、温度センサ１９が配線領域３８およびセンサ金属配線２０を介してセンサ用パッド２２に電気的に接続されている。
【０１３８】
具体的な半導体チップ１０の平面図および断面図について、図１４〜図１６を参照して説明する。図１４は、図１３のＤ部拡大図である。また、図１５は図１３および図１４のＥ−Ｅ断面図であり、図１６は図１４のＦ−Ｆ断面図である。なお、図１５では、表面電極１７にはんだ２９を介して金属板３０を実装すると共に、裏面電極１５にはんだ２９を介してリードフレーム３９を実装した断面図を示している。
【０１３９】
図１５に示されるように、半導体チップ１０の主表面１４において、はんだ２９が実装される領域１４ａにはゲート金属配線１８は配置されていない。これに伴い、当該領域１４ａには第１保護膜２５も形成されていない。したがって、第１保護膜２５を覆う第２保護膜２６も形成されていない。
【０１４０】
一方、はんだ２９が実装されない領域１４ｂにゲート金属配線１８が形成され、このゲート金属配線１８が第１保護膜２５に覆われている。このように、第１保護膜２５ははんだ２９が実装されない領域１４ｂに位置しているので、例えば第１実施形態で示された第２保護膜２６で第１保護膜２５を覆う必要はない。
【０１４１】
また、図１６には本実施形態に係る半導体素子としてＩＧＢＴの構造が示されている。上述のように、ｎ−型ドリフト層４０の表層部にｐ型ベース層４１が形成され、ｐ型ベース層４１の表層部にはｎ＋型エミッタ領域４２（本発明のエミッタ領域に相当）が形成されている。これら、ｎ＋型エミッタ領域４２とｐ型ベース層４１とを貫通してｎ−型ドリフト層４０に達するようにトレンチ４３が形成され、このトレンチ４３の内壁表面にゲート絶縁膜４４とゲート領域３７とが順に形成され、これらトレンチ４３、ゲート絶縁膜４４、ゲート領域３７によりトレンチゲート構造が構成されている。また、ｎ＋型エミッタ領域４２の一部とトレンチゲート構造とがＢＰＳＧ膜４５にて覆われている。そして、ＢＰＳＧ膜４５等を覆うように半導体チップ１０の主表面１４側に表面電極１７が形成され、表面電極１７と主表面１４とが接触する部分がコンタクト４６となる。このコンタクト４６は、図１４に示されるようにストライプ状に設けられている。さらに、ｎ＋型ドリフト層４０の反対側にｎ＋型層４７が設けられ、このｎ＋型層４７の上に裏面電極１５が形成されている。
【０１４２】
以上が、本実施形態に係る半導体装置の構造である。なお、図１６に示されるＩＧＢＴの構造は、もちろん上記各実施形態の半導体素子に採用することもできる。
【０１４３】
次に、上記の半導体装置の製造方法について説明する。まず、図１６に示されたトレンチゲート構造を備えた半導体チップ１０がウェハに複数形成されたものを用意する。この場合、ウェハとして、ゲート領域３７および配線領域３８は、はんだ２９が実装される領域１４ａとはんだ２９が実装されない領域１４ｂとをまたぐように形成されたものを用意する。このゲート領域３７および配線領域３８の各端部は、はんだ２９が実装されない領域１４ｂに露出している。
【０１４４】
続いて、第１実施形態と同様に、ウェハの表面に金属膜を形成し、この金属膜の表面にフォトレジストを塗布して、露光によってパターニングする。これにより、表面電極１７、ゲート金属配線１８、センサ金属配線２０、および各パッド２１〜２４が形成される予定の領域上にのみフォトレジストを残す。これによると、金属膜のうちゲート金属配線１８やセンサ金属配線２０となる部分は、はんだ２９が実装されない領域１４ｂでゲート領域３７や配線領域３８に接触している。
【０１４５】
ここで、表面電極１７については、半導体チップ１０の主表面１４のうちはんだ２９が実装される領域１４ａ全体に形成されるようにフォトレジストを残す。また、ゲート金属配線１８およびセンサ金属配線２０については、半導体チップ１０の主表面１４のうちはんだ２９が実装されない領域１４ｂに形成されるようにフォトレジストを残す。
【０１４６】
このフォトレジストをマスクとしてウェットエッチングを行い、金属膜をパターニングする。これにより、表面電極１７、ゲート金属配線１８、センサ金属配線２０、および各パッド２１〜２４を同時に形成する。その後、フォトレジストを除去する。これによると、ゲート金属配線１８およびセンサ金属配線２０を主表面１４のうちはんだ２９が実装されない領域１４ｂに形成することとなる。また、主表面１４のうちはんだ２９が実装されない領域１４ｂのみでゲート領域３７とゲート金属配線１８とを電気的に接続し、当該領域１４ｂのみで配線領域３８とセンサ金属配線２０とを電気的に接続することとなる。
【０１４７】
続いて、ウェハ全体にポリイミド膜を配置し、ポリイミド膜の所望位置のみを残すことにより第１保護膜２５を形成する。これにより、はんだ２９が実装されない領域１４ｂに形成されたゲート金属配線１８およびセンサ金属配線２０が第１保護膜２５に覆われる。なお、注入器３２を用いて第１保護膜２５を形成しても良い。
【０１４８】
この後、第１保護膜２５および表面電極１７の上にＮｉ膜２７およびＡｕ膜２８を形成する。また、ウェハの裏面側に裏面電極１５を形成する。
【０１４９】
そして、図１７に示されるように、バイト３６もしくは多刃工具を用いてＮｉ膜２７およびＡｕ膜２８の金属層から第１保護膜２５が露出するように、Ｎｉ膜２７、Ａｕ膜２８、および第１保護膜２５を切削する。これにより、表面電極１７上に形成されたＮｉ膜２７およびＡｕ膜２８と、パッド２１〜２４上に形成されたＮｉ膜２７およびＡｕ膜２８とが電気的に分離される。
【０１５０】
このように、バイト３６もしくは多刃工具を用いて切削を行った場合、バイト３６もしくは多刃工具による応力が第１保護膜２５に与えられたとしても、はんだ２９が実装される領域１４ａに第１保護膜２５が形成されていないので、はんだ２９が実装される領域１４ａ内で第１保護膜２５にクラック３１が発生すること事態が起こらない。また、はんだ２９が実装されない領域１４ｂの第１保護膜２５にクラック３１が生じたとしても、この第１保護膜２５の上にはんだ２９は存在しないので当該クラック３１にはんだ２９が進入してゲート金属配線１８と表面電極１７とのショート不良が起こることもない。
【０１５１】
この後、第１実施形態と同様に、ウェハをダイシングテープに貼り付けてウェハを半導体チップ１０ごとに切断し、各半導体チップ１０にはんだ２９を介して金属板３０を接合する。また、ワイヤを介して各パッド２１〜２４とリード端子とを接続し、裏面電極１５に下側ヒートシンク（リードフレーム３９）を接合し、金属板３０に上側ヒートシンクを接合して半導体チップ１０をモールド樹脂で封止することにより半導体装置が完成する。
【０１５２】
以上説明したように、本実施形態では、第１保護膜２５に覆われるゲート金属配線１８をはんだ２９が実装されない領域１４ｂに形成し、半導体素子のゲート領域３７をはんだ２９が実装される領域１４ａからはんだ２９が実装されない領域１４ｂに引き出して当該領域１４ｂのみでゲート金属配線１８とゲート領域３７とを接続したことが特徴となっている。
【０１５３】
これにより、半導体装置の製造の際に第１保護膜２５をバイト３６等で切削したとしても、当該第１保護膜２５ははんだ２９が実装されない領域１４ｂに形成されているので、第１保護膜２５のクラック３１にはんだ２９が進入することはない。また、第１保護膜２５がはんだ２９に覆われないので、第１保護膜２５がはんだ２９から応力を受けることもなく、さらに当該応力によってクラック３１が発生することもない。したがって、ゲート金属配線１８と表面電極１７とがショート不良を起こすことを防止することができる。
【０１５４】
そして、第１保護膜２５を覆う第２保護膜２６も不要となるので、製造工程および製造コストを削減することもできる。
【０１５５】
（第７実施形態）
本実施形態では、第６実施形態と異なる部分についてのみ説明する。上記第６実施形態では、はんだ２９が実装される領域１４ａの全体に表面電極１７を形成していたが、第１実施形態のように表面電極１７を複数のセル１１ごとに設けることもできる。したがって、本実施形態では、半導体チップ１０は、半導体素子が形成された複数のセル１１と、複数のセル１１の周囲に位置する通路１２と、を有している。
【０１５６】
図１８は、本実施形態に係る半導体装置の断面図であり、例えば図１３のＥ−Ｅ断面に相当する図である。なお、図１８では金属板３０やリードフレーム３９が半導体チップ１０にはんだ２９を介して接合されたものが示されている。
【０１５７】
図１８に示されるように、半導体チップ１０の主表面１４に表面電極１７が複数設けられている。また、第１保護膜２５が通路１２全体に形成されている。すなわち、表面電極１７から露出する主表面１４全体が第１保護膜２５に覆われている。
【０１５８】
そして、半導体チップ１０の主表面１４を基準として、はんだ２９が実装されない領域１４ｂ内の通路１２（つまりはんだ２９が実装されない通路１２ｂ）に形成された第１保護膜２５よりもはんだ２９が実装される領域１４ａ内の通路１２（つまりはんだ２９が実装される通路１２ａ）に形成された第１保護膜２５が低くなっている。このため、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５がＮｉ膜２７およびＡｕ膜２８から露出するように、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８が切削されている。
【０１５９】
より具体的には、半導体チップ１０の主表面１４を基準として、はんだ２９が実装される領域１４ａに形成された第１保護膜２５の上のＡｕ膜２８の高さが、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５の高さよりも低くなっている。これにより、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５をバイト３６で削ったとしても、はんだ２９が実装される領域１４ａに形成された第１保護膜２５の上のＮｉ膜２７およびＡｕ膜２８が削られることはない。
【０１６０】
このような構造においても、はんだ２９が実装される領域１４ａの通路１２にはゲート金属配線１８やセンサ金属配線２０が形成されていないので、はんだ２９が実装される領域１４ａにおいてゲート金属配線１８と表面電極１７とがショート不良を起こすことはない。また、はんだ２９が実装される領域１４ａに形成された第１保護膜２５は、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５よりも低いので、当該第１保護膜２５がバイト３６等により機械加工されることもなく、クラック３１が発生することもない。
【０１６１】
上記構造の半導体装置を製造する際には、ウェハとして、半導体素子が形成された複数のセル１１と、半導体チップ１０の主表面１４側において複数のセル１１の周囲に位置する通路１２と、を有する半導体チップ１０が複数形成されたものを用意すれば良い。
【０１６２】
また、第１保護膜２５を形成する際には、第１保護膜２５を通路１２全体に形成する。この場合、半導体チップ１０の主表面１４を基準として、はんだ２９が実装されない領域１４ｂ内の通路１２に形成する第１保護膜２５よりもはんだ２９が実装される領域１４ａ内の通路１２に形成する第１保護膜２５が低くなるように第１保護膜２５を形成する。
【０１６３】
そして、第１保護膜２５を切削する際には、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５がＮｉ膜２７およびＡｕ膜２８から露出するように、はんだ２９が実装されない領域１４ｂに形成された第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削すれば良い。この場合、はんだ２９が実装される領域１４ａに形成された第１保護膜２５は切削されず、バイト３６等から応力を受けることはない。また、はんだ２９が実装される領域１４ａにはゲート金属配線１８は形成されていないので、当該領域１４ａにおいてゲート金属配線１８と表面電極１７とのショート不良が起こらないようにすることができる。
【０１６４】
（第８実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。第７実施形態では、はんだ２９が実装される領域１４ａに形成された第１保護膜２５がはんだ２９が実装されない領域１４ｂに形成された第１保護膜２５よりも低くなっているが、本実施形態では、各領域１４ａ、１４ｂつまり通路１２全体に形成した第１保護膜２５の高さは同じになっている。
【０１６５】
図１９は、本実施形態に係る半導体装置の断面図である。なお、図１９は、図１８と同様に、例えば図１３のＥ−Ｅ断面に相当する図であり、はんだ２９を介して金属板３０やリードフレーム３９が半導体チップ１０に接合されたものを示している。
【０１６６】
図１９に示されるように、本実施形態では、はんだ２９が実装されない領域１４ｂおよびはんだ２９が実装される領域１４ａに形成された第１保護膜２５がＮｉ膜２７およびＡｕ膜２８からそれぞれ露出するように、第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８が切削されている。これにより、主表面１４上の第１保護膜２５の高さはそれぞれ同じになっている。
【０１６７】
このような構造は、第１保護膜２５および表面電極１７の上にＮｉ膜２７およびＡｕ膜２８を形成した後、はんだ２９が実装されない領域１４ｂおよびはんだ２９が実装される領域１４ａに形成された第１保護膜２５がＮｉ膜２７およびＡｕ膜２８からそれぞれ露出するように、バイト３６等によって第１保護膜２５の一部、Ｎｉ膜２７、およびＡｕ膜２８を切削することとなる。
【０１６８】
このように、はんだ２９が実装される領域１４ａの第１保護膜２５を切削し、第１保護膜２５にバイト３６等の応力がかかって第１保護膜２５にクラック３１が発生したとしても、はんだ２９が実装される領域１４ａにゲート金属配線１８が形成されていないので、クラック３１に進入したはんだ２９を介して表面電極１７とゲート金属配線１８とがショート不良を起こしてしまうことを防止することができる。
【０１６９】
（第９実施形態）
本実施形態では、第５、第７実施形態と異なる部分についてのみ説明する。第５、第７実施形態では、はんだ２９が実装される通路１２ａに形成された第１保護膜２５の高さが、はんだ２９が実装されない通路１２ｂに形成された第１保護膜２５の高さよりも低かった。このため、はんだ２９が実装される通路１２ａの第１保護膜２５はバイト３６等で加工されることがなかった。しかしながら、本実施形態では、はんだ２９が実装される通路１２ａの第１保護膜２５を切削するが、第１保護膜２５に粒状の有機物または繊維状の無機物からなる非導電材４８を混入することにより、第１保護膜２５にクラック３１が発生してもこの非導電材４８によりクラック３１の進展を阻止できるようにしたことが特徴となっている。
【０１７０】
以下では、第５実施形態のように、はんだ２９が実装される通路１２ａにゲート金属配線１８が形成されたものを例に説明する。
【０１７１】
図２０は、本実施形態に係る半導体装置の断面図である。なお、図２０は、図１８と同様に、例えば図１３のＥ−Ｅ断面に相当する図であり、はんだ２９を介して金属板３０やリードフレーム３９が半導体チップ１０に接合されたものを示している。また、ゲート金属配線１８がビア４９を介してゲート領域３７に接続された断面を示している。
【０１７２】
図２０に示されるように、第１保護膜２５には非導電材４８が混入している。非導電材４８としては、例えば、アクリルやカーボンナノチューブ等の繊維状の無機物や、ガラスやエポキシ等の粒状の有機物を用いることができる。本実施形態では、非導電材４８として、繊維状のアクリルを用いている。
【０１７３】
このような非導電材４８が第１保護膜２５に混入していることで、粒状または繊維状の非導電材４８により第１保護膜２５に発生したクラック３１の進展が止まる。したがって、クラック３１が発生してはんだ２９が進入したとしても、ゲート金属配線１８と表面電極１７とのショート不良を防止することができる。
【０１７４】
上記では、はんだ２９が実装される通路１２ａにゲート金属配線１８が形成されたものについて説明したが、第７実施形態のように、はんだ２９が実装される通路１２ａにゲート金属配線１８が形成されない構造についても同様に第１保護膜２５に非導電材４８を混入したもの用いることができる。
【０１７５】
（他の実施形態）
上記各実施形態では、半導体チップ１０に温度センサ１９が設けられたものが示されているが、半導体チップ１０に温度センサ１９が設けられていなくても良い。また、センサ金属配線２０は、温度センサ１９が設けられていなくても、配線として半導体チップ１０の主表面１４に形成されていても良い。
【０１７６】
上記第１〜第４実施形態では、ウェハ全体にポリイミド膜を形成して所望位置のポリイミド膜のみを残すことにより第１保護膜２５を形成していたが、第２保護膜２６と同様に、注入器３２を用いて第１保護膜２５を形成しても良い。
【０１７７】
第５実施形態において、第２保護膜２６を用いずに第１保護膜２５の高さを調節する場合であっても、第２実施形態と同様に、ゲート金属配線１８とセンサ金属配線２０を同じ通路１２に平行に配置することもできる。また、第３実施形態と同様に、半導体チップ１０の角部３４に第１保護膜２５を塗布することもできる。
【０１７８】
第９実施形態では、第１保護膜２５に非導電材４８が混入されたものが示されているが、第２保護膜２６についても粒状の有機物または繊維状の無機物からなる非導電材４８が混入されているものを用いることができる。これにより、粒状または繊維状の非導電材４８により第２保護膜２６に発生したクラック３１の進展を止めることができる。
【符号の説明】
【０１７９】
１０ 半導体チップ
１１ セル
１２ 通路
１２ａ はんだが実装される通路
１２ｂ はんだが実装されない通路
１４ 主表面
１４ａ はんだが実装される領域
１４ｂ はんだが実装されない領域
１７ 表面電極
１８ ゲート金属配線
２０ センサ金属配線
２５ 第１保護膜
２６ 第２保護膜
２７ Ｎｉ膜
２８ Ａｕ膜
２９ はんだ
３０ 金属板
３２ 注入器
【特許請求の範囲】
【請求項１】
第１領域と第２領域とを有する半導体素子が形成された半導体チップ（１０）と、
前記半導体チップ（１０）の主表面（１４）側に形成され、前記半導体素子の第１領域と電気的に接続された表面電極（１７）と、
前記半導体チップ（１０）の主表面（１４）側に形成され、前記半導体素子の第２領域と電気的に接続され、前記第２領域に印加される電位を制御するための第１金属配線（１８）と、
前記表面電極（１７）の上に形成された金属層（２７、２８）と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に、前記第１金属配線（１８）を覆う第１保護膜（２５）と、
前記第１保護膜（２５）の上に形成された第２保護膜（２６）と、
前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うように形成され、前記金属層（２７、２８）の上に設けられたはんだ（２９）を介して前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続された金属板（３０）と、を備え、
前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）がパッケージ化された半導体装置であって、
前記第２保護膜（２６）は、前記第１保護膜（２５）のうちの少なくとも前記はんだ（２９）に覆われる部分の上に形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体チップ（１０）の主表面（１４）側に形成され、前記第１金属配線（１８）とは電気的に分離された第２金属配線（２０）を備えており、
前記半導体チップ（１０）は、前記半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有し、
前記第１金属配線（１８）は、前記通路（１２）の少なくとも一部に形成され、
前記第２金属配線（２０）は、前記第１金属配線（１８）が形成された通路（１２）と同じ通路（１２）に少なくとも一部が形成されると共に当該少なくとも一部が前記第１金属配線（１８）と平行に形成されており、
前記第１保護膜（２５）は、前記表面電極（１７）、前記第１金属配線（１８）、および前記第２金属配線（２０）の間に配置されると共に、前記第１金属配線（１８）および前記第２金属配線（２０）を覆っていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体チップ（１０）は、当該半導体チップ（１０）の主表面（１４）に垂直な側面（３３）と、当該半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）と、を有し、
前記第１保護膜（２５）は、前記角部（３４）を覆うように形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２保護膜（２６）は、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
主表面（１４）を有すると共に、当該主表面（１４）側に形成されたエミッタ領域（４２）と、当該エミッタ領域（４２）を貫通するトレンチ（４３）と、当該トレンチ（４３）の側壁に形成されたゲート絶縁膜（４４）と、このゲート絶縁膜（４４）上に形成されたゲート領域（３７）とにより構成されたトレンチゲート構造を備えた半導体素子を有する半導体チップ（１０）と、
前記半導体チップ（１０）の主表面（１４）側に形成され、前記半導体素子のエミッタ領域（４２）と電気的に接続された表面電極（１７）と、
前記半導体チップ（１０）の主表面（１４）側に形成され、前記半導体素子のゲート領域（３７）と電気的に接続され、前記ゲート領域（３７）に印加される電位を制御するための第１金属配線（１８）と、
前記表面電極（１７）の上に形成された金属層（２７、２８）と、
前記第１金属配線（１８）を覆う第１保護膜（２５）と、
前記表面電極（１７）を覆うように形成され、前記金属層（２７、２８）の上に設けられたはんだ（２９）を介して前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続された金属板（３０）と、を備え、
前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）がパッケージ化された半導体装置であって、
前記ゲート領域（３７）は、前記はんだ（２９）が実装される領域（１４ａ）と前記はんだ（２９）が実装されない領域（１４ｂ）とをまたぐように形成されており、
前記第１金属配線（１８）は、前記主表面（１４）のうち前記はんだ（２９）が実装されない領域（１４ｂ）に形成されると共に、前記はんだ（２９）が実装されない領域（１４ｂ）のみで前記ゲート領域（３７）と電気的に接続されていることを特徴とする半導体装置。
【請求項６】
前記表面電極（１７）は、前記主表面（１４）のうち前記はんだ（２９）が実装される領域（１４ａ）全体に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体チップ（１０）は、前記半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有し、
前記第１保護膜（２５）は、前記通路（１２）全体に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１保護膜（２５）は、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
第１領域と第２領域とを有する半導体素子が備えた半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）をそれぞれ形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に、前記第１金属配線（１８）を覆う第１保護膜（２５）をそれぞれ形成する工程と、
注入器（３２）を用いて前記第１保護膜（２５）の上に第２保護膜（２６）を塗布する工程と、
前記表面電極（１７）の上に金属層（２７、２８）を形成する工程と、
前記金属層（２７、２８）を形成した後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んだ半導体装置の製造方法であって、
前記第２保護膜（２６）を塗布する工程では、前記注入器（３２）を用いて前記第１保護膜（２５）のうちの少なくとも前記はんだ（２９）に覆われる部分の上に前記第２保護膜（２６）を塗布することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ウェハを用意する工程では、前記半導体チップ（１０）それぞれが、前記半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有するものを用意し、
前記第１金属配線（１８）を形成する工程では、前記半導体チップ（１０）の主表面（１４）側において、前記通路（１２）の少なくとも一部に前記第１金属配線（１８）を形成する一方、前記第１金属配線（１８）とは電気的に分離され、前記第１金属配線（１８）を形成する通路（１２）と同じ通路（１２）に少なくとも一部が配置されると共に当該少なくとも一部が前記第１金属配線（１８）と平行に配置される第２金属配線（２０）を形成する工程と、
前記第１保護膜（２５）を形成する工程では、前記表面電極（１７）、前記第１金属配線（１８）、および前記第２金属配線（２０）の間に配置されると共に、前記第１金属配線（１８）および前記第２金属配線（２０）を覆うように前記第１保護膜（２５）を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ウェハを切断する工程は、前記ウェハを前記半導体チップ（１０）ごとに切断した後、前記各半導体チップ（１０）の間に隙間（３５）を設け、前記注入器（３２）を用いて、前記半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）を覆うように前記第１保護膜（２５）を塗布する工程を含んでいることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記表面電極（１７）の上に金属層（２７、２８）を形成する工程では、前記第１保護膜（２５）および前記第２保護膜（２６）の上にも前記金属層（２７、２８）を形成し、
前記金属層（２７、２８）を形成する工程の後、前記金属層（２７、２８）から前記第２保護膜（２６）が露出するように、前記第２保護膜（２６）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程を含んでいることを特徴とする請求項９ないし１１のいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記第２保護膜（２６）を塗布する工程では、前記第２保護膜（２６）として、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されているものを用いることを特徴とする請求項９ないし１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を、はんだ（２９）が実装されない通路（１２ｂ）に形成する前記第１保護膜（２５）の高さが、はんだ（２９）が実装される通路（１２ａ）に形成する前記第１保護膜（２５）の高さよりも高くなるように、注入器（３２）を用いて前記第１保護膜（２５）を前記通路（１２）に塗布する工程と、
前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項１５】
前記第１金属配線（１８）を形成する工程では、前記半導体チップ（１０）の主表面（１４）側において、前記通路（１２）の少なくとも一部に前記第１金属配線（１８）を形成する一方、前記第１金属配線（１８）とは電気的に分離され、前記第１金属配線（１８）を形成する通路（１２）と同じ通路（１２）に少なくとも一部が配置されると共に当該少なくとも一部が前記第１金属配線（１８）と平行に配置される第２金属配線（２０）を形成する工程と、
前記第１保護膜（２５）を形成する工程では、前記表面電極（１７）、前記第１金属配線（１８）、および前記第２金属配線（２０）の間に配置されると共に、前記第１金属配線（１８）および前記第２金属配線（２０）を覆うように前記第１保護膜（２５）を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ウェハを切断する工程は、前記ウェハを前記半導体チップ（１０）ごとに切断した後、前記各半導体チップ（１０）の間に隙間（３５）を設け、前記注入器（３２）を用いて、前記半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）を覆うように前記第１保護膜（２５）を塗布する工程を含んでいることを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
主表面（１４）を有すると共に、当該主表面（１４）側に形成されたエミッタ領域（４２）と、当該エミッタ領域（４２）を貫通するトレンチ（４３）と、当該トレンチ（４３）の側壁に形成されたゲート絶縁膜（４４）と、このゲート絶縁膜（４４）上に形成されたゲート領域（３７）とにより構成されたトレンチゲート構造を備えた半導体素子を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子のエミッタ領域（４２）と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子のゲート領域（３７）と電気的に接続される第１金属配線（１８）をそれぞれ形成する工程と、
前記第１金属配線（１８）を覆う第１保護膜（２５）をそれぞれ形成する工程と、
前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んだ半導体装置の製造方法であって、
前記ウェハを用意する工程では、前記半導体チップ（１０）として、前記ゲート領域（３７）は前記はんだ（２９）が実装される領域（１４ａ）と前記はんだ（２９）が実装されない領域（１４ｂ）とをまたぐように形成されたものを用意し、
前記第１金属配線（１８）を形成する工程では、前記第１金属配線（１８）を前記主表面（１４）のうち前記はんだ（２９）が実装されない領域（１４ｂ）に形成すると共に、前記主表面（１４）のうち前記はんだ（２９）が実装されない領域（１４ｂ）のみで前記ゲート領域（３７）と前記第１金属配線（１８）とを電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１８】
前記表面電極（１７）を形成する工程では、前記主表面（１４）のうち前記はんだ（２９）が実装される領域（１４ａ）全体に前記表面電極（１７）を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記ウェハを用意する工程では、前記半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意し、
前記第１保護膜（２５）を形成する工程では、前記第１保護膜（２５）を前記通路（１２）全体に形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記第１保護膜（２５）を形成する工程では、前記半導体チップ（１０）の主表面（１４）を基準として、前記はんだ（２９）が実装されない領域（１４ｂ）内の前記通路（１２）に形成する第１保護膜（２５）よりも前記はんだ（２９）が実装される領域（１４ａ）内の通路（１２）に形成する第１保護膜（２５）が低くなるように前記第１保護膜（２５）を形成し、
前記切削する工程では、前記はんだ（２９）が実装されない領域（１４ｂ）に形成された第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない領域（１４ｂ）に形成された第１保護膜（２５）の一部および前記金属層（２７、２８）を切削することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記切削する工程では、前記はんだ（２９）が実装されない領域（１４ｂ）および前記はんだ（２９）が実装される領域（１４ａ）に形成された前記第１保護膜（２５）が前記金属層（２７、２８）からそれぞれ露出するように、前記第１保護膜（２５）の一部および前記金属層（２７、２８）を切削することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記第１保護膜（２５）を形成する工程では、前記第１保護膜（２５）として、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されているものを用いることを特徴とする請求項９ないし２１のいずれか１つに記載の半導体装置の製造方法。
【請求項１】
第１領域と第２領域とを有する半導体素子が形成された半導体チップ（１０）と、
前記半導体チップ（１０）の主表面（１４）側に形成され、前記半導体素子の第１領域と電気的に接続された表面電極（１７）と、
前記半導体チップ（１０）の主表面（１４）側に形成され、前記半導体素子の第２領域と電気的に接続され、前記第２領域に印加される電位を制御するための第１金属配線（１８）と、
前記表面電極（１７）の上に形成された金属層（２７、２８）と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に、前記第１金属配線（１８）を覆う第１保護膜（２５）と、
前記第１保護膜（２５）の上に形成された第２保護膜（２６）と、
前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うように形成され、前記金属層（２７、２８）の上に設けられたはんだ（２９）を介して前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続された金属板（３０）と、を備え、
前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）がパッケージ化された半導体装置であって、
前記第２保護膜（２６）は、前記第１保護膜（２５）のうちの少なくとも前記はんだ（２９）に覆われる部分の上に形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体チップ（１０）の主表面（１４）側に形成され、前記第１金属配線（１８）とは電気的に分離された第２金属配線（２０）を備えており、
前記半導体チップ（１０）は、前記半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有し、
前記第１金属配線（１８）は、前記通路（１２）の少なくとも一部に形成され、
前記第２金属配線（２０）は、前記第１金属配線（１８）が形成された通路（１２）と同じ通路（１２）に少なくとも一部が形成されると共に当該少なくとも一部が前記第１金属配線（１８）と平行に形成されており、
前記第１保護膜（２５）は、前記表面電極（１７）、前記第１金属配線（１８）、および前記第２金属配線（２０）の間に配置されると共に、前記第１金属配線（１８）および前記第２金属配線（２０）を覆っていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体チップ（１０）は、当該半導体チップ（１０）の主表面（１４）に垂直な側面（３３）と、当該半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）と、を有し、
前記第１保護膜（２５）は、前記角部（３４）を覆うように形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２保護膜（２６）は、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
主表面（１４）を有すると共に、当該主表面（１４）側に形成されたエミッタ領域（４２）と、当該エミッタ領域（４２）を貫通するトレンチ（４３）と、当該トレンチ（４３）の側壁に形成されたゲート絶縁膜（４４）と、このゲート絶縁膜（４４）上に形成されたゲート領域（３７）とにより構成されたトレンチゲート構造を備えた半導体素子を有する半導体チップ（１０）と、
前記半導体チップ（１０）の主表面（１４）側に形成され、前記半導体素子のエミッタ領域（４２）と電気的に接続された表面電極（１７）と、
前記半導体チップ（１０）の主表面（１４）側に形成され、前記半導体素子のゲート領域（３７）と電気的に接続され、前記ゲート領域（３７）に印加される電位を制御するための第１金属配線（１８）と、
前記表面電極（１７）の上に形成された金属層（２７、２８）と、
前記第１金属配線（１８）を覆う第１保護膜（２５）と、
前記表面電極（１７）を覆うように形成され、前記金属層（２７、２８）の上に設けられたはんだ（２９）を介して前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続された金属板（３０）と、を備え、
前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）がパッケージ化された半導体装置であって、
前記ゲート領域（３７）は、前記はんだ（２９）が実装される領域（１４ａ）と前記はんだ（２９）が実装されない領域（１４ｂ）とをまたぐように形成されており、
前記第１金属配線（１８）は、前記主表面（１４）のうち前記はんだ（２９）が実装されない領域（１４ｂ）に形成されると共に、前記はんだ（２９）が実装されない領域（１４ｂ）のみで前記ゲート領域（３７）と電気的に接続されていることを特徴とする半導体装置。
【請求項６】
前記表面電極（１７）は、前記主表面（１４）のうち前記はんだ（２９）が実装される領域（１４ａ）全体に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体チップ（１０）は、前記半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有し、
前記第１保護膜（２５）は、前記通路（１２）全体に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１保護膜（２５）は、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
第１領域と第２領域とを有する半導体素子が備えた半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）をそれぞれ形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に、前記第１金属配線（１８）を覆う第１保護膜（２５）をそれぞれ形成する工程と、
注入器（３２）を用いて前記第１保護膜（２５）の上に第２保護膜（２６）を塗布する工程と、
前記表面電極（１７）の上に金属層（２７、２８）を形成する工程と、
前記金属層（２７、２８）を形成した後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んだ半導体装置の製造方法であって、
前記第２保護膜（２６）を塗布する工程では、前記注入器（３２）を用いて前記第１保護膜（２５）のうちの少なくとも前記はんだ（２９）に覆われる部分の上に前記第２保護膜（２６）を塗布することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ウェハを用意する工程では、前記半導体チップ（１０）それぞれが、前記半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有するものを用意し、
前記第１金属配線（１８）を形成する工程では、前記半導体チップ（１０）の主表面（１４）側において、前記通路（１２）の少なくとも一部に前記第１金属配線（１８）を形成する一方、前記第１金属配線（１８）とは電気的に分離され、前記第１金属配線（１８）を形成する通路（１２）と同じ通路（１２）に少なくとも一部が配置されると共に当該少なくとも一部が前記第１金属配線（１８）と平行に配置される第２金属配線（２０）を形成する工程と、
前記第１保護膜（２５）を形成する工程では、前記表面電極（１７）、前記第１金属配線（１８）、および前記第２金属配線（２０）の間に配置されると共に、前記第１金属配線（１８）および前記第２金属配線（２０）を覆うように前記第１保護膜（２５）を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ウェハを切断する工程は、前記ウェハを前記半導体チップ（１０）ごとに切断した後、前記各半導体チップ（１０）の間に隙間（３５）を設け、前記注入器（３２）を用いて、前記半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）を覆うように前記第１保護膜（２５）を塗布する工程を含んでいることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記表面電極（１７）の上に金属層（２７、２８）を形成する工程では、前記第１保護膜（２５）および前記第２保護膜（２６）の上にも前記金属層（２７、２８）を形成し、
前記金属層（２７、２８）を形成する工程の後、前記金属層（２７、２８）から前記第２保護膜（２６）が露出するように、前記第２保護膜（２６）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程を含んでいることを特徴とする請求項９ないし１１のいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記第２保護膜（２６）を塗布する工程では、前記第２保護膜（２６）として、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されているものを用いることを特徴とする請求項９ないし１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
第１領域と第２領域とを有する半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子の第１領域と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記通路（１２）の少なくとも一部に、前記半導体素子の第２領域と電気的に接続される第１金属配線（１８）を形成する工程と、
前記表面電極（１７）および前記第１金属配線（１８）の間に配置されると共に前記第１金属配線（１８）を覆う第１保護膜（２５）を、はんだ（２９）が実装されない通路（１２ｂ）に形成する前記第１保護膜（２５）の高さが、はんだ（２９）が実装される通路（１２ａ）に形成する前記第１保護膜（２５）の高さよりも高くなるように、注入器（３２）を用いて前記第１保護膜（２５）を前記通路（１２）に塗布する工程と、
前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない通路（１２ｂ）に形成した前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）および前記第１金属配線（１８）の少なくとも一部を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項１５】
前記第１金属配線（１８）を形成する工程では、前記半導体チップ（１０）の主表面（１４）側において、前記通路（１２）の少なくとも一部に前記第１金属配線（１８）を形成する一方、前記第１金属配線（１８）とは電気的に分離され、前記第１金属配線（１８）を形成する通路（１２）と同じ通路（１２）に少なくとも一部が配置されると共に当該少なくとも一部が前記第１金属配線（１８）と平行に配置される第２金属配線（２０）を形成する工程と、
前記第１保護膜（２５）を形成する工程では、前記表面電極（１７）、前記第１金属配線（１８）、および前記第２金属配線（２０）の間に配置されると共に、前記第１金属配線（１８）および前記第２金属配線（２０）を覆うように前記第１保護膜（２５）を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ウェハを切断する工程は、前記ウェハを前記半導体チップ（１０）ごとに切断した後、前記各半導体チップ（１０）の間に隙間（３５）を設け、前記注入器（３２）を用いて、前記半導体チップ（１０）の主表面（１４）と側面（３３）とで構成された角部（３４）を覆うように前記第１保護膜（２５）を塗布する工程を含んでいることを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
主表面（１４）を有すると共に、当該主表面（１４）側に形成されたエミッタ領域（４２）と、当該エミッタ領域（４２）を貫通するトレンチ（４３）と、当該トレンチ（４３）の側壁に形成されたゲート絶縁膜（４４）と、このゲート絶縁膜（４４）上に形成されたゲート領域（３７）とにより構成されたトレンチゲート構造を備えた半導体素子を有する半導体チップ（１０）が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子のエミッタ領域（４２）と電気的に接続される表面電極（１７）をそれぞれ形成する工程と、
前記複数の半導体チップ（１０）の主表面（１４）側に、前記半導体素子のゲート領域（３７）と電気的に接続される第１金属配線（１８）をそれぞれ形成する工程と、
前記第１金属配線（１８）を覆う第１保護膜（２５）をそれぞれ形成する工程と、
前記表面電極（１７）および前記第１保護膜（２５）の上に金属層（２７、２８）を形成する工程と、
前記第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記第１保護膜（２５）の一部および前記金属層（２７、２８）をバイト（３６）もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ（１０）ごとに切断する工程と、
前記金属層（２７、２８）の上に、はんだ（２９）を介して、前記表面電極（１７）を覆うと共に前記金属層（２７、２８）および前記表面電極（１７）と電気的に接続される金属板（３０）を接合する工程と、
前記金属板（３０）を接合した後、前記半導体チップ（１０）、前記表面電極（１７）、前記第１金属配線（１８）、および前記金属板（３０）をパッケージ化する工程と、を含んだ半導体装置の製造方法であって、
前記ウェハを用意する工程では、前記半導体チップ（１０）として、前記ゲート領域（３７）は前記はんだ（２９）が実装される領域（１４ａ）と前記はんだ（２９）が実装されない領域（１４ｂ）とをまたぐように形成されたものを用意し、
前記第１金属配線（１８）を形成する工程では、前記第１金属配線（１８）を前記主表面（１４）のうち前記はんだ（２９）が実装されない領域（１４ｂ）に形成すると共に、前記主表面（１４）のうち前記はんだ（２９）が実装されない領域（１４ｂ）のみで前記ゲート領域（３７）と前記第１金属配線（１８）とを電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１８】
前記表面電極（１７）を形成する工程では、前記主表面（１４）のうち前記はんだ（２９）が実装される領域（１４ａ）全体に前記表面電極（１７）を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記ウェハを用意する工程では、前記半導体素子が形成された複数のセル（１１）と、前記半導体チップ（１０）の主表面（１４）側において前記複数のセル（１１）の周囲に位置する通路（１２）と、を有する半導体チップ（１０）が複数形成されたウェハを用意し、
前記第１保護膜（２５）を形成する工程では、前記第１保護膜（２５）を前記通路（１２）全体に形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記第１保護膜（２５）を形成する工程では、前記半導体チップ（１０）の主表面（１４）を基準として、前記はんだ（２９）が実装されない領域（１４ｂ）内の前記通路（１２）に形成する第１保護膜（２５）よりも前記はんだ（２９）が実装される領域（１４ａ）内の通路（１２）に形成する第１保護膜（２５）が低くなるように前記第１保護膜（２５）を形成し、
前記切削する工程では、前記はんだ（２９）が実装されない領域（１４ｂ）に形成された第１保護膜（２５）が前記金属層（２７、２８）から露出するように、前記はんだ（２９）が実装されない領域（１４ｂ）に形成された第１保護膜（２５）の一部および前記金属層（２７、２８）を切削することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記切削する工程では、前記はんだ（２９）が実装されない領域（１４ｂ）および前記はんだ（２９）が実装される領域（１４ａ）に形成された前記第１保護膜（２５）が前記金属層（２７、２８）からそれぞれ露出するように、前記第１保護膜（２５）の一部および前記金属層（２７、２８）を切削することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記第１保護膜（２５）を形成する工程では、前記第１保護膜（２５）として、粒状の有機物または繊維状の無機物からなる非導電材（４８）が混入されているものを用いることを特徴とする請求項９ないし２１のいずれか１つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−６６３７１（Ｐ２０１１−６６３７１Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２００９−２３７２４９（Ｐ２００９−２３７２４９）
【出願日】平成２１年１０月１４日（２００９．１０．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２１年１０月１４日（２００９．１０．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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