半導体装置および半導体装置の製造方法
【課題】 ホットキャリア耐性が高いＦＥＴを備える半導体装置および半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１０２とシリコン基板１０２上に形成されるＬＤＤ構造のＭＯＳＦＥＴ１１０とを備える半導体装置１００において，ＭＯＳＦＥＴ１１０のＬＤＤ部は，相互に注入エネルギが異なる２度以上のイオン注入により形成されることを特徴としている。したがって，ホットキャリアの発生位置をシリコン基板１０２の深部に移動させ，ＭＯＳＦＥＴ１１０のホットキャリア耐性が向上する。
【解決手段】 シリコン基板１０２とシリコン基板１０２上に形成されるＬＤＤ構造のＭＯＳＦＥＴ１１０とを備える半導体装置１００において，ＭＯＳＦＥＴ１１０のＬＤＤ部は，相互に注入エネルギが異なる２度以上のイオン注入により形成されることを特徴としている。したがって，ホットキャリアの発生位置をシリコン基板１０２の深部に移動させ，ＭＯＳＦＥＴ１１０のホットキャリア耐性が向上する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）中に形成されるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）は，微細加工技術の進展に伴い，小型化の一途を辿っている。特に，ＤＲＡＭ（Ｄｉｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルに適用されるＭＯＳＦＥＴのサイズは，世代ごとに４０％ずつ縮小している。一方で，ＭＯＳＦＥＴではゲート電極とコンタクトホールとの間にアライメントの余裕をとる必要がある。この結果，現在では，コンタクトホールの孔径と，ゲート電極とコンタクトホールとの間のアライメント余裕とを，適度に確保することが極めて難しくなってきている。
【０００３】
従来，かかる問題の解決策として，ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｉｎｅｄ Ｃｏｎｔａｃｔ）技術が提案されている。ＳＡＣ技術にはゲート電極とコンタクトホールとの間のアライメントの余裕が不要であるため，現在ではＳＡＣ技術を用いたＭＯＳＦＥＴが主流となっている。
なお，以上の事情については，例えば”Ｋ．Ｐ．Ｌｅｅ他著「Ａ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ １ Ｇｉｇａ−Ｂｉｔ ＤＲＡＭ」，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ９０７−９１０，１９９５”に記載されている。
【０００４】
従来，ＳＡＣのプロセスとしては，酸化シリコンと窒化シリコンとの高いエッチング選択比を利用するＳｉＮ−ＳＷ方式が一般化している。ここで，ＳｉＮ−ＳＷ方式とは，窒化シリコンから構成されるサイドウォール（ＳＷ）でゲート電極を覆い，当該サイドウォールをエッチングストッパ膜としてコンタクトホールを形成する方式である。
【０００５】
以下，図２３を参照しながら，従来のＳｉＮ−ＳＷ方式のＳＡＣプロセスについて説明する。なお，図２３には，ＳｉＮ−ＳＷ方式のＳＡＣ技術を用いて製造される従来のＭＯＳＦＥＴ８００の断面構造を概略的に示す。
【０００６】
ＭＯＳＦＥＴ８００の製造方法では，シリコン基板８０２上にゲート酸化膜８２４とゲート電極８１６とを順次形成する。ここで，ゲート酸化膜８２４は，シリコン基板８０２表面全体に略均一な膜厚で形成される。次に，ゲート電極８１６上に窒化シリコンから構成されるキャップ膜８２０を形成する。次に，ゲート電極８１６側部のゲート酸化膜８２４上に窒化シリコンから構成されるサイドウォール８２２を形成する。サイドウォール８２２は，約７２０℃程度の温度条件のＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）のエッチバックとにより形成される。結果として，窒化シリコンから構成されるサイドウォール８２２およびキャップ膜８２０によって，ゲート電極８１６が完全に覆われる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら，上記従来のＭＯＳＦＥＴ８００は，酸化シリコンから構成されるサイドウォールを有するコンベンショナルなＭＯＳＦＥＴと比較して，ホットキャリア信頼性が低い。
【０００８】
ホットキャリアレス試験を行うと，コンベンショナルなＭＯＳＦＥＴの場合では，ストレス初期において，大きくＭＯＳＦＥＴの特性（ＩＤｓ．ＧＭ）が劣化する。かかる事情については，例えば”Ｙ．Ｓａｍｂｏｎｓｕｇｉ他著「Ｈｏｔ−Ｃａｒｒｉｅｒ Ｄｅｇｒａｄｉａｔｉｏｎ Ｍｅｃｈａｎｉｓｍ ａｎｄ Ｐｒｏｍｉｓｉｎｇ Ｄｅｖｉｃｅ Ｄｅｓｉｇｎ ｏｆ ｎＭＯＳＦＥＴｓ ｗｉｔｈ Ｎｉｔｒｉｄｅ Ｓｉｄｅｗａｌｌ Ｓｐａｃｅｒ」，ＩＲＰＳ，ｐｐ１８４−１８８，１９９８”に記載されている。
【０００９】
また，ＭＯＳＦＥＴの近傍に窒化シリコン膜が存在する場合，ゲート電圧がソース／ドレイン間電圧の１／２より低いストレス条件において，ＭＯＳＦＥＴの特性の劣化が大きくなる。かかる事情については，例えば”Ｓ．Ｔｏｋｉｔｏｈ他著「Ｅｎｈａｎｃｅｍｅｎｔ ｏｆ Ｈｏｔ−Ｃａｒｒｉｅｒ Ｉｎｄｕｃｅｄ Ｄｅｇｒａｄｉａｔｉｏｎ ｕｎｄｅｒ Ｌｏｗ Ｇａｔｅ Ｖｏｌｔａｇｅ Ｓｔｒｅｓｓ ｄｕｅ ｔｏ Ｈｙｄｒｏｇｅｎ ｆｏｒ ＮＭＯＳＦＥＴｓ ｗｉｔｈ ＳｉＮ Ｆｉｌｍｓ」，ＩＲＰＳ，ｐｐ３０７−３１１，１９９７”に記載されている。
【００１０】
この原因としては，ゲート電極を窒化シリコンで覆った構造ではサイドウォール下領域のホットキャリア耐性がゲート電極下領域のそれと比べ極めて低くなっていることが考えられる。ホットキャリア耐性の低いサイドウォール下にドレイン近傍で発生するホットキャリアの一部が注入されると，ストレス印加時にＭＯＳＦＥＴの特性が大きく劣化するのである。
【００１１】
また，ゲート電極下のゲート酸化膜も，ソース領域／ドレイン領域を活性化するためのアニールによるサイドウォール中の水素の拡散によって，界面順位が発生し易い状態となっている。結果として，ゲート酸化膜近傍にトラップが発生し，ＭＯＳＦＥＴの特性が大きく劣化する可能性がある。
【００１２】
以上説明したように，上記従来のＭＯＳＦＥＴでは，ホットキャリア対策が不十分な構成でゲート電極を窒化シリコンで覆う構造の採用によりホットキャリア耐性が低くなり，ＭＯＳＦＥＴの特性の劣化が起こり易くなっている。
本発明は，従来の半導体装置および半導体装置の製造方法が有する上記その他の問題点に鑑みてなされたものである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために，本願にかかる発明は，半導体基板と半導体基板上に形成されるＦＥＴとを備える半導体装置において，以下の構成を採用する。
ＦＥＴのゲート電極側部に形成され窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールと，サイドウォールと半導体基板との間に形成されサイドウォールに含まれる元素の半導体基板側への拡散を抑止する拡散抑止膜と，を備える構成を採用する。
【００１４】
ここで，拡散抑止膜の膜厚は元素の拡散が拡散抑止膜と半導体基板との境界部付近まで達しない程度の大きさに設定される構成を採用することができる。さらに，拡散抑止膜はＣＶＤにより形成される構成を採用することができる。さらにまた，拡散抑止膜は半導体基板表面の熱酸化により形成される構成を採用することができる。さらに，ゲート電極側面に熱酸化により形成される酸化壁を備える構成を採用することができる。さらにまた，拡散抑止膜は酸化シリコン膜である構成を採用することができる。さらに，元素には水素が含まれる構成を採用することができる。さらにまた，元素には窒素が含まれる構成を採用することができる。
【００１５】
ＦＥＴのゲート電極側部に形成され窒素とシリコンとを組成中に主として含み８５０℃以上のＬＰ−ＣＶＤにより形成されるＳＡＣのためのサイドウォールを備える構成を採用する。
【００１６】
さらに，ＦＥＴのゲート電極側部に形成され窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールを備え，サイドウォールは，２以上の層から構成されその最下層が８５０℃以上のＬＰ−ＣＶＤにより形成される構成を採用する。
【００１７】
さらにまた，ＦＥＴはＬＤＤ構造のものであり，ＦＥＴのＬＤＤ部は相互に注入エネルギが異なる２度以上のイオン注入により形成される構成を採用する。
【００１８】
また，上記課題を解決するために，本願にかかる発明は，半導体基板と半導体基板上に形成されるＦＥＴとを備える半導体装置の製造方法において，以下の構成を採用する。
【００１９】
窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールをＦＥＴのゲート電極側部に形成するサイドウォール形成工程と，サイドウォール形成工程の前に行われサイドウォールに含まれる元素の半導体基板側への拡散を抑止する拡散抑止膜をサイドウォールの形成予定部分に形成する拡散抑止膜形成工程と，を含む構成を採用する。ここで，拡散抑止膜はＣＶＤにより形成される構成を採用することができる。さらに，拡散抑止膜は半導体基板表面の熱酸化により形成される構成を採用することができる。
【００２０】
また，窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールをＦＥＴのゲート電極側部に形成するサイドウォール形成工程と，サイドウォール形成工程の後に行われサイドウォールに含まれる元素の半導体基板側への拡散を抑止する拡散抑止膜をサイドウォールと半導体基板との間に形成する拡散抑止膜形成工程と，を含む構成を採用する。ここで，拡散抑止膜は半導体基板表面の熱酸化により形成される構成を採用することができる。
【００２１】
また，窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールをＦＥＴのゲート電極側部に形成するサイドウォール形成工程と，ＦＥＴとサイドウォールとを被覆しＢＰＳＧから構成される層間絶縁膜を半導体基板上に形成する層間絶縁膜形成工程と，層間絶縁膜が形成されたウェハを熱処理することによりサイドウォールに含まれる元素の半導体基板側への拡散を抑止する拡散抑止膜をサイドウォールと半導体基板との間に形成する拡散抑止膜形成工程と，を含む構成を採用する。
【００２２】
なお，以上の構成では，サイドウォール形成工程の前に，半導体基板上に少なくともサイドウォールの形成予定部分とゲート電極の形成予定部分とを被覆するゲート絶縁膜を形成するゲート絶縁膜形成工程と，ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と，を含み，拡散抑止膜はサイドウォールの形成予定部分を被覆するゲート絶縁膜を厚膜化することにより形成される構成を採用することができる。
【００２３】
また，窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールをＦＥＴのゲート電極側部に形成するサイドウォール形成工程と，サイドウォールに含まれる元素が半導体基板表面に拡散した場合に半導体基板表面を熱酸化する熱酸化工程と，を含む構成を採用する。
【００２４】
さらに，半導体基板表面にゲート絶縁膜を形成するゲート絶縁膜形成工程と，ゲート絶縁膜上にＦＥＴのゲート電極を形成するゲート電極形成工程と，窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールをＦＥＴのゲート電極側部に形成するサイドウォール形成工程と，サイドウォールに含まれる元素がゲート酸化膜を介して半導体基板表面に拡散した場合にゲート絶縁膜と半導体基板とを熱酸化する熱酸化工程と，を含む構成を採用する。
【００２５】
以上の構成では，元素には水素が含まれる構成を採用することができる。さらに，元素には窒素が含まれる構成を採用することができる。
【００２６】
８５０℃以上のＬＰ−ＣＶＤにより窒素とシリコンとを組成中に主として含みＦＥＴのゲート電極上面および側面を被覆する膜を形成する工程と，ＲＩＥにより当該膜をエッチバックすることにより窒化シリコンから構成されるＳＡＣのためのサイドウォールをゲート電極側部に形成するサイドウォール形成工程と，を含む構成を採用する。
【００２７】
さらに，８５０℃以上のＬＰ−ＣＶＤにより窒素とシリコンとを主として含みＦＥＴのゲート電極上面および側面を被覆する第１の膜を形成する工程と，第１の膜上に窒素とシリコンとを主として含む第２の膜を形成する工程と，ＲＩＥにより第１および第２の膜をエッチバックすることにより窒素とシリコンとを主として含むＳＡＣのためのサイドウォールをゲート電極側部に形成する工程と，を含む構成を採用する。
【００２８】
さらにまた，ＦＥＴがＬＤＤ構造のものであり，ＦＥＴのＬＤＤ部は相互に注入エネルギが異なる２以上のイオン注入により形成される構成を採用する。
【００２９】
以上の構成を有する本願にかかる発明は，次記第１〜第４の観点の少なくともいずれかにより，半導体基板表面付近でのトラップないし界面準位の発生を抑制し，ＦＥＴのホットキャリア耐性を向上させることができる。
第１の観点：サイドウォールと半導体基板との間にサイドウォールから半導体基板側への元素（例えば水素や窒素等）の拡散を抑止する拡散抑止膜を形成する。
第２の観点：熱酸化により，水素や窒素が拡散している可能性がある半導体基板表面付近を酸化する。
第３の観点：サイドウォールの材料を高温雰囲気下で成膜することにより，サイドウォールから放出される水素の量，少なくともサイドウォールから半導体基板側に放出される水素の量を低減する。
第４の観点：注入エネルギが相互に異なる複数回のイオン注入でＬＤＤ部を形成することにより，ホットキャリアの発生位置を半導体基板の深部に移動させる。
【００３０】
なお，後述の各実施形態では，主に，ＦＥＴとしてＬＤＤ構造を有するＭＯＳＦＥＴを例示し，半導体基板としてシリコン基板を例示し，ゲート絶縁膜として酸化シリコンから構成されるものを例示し，拡散抑止膜として酸化シリコンから構成されるものを例示し，ゲート電極として所定不純物がドープされたポリシリコンから構成されるものを例示し，サイドウォールとして窒化シリコンから構成されるものを例示する。
【発明の効果】
【００３１】
本発明によれば，ホットキャリア耐性が高いＭＯＳＦＥＴを備える半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３２】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００３３】
（第１実施形態）
図１〜図３を参照しながら，第１実施形態について説明する。ここで，図１は，本実施形態にかかる半導体装置１００の要部構成を説明するための概略的な断面図である。図２は，本実施形態にかかる半導体装置の製造方法１５０を説明するための概略的な流れ図である。図３は，図２による説明を補足するための概略的な断面図である。
【００３４】
本実施形態では，サイドウォールに含まれる水素や窒素のシリコン基板への拡散を拡散防止膜によって抑制ないし防止する。
図１に示すように，半導体装置１００は，シリコン基板１０２と層間絶縁膜１０４とＭＯＳＦＥＴ１１０とを備えている。半導体装置１００において，ＭＯＳＦＥＴ１１０は，シリコン基板１０２上に形成される。層間絶縁膜１０４は，シリコン基板１０２上に積層され，ＭＯＳＦＥＴ１１０を被覆する。なお，層間絶縁膜１０４は，所定の絶縁材料，例えば酸化シリコンから構成される。
【００３５】
ＭＯＳＦＥＴ１１０は，ソース領域１１２とドレイン領域１１４とゲート電極１１６とチャネル領域１１８とを備えている。ここで，ソース領域１１２はＬＤＤ部１１２ａを備えており，ドレイン領域１１４はＬＤＤ部１１４ａを備えている。ＭＯＳＦＥＴ１１０において，ソース領域１１２とドレイン領域１１４とチャネル領域１１８とはシリコン基板１０２に含まれる。ゲート電極１１６はシリコン基板１０２上に設けられる。ソース領域１１２とドレイン領域１１４とは，ゲート電極１１６の相互に対向する２辺の近傍に形成される。チャネル領域１１８は，ゲート電極１１６下，すなわちソース領域１１２とドレイン領域１１４との間に形成される。
【００３６】
ソース領域１１２とドレイン領域１１４とは，所定の導電性半導体，例えば所定不純物がドープされたシリコンから構成され，相互に同一の導電性を有する。ゲート電極１１６は，所定の導電材料，例えば所定不純物がドープされたポリシリコンから構成される。チャネル領域１１８は，所定の導電性半導体，例えば所定不純物がドープされたシリコンから構成される。なお，ＭＯＳＦＥＴ１１０がエンハンストメント形の場合，チャネル領域１１８は，ソース領域１１２およびドレイン領域１１４と逆の導電性を持つ。対して，ＭＯＳＦＥＴ１１０がデプレション形の場合，チャネル領域１１８は，ソース領域１１２およびドレイン領域１１４と同一の導電性を持つ。
【００３７】
さらに，ＭＯＳＦＥＴ１１０は，キャップ膜１２０とサイドウォール１２２とを備えている。ＭＯＳＦＥＴ１１０において，キャップ膜１２０は，ゲート電極１１６上面に形成される。サイドウォール１２２は，ゲート電極１１６側部のシリコン基板１０２上に形成されて，ゲート電極１１６側面を被覆する。したがって，ＭＯＳＦＥＴ１１０では，ソース領域１１２およびドレイン領域１１４のゲート電極１１６近傍がサイドウォール１２２により被覆される。キャップ膜１２０およびサイドウォール１２２は，層間絶縁膜１０４とは異なる材料から構成される。キャップ膜１２０およびサイドウォール１２２は，例えば，窒化シリコンから構成される。
【００３８】
さらに，ＭＯＳＦＥＴ１１０は，ゲート酸化膜１２４と拡散抑止膜１２６とを備えている。ＭＯＳＦＥＴ１１０において，ゲート酸化膜１２４と拡散抑止膜１２６とは，シリコン基板１０２表面に形成される。ゲート酸化膜１２４は，ゲート電極１１６下に形成され，拡散抑止膜１２６は，サイドウォール下に形成される。すなわち，ゲート酸化膜１２４は，ゲート電極１１６とチャネル領域１１８との間に形成され，拡散抑止膜１２６は，サイドウォール１２２とソース領域１１２との間およびサイドウォール１２２とドレイン領域１１４との間に形成される。
【００３９】
拡散抑止膜１２６は，サイドウォール１２２に含まれる水素や窒素のシリコン基板１０２への拡散を抑止する。本実施形態において，かかる拡散抑止膜１２６は，サイドウォール１２２内の水素や窒素が拡散しても当該水素や窒素がシリコン基板１０２との境界部付近まで達しない程度の膜厚を有する。ここで，拡散抑止膜１２６の膜厚は，サイドウォール１２２の幅を特に考慮して設計される。
なお，本実施形態において，拡散抑止膜１２６は，所定の絶縁材料，例えば酸化シリコンから構成される。
【００４０】
さらに，半導体装置１００は，ＳＡＣ技術により形成される第１コンタクトホール１０６ａと第１コンタクトホール１０６ａ内に埋め込み形成される第１埋込配線１０８ａとを備えている。第１コンタクトホール１０６ａは，キャップ膜１２０，サイドウォール１２２と層間絶縁膜１０４とのエッチングレートの差を利用して形成される。第１コンタクトホール１０６ａは，層間絶縁膜１０４を貫通し，その底部にソース領域１１２表面またはドレイン領域１１４表面を露出させる。第１埋込配線１０８ａは，第１コンタクトホール１０６ａ底部においてソース領域１１２またはドレイン領域１１４と接触接続される。
【００４１】
さらに，半導体装置１００は，第２コンタクトホール１０６ｂと第２コンタクトホール１０６ｂ内に埋め込み形成される第２埋込配線１０８ｂとを備えている。第２コンタクトホール１０６ｂは，層間絶縁膜１０４を貫通し，その底部にゲート電極１１６表面を露出させる。第２埋込配線１０８ｂは，第２コンタクトホール１０６ｂ底部においてゲート電極１１６と接触接続される。
【００４２】
半導体装置１００において，ソース領域１１２とドレイン領域１１４とゲート電極１１６とは，それぞれ半導体装置１００に備えられる他の構成要素に接続される。例えば，半導体装置１００が半導体メモリでありＭＯＳＦＥＴ１１０がメモリセルのトランジスタである場合には，ソース領域１１２が第１埋込配線１０８ａを介してビットラインに接続され，ドレイン領域１１４が他の第１埋込配線１０８ａを介してストレージキャパシタに接続され，ゲート電極１１６が第２埋込配線１０８ｂを介してワードラインに接続される。
【００４３】
次に，図２および図３を参照しながら，半導体装置１００に適用可能な本実施形態にかかる半導体装置の製造方法１５０について説明する。図２に示すように，製造方法１５０は，少なくとも工程Ｓ１〜工程Ｓ８を含む。製造方法１５０において，工程Ｓ１〜工程Ｓ８は，この順に実施される。
【００４４】
工程Ｓ１では，ゲート酸化膜１２４が形成される。ゲート酸化膜１２４は，シリコン基板１０２表面全体に形成される。ゲート酸化膜１２４は，例えば，シリコン基板１０２表面を酸化処理することにより，形成することができる。
【００４５】
工程Ｓ２では，ゲート電極１１６およびキャップ膜１２０が形成される。ゲート電極１１６は，チャネル領域１１８形成予定部分のゲート酸化膜１２４上に形成される。キャップ膜１２０は，ゲート電極１１６上に形成される。工程Ｓ２において，ゲート電極１１６とキャップ膜１２０とは，例えば，まず図３（ａ）に示すようにゲート電極１１６の材料膜とキャップ膜１２０の材料膜とを順次成膜し，次に図３（ｂ）に示すようにフォトリソグラフィとエッチングとにより当該材料膜をパターニングすることにより，形成することができる。
【００４６】
工程Ｓ３では，ＬＤＤ部１１２ａ，１１４ａを形成する。ＬＤＤ部１１２ａ，１１４ａは，例えばキャップ膜１２０をマスクとするイオン注入により，形成することができる。
【００４７】
工程Ｓ４では，拡散抑止膜１２６が形成される。拡散抑止膜１２６は，少なくともゲート電極１２４側部のサイドウォール１２２形成予定部分に形成される。拡散抑止膜１２６は，例えば図３（ｃ）に示すようにＣＶＤにおいて成膜レートをコントロールしつつ該当部分のゲート酸化膜１２４を厚膜化することにより，形成することができる。結果として，拡散抑止膜１２６は，ゲート酸化膜１２４より大きい膜厚を有するようになる。拡散抑止膜１２６の膜厚は，例えばゲート酸化膜１２４のそれの２倍以上とすることができる。なお，拡散抑止膜１２６の膜厚は，例えば１０μｍ〜２０μｍ（１００オングストローム〜２００オングストローム）とすることができる。
【００４８】
工程Ｓ５では，サイドウォール１２２が形成される。サイドウォール１２２は，ゲート電極１１６側部の拡散抑止膜１２６上に形成される。サイドウォール１２２は，例えば，まずＬＰ−ＣＶＤにより所定の厚さの窒化シリコン膜をウェハ全面に形成し次に当該窒化シリコン膜に対しＲＩＥによるエッチバックを行うことによって，形成することができる。なお，上記サイドウォール１２２となる窒化シリコン膜の厚さは，例えば１００μｍ〜２００μｍ（１０００オングストローム〜２０００オングストローム）とすることができる。
【００４９】
工程Ｓ６では，ソース領域１１２およびドレイン領域１１４が形成される。結果として，シリコン基板１０２上にＦＥＴ１１０が形成される。なお，ソース領域１１２およびドレイン領域１１４は，例えば，まずサイドウォール１２２をスペーサとするイオン注入を行い次にアニールによる活性化を行うことにより，形成することができる。
【００５０】
工程Ｓ７では，層間絶縁膜１０４が形成される。層間絶縁膜１０４は，ＭＯＳＦＥＴ１１０を被覆するようにシリコン基板１０２上に積層される。層間絶縁膜１０４は，例えばＣＶＤにより形成することができる。層間絶縁膜１０４は，サイドウォール１２２およびキャップ膜１２０と異なる絶縁材料，例えば酸化シリコンから構成される。
【００５１】
工程Ｓ８では，第１コンタクトホール１０６ａが形成される。第１コンタクトホール１０６ａは，ＳＡＣ技術を用いてエッチングにより層間絶縁膜１０４に形成される。すなわち，第１コンタクトホール１０６ａは，層間絶縁膜１０４とサイドウォール１２２，キャップ膜１２０とのエッチングレートの差を利用して，所定のソース領域１１２上またはドレイン領域１１４上に形成される。
【００５２】
なお，製造方法１５０は，工程Ｓ１〜工程Ｓ８以外にも，第１埋込配線１０８ａの形成工程，第２コンタクトホール１０６ｂの形成工程，第２埋め込む配線１０８ｂの形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【００５３】
以上説明したように，本実施形態にかかる半導体装置では，サイドウォール下に酸化シリコンから構成される拡散抑止膜が存在する。拡散抑止膜１２６は，サイドウォール１２２に含まれる水素や窒素のシリコン基板１０２側への拡散を抑止する。
【００５４】
したがって，本実施形態によれば，シリコン基板表面には，良質なシリコン／酸化シリコン界面が形成され，ホットキャリアのトラップが発生し易いシリコン／窒化シリコン界面は形成されない。結果として，本実施形態によれば，サイドウォール下におけるトラップ，界面準位の発生の抑制が可能となり，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【００５５】
さらに，本実施形態にかかる半導体装置の製造方法では，ゲート電極のパターニング後に，酸化膜ＣＶＤの条件をチューニングして拡散抑止膜を形成することができる。さらに，本実施形態にかかる半導体装置の製造方法では，熱酸化によらずに拡散抑止膜を形成することができるため，プロセス温度を低温化することができる。したがって，本実施形態によれば，拡散抑止膜の膜厚が高精度で制御可能となり，ＭＯＳＦＥＴの特性を制御し易くなる。
【００５６】
（第２実施形態）
図４〜図６を参照しながら，第２実施形態について説明する。ここで，図４は，本実施形態にかかる半導体装置２００の要部構成を説明するための概略的な断面図である。図５は，本実施形態にかかる半導体装置の製造方法２５０を説明するための概略的な流れ図である。図６は，図５による説明を補足するための概略的な断面図である。
【００５７】
本実施形態では，サイドウォールに含まれる水素および窒素のシリコン基板側への拡散を拡散抑止膜によって抑制ないし防止する。
図４に示すように，本実施形態にかかる半導体装置２００は，酸化壁２１６ａを有する点で，図１に示す上記第１実施形態にかかる半導体装置１００と相違する。半導体装置２００は，他の構成において，図１に示す半導体装置１００と実質的に共通する。
【００５８】
半導体装置２００において，酸化壁２１６ａは，ゲート電極２１６側面が酸化されることにより，ゲート電極２１６側面に形成される。酸化壁２１６ａは，例えば酸化シリコンから構成される。
【００５９】
次に，図５および図６を参照しながら，半導体装置２００に適用可能な本実施形態にかかる半導体装置の製造方法２５０について説明する。図５に示すように，本実施形態にかかる製造方法２５０は，少なくとも工程Ｓ１１〜工程Ｓ１８を含む。製造方法２５０において，工程Ｓ１１〜工程Ｓ１８は，この順に実施される。
【００６０】
製造方法２５０において，工程Ｓ１１〜工程Ｓ１３，工程Ｓ１５〜工程Ｓ１８は，それぞれ，図２に示す上記第１実施形態にかかる製造方法１５０の対応工程と実質的に同一である。ここで，工程Ｓ１１は工程Ｓ１に対応し，工程Ｓ１２は工程Ｓ２に対応し，工程Ｓ１３は工程Ｓ３に対応し，工程Ｓ１５は工程Ｓ５に対応し，工程Ｓ１６は工程Ｓ６に対応し，工程Ｓ１７は工程Ｓ７に対応し，工程Ｓ１８は工程Ｓ８に対応する。
【００６１】
製造方法２５０において，工程Ｓ１４では，図６（ａ）に示す状態のウェハが熱酸化処理される。結果として，図６（ｂ）に示すように，ゲート電極２１６側部のシリコン基板２０２表面が酸化されて当該部分のゲート絶縁膜２２４が厚膜化することにより，拡散抑止膜２２６が形成される。同時に，ゲート電極２１６側面が酸化され，当該ゲート電極２１６側面に酸化壁２１６ａが形成される。なお，工程Ｓ１４の熱酸化処理は，例えば，約８５０℃の酸素雰囲気中で行われる。
【００６２】
以上説明した半導体装置２００の製造方法では，図６（ｃ）に示すように，工程Ｓ６において，サイドウォール２２２下に拡散抑止膜２２６が存在する。したがって，ソース領域２１２およびドレイン領域２１４を活性化するためにアニールを行った場合にも，拡散抑止膜２２６により，サイドウォール２２２に含まれる水素や窒素のシリコン基板２０２への拡散が抑制ないし防止される。結果として，サイドウォール２２２下におけるトラップの発生が防止され，製造されるＭＯＳＦＥＴ２１０に特性の劣化が生じづらくなる。
【００６３】
本実施形態にかかる製造方法２５０は，工程Ｓ１１〜工程Ｓ１８以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【００６４】
以上説明したように，本実施形態にかかる半導体装置では，サイドウォール下に酸化シリコンから構成される拡散抑止膜が存在する。したがって，シリコン基板表面には，良質なシリコン／酸化シリコン界面が形成され，ホットキャリアのトラップが発生し易いシリコン／窒化シリコン界面は形成されない。結果として，本実施形態によれば，サイドウォール下におけるトラップ，界面準位の発生の抑制が可能となり，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【００６５】
（第３実施形態）
図７〜図９を参照しながら，第３実施形態について説明する。ここで，図７は，本実施形態にかかる半導体装置３００の要部構成を説明するための概略的な断面図である。図８は，本実施形態にかかる半導体装置の製造方法３５０を説明するための概略的な流れ図である。図９は，図８による説明を補足するための概略的な断面図である。
【００６６】
本実施形態では，サイドウォールに含まれる水素および窒素のシリコン基板側への拡散を拡散抑止膜により抑制する。また，本実施形態では，水素や窒素が拡散したゲート酸化膜，シリコン基板を熱酸化することにより，シリコン基板表面付近でのトラップ，界面準位の発生を抑制する。
【００６７】
図７に示すように，本実施形態にかかる半導体装置３００は，構造的には，図１に示す上記第１実施形態にかかる半導体装置１００と略同一である。しかし，半導体装置３００は，その製造方法において，図１に示す上記第１実施形態にかかる半導体装置１００と相違する。
【００６８】
図８および図９を参照しながら，半導体装置３００に適用可能な本実施形態にかかる製造方法３５０について説明する。図８に示すように，本実施形態にかかる製造方法３５０は，少なくとも工程Ｓ２１〜工程Ｓ２８を含む。製造方法３５０において，工程Ｓ２１〜工程Ｓ２８は，この順に実施される。
【００６９】
製造方法３５０において，工程Ｓ２１〜工程Ｓ２３，工程Ｓ２６〜工程Ｓ２８は，それぞれ，図２に示す上記第１実施形態にかかる製造方法１５０の対応工程と実質的に同一である。ここで，工程Ｓ２１は工程Ｓ１に対応し，工程Ｓ２２は工程Ｓ２に対応し，工程Ｓ２３は工程Ｓ３に対応し，工程Ｓ２６は工程Ｓ６に対応し，工程Ｓ２７は工程Ｓ７に対応し，工程Ｓ２８は工程Ｓ８に対応する。
【００７０】
製造方法３５０において，工程Ｓ２３の終了時には，図９（ａ）に示す状態のウェハが形成される。図９（ｂ）に示すように，工程Ｓ２４では，かかるウェハ上にサイドウォール３２２が形成される。サイドウォール３２２は，ゲート電極３１６側部のゲート酸化膜３２４上に形成される。サイドウォール３２２は，例えば，まずＬＰ−ＣＶＤにより所定の厚さの窒化シリコン膜をウェハ全面に形成し次に当該窒化シリコン膜に対しＲＩＥによるエッチバックを行うことによって，形成することができる。なお，上記サイドウォール３２２となる窒化シリコン膜の厚さは，例えば１００μｍ〜２００μｍ（１０００オングストローム〜２０００オングストローム）とすることができる。
【００７１】
図９（ｃ）に示すように，工程Ｓ２５では，サイドウォール３２２下に拡散抑止膜３２６が形成される。拡散抑止膜３２６は，図９（ｂ）に示すウェハを熱酸化処理しサイドウォール３２２下のゲート酸化膜３２４を厚膜化することにより，形成される。
【００７２】
かかる熱酸化処理において，サイドウォール３２２下のゲート酸化膜３２４の厚膜化は，サイドウォール３２２のエッジ部分３２２ａから始まり，次第にゲート電極３１６付近にまで拡がる。上記熱酸化処理では，さらに，拡散抑止膜３２６の形成過程で，サイドウォール３２２から水素や窒素が拡散したシリコン基板３０２表面およびゲート酸化膜３２４が酸化される。上記熱酸化処理は，例えば約８５０℃の酸素雰囲気中で行われる。
【００７３】
本実施形態にかかる製造方法３５０は，工程Ｓ２１〜工程Ｓ２８以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【００７４】
以上説明した本実施形態にかかる半導体装置では，サイドウォール下に酸化シリコンから構成される拡散抑止膜が存在する。拡散抑止膜は，サイドウォールから半導体基板側への水素や窒素の拡散を抑止する。
【００７５】
したがって，シリコン基板表面には，良質なシリコン／酸化シリコン界面が形成され，ホットキャリアのトラップが発生し易いシリコン／窒化シリコン界面は形成されない。結果として，本実施形態によれば，サイドウォール下におけるトラップ，界面準位の発生の抑制が可能となり，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【００７６】
さらに，本実施形態では，サイドウォール形成後に，拡散抑止膜の形成時の熱酸化処理により，サイドウォールからゲート酸化膜に拡散した水素を還元することができる。したがって，本実施形態は，サイドウォール下およびゲート酸化膜の膜質改善効果が上記第１，第２実施形態よりも高い。
【００７７】
さらにまた，本実施形態では，サイドウォール形成後の熱酸化処理により拡散抑止膜が形成されるため，当該熱酸化処理によるゲート電極側面の酸化が生じない。したがって，本実施形態によれば，ゲート電極のシート抵抗の変動を抑制することができる。
【００７８】
（第４実施形態）
図１０〜図１２を参照しながら，第４実施形態について説明する。ここで，図１０は，本実施形態にかかる半導体装置４００の要部構成を説明するための概略的な断面図である。図１１は，本実施形態にかかる半導体装置の製造方法４５０を説明するための概略的な流れ図である。図１２は，図１１による説明を補足するための概略的な断面図である。
【００７９】
本実施形態では，サイドウォールに含まれる水素および窒素のシリコン基板側への拡散を拡散抑止膜により抑制する。また，本実施形態では，水素や窒素が拡散したゲート酸化膜，シリコン基板を熱酸化することにより，シリコン基板表面付近でのトラップ，界面準位の発生を抑制する。
【００８０】
図１０に示すように，本実施形態にかかる半導体装置４００は，拡散防止膜の代わりに拡散抑止膜を有する点で，図７に示す上記第３実施形態にかかる半導体装置３００と相違する。さらに，半導体装置４００は，層間絶縁膜がＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）から構成される点で，図７に示す半導体装置３００と相違する。半導体装置３００は，他の構成において，図７に示す半導体装置３００と実質的に共通する。
【００８１】
次に，図１１および図１２を参照しながら，半導体装置４００に適用可能な本実施形態にかかる半導体装置の製造方法４５０について説明する。図１１に示すように，本実施形態にかかる製造方法４５０は，少なくとも工程Ｓ３１〜Ｓ３８を含む。製造方法４５０において，工程Ｓ３１〜Ｓ３８は，この順に実施される。
【００８２】
製造方法４５０において，工程Ｓ３１〜工程Ｓ３４，工程Ｓ３８は，それぞれ，図８に示す上記第３実施形態にかかる製造方法３５０の対応工程と実質的に同一である。ここで，工程Ｓ３１は工程Ｓ２１に対応し，工程Ｓ３２は工程Ｓ２２に対応し，工程Ｓ３３は工程Ｓ２３に対応し，工程Ｓ３４は工程Ｓ２４に対応し，工程Ｓ３８は工程Ｓ２８に対応する。
【００８３】
製造方法４５０において，工程Ｓ３５では，図１２（ａ）に示すように，ソース領域４１２およびドレイン領域４１４が形成される。結果として，シリコン基板４０２上にＦＥＴ４１０が形成される。なお，ソース領域４１２およびドレイン領域４１４は，例えば，まずサイドウォール４２２をスペーサとするイオン注入を行い次にアニールによる活性化を行うことにより，形成することができる。
【００８４】
工程Ｓ３６では，図１２（ｂ）に示すように，層間絶縁膜４０４が形成される。本実施形態において，層間絶縁膜４０４はＢＰＳＧから構成される。層間絶縁膜４０４は，ＭＯＳＦＥＴ４１０を被覆するようにシリコン基板４０２上に積層される。工程Ｓ３６において，層間絶縁膜４０４は，例えばＣＶＤにより形成することができる。工程Ｓ３６において，層間絶縁膜４０４の層厚は，例えば３００μｍ〜５００μｍ（３０００オングストローム〜５０００オングストローム）とすることができる。
【００８５】
工程Ｓ３７では，図１２（ｃ）に示すように，拡散抑止膜４２６が形成される。拡散抑止膜４２６は，図１２（ｂ）に示す状態のウェハを熱処理しサイドウォール４２２下のシリコン基板４０２表面を熱酸化することにより，形成することができる。かかる工程Ｓ３７において，サイドウォール４２２下のゲート酸化膜４２４の熱酸化は，サイドウォール４２２のエッジ部分４２２ａから始まり，次第にゲート電極４１６付近にまで拡がる。なお，工程Ｓ３７における熱処理は，例えば約８５０℃の酸素雰囲気中で行われる。
【００８６】
本実施形態では，工程Ｓ３７前には，サイドウォール４２２下に拡散抑止膜４２６が存在しない。したがって，サイドウォール４２２に含まれる水素や窒素がゲート酸化膜４２４を介してシリコン基板４０２側に拡散し易い。しかし，その様に水素や窒素が拡散しても，工程Ｓ３７における拡散抑止膜４２６の形成過程でゲート酸化膜４２４およびシリコン基板４０２表面が酸化される。結果として，製造方法４５０では，サイドウォール４２２下におけるトラップの発生が防止され，製造されるＭＯＳＦＥＴ４１０に特性の劣化が生じづらくなる。
【００８７】
本実施形態にかかる製造方法４５０は，工程Ｓ３１〜工程Ｓ３８以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【００８８】
以上説明した本実施形態によれば，サイドウォールから一旦拡散した水素や窒素が拡散抑止膜の形成により酸素に置き換えられる。結果として，本実施形態によれば，サイドウォール下におけるトラップ，界面準位の発生の抑制が可能となり，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【００８９】
さらに，本実施形態では，サイドウォール形成後の熱処理により拡散抑止膜が形成されるため，当該熱処理によるゲート電極側面の酸化が生じない。したがって，本実施形態によれば，ゲート電極のシート抵抗の変動を抑制することができる。
【００９０】
さらにまた，本実施形態によれば，拡散抑止膜の形成フローと層間絶縁膜の平坦化のためのＢＰＳＧフローとを単一の工程で実施することができる。したがって，本実施形態によれば，工程の簡略化を図ることができる。
【００９１】
（第５実施形態）
図１３〜図１５を参照しながら，第５実施形態について説明する。ここで，図１３は，本実施形態にかかる半導体装置５００の要部構成を説明するための概略的な断面図である。図１４は，本実施形態にかかる半導体装置の製造方法５５０を説明するための概略的な流れ図である。図１５は，図１４による説明を補足するための概略的な断面図である。
【００９２】
本実施形態では，サイドウォールを高温雰囲気下で形成することにより，サイドウォールから放出される水素の量を全体的に低減する。
図１３に示すように，本実施形態にかかる半導体装置５００は，拡散防止膜を有さない点で，図１に示す上記第１実施形態にかかる半導体装置１００と相違する。さらに，半導体装置５００は，サイドウォール５２２の形成方法に本実施形態にかかる特徴を有する。半導体装置５００は，他の構成において，図１に示す半導体装置１００と実質的に共通する。
【００９３】
図１４および図１５を参照しながら，半導体装置５００に適用可能な半導体装置の製造方法５５０について説明する。図１４に示すように，製造方法５５０は，少なくとも工程Ｓ４１〜工程Ｓ４７を含む。製造方法５５０において，工程Ｓ４１〜工程Ｓ４７は，この順に実施される。
【００９４】
製造方法５５０において，工程Ｓ４１〜工程Ｓ４３，工程Ｓ４５〜工程Ｓ４７は，それぞれ，図２に示す上記第１実施形態にかかる製造方法１５０の対応工程と実質的に同一である。ここで，工程Ｓ４１は工程Ｓ１に対応し，工程Ｓ４２は工程Ｓ２に対応し，工程Ｓ４３は工程Ｓ３に対応し，工程Ｓ４５は工程Ｓ６に対応し，工程Ｓ４６は工程Ｓ７に対応し，工程Ｓ４７は工程Ｓ８に対応する。
【００９５】
製造方法５５０では，工程Ｓ４３の終了時に，図１５（ａ）に示す状態のウェハが形成される。工程Ｓ４４では，図１５（ｂ）に示すように，かかるウェハ上にサイドウォール５２２が形成される。工程Ｓ４４において，サイドウォール５２２は，まずＬＰ−ＣＶＤにより所定の厚さの窒化シリコン膜をウェハ全面に形成し次に当該窒化シリコン膜に対しＲＩＥによるエッチバックを行うことによって，形成される。
【００９６】
本実施形態では，工程Ｓ４４のＬＰ−ＣＶＤは，約８５０℃以上（特に８５０℃〜９００℃）の高温雰囲気で行われる。製造方法５５０では，工程Ｓ４４において約８５０℃以上の温度条件でＬＰ−ＣＶＤにより窒化シリコンを成膜することにより，後の工程でサイドウォール５２２から放出される水素の量を低減すことができる。したがって，サイドウォール５２２からゲート酸化膜５２４を介してシリコン基板５０２に拡散する水素の量が低減し，シリコン基板５０２表面付近でのトラップの発生が抑制される。
【００９７】
なお，一般的なＬＰ−ＣＶＤは，約７８０℃程度の温度条件で実施される。約８５０℃以上の温度条件は，一般的なＬＰ−ＣＶＤ装置の炉心の耐熱限界を越える。
【００９８】
本実施形態にかかる製造方法５５０は，工程Ｓ４１〜工程Ｓ４７以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【００９９】
以上説明したように，本実施形態によれば，ＣＶＤ過程で乖離した水素がシリコン基板表面のシリコン／窒化シリコン界面に到達しづらくなる。発明者等の知見によれば，当該水素の量は，約７８０℃の温度条件でサイドウォール形成のためのＬＰ−ＣＶＤを行った場合の１／３程度に低減することができる。
【０１００】
したがって，本実施形態によれば，シリコン／窒化シリコン界面でのトラップの発生が抑制され，さらにサイドウォール中の水素のゲート酸化膜，シリコン基板への拡散が抑制される。結果として，本実施形態によれば，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【０１０１】
（第６実施形態）
図１６〜図１８を参照しながら，第６実施形態について説明する。ここで，図１６は，本実施形態にかかる半導体装置６００の要部構成を説明するための概略的な断面図である。図１７は，本実施形態にかかる半導体装置の製造方法６５０を説明するための概略的な流れ図である。図１８は，図１７による説明を補足するための概略的な断面図である。
【０１０２】
本実施形態では，サイドウォールを複数層から構成しその最下層の成膜を高温雰囲気下で行うことにより，サイドウォールからその下方に放出される水素の量を低減する。
図１６に示すように，本実施形態にかかる半導体装置６００は，サイドウォールの構成が，図１３に示す上記第５実施形態にかかる半導体装置５００と相違する。半導体装置６００は，他の構成において，図１３に示す半導体装置５００と実質的に共通する。
【０１０３】
半導体装置６００において，サイドウォール６２２は，シリコン基板６０２側に形成される第１膜６２２ａと，第１膜６２２ａ上に形成される第２膜６２２ｂと，を備えている。第１膜６２２ａは例えば８５０℃〜９００℃程度の高温雰囲気下でＬＰ−ＣＶＤにより形成されたものであり，第２膜６２２ｂは例えば７８０℃程度の一般的な温度条件下でＬＰ−ＣＶＤにより形成されたものである。
【０１０４】
図１７および図１８を参照しながら，半導体装置６００に適用可能な本実施形態にかかる半導体装置の製造方法６５０について説明する。図１７に示すように，本実施形態にかかる製造方法６５０は，少なくとも工程Ｓ５１〜工程Ｓ５７を含む。製造方法６５０では，工程Ｓ５１〜工程Ｓ５７は，この順に実施される。
【０１０５】
製造方法６５０において，工程Ｓ５１〜工程Ｓ５３，工程Ｓ５４〜工程Ｓ５７は，それぞれ，図１４に示す上記第５実施形態にかかる製造方法５５０の対応工程と実質的に同一である。ここで，工程Ｓ５１は工程Ｓ４１に対応し，工程Ｓ５２は工程Ｓ４２に対応し，工程Ｓ５３は工程Ｓ４３に対応し，工程Ｓ５５は工程Ｓ４５に対応し，工程Ｓ５６は工程Ｓ４６に対応し，工程Ｓ５７は工程Ｓ４７に対応する。
【０１０６】
製造方法６５０において，工程Ｓ５４は以下のように実施される。まず，図１８（ａ）に示すように，約８５０℃以上の高温雰囲気でＬＰ−ＣＶＤによりウェハ表面全体に第１の窒化シリコン膜６２２ａ’が形成される。次に，図１８（ｂ）に示すように，約７８０℃の通常の温度条件下でＬＰ−ＣＶＤにより第１の窒化シリコン膜６２２ａ’上に第２の窒化シリコン膜６２２ｂ’が形成される。次に，図１８（ｃ）に示すように，第１の窒化シリコン膜６２２ａ’および第２の窒化シリコン膜６２２ｂ’に対しＲＩＥによるエッチバックを行う。
【０１０７】
結果として，ゲート電極６１６側部にサイドウォール６２２が形成される。ここで，上記エッチバック後にゲート電極６１６側部に残留する第１の窒化シリコン膜６２２ａ’が第１膜６２２ａとなり，上記エッチバック後にゲート電極６１６側部に残留する第２の窒化シリコン膜６２２ｂ’が第２膜６２２ｂとなる。
【０１０８】
なお，本実施形態では，第１の窒化シリコン膜６２２ａ’の膜厚を例えば２０μｍ〜４０μｍ（２００オングストローム〜４００オングストローム）とし，第２の窒化シリコン膜６２２ｂ’の膜厚を例えば８０μｍ〜１６０μｍ（８００オングストローム〜１６００オングストローム）とすることができる。
【０１０９】
本実施形態にかかる製造方法６５０は，工程Ｓ５１〜工程Ｓ５７以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【０１１０】
以上説明したように，本実施形態によれば，第１の窒化シリコン膜により，第２の窒化シリコン膜の形成過程で乖離した水素がシリコン基板表面のシリコン／窒化シリコン界面に到達しづらくなる。したがって，本実施形態によれば，上記第６実施形態以上にシリコン／窒化シリコン界面でのトラップの発生が抑制され，さらにサイドウォール中の水素のゲート酸化膜，シリコン基板への拡散が抑制される。結果として，本実施形態によれば，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【０１１１】
（第７実施形態）
図１９〜図２２を参照しながら，第７実施形態について説明する。ここで，図１９は，本実施形態にかかる半導体装置７００の要部構成を説明するための概略的な断面図である。図２０は，本実施形態にかかる半導体装置の製造方法７５０を説明するための概略的な流れ図である。図２１は，図２０による説明を補足するための概略的な断面図である。図２２は，半導体装置７００のＬＤＤ部７１２ａ，７１４ａの不純物プロファイルを示す概略的な図である。
【０１１２】
本実施形態では，ＬＤＤ部を複数回のイオン注入で形成することにより，ホットキャリアの発生位置をトラップないし界面準位の発生位置から離れた半導体基板の深部に移動させる。
図１９に示すように，本実施形態にかかる半導体装置７００は，拡散防止膜を有さない点で，図１に示す上記第１実施形態にかかる半導体装置１００と相違する。さらに，半導体装置７００は，ＬＤＤ部の構成が，図１に示す半導体装置１００と相違する。半導体装置７００は，他の構成において，図１に示す半導体装置１００と実質的に共通する。
【０１１３】
半導体装置７００において，ＬＤＤ部７１２ａは，シリコン基板７０２表面付近に形成される浅い部分７１２ａ１と，浅い部分７１２ａ１下に形成される深い部分７１２ａ２と，から構成される。また，ＬＤＤ部７１４ａは，シリコン基板７０２表面付近に形成される浅い部分７１４ａ１と，浅い部分７１４ａ１下に形成される深い部分７１４ａ２と，から構成される。
【０１１４】
次に，図２０〜図２２を参照しながら，半導体装置７００に適用可能な本実施形態にかかる製造方法７５０について説明する。図２０に示すように，製造方法７５０は，少なくとも工程Ｓ６１〜工程Ｓ６７を含む。製造方法７５０において，工程Ｓ６１〜工程Ｓ６７は，この順に実施される。
【０１１５】
製造方法７５０において，工程Ｓ６１，工程Ｓ６２，工程Ｓ６４〜工程Ｓ６７は，それぞれ，図２に示す上記第１実施形態にかかる製造方法１５０の対応工程と実質的に同一である。ここで，工程Ｓ６１は工程Ｓ１に対応し，工程Ｓ６２は工程Ｓ２に対応し，工程Ｓ６４は工程Ｓ５に対応し，工程Ｓ６５は工程Ｓ６に対応し，工程Ｓ６６は工程Ｓ７に対応し，工程Ｓ６７は工程Ｓ８に対応する。
【０１１６】
製造方法７５０において，工程Ｓ６３では，注入エネルギの相互に異なる２度のイオン注入によりＬＤＤ部７１２が形成される。工程Ｓ６３において，１度目のイオン注入では，例えば図２１（ａ）に示すように浅い部分７１２ａ１，７１４ａ１が形成され，２度目のイオン注入では，例えば図２１（ｂ）に示すように深い部分７１２ａ２，７１４ａ２が形成される。
【０１１７】
なお，本実施形態では，１度目のイオン注入では，例えば，不純物としてリンを用い注入エネルギを約２０ＫｅＶに設定することができる。また，２度目のイオン注入では，例えば，不純物としてリンを用い注入エネルギを約７０ＫｅＶに設定することができる。
【０１１８】
結果として，本実施形態にかかるＬＤＤ部７１２ａ，７１４ａは，図２２に示すような深さ方向の不純物プロファイルを持つこととなる。なお，図２２には，ＬＤＤ部７１２ａ，７１４ａとの比較のために，１度のイオン注入により形成した一般的なＬＤＤ部の不純物プロファイルも示してある。
【０１１９】
図２２に示すように，ＬＤＤ部７１２ａ，７１４ａでは，一般的なＬＤＤ部と比べて，不純物濃度のピークが深くなる。したがって，本実施形態では，一般的なＬＤＤ部を有する構成と比べて，ホットキャリアの発生位置が半導体基板の深部に移動することとなる。
【０１２０】
本実施形態にかかる製造方法７５０は，工程Ｓ６１〜工程Ｓ６７以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【０１２１】
以上説明したように本実施形態によれば，ＬＤＤ部を２度のイオン注入で形成することにより，ホットキャリア発生位置近傍における電界集中が緩和される。したがって，ホットキャリアの発生確率が低下するとともに，ホットキャリアの発生位置が通常よりも深くなる。
【０１２２】
よって，本実施形態では，シリコン基板表面付近に形成されるシリコン／窒化シリコン界面へ到達するホットキャリアの数が減少し，シリコン／窒化シリコン界面でのホットキャリアトラップの確率が低下する。結果として，本実施形態によれば，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【０１２３】
さらに，本実施形態では，２度のイオン注入のうち一方は，注入エネルギを低く抑えることができる。したがって，本実施形態によれば，ＭＯＳＦＥＴの電流特性を維持したまま，ホットキャリア耐性を改善することができる。
【０１２４】
以上，本発明に係る好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例及び変更例を想定しうるものであり，それら修正例及び変更例についても本発明の技術範囲に包含されるものと了解される。
【０１２５】
例えば，上記実施形態では，酸化シリコンから構成されるゲート絶縁膜を備える半導体装置およびその製造方法例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な絶縁材料，例えば酸化アルミニウムや酸化ストロンチウム等から構成されるゲート絶縁膜を備える半導体装置およびその製造方法に対しても適用することができる。
【０１２６】
上記実施形態では，酸化シリコンから構成される酸化抑止膜を備える半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な絶縁材料，例えば酸化アルミニウムや酸化ストロンチウム等から構成される酸化抑止膜を備える半導体装置およびその製造方法に対しても適用することができる。
【０１２７】
上記実施形態では，窒化シリコンから構成されるキャップ膜を備える半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な絶縁材料，例えば酸化アルミニウムや酸化ストロンチウム等から構成される酸化抑止膜を備える半導体装置およびその製造方法に対しても適用することができる。本発明において，キャップ膜の材料は，層間絶縁膜の材料と異なる絶縁材料であればよい。
【０１２８】
上記実施形態では，所定不純物がドープされたポリシリコンから構成されるゲート電極を備える半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な導電材料，例えば，所定不純物をドープしたシリコン，多結晶シリコン，金属シリサイド，金属，或いはそれらの積層体等から構成されるゲート電極を備える半導体装置およびその製造方法に対しても適用することができる。
【０１２９】
上記実施形態では，酸化シリコンから構成される層間絶縁膜を備える半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な絶縁材料から構成される層間絶縁膜を備える半導体装置およびその製造方法に対しても適用することができる。なお，層間絶縁膜は，サイドウォールと異なるエッチングレートを有する材料から構成することが好適である。
【０１３０】
上記実施形態では，半導体基板としてシリコン基板を適用した半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な半導体基板，例えば，ガリウムヒ素（ＧａＡｓ）基板その他の半導体基板を適用した半導体装置およびその製造方法に対しても適用することができる。
【０１３１】
上記実施形態では，ＬＤＤ構造のＦＥＴを備える半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，ＬＤＤ構造を有さないＦＥＴを備える半導体装置およびその製造方法に対しても適用することができる。
【０１３２】
上記実施形態では，ＳＡＣ技術によるコンタクトホールがソース領域１１２上およびドレイン領域上の双方に形成される半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な構成，例えば，ＳＡＣ技術によるコンタクトホールがドレイン領域上にのみ形成される構成，或いはＳＡＣ技術によるコンタクトホールがソース領域上にのみ形成される構成等を有する半導体装置およびその製造方法に対しても適用することができる。
【０１３３】
上記実施形態では，絶縁ゲート形のＦＥＴを例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々なＦＥＴ，例えば接合ゲート形のＦＥＴやショットキー障壁形のＦＥＴ等に対しても適用することができる。
【０１３４】
本発明は，ＦＥＴを備える様々な半導体装置およびその製造方法，例えば，ＦＥＴを備える増幅回路，ＦＥＴを備える高周波回路，ＦＥＴを備える低周波回路，ＦＥＴを備えるディジタル回路，ＦＥＴを備えるアナログ回路，或いはそれらを組み合わせた回路等に対して適用することができる。なお，本発明は，ＬＳＩなどのゲート電極とコンタクトホールとの間にアライメント余裕が確保しづらい集積度が高い半導体装置およびその製造方法に適用すると効果的である。
【０１３５】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１３６】
本発明は，半導体装置および半導体装置の製造方法に適用可能である。
【図面の簡単な説明】
【０１３７】
【図１】発明を適用可能な半導体装置の要部構成を説明するための概略的な断面図である。
【図２】本発明を適用可能な半導体装置の製造方法を説明するための概略的な流れ図である。
【図３】図２による説明を補足するための概略的な断面図である。
【図４】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図５】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図６】図５による説明を補足するための概略的な断面図である。
【図７】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図８】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図９】図８による説明を補足するための概略的な断面図である。
【図１０】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図１１】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図１２】図１１による説明を補足するための概略的な断面図である。
【図１３】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図１４】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図１５】図１４による説明を補足するための概略的な断面図である。
【図１６】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図１７】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図１８】図１７による説明を補足するための概略的な断面図である。
【図１９】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図２０】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図２１】図１４による説明を補足するための概略的な断面図である。
【図２２】図１９に示す半導体装置のＬＤＤ部の不純物プロファイルを示す概略的な図である。
【図２３】従来の半導体装置を説明するための概略的な断面図である。
【符号の説明】
【０１３８】
１００ 半導体装置
１１０ ＭＯＳＦＥＴ
１０２ シリコン基板
１０４ 層間絶縁膜
１１６ ゲート電極
１２２ サイドウォール
５２２ サイドウォール
６２２ サイドウォール
１２４ ゲート酸化膜
１２６ 拡散抑止膜
７１２ａ ＬＤＤ部
７１４ａ ＬＤＤ部
【技術分野】
【０００１】
本発明は，半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）中に形成されるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）は，微細加工技術の進展に伴い，小型化の一途を辿っている。特に，ＤＲＡＭ（Ｄｉｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルに適用されるＭＯＳＦＥＴのサイズは，世代ごとに４０％ずつ縮小している。一方で，ＭＯＳＦＥＴではゲート電極とコンタクトホールとの間にアライメントの余裕をとる必要がある。この結果，現在では，コンタクトホールの孔径と，ゲート電極とコンタクトホールとの間のアライメント余裕とを，適度に確保することが極めて難しくなってきている。
【０００３】
従来，かかる問題の解決策として，ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｉｎｅｄ Ｃｏｎｔａｃｔ）技術が提案されている。ＳＡＣ技術にはゲート電極とコンタクトホールとの間のアライメントの余裕が不要であるため，現在ではＳＡＣ技術を用いたＭＯＳＦＥＴが主流となっている。
なお，以上の事情については，例えば”Ｋ．Ｐ．Ｌｅｅ他著「Ａ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ １ Ｇｉｇａ−Ｂｉｔ ＤＲＡＭ」，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ９０７−９１０，１９９５”に記載されている。
【０００４】
従来，ＳＡＣのプロセスとしては，酸化シリコンと窒化シリコンとの高いエッチング選択比を利用するＳｉＮ−ＳＷ方式が一般化している。ここで，ＳｉＮ−ＳＷ方式とは，窒化シリコンから構成されるサイドウォール（ＳＷ）でゲート電極を覆い，当該サイドウォールをエッチングストッパ膜としてコンタクトホールを形成する方式である。
【０００５】
以下，図２３を参照しながら，従来のＳｉＮ−ＳＷ方式のＳＡＣプロセスについて説明する。なお，図２３には，ＳｉＮ−ＳＷ方式のＳＡＣ技術を用いて製造される従来のＭＯＳＦＥＴ８００の断面構造を概略的に示す。
【０００６】
ＭＯＳＦＥＴ８００の製造方法では，シリコン基板８０２上にゲート酸化膜８２４とゲート電極８１６とを順次形成する。ここで，ゲート酸化膜８２４は，シリコン基板８０２表面全体に略均一な膜厚で形成される。次に，ゲート電極８１６上に窒化シリコンから構成されるキャップ膜８２０を形成する。次に，ゲート電極８１６側部のゲート酸化膜８２４上に窒化シリコンから構成されるサイドウォール８２２を形成する。サイドウォール８２２は，約７２０℃程度の温度条件のＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）のエッチバックとにより形成される。結果として，窒化シリコンから構成されるサイドウォール８２２およびキャップ膜８２０によって，ゲート電極８１６が完全に覆われる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら，上記従来のＭＯＳＦＥＴ８００は，酸化シリコンから構成されるサイドウォールを有するコンベンショナルなＭＯＳＦＥＴと比較して，ホットキャリア信頼性が低い。
【０００８】
ホットキャリアレス試験を行うと，コンベンショナルなＭＯＳＦＥＴの場合では，ストレス初期において，大きくＭＯＳＦＥＴの特性（ＩＤｓ．ＧＭ）が劣化する。かかる事情については，例えば”Ｙ．Ｓａｍｂｏｎｓｕｇｉ他著「Ｈｏｔ−Ｃａｒｒｉｅｒ Ｄｅｇｒａｄｉａｔｉｏｎ Ｍｅｃｈａｎｉｓｍ ａｎｄ Ｐｒｏｍｉｓｉｎｇ Ｄｅｖｉｃｅ Ｄｅｓｉｇｎ ｏｆ ｎＭＯＳＦＥＴｓ ｗｉｔｈ Ｎｉｔｒｉｄｅ Ｓｉｄｅｗａｌｌ Ｓｐａｃｅｒ」，ＩＲＰＳ，ｐｐ１８４−１８８，１９９８”に記載されている。
【０００９】
また，ＭＯＳＦＥＴの近傍に窒化シリコン膜が存在する場合，ゲート電圧がソース／ドレイン間電圧の１／２より低いストレス条件において，ＭＯＳＦＥＴの特性の劣化が大きくなる。かかる事情については，例えば”Ｓ．Ｔｏｋｉｔｏｈ他著「Ｅｎｈａｎｃｅｍｅｎｔ ｏｆ Ｈｏｔ−Ｃａｒｒｉｅｒ Ｉｎｄｕｃｅｄ Ｄｅｇｒａｄｉａｔｉｏｎ ｕｎｄｅｒ Ｌｏｗ Ｇａｔｅ Ｖｏｌｔａｇｅ Ｓｔｒｅｓｓ ｄｕｅ ｔｏ Ｈｙｄｒｏｇｅｎ ｆｏｒ ＮＭＯＳＦＥＴｓ ｗｉｔｈ ＳｉＮ Ｆｉｌｍｓ」，ＩＲＰＳ，ｐｐ３０７−３１１，１９９７”に記載されている。
【００１０】
この原因としては，ゲート電極を窒化シリコンで覆った構造ではサイドウォール下領域のホットキャリア耐性がゲート電極下領域のそれと比べ極めて低くなっていることが考えられる。ホットキャリア耐性の低いサイドウォール下にドレイン近傍で発生するホットキャリアの一部が注入されると，ストレス印加時にＭＯＳＦＥＴの特性が大きく劣化するのである。
【００１１】
また，ゲート電極下のゲート酸化膜も，ソース領域／ドレイン領域を活性化するためのアニールによるサイドウォール中の水素の拡散によって，界面順位が発生し易い状態となっている。結果として，ゲート酸化膜近傍にトラップが発生し，ＭＯＳＦＥＴの特性が大きく劣化する可能性がある。
【００１２】
以上説明したように，上記従来のＭＯＳＦＥＴでは，ホットキャリア対策が不十分な構成でゲート電極を窒化シリコンで覆う構造の採用によりホットキャリア耐性が低くなり，ＭＯＳＦＥＴの特性の劣化が起こり易くなっている。
本発明は，従来の半導体装置および半導体装置の製造方法が有する上記その他の問題点に鑑みてなされたものである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために，本願にかかる発明は，半導体基板と半導体基板上に形成されるＦＥＴとを備える半導体装置において，以下の構成を採用する。
ＦＥＴのゲート電極側部に形成され窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールと，サイドウォールと半導体基板との間に形成されサイドウォールに含まれる元素の半導体基板側への拡散を抑止する拡散抑止膜と，を備える構成を採用する。
【００１４】
ここで，拡散抑止膜の膜厚は元素の拡散が拡散抑止膜と半導体基板との境界部付近まで達しない程度の大きさに設定される構成を採用することができる。さらに，拡散抑止膜はＣＶＤにより形成される構成を採用することができる。さらにまた，拡散抑止膜は半導体基板表面の熱酸化により形成される構成を採用することができる。さらに，ゲート電極側面に熱酸化により形成される酸化壁を備える構成を採用することができる。さらにまた，拡散抑止膜は酸化シリコン膜である構成を採用することができる。さらに，元素には水素が含まれる構成を採用することができる。さらにまた，元素には窒素が含まれる構成を採用することができる。
【００１５】
ＦＥＴのゲート電極側部に形成され窒素とシリコンとを組成中に主として含み８５０℃以上のＬＰ−ＣＶＤにより形成されるＳＡＣのためのサイドウォールを備える構成を採用する。
【００１６】
さらに，ＦＥＴのゲート電極側部に形成され窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールを備え，サイドウォールは，２以上の層から構成されその最下層が８５０℃以上のＬＰ−ＣＶＤにより形成される構成を採用する。
【００１７】
さらにまた，ＦＥＴはＬＤＤ構造のものであり，ＦＥＴのＬＤＤ部は相互に注入エネルギが異なる２度以上のイオン注入により形成される構成を採用する。
【００１８】
また，上記課題を解決するために，本願にかかる発明は，半導体基板と半導体基板上に形成されるＦＥＴとを備える半導体装置の製造方法において，以下の構成を採用する。
【００１９】
窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールをＦＥＴのゲート電極側部に形成するサイドウォール形成工程と，サイドウォール形成工程の前に行われサイドウォールに含まれる元素の半導体基板側への拡散を抑止する拡散抑止膜をサイドウォールの形成予定部分に形成する拡散抑止膜形成工程と，を含む構成を採用する。ここで，拡散抑止膜はＣＶＤにより形成される構成を採用することができる。さらに，拡散抑止膜は半導体基板表面の熱酸化により形成される構成を採用することができる。
【００２０】
また，窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールをＦＥＴのゲート電極側部に形成するサイドウォール形成工程と，サイドウォール形成工程の後に行われサイドウォールに含まれる元素の半導体基板側への拡散を抑止する拡散抑止膜をサイドウォールと半導体基板との間に形成する拡散抑止膜形成工程と，を含む構成を採用する。ここで，拡散抑止膜は半導体基板表面の熱酸化により形成される構成を採用することができる。
【００２１】
また，窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールをＦＥＴのゲート電極側部に形成するサイドウォール形成工程と，ＦＥＴとサイドウォールとを被覆しＢＰＳＧから構成される層間絶縁膜を半導体基板上に形成する層間絶縁膜形成工程と，層間絶縁膜が形成されたウェハを熱処理することによりサイドウォールに含まれる元素の半導体基板側への拡散を抑止する拡散抑止膜をサイドウォールと半導体基板との間に形成する拡散抑止膜形成工程と，を含む構成を採用する。
【００２２】
なお，以上の構成では，サイドウォール形成工程の前に，半導体基板上に少なくともサイドウォールの形成予定部分とゲート電極の形成予定部分とを被覆するゲート絶縁膜を形成するゲート絶縁膜形成工程と，ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と，を含み，拡散抑止膜はサイドウォールの形成予定部分を被覆するゲート絶縁膜を厚膜化することにより形成される構成を採用することができる。
【００２３】
また，窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールをＦＥＴのゲート電極側部に形成するサイドウォール形成工程と，サイドウォールに含まれる元素が半導体基板表面に拡散した場合に半導体基板表面を熱酸化する熱酸化工程と，を含む構成を採用する。
【００２４】
さらに，半導体基板表面にゲート絶縁膜を形成するゲート絶縁膜形成工程と，ゲート絶縁膜上にＦＥＴのゲート電極を形成するゲート電極形成工程と，窒素とシリコンとを組成中に主として含むＳＡＣのためのサイドウォールをＦＥＴのゲート電極側部に形成するサイドウォール形成工程と，サイドウォールに含まれる元素がゲート酸化膜を介して半導体基板表面に拡散した場合にゲート絶縁膜と半導体基板とを熱酸化する熱酸化工程と，を含む構成を採用する。
【００２５】
以上の構成では，元素には水素が含まれる構成を採用することができる。さらに，元素には窒素が含まれる構成を採用することができる。
【００２６】
８５０℃以上のＬＰ−ＣＶＤにより窒素とシリコンとを組成中に主として含みＦＥＴのゲート電極上面および側面を被覆する膜を形成する工程と，ＲＩＥにより当該膜をエッチバックすることにより窒化シリコンから構成されるＳＡＣのためのサイドウォールをゲート電極側部に形成するサイドウォール形成工程と，を含む構成を採用する。
【００２７】
さらに，８５０℃以上のＬＰ−ＣＶＤにより窒素とシリコンとを主として含みＦＥＴのゲート電極上面および側面を被覆する第１の膜を形成する工程と，第１の膜上に窒素とシリコンとを主として含む第２の膜を形成する工程と，ＲＩＥにより第１および第２の膜をエッチバックすることにより窒素とシリコンとを主として含むＳＡＣのためのサイドウォールをゲート電極側部に形成する工程と，を含む構成を採用する。
【００２８】
さらにまた，ＦＥＴがＬＤＤ構造のものであり，ＦＥＴのＬＤＤ部は相互に注入エネルギが異なる２以上のイオン注入により形成される構成を採用する。
【００２９】
以上の構成を有する本願にかかる発明は，次記第１〜第４の観点の少なくともいずれかにより，半導体基板表面付近でのトラップないし界面準位の発生を抑制し，ＦＥＴのホットキャリア耐性を向上させることができる。
第１の観点：サイドウォールと半導体基板との間にサイドウォールから半導体基板側への元素（例えば水素や窒素等）の拡散を抑止する拡散抑止膜を形成する。
第２の観点：熱酸化により，水素や窒素が拡散している可能性がある半導体基板表面付近を酸化する。
第３の観点：サイドウォールの材料を高温雰囲気下で成膜することにより，サイドウォールから放出される水素の量，少なくともサイドウォールから半導体基板側に放出される水素の量を低減する。
第４の観点：注入エネルギが相互に異なる複数回のイオン注入でＬＤＤ部を形成することにより，ホットキャリアの発生位置を半導体基板の深部に移動させる。
【００３０】
なお，後述の各実施形態では，主に，ＦＥＴとしてＬＤＤ構造を有するＭＯＳＦＥＴを例示し，半導体基板としてシリコン基板を例示し，ゲート絶縁膜として酸化シリコンから構成されるものを例示し，拡散抑止膜として酸化シリコンから構成されるものを例示し，ゲート電極として所定不純物がドープされたポリシリコンから構成されるものを例示し，サイドウォールとして窒化シリコンから構成されるものを例示する。
【発明の効果】
【００３１】
本発明によれば，ホットキャリア耐性が高いＭＯＳＦＥＴを備える半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３２】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００３３】
（第１実施形態）
図１〜図３を参照しながら，第１実施形態について説明する。ここで，図１は，本実施形態にかかる半導体装置１００の要部構成を説明するための概略的な断面図である。図２は，本実施形態にかかる半導体装置の製造方法１５０を説明するための概略的な流れ図である。図３は，図２による説明を補足するための概略的な断面図である。
【００３４】
本実施形態では，サイドウォールに含まれる水素や窒素のシリコン基板への拡散を拡散防止膜によって抑制ないし防止する。
図１に示すように，半導体装置１００は，シリコン基板１０２と層間絶縁膜１０４とＭＯＳＦＥＴ１１０とを備えている。半導体装置１００において，ＭＯＳＦＥＴ１１０は，シリコン基板１０２上に形成される。層間絶縁膜１０４は，シリコン基板１０２上に積層され，ＭＯＳＦＥＴ１１０を被覆する。なお，層間絶縁膜１０４は，所定の絶縁材料，例えば酸化シリコンから構成される。
【００３５】
ＭＯＳＦＥＴ１１０は，ソース領域１１２とドレイン領域１１４とゲート電極１１６とチャネル領域１１８とを備えている。ここで，ソース領域１１２はＬＤＤ部１１２ａを備えており，ドレイン領域１１４はＬＤＤ部１１４ａを備えている。ＭＯＳＦＥＴ１１０において，ソース領域１１２とドレイン領域１１４とチャネル領域１１８とはシリコン基板１０２に含まれる。ゲート電極１１６はシリコン基板１０２上に設けられる。ソース領域１１２とドレイン領域１１４とは，ゲート電極１１６の相互に対向する２辺の近傍に形成される。チャネル領域１１８は，ゲート電極１１６下，すなわちソース領域１１２とドレイン領域１１４との間に形成される。
【００３６】
ソース領域１１２とドレイン領域１１４とは，所定の導電性半導体，例えば所定不純物がドープされたシリコンから構成され，相互に同一の導電性を有する。ゲート電極１１６は，所定の導電材料，例えば所定不純物がドープされたポリシリコンから構成される。チャネル領域１１８は，所定の導電性半導体，例えば所定不純物がドープされたシリコンから構成される。なお，ＭＯＳＦＥＴ１１０がエンハンストメント形の場合，チャネル領域１１８は，ソース領域１１２およびドレイン領域１１４と逆の導電性を持つ。対して，ＭＯＳＦＥＴ１１０がデプレション形の場合，チャネル領域１１８は，ソース領域１１２およびドレイン領域１１４と同一の導電性を持つ。
【００３７】
さらに，ＭＯＳＦＥＴ１１０は，キャップ膜１２０とサイドウォール１２２とを備えている。ＭＯＳＦＥＴ１１０において，キャップ膜１２０は，ゲート電極１１６上面に形成される。サイドウォール１２２は，ゲート電極１１６側部のシリコン基板１０２上に形成されて，ゲート電極１１６側面を被覆する。したがって，ＭＯＳＦＥＴ１１０では，ソース領域１１２およびドレイン領域１１４のゲート電極１１６近傍がサイドウォール１２２により被覆される。キャップ膜１２０およびサイドウォール１２２は，層間絶縁膜１０４とは異なる材料から構成される。キャップ膜１２０およびサイドウォール１２２は，例えば，窒化シリコンから構成される。
【００３８】
さらに，ＭＯＳＦＥＴ１１０は，ゲート酸化膜１２４と拡散抑止膜１２６とを備えている。ＭＯＳＦＥＴ１１０において，ゲート酸化膜１２４と拡散抑止膜１２６とは，シリコン基板１０２表面に形成される。ゲート酸化膜１２４は，ゲート電極１１６下に形成され，拡散抑止膜１２６は，サイドウォール下に形成される。すなわち，ゲート酸化膜１２４は，ゲート電極１１６とチャネル領域１１８との間に形成され，拡散抑止膜１２６は，サイドウォール１２２とソース領域１１２との間およびサイドウォール１２２とドレイン領域１１４との間に形成される。
【００３９】
拡散抑止膜１２６は，サイドウォール１２２に含まれる水素や窒素のシリコン基板１０２への拡散を抑止する。本実施形態において，かかる拡散抑止膜１２６は，サイドウォール１２２内の水素や窒素が拡散しても当該水素や窒素がシリコン基板１０２との境界部付近まで達しない程度の膜厚を有する。ここで，拡散抑止膜１２６の膜厚は，サイドウォール１２２の幅を特に考慮して設計される。
なお，本実施形態において，拡散抑止膜１２６は，所定の絶縁材料，例えば酸化シリコンから構成される。
【００４０】
さらに，半導体装置１００は，ＳＡＣ技術により形成される第１コンタクトホール１０６ａと第１コンタクトホール１０６ａ内に埋め込み形成される第１埋込配線１０８ａとを備えている。第１コンタクトホール１０６ａは，キャップ膜１２０，サイドウォール１２２と層間絶縁膜１０４とのエッチングレートの差を利用して形成される。第１コンタクトホール１０６ａは，層間絶縁膜１０４を貫通し，その底部にソース領域１１２表面またはドレイン領域１１４表面を露出させる。第１埋込配線１０８ａは，第１コンタクトホール１０６ａ底部においてソース領域１１２またはドレイン領域１１４と接触接続される。
【００４１】
さらに，半導体装置１００は，第２コンタクトホール１０６ｂと第２コンタクトホール１０６ｂ内に埋め込み形成される第２埋込配線１０８ｂとを備えている。第２コンタクトホール１０６ｂは，層間絶縁膜１０４を貫通し，その底部にゲート電極１１６表面を露出させる。第２埋込配線１０８ｂは，第２コンタクトホール１０６ｂ底部においてゲート電極１１６と接触接続される。
【００４２】
半導体装置１００において，ソース領域１１２とドレイン領域１１４とゲート電極１１６とは，それぞれ半導体装置１００に備えられる他の構成要素に接続される。例えば，半導体装置１００が半導体メモリでありＭＯＳＦＥＴ１１０がメモリセルのトランジスタである場合には，ソース領域１１２が第１埋込配線１０８ａを介してビットラインに接続され，ドレイン領域１１４が他の第１埋込配線１０８ａを介してストレージキャパシタに接続され，ゲート電極１１６が第２埋込配線１０８ｂを介してワードラインに接続される。
【００４３】
次に，図２および図３を参照しながら，半導体装置１００に適用可能な本実施形態にかかる半導体装置の製造方法１５０について説明する。図２に示すように，製造方法１５０は，少なくとも工程Ｓ１〜工程Ｓ８を含む。製造方法１５０において，工程Ｓ１〜工程Ｓ８は，この順に実施される。
【００４４】
工程Ｓ１では，ゲート酸化膜１２４が形成される。ゲート酸化膜１２４は，シリコン基板１０２表面全体に形成される。ゲート酸化膜１２４は，例えば，シリコン基板１０２表面を酸化処理することにより，形成することができる。
【００４５】
工程Ｓ２では，ゲート電極１１６およびキャップ膜１２０が形成される。ゲート電極１１６は，チャネル領域１１８形成予定部分のゲート酸化膜１２４上に形成される。キャップ膜１２０は，ゲート電極１１６上に形成される。工程Ｓ２において，ゲート電極１１６とキャップ膜１２０とは，例えば，まず図３（ａ）に示すようにゲート電極１１６の材料膜とキャップ膜１２０の材料膜とを順次成膜し，次に図３（ｂ）に示すようにフォトリソグラフィとエッチングとにより当該材料膜をパターニングすることにより，形成することができる。
【００４６】
工程Ｓ３では，ＬＤＤ部１１２ａ，１１４ａを形成する。ＬＤＤ部１１２ａ，１１４ａは，例えばキャップ膜１２０をマスクとするイオン注入により，形成することができる。
【００４７】
工程Ｓ４では，拡散抑止膜１２６が形成される。拡散抑止膜１２６は，少なくともゲート電極１２４側部のサイドウォール１２２形成予定部分に形成される。拡散抑止膜１２６は，例えば図３（ｃ）に示すようにＣＶＤにおいて成膜レートをコントロールしつつ該当部分のゲート酸化膜１２４を厚膜化することにより，形成することができる。結果として，拡散抑止膜１２６は，ゲート酸化膜１２４より大きい膜厚を有するようになる。拡散抑止膜１２６の膜厚は，例えばゲート酸化膜１２４のそれの２倍以上とすることができる。なお，拡散抑止膜１２６の膜厚は，例えば１０μｍ〜２０μｍ（１００オングストローム〜２００オングストローム）とすることができる。
【００４８】
工程Ｓ５では，サイドウォール１２２が形成される。サイドウォール１２２は，ゲート電極１１６側部の拡散抑止膜１２６上に形成される。サイドウォール１２２は，例えば，まずＬＰ−ＣＶＤにより所定の厚さの窒化シリコン膜をウェハ全面に形成し次に当該窒化シリコン膜に対しＲＩＥによるエッチバックを行うことによって，形成することができる。なお，上記サイドウォール１２２となる窒化シリコン膜の厚さは，例えば１００μｍ〜２００μｍ（１０００オングストローム〜２０００オングストローム）とすることができる。
【００４９】
工程Ｓ６では，ソース領域１１２およびドレイン領域１１４が形成される。結果として，シリコン基板１０２上にＦＥＴ１１０が形成される。なお，ソース領域１１２およびドレイン領域１１４は，例えば，まずサイドウォール１２２をスペーサとするイオン注入を行い次にアニールによる活性化を行うことにより，形成することができる。
【００５０】
工程Ｓ７では，層間絶縁膜１０４が形成される。層間絶縁膜１０４は，ＭＯＳＦＥＴ１１０を被覆するようにシリコン基板１０２上に積層される。層間絶縁膜１０４は，例えばＣＶＤにより形成することができる。層間絶縁膜１０４は，サイドウォール１２２およびキャップ膜１２０と異なる絶縁材料，例えば酸化シリコンから構成される。
【００５１】
工程Ｓ８では，第１コンタクトホール１０６ａが形成される。第１コンタクトホール１０６ａは，ＳＡＣ技術を用いてエッチングにより層間絶縁膜１０４に形成される。すなわち，第１コンタクトホール１０６ａは，層間絶縁膜１０４とサイドウォール１２２，キャップ膜１２０とのエッチングレートの差を利用して，所定のソース領域１１２上またはドレイン領域１１４上に形成される。
【００５２】
なお，製造方法１５０は，工程Ｓ１〜工程Ｓ８以外にも，第１埋込配線１０８ａの形成工程，第２コンタクトホール１０６ｂの形成工程，第２埋め込む配線１０８ｂの形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【００５３】
以上説明したように，本実施形態にかかる半導体装置では，サイドウォール下に酸化シリコンから構成される拡散抑止膜が存在する。拡散抑止膜１２６は，サイドウォール１２２に含まれる水素や窒素のシリコン基板１０２側への拡散を抑止する。
【００５４】
したがって，本実施形態によれば，シリコン基板表面には，良質なシリコン／酸化シリコン界面が形成され，ホットキャリアのトラップが発生し易いシリコン／窒化シリコン界面は形成されない。結果として，本実施形態によれば，サイドウォール下におけるトラップ，界面準位の発生の抑制が可能となり，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【００５５】
さらに，本実施形態にかかる半導体装置の製造方法では，ゲート電極のパターニング後に，酸化膜ＣＶＤの条件をチューニングして拡散抑止膜を形成することができる。さらに，本実施形態にかかる半導体装置の製造方法では，熱酸化によらずに拡散抑止膜を形成することができるため，プロセス温度を低温化することができる。したがって，本実施形態によれば，拡散抑止膜の膜厚が高精度で制御可能となり，ＭＯＳＦＥＴの特性を制御し易くなる。
【００５６】
（第２実施形態）
図４〜図６を参照しながら，第２実施形態について説明する。ここで，図４は，本実施形態にかかる半導体装置２００の要部構成を説明するための概略的な断面図である。図５は，本実施形態にかかる半導体装置の製造方法２５０を説明するための概略的な流れ図である。図６は，図５による説明を補足するための概略的な断面図である。
【００５７】
本実施形態では，サイドウォールに含まれる水素および窒素のシリコン基板側への拡散を拡散抑止膜によって抑制ないし防止する。
図４に示すように，本実施形態にかかる半導体装置２００は，酸化壁２１６ａを有する点で，図１に示す上記第１実施形態にかかる半導体装置１００と相違する。半導体装置２００は，他の構成において，図１に示す半導体装置１００と実質的に共通する。
【００５８】
半導体装置２００において，酸化壁２１６ａは，ゲート電極２１６側面が酸化されることにより，ゲート電極２１６側面に形成される。酸化壁２１６ａは，例えば酸化シリコンから構成される。
【００５９】
次に，図５および図６を参照しながら，半導体装置２００に適用可能な本実施形態にかかる半導体装置の製造方法２５０について説明する。図５に示すように，本実施形態にかかる製造方法２５０は，少なくとも工程Ｓ１１〜工程Ｓ１８を含む。製造方法２５０において，工程Ｓ１１〜工程Ｓ１８は，この順に実施される。
【００６０】
製造方法２５０において，工程Ｓ１１〜工程Ｓ１３，工程Ｓ１５〜工程Ｓ１８は，それぞれ，図２に示す上記第１実施形態にかかる製造方法１５０の対応工程と実質的に同一である。ここで，工程Ｓ１１は工程Ｓ１に対応し，工程Ｓ１２は工程Ｓ２に対応し，工程Ｓ１３は工程Ｓ３に対応し，工程Ｓ１５は工程Ｓ５に対応し，工程Ｓ１６は工程Ｓ６に対応し，工程Ｓ１７は工程Ｓ７に対応し，工程Ｓ１８は工程Ｓ８に対応する。
【００６１】
製造方法２５０において，工程Ｓ１４では，図６（ａ）に示す状態のウェハが熱酸化処理される。結果として，図６（ｂ）に示すように，ゲート電極２１６側部のシリコン基板２０２表面が酸化されて当該部分のゲート絶縁膜２２４が厚膜化することにより，拡散抑止膜２２６が形成される。同時に，ゲート電極２１６側面が酸化され，当該ゲート電極２１６側面に酸化壁２１６ａが形成される。なお，工程Ｓ１４の熱酸化処理は，例えば，約８５０℃の酸素雰囲気中で行われる。
【００６２】
以上説明した半導体装置２００の製造方法では，図６（ｃ）に示すように，工程Ｓ６において，サイドウォール２２２下に拡散抑止膜２２６が存在する。したがって，ソース領域２１２およびドレイン領域２１４を活性化するためにアニールを行った場合にも，拡散抑止膜２２６により，サイドウォール２２２に含まれる水素や窒素のシリコン基板２０２への拡散が抑制ないし防止される。結果として，サイドウォール２２２下におけるトラップの発生が防止され，製造されるＭＯＳＦＥＴ２１０に特性の劣化が生じづらくなる。
【００６３】
本実施形態にかかる製造方法２５０は，工程Ｓ１１〜工程Ｓ１８以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【００６４】
以上説明したように，本実施形態にかかる半導体装置では，サイドウォール下に酸化シリコンから構成される拡散抑止膜が存在する。したがって，シリコン基板表面には，良質なシリコン／酸化シリコン界面が形成され，ホットキャリアのトラップが発生し易いシリコン／窒化シリコン界面は形成されない。結果として，本実施形態によれば，サイドウォール下におけるトラップ，界面準位の発生の抑制が可能となり，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【００６５】
（第３実施形態）
図７〜図９を参照しながら，第３実施形態について説明する。ここで，図７は，本実施形態にかかる半導体装置３００の要部構成を説明するための概略的な断面図である。図８は，本実施形態にかかる半導体装置の製造方法３５０を説明するための概略的な流れ図である。図９は，図８による説明を補足するための概略的な断面図である。
【００６６】
本実施形態では，サイドウォールに含まれる水素および窒素のシリコン基板側への拡散を拡散抑止膜により抑制する。また，本実施形態では，水素や窒素が拡散したゲート酸化膜，シリコン基板を熱酸化することにより，シリコン基板表面付近でのトラップ，界面準位の発生を抑制する。
【００６７】
図７に示すように，本実施形態にかかる半導体装置３００は，構造的には，図１に示す上記第１実施形態にかかる半導体装置１００と略同一である。しかし，半導体装置３００は，その製造方法において，図１に示す上記第１実施形態にかかる半導体装置１００と相違する。
【００６８】
図８および図９を参照しながら，半導体装置３００に適用可能な本実施形態にかかる製造方法３５０について説明する。図８に示すように，本実施形態にかかる製造方法３５０は，少なくとも工程Ｓ２１〜工程Ｓ２８を含む。製造方法３５０において，工程Ｓ２１〜工程Ｓ２８は，この順に実施される。
【００６９】
製造方法３５０において，工程Ｓ２１〜工程Ｓ２３，工程Ｓ２６〜工程Ｓ２８は，それぞれ，図２に示す上記第１実施形態にかかる製造方法１５０の対応工程と実質的に同一である。ここで，工程Ｓ２１は工程Ｓ１に対応し，工程Ｓ２２は工程Ｓ２に対応し，工程Ｓ２３は工程Ｓ３に対応し，工程Ｓ２６は工程Ｓ６に対応し，工程Ｓ２７は工程Ｓ７に対応し，工程Ｓ２８は工程Ｓ８に対応する。
【００７０】
製造方法３５０において，工程Ｓ２３の終了時には，図９（ａ）に示す状態のウェハが形成される。図９（ｂ）に示すように，工程Ｓ２４では，かかるウェハ上にサイドウォール３２２が形成される。サイドウォール３２２は，ゲート電極３１６側部のゲート酸化膜３２４上に形成される。サイドウォール３２２は，例えば，まずＬＰ−ＣＶＤにより所定の厚さの窒化シリコン膜をウェハ全面に形成し次に当該窒化シリコン膜に対しＲＩＥによるエッチバックを行うことによって，形成することができる。なお，上記サイドウォール３２２となる窒化シリコン膜の厚さは，例えば１００μｍ〜２００μｍ（１０００オングストローム〜２０００オングストローム）とすることができる。
【００７１】
図９（ｃ）に示すように，工程Ｓ２５では，サイドウォール３２２下に拡散抑止膜３２６が形成される。拡散抑止膜３２６は，図９（ｂ）に示すウェハを熱酸化処理しサイドウォール３２２下のゲート酸化膜３２４を厚膜化することにより，形成される。
【００７２】
かかる熱酸化処理において，サイドウォール３２２下のゲート酸化膜３２４の厚膜化は，サイドウォール３２２のエッジ部分３２２ａから始まり，次第にゲート電極３１６付近にまで拡がる。上記熱酸化処理では，さらに，拡散抑止膜３２６の形成過程で，サイドウォール３２２から水素や窒素が拡散したシリコン基板３０２表面およびゲート酸化膜３２４が酸化される。上記熱酸化処理は，例えば約８５０℃の酸素雰囲気中で行われる。
【００７３】
本実施形態にかかる製造方法３５０は，工程Ｓ２１〜工程Ｓ２８以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【００７４】
以上説明した本実施形態にかかる半導体装置では，サイドウォール下に酸化シリコンから構成される拡散抑止膜が存在する。拡散抑止膜は，サイドウォールから半導体基板側への水素や窒素の拡散を抑止する。
【００７５】
したがって，シリコン基板表面には，良質なシリコン／酸化シリコン界面が形成され，ホットキャリアのトラップが発生し易いシリコン／窒化シリコン界面は形成されない。結果として，本実施形態によれば，サイドウォール下におけるトラップ，界面準位の発生の抑制が可能となり，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【００７６】
さらに，本実施形態では，サイドウォール形成後に，拡散抑止膜の形成時の熱酸化処理により，サイドウォールからゲート酸化膜に拡散した水素を還元することができる。したがって，本実施形態は，サイドウォール下およびゲート酸化膜の膜質改善効果が上記第１，第２実施形態よりも高い。
【００７７】
さらにまた，本実施形態では，サイドウォール形成後の熱酸化処理により拡散抑止膜が形成されるため，当該熱酸化処理によるゲート電極側面の酸化が生じない。したがって，本実施形態によれば，ゲート電極のシート抵抗の変動を抑制することができる。
【００７８】
（第４実施形態）
図１０〜図１２を参照しながら，第４実施形態について説明する。ここで，図１０は，本実施形態にかかる半導体装置４００の要部構成を説明するための概略的な断面図である。図１１は，本実施形態にかかる半導体装置の製造方法４５０を説明するための概略的な流れ図である。図１２は，図１１による説明を補足するための概略的な断面図である。
【００７９】
本実施形態では，サイドウォールに含まれる水素および窒素のシリコン基板側への拡散を拡散抑止膜により抑制する。また，本実施形態では，水素や窒素が拡散したゲート酸化膜，シリコン基板を熱酸化することにより，シリコン基板表面付近でのトラップ，界面準位の発生を抑制する。
【００８０】
図１０に示すように，本実施形態にかかる半導体装置４００は，拡散防止膜の代わりに拡散抑止膜を有する点で，図７に示す上記第３実施形態にかかる半導体装置３００と相違する。さらに，半導体装置４００は，層間絶縁膜がＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）から構成される点で，図７に示す半導体装置３００と相違する。半導体装置３００は，他の構成において，図７に示す半導体装置３００と実質的に共通する。
【００８１】
次に，図１１および図１２を参照しながら，半導体装置４００に適用可能な本実施形態にかかる半導体装置の製造方法４５０について説明する。図１１に示すように，本実施形態にかかる製造方法４５０は，少なくとも工程Ｓ３１〜Ｓ３８を含む。製造方法４５０において，工程Ｓ３１〜Ｓ３８は，この順に実施される。
【００８２】
製造方法４５０において，工程Ｓ３１〜工程Ｓ３４，工程Ｓ３８は，それぞれ，図８に示す上記第３実施形態にかかる製造方法３５０の対応工程と実質的に同一である。ここで，工程Ｓ３１は工程Ｓ２１に対応し，工程Ｓ３２は工程Ｓ２２に対応し，工程Ｓ３３は工程Ｓ２３に対応し，工程Ｓ３４は工程Ｓ２４に対応し，工程Ｓ３８は工程Ｓ２８に対応する。
【００８３】
製造方法４５０において，工程Ｓ３５では，図１２（ａ）に示すように，ソース領域４１２およびドレイン領域４１４が形成される。結果として，シリコン基板４０２上にＦＥＴ４１０が形成される。なお，ソース領域４１２およびドレイン領域４１４は，例えば，まずサイドウォール４２２をスペーサとするイオン注入を行い次にアニールによる活性化を行うことにより，形成することができる。
【００８４】
工程Ｓ３６では，図１２（ｂ）に示すように，層間絶縁膜４０４が形成される。本実施形態において，層間絶縁膜４０４はＢＰＳＧから構成される。層間絶縁膜４０４は，ＭＯＳＦＥＴ４１０を被覆するようにシリコン基板４０２上に積層される。工程Ｓ３６において，層間絶縁膜４０４は，例えばＣＶＤにより形成することができる。工程Ｓ３６において，層間絶縁膜４０４の層厚は，例えば３００μｍ〜５００μｍ（３０００オングストローム〜５０００オングストローム）とすることができる。
【００８５】
工程Ｓ３７では，図１２（ｃ）に示すように，拡散抑止膜４２６が形成される。拡散抑止膜４２６は，図１２（ｂ）に示す状態のウェハを熱処理しサイドウォール４２２下のシリコン基板４０２表面を熱酸化することにより，形成することができる。かかる工程Ｓ３７において，サイドウォール４２２下のゲート酸化膜４２４の熱酸化は，サイドウォール４２２のエッジ部分４２２ａから始まり，次第にゲート電極４１６付近にまで拡がる。なお，工程Ｓ３７における熱処理は，例えば約８５０℃の酸素雰囲気中で行われる。
【００８６】
本実施形態では，工程Ｓ３７前には，サイドウォール４２２下に拡散抑止膜４２６が存在しない。したがって，サイドウォール４２２に含まれる水素や窒素がゲート酸化膜４２４を介してシリコン基板４０２側に拡散し易い。しかし，その様に水素や窒素が拡散しても，工程Ｓ３７における拡散抑止膜４２６の形成過程でゲート酸化膜４２４およびシリコン基板４０２表面が酸化される。結果として，製造方法４５０では，サイドウォール４２２下におけるトラップの発生が防止され，製造されるＭＯＳＦＥＴ４１０に特性の劣化が生じづらくなる。
【００８７】
本実施形態にかかる製造方法４５０は，工程Ｓ３１〜工程Ｓ３８以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【００８８】
以上説明した本実施形態によれば，サイドウォールから一旦拡散した水素や窒素が拡散抑止膜の形成により酸素に置き換えられる。結果として，本実施形態によれば，サイドウォール下におけるトラップ，界面準位の発生の抑制が可能となり，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【００８９】
さらに，本実施形態では，サイドウォール形成後の熱処理により拡散抑止膜が形成されるため，当該熱処理によるゲート電極側面の酸化が生じない。したがって，本実施形態によれば，ゲート電極のシート抵抗の変動を抑制することができる。
【００９０】
さらにまた，本実施形態によれば，拡散抑止膜の形成フローと層間絶縁膜の平坦化のためのＢＰＳＧフローとを単一の工程で実施することができる。したがって，本実施形態によれば，工程の簡略化を図ることができる。
【００９１】
（第５実施形態）
図１３〜図１５を参照しながら，第５実施形態について説明する。ここで，図１３は，本実施形態にかかる半導体装置５００の要部構成を説明するための概略的な断面図である。図１４は，本実施形態にかかる半導体装置の製造方法５５０を説明するための概略的な流れ図である。図１５は，図１４による説明を補足するための概略的な断面図である。
【００９２】
本実施形態では，サイドウォールを高温雰囲気下で形成することにより，サイドウォールから放出される水素の量を全体的に低減する。
図１３に示すように，本実施形態にかかる半導体装置５００は，拡散防止膜を有さない点で，図１に示す上記第１実施形態にかかる半導体装置１００と相違する。さらに，半導体装置５００は，サイドウォール５２２の形成方法に本実施形態にかかる特徴を有する。半導体装置５００は，他の構成において，図１に示す半導体装置１００と実質的に共通する。
【００９３】
図１４および図１５を参照しながら，半導体装置５００に適用可能な半導体装置の製造方法５５０について説明する。図１４に示すように，製造方法５５０は，少なくとも工程Ｓ４１〜工程Ｓ４７を含む。製造方法５５０において，工程Ｓ４１〜工程Ｓ４７は，この順に実施される。
【００９４】
製造方法５５０において，工程Ｓ４１〜工程Ｓ４３，工程Ｓ４５〜工程Ｓ４７は，それぞれ，図２に示す上記第１実施形態にかかる製造方法１５０の対応工程と実質的に同一である。ここで，工程Ｓ４１は工程Ｓ１に対応し，工程Ｓ４２は工程Ｓ２に対応し，工程Ｓ４３は工程Ｓ３に対応し，工程Ｓ４５は工程Ｓ６に対応し，工程Ｓ４６は工程Ｓ７に対応し，工程Ｓ４７は工程Ｓ８に対応する。
【００９５】
製造方法５５０では，工程Ｓ４３の終了時に，図１５（ａ）に示す状態のウェハが形成される。工程Ｓ４４では，図１５（ｂ）に示すように，かかるウェハ上にサイドウォール５２２が形成される。工程Ｓ４４において，サイドウォール５２２は，まずＬＰ−ＣＶＤにより所定の厚さの窒化シリコン膜をウェハ全面に形成し次に当該窒化シリコン膜に対しＲＩＥによるエッチバックを行うことによって，形成される。
【００９６】
本実施形態では，工程Ｓ４４のＬＰ−ＣＶＤは，約８５０℃以上（特に８５０℃〜９００℃）の高温雰囲気で行われる。製造方法５５０では，工程Ｓ４４において約８５０℃以上の温度条件でＬＰ−ＣＶＤにより窒化シリコンを成膜することにより，後の工程でサイドウォール５２２から放出される水素の量を低減すことができる。したがって，サイドウォール５２２からゲート酸化膜５２４を介してシリコン基板５０２に拡散する水素の量が低減し，シリコン基板５０２表面付近でのトラップの発生が抑制される。
【００９７】
なお，一般的なＬＰ−ＣＶＤは，約７８０℃程度の温度条件で実施される。約８５０℃以上の温度条件は，一般的なＬＰ−ＣＶＤ装置の炉心の耐熱限界を越える。
【００９８】
本実施形態にかかる製造方法５５０は，工程Ｓ４１〜工程Ｓ４７以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【００９９】
以上説明したように，本実施形態によれば，ＣＶＤ過程で乖離した水素がシリコン基板表面のシリコン／窒化シリコン界面に到達しづらくなる。発明者等の知見によれば，当該水素の量は，約７８０℃の温度条件でサイドウォール形成のためのＬＰ−ＣＶＤを行った場合の１／３程度に低減することができる。
【０１００】
したがって，本実施形態によれば，シリコン／窒化シリコン界面でのトラップの発生が抑制され，さらにサイドウォール中の水素のゲート酸化膜，シリコン基板への拡散が抑制される。結果として，本実施形態によれば，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【０１０１】
（第６実施形態）
図１６〜図１８を参照しながら，第６実施形態について説明する。ここで，図１６は，本実施形態にかかる半導体装置６００の要部構成を説明するための概略的な断面図である。図１７は，本実施形態にかかる半導体装置の製造方法６５０を説明するための概略的な流れ図である。図１８は，図１７による説明を補足するための概略的な断面図である。
【０１０２】
本実施形態では，サイドウォールを複数層から構成しその最下層の成膜を高温雰囲気下で行うことにより，サイドウォールからその下方に放出される水素の量を低減する。
図１６に示すように，本実施形態にかかる半導体装置６００は，サイドウォールの構成が，図１３に示す上記第５実施形態にかかる半導体装置５００と相違する。半導体装置６００は，他の構成において，図１３に示す半導体装置５００と実質的に共通する。
【０１０３】
半導体装置６００において，サイドウォール６２２は，シリコン基板６０２側に形成される第１膜６２２ａと，第１膜６２２ａ上に形成される第２膜６２２ｂと，を備えている。第１膜６２２ａは例えば８５０℃〜９００℃程度の高温雰囲気下でＬＰ−ＣＶＤにより形成されたものであり，第２膜６２２ｂは例えば７８０℃程度の一般的な温度条件下でＬＰ−ＣＶＤにより形成されたものである。
【０１０４】
図１７および図１８を参照しながら，半導体装置６００に適用可能な本実施形態にかかる半導体装置の製造方法６５０について説明する。図１７に示すように，本実施形態にかかる製造方法６５０は，少なくとも工程Ｓ５１〜工程Ｓ５７を含む。製造方法６５０では，工程Ｓ５１〜工程Ｓ５７は，この順に実施される。
【０１０５】
製造方法６５０において，工程Ｓ５１〜工程Ｓ５３，工程Ｓ５４〜工程Ｓ５７は，それぞれ，図１４に示す上記第５実施形態にかかる製造方法５５０の対応工程と実質的に同一である。ここで，工程Ｓ５１は工程Ｓ４１に対応し，工程Ｓ５２は工程Ｓ４２に対応し，工程Ｓ５３は工程Ｓ４３に対応し，工程Ｓ５５は工程Ｓ４５に対応し，工程Ｓ５６は工程Ｓ４６に対応し，工程Ｓ５７は工程Ｓ４７に対応する。
【０１０６】
製造方法６５０において，工程Ｓ５４は以下のように実施される。まず，図１８（ａ）に示すように，約８５０℃以上の高温雰囲気でＬＰ−ＣＶＤによりウェハ表面全体に第１の窒化シリコン膜６２２ａ’が形成される。次に，図１８（ｂ）に示すように，約７８０℃の通常の温度条件下でＬＰ−ＣＶＤにより第１の窒化シリコン膜６２２ａ’上に第２の窒化シリコン膜６２２ｂ’が形成される。次に，図１８（ｃ）に示すように，第１の窒化シリコン膜６２２ａ’および第２の窒化シリコン膜６２２ｂ’に対しＲＩＥによるエッチバックを行う。
【０１０７】
結果として，ゲート電極６１６側部にサイドウォール６２２が形成される。ここで，上記エッチバック後にゲート電極６１６側部に残留する第１の窒化シリコン膜６２２ａ’が第１膜６２２ａとなり，上記エッチバック後にゲート電極６１６側部に残留する第２の窒化シリコン膜６２２ｂ’が第２膜６２２ｂとなる。
【０１０８】
なお，本実施形態では，第１の窒化シリコン膜６２２ａ’の膜厚を例えば２０μｍ〜４０μｍ（２００オングストローム〜４００オングストローム）とし，第２の窒化シリコン膜６２２ｂ’の膜厚を例えば８０μｍ〜１６０μｍ（８００オングストローム〜１６００オングストローム）とすることができる。
【０１０９】
本実施形態にかかる製造方法６５０は，工程Ｓ５１〜工程Ｓ５７以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【０１１０】
以上説明したように，本実施形態によれば，第１の窒化シリコン膜により，第２の窒化シリコン膜の形成過程で乖離した水素がシリコン基板表面のシリコン／窒化シリコン界面に到達しづらくなる。したがって，本実施形態によれば，上記第６実施形態以上にシリコン／窒化シリコン界面でのトラップの発生が抑制され，さらにサイドウォール中の水素のゲート酸化膜，シリコン基板への拡散が抑制される。結果として，本実施形態によれば，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【０１１１】
（第７実施形態）
図１９〜図２２を参照しながら，第７実施形態について説明する。ここで，図１９は，本実施形態にかかる半導体装置７００の要部構成を説明するための概略的な断面図である。図２０は，本実施形態にかかる半導体装置の製造方法７５０を説明するための概略的な流れ図である。図２１は，図２０による説明を補足するための概略的な断面図である。図２２は，半導体装置７００のＬＤＤ部７１２ａ，７１４ａの不純物プロファイルを示す概略的な図である。
【０１１２】
本実施形態では，ＬＤＤ部を複数回のイオン注入で形成することにより，ホットキャリアの発生位置をトラップないし界面準位の発生位置から離れた半導体基板の深部に移動させる。
図１９に示すように，本実施形態にかかる半導体装置７００は，拡散防止膜を有さない点で，図１に示す上記第１実施形態にかかる半導体装置１００と相違する。さらに，半導体装置７００は，ＬＤＤ部の構成が，図１に示す半導体装置１００と相違する。半導体装置７００は，他の構成において，図１に示す半導体装置１００と実質的に共通する。
【０１１３】
半導体装置７００において，ＬＤＤ部７１２ａは，シリコン基板７０２表面付近に形成される浅い部分７１２ａ１と，浅い部分７１２ａ１下に形成される深い部分７１２ａ２と，から構成される。また，ＬＤＤ部７１４ａは，シリコン基板７０２表面付近に形成される浅い部分７１４ａ１と，浅い部分７１４ａ１下に形成される深い部分７１４ａ２と，から構成される。
【０１１４】
次に，図２０〜図２２を参照しながら，半導体装置７００に適用可能な本実施形態にかかる製造方法７５０について説明する。図２０に示すように，製造方法７５０は，少なくとも工程Ｓ６１〜工程Ｓ６７を含む。製造方法７５０において，工程Ｓ６１〜工程Ｓ６７は，この順に実施される。
【０１１５】
製造方法７５０において，工程Ｓ６１，工程Ｓ６２，工程Ｓ６４〜工程Ｓ６７は，それぞれ，図２に示す上記第１実施形態にかかる製造方法１５０の対応工程と実質的に同一である。ここで，工程Ｓ６１は工程Ｓ１に対応し，工程Ｓ６２は工程Ｓ２に対応し，工程Ｓ６４は工程Ｓ５に対応し，工程Ｓ６５は工程Ｓ６に対応し，工程Ｓ６６は工程Ｓ７に対応し，工程Ｓ６７は工程Ｓ８に対応する。
【０１１６】
製造方法７５０において，工程Ｓ６３では，注入エネルギの相互に異なる２度のイオン注入によりＬＤＤ部７１２が形成される。工程Ｓ６３において，１度目のイオン注入では，例えば図２１（ａ）に示すように浅い部分７１２ａ１，７１４ａ１が形成され，２度目のイオン注入では，例えば図２１（ｂ）に示すように深い部分７１２ａ２，７１４ａ２が形成される。
【０１１７】
なお，本実施形態では，１度目のイオン注入では，例えば，不純物としてリンを用い注入エネルギを約２０ＫｅＶに設定することができる。また，２度目のイオン注入では，例えば，不純物としてリンを用い注入エネルギを約７０ＫｅＶに設定することができる。
【０１１８】
結果として，本実施形態にかかるＬＤＤ部７１２ａ，７１４ａは，図２２に示すような深さ方向の不純物プロファイルを持つこととなる。なお，図２２には，ＬＤＤ部７１２ａ，７１４ａとの比較のために，１度のイオン注入により形成した一般的なＬＤＤ部の不純物プロファイルも示してある。
【０１１９】
図２２に示すように，ＬＤＤ部７１２ａ，７１４ａでは，一般的なＬＤＤ部と比べて，不純物濃度のピークが深くなる。したがって，本実施形態では，一般的なＬＤＤ部を有する構成と比べて，ホットキャリアの発生位置が半導体基板の深部に移動することとなる。
【０１２０】
本実施形態にかかる製造方法７５０は，工程Ｓ６１〜工程Ｓ６７以外にも，第１埋込配線の形成工程，第２コンタクトホールの形成工程，第２埋め込む配線の形成工程，その他の工程を含む。しかし，それらについては，詳細な説明を省略する。
【０１２１】
以上説明したように本実施形態によれば，ＬＤＤ部を２度のイオン注入で形成することにより，ホットキャリア発生位置近傍における電界集中が緩和される。したがって，ホットキャリアの発生確率が低下するとともに，ホットキャリアの発生位置が通常よりも深くなる。
【０１２２】
よって，本実施形態では，シリコン基板表面付近に形成されるシリコン／窒化シリコン界面へ到達するホットキャリアの数が減少し，シリコン／窒化シリコン界面でのホットキャリアトラップの確率が低下する。結果として，本実施形態によれば，ＭＯＳＦＥＴのホットキャリア耐性を向上させることができる。
【０１２３】
さらに，本実施形態では，２度のイオン注入のうち一方は，注入エネルギを低く抑えることができる。したがって，本実施形態によれば，ＭＯＳＦＥＴの電流特性を維持したまま，ホットキャリア耐性を改善することができる。
【０１２４】
以上，本発明に係る好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例及び変更例を想定しうるものであり，それら修正例及び変更例についても本発明の技術範囲に包含されるものと了解される。
【０１２５】
例えば，上記実施形態では，酸化シリコンから構成されるゲート絶縁膜を備える半導体装置およびその製造方法例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な絶縁材料，例えば酸化アルミニウムや酸化ストロンチウム等から構成されるゲート絶縁膜を備える半導体装置およびその製造方法に対しても適用することができる。
【０１２６】
上記実施形態では，酸化シリコンから構成される酸化抑止膜を備える半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な絶縁材料，例えば酸化アルミニウムや酸化ストロンチウム等から構成される酸化抑止膜を備える半導体装置およびその製造方法に対しても適用することができる。
【０１２７】
上記実施形態では，窒化シリコンから構成されるキャップ膜を備える半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な絶縁材料，例えば酸化アルミニウムや酸化ストロンチウム等から構成される酸化抑止膜を備える半導体装置およびその製造方法に対しても適用することができる。本発明において，キャップ膜の材料は，層間絶縁膜の材料と異なる絶縁材料であればよい。
【０１２８】
上記実施形態では，所定不純物がドープされたポリシリコンから構成されるゲート電極を備える半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な導電材料，例えば，所定不純物をドープしたシリコン，多結晶シリコン，金属シリサイド，金属，或いはそれらの積層体等から構成されるゲート電極を備える半導体装置およびその製造方法に対しても適用することができる。
【０１２９】
上記実施形態では，酸化シリコンから構成される層間絶縁膜を備える半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な絶縁材料から構成される層間絶縁膜を備える半導体装置およびその製造方法に対しても適用することができる。なお，層間絶縁膜は，サイドウォールと異なるエッチングレートを有する材料から構成することが好適である。
【０１３０】
上記実施形態では，半導体基板としてシリコン基板を適用した半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な半導体基板，例えば，ガリウムヒ素（ＧａＡｓ）基板その他の半導体基板を適用した半導体装置およびその製造方法に対しても適用することができる。
【０１３１】
上記実施形態では，ＬＤＤ構造のＦＥＴを備える半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，ＬＤＤ構造を有さないＦＥＴを備える半導体装置およびその製造方法に対しても適用することができる。
【０１３２】
上記実施形態では，ＳＡＣ技術によるコンタクトホールがソース領域１１２上およびドレイン領域上の双方に形成される半導体装置およびその製造方法を例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々な構成，例えば，ＳＡＣ技術によるコンタクトホールがドレイン領域上にのみ形成される構成，或いはＳＡＣ技術によるコンタクトホールがソース領域上にのみ形成される構成等を有する半導体装置およびその製造方法に対しても適用することができる。
【０１３３】
上記実施形態では，絶縁ゲート形のＦＥＴを例に挙げて説明したが，本発明はかかる構成に限定されない。本発明は，他の様々なＦＥＴ，例えば接合ゲート形のＦＥＴやショットキー障壁形のＦＥＴ等に対しても適用することができる。
【０１３４】
本発明は，ＦＥＴを備える様々な半導体装置およびその製造方法，例えば，ＦＥＴを備える増幅回路，ＦＥＴを備える高周波回路，ＦＥＴを備える低周波回路，ＦＥＴを備えるディジタル回路，ＦＥＴを備えるアナログ回路，或いはそれらを組み合わせた回路等に対して適用することができる。なお，本発明は，ＬＳＩなどのゲート電極とコンタクトホールとの間にアライメント余裕が確保しづらい集積度が高い半導体装置およびその製造方法に適用すると効果的である。
【０１３５】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１３６】
本発明は，半導体装置および半導体装置の製造方法に適用可能である。
【図面の簡単な説明】
【０１３７】
【図１】発明を適用可能な半導体装置の要部構成を説明するための概略的な断面図である。
【図２】本発明を適用可能な半導体装置の製造方法を説明するための概略的な流れ図である。
【図３】図２による説明を補足するための概略的な断面図である。
【図４】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図５】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図６】図５による説明を補足するための概略的な断面図である。
【図７】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図８】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図９】図８による説明を補足するための概略的な断面図である。
【図１０】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図１１】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図１２】図１１による説明を補足するための概略的な断面図である。
【図１３】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図１４】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図１５】図１４による説明を補足するための概略的な断面図である。
【図１６】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図１７】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図１８】図１７による説明を補足するための概略的な断面図である。
【図１９】本発明を適用可能な他の半導体装置の要部構成を説明するための概略的な断面図である。
【図２０】本発明を適用可能な他の半導体装置の製造方法を説明するための概略的な流れ図である。
【図２１】図１４による説明を補足するための概略的な断面図である。
【図２２】図１９に示す半導体装置のＬＤＤ部の不純物プロファイルを示す概略的な図である。
【図２３】従来の半導体装置を説明するための概略的な断面図である。
【符号の説明】
【０１３８】
１００ 半導体装置
１１０ ＭＯＳＦＥＴ
１０２ シリコン基板
１０４ 層間絶縁膜
１１６ ゲート電極
１２２ サイドウォール
５２２ サイドウォール
６２２ サイドウォール
１２４ ゲート酸化膜
１２６ 拡散抑止膜
７１２ａ ＬＤＤ部
７１４ａ ＬＤＤ部
【特許請求の範囲】
【請求項１】
半導体基板と前記半導体基板上に形成されるＬＤＤ構造のＦＥＴとを備える半導体装置であって：
前記ＦＥＴのＬＤＤ部は，相互に注入エネルギが異なる２度以上のイオン注入により形成されることを特徴とする，半導体装置。
【請求項２】
半導体基板と前記半導体基板上に形成されるＬＤＤ構造のＦＥＴとを備える半導体装置の製造方法であって：
前記ＦＥＴのＬＤＤ部は，相互に注入エネルギが異なる２以上のイオン注入により形成されることを特徴とする，半導体装置の製造方法。
【請求項１】
半導体基板と前記半導体基板上に形成されるＬＤＤ構造のＦＥＴとを備える半導体装置であって：
前記ＦＥＴのＬＤＤ部は，相互に注入エネルギが異なる２度以上のイオン注入により形成されることを特徴とする，半導体装置。
【請求項２】
半導体基板と前記半導体基板上に形成されるＬＤＤ構造のＦＥＴとを備える半導体装置の製造方法であって：
前記ＦＥＴのＬＤＤ部は，相互に注入エネルギが異なる２以上のイオン注入により形成されることを特徴とする，半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００６−１３５４３（Ｐ２００６−１３５４３Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００５−２４００００（Ｐ２００５−２４００００）
【出願日】平成１７年８月２２日（２００５．８．２２）
【分割の表示】特願２００４−３４４７６０（Ｐ２００４−３４４７６０）の分割
【原出願日】平成１２年１月１７日（２０００．１．１７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１７年８月２２日（２００５．８．２２）
【分割の表示】特願２００４−３４４７６０（Ｐ２００４−３４４７６０）の分割
【原出願日】平成１２年１月１７日（２０００．１．１７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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