半導体装置の製造方法
【課題】移動度の向上を図ることを可能にする。
【解決手段】半導体基板上に、半導体基板と面間隔の異なる結晶質である金属酸化物からなる金属酸化膜を少なくとも含む第１の絶縁膜を形成する工程、その後、第１の絶縁膜に含まれる金属酸化膜の一部の領域の酸素組成比を変調させることにより導電性を変化させる工程とを含む。
【解決手段】半導体基板上に、半導体基板と面間隔の異なる結晶質である金属酸化物からなる金属酸化膜を少なくとも含む第１の絶縁膜を形成する工程、その後、第１の絶縁膜に含まれる金属酸化膜の一部の領域の酸素組成比を変調させることにより導電性を変化させる工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ(Metal-Oxide-Semiconductor)型ＦＥＴはその性能向上のため、微細化・高密度化を繰り返し、素子のサイズは益々小さくなっている。例えばトランジスタ動作を確認できるＳｉＯ２からなるゲート絶縁膜の膜厚は研究段階で１ｎｍを切るところまで達している。これはＳｉＯ２の６原子層分に相当する。しかし、ゲート絶縁膜の薄膜化を伴う微細化は、リーク電流の増加を招き、消費電力の増大という望ましくない結果を引き起こす。このため、微細化を図りつつもリーク電流の増加を抑える技術が必要となる。
【０００３】
微細化を図りつつもリーク電流の増加を抑える方法として、従来のＳｉＯ２膜やＳｉＯＮ膜に代わる、Ｈｆ酸化物などの、より誘電率の高い材料（高誘電率膜）を用いることが考えられている。高誘電率膜を用いると、誘電率が高いため、ＳｉＯ２膜換算膜厚（以下、ＥＯＴ(Equivalent Oxide Thickness)とも云う）を薄くしつつもリーク電流を低減できるという利点がある。反面、界面準位密度の増加や高誘電体膜中の不純物散乱により、ＳｉＯ２膜を用いた場合に比べてキャリア移動度が低下して駆動力が劣化するという問題があり、キャリア移動度の低下を防ぐ技術の開発が必要とされている。
【０００４】
また、微細化による性能向上には物理的限界が必ず来るため、微細化に頼らない素子の高性能化技術も必要となる。バンドエンジニアリング、３次元構造化など、これまでのＭＯＳＦＥＴに新しい発想を盛り込んだ新構造ＭＯＳＦＥＴが例として挙げられる。極薄膜ＳＯＩ(Silicon on Insulator)型ＭＯＳＦＥＴ、Ｆｉｎ型ＭＯＳＦＥＴ、歪みＳｉ−ＭＯＳＦＥＴなどがその候補である。
【０００５】
極薄膜ＳＯＩ型ＭＯＳＦＥＴの特徴は、基板中にＳｉＯ２膜を埋め込み、チャネル領域を薄くしたことである。低不純物濃度で完全空乏化を実現できるため、ショ−トチャネル効果の抑制とスイッチングの高速化を可能とする。しかし、埋め込みＳｉＯ２膜による圧縮歪をチャネル領域のＳｉが受けるために、電子の移動度が低下する問題がある。また、基板電位をとるために、ＳｉＯ２膜のエッチング後にＳｉをエピタキシャル成長させるという複雑で緻密な製造工程を取る必要があり、製造コストが高くなるという欠点がある。
【０００６】
Ｆｉｎ型ＭＯＳＦＥＴは極薄膜ＳＯＩ型ＭＯＳＦＥＴの発展型ともいうべきもので、埋め込みＳｉＯ２膜上に形成されたＦｉｎ状のチャネル領域を有することを特徴とする。左右をゲート電極で挟まれたダブルゲートＭＯＳＦＥＴであるために、ショ−トチャネル効果の抑制に加えて、従来のシングルゲートＭＯＳＦＥＴよりもオン電流を増大させることができると期待されている。
【０００７】
しかし、従来のＦｉｎ型ＭＯＳＦＥＴでは、極薄膜ＳＯＩ型ＭＯＳＦＥＴ同様、埋め込みＳｉＯ２膜による圧縮歪をチャネルが受ける構造になっているために、電子の移動度が低下する問題が発生すると予想される。また、基板電位を印加する為には、極薄膜ＳＯＩ型ＭＯＳＦＥＴと同様に複雑で緻密な工程を行う必要がある（例えば、特許文献１参照）。また、周囲をゲート電極で囲まれた構造であるために、ゲート電極からのボロンの突き抜けが顕著であり、閾値の制御が難しいという問題がある。
【０００８】
ＳｉＧｅを用いた歪みＳｉ−ＭＯＳＦＥＴは、絶縁膜上にＳｉＧｅ層を含んだ基板（以下、ＳＧＯＩ(SiGe on Insulator)基板とも云う）を作り、その上にＳｉをエピタキシャル成長させることを特徴とする。チャネル領域のＳｉがＳｉＧｅ層から引っ張り歪を受けるため、キャリア移動度の向上を図ることが出来る。
【０００９】
ｎ−ＭＯＳＦＥＴにおいては８０％程度、ｐ−ＭＯＳＦＥＴにおいては２０％程度のキャリア移動度の向上が確認されている。ｐ−ＭＯＳＦＥＴにおいて移動度の顕著な向上が見られない原因に関しては、定量的にはよく理解されていないが、ＳｉＧｅ層上にチャネル領域となるＳｉ層を形成する場合には引っ張り歪しか与えられないことが一因ではないかと言われている。圧縮歪をチャネル領域に加えることによって移動度が向上する可能性があり、ＳｉＧｅをチャネルとした圧縮歪型ｐ−ＭＯＳＦＥＴも研究されている。報告では１３０％の正孔移動度向上が確認されており、より高い圧縮歪を受けたＳｉからなるチャネル領域を形成することでｐ−ＭＯＳＦＥＴの駆動力が向上する可能性は高い。しかし、ＳｉＧｅ基板（またはＳＧＯＩ基板）の製法は、ＳＩＭＯＸ法や、張り合わせ法、酸化濃縮法という複雑な手法を用いるため、製造コストが高くなる欠点があり、プロセス上容易に引っ張り歪、圧縮歪を与えられる技術の開発が必要である。また、チャネル領域が薄くなってくると、ＳｉＧｅ基板から拡散したＧｅや、貫通転位によるキャリア散乱が顕著になってくるため、ＳｉＧｅを用いない歪Ｓｉの製造方法が必要とされている。
【特許文献１】特開２００２−１１８２５５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のように、微細化の追求による性能向上が限界を迎える時が必ず訪れるため、微細化に頼らない、新しいＭＯＳＦＥＴ構造の提案が必要である。
【００１１】
しかし、その候補として上げられている極薄膜ＳＯＩ−ＭＯＳＦＥＴ、Ｆｉｎ型−ＭＯＳＦＥＴ、歪Ｓｉ−ＭＯＳＦＥＴは各々問題を抱えている。極薄膜ＳＯＩ−ＭＯＳＦＥＴやＦｉｎ型−ＭＯＳＦＥＴでは、埋め込みＳｉＯ２膜による圧縮歪をチャネル領域のＳｉが受けるために、電子の移動度が低下する問題があり、歪Ｓｉ−ＭＯＳＦＥＴではチャネル領域薄膜化に伴って、チャネル領域に拡散したＧｅによるキャリア散乱が顕著となり、移動度が低下する問題がある。
【００１２】
本発明は、上記事情を考慮してなされたものであって、移動度の向上を図ることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の様態による半導体装置の製造方法は、半導体基板上に、前記半導体基板と面間隔の異なる結晶質である金属酸化物からなる金属酸化膜を少なくとも含む第１の絶縁膜を形成する工程、その後、前記第１の絶縁膜に含まれる前記金属酸化膜の一部の領域の酸素組成比を変調させることにより導電性を変化させる工程とを含むことを特徴とする。
【００１４】
また、本発明の第２の態様による半導体装置の製造方法は、水素イオンを第１の半導体基板に注入し、前記第１の半導体基板内に水素を有する中間層を形成する工程と、前記第１の半導体基板を熱処理する工程と、前記第１の半導体基板と格子定数が異なる結晶性の金属酸化物を少なくとも含む第１の絶縁膜を前記第１の半導体基板上に形成する工程と、前記第１の絶縁膜上に第１の半導体層を形成する工程と、前記第１の半導体層の表面に第２の半導体基板を接着する工程と、前記第２の半導体基板を剥離することにより、前記中間層を境に前記第１の半導体基板を２つに分割し、２つに分割された前記第１の半導体基板のうちの一方を前記第１の絶縁膜上に露出する工程と、分割された前記第１の半導体基板のうちの前記一方の露出された表面を平坦化する工程と、露出された前記表面上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜と前記第１の半導体基板の露出した一方とをパターニングし、チャネル領域を含む実質的に直方体形状の半導体領域を形成するとともに前記半導体領域上に前記第２の絶縁膜を残置する工程と、前記チャネル領域となる半導体領域の両側面に一対のゲート絶縁膜を形成する工程と、前記一対のゲート絶縁膜の前記チャネル領域とは反対側の面に一対のゲート電極を形成する工程と、前記チャネル領域の両側の前記半導体領域にソースおよびドレイン領域を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、移動度の向上を図ることができる。
【発明を実施するための最良の形態】
【００１６】
（第１実施形態）
本発明の第１実施形態によるＦｉｎ型ＭＩＳ(Metal Insulator Semiconductor)ＦＥＴの構成を、図１乃至図３を参照して説明する。図１は第１実施形態によるＦｉｎ型ＭＩＳＦＥＴの斜視図、図２は図１に示す切断面Ａ−Ａで切断したときの断面図、図３は図１に示す切断面Ｂ−Ｂで切断したときの断面図である。
【００１７】
この実施形態によるＭＩＳＦＥＴは、Ｓｉからなる半導体基板１ｂの表面に結晶性の金属酸化物を少なくとも含む絶縁膜３が形成され、この絶縁膜３の上に凸型のチャネル領域（チャネル層）５ｂが形成されている。絶縁膜３を構成する金属酸化物の結晶の所定方向の面間隔（以下、面間隔という）がＳｉの面間隔とは異なる。このため、チャネル領域５ｂにおけるＳｉは絶縁膜３から応力をうけ、歪みＳｉ層が形成されている。このチャネル領域５ｂの両側に、チャネル領域５ｂと導電型が異なるソース領域１０ａおよびドレイン領域１０ｂが形成された構成となっている。また、チャネル領域５ｂの直上部には絶縁膜６ａが形成されている。チャネル領域５ｂの側面上にはゲート絶縁膜７が形成されている。ゲート絶縁膜７の周囲には、ポリシリコンからなるゲート電極９ａが形成されている。
すなわち、本実施形態においては、チャネル領域５ｂにおけるＳｉの面間隔は半導体基板１ｂにおけるＳｉの面間隔と異なるように構成されている。ここで、本実施形態のＭＩＳＦＥＴがｎ−ＭＩＳＦＥＴの場合には、金属酸化膜の面間隔をＳｉより大きくし、チャネル層におけるＳｉの面間隔を引っ張り応力により広げる。これにより、チャネル層における電子の移動度を高めることが可能となる。一方、ｐ−ＭＩＳＦＥＴの場合には、金属酸化物の面間隔をＳｉより大きく、または、小さくし、チャネル層におけるＳｉの面間隔を、引っ張り応力、または、圧縮応力により変化させる。これにより、チャネル層における正孔の移動度を高めることが可能となる。
【００１８】
次に、本実施形態によるｎ−ＭＩＳＦＥＴの製造方法を、図４乃至図９を参照して説明する。図４（ａ）乃至図４（ｅ）は切断面Ａ−Ａにおける製造工程断面図、図５（ａ）乃至図５（ｅ）は図４（ａ）乃至図４（ｅ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図６（ａ）乃至図６（ｅ）は切断面Ａ−Ａにおける製造工程断面図、図７（ａ）乃至図７（ｅ）は図６（ａ）乃至図６（ｅ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図８（ａ）乃至図８（ｃ）は切断面Ａ−Ａにおける製造工程断面図、図９（ａ）乃至図９（ｃ）は図８（ａ）乃至図８（ｃ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図である。
【００１９】
まず、（００１）面方位を持つＳｉ基板１ａに例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて、打ち込みによるダメ−ジを回復するために、例えば８００℃で３０分、水素雰囲気中で熱処理する。このような熱処理を行うことによって、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるＳｉ層５ａが形成される（図４（ａ）、図５（ａ）参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。これにより、後述の工程で剥離を容易に行うことが可能となる。
【００２０】
次に、希フッ酸処理を行い、Ｓｉ基板１ａの表面を水素で終端化する。続いて、この基板１ａを電子ビ−ム蒸着装置に導入する。基板温度を例えば５００℃とし、Ｐｒ６Ｏ１１を蒸着源として用いて金属酸化物Ｐｒ２Ｏ３を例えば５ｎｍ蒸着し、Ｐｒ２Ｏ３層３ａを形成する（図４（ｂ）、図５（ｂ）参照）。このとき、Ｓｉ層５ａの、Ｐｒ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５ａと金属酸化物Ｐｒ２Ｏ３層３ａの間には、膜厚が０．５ｎｍのＳｉＯ２層３ｂが形成される。また、本実施形態においては、酸素分圧を１×１０−７Ｔｏｒｒに精密に制御することにより、酸化物Ｐｒ２Ｏ３の配向性を高め結晶性を向上させている。また、Ｘ線回折評価より、Ｐｒ２Ｏ３層３ａは面方位（００１）方向に配向したエピタキシャル層であり、ＳｉＯ２層３ｂとＰｒ２Ｏ３層３ａとの界面に対して平行方向、すなわち面方位（００１）方向のＰｒ２Ｏ３の面間隔は５．５２Åであることがわかっている。この値は面方位（００１）方向のＳｉの面間隔に対して１．７％大きい。また、Ｘ線回折の半値幅は狭く、Ｐｒ２Ｏ３からなる絶縁膜３は面方位（００１）方向に強く配向した結晶性の高い膜であることが確認されている。
【００２１】
次に、ＣＶＤ(Chemical Vapor Deposition)法を用いて例えば１μｍ厚のＳｉ層５を成膜する。このとき、Ｓｉ層５のＰｒ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５とＰｒ２Ｏ３層３ａの間には、膜厚が０．５ｎｍのＳｉＯ２層３ｃが形成される。つまり、この製造方法では、Ｓｉ層５ａと、Ｓｉ層５との間には、膜厚が０．５ｎｍのＳｉＯ２層３ｂ、膜厚５ｎｍのＰｒ２Ｏ３層３ａ、および膜厚が０．５ｎｍのＳｉＯ２層３ｃからなる３層積層構造の絶縁膜３が形成された構成となっている（図４（ｃ）、図５（ｃ）参照）。
【００２２】
次に、Ｓｉ層５の表面に基板１ｂを接着する（図４（ｄ）、図５（ｄ）参照）。その後、中間層２を境に基板１ｂを剥離することによって、金属酸化物Ｐｒ２Ｏ３からなる絶縁膜３上にＳｉ層５ａを露出する。続いて、例えばＣＭＰ(Chemical Mechanical Polishing)法を用いてＳｉ層５ａの露出した表面を平坦化する。（図４（ｅ）、図５（ｅ）参照）。
【００２３】
次に、図６（ａ）、図７（ａ）に示すように膜厚が５０ｎｍのＳｉＯ２を全面に被膜し絶縁膜６を形成する。なお、この後に続いて、絶縁膜６を介して、ボロン元素のイオン打ち込みを行うことにより、チャネルとして用いるＳｉ層５ａに不純物プロファイルを形成することも可能である。続いて、図６（ｂ）、図７（ｂ）に示すように、例えばＲＩＥ(Reactive Ion Etching)法などの異方性エッチング法を用いて絶縁膜６およびＳｉ層５ａをパタ−ニングし、凸型のチャネル層５ｂおよび絶縁膜６ａを形成する。このとき、Ｐｒ２Ｏ３層３ａとＳｉ層５ａとの間に形成されたＳｉＯ２層３ｂも同時にパターニングされる。
【００２４】
次に、図６（ｃ）、図７（ｃ）に示すようにチャネル領域５ｂの周囲に、膜厚が３ｎｍのＳｉＯ２からなるゲート絶縁膜７を形成する。この時、例えばＦｉｎのチャネル領域の高さ（ゲート幅）を２０ｎｍ、Ｆｉｎの幅（チャネル領域深さ）を２０ｎｍ、Ｆｉｎの長さを２００ｎｍとする。続いて、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図６（ｄ）、図７（ｄ）参照）。
【００２５】
次に、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａを形成する（図６（ｅ）、図７（ｅ）参照）。その後、ゲート電極９ａをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域１０ａ、１０ｂを形成する（図８（ａ）、図９（ａ）参照）。さらに、ＣＶＤ法によりＳｉＯ２からなる層間絶縁膜１１を全面に堆積する（図８（ｂ）、図９（ｂ）参照）。
【００２６】
次に、図８（ｃ）、図９（ｃ）に示すように、ソース・ドレイン領域１０ａ、１０ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース・ドレイン電極１２ａ、１２ｂおよびゲート電極１２ｃを形成し、Ｆｉｎ型ｎ−ＭＩＳＦＥＴが完成する。
【００２７】
次に、図４（ａ）乃至図９（ｃ）に示した構造を持つＦｉｎ型ｎ−ＭＩＳＦＥＴの絶縁膜３の特性について詳細に述べる。通常、絶縁膜として用いる金属酸化物が結晶質のものであっても、その面間隔がチャネル層のＳｉに影響を与えることはない。しかし、今回、我々は、面方位（００１）に強く配向し、結晶性が高いＰｒ２Ｏ３層３ａを形成することにより、チャネル領域のＳｉに、チャネル方向に引っ張り応力が加わり、面間隔が変化することを見出した。図１０は、図４（ａ）乃至図９（ｃ）に示した構造を持つｎ−ＭＩＳＦＥＴにおける絶縁膜３とチャネル領域５ｂの拡大図であり、Ｐｒ２Ｏ３層３ａ、ＳｉＯ２層３ｂ、３ｃとチャネル領域５ｂにおけるＭＩＳＦＥＴの断面構造を示す模式図である。図１１は透過型電子顕微鏡（以下、ＴＥＭ(Transparent Electron Microscope)）を用いて測定した電子線回折像から得られた面間隔の変化を示す。
【００２８】
ここで測定しているのは、界面に対して平行方向の面間隔である。測定ポイントは図１０に示したように、Ｐｒ２Ｏ３層３ａ／ＳｉＯ２層３ｂとＳｉ層５ｂの界面から２０ｎｍ離れたチャネル領域５ｂのＳｉの位置（１）、Ｐｒ２Ｏ３層３ａ／ＳｉＯ２層３ｂとＳｉ層５ｂの界面近傍のＳｉの位置（２）、Ｐｒ２Ｏ３層３ａ中の位置（３）、Ｐｒ２Ｏ３層３ａ／ＳｉＯ２層３ｃとＳｉ層５の界面から２５０ｎｍ離れた基板５のＳｉの位置（４）である。なお、図１１の縦軸は、２５０ｎｍ離れた基板５中のＳｉの面間隔、すなわち（４）の位置における値を基準として、各測定位置での面間隔の変化を示している。
【００２９】
Ｐｒ２Ｏ３層３ａの面間隔の変化は＋１．７％であり、Ｘ線回折から得られた結果と一致する。さらに、このＰｒ２Ｏ３層３ａに引っ張られる形で界面でのＳｉが歪んでおり、Ｐｒ２Ｏ３層３ａ／ＳｉＯ２層３ｂとＳｉ層５ｂの界面近傍の位置（２）における面間隔の変化は＋０．５％であることがわかった。界面から２０ｎｍ離れたチャネル領域５ｂ中のＳｉの位置（１）でも面間隔の変化は起こっており、面間隔が＋０．４％大きくなっている。
【００３０】
この結果から、Ｓｉと面間隔が異なり、且つ、結晶性が高い金属酸化物を含む絶縁膜をチャネル領域５ｂの下地絶縁膜とすることにより、チャネル領域のＳｉ層の面間隔を変化させることができることが示された。結晶性を高めることにより金属酸化物の弾性定数が大きくなる、つまり、定性的に考えると結晶が硬くなっているものと考えられる。このため、金属酸化物の面間隔が、Ｓｉに対して大きく影響を与え、界面から２０ｎｍ離れたチャネル領域５ｂにおいても格子変形が起こるものと考えられる。
【００３１】
次に、本実施形態による、Ｓｉと面間隔の異なる結晶質のＰｒ２Ｏ３層３を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＩＳＦＥＴと、ＳｉＯ２膜を下地絶縁膜とする旧Ｆｉｎ型ｎ−ＭＩＳＦＥＴ、そしてＳｉＧｅを用いた歪Ｓｉのｎ−ＭＩＳＦＥＴの特性を図１２および図１３を参照して説明する。なお、歪Ｓｉのｎ−ＭＩＳＦＥＴと、新Ｆｉｎ型ｎ−ＭＩＳＦＥＴの歪み量は同じ値にしてある。図１２は、実効電界と電子の実効移動度との関係を示す特性図、図１３は、ゲート電圧ＶｇとＩｄ／ｗ（ドレイン電流Ｉｄとチャネル幅ｗとの比）の関係を示した特性図である。ここで、実効電界とは実際にゲート絶縁膜に印加される電界であり、実効移動度とは実効電界が印加されたときのキャリア（本実施形態では電子）の移動度を意味する。
【００３２】
まず、図１２に示す実効電界と電子移動度の関係に注目する。破線がユニバ−サルカ−ブ、実線（細線）が下地絶縁膜がＳｉＯ２膜の旧Ｆｉｎ型ｎ−ＭＩＳＦＥＴの特性曲線、実線（中太線）がＳｉＧｅを用いたＧｅ濃度１０％の歪Ｓｉのｎ−ＭＩＳＦＥＴの特性曲線、実線（太線）が下地絶縁膜がＰｒ２Ｏ３の新Ｆｉｎ型ｎ−ＭＩＳＦＥＴの特性曲線である。なお、ユニバーサルカーブとは、Ｆｉｎ型でない通常の平坦型ＭＩＳＦＥＴのゲート絶縁膜がＳｉＯ２であるときの、実効電界と、実効移動度との関係を示す曲線である。
【００３３】
図１２から分かるように、下地絶縁膜がＳｉＯ２膜の旧Ｆｉｎ型ｎ−ＭＩＳＦＥＴの移動度は、ユニバ−サルカ−ブに対して低下している。これは、チャネル領域が下地のＳｉＯ２膜から圧縮歪を受け、電子の有効質量が重くなり、移動度が低下するためである。一方、チャネル領域に引っ張り歪を導入している歪Ｓｉ−ＭＩＳＦＥＴではユニバ−サルカ−ブよりも移動度が向上している。これは歪によって電子の有効質量が軽くなったことによる。そしてＰｒ２Ｏ３層を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＩＳＦＥＴでは、下地絶縁膜がＳｉＯ２膜である旧Ｆｉｎ型ｎ−ＭＩＳＦＥＴの移動度を大きく上回り、歪み量は同じであるにもかかわらず歪Ｓｉ−ＭＩＳＦＥＴ以上に移動度が向上している。これは、金属酸化膜を下地絶縁膜とすることで、ＳｉＯ２膜による圧縮歪みから解放されることに加え、Ｇｅや貫通転位によるキャリアの散乱を回避できるからである。
【００３４】
次に、図１３に示すゲート電圧ＶｇとＩｄ／ｗの関係に注目する。チャネル層に引っ張り歪を導入することによって、歪みＳｉのｎ−ＭＩＳＦＥＴよりも２倍以上にＩｄ／ｗが向上している。これは、Ｆｉｎ型チャネルを形成していることに加え、金属酸化膜を下地絶縁膜とすることで、Ｇｅや貫通転位によるキャリアの散乱を回避でき、移動度の向上を果たすことが出来たからである。
【００３５】
以上、詳述したように、本実施形態によれば、ＳＧＯＩ基板を用いた歪みＳｉのｎ−ＭＩＳＦＥＴと異なりＧｅによるキャリア散乱が発生することがないため、同じ歪み量でも電子移動度の向上を果たすことが出来る。また、下地絶縁膜をＳｉＯ２膜とした従来の旧Ｆｉｎ型トランジスタで発生する電子移動度の低下問題を解消できるため、Ｆｉｎ型の利点である、Ｉｄが２倍にできる特徴を活かすことが可能となり、歪ＳｉＭＩＳＦＥＴの２倍以上のＩｄ／ｗを実現することができる。
【００３６】
（第２実施形態）
次に、本発明の第２の実施形態であるｐ−ＭＩＳＦＥＴについて説明する。本実施形態のｐ−ＭＩＳＦＥＴは、チャネル層のＳｉに圧縮応力を加えるために、Ｓｉより面間隔の小さい金属酸化膜、例えば、Ｄｙ２Ｏ３を用いた構成となっている。すなわち、第１実施形態のｎ−ＭＩＳＦＥＴにおいて、絶縁膜３を構成する金属酸化膜をＰｒ２Ｏ３からＤｙ２Ｏ３に置き換えるとともに、チャネル層５ａの導電型をｎ型、ソース領域１０ａおよびドレイン領域１０ａの導電型をｐ型とした構成となっている。製造方法は、図４（ａ）乃至図９（ｃ）に示した方法とほぼ同等である。Ｄｙ２Ｏ３からなる金属酸化膜は、本実施形態では、電子ビ−ム蒸着法を用いて形成している。本実施形態のｐ−ＭＩＳＦＥＴも、第１実施形態と同様に、絶縁膜３は膜厚が５ｎｍのＤｙ２Ｏ３層を膜厚が０．５ｎｍのＳｉＯ２層で挟んだ積層構造となっている。なお、Ｄｙ２Ｏ３層を形成する際に、第１実施形態と同様に、酸素分圧を１×１０−７Ｔｏｒｒに精密に制御することにより、Ｄｙ２Ｏ３の配向性を高め結晶性を向上させている。
【００３７】
Ｘ線回折評価より、Ｄｙ２Ｏ３層は面方位（００１）方向に配向したエピタキシャル層であり、ＳｉとＰｒ２Ｏ３の界面に対して平行方向、すなわち面方位（００１）のＤｙ２Ｏ３の面間隔は５．３３Åであることがわかっている。この値は、面方位（００１）のＳｉの面間隔より１．８％小さい。また、Ｘ線回折の半値幅は狭く、Ｄｙ２Ｏ３層は（００１）に強く配向した結晶性の高い膜であることが確認されている。電子線回折を用いた面間隔評価の結果、面方位（００１）に強く配向し、結晶性が高いＤｙ２Ｏ３層を形成することにより、チャネル層のＳｉに圧縮応力が加わり、面間隔が小さくなることを確認した。
【００３８】
また、Ｄｙ２Ｏ３のＳｉとの界面に対して平行方向、すなわち面方位（００１）のＤｙ２Ｏ３の面間隔の変化は−１．８％であり、このＤｙ２Ｏ３層に付随して界面におけるＳｉが歪んでおり、界面に対して平行方向の面間隔の変化は−０．５％であることがわかった。界面から２０ｎｍ離れたＳｉでも面間隔の変化は起こっており、面間隔が−０．４％変化していた。この結果から、Ｓｉより面間隔が小さく、且つ、結晶性が高い金属酸化物を含む絶縁膜をゲート絶縁膜とすることにより、チャネル領域のＳｉ層の面間隔を小さくできることが示された。
【００３９】
次に、本実施形態によるＳｉと面間隔の異なる結晶質のＤｙ２Ｏ３層を下地絶縁膜とするＦｉｎ型のｐ−ＭＯＳＦＥＴと、ＳｉＧｅを用いた歪Ｓｉのｐ−ＭＯＳＦＥＴの特性を、図１４を参照して説明する。図１４は実効電界と正孔移動度の関係を示す特性図である。破線がユニバ−サルカ−ブ、実線（細線）がＳｉＧｅを用いたＧｅ濃度１３％の歪Ｓｉのｐ−ＭＯＳＦＥＴの特性曲線、実線（太線）が下地絶縁膜がＤｙ２Ｏ３の新Ｆｉｎ型ｐ−ＭＯＳＦＥＴの特性曲線である。
【００４０】
図１４から分かるように、チャネル領域に引っ張り歪を導入している歪Ｓｉ−ＭＯＳＦＥＴでは移動度がユニバ−サルカ−ブよりも向上しており、引っ張り歪を導入した効果が見られる。しかし、圧縮歪を導入したＤｙ２Ｏ３層を下地絶縁膜とする新Ｆｉｎ型ｐ−ＭＯＳＦＥＴの場合には、より効果が得られており、歪Ｓｉ−ＭＯＳＦＥＴを上回っている。これは、Ｓｉよりも面間隔の小さな金属酸化膜を下地絶縁膜とすることで、チャネル領域に圧縮歪を導入することができ、引っ張り歪の場合よりも正孔の有効質量が軽くなったことと、Ｇｅによる散乱を回避できることが原因であると考えられる。
【００４１】
以上、詳述したように、本実施形態によれば、チャネル領域に圧縮歪みを与えることができ、ＳｉＧｅを用いた歪Ｓｉトランジスタよりも効果的に正孔移動度を向上させることが可能である。
【００４２】
以上、詳述したように、本実施形態によれば、Ｓｉと面間隔が異なる金属酸化物を含む絶縁膜を埋め込み絶縁膜として用いることで、チャネル領域に引っ張り歪み、圧縮歪みの両方を与えることが可能である。そのため、ｎ−ＭＩＳＦＥＴばかりでなくｐ−ＭＩＳＦＥＴにおいてもＦｉｎ型トランジスタ特性の大幅な駆動力向上が可能となる。
【００４３】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【００４４】
第１及び第２実施形態では、結晶性の金属酸化物としてＰｒ２Ｏ３とＤｙ２Ｏ３を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。結晶性の金属酸化物は、結晶方位が配向した場合も示したが、配向が全て揃った単結晶金属酸化物を用いることにより、より大きな面間隔の変化が起こることを確認した。結晶性の金属酸化物の成膜方法として、電子ビ−ム蒸着法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法、分子線エピタキシ−（ＭＢＥ）法など他の成膜方法を用いてもよい。
【００４５】
上記に述べた結晶性の金属酸化物のなかで、どの金属酸化物を選定するかは、Ｓｉに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。ｎ−ＭＩＳＦＥＴを作製する場合には、引っ張り応力が加わったＳｉにおいて電子の移動度が向上するので、Ｓｉより面間隔の大きな金属酸化物を選定する。一方、ｐ−ＭＩＳＦＥＴを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、Ｓｉと面間隔の異なる金属酸化物を選定すればよい。また、与えたい応力に応じて、金属酸化物の面間隔を選定する。１種類のみの金属元素を含む金属酸化物で所望の面間隔と応力を実現できないときには、２種類以上の金属元素を含む金属酸化物を用いればよい。例えば、ＥｕとＤｙの２元素を含む（ＥｕｘＤｙ１−ｘ）２Ｏ３を用いることにより、金属酸化物のＳｉに対する面間隔の変化を０から−１．８％の間で任意に変化させることができる。
【００４６】
（第３実施形態）
次に、本発明の第３の実施形態であるｎ−ＭＩＳＦＥＴについて説明する。本実施形態では、チャネル層のＳｉに引っ張り応力を加えるために、酸素組成比が化学量論比より少ない金属酸化物、例えば、Ｃｅ酸化物を用いる。すなわち、図１乃至図９（ｃ）に示す第１実施形態のｎ−ＭＩＳＦＥＴにおいて、絶縁膜３を構成する金属酸化膜をＰｒ２Ｏ３からＣｅ酸化物に置き換えた構成となっている。なお、本実施形態においては、後述するように、絶縁膜３はＣｅ酸化物層のみの単層からなっている。本実施形態におけるｎ−ＭＩＳＦＥＴの製造方法は、図４（ａ）乃至図９（ｃ）に示した方法とほぼ同等である。
【００４７】
基板としては、（１１１）面方位を持つＳｉを用いる。Ｃｅ酸化物はＭＢＥ(Molecular Beam Epitaxy)法を用いて形成する。チャネル領域のＳｉ表面に希フッ酸処理を行い水素で終端化した後、この基板をＭＢＥ装置に導入する。基板温度を例えば７００℃とし、金属Ｃｅを蒸発源として用いてＣｅを０．６モノレイヤ蒸着した後、オゾンＯ３または酸素ガスを供給して、Ｃｅ酸化物からなる絶縁膜を５ｎｍの厚さ成膜する。成膜時における酸素分圧を１×１０−８Ｔｏｒｒとした。このような成膜方法を用いることにより、界面にＳｉＯ２などのアモルファス層が形成されること無く、Ｓｉに直接接合し（１１１）方向に配向した単結晶のＣｅ酸化膜をエピタキシャル成長させることができる。この方法を用いて極薄ゲート絶縁膜を実現できることを、本発明者らはすでに報告している（Y. Nishikawa et al, Ext. Abst. Inter. Conf. on Solid State Devices and Materials, Tokyo, p.174 (2001) 参照）。
【００４８】
次に、第３の実施形態によるｎ−ＭＩＳＦＥＴのゲート絶縁膜の特性について図１５および図１６を参照して詳細に述べる。この実施形態のｎ−ＭＩＳＦＥＴは、第１実施形態において絶縁膜３をＣｅ酸化物からなるように構成したものである。図１５は、Ｃｅ酸化物からなる絶縁膜とチャネル領域の拡大図であり、Ｃｅ酸化物からなる絶縁膜とチャネル領域の断面構造の模式図である。図１６は、ＴＥＭを用いて測定した電子線回折像から得られた面間隔の変化を示す。ここで測定しているのは、界面に対して平行方向の面間隔である。測定ポイントは図１５に示したように、Ｃｅ酸化物からなる絶縁膜とＳｉ界面から２０ｎｍ離れたチャネル領域のＳｉの位置（１）、第１の絶縁膜のＣｅ酸化物とＳｉの界面近傍のチャネル領域のＳｉの位置（２）、第１の絶縁膜のＣｅ酸化物の位置（３）、界面から２５０ｎｍ離れた基板側のＳｉの位置（４）である。
【００４９】
図１６においては、２５０ｎｍ離れた基板側のＳｉの位置（４）の面間隔を基準として、面間隔の変化を示している。Ｃｅ酸化物の（３）の位置における面間隔はＳｉよりも＋０．８％程度大きくなっている。さらに、それに付随してＣｅ酸化物とＳｉの界面近傍のチャネル領域のＳｉの位置（２）では＋０．７５％歪んでいる。さらに、第１の絶縁膜のＣｅ酸化物とＳｉ界面から２０ｎｍ離れたチャネル領域のＳｉの位置（１）においても面間隔は変化しており、＋０．６５％と大きな値であることがわかった。ＣｅＯ２はＳｉに直接接合しており、面間隔の違いがより直接的にＳｉ層に影響を及ぼすため、Ｓｉ層は大きく歪み、面間隔の変化はＣｅＯ２層とほぼ同じ程度まで大きくなっていることがわかる。
【００５０】
バルクのＣｅ酸化物であるＣｅＯ２の面間隔は５．４１１Åと報告されている。つまり、Ｓｉの面間隔（５．４３０Å）に比較してＣｅＯ２の面間隔は小さいはずである。しかし、本発明者らの実験結果はこれまでのＣｅＯ２の面間隔の報告値とは全く逆の傾向であり、図１６に示すようにＣｅ酸化物の面間隔はＳｉよりも大きいことがわかった。これらの原因について、詳細に検討を行った結果、Ｃｅ酸化物中の酸素組成比が変化することにより、面間隔が変化するという新たな知見を得た。図１７にＣｅ酸化物（ＣｅＯｘ）における酸素組成比と面間隔の関係を示す。酸素組成比はエネルギ−分散蛍光Ｘ線法（ＥＤＸ）により測定した。酸素組成比が化学量論比（ｘ＝２．０）のときの面間隔は５．４１１Åであり、これまでのＣｅ酸化物（ＣｅＯ２）の面間隔の報告値と一致する。
【００５１】
一方、酸素組成比が化学量論比より小さくなり、ｘ＜２．０の場合には面間隔が大きくなることがわかった。このように、Ｃｅ酸化物の面間隔が酸素組成比により大きく変化するのは、Ｃｅ酸化物が強いイオン結合を持つ結晶であることによると考えられる。図１８（ａ）、（ｂ）にＣｅ酸化物における酸素欠損の模式図を示す。結晶中の格子位置の酸素が抜けることにより（図１８（ａ）→図１８（ｂ））、抜けた酸素と結合していたＣｅ原子の格子位置が、他の酸素との結合に引っ張られることにより元の格子位置から変位する。結果として、格子間の平均距離は大きくなり面間隔が大きくなるものと考えられる。
【００５２】
本実施形態に示したＣｅ酸化物では、面間隔はＳｉに比べて＋０．８％となっており、酸素組成比は１．７７であることがわかった。酸素組成比が減少するのは、ＭＢＥ成膜時における酸素分圧を１×１０−８Ｔｏｒｒと低く設定しているためである。酸素分圧を制御することによりＣｅ酸化物の酸素組成比を変化させることができ、酸素分圧を１×１０−７Ｔｏｒｒとしたときは、酸素組成比は１．８９となった。
【００５３】
次に、本実施形態によるＳｉと面間隔の異なる結晶質のＣｅ酸化膜を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を説明する。図１９は実効電界と電子の実効移動度との関係を示したものである。破線がユニバ−サルカ−ブ、実線がＣｅ酸化物の酸素組成比を変化させた場合の新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの電子移動度を示している。酸素組成比の減少とともに移動度が向上していることがわかる。これは、酸素組成比が小さくなるにつれＣｅ酸化物の面間隔が大きくなることによりチャネルのＳｉの面間隔も大きくなり、電子の移動度が向上するためである。
【００５４】
次に、チャネル領域のＳｉの歪み量を同じにした場合のＣｅ酸化膜を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、Ｐｒ２Ｏ３を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を、図２０を参照して説明する。図２０は実効電界と電子の実効移動度との関係を示したものである。破線がユニバ−サルカ−ブ、実線（細線）がＰｒ２Ｏ３を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線、実線（太線）がＣｅ酸化膜を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線である。Ｃｅ酸化膜を下地絶縁膜とすることによって、移動度が向上していることがわかる。
【００５５】
そこで、低角入射面内(in-plane)Ｘ線回折法を用いて、本実施形態のようにＣｅ酸化物がＳｉに直接接合し直接接合膜の場合と、Ｃｅ酸化物とＳｉとの界面にＳｉＯ２膜がある場合のＳｉの回折スペクトルを測定した。なお、Ｓｉの歪み量はどちらの場合も同じとなるようにした。この測定結果によれば、直接接合膜の場合では、半値幅がバルクのＳｉとほぼ同じで、界面にＳｉＯ２膜が存在する場合には、半値幅が大きくなることがわかった。これは、平均的には同じ歪み量でありながら、界面にＳｉＯ２膜が存在する場合には歪のばらつきが大きく、直接接合膜の場合にはそのばらつきが小さいことを示している。界面にＳｉＯ２膜が存在する場合には、金属酸化膜に傾角粒界が発生し、局所的に一定方向の面間隔が異なることを我々は見出しており、これが歪み量のばらつきを引き起こしていると考えられる。歪み量のばらつきは、移動度のばらつき、さらには移動度の低下を引き起こす。従って、ばらつきを低減できる直接接合膜を用いたために移動度が向上したことをこの結果は示している。
【００５６】
以上、詳述したように、直接接合膜を用いた本実施形態によれば、チャネル領域に均一に引っ張り歪みを与えることができ、界面にＳｉＯ２膜が存在するトランジスタよりも電子移動度を向上させることが可能である。
【００５７】
なお、結晶性の金属酸化物のなかで、イオン結合性が強い希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、酸素組成比の精密な制御が実現でき、特に高い効果が得られることを確認した。
【００５８】
なお、結晶性の金属酸化物としてＣｅＯ２を用いた場合について述べたが、イオン結合性の高い結晶であれば同等の効果が得られる。つまり、ＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でもよい。結晶性のＣｅ酸化物は単結晶の場合を示したが、結晶方位が配向した多結晶の場合も同等の効果が得られる。結晶性の金属酸化物の成膜方法として、ＭＢＥ法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法、電子ビ−ム蒸着法など他の成膜方法を用いてもよい。
【００５９】
なお、第１及び第２実施形態においては面方位が（００１）のＳｉ基板上に、第３実施形態においては面方位が（１１１）のＳｉ基板上にＭＩＳＦＥＴを形成したが、面方位は（００１）、（１１１）のいずれでもよい。また、ＭＩＳＦＥＴが形成されるＳｉ基板は面方位が（１１０）であっても良いし、上記面方位から角度がずれていても良い。
【００６０】
（第４実施形態）
次に、本発明の第４の実施形態であるｐ−ＭＩＳＦＥＴについて説明する。本実施形態ｐ−ＭＩＳＦＥＴは、チャネル層のＳｉをより効果的に歪ませるために、結晶性の金属酸化物とチャネル層との間に、岩塩構造の金属酸化物を挟んだ構成となっている。すなわち、図１乃至図３に示す第１実施形態のｎ−ＭＩＳＦＥＴにおいて、絶縁膜３を構成する金属酸化膜とチャネル層５ａとの間に岩塩構造の金属酸化物を挟むとともに、チャネル層５ａの導電型をｎ型にソース領域１０ａおよびドレイン領域１０ａの導電型をｐ型とした構成となっている。製造方法は、図４（ａ）乃至図９（ｃ）に示した方法とほぼ同等である。岩塩構造金属酸化物としてはＳｒＯ、金属酸化膜としてはＤｙ２Ｏ３を用い、これら２種類の金属酸化物はＭＢＥ法で形成している。
【００６１】
チャネル領域のＳｉ表面に希フッ酸処理を行い水素で終端化した後、この基板をＭＢＥ装置に導入する。基板温度を例えば３００℃とし、金属Ｓｒを蒸発源として用いてＳｒを２原子層蒸着した後、酸素ガスを供給して、ＳｒＯ層を形成する。次に、例えば基板温度を７００℃として、金属Ｄｙと酸素ガスを供給して、Ｄｙ２Ｏ３層を５ｎｍ形成する。成膜時における酸素分圧は１×１０−７Ｔｏｒｒとした。Ｓｉ上にＳｒＯを２原子層成膜することにより、第２実施形態で示したようなＳｉＯ２層が形成されることなく、Ｄｙ２Ｏ３層が形成された。ＳｒＯが酸素の拡散を防ぐためである。つまり、絶縁膜は、ＳｒＯ層２原子層とＤｙ２Ｏ３層５ｎｍからなる積層構造となっている。
【００６２】
このような方法で形成されたＤｙ２Ｏ３の配向性は高く、結晶性が良好であることがＸ線回折評価から確認された。また、Ｄｙ２Ｏ３層は（００１）方向に配向したエピタキシャル膜であり、ＳｉとＤｙ２Ｏ３の界面に対して平行方向、すなわち面方位（００１）方向のＤｙ２Ｏ３の面間隔は５．３３Åであることがわかっている。この値は、面方位（００１）のＳｉの面間隔に比べて１．８％小さい。電子線回折を用いた面間隔評価の結果、チャネル層のＳｉに圧縮応力が加わり、面間隔が小さくなることを確認した。Ｄｙ２Ｏ３の面間隔の変化は−１．８％であり、界面近傍におけるＳｉの界面平行方向の面間隔の変化は０．８％であることがわかった。界面から２０ｎｍ離れたＳｉでも面間隔の変化は起こっており、界面平行方向の面間隔が−０．７％変化していた。このＳｉの面間隔の変化量は、ＳｒＯ層を用いていない第２実施形態に比べて、約２倍程度まで増大している。アモルファスのＳｉＯ２層が形成されないため金属酸化膜における面間隔の相違がより直接的にＳｉ層に加わったことと、ＳｒＯの面間隔が５．１２ÅとＤｙ２Ｏ３よりもさらに小さいために圧縮応力を加える効果がより高まったためである。
【００６３】
ここでは、ＳｒＯ層の厚さを２原子層としたが、ＳｒＯ層の厚さは１〜３原子層の範囲にあることが望ましいことがわかっている。ＳｒＯ、ＭｇＯなどの物質は、空気中で不安定なため、これ以上厚さを増すと、経時的に結晶性が変化して特性が劣化する。一方、１原子層より薄い場合には、酸素の拡散を抑制する効果が得られずに、ＳｉＯ２層が発生してしまうからである。
【００６４】
以上述べたようなＳｒＯ層とＤｙ２Ｏ３層を含む下地絶縁膜を有する新Ｆｉｎ型ｐ−ＭＯＳＦＥＴと、Ｄｙ２Ｏ３層のみの新Ｆｉｎ型ｐ−ＭＯＳＦＥＴ、そしてＳｉＧｅを用いた歪Ｓｉのｐ−ＭＯＳＦＥＴの特性を、図２１を参照して説明する。図２１は実効電界と正孔移動度の関係を示した特性図である。破線がユニバ−サルカ−ブ、実線（細線）がＳｉＧｅを用いたＧｅ濃度１３％の歪Ｓｉのｐ−ＭＯＳＦＥＴの特性曲線、実線（中太線）が下地絶縁膜がＤｙ２Ｏ３層のみの新Ｆｉｎ型ｐ−ＭＯＳＦＥＴの特性曲線、実線（太線）がＳｒＯ層とＤｙ２Ｏ３層を含む下地絶縁膜を有する新Ｆｉｎ型ｐ−ＭＯＳＦＥＴの特性曲線である。
【００６５】
図２１から分かるように、下地絶縁膜がＤｙ２Ｏ３層のみでも圧縮歪を導入でき、またＧｅによるキャリアの散乱を回避できるため、歪Ｓｉのｐ−ＭＯＳＦＥＴよりも正孔の移動度が向上している。ところが、ＳｒＯ層とＤｙ２Ｏ３層の積層構造にした場合には、さらに移動度向上が見られた。これは、ＳｒＯ層を挟むことでチャネル層のＳｉ層に十分な圧縮歪みを加えることが可能となったからである。
【００６６】
以上、詳述したように、本実施形態によれば、チャネル領域に効果的に圧縮歪みを与えることができ、ＳｉＧｅを用いた歪Ｓｉトランジスタよりも効果的に正孔移動度を向上させることが可能である。
【００６７】
以上のように、本実施形態によれば、岩塩構造の金属酸化物を挿入することによりＳｉと面間隔が異なる金属酸化物を用いる効果がより高まることが明らかとなった。本実施例では、ＳｒＯを用いた場合を示したが、他の岩塩構造を持つ金属酸化物を用いてもよい。特に、ＳｒＯ、ＭｇＯ、ＣａＯ、ＢａＯの岩塩構造の金属酸化膜を用いた場合には、酸素拡散の抑制効果が顕著であり、トランジスタ特性の大幅な向上が可能である。Ｓｉに引っ張り応力を与えたい場合には、Ｓｉより面間隔の大きな岩塩構造の金属酸化物であるＢａＯを用いることが望ましい。また、Ｓｉに圧縮応力を加えたい場合には、Ｓｉより面間隔の小さな岩塩構造の金属酸化物であるＳｒＯ、ＭｇＯ、ＣａＯを用いることが望ましい。しかし、Ｓｉ層における面間隔の変化は、主に厚さの大きい結晶性の金属酸化物で決まっているので、例えば、Ｓｉより面間隔の小さなＳｒＯを挟んで、その上にＳｉより面間隔の大きなＰｒ２Ｏ３を積層した構造では、チャネル領域におけるＳｉは引っ張り応力を受けるので、岩塩構造の金属酸化物と結晶性の金属酸化物は任意に組み合わせることも可能である。
【００６８】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【００６９】
また、第４実施形態では、結晶性の金属酸化物としてＤｙ２Ｏ３を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。結晶性の金属酸化物は、結晶方位が配向した場合も示したが、配向が全て揃った単結晶金属酸化物を用いることにより、より大きな面間隔の変化が起こることを確認した。結晶性の金属酸化物の成膜方法として、電子ビ−ム蒸着法を用いた場合を示しているが、成膜方法はＣＶＤ法、スパッタ法、ＭＢＥ法など他の成膜方法を用いてもよい。
【００７０】
なお、第４実施形態においては面方位が（００１）のＳｉ基板を用いた例を示しているが、面方位は（１１１）、（１１１）、（１１０）のいずれでもよい。
また、上記面方位から角度がずれていても良い。
【００７１】
第４実施形態においては、ｎ−ＭＩＳＦＥＴの場合について述べたが、ｐ−ＭＩＳＦＥＴについても同様の方法で実施することができる。上記に述べた結晶性の金属酸化物のなかで、どの金属酸化物を選定するかは、Ｓｉに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。ｎ−ＭＩＳＦＥＴを作製する場合には、引っ張り応力が加わったＳｉにおいて電子の移動度が向上するので、Ｓｉより面間隔の大きな金属酸化物を選定する。一方、ｐ−ＭＩＳＦＥＴを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、Ｓｉと面間隔の異なる金属酸化物を選定すればよい。また、与えたい応力に応じて、金属酸化物の面間隔を選定する。１種類のみの金属元素を含む金属酸化物で所望の面間隔と応力を実現できないときには、２種類以上の金属元素を含む金属酸化物を用いればよい。例えば、ＥｕとＤｙの２元素を含む（ＥｕｘＤｙ１−ｘ）２Ｏ３を用いることにより、金属酸化物のＳｉに対する面間隔の変化を０から−１．８％の間で任意に変化させることができる。
【００７２】
（第５実施形態）
次に、本発明の第５実施形態によるＭＩＳＦＥＴの構成を、図１乃至図９（ｃ）を参照して説明する。この実施形態によるＭＩＳＦＥＴは、図１乃至図３に示す第１実施形態のＭＩＳＦＥＴにおいて、絶縁膜６ａが結晶性の金属酸化膜を少なくとも含むように構成されるとともに、絶縁膜３，６ａに含まれる金属酸化膜の面間隔がともにＳｉに対して大きいか、ともに小さいように構成されている。従って、チャネル領域５ｂにおけるＳｉは、絶縁膜３と絶縁膜６ａの両方から応力を受けて、歪Ｓｉ層となっている。
【００７３】
つまり、本実施形態においては、チャネル領域３におけるＳｉの面間隔は半導体基板１ｂにおけるＳｉの面間隔と異なるように構成されている。ここで、ｎ−ＭＩＳＦＥＴの場合には、絶縁膜３、６ａを構成する金属酸化膜の面間隔をＳｉより大きくし、チャネル層５ａにおけるＳｉの面間隔を引っ張り応力により広げる。これにより、チャネル層における電子の移動度を高めることが可能となる。一方、ｐ−ＭＩＳＦＥＴの場合には、絶縁膜３、６ａを構成する金属酸化膜の面間隔をともにＳｉより大きく、または、小さくし、チャネル層におけるＳｉの面間隔を、引っ張り応力、または、圧縮応力により変化させる。これにより、チャネル層５ａにおける正孔の移動度を高めることが可能となる。さらに、チャネル層の上下にＳｉと面間隔の異なる金属酸化膜を配置しているため、チャネル層全域において深さ方向に均一な格子変調を発生させることが出来るため、第１乃至第４実施形態と比較してキャリア移動度の向上が見込まれる。
【００７４】
次に、本実施形態によるＭＩＳＦＥＴの製造方法を、ｎ−ＭＩＳＦＥＴを例にとって、図４（ａ）乃至図９（ｃ）を参照して説明する。
【００７５】
まず、（００１）面方位を持つＳｉ基板１ａに例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて打ち込みダメ−ジを回復するため、例えば８００℃で３０分、水素雰囲気中で熱処理する。このようにすることにより、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるＳｉ層５ａが形成される（図４（ａ）、図５（ａ）参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。これにより、後述の工程で剥離を容易に行うことが可能となる。
【００７６】
次に、希フッ酸処理を行い、Ｓｉ基板１ａのＳｉ表面を水素で終端化する。続いて、この基板１ａを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｌａ２Ｏ３を蒸着源として用いて金属酸化物Ｌａ２Ｏ３を５ｎｍ蒸着し、Ｌａ２Ｏ３層３ａを形成する（図４（ｂ）、図５（ｂ）参照）。このとき、Ｓｉ層５ａの、Ｌａ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５ａとＬａ２Ｏ３層３ａとの間には、膜厚が０．５ｎｍのＳｉＯ２層３ｂが形成される。また、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、金属酸化物Ｌａ２Ｏ３の配向性を高め結晶性を向上させている。また、Ｘ線回折評価より、Ｌａ２Ｏ３層３ａは面方位（００１）方向に配向したエピタキシャル層であり、ＳｉＯ２層３ｂとＬａ２Ｏ３層３ａの界面に対して平行方向、すなわち面方位（００１）方向のＬａ２Ｏ３の面間隔は５．７０Åであることがわかっている。この値は、面方向（００１）のＳｉの面間隔に対して５．０％大きい。また、Ｘ線回折の半値幅は狭く、Ｌａ２Ｏ３層は（００１）に強く配向した結晶性の高い膜であることが確認されている。
【００７７】
次に、ＣＶＤ法を用いてＳｉを堆積し、例えば１μｍ厚のＳｉ層５を成膜する（図４（ｃ）、図５（ｃ）参照）。このとき、Ｓｉ層５のＬａ２Ｏ３層側の界面のＳｉが酸化されて、Ｓｉ層５とＬａ２Ｏ３層３ａとの間には、膜厚０．５ｎｍのＳｉＯ２層３ｃが形成される。つまり、絶縁膜３は、膜厚０．５ｎｍのＳｉＯ２層３ｂ、膜厚５ｎｍのＬａ２Ｏ３層３ａ、および膜厚０．５ｎｍのＳｉＯ２層３ｃからなる３層積層構造となっている（図４（ｃ）、図５（ｃ）参照）。
【００７８】
次に、Ｓｉ層５の表面に基板１ｂを接着する（図４（ｄ）、図５（ｄ）参照）。その後、中間層２を境に基板１ｂを剥離することにより、金属酸化物を含む絶縁膜３上にＳｉ層５ａを露出する。続いて、例えばＣＭＰ法を用いてＳｉ層５ａの露出した表面を平坦化する。（図４（ｅ）、図５（ｅ）参照）。なお、この後に続いて、ボロン元素のイオン打ち込みを行うことにより、チャネルとして用いるＳｉ層５ａに不純物プロファイルを形成することも可能である。
【００７９】
次に、図６（ａ）、図７（ａ）に示すように、Ｓｉ層５ａの表面に希フッ酸処理を行い水素で終端化し、この基板をＭＢＥ装置に導入する。基板温度を例えば６００℃とし、Ｌａ２Ｏ３を蒸着源として用いて金属酸化物Ｌａ２Ｏ３を５ｎｍ蒸着し、絶縁膜６を形成する。このとき、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、Ｌａ２Ｏ３の配向性を高め結晶性を向上させている。また、このとき、Ｓｉ層５ａの絶縁膜６との界面には図示しないがＳｉＯ２からなる酸化膜が形成される。
【００８０】
続いて、図６（ｂ）および図７（ｂ）に示すように、例えばＲＩＥ法などの異方性エッチング法を用いて絶縁膜６およびＳｉ層５ａをパタ−ニングし、凸型のチャネル層５ｂ、絶縁膜６ａを形成する。このとき、Ｌａ２Ｏ３層３ａとＳｉ層５ａとの間に形成されたＳｉＯ２層３ｂも同時にパターニングされる（図６（ｂ）、図７（ｂ）参照）。
【００８１】
次に、図６（ｃ）、図７（ｃ）に示すように、チャネル領域５ｂの周囲に、膜厚３ｎｍのＳｉＯ２からなるゲート絶縁膜７を形成する。この時、例えばＦｉｎのチャネル領域の高さ（ゲート幅）を２０ｎｍ、Ｆｉｎの幅（チャネル領域深さ）を２０ｎｍ、Ｆｉｎの長さを２００ｎｍとする。続いて、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図６（ｄ）、図７（ｄ）参照）。
【００８２】
次に、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａを形成する（図６（ｅ）、図７（ｅ）参照）。その後、ゲート電極９ａをマスクとしてイオン注入と熱工程を行うことにより、不純物が導入されたソース・ドレイン領域１０ａ、１０ｂを形成する（図８（ａ）、図９（ａ）参照）。さらに、ＣＶＤ法によりＳｉＯ２からなる層間絶縁膜１１を全面に堆積する（図８（ｂ）、図９（ｂ）参照）。
【００８３】
次に、図８（ｃ）、図９（ｃ）に示すように、ソース・ドレイン領域１０ａ、１０ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース・ドレイン電極１２ａ、１２ｂおよびゲート電極１２ｃを形成し、ｎ−ＭＩＳＦＥＴが完成する。
【００８４】
次に、本実施形態によるｎ−ＭＩＳＦＥＴのチャネル層５ａの特性について詳細に述べる。図２２は、ＳｉＯ２層３ｂ／Ｌａ２Ｏ３／層３ａ／ＳｉＯ２層３ｃの積層構造からなる絶縁膜３とチャネル層５ｂの拡大図であり、断面構造を模式的に示したものである。図２３は、ＴＥＭを用いて測定した電子線回折像から得られた面間隔の変化を示す。ここで測定しているのは、界面に対して平行方向の（１００）面の面間隔である。測定ポイントは図２２に示したように、Ｌａ２Ｏ３層６ａの位置（１）、Ｌａ２Ｏ３層６ａとＳｉ層５ｂとの界面のチャネル領域のＳｉの位置（２）、Ｌａ２Ｏ３層６ａとＳｉ層５ｂの界面から１０ｎｍ離れたチャネル領域のＳｉの位置（３）、Ｌａ２Ｏ３層３ａとＳｉ層５ｂの界面のチャネル領域のＳｉの位置（４）、Ｌａ２Ｏ３層３ａの位置（５）、Ｌａ２Ｏ３層３ａとＳｉ層５の界面から２５０ｎｍ離れたＳｉの位置（６）である。なお、図２２においては、Ｌａ２Ｏ３層６ａとＳｉ層５ｂの間には、膜厚０．５ｎｍのＳｉＯ２層６ｂが設けられているが、このＳｉＯ２層６ｂは、Ｌａ２Ｏ３層６を形成する際に形成された酸化膜である。
【００８５】
図２３においては、界面から２５０ｎｍ離れた基板側Ｓｉの位置（６）の面間隔を基準として、面間隔の変化を示している。Ｌａ２Ｏ３層３ａ、６ａの面間隔の変化は＋５．０％であり、Ｘ線回折から得られた結果と一致する。Ｌａ２Ｏ３層６ａの界面近傍におけるチャネル層５ａのＳｉの位置（２）、およびＬａ２Ｏ３層３ａの界面近傍におけるチャネル層５ａのＳｉの位置（４）では、Ｌａ２Ｏ３に付随して＋１．０％歪んでいる。さらに、これらの界面から１０ｎｍ離れたチャネル領域５ａの中間部分に位置するＳｉ位置（３）においても面間隔は変化しており、＋０．８％と大きな値であることがわかった。この結果から、Ｓｉより面間隔が大きく、且つ、結晶性が高い金属酸化物を含む絶縁膜を基板中、及びチャネル上部に配置することで、チャネル領域のＳｉ層の面間隔を大きくできることが示された。
【００８６】
本実施形態による、チャネル領域の上下にＳｉと面間隔の異なる結晶質の金属酸化物（Ｌａ２Ｏ３）を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、下地絶縁膜のみを金属酸化物（Ｌａ２Ｏ３）にした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を比較する。図２４は実効電界と電子移動度の関係を示す特性図である。破線がユニバ−サルカ−ブ、実線（細線）が下地絶縁膜のみを金属酸化物にした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線、実線（太線）がチャネルの上下に金属酸化物を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線である。
【００８７】
図２４から分かるように、チャネルの上下を金属酸化膜とした場合には、下地絶縁膜のみを金属酸化物にした場合よりも移動度が向上している。これは、チャネル領域上下にＳｉよりも面間隔の大きな金属酸化物を配置することによって、チャネル領域全域に渡ってＳｉ層に均一な引っ張り歪みが加えることが可能となり、電子の移動度が向上したことによる。
【００８８】
以上、説明したように、本実施形態によれば、Ｆｉｎ型トランジスタのチャネル領域全域のＳｉに均一な引っ張り応力を与えることができ、下地絶縁膜のみを金属酸化膜とした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴよりも高い電子移動度を得ることが出来る。
【００８９】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【００９０】
本実施形態では、結晶性の金属酸化物としてＬａ２Ｏ３を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。結晶性の金属酸化物は、結晶方位が配向した場合も示したが、配向が全て揃った単結晶金属酸化物を用いることにより、より大きな面間隔の変化が起こることを確認した。結晶性の金属酸化物の成膜方法として、スパッタ法を用いた場合を示したが、成膜方法はＣＶＤ法、電子ビ−ム蒸着法、ＭＢＥ法など他の成膜方法を用いてもよい。
【００９１】
本実施形態においては、ｎ−ＭＩＳＦＥＴの場合について述べたが、ｐ−ＭＩＳＦＥＴについても同様の方法で実施することができる。上記に述べた結晶性の金属酸化物のなかで、どの金属酸化物を選定するかは、Ｓｉに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。ｎ−ＭＩＳＦＥＴを作製する場合には、引っ張り応力が加わったＳｉにおいて電子の移動度が向上するので、Ｓｉより面間隔の大きな金属酸化物を選定する。一方、ｐ−ＭＩＳＦＥＴを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、Ｓｉと面間隔の異なる金属酸化物を選定すればよい。また、与えたい応力に応じて、金属酸化物の面間隔を選定する。１種類のみの金属元素を含む金属酸化物で所望の面間隔と応力を実現できないときには、２種類以上の金属元素を含む金属酸化物を用いればよい。例えば、ＥｕとＤｙの２元素を含む（ＥｕｘＤｙ１−ｘ）２Ｏ３を用いることにより、金属酸化物のＳｉに対する面間隔の変化を０から−１．８％の間で任意に変化させることができる。
【００９２】
（第６実施形態）
次に、本発明の第６の実施形態によるｎ−ＭＩＳＦＥＴについて説明する。本実施形態のｎ−ＭＩＳＦＥＴは、チャネル層のＳｉに引っ張り応力を加えるために、金属と酸素の組成比が化学量論比より少ない金属酸化物、例えば、Ｃｅ酸化物を下地絶縁膜、及びチャネル上部の絶縁膜として用いる。すなわち、第５実施形態のｎ−ＭＩＳＦＥＴにおいて、絶縁膜３および絶縁膜６ａを構成する金属酸化物Ｌａ２Ｏ３をＣｅ酸化物に置き換えた構成となっている。なお、本実施形態においては、後述するように、第５実施形態と異なり、Ｌａ２Ｏ３層３ａとＳｉ層５の間、Ｌａ２Ｏ３層３ａとＳｉ層５ａ、およびＬａ２Ｏ３層６ａとＳｉ層５ａとの間には、ＳｉＯ２層は形成されない。
【００９３】
本実施形態におけるｎ−ＭＩＳＦＥＴの製造方法は、第５実施形態の方法とほぼ同等である。基板としては、（１１１）面方位を持つＳｉを用いる。Ｃｅ酸化物はＭＢＥ法を用いて形成する。基板のＳｉ表面に希フッ酸処理を行い水素で終端化した後、ＭＢＥ装置に導入する。基板温度を例えば７００℃とし、金属Ｃｅを蒸発源として用いてＣｅを０．６モノレイヤ蒸着した後、オゾンＯ３または酸素ガスを供給して、Ｃｅ酸化物からなる絶縁膜を５ｎｍの厚さ成膜する。成膜時における酸素分圧を１×１０−８Ｔｏｒｒとした。このような成膜方法を用いることにより、界面にＳｉＯ２などのアモルファス層が形成されること無く、Ｓｉに直接接合し（１１１）方向に配向した単結晶のＣｅ酸化膜をエピタキシャル成長させることができる。以下、第５実施形態と、同様の工程を行いｎ−ＭＩＳＦＥＴを完成させる。
【００９４】
上記の方法で、成膜したＣｅ酸化物（ＣｅＯｘ）の金属と酸素の組成比ｘは１．７７であり面間隔はＳｉに比べて＋０．８％となっていた。第３実施形態で述べたように、Ｃｅ酸化物の酸素組成比が減少するのは、ＭＢＥ成膜時における酸素分圧を１×１０−８Ｔｏｒｒと低く設定しているためである。組成比ｘ＝１．７７のＣｅ酸化物を下地絶縁膜としたＣｅ酸化膜近傍のチャネル領域のＳｉの歪みは＋０．７５％、チャネル領域中央部の歪みは＋０．６０％、チャネル領域上部の絶縁膜近傍のＳｉの歪みは＋０．５０％であった。しかし、チャネル領域の上下に配置したＣｅ酸化膜近傍のチャネル領域では、Ｃｅ酸化膜近傍のチャネル領域のＳｉの歪みは＋０．７５％、チャネル中央部の歪みは＋０．７０％、第２の絶縁膜のＣｅ酸化膜近傍のＳｉの歪みは＋０．７５％であった。チャネル上下に金属酸化膜を配置することによって、均一に歪みが与えられていることがわかる。
【００９５】
本実施形態による、Ｓｉと面間隔の異なる結晶質のＣｅ酸化物をチャネルの上下に配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、第５実施形態による、Ｌａ２Ｏ３をチャネルの上下に配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を比較する。図２５は実効電界と電子移動度の関係を示した特性図である。破線がユニバ−サルカ−ブ、実線（細線）がＬａ２Ｏ３をチャネルの上下に配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線、実線（太線）がＣｅ酸化物（組成比ｘ＝１．７７）をチャネル上下の絶縁膜とする本実施形態による新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線であって、チャネル領域５ａにおける歪み量は、Ｃｅ酸化物を用いた場合もＬａ２Ｏ３を用いた場合も同じにしてある。図２５から分かるように、Ｃｅ酸化物をチャネル上下の絶縁膜とすることで、Ｌａ２Ｏ３の場合よりも移動度が向上している。これは、Ｃｅ酸化物がチャネル層５ａのＳｉと直接接合することにより、チャネル領域のＳｉに与える歪み量のばらつきが減少するからである。
【００９６】
以上、詳述したように、本実施形態によれば、チャネル領域に均一に、しかもばらつきが少なく引っ張り歪みを与えることができ、金属酸化膜を直接接合させない場合に比べて電子移動度を向上させることが可能である。
【００９７】
なお、結晶性の金属酸化物のなかで、イオン結合性が強い希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、金属と酸素の組成比の精密な制御が実現でき、特に高い効果が得られることを確認した。
【００９８】
なお、結晶性の金属酸化物としてＣｅＯ２を用いた場合について述べたが、イオン結合性の高い結晶であれば同等の効果が得られる。つまり、ＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でもよい。結晶性のＣｅ酸化物は単結晶の場合を示したが、結晶方位が配向した多結晶の場合も同等の効果が得られる。結晶性の金属酸化物の成膜方法として、ＭＢＥ法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法、電子ビ−ム蒸着法など他の成膜方法を用いてもよい。
【００９９】
なお、第５実施形態においては面方位が（００１）のＳｉ基板上に、第６実施形態においては面方位が（１１１）のＳｉ基板上にＭＩＳＦＥＴを形成したが、面方位は（００１）、（１１１）のいずれでもよい。また、ＭＩＳＦＥＴが形成されるＳｉ基板は面方位が（１１０）であっても良いし、上記面方位から角度がずれていても良い。
【０１００】
（第７実施形態）
次に、本発明の第７の実施形態によるＭＩＳＦＥＴの構成を、図１乃至図９（ｃ）を参照して説明する。この実施形態によるＭＩＳＦＥＴは、図１乃至図３に示す第１実施形態のＭＩＳＦＥＴにおいて、ゲート絶縁膜７が結晶性の金属酸化膜を少なくとも含むように構成され、かつチャネル層５ａ直下の絶縁膜３に含まれる金属酸化膜と、上記ゲート絶縁膜７に含まれる金属酸化膜の面間隔がチャネル層５ａのＳｉの面間隔とそれぞれ異なるように構成されている。すなわち、Ｓｉに対して絶縁膜３の面間隔が大きければ、ゲート絶縁膜に含まれる金属酸化膜の面間隔はＳｉよりも小さく、Ｓｉに対して絶縁膜３の面間隔が小さければ、ゲート絶縁膜に含まれる金属酸化膜の面間隔はＳｉよりも大きくなように構成される。
【０１０１】
したがって、チャネル領域５ｂにおけるＳｉは、絶縁膜３とゲート絶縁膜７の両方から応力を受けて、均一な歪を有する歪Ｓｉ層となっている。つまり、本実施形態のＭＩＳＦＥＴがｎ−ＭＩＳＦＥＴの場合には、絶縁膜３に含まれる金属酸化膜の面間隔をＳｉより大きくし、ゲート絶縁膜７に含まれる金属酸化膜の面間隔をＳｉより小さくしてチャネル層５ａにおけるＳｉの面間隔を引っ張り応力により広げる。これにより、チャネル層における電子の移動度を高めることが可能となる。
【０１０２】
一方、本実施形態のＭＩＳＦＥＴがｐ−ＭＩＳＦＥＴの場合には、絶縁膜３に含まれる金属酸化膜の面間隔をＳｉより大きくし、ゲート絶縁膜７に含まれる金属酸化膜の面間隔をＳｉより小さくして、チャネル領域におけるＳｉの面間隔を引っ張り応力により変化させる。もしくは絶縁膜３に含まれる金属酸化膜の面間隔をＳｉより小さくし、ゲート絶縁膜７に含まれる金属酸化膜の面間隔をＳｉより大きくしてチャネル層におけるＳｉの面間隔を、圧縮応力により変化させる。これにより、チャネル層における正孔の移動度を高めることが可能となる。さらに、チャネル層の側面と下にＳｉと面間隔の異なる金属酸化膜を配置しているため、チャネル層の歪をさらに大きくすることができ、第１乃至第４実施形態と比較してキャリア移動度の向上が見込まれる。
【０１０３】
次に、本実施形態によるＭＩＳＦＥＴの製造方法を、ｎ−ＭＩＳＦＥＴを例にとって図４（ａ）乃至図９（ｃ）を参照して説明する。
【０１０４】
まず、（００１）面方位を持つＳｉ基板１ａに例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて打ち込みダメ−ジを回復するため、例えば８００℃で３０分、水素雰囲気中で熱処理する。このようにすることにより、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるＳｉ層５ａが形成される（図４（ａ）、図５（ａ）参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。これにより、後述の工程で剥離を容易に行うことが可能となる。
【０１０５】
次に、希フッ酸処理を行い、Ｓｉ基板１ａのＳｉ表面を水素で終端化する。続いて、この基板１ａを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｌａ２Ｏ３を蒸着源として用いて金属酸化物Ｌａ２Ｏ３を５ｎｍ蒸着し、Ｌａ２Ｏ３層３ａを形成する（図４（ｂ）、図５（ｂ）参照）。このとき、Ｓｉ層５ａの、Ｌａ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５ａとＬａ２Ｏ３層３ａとの間には、膜厚が０．５ｎｍのＳｉＯ２層３ｂが形成される。また、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、Ｌａ２Ｏ３の配向性を高め結晶性を向上させている。また、Ｘ線回折評価より、Ｌａ２Ｏ３層は面方位（００１）方向に配向したエピタキシャル層であり、ＳｉとＬａ２Ｏ３の界面に対して平行方向のＬａ２Ｏ３（００１）の面間隔は５．７０Åであることがわかっている。この値は面方位（００１）のＳｉの面間隔に対して５．０％大きい。また、Ｘ線回折の半値幅は狭く、Ｌａ２Ｏ３層は面方位（００１）方向に強く配向した結晶性の高い膜であることが確認されている。
【０１０６】
次に、ＣＶＤ法を用いてＳｉを堆積し、例えば１μｍ厚のＳｉ層５を成膜する（図４（ｃ）、図５（ｃ）参照）。このとき、Ｓｉ層５のＬａ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５とＬａ２Ｏ３層３ａとの間には、膜厚０．５ｎｍのＳｉＯ２層３ｃが形成される。つまり、膜厚０．５ｎｍのＳｉＯ２層３ｂ、膜厚５ｎｍのＬａ２Ｏ３層３ａ、および膜厚０．５ｎｍのＳｉＯ２層３ｃからなる３層積層構造の絶縁膜３が形成された構成となっている（図４（ｃ）、図５（ｃ）参照）。
【０１０７】
次に、Ｓｉ層５の表面に基板１ｂを接着する（図４（ｄ）、図５（ｄ）参照）。その後、中間層２を境に基板１ｂを剥離することによって、Ｌａ２Ｏ３層３ａを含む絶縁膜３上にＳｉ層５ａを露出する。続いて、例えばＣＭＰ法を用いてＳｉ層５ａの露出した表面を平坦化する。（図４（ｅ）、図５（ｅ）参照）。
【０１０８】
次に、図６（ａ）、図７（ａ）に示すように、膜厚５０ｎｍのＳｉＯ２を全面に被膜し、絶縁膜６を形成する。なお、この後に続いて、絶縁膜６を介して、ボロン元素のイオン打ち込みを行うことにより、チャネル領域となるＳｉ層５ａに不純物プロファイルを形成することも可能である。続いて、図６（ｂ）、図７（ｂ）に示すように、例えばＲＩＥ法などの異方性エッチング法を用いて絶縁膜６およびＳｉ層５ａをパターニングし、凸型のチャネル層５ｂおよび絶縁膜６ａを形成する。このとき、Ｌａ２Ｏ３層３ａとＳｉ層５ａとの間に形成されたＳｉＯ２層３ｂも同時にパターニングされる。
【０１０９】
次に、この基板１ｂを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｄｙ２Ｏ３を蒸着源として用いて金属酸化物Ｄｙ２Ｏ３を５ｎｍ蒸着しチャネル領域５ｂの周囲に、ゲート絶縁膜７を形成する（図６（ｃ）、図７（ｃ）参照）。このとき、ゲート絶縁膜７とＳｉ層５ａとの間には膜厚０．５ｎｍのＳｉＯ２層（図示せず）が形成される。本実施形態においては、例えばＦｉｎのチャネル領域の高さ（ゲート幅）を２０ｎｍ、Ｆｉｎの幅（チャネル領域深さ）を２０ｎｍ、Ｆｉｎの長さを２００ｎｍとする。また、このとき、酸素分圧を１×１０−７Ｔｏｒｒに精密に制御することにより、Ｄｙ２Ｏ３の配向性を高め結晶性を向上させている。続いて、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図６（ｄ）、図７（ｄ）参照）。
【０１１０】
次に、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａを形成する（図６（ｅ）、図７（ｅ）参照）。その後、ゲート電極９ａをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域１０ａ、１０ｂを形成する（図８（ａ）、図９（ａ）参照）。さらに、ＣＶＤ法によりＳｉＯ２からなる層間絶縁膜１１を全面に堆積する（図８（ｂ）、図９（ｂ）参照）。
【０１１１】
次に、図８（ｃ）、図９（ｃ）に示すように、ソース・ドレイン領域１０ａ、１０ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース・ドレイン電極１２ａ、１２ｂおよびゲート電極１２ｃを形成し、ｎ−ＭＩＳＦＥＴを完成する。
【０１１２】
次に、本実施形態によるｎ−ＭＩＳＦＥＴのチャネル層の特性について図２６乃至図２８を参照して説明する。図２６は、ＳｉＯ２層３ｂ／Ｌａ２Ｏ３層３ａ／ＳｉＯ２層３ｃの積層構造からなる絶縁膜３とチャネル層５ｂの拡大図であり、断面構造を模式的に示したものである。図２７は、ＴＥＭを用いて測定した電子線回折像から得られた面間隔の変化を示す。ここで測定しているのは、界面に対して平行方向の（１００）面の面間隔である。測定ポイントは図２６に示すように、ＳｉＯ２からなる絶縁膜６ａとＳｉ層５ｂの界面のチャネル領域のＳｉ位置（１）、絶縁膜６ａとＳｉ層５ｂの界面から１０ｎｍ離れたチャネル領域のＳｉ位置（２）、Ｌａ２Ｏ３層３ａとＳｉ層５ｂの界面のチャネル領域のＳｉ位置（３）、Ｌａ２Ｏ３層３ａの位置（４）、Ｌａ２Ｏ３層３ａとＳｉ層５の界面から２５０ｎｍ離れたＳｉ位置（５）である。なお、図２６においては、Ｄｙ２Ｏ３層７とＳｉ層５ｂの間には、膜厚０．５ｎｍのＳｉＯ２層７ａが設けられているが、このＳｉＯ２層７ａは、Ｄｙ２Ｏ３層７を形成する際に形成された酸化膜である。
【０１１３】
図２７においては、界面から２５０ｎｍ離れたＳｉ位置（５）の面間隔を基準として、それぞれの面間隔の変化を示している。（４）の位置におけるＬａ２Ｏ３層３ａの面間隔の変化は＋５．０％であり、Ｘ線回折から得られた結果と一致する。Ｌａ２Ｏ３層３ａとＳｉ層５ｂの界面のチャネル領域のＳｉ位置（３）はＬａ２Ｏ３層３ａに付随して＋１．０％歪んでいる。また、絶縁膜６ａとＳｉ層５ｂの界面から１０ｎｍ離れたチャネル領域のＳｉ位置（２）で＋０．９５％、絶縁膜６ａとＳｉ層５ｂの界面のチャネル領域のＳｉ位置（１）でも０．９％歪んでいることが確認された。この結果から、Ｓｉより面間隔が大きく、且つ、結晶性が高い金属酸化物を含む絶縁膜を基板中の絶縁膜３、及びチャネル側面のゲート絶縁膜７とすることで、チャネル全域のＳｉ層の面間隔を大きくできることが示された。
【０１１４】
本実施形態による、チャネル領域の側面と下部にＳｉと面間隔の異なる結晶質の金属酸化物（Ｌａ２Ｏ３）を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、下地絶縁膜のみを金属酸化物にした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を、図２８を参照して説明する。図２８は実効電界と電子移動度の関係を示した特性図である。破線がユニバ−サルカ−ブ、実線（細線）が下地絶縁膜のみを金属酸化物にした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴ、実線（太線）がチャネル領域の側面と下部に金属酸化物を配置した本実施形態による新Ｆｉｎ型ｎ−ＭＯＳＦＥＴのものである。チャネル領域の側面と下部に金属酸化物を配置することによって、下地絶縁膜のみを金属酸化膜とする場合よりも移動度が向上している。これは、チャネル領域の側面と下部にＳｉと面間隔の異なる、しかもそれぞれ歪の方向の異なる金属酸化物を配置することによって、チャネル領域のＳｉ層に均一な引っ張り歪みが加えることが可能となり、電子の移動度が向上したことによる。
【０１１５】
以上、詳述したように、本実施形態によれば、Ｆｉｎ型トランジスタのチャネル領域全域のＳｉに均一な引っ張り応力を与えることができ、下地絶縁膜のみを金属酸化膜とした場合よりも高い電子移動度を得ることが出来る。
【０１１６】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【０１１７】
本実施形態では、結晶性の金属酸化物としてＬａ２Ｏ３、Ｄｙ２Ｏ３を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。結晶性の金属酸化物は、結晶方位が配向した場合も示したが、配向が全て揃った単結晶金属酸化物を用いることにより、より大きな面間隔の変化が起こることを確認した。結晶性の金属酸化物の成膜方法として、電子ビ−ム蒸着法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法、ＭＢＥ法など他の成膜方法を用いてもよい。
【０１１８】
なお、本実施形態においては面方位が（００１）のＳｉ基板を用いたが、面方位は（１１１）、（１１１）、（１１０）のいずれでもよい。また、上記面方位から角度がずれていても良い。
【０１１９】
本実施形態においては、ｎ−ＭＩＳＦＥＴの場合について述べたが、ｐ−ＭＩＳＦＥＴについても同様の方法で実施することができる。上記に述べた結晶性の金属酸化物のなかで、どの金属酸化物を選定するかは、Ｓｉに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。ｎ−ＭＩＳＦＥＴを作製する場合には、引っ張り応力が加わったＳｉにおいて電子の移動度が向上するので、絶縁膜３にＳｉより面間隔の大きな金属酸化物を、絶縁膜７にＳｉより面間隔の小さな金属酸化物を含むようにする。一方、ｐ−ＭＩＳＦＥＴを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、絶縁膜３にＳｉより面間隔の大きな金属酸化物を、絶縁膜７にＳｉより面間隔の小さな金属酸化物を含むようにするか、もしくは絶縁膜３にＳｉより面間隔の小さな金属酸化物を、絶縁膜７にＳｉより面間隔の大きな金属酸化物を含むようにすればよい。また、与えたい応力に応じて、金属酸化物の面間隔を選定する。１種類のみの金属元素を含む金属酸化物で所望の面間隔と応力を実現できないときには、２種類以上の金属元素を含む金属酸化物を用いればよい。例えば、ＥｕとＤｙの２元素を含む（ＥｕｘＤｙ１−ｘ）２Ｏ３を用いることにより、金属酸化物のＳｉに対する面間隔の変化を０から−１．８％の間で任意に変化させることができる。
【０１２０】
（第８実施形態）
次に、本発明の第８実施形態によるＭＩＳＦＥＴの構成を、図１乃至図９（ｃ）を参照して説明する。この実施形態によるＭＩＳＦＥＴは、図１乃至図３に示す第１実施形態のＭＩＳＦＥＴにおいて、チャネル領域５ｂの直上部に形成される絶縁膜６ａは結晶性の金属酸化膜を少なくとも含み、チャネル領域５ｂの側面に形成されるゲート絶縁膜７は結晶性の金属酸化物からなる金属酸化膜を含むように構成されている。そして、ゲート絶縁膜７に含まれる金属酸化膜の面間隔は、絶縁膜３に含まれる金属酸化膜および絶縁膜６ａに含まれる金属酸化膜の面間隔とはＳｉの面間隔に対して大きさがそれぞれ異なる。絶縁膜３および絶縁膜６ａに含まれる金属酸化膜の面間隔がＳｉの面間隔よりも大きいなら、ゲート絶縁膜７に含まれる金属酸化膜の面間隔はＳｉの面間隔よりも小さい。絶縁膜３および絶縁膜６ａの面間隔がＳｉの面間隔よりも小さいなら、ゲート絶縁膜７に含まれる金属酸化膜の面間隔はＳｉの面間隔よりも大きい。
【０１２１】
したがって、チャネル領域５ｂにおけるＳｉは、絶縁膜３、絶縁膜６ａ、ゲート絶縁膜の全てから応力を受けて、均一な歪を有する歪Ｓｉ層となっている。
【０１２２】
つまり、本実施形態においては、チャネル領域５ｂにおけるＳｉの面間隔は半導体基板１ｂにおけるＳｉの面間隔と異なるように構成されている。ここで、本実施形態のＭＩＳＦＥＴがｎ−ＭＩＳＦＥＴの場合には、絶縁膜３，６ａに含まれる金属酸化膜のチャネル方向の面間隔をＳｉの面間隔より大きくし、ゲート絶縁膜７に含まれる金属酸化膜のチャネル方向の面間隔をＳｉのそれより小さくする。これによりチャネル層におけるＳｉの面間隔を引っ張り応力により広げることが可能となり、チャネル層における電子の移動度を高めることができる。
【０１２３】
一方、本実施形態のＭＩＳＦＥＴがｐ−ＭＩＳＦＥＴの場合には、金属酸化物の面間隔をＳｉより大きく、または、小さくし、チャネル層におけるＳｉの面間隔を、引っ張り応力、または、圧縮応力により変化させる。これにより、チャネル層における正孔の移動度を高めることが可能となる。さらに、チャネル層の上下にＳｉと面間隔の異なる金属酸化膜を配置しているため、チャネル層全域において深さ方向に均一な格子変調を発生させることが出来るため、第１乃至第７実施形態と比較してキャリア移動度の向上が見込まれる。
【０１２４】
次に、本実施形態によるＭＩＳＦＥＴの製造方法をｎ−ＭＩＳＦＥＴを例にとって図４（ａ）乃至図９（ｃ）を参照して説明する。
【０１２５】
まず、（００１）面方位を持つＳｉ基板１ａに例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて打ち込みダメ−ジを回復するため、例えば８００℃で３０分、水素雰囲気中で熱処理する。このようにすることにより、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるＳｉ層５ａが形成される（図４（ａ）、図５（ａ）参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。
【０１２６】
次に、希フッ酸処理を行い、Ｓｉ基板１ａのＳｉ表面を水素で終端化する。続いてこの基板１ａを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｌａ２Ｏ３を蒸着源として用いて金属酸化物Ｌａ２Ｏ３を５ｎｍ蒸着し、Ｌａ２Ｏ３膜３ａを形成する（図４（ｂ）、図５（ｂ）参照）。このとき、Ｓｉ層５ａのＬａ２Ｏ３膜３ａ側の界面のＳｉが酸化されて、Ｓｉ層５ａとＬａ２Ｏ３層３ａとの間には、膜厚０．５ｎｍのＳｉＯ２層３ｂが形成される。また、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、Ｌａ２Ｏ３の配向性を高め結晶性を向上させている。また、Ｘ線回折評価より、Ｌａ２Ｏ３層３ａは（００１）方向に配向したエピタキシャル膜であり、ＳｉとＬａ２Ｏ３の界面に対して平行方向、すなわち（００１）方向のＬａ２Ｏ３の面間隔は５．７０Åであることがわかっている。この値は、面方位（００１）方向のＳｉの面間隔に対して５．０％大きい。また、Ｘ線回折の半値幅は狭く、Ｌａ２Ｏ３層３ａは（００１）に強く配向した結晶性の高い膜であることが確認されている。
【０１２７】
次に、ＣＶＤ法を用いて例えば１μｍ厚のＳｉ層５を成膜する（図２２（ｃ）参照）。このとき、Ｓｉ層５のＬａ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５とＬａ２Ｏ３層３ａとの間には、膜厚０．５ｎｍのＳｉＯ２層３ｃが形成されている。つまり、絶縁膜３は、膜厚０．５ｎｍのＳｉＯ２層３ｂ、膜厚５ｎｍのＬａ２Ｏ３層３ａ、および膜厚０．５ｎｍのＳｉＯ２層３ｃからなる３層積層構造となっている（図４（ｃ）、図５（ｃ）参照）。
【０１２８】
次に、Ｓｉ層５の表面に基板１ｂを接着する（図４（ｄ）、図５（ｄ）参照）。その後、中間層２を境に基板１ｂを剥離し、金属酸化膜を含む絶縁膜３上にＳｉ層５ａを露出する。続いて、例えばＣＭＰを用いて、Ｓｉ層５ａの露出した表面を平坦化する。（図４（ｅ）、図５（ｅ）参照）。なお、この後に続いて、ボロン元素のイオン打ち込みを行うことにより、チャネルとして用いるＳｉ層５ａに不純物プロファイルを形成することも可能である。
【０１２９】
次に、図６（ａ）、図７（ａ）に示すように、Ｓｉ層５ａの表面に希フッ酸処理を行い水素で終端化し、この基板をＭＢＥ装置に導入する。温度を例えば６００℃とし、Ｌａ２Ｏ３を蒸着源として用いて金属酸化物Ｌａ２Ｏ３を５ｎｍ蒸着し、絶縁膜６を形成する。このとき、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、Ｌａ２Ｏ３の配向性を高め結晶性を向上させている。また、このとき、Ｓｉ層５ａの絶縁膜６との界面には図示しないがＳｉＯ２からなる酸化膜が形成される。
【０１３０】
次に、図６（ｂ）および図７（ｂ）に示すように、例えばＲＩＥ法などの異方性エッチング法を用いて絶縁膜６およびＳｉ層５ａをパタ−ニングし、凸型のチャネル層５ｂ、絶縁膜６ａを形成する。このとき、Ｌａ２Ｏ３層３ａとＳｉ層５ａとの間に形成されたＳｉＯ２層３ｂも同時にパターニングされる。
【０１３１】
次に、この基板１ｂを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｄｙ２Ｏ３を蒸着源として用いて金属酸化物Ｄｙ２Ｏ３を５ｎｍ蒸着しチャネル領域５ｂの周囲に、Ｄｙ２Ｏ３層を含むゲート絶縁膜７を形成する（図６（ｃ）、図７（ｃ）参照）。このとき、ゲート絶縁膜７とＳｉ層５ａとの間には膜厚０．５ｎｍのＳｉＯ２層（図示せず）が形成される。また、この時、例えばＦｉｎのチャネル領域の高さ（ゲート幅）を２０ｎｍ、Ｆｉｎの幅（チャネル領域深さ）を２０ｎｍ、Ｆｉｎの長さを２００ｎｍとする。このとき、酸素分圧を１×１０−７Ｔｏｒｒに精密に制御することにより、Ｄｙ２Ｏ３の配向性を高め結晶性を向上させている。
【０１３２】
次に、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図６（ｄ）、図７（ｄ）参照）。続いて、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａを形成する（図６（ｅ）、図７（ｅ）参照）。その後、ゲート電極９ａをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域１０ａ、１０ｂを形成する（図８（ａ）、図９（ａ）参照）。さらに、ＣＶＤ法によりＳｉＯ２膜１１を全面に堆積する（図８（ｂ）、図９（ｂ）参照）。
【０１３３】
次に、図８（ｃ）、図９（ｃ）に示すように、ソース・ドレイン領域１０ａ、１０ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース・ドレイン電極１２ａ、１２ｂおよびゲート電極１２ｃを形成し、ｎ−ＭＩＳＦＥＴが完成する。
【０１３４】
次に、本実施形態によるｎ−ＭＩＳＦＥＴのチャネル層の特性について図２９乃至図３２を参照して説明する。図２９は、ＳｉＯ２層３ｂ／Ｌａ２Ｏ３層３ａ／ＳｉＯ２層３ｃの積層構造からなる絶縁膜３とチャネル層５ｂの拡大図であり、断面構造を模式的に示したものである。図３０は、ＴＥＭを用いて測定した電子線回折像から得られた面間隔の変化を示す。ここで測定しているのは、界面に対して平行方向の（１００）面の面間隔である。測定ポイントは図２９に示したように、Ｌａ２Ｏ３からなる絶縁膜６ａ中の位置（１）、絶縁膜６ａとＳｉ層５ａの界面のＳｉ位置（２）、絶縁膜６ａとＳｉ層５ａの界面から１０ｎｍ離れたチャネル領域のＳｉ位置（３）、Ｌａ２Ｏ３からなる絶縁膜３ａとＳｉ層５ａの界面近傍のＳｉの位置（４）、絶縁膜３ａ中の位置（５）、絶縁膜３ａとＳｉ層５の界面から２５０ｎｍ離れたＳｉ位置（６）の６点である。なお、図２９においては、Ｓｉ層５ａとＬａ２Ｏ３からなる絶縁膜６ａとの間には、例えば膜厚０．５ｎｍのＳｉＯ２層６ｂが形成され、Ｓｉ層５ａとＤｙ２Ｏ３からなるゲート絶縁膜７との間には、例えば膜厚０．５ｎｍのＳｉＯ２層７ａが形成されている。ＳｉＯ２層６ｂはＬａ２Ｏ３からなる絶縁膜６ａの形成時に、ＳｉＯ２層７ａは、Ｄｙ２Ｏ３からなるゲート絶縁膜７の形成時に形成される酸化層である。
【０１３５】
図３０は、界面から２５０ｎｍ離れた位置（６）のＳｉの面間隔を基準として、それぞれの面間隔の変化を示している。絶縁膜３ａおよび絶縁膜６ａを構成するＬａ２Ｏ３の面間隔の変化は＋５．０％であり、Ｘ線回折から得られた結果と一致する。絶縁膜６ａとＳｉ層５ａの界面近傍におけるＳｉ位置（２）、及び絶縁膜３ａとＳｉ層５ａの界面近傍におけるＳｉ位置（４）は、Ｌａ２Ｏ３に付随して＋１．１％歪んでいる。さらに、この界面から１０ｎｍ離れたＳｉ位置（３）においても面間隔は変化しており、＋１．１％と大きな値であることがわかった。この結果から、Ｓｉより面間隔が大きく、且つ、結晶性が高い金属酸化物を含む絶縁膜を下地絶縁膜、チャネル上部絶縁膜とし、Ｓｉより面間隔が小さく、且つ、結晶性が高い金属酸化物を含む絶縁膜をゲート絶縁膜として配置することで、チャネル領域全域のＳｉ層の面間隔を均一に、より効果的に大きくできることが示された。
【０１３６】
本実施形態によるＳｉと面間隔の異なる結晶質の金属酸化物を下地絶縁膜、チャネル上部絶縁膜、およびゲート絶縁膜に用いた新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、Ｓｉと面間隔の異なる結晶質の金属酸化物をチャネル下地絶縁膜およびチャネル上部絶縁膜に用いた新Ｆｉｎ型ｎ−ＭＯＳＦＥＴ、およびＳｉと面間隔の異なる結晶質の金属酸化物を下地絶縁膜、ゲート絶縁膜とした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を比較する。図３１は実効電界と電子移動度の関係、図３２は閾値と構造の関係を示したものである。
【０１３７】
図３１の実効電界と電子移動度の関係に注目する。破線がユニバ−サルカ−ブ、実線（細線）がチャネル上下に金属酸化膜を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴ、実線（中太線）がチャネル下部とゲート絶縁膜に金属酸化膜を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴ、そして実線（太線）がチャネル領域上下の絶縁膜とゲート絶縁膜に金属酸化膜を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴのものである。ゲート絶縁膜を金属酸化膜とすることによって、移動度が向上していることがわかる。これは、ゲート金属酸化膜の面間隔を、Ｓｉよりも小さくすることで、チャネル領域全域に渡って均一に大きな引っ張り歪を与えることができるためである。
【０１３８】
次に、図３２の構造と閾値の関係に注目する。この図は、（１）絶縁膜３が金属酸化膜で絶縁膜６ａと絶縁膜７がＳｉＯ２膜の場合すなわち第１実施形態の場合、（２）絶縁膜３と絶縁膜６ａが金属酸化膜であって絶縁膜７がＳｉＯ２膜の場合すなわち第５実施形態の場合、（３）絶縁膜３と絶縁膜７が金属酸化膜、絶縁膜６ａがＳｉＯ２膜の場合すなわち第７実施形態の場合、（４）絶縁膜３と、絶縁膜６ａと、絶縁膜７が金属酸化膜の場合すなわち第８実施形態の場合、のそれぞれの閾値を示したものである。ゲート電極の仕事関数は４．２ｅＶで、チャネル濃度は１０１５ｃｍ−３なので、閾値は全て０Ｖとなることが予想される。しかし、（１）絶縁膜３が金属酸化膜、絶縁膜６ａと絶縁膜７がＳｉＯ２膜の場合には、閾値は１．２Ｖと高くなっている。これは、Ｆｉｎ型ＭＯＳＦＥＴの構造と、ゲート絶縁膜７と第絶縁膜６ａがＳｉＯ２膜であることに原因がある。Ｆｉｎ型ＭＯＳＦＥＴはチャネルの側面をゲート電極で挟んだダブルゲート構造となっているため、シングルゲートと比べて突き抜けたボロンの量が多くなり、結果として高い閾値を示すようになるのである。ところが、（２）や（３）のように、絶縁膜６ａ、７のどちらかに金属酸化膜を挿入することによって閾値は０．４Ｖ程度まで減少する。これは、金属酸化膜によってボロンの拡散が抑えられているからである。さらに、絶縁膜６ａ、７のどちらも金属酸化膜とすることによって、閾値は０．２Ｖまで低下し、さらなる改善を図ることができる。閾値が０Ｖにならないのは、チャネル領域が絶縁されているために、電子のエネルギー準位が量子化され、サブバンドが発生しているからである（K. Uchida et al., IEDM Tech. Dig.,(2002)47）。
【０１３９】
以上、詳述したように、本実施形態によれば、ゲート絶縁膜も金属酸化膜とすることによって、Ｆｉｎ型トランジスタのチャネル領域のＳｉに均一に引っ張り応力を与えることができ、チャネル上下、またはチャネル下部とチャネル側面を金属酸化膜とする場合に比べて電子移動度の向上を図ることができる。また、金属酸化膜によってボロンの拡散を抑えることで、閾値の制御をすることができ、歩留まりの向上を果たすことが可能である。
【０１４０】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【０１４１】
第８実施形態では、結晶性の金属酸化物としてＬａ２Ｏ３、Ｄｙ２Ｏ３を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。結晶性の金属酸化物は、結晶方位が配向した場合も示したが、配向が全て揃った単結晶金属酸化物を用いることにより、より大きな面間隔の変化が起こることを確認した。結晶性の金属酸化物の成膜方法として、電子ビ−ム蒸着法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法、ＭＢＥ法など他の成膜方法を用いてもよい。
【０１４２】
なお、第８実施形態においては面方位が（００１）のＳｉ基板を用いたが、面方位は（１１１）、（１１１）、（１１０）のいずれでもよい。また、上記面方位から角度がずれていても良い。
【０１４３】
第８実施形態においては、ｎ−ＭＩＳＦＥＴの場合について述べたが、ｐ−ＭＩＳＦＥＴについても同様の方法で実施することができる。上記に述べた結晶性の金属酸化物のなかで、どの金属酸化物を選定するかは、Ｓｉに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。ｎ−ＭＩＳＦＥＴを作製する場合には、引っ張り応力が加わったＳｉにおいて電子の移動度が向上するので、絶縁膜３、６ａにＳｉより面間隔の大きな金属酸化物を、絶縁膜７にＳｉより面間隔の小さな金属酸化物を選定する。一方、ｐ−ＭＩＳＦＥＴを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、絶縁膜３、６ａにＳｉより面間隔の大きな金属酸化物を用い、絶縁膜７にＳｉより面間隔の小さな金属酸化物を用いるか、もしくは絶縁膜３、６ａにＳｉより面間隔の小さな金属酸化物を、絶縁膜７にＳｉより面間隔の大きな金属酸化物を用いればよい。また、与えたい応力に応じて、金属酸化物の面間隔を選定する。１種類のみの金属元素を含む金属酸化物で所望の面間隔と応力を実現できないときには、２種類以上の金属元素を含む金属酸化物を用いればよい。例えば、ＥｕとＤｙの２元素を含む（ＥｕｘＤｙ１−ｘ）２Ｏ３を用いることにより、金属酸化物のＳｉに対する面間隔の変化を０から−１．８％の間で任意に変化させることができる。
【０１４４】
（第９実施形態）
次に、本発明の第９実施形態によるｎ−ＭＩＳＦＥＴの構成を、図３３乃至図３５を参照して説明する。図３３は第９実施形態によるＦｉｎ型ｎ−ＭＩＳＦＥＴの斜視図、図３４は図３３に示す切断面Ａ−Ａで切断したときの断面図、図３５は図３３に示す切断面Ｂ−Ｂで切断したときの断面図である。
【０１４５】
この実施形態によるＭＩＳＦＥＴは、Ｓｉからなる半導体基板１ｂの表面に結晶性の金属酸化物を少なくとも含む絶縁膜３が形成されている。ここで、絶縁膜３に含まれる金属酸化物は、金属と酸素の組成比が化学量論比である金属酸化物である。そして、後述のチャネル領域を半導体基板１ｂと電気的に接続するために、絶縁膜３には、金属と酸素の組成比が化学量論比より少ない金属酸化物、例えば、Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘからなる領域４が形成されている。Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ中には酸素の欠損が生じ、バンドギャップ内に準位が発生し、導電性の領域が形成される。このような成膜方法を用いることにより、絶縁膜３を開孔することなく、簡易な方法で半導体界面とチャネル領域を電気的に接続させることができる。
【０１４６】
領域４上に凸型のチャネル領域（チャネル層）５ｂが形成されている。絶縁膜３および領域４を構成する金属酸化物の面間隔がＳｉの面間隔より大きいため、チャネル領域５ｂにおけるＳｉは絶縁膜３および領域４から応力をうけ、歪みＳｉ層が形成されている。このチャネル領域５ｂの両側に、チャネル領域５ａと導電型が異なるソース領域１０ａおよびドレイン領域１０ｂが形成された構成となっている。また、チャネル領域５ｂの直上部には絶縁膜６ｃが形成されている。チャネル領域５ｂの側面上にはゲート絶縁膜７が形成されている。ゲート絶縁膜７の周囲には、ポリシリコンからなるゲート電極９ａが形成されている。すなわち、本実施形態においては、金属酸化膜の面間隔をＳｉより大きくし、チャネル層におけるＳｉの面間隔を引っ張り応力により広げる。これにより、チャネル層における電子の移動度を高めることが可能となる。
【０１４７】
次に、本実施形態によるｎ−ＭＩＳＦＥＴの製造方法を、図３６（ａ）乃至図４３を参照して説明する。図３６（ａ）乃至図３６（ｅ）は切断面Ａ−Ａにおける製造工程断面図、図３７（ａ）乃至図３７（ｅ）は図３６（ａ）乃至図３６（ｅ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図３８（ａ）乃至図３８（ｅ）は切断面Ａ−Ａにおける製造工程断面図、図３９（ａ）乃至図３９（ｅ）は図３８（ａ）乃至図３８（ｅ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図４０（ａ）乃至図４０（ｄ）は切断面Ａ−Ａにおける製造工程断面図、図４１（ａ）乃至図４１（ｄ）は図４２（ａ）乃至図４２（ｄ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図、図４２は切断面Ａ−Ａにおける製造工程断面図、図４３は図４２に対応する切断面Ｂ−Ｂにおける製造工程断面図である。
【０１４８】
まず、（１１１）面方位を持つＳｉ基板１ａに例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて打ち込みダメ−ジを回復するため、例えば８００℃で３０分、水素雰囲気中で熱処理する。このようにすることにより、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるシリコン層５ａが形成される（図３６（ａ）、図３７（ａ）（参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。
【０１４９】
次に、希フッ酸処理を行い、Ｓｉ基板１ａのＳｉ表面を水素で終端化する。続いて、この基板１ａをＭＢＥ装置に導入する。基板温度を例えば５００℃とし、Ｓｒ、Ｚｒ、Ｔｉを蒸着源として用いてＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘからなる金属酸化層３ａを５ｎｍの厚さ成膜する（図３６（ｂ）、図３７（ｂ）参照）。このとき成膜されたＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘの酸素組成比は化学量論比（ｘ＝３．０）であり、Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）ＯｘのとＳｉの界面に平行な方向の面間隔は５．５０Åであった。また、Ｓｉ層５ａの表面のＳｉが酸化されて、Ｓｉ層５ａとＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ層３ａの間には、膜厚０．５ｎｍのＳｉＯ２層が形成されている。つまり、絶縁膜３は、膜厚０．５ｎｍのＳｉＯ２層３ｂと、膜厚５ｎｍのＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ層３ａの積層構造を含んでいる。このとき、金属酸化層３ａの面間隔がＳｉよりも大きいために、Ｓｉに＋０．３％の歪みが加わっていることを確認した。
【０１５０】
次に、図３６（ｃ）、図３７（ｃ）に示すように、Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ層３ａに局所的にレーザーを照射する。レーザーが照射された領域４では、酸素組成比がｘ＝２．７に減少していた。この領域４の面間隔は５．５６Åと大きくなり、導電性の領域４が形成された。これは、レーザーの照射により、酸素の欠損が生じ、バンドギャップ中に準位が発生するためである。このとき、導電性領域の面間隔がＳｉよりも大きいために、導電性領域下部の領域のＳｉに、＋１．０％の歪みが加わっていることを確認した。
【０１５１】
次に、ＣＶＤ法を用いて例えば１μｍ厚のＳｉ層５を成膜する（図３６（ｄ）、図３７（ｄ）参照）。このとき、Ｓｉ層５の金属酸化層３ａ、４側の界面のＳｉが酸化されて、Ｓｉ層５と金属酸化層３ａ、４の間には、膜厚が０．５ｎｍのＳｉＯ２層３ｃが形成される。つまり、この製造方法では、Ｓｉ層５ａと、Ｓｉ層５との間には、膜厚が０．５ｎｍのＳｉＯ２層３ｂ、膜厚５ｎｍの金属酸化層３ａ、および膜厚が０．５ｎｍのＳｉＯ２層３ｃからなる３層積層構造の絶縁膜３が形成された構成となっている（図３６（ｄ）、図３７（ｄ）参照）。
【０１５２】
次に、Ｓｉ層５の表面に基板１ｂを接着する（図３６（ｅ）、図３７（ｅ）参照）。その後、中間層２を境に基板１ｂを剥離することによって、金属酸化物からなる絶縁膜３上にＳｉ層５ａを露出させる。続いて、例えばＣＭＰ法を用いてＳｉ層５ａの露出した表面を平坦化する（図３８（ａ）、図３９（ａ）参照）。なお、この後に続いて、元素のイオン打ち込みを行うことにより、チャネルとして用いるＳｉ層５ａに不純物プロファイルを形成することも可能である。
【０１５３】
次に、希フッ酸処理を行い、Ｓｉ層５ａのＳｉ表面を水素で終端化する。続いて、この基板１ｂをＭＢＥ装置に基板を導入する。基板温度を例えば５００℃とし、ＣｅＯ２を蒸着源として用いてＣｅ酸化物からなる金属酸化物を含む絶縁膜６を５ｎｍの厚さ成膜する（図３８（ｂ）、図３９（ｂ）参照）。このとき成膜されたＣｅ酸化物の酸素組成比は化学量論比（ｘ＝２．０）であり、面間隔は５．４１Åであった。
【０１５４】
次に、Ｃｅ酸化物からなる絶縁膜６にレーザーを照射し、絶縁膜６ａとする。
レーザー照射後、絶縁膜６ａ酸素組成比を測定したところ、酸素組成比はｘ＝１．７７に減少しており、面間隔は５．４８Åと大きくなった（図３８（ｃ）、図３９（ｃ）参照）。これは、レーザーの照射により、酸素の欠損が生じ絶縁膜６ａを構成するＣｅ酸化物中の酸素組成比が減少したためである。このような方法により、面間隔の大きなＣｅ酸化物層６ｂを作製することができる。また、ここでは、レーザー照射する例を示したが、加熱処理、電子線照射、電磁波照射を用いても、酸素組成比を減少させる効果が得られる。また、導電性領域４及びＣｅ酸化物層６ｂの面間隔が大きくなることにより、導電性領域４上部のチャネル層５ａのＳｉには均一に＋１．０％の歪みが加わっていることを確認した。
【０１５５】
次に、例えばＲＩＥ法などの異方性エッチング法を用いて、絶縁膜６ｂおよびＳｉ層５ａをパタ−ニングすることにより、図３８（ｄ）、図３９（ｄ）に示すように、領域４の直上に凸型のチャネル層５ｂを形成する。このとき、Ｓｉ層５ａと絶縁膜３との間に形成されたＳｉＯ２層３ｂも同時にパターニングされる。
【０１５６】
次に、この基板１ｂを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｄｙ２Ｏ３を蒸着源として用いて金属酸化物Ｄｙ２Ｏ３を５ｎｍ蒸着しチャネル領域５ｂの周囲にＤｙ２Ｏ３を含むゲート絶縁膜７を形成する（図３８（ｅ）、図３９（ｅ）参照）。この時、例えばＦｉｎのチャネル領域の高さ（ゲート幅）を２０ｎｍ、Ｆｉｎの幅（チャネル領域深さ）を２０ｎｍ、Ｆｉｎの長さを２００ｎｍとする。このとき、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、Ｄｙ２Ｏ３の配向性を高め結晶性を向上させている。
【０１５７】
次に、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図４０（ａ）、図４１（ａ）参照）。続いて、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａを形成する（図４０（ｂ）、図４１（ｂ）参照）。その後、ゲート電極９ａをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域１０ａ、１０ｂを形成する（図４０（ｃ）、図４１（ｃ）参照）。さらに、ＣＶＤ法によりＳｉＯ２膜１１を全面に堆積する（図４０（ｄ）、図４１（ｄ）参照）。
【０１５８】
次に、図４２、図４３に示すように、ソース・ドレイン領域１０ａ、１０ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース・ドレイン電極１２ａ、１２ｂおよびゲート電極１２ｃが形成され、ｎ−ＭＩＳＦＥＴが完成する。
【０１５９】
次に、図４４を参照してＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘにおける酸素組成比と面間隔、抵抗率の関係を説明する。酸素組成比はエネルギー分散蛍光Ｘ線法（ＥＤＸ）により測定した。酸素組成比が化学量論比（ｘ＝３）の時の面間隔は５．５０Åであった。一方、酸素組成比が化学量論比より小さくなり、ｘ＜３．０の場合には、面間隔が大きくなることがわかった。Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ中の面間隔が酸素組成比により大きく変化するのは、Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘが強いイオン性結合を持つ結晶であることによると考えられる。また、酸素組成比が小さくなるに連れ、抵抗率が減少することがわかる。これは、酸素組成比を減少させることで膜中に酸素の欠損が生じ、バンドギャップ内に準位が発生するためである。
【０１６０】
次に、Ｓｉと面間隔の異なる結晶質の金属酸化物を下地絶縁膜（Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ）、チャネル上部絶縁膜（Ｌａ２Ｏ３）、さらにゲート絶縁膜（Ｄｙ２Ｏ３）とし、半導体基板とチャネル領域を電気的に接続した本実施形態による新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、同様の絶縁膜構成で、チャネル領域が電気的に半導体基板と絶縁されている新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を比較した。図４５、図４６に、ゲート絶縁膜を膜厚５ｎｍのＤｙ２Ｏ３とし、下地に絶縁膜のない平面型ｎ−ＭＯＳＦＥＴの閾値を基準にして、新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの、チャネル部分を電気的に接続していないもの（１）と、本実施形態のように、接続しているもの（２）の差を示す。チャネル領域が電気的に接続されることにより、閾値が低下し、平面型ｎ−ＭＯＳＦＥＴとの差は０．０５Ｖまで低下することがわかる。これは、チャネル領域が電気的に接続されているために、絶縁された場合の電子エネルギ−レベルの量子化、及びサブバンド発生による閾値のシフトを回避できるからである。さらに、移動度に注目すると、チャネルを電気的に接続することにより移動度が向上していた（図４６参照）。これは、チャネル領域を半導体基板と電気的に接続することによってホ−ルの蓄積を防ぐことができ、その結果ホ−ルの蓄積が引き起すキャリア散乱による移動度低下を避けられるからである。
【０１６１】
以上、詳述したように、本実施形態によれば、従来のＳＯＩ−ＭＩＳＦＥＴやＦｉｎ−ＭＩＳＦＥＴと比較して簡単にチャネル領域を半導体基板と電気的に接続することができ、サブバンド発生による閾値変化、ホ−ルの蓄積による電子移動度の低下を防ぐことが可能となり、より効果的に移動度の向上を図ることが可能である。
【０１６２】
第９実施形態では、結晶性の金属酸化物としてＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘを例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも酸素組成比を減じることにより同等の効果が得られる。結晶性の金属酸化物の成膜方法として、ＭＢＥ法を用いた場合を示しているが、成膜方法はＣＶＤ法、スパッタ法、電子ビ−ム蒸着法など他の成膜方法を用いてもよい。
【０１６３】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【０１６４】
第９実施形態においては、ｎ−ＭＩＳＦＥＴの場合について述べたが、ｐ−ＭＩＳＦＥＴについても同様の方法で実施することができる。
【０１６５】
なお、第９実施形態においては面方位が（００１）のＳｉ基板を用いた例を示しているが、面方位は（１１１）、（１１１）、（１１０）のいずれでもよい。
また、上記面方位から角度がずれていても良い。
【０１６６】
さらに、第５〜９実施形態において、チャネル層のＳｉをより効果的に歪ませるために、Ｓｉ基板上の結晶性の金属酸化物、または、チャネル層上部の結晶性の金属酸化物、さらにはゲート絶縁膜に含まれる結晶性の金属酸化物と、チャネル層との間に、岩塩構造の金属酸化物を挟むことも効果がある。その効果は、第４の実施形態に詳述したものと同等であり、岩塩構造の金属酸化物を挟むことにより結晶性の酸化物との界面にアモルファスのＳｉＯ２層が形成されないため、金属酸化膜における面間隔の相違をより直接的にＳｉチャネル層に加えることである。また、チャネルＳｉ層の結晶性を向上することができる。用いる岩塩構造の酸化物の厚さは１〜３原子層の範囲にあることが望ましい。ＳｒＯ、ＭｇＯなどの物質は、空気中で不安定なため、これ以上厚さを増すと、経時的に結晶性が変化して特性が劣化する。一方、１原子層より薄い場合には、酸素の拡散を抑制する効果が得られずに、アモルファスのＳｉＯ２層が発生してしまうからである。岩塩構造の酸化物の中で、特に、ＳｒＯ、ＭｇＯ、ＣａＯ、ＢａＯの岩塩構造の金属酸化膜を用いた場合には、酸素拡散の抑制効果が顕著であり、トランジスタ特性の大幅な向上が可能である。Ｓｉに引っ張り応力を与えたい場合には、Ｓｉより面間隔の大きな岩塩構造の金属酸化物であるＢａＯを用いることが望ましい。また、Ｓｉに圧縮応力を加えたい場合には、Ｓｉより面間隔の小さな岩塩構造の金属酸化物であるＳｒＯ、ＭｇＯ、ＣａＯを用いることが望ましい。しかし、Ｓｉ層における面間隔の変化は、主に厚さの大きい結晶性の金属酸化物で決まっているので、例えば、Ｓｉより面間隔の小さなＳｒＯを挟んで、その上にＳｉより面間隔の大きなＰｒ２Ｏ３を積層した構造では、チャネル領域におけるＳｉは引っ張り応力を受けるので、岩塩構造の金属酸化物と結晶性の金属酸化物は任意に組み合わせることも可能である。また、チャネル領域下部の絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、チャネル領域上部の絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、ゲート絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、チャネル領域との界面の全てに岩塩構造の金属酸化物を挟む必要はなく、どれか１つでも効果が得られる。
【０１６７】
なお、第９実施形態において、絶縁膜６ｃ、７が金属酸化膜の場合について述べたが、絶縁膜６ｃおよび絶縁膜７の少なくとも一方が金属酸化膜以外の絶縁物であってもよい。
【０１６８】
（第１０実施形態）
次に、本発明の第１０実施形態によるｎ−ＭＩＳＦＥＴおよびｐ−ＭＩＳＦＥＴを有する半導体装置の構成を、図４７乃至図５９を参照して説明する。図４７は、本実施形態による半導体装置の斜視図、図４８は本実施形態による半導体装置の、図４７に示す切断面Ａ−Ａで切断した断面図、図４９は本実施形態による半導体装置の、図４７に示す切断面Ｂ−Ｂで切断した断面図である。また、本実施形態の半導体装置の製造方法を図５０（ａ）乃至図５９に示す。図５０（ａ）乃至図５０（ｆ）は図４７に示す切断面Ａ−Ａにおける製造工程断面図、図５１（ａ）乃至図５１（ｆ）は図５０（ａ）乃至図５０（ｆ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図５２（ａ）乃至図５２（ｃ）は切断面Ａ−Ａにおける製造工程断面図、図５３（ａ）乃至図５３（ｃ）は図５２（ａ）乃至図５２（ｃ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図５４（ａ）乃至図５４（ｃ）は切断面Ａ−Ａにおける製造工程断面図、図５５（ａ）乃至図５５（ｃ）は図５４（ａ）乃至図５４（ｃ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図、図５６は切断面Ａ−Ａにおける製造工程断面図、図５７は図５６に対応する切断面Ｂ−Ｂにおける製造工程断面図である。
【０１６９】
まず、（００１）面方位を持つＳｉ基板１ａに例えば深さ１００ｎｍの素子分離領域１３を形成する（図５０（ａ）、図５１（ａ）参照）。続いて、例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて打ち込みダメ−ジを回復するために、例えば８００℃で３０分、水素雰囲気中で熱処理する。このようにすることにより、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるシリコン層５ｎ、５ｐが形成される（図５０（ｂ）、図５１（ｂ）参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。
【０１７０】
次に、希フッ酸処理を行い、Ｓｉ基板１ａのＳｉ表面を水素で終端化する。続いて、この基板１ａをＭＢＥ装置に導入する。Ｓｒ、Ｔｉ、Ｚｒを蒸着源として用いて金属酸化物Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘを含む絶縁膜３を５ｎｍ形成する（図５０（ｃ）、図５１（ｃ）参照）。このとき、酸素分圧を１×１０−７Ｔｏｒｒに精密に制御することにより、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの配向性を高め結晶性を向上させている。また、Ｓｉ層表面のＳｉが酸化されて、Ｓｉ層５ｎ、５ｐと金属酸化物Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘとの間には、図示しない膜厚０．５ｎｍのＳｉＯ２層が形成されている。つまり、絶縁膜３は、膜厚０．５ｎｍのＳｉＯ２層と膜厚５ｎｍのＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ層からなる積層構造となっている。Ｘ線回折評価より、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ層は（００１）方向に配向したエピタキシャル膜であり、ＳｉとＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの界面に対して平行方向のＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ（００１）の面間隔は５．０１Åであることがわかっている。この値は、Ｓｉの面間隔に対して７．３％小さい。また、Ｘ線回折の半値幅は狭く、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ層は（００１）に強く配向した結晶性の高い膜であることが確認されている。電子線回折を用いた面間隔評価の結果、（００１）に強く配向して結晶性が高いＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ層を形成することにより、チャネル層のＳｉに圧縮応力が加わり、面間隔が小さくなることを確認した。Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの面間隔の変化は−７．０％であり、このＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ層に付随して界面におけるＳｉが歪んでおり、５ｎ、５ｐ共に面間隔の変化は−１．２％であることがわかった。界面から２０ｎｍ離れたＳｉでも面間隔の変化は起こっており、面間隔が−０．８％変化していた。
【０１７１】
次に、シリコン層５ｐ上の絶縁膜３にのみ局所的にレーザーを照射したところ、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの酸素組成比ｘが変化して、ｘ＝２．７の領域４ａが形成された（図５０（ｄ）、図５１（ｄ）参照）。このときのＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの面間隔は、Ｓｉの面間隔に対して−１．８％の大きさとなった。これは前述したように、イオン性の結晶中の格子位置の酸素が抜けることによって、格子間の平均距離が大きくなり面間隔が大きくなるためである。それに伴い、シリコン層５ｐのＳｉの面間隔も、Ｓｉの面間隔に対して−０．３％の大きさとなった。また、膜中に酸素欠損が発生するため、バンドギャップ中に酸素欠損による準位が生じ、領域４ａは導電性の領域となった。
【０１７２】
次に、シリコン層５ｎ上の絶縁膜３に局所的にレーザーを照射したところ、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの組成比が変化して、Ｘ＝２．５の領域４ｂが形成された（図５０（ｅ）、図５１（ｅ）参照）。このときのＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの面間隔は、Ｓｉの面間隔に対して１．８％大きくなっていた。さらにシリコン層５ｎの、領域４ｂの下部のＳｉの面間隔は＋０．３％大きくなっていた。これは、（００１）に強く配向し、結晶性が高いＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの面間隔をＳｉよりも大きくすることで、Ｓｉに引っ張り応力が加わり、面間隔が大きくなるためである。また、膜中に酸素欠損が発生するため、バンドギャップ中に酸素欠損による準位が生じ、領域４ｂは導電性の領域となっている。
【０１７３】
次に、ＣＶＤ法を用いて例えば１μｍ厚のＳｉ層５を成膜する（図５０（ｆ）、図５１（ｆ）参照）。続いて、Ｓｉ層５の表面に基板１ｂを接着する（図５２（ａ）、図５３（ａ）参照）。
【０１７４】
次に、中間層２を境に基板１ｂを剥離し、例えばＣＭＰにより表面を平坦化する。（図５２（ｂ）、図５３（ｂ）参照）。こうすることで、金属酸化膜上にＳｉ層５ｎ、５ｐが露出される。なお、この後に続いて、元素のイオン打ち込みを行うことにより、チャネルとして用いるＳｉ層５ｎ、５ｐに不純物プロファイルを形成することも可能である。
【０１７５】
次に、希フッ酸処理を行いＳｉ層５ｎ、５ｐの表面を水素で終端化し、膜厚が５０ｎｍのＳｉＯ２を全面に被膜し、ＳｉＯ２からなる絶縁膜６を形成する（図５２（ｃ）、図５３（ｃ）参照）。
【０１７６】
次に、例えばＲＩＥ法などの異方性エッチング法を用いて、絶縁膜６およびＳｉ層５ｐ、５ｎをパタ−ニングし、図５４（ａ）、図５５（ａ）に示すように、領域４ａ、４ｂの直上に凸型のチャネル層５ｄ、５ｅを形成する。続いて、チャネル層５ｄ、５ｅの側面に、３ｎｍのＳｉＯ２を被膜し、ＳｉＯ２からなるゲート絶縁膜７を形成する（図５４（ｂ）、図５５（ｂ）参照）。
【０１７７】
次に、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図５４（ｃ）、図５５（ｃ）参照）。続いて、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａ、９ｂを形成する（図５６（ａ）、図５７（ａ）参照）。
【０１７８】
その後、ゲート電極９ａ、９ｂをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース領域１４ａ、１５ａ、ドレイン領域１４ｂ、１５ｂを形成する（図５６（ｂ）、図５７（ｂ）参照）。さらに、ＣＶＤ法によりＳｉＯ２膜１１を全面に堆積する（図５６（ｃ）、図５７（ｃ）参照）。
【０１７９】
次に、図５８、図５９に示すように、ソース領域１４ａ、１５ａ、ドレイン領域１４ｂ、１５ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース電極１６ａ、ドレイン電極１６ｂおよびゲート電極１６ｃを形成し、ｎ−ＭＩＳＦＥＴおよびｐ−ＭＩＳＦＥＴが完成する。
【０１８０】
図６０にＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘにおける酸素組成比と面間隔、抵抗率の関係を示す。酸素組成比はエネルギー分散蛍光Ｘ線法（ＥＤＸ）により測定した。酸素組成比が化学量論比（ｘ＝３）の時の面間隔は５．０１Åであった。
【０１８１】
一方、酸素組成比ｘが化学量論比より小さくなり、ｘ＜３．０の場合には、面間隔が大きくなることがわかった。Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ中の面間隔が酸素組成比により大きく変化するのは、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘが強いイオン性結合を持つ結晶であることによると考えられる。また、酸素組成比が小さくなるに連れ、抵抗率が減少することがわかる。これは、酸素組成比を減少させることで膜中に酸素の欠損が生じ、バンドギャップ内に準位が発生するためである。
【０１８２】
図６１に示すように、ＳｉＯ２換算膜厚（ＥＯＴ）が３ｎｍのＳｉＯ２からなるゲート絶縁膜を有するＳＧＯＩ型ＣＭＯＳと、ＳｉＯ２換算膜厚（ＥＯＴ）が３ｎｍのＳｉＯ２からなるゲート絶縁膜を有し、絶縁膜３としてＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘを有する本実施形態によるＦｉｎ型ＣＭＯＳのゲート遅延時間の電源電圧依存性を比較した。電圧全域に渡ってＦｉｎ型ＣＭＯＳがＳＧＯＩ型ＣＭＯＳを下回っており、Ｆｉｎ型ＣＭＯＳにすることにより遅延時間が低減できていることがわかる。これは、ＳＧＯＩ型型がｎ型、ｐ型共に引っ張り歪みをかけているために、電子のみ移動度が向上し、正孔の移動度があまり向上しないのに対し、Ｆｉｎ型ＣＭＯＳでは、ｎ型では引っ張り歪み、ｐ型では圧縮歪みをかけることができ、さらにＧｅによるキャリアの散乱を回避できるために、電子、正孔共に移動度が大幅に向上していることによる。
【０１８３】
第１０実施形態では、絶縁膜３として、結晶性の金属酸化物Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ、を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも酸素組成比を減じることにより同等の効果が得られる。結晶性の金属酸化物の成膜方法として、ＭＢＥ法を用いた場合を示しているが、成膜方法はＣＶＤ法、スパッタ法、電子ビ−ム蒸着法など他の成膜方法を用いてもよい。
【０１８４】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【０１８５】
なお、第１０実施形態においては、面方位は（００１）、（１１１）、（１１０）のいずれでもよい。また、上記面方位から角度がずれていても良い。
【０１８６】
さらに、第１０実施形態において、チャネル層のＳｉをより効果的に歪ませるために、Ｓｉ基板に埋設した結晶性の金属酸化物、または、チャネル層上部の結晶性の金属酸化物、さらにはゲート絶縁膜に含まれる結晶性の金属酸化物と、チャネル層との間に、岩塩構造の金属酸化物を挟むことも効果がある。その効果は、第４実施形態に詳述したものと同等であり、岩塩構造の金属酸化物を挟むことにより結晶性の酸化物との界面にアモルファスのＳｉＯ２層が形成されないため、金属酸化膜における面間隔の相違をより直接的にＳｉチャネル層に加えることである。用いる岩塩構造の酸化物の厚さは１〜３原子層の範囲にあることが望ましい。ＳｒＯ、ＭｇＯなどの物質は、空気中で不安定なため、これ以上厚さを増すと、経時的に結晶性が変化して特性が劣化する。一方、１原子層より薄い場合には、酸素の拡散を抑制する効果が得られずに、アモルファスのＳｉＯ２層が発生してしまうからである。岩塩構造の酸化物の中で、特に、ＳｒＯ、ＭｇＯ、ＣａＯ、ＢａＯの岩塩構造の金属酸化膜を用いた場合には、酸素拡散の抑制効果が顕著であり、トランジスタ特性の大幅な向上が可能である。Ｓｉに引っ張り応力を与えたい場合には、Ｓｉより面間隔の大きな岩塩構造の金属酸化物であるＢａＯを用いることが望ましい。また、Ｓｉに圧縮応力を加えたい場合には、Ｓｉより面間隔の小さな岩塩構造の金属酸化物であるＳｒＯ、ＭｇＯ、ＣａＯを用いることが望ましい。しかし、Ｓｉ層における面間隔の変化は、主に厚さの大きい結晶性の金属酸化物で決まっているので、例えば、Ｓｉより面間隔の小さなＳｒＯを挟んで、その上にＳｉより面間隔の大きなＰｒ２Ｏ３を積層した構造では、チャネル領域におけるＳｉは引っ張り応力を受けるので、岩塩構造の金属酸化物と結晶性の金属酸化物は任意に組み合わせることも可能である。また、チャネル領域下部の絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、チャネル領域上部の絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、ゲート絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、チャネル領域との界面の全てに岩塩構造の金属酸化物を挟む必要はなく、どれか１つでも効果が得られる。
【０１８７】
なお、第１０実施形態において、絶縁膜６ａ、７がＳｉＯ２膜の場合について述べたが、絶縁膜６ａおよび絶縁膜７のうち少なくとも一方が金属酸化膜であってもよい。
【０１８８】
以上説明したように、本発明の各実施形態によれば、チャネル領域に任意の量の歪みを導入できる。このため、極薄膜ＳＯＩ型トランジスタや旧Ｆｉｎ型トランジスタで見られる、下地絶縁膜から受ける圧縮歪によるキャリア移動度低下問題を解決でき、また、ＳｉＧｅを用いた歪Ｓｉトランジスタではできなかった、ｐ型ＭＩＳＦＥＴでの大幅な移動度の向上が可能となる。さらに、局所的に絶縁膜の元素組成比を変調させるという簡単な製法でチャネル領域と基板を電気的に接続できるため、これまでに提案されている旧Ｆｉｎ型トランジスタに比べて製造コストの低減が可能である。
【０１８９】
以上述べたように、本発明の各実施形態によれば、トランジスタ特性の大幅な改善を図ることができる。
【図面の簡単な説明】
【０１９０】
【図１】本発明の第１実施形態による電界効果トランジスタの構成を示す斜視図。
【図２】第１実施形態による電界効果トランジスタの構成を示す断面図。
【図３】第１実施形態による電界効果トランジスタの構成を示す断面図。
【図４】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図５】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図６】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図７】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図８】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図９】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図１０】第１実施形態による電界効果トランジスタのＰｒ２Ｏ３／ＳｉＯ２／Ｓｉ界面の断面を示す模式図。
【図１１】第１実施形態による電界効果トランジスタの所定の位置における面間隔の変化を示す図。
【図１２】第１実施形態及び比較例による電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図１３】第１実施形態及び比較例による電界効果トランジスタの、ゲート電圧と、チャネル幅に対するドレイン電流の比との関係を示す特性図。
【図１４】第２実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と正孔移動度の関係を示す特性図。
【図１５】第３実施形態によるＣｅ酸化物／Ｓｉ界面の測定位置を示す図。
【図１６】図１５に示す測定位置における面間隔の変化値を示す図。
【図１７】第３実施形態による電界効果トランジスタのＣｅ酸化物の、金属と酸素の組成比と面間隔の関係を示す図。
【図１８】第３実施形態による電界効果トランジスタのＣｅ酸化物の、酸素が抜けて酸素欠損ができ、Ｃｅ酸化物の平均面間隔が大きくなることを示す模式図。
【図１９】第３実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図２０】第３実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図２１】第４実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と正孔移動度の関係を示す特性図。
【図２２】第５実施形態によるＳｉ／ＳｉＯ２／Ｌａ２Ｏ３／ＳｉＯ２／Ｓｉ／ＳｉＯ２／Ｌａ２Ｏ３界面の測定位置を示す図。
【図２３】図２２に示す測定位置における面間隔の変化値を示す図。
【図２４】第５実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図２５】第６実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図２６】第７実施形態によるＳｉ／ＳｉＯ２／Ｌａ２Ｏ３／ＳｉＯ２／Ｓｉ／ＳｉＯ２界面の測定位置。
【図２７】図２６に示す測定位置における面間隔の変化値を示す図。
【図２８】第７実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図２９】第８実施形態によるＳｉ／ＳｉＯ２／Ｌａ２Ｏ３／ＳｉＯ２／Ｓｉ／ＳｉＯ２／Ｌａ２Ｏ３界面の測定位置を示す図。
【図３０】図２９に示す測定位置における面間隔の変化値を示す図。
【図３１】第８実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す図。
【図３２】第８実施形態および比較例おける閾値の関係を示す図。
【図３３】本発明の第９実施形態による電界効果トランジスタの構成を示す斜視図。
【図３４】本発明の第９実施形態による電界効果トランジスタのＡ−Ａ断面図。
【図３５】本発明の第９実施形態による電界効果トランジスタのＢ−Ｂ断面図。
【図３６】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図３７】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図３８】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図３９】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図４０】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図４１】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図４２】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図４３】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図４４】第９実施形態による電界効果トランジスタのＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘの、金属と酸素の組成比と面間隔の関係を示す図。
【図４５】第９実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの実効電界と電子移動度の関係を示す図。
【図４６】第９実施形態と比較例の、閾値シフト量を示す図。
【図４７】本発明の第１０実施形態による電界効果トランジスタの構成を示す斜視図。
【図４８】本発明の第１０実施形態による電界効果トランジスタのＡ−Ａ断面図。
【図４９】本発明の第１０実施形態による電界効果トランジスタのＢ−Ｂ断面図。
【図５０】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５１】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５２】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５３】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５４】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５５】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５６】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５７】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５８】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５９】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図６０】第１０実施形態による電界効果トランジスタのＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの、金属と酸素の組成比と面間隔の関係を示す図。
【図６１】第１０実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、ドレイン電圧と遅延時間の関係を示す特性図。
【符号の説明】
【０１９１】
１ａ Ｓｉ基板
１ｂ Ｓｉ基板
２ 中間層
３ 絶縁膜（金属酸化膜）
３ａ 絶縁膜
４ 導電性の領域
４ａ 導電性の領域
４ｂ 導電性の領域
５ Ｓｉ層
５ａ Ｓｉ層
５ｂ チャネル領域（チャネル層）
５ｃ チャネル領域（チャネル層）
６ 絶縁膜
６ａ 絶縁膜
６ｂ 絶縁膜（金属酸化膜）
６ｃ 絶縁膜（金属酸化膜）
７ ゲート絶縁膜
７ａ ゲート絶縁膜（金属酸化膜）
８ ポリシリコン膜
９ ゲート電極
１０ａ ソース領域
１０ｂ ドレイン領域
１１ ＳｉＯ２膜
１２ａ ソース電極
１２ｂ ドレイン電極
１２ｃ ゲート接続部
１３ 素子分離領域ＳｉＯ２膜
１４ａ ソース領域
１４ｂ ドレイン領域
１５ａ ソース領域
１５ｂ ドレイン領域
１６ａ ソース電極
１６ｂ ドレイン電極
１６ｃ ゲート接続部
１７ａ ソース電極
１７ｂ ドレイン電極
１７ｃ ゲート接続部
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ(Metal-Oxide-Semiconductor)型ＦＥＴはその性能向上のため、微細化・高密度化を繰り返し、素子のサイズは益々小さくなっている。例えばトランジスタ動作を確認できるＳｉＯ２からなるゲート絶縁膜の膜厚は研究段階で１ｎｍを切るところまで達している。これはＳｉＯ２の６原子層分に相当する。しかし、ゲート絶縁膜の薄膜化を伴う微細化は、リーク電流の増加を招き、消費電力の増大という望ましくない結果を引き起こす。このため、微細化を図りつつもリーク電流の増加を抑える技術が必要となる。
【０００３】
微細化を図りつつもリーク電流の増加を抑える方法として、従来のＳｉＯ２膜やＳｉＯＮ膜に代わる、Ｈｆ酸化物などの、より誘電率の高い材料（高誘電率膜）を用いることが考えられている。高誘電率膜を用いると、誘電率が高いため、ＳｉＯ２膜換算膜厚（以下、ＥＯＴ(Equivalent Oxide Thickness)とも云う）を薄くしつつもリーク電流を低減できるという利点がある。反面、界面準位密度の増加や高誘電体膜中の不純物散乱により、ＳｉＯ２膜を用いた場合に比べてキャリア移動度が低下して駆動力が劣化するという問題があり、キャリア移動度の低下を防ぐ技術の開発が必要とされている。
【０００４】
また、微細化による性能向上には物理的限界が必ず来るため、微細化に頼らない素子の高性能化技術も必要となる。バンドエンジニアリング、３次元構造化など、これまでのＭＯＳＦＥＴに新しい発想を盛り込んだ新構造ＭＯＳＦＥＴが例として挙げられる。極薄膜ＳＯＩ(Silicon on Insulator)型ＭＯＳＦＥＴ、Ｆｉｎ型ＭＯＳＦＥＴ、歪みＳｉ−ＭＯＳＦＥＴなどがその候補である。
【０００５】
極薄膜ＳＯＩ型ＭＯＳＦＥＴの特徴は、基板中にＳｉＯ２膜を埋め込み、チャネル領域を薄くしたことである。低不純物濃度で完全空乏化を実現できるため、ショ−トチャネル効果の抑制とスイッチングの高速化を可能とする。しかし、埋め込みＳｉＯ２膜による圧縮歪をチャネル領域のＳｉが受けるために、電子の移動度が低下する問題がある。また、基板電位をとるために、ＳｉＯ２膜のエッチング後にＳｉをエピタキシャル成長させるという複雑で緻密な製造工程を取る必要があり、製造コストが高くなるという欠点がある。
【０００６】
Ｆｉｎ型ＭＯＳＦＥＴは極薄膜ＳＯＩ型ＭＯＳＦＥＴの発展型ともいうべきもので、埋め込みＳｉＯ２膜上に形成されたＦｉｎ状のチャネル領域を有することを特徴とする。左右をゲート電極で挟まれたダブルゲートＭＯＳＦＥＴであるために、ショ−トチャネル効果の抑制に加えて、従来のシングルゲートＭＯＳＦＥＴよりもオン電流を増大させることができると期待されている。
【０００７】
しかし、従来のＦｉｎ型ＭＯＳＦＥＴでは、極薄膜ＳＯＩ型ＭＯＳＦＥＴ同様、埋め込みＳｉＯ２膜による圧縮歪をチャネルが受ける構造になっているために、電子の移動度が低下する問題が発生すると予想される。また、基板電位を印加する為には、極薄膜ＳＯＩ型ＭＯＳＦＥＴと同様に複雑で緻密な工程を行う必要がある（例えば、特許文献１参照）。また、周囲をゲート電極で囲まれた構造であるために、ゲート電極からのボロンの突き抜けが顕著であり、閾値の制御が難しいという問題がある。
【０００８】
ＳｉＧｅを用いた歪みＳｉ−ＭＯＳＦＥＴは、絶縁膜上にＳｉＧｅ層を含んだ基板（以下、ＳＧＯＩ(SiGe on Insulator)基板とも云う）を作り、その上にＳｉをエピタキシャル成長させることを特徴とする。チャネル領域のＳｉがＳｉＧｅ層から引っ張り歪を受けるため、キャリア移動度の向上を図ることが出来る。
【０００９】
ｎ−ＭＯＳＦＥＴにおいては８０％程度、ｐ−ＭＯＳＦＥＴにおいては２０％程度のキャリア移動度の向上が確認されている。ｐ−ＭＯＳＦＥＴにおいて移動度の顕著な向上が見られない原因に関しては、定量的にはよく理解されていないが、ＳｉＧｅ層上にチャネル領域となるＳｉ層を形成する場合には引っ張り歪しか与えられないことが一因ではないかと言われている。圧縮歪をチャネル領域に加えることによって移動度が向上する可能性があり、ＳｉＧｅをチャネルとした圧縮歪型ｐ−ＭＯＳＦＥＴも研究されている。報告では１３０％の正孔移動度向上が確認されており、より高い圧縮歪を受けたＳｉからなるチャネル領域を形成することでｐ−ＭＯＳＦＥＴの駆動力が向上する可能性は高い。しかし、ＳｉＧｅ基板（またはＳＧＯＩ基板）の製法は、ＳＩＭＯＸ法や、張り合わせ法、酸化濃縮法という複雑な手法を用いるため、製造コストが高くなる欠点があり、プロセス上容易に引っ張り歪、圧縮歪を与えられる技術の開発が必要である。また、チャネル領域が薄くなってくると、ＳｉＧｅ基板から拡散したＧｅや、貫通転位によるキャリア散乱が顕著になってくるため、ＳｉＧｅを用いない歪Ｓｉの製造方法が必要とされている。
【特許文献１】特開２００２−１１８２５５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のように、微細化の追求による性能向上が限界を迎える時が必ず訪れるため、微細化に頼らない、新しいＭＯＳＦＥＴ構造の提案が必要である。
【００１１】
しかし、その候補として上げられている極薄膜ＳＯＩ−ＭＯＳＦＥＴ、Ｆｉｎ型−ＭＯＳＦＥＴ、歪Ｓｉ−ＭＯＳＦＥＴは各々問題を抱えている。極薄膜ＳＯＩ−ＭＯＳＦＥＴやＦｉｎ型−ＭＯＳＦＥＴでは、埋め込みＳｉＯ２膜による圧縮歪をチャネル領域のＳｉが受けるために、電子の移動度が低下する問題があり、歪Ｓｉ−ＭＯＳＦＥＴではチャネル領域薄膜化に伴って、チャネル領域に拡散したＧｅによるキャリア散乱が顕著となり、移動度が低下する問題がある。
【００１２】
本発明は、上記事情を考慮してなされたものであって、移動度の向上を図ることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の様態による半導体装置の製造方法は、半導体基板上に、前記半導体基板と面間隔の異なる結晶質である金属酸化物からなる金属酸化膜を少なくとも含む第１の絶縁膜を形成する工程、その後、前記第１の絶縁膜に含まれる前記金属酸化膜の一部の領域の酸素組成比を変調させることにより導電性を変化させる工程とを含むことを特徴とする。
【００１４】
また、本発明の第２の態様による半導体装置の製造方法は、水素イオンを第１の半導体基板に注入し、前記第１の半導体基板内に水素を有する中間層を形成する工程と、前記第１の半導体基板を熱処理する工程と、前記第１の半導体基板と格子定数が異なる結晶性の金属酸化物を少なくとも含む第１の絶縁膜を前記第１の半導体基板上に形成する工程と、前記第１の絶縁膜上に第１の半導体層を形成する工程と、前記第１の半導体層の表面に第２の半導体基板を接着する工程と、前記第２の半導体基板を剥離することにより、前記中間層を境に前記第１の半導体基板を２つに分割し、２つに分割された前記第１の半導体基板のうちの一方を前記第１の絶縁膜上に露出する工程と、分割された前記第１の半導体基板のうちの前記一方の露出された表面を平坦化する工程と、露出された前記表面上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜と前記第１の半導体基板の露出した一方とをパターニングし、チャネル領域を含む実質的に直方体形状の半導体領域を形成するとともに前記半導体領域上に前記第２の絶縁膜を残置する工程と、前記チャネル領域となる半導体領域の両側面に一対のゲート絶縁膜を形成する工程と、前記一対のゲート絶縁膜の前記チャネル領域とは反対側の面に一対のゲート電極を形成する工程と、前記チャネル領域の両側の前記半導体領域にソースおよびドレイン領域を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、移動度の向上を図ることができる。
【発明を実施するための最良の形態】
【００１６】
（第１実施形態）
本発明の第１実施形態によるＦｉｎ型ＭＩＳ(Metal Insulator Semiconductor)ＦＥＴの構成を、図１乃至図３を参照して説明する。図１は第１実施形態によるＦｉｎ型ＭＩＳＦＥＴの斜視図、図２は図１に示す切断面Ａ−Ａで切断したときの断面図、図３は図１に示す切断面Ｂ−Ｂで切断したときの断面図である。
【００１７】
この実施形態によるＭＩＳＦＥＴは、Ｓｉからなる半導体基板１ｂの表面に結晶性の金属酸化物を少なくとも含む絶縁膜３が形成され、この絶縁膜３の上に凸型のチャネル領域（チャネル層）５ｂが形成されている。絶縁膜３を構成する金属酸化物の結晶の所定方向の面間隔（以下、面間隔という）がＳｉの面間隔とは異なる。このため、チャネル領域５ｂにおけるＳｉは絶縁膜３から応力をうけ、歪みＳｉ層が形成されている。このチャネル領域５ｂの両側に、チャネル領域５ｂと導電型が異なるソース領域１０ａおよびドレイン領域１０ｂが形成された構成となっている。また、チャネル領域５ｂの直上部には絶縁膜６ａが形成されている。チャネル領域５ｂの側面上にはゲート絶縁膜７が形成されている。ゲート絶縁膜７の周囲には、ポリシリコンからなるゲート電極９ａが形成されている。
すなわち、本実施形態においては、チャネル領域５ｂにおけるＳｉの面間隔は半導体基板１ｂにおけるＳｉの面間隔と異なるように構成されている。ここで、本実施形態のＭＩＳＦＥＴがｎ−ＭＩＳＦＥＴの場合には、金属酸化膜の面間隔をＳｉより大きくし、チャネル層におけるＳｉの面間隔を引っ張り応力により広げる。これにより、チャネル層における電子の移動度を高めることが可能となる。一方、ｐ−ＭＩＳＦＥＴの場合には、金属酸化物の面間隔をＳｉより大きく、または、小さくし、チャネル層におけるＳｉの面間隔を、引っ張り応力、または、圧縮応力により変化させる。これにより、チャネル層における正孔の移動度を高めることが可能となる。
【００１８】
次に、本実施形態によるｎ−ＭＩＳＦＥＴの製造方法を、図４乃至図９を参照して説明する。図４（ａ）乃至図４（ｅ）は切断面Ａ−Ａにおける製造工程断面図、図５（ａ）乃至図５（ｅ）は図４（ａ）乃至図４（ｅ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図６（ａ）乃至図６（ｅ）は切断面Ａ−Ａにおける製造工程断面図、図７（ａ）乃至図７（ｅ）は図６（ａ）乃至図６（ｅ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図８（ａ）乃至図８（ｃ）は切断面Ａ−Ａにおける製造工程断面図、図９（ａ）乃至図９（ｃ）は図８（ａ）乃至図８（ｃ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図である。
【００１９】
まず、（００１）面方位を持つＳｉ基板１ａに例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて、打ち込みによるダメ−ジを回復するために、例えば８００℃で３０分、水素雰囲気中で熱処理する。このような熱処理を行うことによって、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるＳｉ層５ａが形成される（図４（ａ）、図５（ａ）参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。これにより、後述の工程で剥離を容易に行うことが可能となる。
【００２０】
次に、希フッ酸処理を行い、Ｓｉ基板１ａの表面を水素で終端化する。続いて、この基板１ａを電子ビ−ム蒸着装置に導入する。基板温度を例えば５００℃とし、Ｐｒ６Ｏ１１を蒸着源として用いて金属酸化物Ｐｒ２Ｏ３を例えば５ｎｍ蒸着し、Ｐｒ２Ｏ３層３ａを形成する（図４（ｂ）、図５（ｂ）参照）。このとき、Ｓｉ層５ａの、Ｐｒ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５ａと金属酸化物Ｐｒ２Ｏ３層３ａの間には、膜厚が０．５ｎｍのＳｉＯ２層３ｂが形成される。また、本実施形態においては、酸素分圧を１×１０−７Ｔｏｒｒに精密に制御することにより、酸化物Ｐｒ２Ｏ３の配向性を高め結晶性を向上させている。また、Ｘ線回折評価より、Ｐｒ２Ｏ３層３ａは面方位（００１）方向に配向したエピタキシャル層であり、ＳｉＯ２層３ｂとＰｒ２Ｏ３層３ａとの界面に対して平行方向、すなわち面方位（００１）方向のＰｒ２Ｏ３の面間隔は５．５２Åであることがわかっている。この値は面方位（００１）方向のＳｉの面間隔に対して１．７％大きい。また、Ｘ線回折の半値幅は狭く、Ｐｒ２Ｏ３からなる絶縁膜３は面方位（００１）方向に強く配向した結晶性の高い膜であることが確認されている。
【００２１】
次に、ＣＶＤ(Chemical Vapor Deposition)法を用いて例えば１μｍ厚のＳｉ層５を成膜する。このとき、Ｓｉ層５のＰｒ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５とＰｒ２Ｏ３層３ａの間には、膜厚が０．５ｎｍのＳｉＯ２層３ｃが形成される。つまり、この製造方法では、Ｓｉ層５ａと、Ｓｉ層５との間には、膜厚が０．５ｎｍのＳｉＯ２層３ｂ、膜厚５ｎｍのＰｒ２Ｏ３層３ａ、および膜厚が０．５ｎｍのＳｉＯ２層３ｃからなる３層積層構造の絶縁膜３が形成された構成となっている（図４（ｃ）、図５（ｃ）参照）。
【００２２】
次に、Ｓｉ層５の表面に基板１ｂを接着する（図４（ｄ）、図５（ｄ）参照）。その後、中間層２を境に基板１ｂを剥離することによって、金属酸化物Ｐｒ２Ｏ３からなる絶縁膜３上にＳｉ層５ａを露出する。続いて、例えばＣＭＰ(Chemical Mechanical Polishing)法を用いてＳｉ層５ａの露出した表面を平坦化する。（図４（ｅ）、図５（ｅ）参照）。
【００２３】
次に、図６（ａ）、図７（ａ）に示すように膜厚が５０ｎｍのＳｉＯ２を全面に被膜し絶縁膜６を形成する。なお、この後に続いて、絶縁膜６を介して、ボロン元素のイオン打ち込みを行うことにより、チャネルとして用いるＳｉ層５ａに不純物プロファイルを形成することも可能である。続いて、図６（ｂ）、図７（ｂ）に示すように、例えばＲＩＥ(Reactive Ion Etching)法などの異方性エッチング法を用いて絶縁膜６およびＳｉ層５ａをパタ−ニングし、凸型のチャネル層５ｂおよび絶縁膜６ａを形成する。このとき、Ｐｒ２Ｏ３層３ａとＳｉ層５ａとの間に形成されたＳｉＯ２層３ｂも同時にパターニングされる。
【００２４】
次に、図６（ｃ）、図７（ｃ）に示すようにチャネル領域５ｂの周囲に、膜厚が３ｎｍのＳｉＯ２からなるゲート絶縁膜７を形成する。この時、例えばＦｉｎのチャネル領域の高さ（ゲート幅）を２０ｎｍ、Ｆｉｎの幅（チャネル領域深さ）を２０ｎｍ、Ｆｉｎの長さを２００ｎｍとする。続いて、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図６（ｄ）、図７（ｄ）参照）。
【００２５】
次に、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａを形成する（図６（ｅ）、図７（ｅ）参照）。その後、ゲート電極９ａをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域１０ａ、１０ｂを形成する（図８（ａ）、図９（ａ）参照）。さらに、ＣＶＤ法によりＳｉＯ２からなる層間絶縁膜１１を全面に堆積する（図８（ｂ）、図９（ｂ）参照）。
【００２６】
次に、図８（ｃ）、図９（ｃ）に示すように、ソース・ドレイン領域１０ａ、１０ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース・ドレイン電極１２ａ、１２ｂおよびゲート電極１２ｃを形成し、Ｆｉｎ型ｎ−ＭＩＳＦＥＴが完成する。
【００２７】
次に、図４（ａ）乃至図９（ｃ）に示した構造を持つＦｉｎ型ｎ−ＭＩＳＦＥＴの絶縁膜３の特性について詳細に述べる。通常、絶縁膜として用いる金属酸化物が結晶質のものであっても、その面間隔がチャネル層のＳｉに影響を与えることはない。しかし、今回、我々は、面方位（００１）に強く配向し、結晶性が高いＰｒ２Ｏ３層３ａを形成することにより、チャネル領域のＳｉに、チャネル方向に引っ張り応力が加わり、面間隔が変化することを見出した。図１０は、図４（ａ）乃至図９（ｃ）に示した構造を持つｎ−ＭＩＳＦＥＴにおける絶縁膜３とチャネル領域５ｂの拡大図であり、Ｐｒ２Ｏ３層３ａ、ＳｉＯ２層３ｂ、３ｃとチャネル領域５ｂにおけるＭＩＳＦＥＴの断面構造を示す模式図である。図１１は透過型電子顕微鏡（以下、ＴＥＭ(Transparent Electron Microscope)）を用いて測定した電子線回折像から得られた面間隔の変化を示す。
【００２８】
ここで測定しているのは、界面に対して平行方向の面間隔である。測定ポイントは図１０に示したように、Ｐｒ２Ｏ３層３ａ／ＳｉＯ２層３ｂとＳｉ層５ｂの界面から２０ｎｍ離れたチャネル領域５ｂのＳｉの位置（１）、Ｐｒ２Ｏ３層３ａ／ＳｉＯ２層３ｂとＳｉ層５ｂの界面近傍のＳｉの位置（２）、Ｐｒ２Ｏ３層３ａ中の位置（３）、Ｐｒ２Ｏ３層３ａ／ＳｉＯ２層３ｃとＳｉ層５の界面から２５０ｎｍ離れた基板５のＳｉの位置（４）である。なお、図１１の縦軸は、２５０ｎｍ離れた基板５中のＳｉの面間隔、すなわち（４）の位置における値を基準として、各測定位置での面間隔の変化を示している。
【００２９】
Ｐｒ２Ｏ３層３ａの面間隔の変化は＋１．７％であり、Ｘ線回折から得られた結果と一致する。さらに、このＰｒ２Ｏ３層３ａに引っ張られる形で界面でのＳｉが歪んでおり、Ｐｒ２Ｏ３層３ａ／ＳｉＯ２層３ｂとＳｉ層５ｂの界面近傍の位置（２）における面間隔の変化は＋０．５％であることがわかった。界面から２０ｎｍ離れたチャネル領域５ｂ中のＳｉの位置（１）でも面間隔の変化は起こっており、面間隔が＋０．４％大きくなっている。
【００３０】
この結果から、Ｓｉと面間隔が異なり、且つ、結晶性が高い金属酸化物を含む絶縁膜をチャネル領域５ｂの下地絶縁膜とすることにより、チャネル領域のＳｉ層の面間隔を変化させることができることが示された。結晶性を高めることにより金属酸化物の弾性定数が大きくなる、つまり、定性的に考えると結晶が硬くなっているものと考えられる。このため、金属酸化物の面間隔が、Ｓｉに対して大きく影響を与え、界面から２０ｎｍ離れたチャネル領域５ｂにおいても格子変形が起こるものと考えられる。
【００３１】
次に、本実施形態による、Ｓｉと面間隔の異なる結晶質のＰｒ２Ｏ３層３を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＩＳＦＥＴと、ＳｉＯ２膜を下地絶縁膜とする旧Ｆｉｎ型ｎ−ＭＩＳＦＥＴ、そしてＳｉＧｅを用いた歪Ｓｉのｎ−ＭＩＳＦＥＴの特性を図１２および図１３を参照して説明する。なお、歪Ｓｉのｎ−ＭＩＳＦＥＴと、新Ｆｉｎ型ｎ−ＭＩＳＦＥＴの歪み量は同じ値にしてある。図１２は、実効電界と電子の実効移動度との関係を示す特性図、図１３は、ゲート電圧ＶｇとＩｄ／ｗ（ドレイン電流Ｉｄとチャネル幅ｗとの比）の関係を示した特性図である。ここで、実効電界とは実際にゲート絶縁膜に印加される電界であり、実効移動度とは実効電界が印加されたときのキャリア（本実施形態では電子）の移動度を意味する。
【００３２】
まず、図１２に示す実効電界と電子移動度の関係に注目する。破線がユニバ−サルカ−ブ、実線（細線）が下地絶縁膜がＳｉＯ２膜の旧Ｆｉｎ型ｎ−ＭＩＳＦＥＴの特性曲線、実線（中太線）がＳｉＧｅを用いたＧｅ濃度１０％の歪Ｓｉのｎ−ＭＩＳＦＥＴの特性曲線、実線（太線）が下地絶縁膜がＰｒ２Ｏ３の新Ｆｉｎ型ｎ−ＭＩＳＦＥＴの特性曲線である。なお、ユニバーサルカーブとは、Ｆｉｎ型でない通常の平坦型ＭＩＳＦＥＴのゲート絶縁膜がＳｉＯ２であるときの、実効電界と、実効移動度との関係を示す曲線である。
【００３３】
図１２から分かるように、下地絶縁膜がＳｉＯ２膜の旧Ｆｉｎ型ｎ−ＭＩＳＦＥＴの移動度は、ユニバ−サルカ−ブに対して低下している。これは、チャネル領域が下地のＳｉＯ２膜から圧縮歪を受け、電子の有効質量が重くなり、移動度が低下するためである。一方、チャネル領域に引っ張り歪を導入している歪Ｓｉ−ＭＩＳＦＥＴではユニバ−サルカ−ブよりも移動度が向上している。これは歪によって電子の有効質量が軽くなったことによる。そしてＰｒ２Ｏ３層を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＩＳＦＥＴでは、下地絶縁膜がＳｉＯ２膜である旧Ｆｉｎ型ｎ−ＭＩＳＦＥＴの移動度を大きく上回り、歪み量は同じであるにもかかわらず歪Ｓｉ−ＭＩＳＦＥＴ以上に移動度が向上している。これは、金属酸化膜を下地絶縁膜とすることで、ＳｉＯ２膜による圧縮歪みから解放されることに加え、Ｇｅや貫通転位によるキャリアの散乱を回避できるからである。
【００３４】
次に、図１３に示すゲート電圧ＶｇとＩｄ／ｗの関係に注目する。チャネル層に引っ張り歪を導入することによって、歪みＳｉのｎ−ＭＩＳＦＥＴよりも２倍以上にＩｄ／ｗが向上している。これは、Ｆｉｎ型チャネルを形成していることに加え、金属酸化膜を下地絶縁膜とすることで、Ｇｅや貫通転位によるキャリアの散乱を回避でき、移動度の向上を果たすことが出来たからである。
【００３５】
以上、詳述したように、本実施形態によれば、ＳＧＯＩ基板を用いた歪みＳｉのｎ−ＭＩＳＦＥＴと異なりＧｅによるキャリア散乱が発生することがないため、同じ歪み量でも電子移動度の向上を果たすことが出来る。また、下地絶縁膜をＳｉＯ２膜とした従来の旧Ｆｉｎ型トランジスタで発生する電子移動度の低下問題を解消できるため、Ｆｉｎ型の利点である、Ｉｄが２倍にできる特徴を活かすことが可能となり、歪ＳｉＭＩＳＦＥＴの２倍以上のＩｄ／ｗを実現することができる。
【００３６】
（第２実施形態）
次に、本発明の第２の実施形態であるｐ−ＭＩＳＦＥＴについて説明する。本実施形態のｐ−ＭＩＳＦＥＴは、チャネル層のＳｉに圧縮応力を加えるために、Ｓｉより面間隔の小さい金属酸化膜、例えば、Ｄｙ２Ｏ３を用いた構成となっている。すなわち、第１実施形態のｎ−ＭＩＳＦＥＴにおいて、絶縁膜３を構成する金属酸化膜をＰｒ２Ｏ３からＤｙ２Ｏ３に置き換えるとともに、チャネル層５ａの導電型をｎ型、ソース領域１０ａおよびドレイン領域１０ａの導電型をｐ型とした構成となっている。製造方法は、図４（ａ）乃至図９（ｃ）に示した方法とほぼ同等である。Ｄｙ２Ｏ３からなる金属酸化膜は、本実施形態では、電子ビ−ム蒸着法を用いて形成している。本実施形態のｐ−ＭＩＳＦＥＴも、第１実施形態と同様に、絶縁膜３は膜厚が５ｎｍのＤｙ２Ｏ３層を膜厚が０．５ｎｍのＳｉＯ２層で挟んだ積層構造となっている。なお、Ｄｙ２Ｏ３層を形成する際に、第１実施形態と同様に、酸素分圧を１×１０−７Ｔｏｒｒに精密に制御することにより、Ｄｙ２Ｏ３の配向性を高め結晶性を向上させている。
【００３７】
Ｘ線回折評価より、Ｄｙ２Ｏ３層は面方位（００１）方向に配向したエピタキシャル層であり、ＳｉとＰｒ２Ｏ３の界面に対して平行方向、すなわち面方位（００１）のＤｙ２Ｏ３の面間隔は５．３３Åであることがわかっている。この値は、面方位（００１）のＳｉの面間隔より１．８％小さい。また、Ｘ線回折の半値幅は狭く、Ｄｙ２Ｏ３層は（００１）に強く配向した結晶性の高い膜であることが確認されている。電子線回折を用いた面間隔評価の結果、面方位（００１）に強く配向し、結晶性が高いＤｙ２Ｏ３層を形成することにより、チャネル層のＳｉに圧縮応力が加わり、面間隔が小さくなることを確認した。
【００３８】
また、Ｄｙ２Ｏ３のＳｉとの界面に対して平行方向、すなわち面方位（００１）のＤｙ２Ｏ３の面間隔の変化は−１．８％であり、このＤｙ２Ｏ３層に付随して界面におけるＳｉが歪んでおり、界面に対して平行方向の面間隔の変化は−０．５％であることがわかった。界面から２０ｎｍ離れたＳｉでも面間隔の変化は起こっており、面間隔が−０．４％変化していた。この結果から、Ｓｉより面間隔が小さく、且つ、結晶性が高い金属酸化物を含む絶縁膜をゲート絶縁膜とすることにより、チャネル領域のＳｉ層の面間隔を小さくできることが示された。
【００３９】
次に、本実施形態によるＳｉと面間隔の異なる結晶質のＤｙ２Ｏ３層を下地絶縁膜とするＦｉｎ型のｐ−ＭＯＳＦＥＴと、ＳｉＧｅを用いた歪Ｓｉのｐ−ＭＯＳＦＥＴの特性を、図１４を参照して説明する。図１４は実効電界と正孔移動度の関係を示す特性図である。破線がユニバ−サルカ−ブ、実線（細線）がＳｉＧｅを用いたＧｅ濃度１３％の歪Ｓｉのｐ−ＭＯＳＦＥＴの特性曲線、実線（太線）が下地絶縁膜がＤｙ２Ｏ３の新Ｆｉｎ型ｐ−ＭＯＳＦＥＴの特性曲線である。
【００４０】
図１４から分かるように、チャネル領域に引っ張り歪を導入している歪Ｓｉ−ＭＯＳＦＥＴでは移動度がユニバ−サルカ−ブよりも向上しており、引っ張り歪を導入した効果が見られる。しかし、圧縮歪を導入したＤｙ２Ｏ３層を下地絶縁膜とする新Ｆｉｎ型ｐ−ＭＯＳＦＥＴの場合には、より効果が得られており、歪Ｓｉ−ＭＯＳＦＥＴを上回っている。これは、Ｓｉよりも面間隔の小さな金属酸化膜を下地絶縁膜とすることで、チャネル領域に圧縮歪を導入することができ、引っ張り歪の場合よりも正孔の有効質量が軽くなったことと、Ｇｅによる散乱を回避できることが原因であると考えられる。
【００４１】
以上、詳述したように、本実施形態によれば、チャネル領域に圧縮歪みを与えることができ、ＳｉＧｅを用いた歪Ｓｉトランジスタよりも効果的に正孔移動度を向上させることが可能である。
【００４２】
以上、詳述したように、本実施形態によれば、Ｓｉと面間隔が異なる金属酸化物を含む絶縁膜を埋め込み絶縁膜として用いることで、チャネル領域に引っ張り歪み、圧縮歪みの両方を与えることが可能である。そのため、ｎ−ＭＩＳＦＥＴばかりでなくｐ−ＭＩＳＦＥＴにおいてもＦｉｎ型トランジスタ特性の大幅な駆動力向上が可能となる。
【００４３】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【００４４】
第１及び第２実施形態では、結晶性の金属酸化物としてＰｒ２Ｏ３とＤｙ２Ｏ３を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。結晶性の金属酸化物は、結晶方位が配向した場合も示したが、配向が全て揃った単結晶金属酸化物を用いることにより、より大きな面間隔の変化が起こることを確認した。結晶性の金属酸化物の成膜方法として、電子ビ−ム蒸着法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法、分子線エピタキシ−（ＭＢＥ）法など他の成膜方法を用いてもよい。
【００４５】
上記に述べた結晶性の金属酸化物のなかで、どの金属酸化物を選定するかは、Ｓｉに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。ｎ−ＭＩＳＦＥＴを作製する場合には、引っ張り応力が加わったＳｉにおいて電子の移動度が向上するので、Ｓｉより面間隔の大きな金属酸化物を選定する。一方、ｐ−ＭＩＳＦＥＴを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、Ｓｉと面間隔の異なる金属酸化物を選定すればよい。また、与えたい応力に応じて、金属酸化物の面間隔を選定する。１種類のみの金属元素を含む金属酸化物で所望の面間隔と応力を実現できないときには、２種類以上の金属元素を含む金属酸化物を用いればよい。例えば、ＥｕとＤｙの２元素を含む（ＥｕｘＤｙ１−ｘ）２Ｏ３を用いることにより、金属酸化物のＳｉに対する面間隔の変化を０から−１．８％の間で任意に変化させることができる。
【００４６】
（第３実施形態）
次に、本発明の第３の実施形態であるｎ−ＭＩＳＦＥＴについて説明する。本実施形態では、チャネル層のＳｉに引っ張り応力を加えるために、酸素組成比が化学量論比より少ない金属酸化物、例えば、Ｃｅ酸化物を用いる。すなわち、図１乃至図９（ｃ）に示す第１実施形態のｎ−ＭＩＳＦＥＴにおいて、絶縁膜３を構成する金属酸化膜をＰｒ２Ｏ３からＣｅ酸化物に置き換えた構成となっている。なお、本実施形態においては、後述するように、絶縁膜３はＣｅ酸化物層のみの単層からなっている。本実施形態におけるｎ−ＭＩＳＦＥＴの製造方法は、図４（ａ）乃至図９（ｃ）に示した方法とほぼ同等である。
【００４７】
基板としては、（１１１）面方位を持つＳｉを用いる。Ｃｅ酸化物はＭＢＥ(Molecular Beam Epitaxy)法を用いて形成する。チャネル領域のＳｉ表面に希フッ酸処理を行い水素で終端化した後、この基板をＭＢＥ装置に導入する。基板温度を例えば７００℃とし、金属Ｃｅを蒸発源として用いてＣｅを０．６モノレイヤ蒸着した後、オゾンＯ３または酸素ガスを供給して、Ｃｅ酸化物からなる絶縁膜を５ｎｍの厚さ成膜する。成膜時における酸素分圧を１×１０−８Ｔｏｒｒとした。このような成膜方法を用いることにより、界面にＳｉＯ２などのアモルファス層が形成されること無く、Ｓｉに直接接合し（１１１）方向に配向した単結晶のＣｅ酸化膜をエピタキシャル成長させることができる。この方法を用いて極薄ゲート絶縁膜を実現できることを、本発明者らはすでに報告している（Y. Nishikawa et al, Ext. Abst. Inter. Conf. on Solid State Devices and Materials, Tokyo, p.174 (2001) 参照）。
【００４８】
次に、第３の実施形態によるｎ−ＭＩＳＦＥＴのゲート絶縁膜の特性について図１５および図１６を参照して詳細に述べる。この実施形態のｎ−ＭＩＳＦＥＴは、第１実施形態において絶縁膜３をＣｅ酸化物からなるように構成したものである。図１５は、Ｃｅ酸化物からなる絶縁膜とチャネル領域の拡大図であり、Ｃｅ酸化物からなる絶縁膜とチャネル領域の断面構造の模式図である。図１６は、ＴＥＭを用いて測定した電子線回折像から得られた面間隔の変化を示す。ここで測定しているのは、界面に対して平行方向の面間隔である。測定ポイントは図１５に示したように、Ｃｅ酸化物からなる絶縁膜とＳｉ界面から２０ｎｍ離れたチャネル領域のＳｉの位置（１）、第１の絶縁膜のＣｅ酸化物とＳｉの界面近傍のチャネル領域のＳｉの位置（２）、第１の絶縁膜のＣｅ酸化物の位置（３）、界面から２５０ｎｍ離れた基板側のＳｉの位置（４）である。
【００４９】
図１６においては、２５０ｎｍ離れた基板側のＳｉの位置（４）の面間隔を基準として、面間隔の変化を示している。Ｃｅ酸化物の（３）の位置における面間隔はＳｉよりも＋０．８％程度大きくなっている。さらに、それに付随してＣｅ酸化物とＳｉの界面近傍のチャネル領域のＳｉの位置（２）では＋０．７５％歪んでいる。さらに、第１の絶縁膜のＣｅ酸化物とＳｉ界面から２０ｎｍ離れたチャネル領域のＳｉの位置（１）においても面間隔は変化しており、＋０．６５％と大きな値であることがわかった。ＣｅＯ２はＳｉに直接接合しており、面間隔の違いがより直接的にＳｉ層に影響を及ぼすため、Ｓｉ層は大きく歪み、面間隔の変化はＣｅＯ２層とほぼ同じ程度まで大きくなっていることがわかる。
【００５０】
バルクのＣｅ酸化物であるＣｅＯ２の面間隔は５．４１１Åと報告されている。つまり、Ｓｉの面間隔（５．４３０Å）に比較してＣｅＯ２の面間隔は小さいはずである。しかし、本発明者らの実験結果はこれまでのＣｅＯ２の面間隔の報告値とは全く逆の傾向であり、図１６に示すようにＣｅ酸化物の面間隔はＳｉよりも大きいことがわかった。これらの原因について、詳細に検討を行った結果、Ｃｅ酸化物中の酸素組成比が変化することにより、面間隔が変化するという新たな知見を得た。図１７にＣｅ酸化物（ＣｅＯｘ）における酸素組成比と面間隔の関係を示す。酸素組成比はエネルギ−分散蛍光Ｘ線法（ＥＤＸ）により測定した。酸素組成比が化学量論比（ｘ＝２．０）のときの面間隔は５．４１１Åであり、これまでのＣｅ酸化物（ＣｅＯ２）の面間隔の報告値と一致する。
【００５１】
一方、酸素組成比が化学量論比より小さくなり、ｘ＜２．０の場合には面間隔が大きくなることがわかった。このように、Ｃｅ酸化物の面間隔が酸素組成比により大きく変化するのは、Ｃｅ酸化物が強いイオン結合を持つ結晶であることによると考えられる。図１８（ａ）、（ｂ）にＣｅ酸化物における酸素欠損の模式図を示す。結晶中の格子位置の酸素が抜けることにより（図１８（ａ）→図１８（ｂ））、抜けた酸素と結合していたＣｅ原子の格子位置が、他の酸素との結合に引っ張られることにより元の格子位置から変位する。結果として、格子間の平均距離は大きくなり面間隔が大きくなるものと考えられる。
【００５２】
本実施形態に示したＣｅ酸化物では、面間隔はＳｉに比べて＋０．８％となっており、酸素組成比は１．７７であることがわかった。酸素組成比が減少するのは、ＭＢＥ成膜時における酸素分圧を１×１０−８Ｔｏｒｒと低く設定しているためである。酸素分圧を制御することによりＣｅ酸化物の酸素組成比を変化させることができ、酸素分圧を１×１０−７Ｔｏｒｒとしたときは、酸素組成比は１．８９となった。
【００５３】
次に、本実施形態によるＳｉと面間隔の異なる結晶質のＣｅ酸化膜を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を説明する。図１９は実効電界と電子の実効移動度との関係を示したものである。破線がユニバ−サルカ−ブ、実線がＣｅ酸化物の酸素組成比を変化させた場合の新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの電子移動度を示している。酸素組成比の減少とともに移動度が向上していることがわかる。これは、酸素組成比が小さくなるにつれＣｅ酸化物の面間隔が大きくなることによりチャネルのＳｉの面間隔も大きくなり、電子の移動度が向上するためである。
【００５４】
次に、チャネル領域のＳｉの歪み量を同じにした場合のＣｅ酸化膜を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、Ｐｒ２Ｏ３を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を、図２０を参照して説明する。図２０は実効電界と電子の実効移動度との関係を示したものである。破線がユニバ−サルカ−ブ、実線（細線）がＰｒ２Ｏ３を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線、実線（太線）がＣｅ酸化膜を下地絶縁膜とする新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線である。Ｃｅ酸化膜を下地絶縁膜とすることによって、移動度が向上していることがわかる。
【００５５】
そこで、低角入射面内(in-plane)Ｘ線回折法を用いて、本実施形態のようにＣｅ酸化物がＳｉに直接接合し直接接合膜の場合と、Ｃｅ酸化物とＳｉとの界面にＳｉＯ２膜がある場合のＳｉの回折スペクトルを測定した。なお、Ｓｉの歪み量はどちらの場合も同じとなるようにした。この測定結果によれば、直接接合膜の場合では、半値幅がバルクのＳｉとほぼ同じで、界面にＳｉＯ２膜が存在する場合には、半値幅が大きくなることがわかった。これは、平均的には同じ歪み量でありながら、界面にＳｉＯ２膜が存在する場合には歪のばらつきが大きく、直接接合膜の場合にはそのばらつきが小さいことを示している。界面にＳｉＯ２膜が存在する場合には、金属酸化膜に傾角粒界が発生し、局所的に一定方向の面間隔が異なることを我々は見出しており、これが歪み量のばらつきを引き起こしていると考えられる。歪み量のばらつきは、移動度のばらつき、さらには移動度の低下を引き起こす。従って、ばらつきを低減できる直接接合膜を用いたために移動度が向上したことをこの結果は示している。
【００５６】
以上、詳述したように、直接接合膜を用いた本実施形態によれば、チャネル領域に均一に引っ張り歪みを与えることができ、界面にＳｉＯ２膜が存在するトランジスタよりも電子移動度を向上させることが可能である。
【００５７】
なお、結晶性の金属酸化物のなかで、イオン結合性が強い希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、酸素組成比の精密な制御が実現でき、特に高い効果が得られることを確認した。
【００５８】
なお、結晶性の金属酸化物としてＣｅＯ２を用いた場合について述べたが、イオン結合性の高い結晶であれば同等の効果が得られる。つまり、ＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でもよい。結晶性のＣｅ酸化物は単結晶の場合を示したが、結晶方位が配向した多結晶の場合も同等の効果が得られる。結晶性の金属酸化物の成膜方法として、ＭＢＥ法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法、電子ビ−ム蒸着法など他の成膜方法を用いてもよい。
【００５９】
なお、第１及び第２実施形態においては面方位が（００１）のＳｉ基板上に、第３実施形態においては面方位が（１１１）のＳｉ基板上にＭＩＳＦＥＴを形成したが、面方位は（００１）、（１１１）のいずれでもよい。また、ＭＩＳＦＥＴが形成されるＳｉ基板は面方位が（１１０）であっても良いし、上記面方位から角度がずれていても良い。
【００６０】
（第４実施形態）
次に、本発明の第４の実施形態であるｐ−ＭＩＳＦＥＴについて説明する。本実施形態ｐ−ＭＩＳＦＥＴは、チャネル層のＳｉをより効果的に歪ませるために、結晶性の金属酸化物とチャネル層との間に、岩塩構造の金属酸化物を挟んだ構成となっている。すなわち、図１乃至図３に示す第１実施形態のｎ−ＭＩＳＦＥＴにおいて、絶縁膜３を構成する金属酸化膜とチャネル層５ａとの間に岩塩構造の金属酸化物を挟むとともに、チャネル層５ａの導電型をｎ型にソース領域１０ａおよびドレイン領域１０ａの導電型をｐ型とした構成となっている。製造方法は、図４（ａ）乃至図９（ｃ）に示した方法とほぼ同等である。岩塩構造金属酸化物としてはＳｒＯ、金属酸化膜としてはＤｙ２Ｏ３を用い、これら２種類の金属酸化物はＭＢＥ法で形成している。
【００６１】
チャネル領域のＳｉ表面に希フッ酸処理を行い水素で終端化した後、この基板をＭＢＥ装置に導入する。基板温度を例えば３００℃とし、金属Ｓｒを蒸発源として用いてＳｒを２原子層蒸着した後、酸素ガスを供給して、ＳｒＯ層を形成する。次に、例えば基板温度を７００℃として、金属Ｄｙと酸素ガスを供給して、Ｄｙ２Ｏ３層を５ｎｍ形成する。成膜時における酸素分圧は１×１０−７Ｔｏｒｒとした。Ｓｉ上にＳｒＯを２原子層成膜することにより、第２実施形態で示したようなＳｉＯ２層が形成されることなく、Ｄｙ２Ｏ３層が形成された。ＳｒＯが酸素の拡散を防ぐためである。つまり、絶縁膜は、ＳｒＯ層２原子層とＤｙ２Ｏ３層５ｎｍからなる積層構造となっている。
【００６２】
このような方法で形成されたＤｙ２Ｏ３の配向性は高く、結晶性が良好であることがＸ線回折評価から確認された。また、Ｄｙ２Ｏ３層は（００１）方向に配向したエピタキシャル膜であり、ＳｉとＤｙ２Ｏ３の界面に対して平行方向、すなわち面方位（００１）方向のＤｙ２Ｏ３の面間隔は５．３３Åであることがわかっている。この値は、面方位（００１）のＳｉの面間隔に比べて１．８％小さい。電子線回折を用いた面間隔評価の結果、チャネル層のＳｉに圧縮応力が加わり、面間隔が小さくなることを確認した。Ｄｙ２Ｏ３の面間隔の変化は−１．８％であり、界面近傍におけるＳｉの界面平行方向の面間隔の変化は０．８％であることがわかった。界面から２０ｎｍ離れたＳｉでも面間隔の変化は起こっており、界面平行方向の面間隔が−０．７％変化していた。このＳｉの面間隔の変化量は、ＳｒＯ層を用いていない第２実施形態に比べて、約２倍程度まで増大している。アモルファスのＳｉＯ２層が形成されないため金属酸化膜における面間隔の相違がより直接的にＳｉ層に加わったことと、ＳｒＯの面間隔が５．１２ÅとＤｙ２Ｏ３よりもさらに小さいために圧縮応力を加える効果がより高まったためである。
【００６３】
ここでは、ＳｒＯ層の厚さを２原子層としたが、ＳｒＯ層の厚さは１〜３原子層の範囲にあることが望ましいことがわかっている。ＳｒＯ、ＭｇＯなどの物質は、空気中で不安定なため、これ以上厚さを増すと、経時的に結晶性が変化して特性が劣化する。一方、１原子層より薄い場合には、酸素の拡散を抑制する効果が得られずに、ＳｉＯ２層が発生してしまうからである。
【００６４】
以上述べたようなＳｒＯ層とＤｙ２Ｏ３層を含む下地絶縁膜を有する新Ｆｉｎ型ｐ−ＭＯＳＦＥＴと、Ｄｙ２Ｏ３層のみの新Ｆｉｎ型ｐ−ＭＯＳＦＥＴ、そしてＳｉＧｅを用いた歪Ｓｉのｐ−ＭＯＳＦＥＴの特性を、図２１を参照して説明する。図２１は実効電界と正孔移動度の関係を示した特性図である。破線がユニバ−サルカ−ブ、実線（細線）がＳｉＧｅを用いたＧｅ濃度１３％の歪Ｓｉのｐ−ＭＯＳＦＥＴの特性曲線、実線（中太線）が下地絶縁膜がＤｙ２Ｏ３層のみの新Ｆｉｎ型ｐ−ＭＯＳＦＥＴの特性曲線、実線（太線）がＳｒＯ層とＤｙ２Ｏ３層を含む下地絶縁膜を有する新Ｆｉｎ型ｐ−ＭＯＳＦＥＴの特性曲線である。
【００６５】
図２１から分かるように、下地絶縁膜がＤｙ２Ｏ３層のみでも圧縮歪を導入でき、またＧｅによるキャリアの散乱を回避できるため、歪Ｓｉのｐ−ＭＯＳＦＥＴよりも正孔の移動度が向上している。ところが、ＳｒＯ層とＤｙ２Ｏ３層の積層構造にした場合には、さらに移動度向上が見られた。これは、ＳｒＯ層を挟むことでチャネル層のＳｉ層に十分な圧縮歪みを加えることが可能となったからである。
【００６６】
以上、詳述したように、本実施形態によれば、チャネル領域に効果的に圧縮歪みを与えることができ、ＳｉＧｅを用いた歪Ｓｉトランジスタよりも効果的に正孔移動度を向上させることが可能である。
【００６７】
以上のように、本実施形態によれば、岩塩構造の金属酸化物を挿入することによりＳｉと面間隔が異なる金属酸化物を用いる効果がより高まることが明らかとなった。本実施例では、ＳｒＯを用いた場合を示したが、他の岩塩構造を持つ金属酸化物を用いてもよい。特に、ＳｒＯ、ＭｇＯ、ＣａＯ、ＢａＯの岩塩構造の金属酸化膜を用いた場合には、酸素拡散の抑制効果が顕著であり、トランジスタ特性の大幅な向上が可能である。Ｓｉに引っ張り応力を与えたい場合には、Ｓｉより面間隔の大きな岩塩構造の金属酸化物であるＢａＯを用いることが望ましい。また、Ｓｉに圧縮応力を加えたい場合には、Ｓｉより面間隔の小さな岩塩構造の金属酸化物であるＳｒＯ、ＭｇＯ、ＣａＯを用いることが望ましい。しかし、Ｓｉ層における面間隔の変化は、主に厚さの大きい結晶性の金属酸化物で決まっているので、例えば、Ｓｉより面間隔の小さなＳｒＯを挟んで、その上にＳｉより面間隔の大きなＰｒ２Ｏ３を積層した構造では、チャネル領域におけるＳｉは引っ張り応力を受けるので、岩塩構造の金属酸化物と結晶性の金属酸化物は任意に組み合わせることも可能である。
【００６８】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【００６９】
また、第４実施形態では、結晶性の金属酸化物としてＤｙ２Ｏ３を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。結晶性の金属酸化物は、結晶方位が配向した場合も示したが、配向が全て揃った単結晶金属酸化物を用いることにより、より大きな面間隔の変化が起こることを確認した。結晶性の金属酸化物の成膜方法として、電子ビ−ム蒸着法を用いた場合を示しているが、成膜方法はＣＶＤ法、スパッタ法、ＭＢＥ法など他の成膜方法を用いてもよい。
【００７０】
なお、第４実施形態においては面方位が（００１）のＳｉ基板を用いた例を示しているが、面方位は（１１１）、（１１１）、（１１０）のいずれでもよい。
また、上記面方位から角度がずれていても良い。
【００７１】
第４実施形態においては、ｎ−ＭＩＳＦＥＴの場合について述べたが、ｐ−ＭＩＳＦＥＴについても同様の方法で実施することができる。上記に述べた結晶性の金属酸化物のなかで、どの金属酸化物を選定するかは、Ｓｉに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。ｎ−ＭＩＳＦＥＴを作製する場合には、引っ張り応力が加わったＳｉにおいて電子の移動度が向上するので、Ｓｉより面間隔の大きな金属酸化物を選定する。一方、ｐ−ＭＩＳＦＥＴを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、Ｓｉと面間隔の異なる金属酸化物を選定すればよい。また、与えたい応力に応じて、金属酸化物の面間隔を選定する。１種類のみの金属元素を含む金属酸化物で所望の面間隔と応力を実現できないときには、２種類以上の金属元素を含む金属酸化物を用いればよい。例えば、ＥｕとＤｙの２元素を含む（ＥｕｘＤｙ１−ｘ）２Ｏ３を用いることにより、金属酸化物のＳｉに対する面間隔の変化を０から−１．８％の間で任意に変化させることができる。
【００７２】
（第５実施形態）
次に、本発明の第５実施形態によるＭＩＳＦＥＴの構成を、図１乃至図９（ｃ）を参照して説明する。この実施形態によるＭＩＳＦＥＴは、図１乃至図３に示す第１実施形態のＭＩＳＦＥＴにおいて、絶縁膜６ａが結晶性の金属酸化膜を少なくとも含むように構成されるとともに、絶縁膜３，６ａに含まれる金属酸化膜の面間隔がともにＳｉに対して大きいか、ともに小さいように構成されている。従って、チャネル領域５ｂにおけるＳｉは、絶縁膜３と絶縁膜６ａの両方から応力を受けて、歪Ｓｉ層となっている。
【００７３】
つまり、本実施形態においては、チャネル領域３におけるＳｉの面間隔は半導体基板１ｂにおけるＳｉの面間隔と異なるように構成されている。ここで、ｎ−ＭＩＳＦＥＴの場合には、絶縁膜３、６ａを構成する金属酸化膜の面間隔をＳｉより大きくし、チャネル層５ａにおけるＳｉの面間隔を引っ張り応力により広げる。これにより、チャネル層における電子の移動度を高めることが可能となる。一方、ｐ−ＭＩＳＦＥＴの場合には、絶縁膜３、６ａを構成する金属酸化膜の面間隔をともにＳｉより大きく、または、小さくし、チャネル層におけるＳｉの面間隔を、引っ張り応力、または、圧縮応力により変化させる。これにより、チャネル層５ａにおける正孔の移動度を高めることが可能となる。さらに、チャネル層の上下にＳｉと面間隔の異なる金属酸化膜を配置しているため、チャネル層全域において深さ方向に均一な格子変調を発生させることが出来るため、第１乃至第４実施形態と比較してキャリア移動度の向上が見込まれる。
【００７４】
次に、本実施形態によるＭＩＳＦＥＴの製造方法を、ｎ−ＭＩＳＦＥＴを例にとって、図４（ａ）乃至図９（ｃ）を参照して説明する。
【００７５】
まず、（００１）面方位を持つＳｉ基板１ａに例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて打ち込みダメ−ジを回復するため、例えば８００℃で３０分、水素雰囲気中で熱処理する。このようにすることにより、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるＳｉ層５ａが形成される（図４（ａ）、図５（ａ）参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。これにより、後述の工程で剥離を容易に行うことが可能となる。
【００７６】
次に、希フッ酸処理を行い、Ｓｉ基板１ａのＳｉ表面を水素で終端化する。続いて、この基板１ａを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｌａ２Ｏ３を蒸着源として用いて金属酸化物Ｌａ２Ｏ３を５ｎｍ蒸着し、Ｌａ２Ｏ３層３ａを形成する（図４（ｂ）、図５（ｂ）参照）。このとき、Ｓｉ層５ａの、Ｌａ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５ａとＬａ２Ｏ３層３ａとの間には、膜厚が０．５ｎｍのＳｉＯ２層３ｂが形成される。また、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、金属酸化物Ｌａ２Ｏ３の配向性を高め結晶性を向上させている。また、Ｘ線回折評価より、Ｌａ２Ｏ３層３ａは面方位（００１）方向に配向したエピタキシャル層であり、ＳｉＯ２層３ｂとＬａ２Ｏ３層３ａの界面に対して平行方向、すなわち面方位（００１）方向のＬａ２Ｏ３の面間隔は５．７０Åであることがわかっている。この値は、面方向（００１）のＳｉの面間隔に対して５．０％大きい。また、Ｘ線回折の半値幅は狭く、Ｌａ２Ｏ３層は（００１）に強く配向した結晶性の高い膜であることが確認されている。
【００７７】
次に、ＣＶＤ法を用いてＳｉを堆積し、例えば１μｍ厚のＳｉ層５を成膜する（図４（ｃ）、図５（ｃ）参照）。このとき、Ｓｉ層５のＬａ２Ｏ３層側の界面のＳｉが酸化されて、Ｓｉ層５とＬａ２Ｏ３層３ａとの間には、膜厚０．５ｎｍのＳｉＯ２層３ｃが形成される。つまり、絶縁膜３は、膜厚０．５ｎｍのＳｉＯ２層３ｂ、膜厚５ｎｍのＬａ２Ｏ３層３ａ、および膜厚０．５ｎｍのＳｉＯ２層３ｃからなる３層積層構造となっている（図４（ｃ）、図５（ｃ）参照）。
【００７８】
次に、Ｓｉ層５の表面に基板１ｂを接着する（図４（ｄ）、図５（ｄ）参照）。その後、中間層２を境に基板１ｂを剥離することにより、金属酸化物を含む絶縁膜３上にＳｉ層５ａを露出する。続いて、例えばＣＭＰ法を用いてＳｉ層５ａの露出した表面を平坦化する。（図４（ｅ）、図５（ｅ）参照）。なお、この後に続いて、ボロン元素のイオン打ち込みを行うことにより、チャネルとして用いるＳｉ層５ａに不純物プロファイルを形成することも可能である。
【００７９】
次に、図６（ａ）、図７（ａ）に示すように、Ｓｉ層５ａの表面に希フッ酸処理を行い水素で終端化し、この基板をＭＢＥ装置に導入する。基板温度を例えば６００℃とし、Ｌａ２Ｏ３を蒸着源として用いて金属酸化物Ｌａ２Ｏ３を５ｎｍ蒸着し、絶縁膜６を形成する。このとき、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、Ｌａ２Ｏ３の配向性を高め結晶性を向上させている。また、このとき、Ｓｉ層５ａの絶縁膜６との界面には図示しないがＳｉＯ２からなる酸化膜が形成される。
【００８０】
続いて、図６（ｂ）および図７（ｂ）に示すように、例えばＲＩＥ法などの異方性エッチング法を用いて絶縁膜６およびＳｉ層５ａをパタ−ニングし、凸型のチャネル層５ｂ、絶縁膜６ａを形成する。このとき、Ｌａ２Ｏ３層３ａとＳｉ層５ａとの間に形成されたＳｉＯ２層３ｂも同時にパターニングされる（図６（ｂ）、図７（ｂ）参照）。
【００８１】
次に、図６（ｃ）、図７（ｃ）に示すように、チャネル領域５ｂの周囲に、膜厚３ｎｍのＳｉＯ２からなるゲート絶縁膜７を形成する。この時、例えばＦｉｎのチャネル領域の高さ（ゲート幅）を２０ｎｍ、Ｆｉｎの幅（チャネル領域深さ）を２０ｎｍ、Ｆｉｎの長さを２００ｎｍとする。続いて、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図６（ｄ）、図７（ｄ）参照）。
【００８２】
次に、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａを形成する（図６（ｅ）、図７（ｅ）参照）。その後、ゲート電極９ａをマスクとしてイオン注入と熱工程を行うことにより、不純物が導入されたソース・ドレイン領域１０ａ、１０ｂを形成する（図８（ａ）、図９（ａ）参照）。さらに、ＣＶＤ法によりＳｉＯ２からなる層間絶縁膜１１を全面に堆積する（図８（ｂ）、図９（ｂ）参照）。
【００８３】
次に、図８（ｃ）、図９（ｃ）に示すように、ソース・ドレイン領域１０ａ、１０ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース・ドレイン電極１２ａ、１２ｂおよびゲート電極１２ｃを形成し、ｎ−ＭＩＳＦＥＴが完成する。
【００８４】
次に、本実施形態によるｎ−ＭＩＳＦＥＴのチャネル層５ａの特性について詳細に述べる。図２２は、ＳｉＯ２層３ｂ／Ｌａ２Ｏ３／層３ａ／ＳｉＯ２層３ｃの積層構造からなる絶縁膜３とチャネル層５ｂの拡大図であり、断面構造を模式的に示したものである。図２３は、ＴＥＭを用いて測定した電子線回折像から得られた面間隔の変化を示す。ここで測定しているのは、界面に対して平行方向の（１００）面の面間隔である。測定ポイントは図２２に示したように、Ｌａ２Ｏ３層６ａの位置（１）、Ｌａ２Ｏ３層６ａとＳｉ層５ｂとの界面のチャネル領域のＳｉの位置（２）、Ｌａ２Ｏ３層６ａとＳｉ層５ｂの界面から１０ｎｍ離れたチャネル領域のＳｉの位置（３）、Ｌａ２Ｏ３層３ａとＳｉ層５ｂの界面のチャネル領域のＳｉの位置（４）、Ｌａ２Ｏ３層３ａの位置（５）、Ｌａ２Ｏ３層３ａとＳｉ層５の界面から２５０ｎｍ離れたＳｉの位置（６）である。なお、図２２においては、Ｌａ２Ｏ３層６ａとＳｉ層５ｂの間には、膜厚０．５ｎｍのＳｉＯ２層６ｂが設けられているが、このＳｉＯ２層６ｂは、Ｌａ２Ｏ３層６を形成する際に形成された酸化膜である。
【００８５】
図２３においては、界面から２５０ｎｍ離れた基板側Ｓｉの位置（６）の面間隔を基準として、面間隔の変化を示している。Ｌａ２Ｏ３層３ａ、６ａの面間隔の変化は＋５．０％であり、Ｘ線回折から得られた結果と一致する。Ｌａ２Ｏ３層６ａの界面近傍におけるチャネル層５ａのＳｉの位置（２）、およびＬａ２Ｏ３層３ａの界面近傍におけるチャネル層５ａのＳｉの位置（４）では、Ｌａ２Ｏ３に付随して＋１．０％歪んでいる。さらに、これらの界面から１０ｎｍ離れたチャネル領域５ａの中間部分に位置するＳｉ位置（３）においても面間隔は変化しており、＋０．８％と大きな値であることがわかった。この結果から、Ｓｉより面間隔が大きく、且つ、結晶性が高い金属酸化物を含む絶縁膜を基板中、及びチャネル上部に配置することで、チャネル領域のＳｉ層の面間隔を大きくできることが示された。
【００８６】
本実施形態による、チャネル領域の上下にＳｉと面間隔の異なる結晶質の金属酸化物（Ｌａ２Ｏ３）を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、下地絶縁膜のみを金属酸化物（Ｌａ２Ｏ３）にした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を比較する。図２４は実効電界と電子移動度の関係を示す特性図である。破線がユニバ−サルカ−ブ、実線（細線）が下地絶縁膜のみを金属酸化物にした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線、実線（太線）がチャネルの上下に金属酸化物を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線である。
【００８７】
図２４から分かるように、チャネルの上下を金属酸化膜とした場合には、下地絶縁膜のみを金属酸化物にした場合よりも移動度が向上している。これは、チャネル領域上下にＳｉよりも面間隔の大きな金属酸化物を配置することによって、チャネル領域全域に渡ってＳｉ層に均一な引っ張り歪みが加えることが可能となり、電子の移動度が向上したことによる。
【００８８】
以上、説明したように、本実施形態によれば、Ｆｉｎ型トランジスタのチャネル領域全域のＳｉに均一な引っ張り応力を与えることができ、下地絶縁膜のみを金属酸化膜とした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴよりも高い電子移動度を得ることが出来る。
【００８９】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【００９０】
本実施形態では、結晶性の金属酸化物としてＬａ２Ｏ３を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。結晶性の金属酸化物は、結晶方位が配向した場合も示したが、配向が全て揃った単結晶金属酸化物を用いることにより、より大きな面間隔の変化が起こることを確認した。結晶性の金属酸化物の成膜方法として、スパッタ法を用いた場合を示したが、成膜方法はＣＶＤ法、電子ビ−ム蒸着法、ＭＢＥ法など他の成膜方法を用いてもよい。
【００９１】
本実施形態においては、ｎ−ＭＩＳＦＥＴの場合について述べたが、ｐ−ＭＩＳＦＥＴについても同様の方法で実施することができる。上記に述べた結晶性の金属酸化物のなかで、どの金属酸化物を選定するかは、Ｓｉに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。ｎ−ＭＩＳＦＥＴを作製する場合には、引っ張り応力が加わったＳｉにおいて電子の移動度が向上するので、Ｓｉより面間隔の大きな金属酸化物を選定する。一方、ｐ−ＭＩＳＦＥＴを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、Ｓｉと面間隔の異なる金属酸化物を選定すればよい。また、与えたい応力に応じて、金属酸化物の面間隔を選定する。１種類のみの金属元素を含む金属酸化物で所望の面間隔と応力を実現できないときには、２種類以上の金属元素を含む金属酸化物を用いればよい。例えば、ＥｕとＤｙの２元素を含む（ＥｕｘＤｙ１−ｘ）２Ｏ３を用いることにより、金属酸化物のＳｉに対する面間隔の変化を０から−１．８％の間で任意に変化させることができる。
【００９２】
（第６実施形態）
次に、本発明の第６の実施形態によるｎ−ＭＩＳＦＥＴについて説明する。本実施形態のｎ−ＭＩＳＦＥＴは、チャネル層のＳｉに引っ張り応力を加えるために、金属と酸素の組成比が化学量論比より少ない金属酸化物、例えば、Ｃｅ酸化物を下地絶縁膜、及びチャネル上部の絶縁膜として用いる。すなわち、第５実施形態のｎ−ＭＩＳＦＥＴにおいて、絶縁膜３および絶縁膜６ａを構成する金属酸化物Ｌａ２Ｏ３をＣｅ酸化物に置き換えた構成となっている。なお、本実施形態においては、後述するように、第５実施形態と異なり、Ｌａ２Ｏ３層３ａとＳｉ層５の間、Ｌａ２Ｏ３層３ａとＳｉ層５ａ、およびＬａ２Ｏ３層６ａとＳｉ層５ａとの間には、ＳｉＯ２層は形成されない。
【００９３】
本実施形態におけるｎ−ＭＩＳＦＥＴの製造方法は、第５実施形態の方法とほぼ同等である。基板としては、（１１１）面方位を持つＳｉを用いる。Ｃｅ酸化物はＭＢＥ法を用いて形成する。基板のＳｉ表面に希フッ酸処理を行い水素で終端化した後、ＭＢＥ装置に導入する。基板温度を例えば７００℃とし、金属Ｃｅを蒸発源として用いてＣｅを０．６モノレイヤ蒸着した後、オゾンＯ３または酸素ガスを供給して、Ｃｅ酸化物からなる絶縁膜を５ｎｍの厚さ成膜する。成膜時における酸素分圧を１×１０−８Ｔｏｒｒとした。このような成膜方法を用いることにより、界面にＳｉＯ２などのアモルファス層が形成されること無く、Ｓｉに直接接合し（１１１）方向に配向した単結晶のＣｅ酸化膜をエピタキシャル成長させることができる。以下、第５実施形態と、同様の工程を行いｎ−ＭＩＳＦＥＴを完成させる。
【００９４】
上記の方法で、成膜したＣｅ酸化物（ＣｅＯｘ）の金属と酸素の組成比ｘは１．７７であり面間隔はＳｉに比べて＋０．８％となっていた。第３実施形態で述べたように、Ｃｅ酸化物の酸素組成比が減少するのは、ＭＢＥ成膜時における酸素分圧を１×１０−８Ｔｏｒｒと低く設定しているためである。組成比ｘ＝１．７７のＣｅ酸化物を下地絶縁膜としたＣｅ酸化膜近傍のチャネル領域のＳｉの歪みは＋０．７５％、チャネル領域中央部の歪みは＋０．６０％、チャネル領域上部の絶縁膜近傍のＳｉの歪みは＋０．５０％であった。しかし、チャネル領域の上下に配置したＣｅ酸化膜近傍のチャネル領域では、Ｃｅ酸化膜近傍のチャネル領域のＳｉの歪みは＋０．７５％、チャネル中央部の歪みは＋０．７０％、第２の絶縁膜のＣｅ酸化膜近傍のＳｉの歪みは＋０．７５％であった。チャネル上下に金属酸化膜を配置することによって、均一に歪みが与えられていることがわかる。
【００９５】
本実施形態による、Ｓｉと面間隔の異なる結晶質のＣｅ酸化物をチャネルの上下に配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、第５実施形態による、Ｌａ２Ｏ３をチャネルの上下に配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を比較する。図２５は実効電界と電子移動度の関係を示した特性図である。破線がユニバ−サルカ−ブ、実線（細線）がＬａ２Ｏ３をチャネルの上下に配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線、実線（太線）がＣｅ酸化物（組成比ｘ＝１．７７）をチャネル上下の絶縁膜とする本実施形態による新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性曲線であって、チャネル領域５ａにおける歪み量は、Ｃｅ酸化物を用いた場合もＬａ２Ｏ３を用いた場合も同じにしてある。図２５から分かるように、Ｃｅ酸化物をチャネル上下の絶縁膜とすることで、Ｌａ２Ｏ３の場合よりも移動度が向上している。これは、Ｃｅ酸化物がチャネル層５ａのＳｉと直接接合することにより、チャネル領域のＳｉに与える歪み量のばらつきが減少するからである。
【００９６】
以上、詳述したように、本実施形態によれば、チャネル領域に均一に、しかもばらつきが少なく引っ張り歪みを与えることができ、金属酸化膜を直接接合させない場合に比べて電子移動度を向上させることが可能である。
【００９７】
なお、結晶性の金属酸化物のなかで、イオン結合性が強い希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、金属と酸素の組成比の精密な制御が実現でき、特に高い効果が得られることを確認した。
【００９８】
なお、結晶性の金属酸化物としてＣｅＯ２を用いた場合について述べたが、イオン結合性の高い結晶であれば同等の効果が得られる。つまり、ＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でもよい。結晶性のＣｅ酸化物は単結晶の場合を示したが、結晶方位が配向した多結晶の場合も同等の効果が得られる。結晶性の金属酸化物の成膜方法として、ＭＢＥ法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法、電子ビ−ム蒸着法など他の成膜方法を用いてもよい。
【００９９】
なお、第５実施形態においては面方位が（００１）のＳｉ基板上に、第６実施形態においては面方位が（１１１）のＳｉ基板上にＭＩＳＦＥＴを形成したが、面方位は（００１）、（１１１）のいずれでもよい。また、ＭＩＳＦＥＴが形成されるＳｉ基板は面方位が（１１０）であっても良いし、上記面方位から角度がずれていても良い。
【０１００】
（第７実施形態）
次に、本発明の第７の実施形態によるＭＩＳＦＥＴの構成を、図１乃至図９（ｃ）を参照して説明する。この実施形態によるＭＩＳＦＥＴは、図１乃至図３に示す第１実施形態のＭＩＳＦＥＴにおいて、ゲート絶縁膜７が結晶性の金属酸化膜を少なくとも含むように構成され、かつチャネル層５ａ直下の絶縁膜３に含まれる金属酸化膜と、上記ゲート絶縁膜７に含まれる金属酸化膜の面間隔がチャネル層５ａのＳｉの面間隔とそれぞれ異なるように構成されている。すなわち、Ｓｉに対して絶縁膜３の面間隔が大きければ、ゲート絶縁膜に含まれる金属酸化膜の面間隔はＳｉよりも小さく、Ｓｉに対して絶縁膜３の面間隔が小さければ、ゲート絶縁膜に含まれる金属酸化膜の面間隔はＳｉよりも大きくなように構成される。
【０１０１】
したがって、チャネル領域５ｂにおけるＳｉは、絶縁膜３とゲート絶縁膜７の両方から応力を受けて、均一な歪を有する歪Ｓｉ層となっている。つまり、本実施形態のＭＩＳＦＥＴがｎ−ＭＩＳＦＥＴの場合には、絶縁膜３に含まれる金属酸化膜の面間隔をＳｉより大きくし、ゲート絶縁膜７に含まれる金属酸化膜の面間隔をＳｉより小さくしてチャネル層５ａにおけるＳｉの面間隔を引っ張り応力により広げる。これにより、チャネル層における電子の移動度を高めることが可能となる。
【０１０２】
一方、本実施形態のＭＩＳＦＥＴがｐ−ＭＩＳＦＥＴの場合には、絶縁膜３に含まれる金属酸化膜の面間隔をＳｉより大きくし、ゲート絶縁膜７に含まれる金属酸化膜の面間隔をＳｉより小さくして、チャネル領域におけるＳｉの面間隔を引っ張り応力により変化させる。もしくは絶縁膜３に含まれる金属酸化膜の面間隔をＳｉより小さくし、ゲート絶縁膜７に含まれる金属酸化膜の面間隔をＳｉより大きくしてチャネル層におけるＳｉの面間隔を、圧縮応力により変化させる。これにより、チャネル層における正孔の移動度を高めることが可能となる。さらに、チャネル層の側面と下にＳｉと面間隔の異なる金属酸化膜を配置しているため、チャネル層の歪をさらに大きくすることができ、第１乃至第４実施形態と比較してキャリア移動度の向上が見込まれる。
【０１０３】
次に、本実施形態によるＭＩＳＦＥＴの製造方法を、ｎ−ＭＩＳＦＥＴを例にとって図４（ａ）乃至図９（ｃ）を参照して説明する。
【０１０４】
まず、（００１）面方位を持つＳｉ基板１ａに例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて打ち込みダメ−ジを回復するため、例えば８００℃で３０分、水素雰囲気中で熱処理する。このようにすることにより、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるＳｉ層５ａが形成される（図４（ａ）、図５（ａ）参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。これにより、後述の工程で剥離を容易に行うことが可能となる。
【０１０５】
次に、希フッ酸処理を行い、Ｓｉ基板１ａのＳｉ表面を水素で終端化する。続いて、この基板１ａを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｌａ２Ｏ３を蒸着源として用いて金属酸化物Ｌａ２Ｏ３を５ｎｍ蒸着し、Ｌａ２Ｏ３層３ａを形成する（図４（ｂ）、図５（ｂ）参照）。このとき、Ｓｉ層５ａの、Ｌａ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５ａとＬａ２Ｏ３層３ａとの間には、膜厚が０．５ｎｍのＳｉＯ２層３ｂが形成される。また、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、Ｌａ２Ｏ３の配向性を高め結晶性を向上させている。また、Ｘ線回折評価より、Ｌａ２Ｏ３層は面方位（００１）方向に配向したエピタキシャル層であり、ＳｉとＬａ２Ｏ３の界面に対して平行方向のＬａ２Ｏ３（００１）の面間隔は５．７０Åであることがわかっている。この値は面方位（００１）のＳｉの面間隔に対して５．０％大きい。また、Ｘ線回折の半値幅は狭く、Ｌａ２Ｏ３層は面方位（００１）方向に強く配向した結晶性の高い膜であることが確認されている。
【０１０６】
次に、ＣＶＤ法を用いてＳｉを堆積し、例えば１μｍ厚のＳｉ層５を成膜する（図４（ｃ）、図５（ｃ）参照）。このとき、Ｓｉ層５のＬａ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５とＬａ２Ｏ３層３ａとの間には、膜厚０．５ｎｍのＳｉＯ２層３ｃが形成される。つまり、膜厚０．５ｎｍのＳｉＯ２層３ｂ、膜厚５ｎｍのＬａ２Ｏ３層３ａ、および膜厚０．５ｎｍのＳｉＯ２層３ｃからなる３層積層構造の絶縁膜３が形成された構成となっている（図４（ｃ）、図５（ｃ）参照）。
【０１０７】
次に、Ｓｉ層５の表面に基板１ｂを接着する（図４（ｄ）、図５（ｄ）参照）。その後、中間層２を境に基板１ｂを剥離することによって、Ｌａ２Ｏ３層３ａを含む絶縁膜３上にＳｉ層５ａを露出する。続いて、例えばＣＭＰ法を用いてＳｉ層５ａの露出した表面を平坦化する。（図４（ｅ）、図５（ｅ）参照）。
【０１０８】
次に、図６（ａ）、図７（ａ）に示すように、膜厚５０ｎｍのＳｉＯ２を全面に被膜し、絶縁膜６を形成する。なお、この後に続いて、絶縁膜６を介して、ボロン元素のイオン打ち込みを行うことにより、チャネル領域となるＳｉ層５ａに不純物プロファイルを形成することも可能である。続いて、図６（ｂ）、図７（ｂ）に示すように、例えばＲＩＥ法などの異方性エッチング法を用いて絶縁膜６およびＳｉ層５ａをパターニングし、凸型のチャネル層５ｂおよび絶縁膜６ａを形成する。このとき、Ｌａ２Ｏ３層３ａとＳｉ層５ａとの間に形成されたＳｉＯ２層３ｂも同時にパターニングされる。
【０１０９】
次に、この基板１ｂを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｄｙ２Ｏ３を蒸着源として用いて金属酸化物Ｄｙ２Ｏ３を５ｎｍ蒸着しチャネル領域５ｂの周囲に、ゲート絶縁膜７を形成する（図６（ｃ）、図７（ｃ）参照）。このとき、ゲート絶縁膜７とＳｉ層５ａとの間には膜厚０．５ｎｍのＳｉＯ２層（図示せず）が形成される。本実施形態においては、例えばＦｉｎのチャネル領域の高さ（ゲート幅）を２０ｎｍ、Ｆｉｎの幅（チャネル領域深さ）を２０ｎｍ、Ｆｉｎの長さを２００ｎｍとする。また、このとき、酸素分圧を１×１０−７Ｔｏｒｒに精密に制御することにより、Ｄｙ２Ｏ３の配向性を高め結晶性を向上させている。続いて、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図６（ｄ）、図７（ｄ）参照）。
【０１１０】
次に、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａを形成する（図６（ｅ）、図７（ｅ）参照）。その後、ゲート電極９ａをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域１０ａ、１０ｂを形成する（図８（ａ）、図９（ａ）参照）。さらに、ＣＶＤ法によりＳｉＯ２からなる層間絶縁膜１１を全面に堆積する（図８（ｂ）、図９（ｂ）参照）。
【０１１１】
次に、図８（ｃ）、図９（ｃ）に示すように、ソース・ドレイン領域１０ａ、１０ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース・ドレイン電極１２ａ、１２ｂおよびゲート電極１２ｃを形成し、ｎ−ＭＩＳＦＥＴを完成する。
【０１１２】
次に、本実施形態によるｎ−ＭＩＳＦＥＴのチャネル層の特性について図２６乃至図２８を参照して説明する。図２６は、ＳｉＯ２層３ｂ／Ｌａ２Ｏ３層３ａ／ＳｉＯ２層３ｃの積層構造からなる絶縁膜３とチャネル層５ｂの拡大図であり、断面構造を模式的に示したものである。図２７は、ＴＥＭを用いて測定した電子線回折像から得られた面間隔の変化を示す。ここで測定しているのは、界面に対して平行方向の（１００）面の面間隔である。測定ポイントは図２６に示すように、ＳｉＯ２からなる絶縁膜６ａとＳｉ層５ｂの界面のチャネル領域のＳｉ位置（１）、絶縁膜６ａとＳｉ層５ｂの界面から１０ｎｍ離れたチャネル領域のＳｉ位置（２）、Ｌａ２Ｏ３層３ａとＳｉ層５ｂの界面のチャネル領域のＳｉ位置（３）、Ｌａ２Ｏ３層３ａの位置（４）、Ｌａ２Ｏ３層３ａとＳｉ層５の界面から２５０ｎｍ離れたＳｉ位置（５）である。なお、図２６においては、Ｄｙ２Ｏ３層７とＳｉ層５ｂの間には、膜厚０．５ｎｍのＳｉＯ２層７ａが設けられているが、このＳｉＯ２層７ａは、Ｄｙ２Ｏ３層７を形成する際に形成された酸化膜である。
【０１１３】
図２７においては、界面から２５０ｎｍ離れたＳｉ位置（５）の面間隔を基準として、それぞれの面間隔の変化を示している。（４）の位置におけるＬａ２Ｏ３層３ａの面間隔の変化は＋５．０％であり、Ｘ線回折から得られた結果と一致する。Ｌａ２Ｏ３層３ａとＳｉ層５ｂの界面のチャネル領域のＳｉ位置（３）はＬａ２Ｏ３層３ａに付随して＋１．０％歪んでいる。また、絶縁膜６ａとＳｉ層５ｂの界面から１０ｎｍ離れたチャネル領域のＳｉ位置（２）で＋０．９５％、絶縁膜６ａとＳｉ層５ｂの界面のチャネル領域のＳｉ位置（１）でも０．９％歪んでいることが確認された。この結果から、Ｓｉより面間隔が大きく、且つ、結晶性が高い金属酸化物を含む絶縁膜を基板中の絶縁膜３、及びチャネル側面のゲート絶縁膜７とすることで、チャネル全域のＳｉ層の面間隔を大きくできることが示された。
【０１１４】
本実施形態による、チャネル領域の側面と下部にＳｉと面間隔の異なる結晶質の金属酸化物（Ｌａ２Ｏ３）を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、下地絶縁膜のみを金属酸化物にした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を、図２８を参照して説明する。図２８は実効電界と電子移動度の関係を示した特性図である。破線がユニバ−サルカ−ブ、実線（細線）が下地絶縁膜のみを金属酸化物にした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴ、実線（太線）がチャネル領域の側面と下部に金属酸化物を配置した本実施形態による新Ｆｉｎ型ｎ−ＭＯＳＦＥＴのものである。チャネル領域の側面と下部に金属酸化物を配置することによって、下地絶縁膜のみを金属酸化膜とする場合よりも移動度が向上している。これは、チャネル領域の側面と下部にＳｉと面間隔の異なる、しかもそれぞれ歪の方向の異なる金属酸化物を配置することによって、チャネル領域のＳｉ層に均一な引っ張り歪みが加えることが可能となり、電子の移動度が向上したことによる。
【０１１５】
以上、詳述したように、本実施形態によれば、Ｆｉｎ型トランジスタのチャネル領域全域のＳｉに均一な引っ張り応力を与えることができ、下地絶縁膜のみを金属酸化膜とした場合よりも高い電子移動度を得ることが出来る。
【０１１６】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【０１１７】
本実施形態では、結晶性の金属酸化物としてＬａ２Ｏ３、Ｄｙ２Ｏ３を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。結晶性の金属酸化物は、結晶方位が配向した場合も示したが、配向が全て揃った単結晶金属酸化物を用いることにより、より大きな面間隔の変化が起こることを確認した。結晶性の金属酸化物の成膜方法として、電子ビ−ム蒸着法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法、ＭＢＥ法など他の成膜方法を用いてもよい。
【０１１８】
なお、本実施形態においては面方位が（００１）のＳｉ基板を用いたが、面方位は（１１１）、（１１１）、（１１０）のいずれでもよい。また、上記面方位から角度がずれていても良い。
【０１１９】
本実施形態においては、ｎ−ＭＩＳＦＥＴの場合について述べたが、ｐ−ＭＩＳＦＥＴについても同様の方法で実施することができる。上記に述べた結晶性の金属酸化物のなかで、どの金属酸化物を選定するかは、Ｓｉに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。ｎ−ＭＩＳＦＥＴを作製する場合には、引っ張り応力が加わったＳｉにおいて電子の移動度が向上するので、絶縁膜３にＳｉより面間隔の大きな金属酸化物を、絶縁膜７にＳｉより面間隔の小さな金属酸化物を含むようにする。一方、ｐ−ＭＩＳＦＥＴを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、絶縁膜３にＳｉより面間隔の大きな金属酸化物を、絶縁膜７にＳｉより面間隔の小さな金属酸化物を含むようにするか、もしくは絶縁膜３にＳｉより面間隔の小さな金属酸化物を、絶縁膜７にＳｉより面間隔の大きな金属酸化物を含むようにすればよい。また、与えたい応力に応じて、金属酸化物の面間隔を選定する。１種類のみの金属元素を含む金属酸化物で所望の面間隔と応力を実現できないときには、２種類以上の金属元素を含む金属酸化物を用いればよい。例えば、ＥｕとＤｙの２元素を含む（ＥｕｘＤｙ１−ｘ）２Ｏ３を用いることにより、金属酸化物のＳｉに対する面間隔の変化を０から−１．８％の間で任意に変化させることができる。
【０１２０】
（第８実施形態）
次に、本発明の第８実施形態によるＭＩＳＦＥＴの構成を、図１乃至図９（ｃ）を参照して説明する。この実施形態によるＭＩＳＦＥＴは、図１乃至図３に示す第１実施形態のＭＩＳＦＥＴにおいて、チャネル領域５ｂの直上部に形成される絶縁膜６ａは結晶性の金属酸化膜を少なくとも含み、チャネル領域５ｂの側面に形成されるゲート絶縁膜７は結晶性の金属酸化物からなる金属酸化膜を含むように構成されている。そして、ゲート絶縁膜７に含まれる金属酸化膜の面間隔は、絶縁膜３に含まれる金属酸化膜および絶縁膜６ａに含まれる金属酸化膜の面間隔とはＳｉの面間隔に対して大きさがそれぞれ異なる。絶縁膜３および絶縁膜６ａに含まれる金属酸化膜の面間隔がＳｉの面間隔よりも大きいなら、ゲート絶縁膜７に含まれる金属酸化膜の面間隔はＳｉの面間隔よりも小さい。絶縁膜３および絶縁膜６ａの面間隔がＳｉの面間隔よりも小さいなら、ゲート絶縁膜７に含まれる金属酸化膜の面間隔はＳｉの面間隔よりも大きい。
【０１２１】
したがって、チャネル領域５ｂにおけるＳｉは、絶縁膜３、絶縁膜６ａ、ゲート絶縁膜の全てから応力を受けて、均一な歪を有する歪Ｓｉ層となっている。
【０１２２】
つまり、本実施形態においては、チャネル領域５ｂにおけるＳｉの面間隔は半導体基板１ｂにおけるＳｉの面間隔と異なるように構成されている。ここで、本実施形態のＭＩＳＦＥＴがｎ−ＭＩＳＦＥＴの場合には、絶縁膜３，６ａに含まれる金属酸化膜のチャネル方向の面間隔をＳｉの面間隔より大きくし、ゲート絶縁膜７に含まれる金属酸化膜のチャネル方向の面間隔をＳｉのそれより小さくする。これによりチャネル層におけるＳｉの面間隔を引っ張り応力により広げることが可能となり、チャネル層における電子の移動度を高めることができる。
【０１２３】
一方、本実施形態のＭＩＳＦＥＴがｐ−ＭＩＳＦＥＴの場合には、金属酸化物の面間隔をＳｉより大きく、または、小さくし、チャネル層におけるＳｉの面間隔を、引っ張り応力、または、圧縮応力により変化させる。これにより、チャネル層における正孔の移動度を高めることが可能となる。さらに、チャネル層の上下にＳｉと面間隔の異なる金属酸化膜を配置しているため、チャネル層全域において深さ方向に均一な格子変調を発生させることが出来るため、第１乃至第７実施形態と比較してキャリア移動度の向上が見込まれる。
【０１２４】
次に、本実施形態によるＭＩＳＦＥＴの製造方法をｎ−ＭＩＳＦＥＴを例にとって図４（ａ）乃至図９（ｃ）を参照して説明する。
【０１２５】
まず、（００１）面方位を持つＳｉ基板１ａに例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて打ち込みダメ−ジを回復するため、例えば８００℃で３０分、水素雰囲気中で熱処理する。このようにすることにより、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるＳｉ層５ａが形成される（図４（ａ）、図５（ａ）参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。
【０１２６】
次に、希フッ酸処理を行い、Ｓｉ基板１ａのＳｉ表面を水素で終端化する。続いてこの基板１ａを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｌａ２Ｏ３を蒸着源として用いて金属酸化物Ｌａ２Ｏ３を５ｎｍ蒸着し、Ｌａ２Ｏ３膜３ａを形成する（図４（ｂ）、図５（ｂ）参照）。このとき、Ｓｉ層５ａのＬａ２Ｏ３膜３ａ側の界面のＳｉが酸化されて、Ｓｉ層５ａとＬａ２Ｏ３層３ａとの間には、膜厚０．５ｎｍのＳｉＯ２層３ｂが形成される。また、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、Ｌａ２Ｏ３の配向性を高め結晶性を向上させている。また、Ｘ線回折評価より、Ｌａ２Ｏ３層３ａは（００１）方向に配向したエピタキシャル膜であり、ＳｉとＬａ２Ｏ３の界面に対して平行方向、すなわち（００１）方向のＬａ２Ｏ３の面間隔は５．７０Åであることがわかっている。この値は、面方位（００１）方向のＳｉの面間隔に対して５．０％大きい。また、Ｘ線回折の半値幅は狭く、Ｌａ２Ｏ３層３ａは（００１）に強く配向した結晶性の高い膜であることが確認されている。
【０１２７】
次に、ＣＶＤ法を用いて例えば１μｍ厚のＳｉ層５を成膜する（図２２（ｃ）参照）。このとき、Ｓｉ層５のＬａ２Ｏ３層３ａ側の界面のＳｉが酸化されて、Ｓｉ層５とＬａ２Ｏ３層３ａとの間には、膜厚０．５ｎｍのＳｉＯ２層３ｃが形成されている。つまり、絶縁膜３は、膜厚０．５ｎｍのＳｉＯ２層３ｂ、膜厚５ｎｍのＬａ２Ｏ３層３ａ、および膜厚０．５ｎｍのＳｉＯ２層３ｃからなる３層積層構造となっている（図４（ｃ）、図５（ｃ）参照）。
【０１２８】
次に、Ｓｉ層５の表面に基板１ｂを接着する（図４（ｄ）、図５（ｄ）参照）。その後、中間層２を境に基板１ｂを剥離し、金属酸化膜を含む絶縁膜３上にＳｉ層５ａを露出する。続いて、例えばＣＭＰを用いて、Ｓｉ層５ａの露出した表面を平坦化する。（図４（ｅ）、図５（ｅ）参照）。なお、この後に続いて、ボロン元素のイオン打ち込みを行うことにより、チャネルとして用いるＳｉ層５ａに不純物プロファイルを形成することも可能である。
【０１２９】
次に、図６（ａ）、図７（ａ）に示すように、Ｓｉ層５ａの表面に希フッ酸処理を行い水素で終端化し、この基板をＭＢＥ装置に導入する。温度を例えば６００℃とし、Ｌａ２Ｏ３を蒸着源として用いて金属酸化物Ｌａ２Ｏ３を５ｎｍ蒸着し、絶縁膜６を形成する。このとき、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、Ｌａ２Ｏ３の配向性を高め結晶性を向上させている。また、このとき、Ｓｉ層５ａの絶縁膜６との界面には図示しないがＳｉＯ２からなる酸化膜が形成される。
【０１３０】
次に、図６（ｂ）および図７（ｂ）に示すように、例えばＲＩＥ法などの異方性エッチング法を用いて絶縁膜６およびＳｉ層５ａをパタ−ニングし、凸型のチャネル層５ｂ、絶縁膜６ａを形成する。このとき、Ｌａ２Ｏ３層３ａとＳｉ層５ａとの間に形成されたＳｉＯ２層３ｂも同時にパターニングされる。
【０１３１】
次に、この基板１ｂを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｄｙ２Ｏ３を蒸着源として用いて金属酸化物Ｄｙ２Ｏ３を５ｎｍ蒸着しチャネル領域５ｂの周囲に、Ｄｙ２Ｏ３層を含むゲート絶縁膜７を形成する（図６（ｃ）、図７（ｃ）参照）。このとき、ゲート絶縁膜７とＳｉ層５ａとの間には膜厚０．５ｎｍのＳｉＯ２層（図示せず）が形成される。また、この時、例えばＦｉｎのチャネル領域の高さ（ゲート幅）を２０ｎｍ、Ｆｉｎの幅（チャネル領域深さ）を２０ｎｍ、Ｆｉｎの長さを２００ｎｍとする。このとき、酸素分圧を１×１０−７Ｔｏｒｒに精密に制御することにより、Ｄｙ２Ｏ３の配向性を高め結晶性を向上させている。
【０１３２】
次に、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図６（ｄ）、図７（ｄ）参照）。続いて、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａを形成する（図６（ｅ）、図７（ｅ）参照）。その後、ゲート電極９ａをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域１０ａ、１０ｂを形成する（図８（ａ）、図９（ａ）参照）。さらに、ＣＶＤ法によりＳｉＯ２膜１１を全面に堆積する（図８（ｂ）、図９（ｂ）参照）。
【０１３３】
次に、図８（ｃ）、図９（ｃ）に示すように、ソース・ドレイン領域１０ａ、１０ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース・ドレイン電極１２ａ、１２ｂおよびゲート電極１２ｃを形成し、ｎ−ＭＩＳＦＥＴが完成する。
【０１３４】
次に、本実施形態によるｎ−ＭＩＳＦＥＴのチャネル層の特性について図２９乃至図３２を参照して説明する。図２９は、ＳｉＯ２層３ｂ／Ｌａ２Ｏ３層３ａ／ＳｉＯ２層３ｃの積層構造からなる絶縁膜３とチャネル層５ｂの拡大図であり、断面構造を模式的に示したものである。図３０は、ＴＥＭを用いて測定した電子線回折像から得られた面間隔の変化を示す。ここで測定しているのは、界面に対して平行方向の（１００）面の面間隔である。測定ポイントは図２９に示したように、Ｌａ２Ｏ３からなる絶縁膜６ａ中の位置（１）、絶縁膜６ａとＳｉ層５ａの界面のＳｉ位置（２）、絶縁膜６ａとＳｉ層５ａの界面から１０ｎｍ離れたチャネル領域のＳｉ位置（３）、Ｌａ２Ｏ３からなる絶縁膜３ａとＳｉ層５ａの界面近傍のＳｉの位置（４）、絶縁膜３ａ中の位置（５）、絶縁膜３ａとＳｉ層５の界面から２５０ｎｍ離れたＳｉ位置（６）の６点である。なお、図２９においては、Ｓｉ層５ａとＬａ２Ｏ３からなる絶縁膜６ａとの間には、例えば膜厚０．５ｎｍのＳｉＯ２層６ｂが形成され、Ｓｉ層５ａとＤｙ２Ｏ３からなるゲート絶縁膜７との間には、例えば膜厚０．５ｎｍのＳｉＯ２層７ａが形成されている。ＳｉＯ２層６ｂはＬａ２Ｏ３からなる絶縁膜６ａの形成時に、ＳｉＯ２層７ａは、Ｄｙ２Ｏ３からなるゲート絶縁膜７の形成時に形成される酸化層である。
【０１３５】
図３０は、界面から２５０ｎｍ離れた位置（６）のＳｉの面間隔を基準として、それぞれの面間隔の変化を示している。絶縁膜３ａおよび絶縁膜６ａを構成するＬａ２Ｏ３の面間隔の変化は＋５．０％であり、Ｘ線回折から得られた結果と一致する。絶縁膜６ａとＳｉ層５ａの界面近傍におけるＳｉ位置（２）、及び絶縁膜３ａとＳｉ層５ａの界面近傍におけるＳｉ位置（４）は、Ｌａ２Ｏ３に付随して＋１．１％歪んでいる。さらに、この界面から１０ｎｍ離れたＳｉ位置（３）においても面間隔は変化しており、＋１．１％と大きな値であることがわかった。この結果から、Ｓｉより面間隔が大きく、且つ、結晶性が高い金属酸化物を含む絶縁膜を下地絶縁膜、チャネル上部絶縁膜とし、Ｓｉより面間隔が小さく、且つ、結晶性が高い金属酸化物を含む絶縁膜をゲート絶縁膜として配置することで、チャネル領域全域のＳｉ層の面間隔を均一に、より効果的に大きくできることが示された。
【０１３６】
本実施形態によるＳｉと面間隔の異なる結晶質の金属酸化物を下地絶縁膜、チャネル上部絶縁膜、およびゲート絶縁膜に用いた新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、Ｓｉと面間隔の異なる結晶質の金属酸化物をチャネル下地絶縁膜およびチャネル上部絶縁膜に用いた新Ｆｉｎ型ｎ−ＭＯＳＦＥＴ、およびＳｉと面間隔の異なる結晶質の金属酸化物を下地絶縁膜、ゲート絶縁膜とした新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を比較する。図３１は実効電界と電子移動度の関係、図３２は閾値と構造の関係を示したものである。
【０１３７】
図３１の実効電界と電子移動度の関係に注目する。破線がユニバ−サルカ−ブ、実線（細線）がチャネル上下に金属酸化膜を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴ、実線（中太線）がチャネル下部とゲート絶縁膜に金属酸化膜を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴ、そして実線（太線）がチャネル領域上下の絶縁膜とゲート絶縁膜に金属酸化膜を配置した新Ｆｉｎ型ｎ−ＭＯＳＦＥＴのものである。ゲート絶縁膜を金属酸化膜とすることによって、移動度が向上していることがわかる。これは、ゲート金属酸化膜の面間隔を、Ｓｉよりも小さくすることで、チャネル領域全域に渡って均一に大きな引っ張り歪を与えることができるためである。
【０１３８】
次に、図３２の構造と閾値の関係に注目する。この図は、（１）絶縁膜３が金属酸化膜で絶縁膜６ａと絶縁膜７がＳｉＯ２膜の場合すなわち第１実施形態の場合、（２）絶縁膜３と絶縁膜６ａが金属酸化膜であって絶縁膜７がＳｉＯ２膜の場合すなわち第５実施形態の場合、（３）絶縁膜３と絶縁膜７が金属酸化膜、絶縁膜６ａがＳｉＯ２膜の場合すなわち第７実施形態の場合、（４）絶縁膜３と、絶縁膜６ａと、絶縁膜７が金属酸化膜の場合すなわち第８実施形態の場合、のそれぞれの閾値を示したものである。ゲート電極の仕事関数は４．２ｅＶで、チャネル濃度は１０１５ｃｍ−３なので、閾値は全て０Ｖとなることが予想される。しかし、（１）絶縁膜３が金属酸化膜、絶縁膜６ａと絶縁膜７がＳｉＯ２膜の場合には、閾値は１．２Ｖと高くなっている。これは、Ｆｉｎ型ＭＯＳＦＥＴの構造と、ゲート絶縁膜７と第絶縁膜６ａがＳｉＯ２膜であることに原因がある。Ｆｉｎ型ＭＯＳＦＥＴはチャネルの側面をゲート電極で挟んだダブルゲート構造となっているため、シングルゲートと比べて突き抜けたボロンの量が多くなり、結果として高い閾値を示すようになるのである。ところが、（２）や（３）のように、絶縁膜６ａ、７のどちらかに金属酸化膜を挿入することによって閾値は０．４Ｖ程度まで減少する。これは、金属酸化膜によってボロンの拡散が抑えられているからである。さらに、絶縁膜６ａ、７のどちらも金属酸化膜とすることによって、閾値は０．２Ｖまで低下し、さらなる改善を図ることができる。閾値が０Ｖにならないのは、チャネル領域が絶縁されているために、電子のエネルギー準位が量子化され、サブバンドが発生しているからである（K. Uchida et al., IEDM Tech. Dig.,(2002)47）。
【０１３９】
以上、詳述したように、本実施形態によれば、ゲート絶縁膜も金属酸化膜とすることによって、Ｆｉｎ型トランジスタのチャネル領域のＳｉに均一に引っ張り応力を与えることができ、チャネル上下、またはチャネル下部とチャネル側面を金属酸化膜とする場合に比べて電子移動度の向上を図ることができる。また、金属酸化膜によってボロンの拡散を抑えることで、閾値の制御をすることができ、歩留まりの向上を果たすことが可能である。
【０１４０】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【０１４１】
第８実施形態では、結晶性の金属酸化物としてＬａ２Ｏ３、Ｄｙ２Ｏ３を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。結晶性の金属酸化物は、結晶方位が配向した場合も示したが、配向が全て揃った単結晶金属酸化物を用いることにより、より大きな面間隔の変化が起こることを確認した。結晶性の金属酸化物の成膜方法として、電子ビ−ム蒸着法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法、ＭＢＥ法など他の成膜方法を用いてもよい。
【０１４２】
なお、第８実施形態においては面方位が（００１）のＳｉ基板を用いたが、面方位は（１１１）、（１１１）、（１１０）のいずれでもよい。また、上記面方位から角度がずれていても良い。
【０１４３】
第８実施形態においては、ｎ−ＭＩＳＦＥＴの場合について述べたが、ｐ−ＭＩＳＦＥＴについても同様の方法で実施することができる。上記に述べた結晶性の金属酸化物のなかで、どの金属酸化物を選定するかは、Ｓｉに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。ｎ−ＭＩＳＦＥＴを作製する場合には、引っ張り応力が加わったＳｉにおいて電子の移動度が向上するので、絶縁膜３、６ａにＳｉより面間隔の大きな金属酸化物を、絶縁膜７にＳｉより面間隔の小さな金属酸化物を選定する。一方、ｐ−ＭＩＳＦＥＴを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、絶縁膜３、６ａにＳｉより面間隔の大きな金属酸化物を用い、絶縁膜７にＳｉより面間隔の小さな金属酸化物を用いるか、もしくは絶縁膜３、６ａにＳｉより面間隔の小さな金属酸化物を、絶縁膜７にＳｉより面間隔の大きな金属酸化物を用いればよい。また、与えたい応力に応じて、金属酸化物の面間隔を選定する。１種類のみの金属元素を含む金属酸化物で所望の面間隔と応力を実現できないときには、２種類以上の金属元素を含む金属酸化物を用いればよい。例えば、ＥｕとＤｙの２元素を含む（ＥｕｘＤｙ１−ｘ）２Ｏ３を用いることにより、金属酸化物のＳｉに対する面間隔の変化を０から−１．８％の間で任意に変化させることができる。
【０１４４】
（第９実施形態）
次に、本発明の第９実施形態によるｎ−ＭＩＳＦＥＴの構成を、図３３乃至図３５を参照して説明する。図３３は第９実施形態によるＦｉｎ型ｎ−ＭＩＳＦＥＴの斜視図、図３４は図３３に示す切断面Ａ−Ａで切断したときの断面図、図３５は図３３に示す切断面Ｂ−Ｂで切断したときの断面図である。
【０１４５】
この実施形態によるＭＩＳＦＥＴは、Ｓｉからなる半導体基板１ｂの表面に結晶性の金属酸化物を少なくとも含む絶縁膜３が形成されている。ここで、絶縁膜３に含まれる金属酸化物は、金属と酸素の組成比が化学量論比である金属酸化物である。そして、後述のチャネル領域を半導体基板１ｂと電気的に接続するために、絶縁膜３には、金属と酸素の組成比が化学量論比より少ない金属酸化物、例えば、Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘからなる領域４が形成されている。Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ中には酸素の欠損が生じ、バンドギャップ内に準位が発生し、導電性の領域が形成される。このような成膜方法を用いることにより、絶縁膜３を開孔することなく、簡易な方法で半導体界面とチャネル領域を電気的に接続させることができる。
【０１４６】
領域４上に凸型のチャネル領域（チャネル層）５ｂが形成されている。絶縁膜３および領域４を構成する金属酸化物の面間隔がＳｉの面間隔より大きいため、チャネル領域５ｂにおけるＳｉは絶縁膜３および領域４から応力をうけ、歪みＳｉ層が形成されている。このチャネル領域５ｂの両側に、チャネル領域５ａと導電型が異なるソース領域１０ａおよびドレイン領域１０ｂが形成された構成となっている。また、チャネル領域５ｂの直上部には絶縁膜６ｃが形成されている。チャネル領域５ｂの側面上にはゲート絶縁膜７が形成されている。ゲート絶縁膜７の周囲には、ポリシリコンからなるゲート電極９ａが形成されている。すなわち、本実施形態においては、金属酸化膜の面間隔をＳｉより大きくし、チャネル層におけるＳｉの面間隔を引っ張り応力により広げる。これにより、チャネル層における電子の移動度を高めることが可能となる。
【０１４７】
次に、本実施形態によるｎ−ＭＩＳＦＥＴの製造方法を、図３６（ａ）乃至図４３を参照して説明する。図３６（ａ）乃至図３６（ｅ）は切断面Ａ−Ａにおける製造工程断面図、図３７（ａ）乃至図３７（ｅ）は図３６（ａ）乃至図３６（ｅ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図３８（ａ）乃至図３８（ｅ）は切断面Ａ−Ａにおける製造工程断面図、図３９（ａ）乃至図３９（ｅ）は図３８（ａ）乃至図３８（ｅ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図４０（ａ）乃至図４０（ｄ）は切断面Ａ−Ａにおける製造工程断面図、図４１（ａ）乃至図４１（ｄ）は図４２（ａ）乃至図４２（ｄ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図、図４２は切断面Ａ−Ａにおける製造工程断面図、図４３は図４２に対応する切断面Ｂ−Ｂにおける製造工程断面図である。
【０１４８】
まず、（１１１）面方位を持つＳｉ基板１ａに例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて打ち込みダメ−ジを回復するため、例えば８００℃で３０分、水素雰囲気中で熱処理する。このようにすることにより、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるシリコン層５ａが形成される（図３６（ａ）、図３７（ａ）（参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。
【０１４９】
次に、希フッ酸処理を行い、Ｓｉ基板１ａのＳｉ表面を水素で終端化する。続いて、この基板１ａをＭＢＥ装置に導入する。基板温度を例えば５００℃とし、Ｓｒ、Ｚｒ、Ｔｉを蒸着源として用いてＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘからなる金属酸化層３ａを５ｎｍの厚さ成膜する（図３６（ｂ）、図３７（ｂ）参照）。このとき成膜されたＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘの酸素組成比は化学量論比（ｘ＝３．０）であり、Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）ＯｘのとＳｉの界面に平行な方向の面間隔は５．５０Åであった。また、Ｓｉ層５ａの表面のＳｉが酸化されて、Ｓｉ層５ａとＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ層３ａの間には、膜厚０．５ｎｍのＳｉＯ２層が形成されている。つまり、絶縁膜３は、膜厚０．５ｎｍのＳｉＯ２層３ｂと、膜厚５ｎｍのＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ層３ａの積層構造を含んでいる。このとき、金属酸化層３ａの面間隔がＳｉよりも大きいために、Ｓｉに＋０．３％の歪みが加わっていることを確認した。
【０１５０】
次に、図３６（ｃ）、図３７（ｃ）に示すように、Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ層３ａに局所的にレーザーを照射する。レーザーが照射された領域４では、酸素組成比がｘ＝２．７に減少していた。この領域４の面間隔は５．５６Åと大きくなり、導電性の領域４が形成された。これは、レーザーの照射により、酸素の欠損が生じ、バンドギャップ中に準位が発生するためである。このとき、導電性領域の面間隔がＳｉよりも大きいために、導電性領域下部の領域のＳｉに、＋１．０％の歪みが加わっていることを確認した。
【０１５１】
次に、ＣＶＤ法を用いて例えば１μｍ厚のＳｉ層５を成膜する（図３６（ｄ）、図３７（ｄ）参照）。このとき、Ｓｉ層５の金属酸化層３ａ、４側の界面のＳｉが酸化されて、Ｓｉ層５と金属酸化層３ａ、４の間には、膜厚が０．５ｎｍのＳｉＯ２層３ｃが形成される。つまり、この製造方法では、Ｓｉ層５ａと、Ｓｉ層５との間には、膜厚が０．５ｎｍのＳｉＯ２層３ｂ、膜厚５ｎｍの金属酸化層３ａ、および膜厚が０．５ｎｍのＳｉＯ２層３ｃからなる３層積層構造の絶縁膜３が形成された構成となっている（図３６（ｄ）、図３７（ｄ）参照）。
【０１５２】
次に、Ｓｉ層５の表面に基板１ｂを接着する（図３６（ｅ）、図３７（ｅ）参照）。その後、中間層２を境に基板１ｂを剥離することによって、金属酸化物からなる絶縁膜３上にＳｉ層５ａを露出させる。続いて、例えばＣＭＰ法を用いてＳｉ層５ａの露出した表面を平坦化する（図３８（ａ）、図３９（ａ）参照）。なお、この後に続いて、元素のイオン打ち込みを行うことにより、チャネルとして用いるＳｉ層５ａに不純物プロファイルを形成することも可能である。
【０１５３】
次に、希フッ酸処理を行い、Ｓｉ層５ａのＳｉ表面を水素で終端化する。続いて、この基板１ｂをＭＢＥ装置に基板を導入する。基板温度を例えば５００℃とし、ＣｅＯ２を蒸着源として用いてＣｅ酸化物からなる金属酸化物を含む絶縁膜６を５ｎｍの厚さ成膜する（図３８（ｂ）、図３９（ｂ）参照）。このとき成膜されたＣｅ酸化物の酸素組成比は化学量論比（ｘ＝２．０）であり、面間隔は５．４１Åであった。
【０１５４】
次に、Ｃｅ酸化物からなる絶縁膜６にレーザーを照射し、絶縁膜６ａとする。
レーザー照射後、絶縁膜６ａ酸素組成比を測定したところ、酸素組成比はｘ＝１．７７に減少しており、面間隔は５．４８Åと大きくなった（図３８（ｃ）、図３９（ｃ）参照）。これは、レーザーの照射により、酸素の欠損が生じ絶縁膜６ａを構成するＣｅ酸化物中の酸素組成比が減少したためである。このような方法により、面間隔の大きなＣｅ酸化物層６ｂを作製することができる。また、ここでは、レーザー照射する例を示したが、加熱処理、電子線照射、電磁波照射を用いても、酸素組成比を減少させる効果が得られる。また、導電性領域４及びＣｅ酸化物層６ｂの面間隔が大きくなることにより、導電性領域４上部のチャネル層５ａのＳｉには均一に＋１．０％の歪みが加わっていることを確認した。
【０１５５】
次に、例えばＲＩＥ法などの異方性エッチング法を用いて、絶縁膜６ｂおよびＳｉ層５ａをパタ−ニングすることにより、図３８（ｄ）、図３９（ｄ）に示すように、領域４の直上に凸型のチャネル層５ｂを形成する。このとき、Ｓｉ層５ａと絶縁膜３との間に形成されたＳｉＯ２層３ｂも同時にパターニングされる。
【０１５６】
次に、この基板１ｂを電子ビ−ム蒸着装置に導入する。基板温度を例えば６００℃とし、Ｄｙ２Ｏ３を蒸着源として用いて金属酸化物Ｄｙ２Ｏ３を５ｎｍ蒸着しチャネル領域５ｂの周囲にＤｙ２Ｏ３を含むゲート絶縁膜７を形成する（図３８（ｅ）、図３９（ｅ）参照）。この時、例えばＦｉｎのチャネル領域の高さ（ゲート幅）を２０ｎｍ、Ｆｉｎの幅（チャネル領域深さ）を２０ｎｍ、Ｆｉｎの長さを２００ｎｍとする。このとき、酸素分圧を５×１０−７Ｔｏｒｒに精密に制御することにより、Ｄｙ２Ｏ３の配向性を高め結晶性を向上させている。
【０１５７】
次に、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図４０（ａ）、図４１（ａ）参照）。続いて、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａを形成する（図４０（ｂ）、図４１（ｂ）参照）。その後、ゲート電極９ａをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域１０ａ、１０ｂを形成する（図４０（ｃ）、図４１（ｃ）参照）。さらに、ＣＶＤ法によりＳｉＯ２膜１１を全面に堆積する（図４０（ｄ）、図４１（ｄ）参照）。
【０１５８】
次に、図４２、図４３に示すように、ソース・ドレイン領域１０ａ、１０ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース・ドレイン電極１２ａ、１２ｂおよびゲート電極１２ｃが形成され、ｎ−ＭＩＳＦＥＴが完成する。
【０１５９】
次に、図４４を参照してＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘにおける酸素組成比と面間隔、抵抗率の関係を説明する。酸素組成比はエネルギー分散蛍光Ｘ線法（ＥＤＸ）により測定した。酸素組成比が化学量論比（ｘ＝３）の時の面間隔は５．５０Åであった。一方、酸素組成比が化学量論比より小さくなり、ｘ＜３．０の場合には、面間隔が大きくなることがわかった。Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ中の面間隔が酸素組成比により大きく変化するのは、Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘが強いイオン性結合を持つ結晶であることによると考えられる。また、酸素組成比が小さくなるに連れ、抵抗率が減少することがわかる。これは、酸素組成比を減少させることで膜中に酸素の欠損が生じ、バンドギャップ内に準位が発生するためである。
【０１６０】
次に、Ｓｉと面間隔の異なる結晶質の金属酸化物を下地絶縁膜（Ｓｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘ）、チャネル上部絶縁膜（Ｌａ２Ｏ３）、さらにゲート絶縁膜（Ｄｙ２Ｏ３）とし、半導体基板とチャネル領域を電気的に接続した本実施形態による新Ｆｉｎ型ｎ−ＭＯＳＦＥＴと、同様の絶縁膜構成で、チャネル領域が電気的に半導体基板と絶縁されている新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの特性を比較した。図４５、図４６に、ゲート絶縁膜を膜厚５ｎｍのＤｙ２Ｏ３とし、下地に絶縁膜のない平面型ｎ−ＭＯＳＦＥＴの閾値を基準にして、新Ｆｉｎ型ｎ−ＭＯＳＦＥＴの、チャネル部分を電気的に接続していないもの（１）と、本実施形態のように、接続しているもの（２）の差を示す。チャネル領域が電気的に接続されることにより、閾値が低下し、平面型ｎ−ＭＯＳＦＥＴとの差は０．０５Ｖまで低下することがわかる。これは、チャネル領域が電気的に接続されているために、絶縁された場合の電子エネルギ−レベルの量子化、及びサブバンド発生による閾値のシフトを回避できるからである。さらに、移動度に注目すると、チャネルを電気的に接続することにより移動度が向上していた（図４６参照）。これは、チャネル領域を半導体基板と電気的に接続することによってホ−ルの蓄積を防ぐことができ、その結果ホ−ルの蓄積が引き起すキャリア散乱による移動度低下を避けられるからである。
【０１６１】
以上、詳述したように、本実施形態によれば、従来のＳＯＩ−ＭＩＳＦＥＴやＦｉｎ−ＭＩＳＦＥＴと比較して簡単にチャネル領域を半導体基板と電気的に接続することができ、サブバンド発生による閾値変化、ホ−ルの蓄積による電子移動度の低下を防ぐことが可能となり、より効果的に移動度の向上を図ることが可能である。
【０１６２】
第９実施形態では、結晶性の金属酸化物としてＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘを例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも酸素組成比を減じることにより同等の効果が得られる。結晶性の金属酸化物の成膜方法として、ＭＢＥ法を用いた場合を示しているが、成膜方法はＣＶＤ法、スパッタ法、電子ビ−ム蒸着法など他の成膜方法を用いてもよい。
【０１６３】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【０１６４】
第９実施形態においては、ｎ−ＭＩＳＦＥＴの場合について述べたが、ｐ−ＭＩＳＦＥＴについても同様の方法で実施することができる。
【０１６５】
なお、第９実施形態においては面方位が（００１）のＳｉ基板を用いた例を示しているが、面方位は（１１１）、（１１１）、（１１０）のいずれでもよい。
また、上記面方位から角度がずれていても良い。
【０１６６】
さらに、第５〜９実施形態において、チャネル層のＳｉをより効果的に歪ませるために、Ｓｉ基板上の結晶性の金属酸化物、または、チャネル層上部の結晶性の金属酸化物、さらにはゲート絶縁膜に含まれる結晶性の金属酸化物と、チャネル層との間に、岩塩構造の金属酸化物を挟むことも効果がある。その効果は、第４の実施形態に詳述したものと同等であり、岩塩構造の金属酸化物を挟むことにより結晶性の酸化物との界面にアモルファスのＳｉＯ２層が形成されないため、金属酸化膜における面間隔の相違をより直接的にＳｉチャネル層に加えることである。また、チャネルＳｉ層の結晶性を向上することができる。用いる岩塩構造の酸化物の厚さは１〜３原子層の範囲にあることが望ましい。ＳｒＯ、ＭｇＯなどの物質は、空気中で不安定なため、これ以上厚さを増すと、経時的に結晶性が変化して特性が劣化する。一方、１原子層より薄い場合には、酸素の拡散を抑制する効果が得られずに、アモルファスのＳｉＯ２層が発生してしまうからである。岩塩構造の酸化物の中で、特に、ＳｒＯ、ＭｇＯ、ＣａＯ、ＢａＯの岩塩構造の金属酸化膜を用いた場合には、酸素拡散の抑制効果が顕著であり、トランジスタ特性の大幅な向上が可能である。Ｓｉに引っ張り応力を与えたい場合には、Ｓｉより面間隔の大きな岩塩構造の金属酸化物であるＢａＯを用いることが望ましい。また、Ｓｉに圧縮応力を加えたい場合には、Ｓｉより面間隔の小さな岩塩構造の金属酸化物であるＳｒＯ、ＭｇＯ、ＣａＯを用いることが望ましい。しかし、Ｓｉ層における面間隔の変化は、主に厚さの大きい結晶性の金属酸化物で決まっているので、例えば、Ｓｉより面間隔の小さなＳｒＯを挟んで、その上にＳｉより面間隔の大きなＰｒ２Ｏ３を積層した構造では、チャネル領域におけるＳｉは引っ張り応力を受けるので、岩塩構造の金属酸化物と結晶性の金属酸化物は任意に組み合わせることも可能である。また、チャネル領域下部の絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、チャネル領域上部の絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、ゲート絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、チャネル領域との界面の全てに岩塩構造の金属酸化物を挟む必要はなく、どれか１つでも効果が得られる。
【０１６７】
なお、第９実施形態において、絶縁膜６ｃ、７が金属酸化膜の場合について述べたが、絶縁膜６ｃおよび絶縁膜７の少なくとも一方が金属酸化膜以外の絶縁物であってもよい。
【０１６８】
（第１０実施形態）
次に、本発明の第１０実施形態によるｎ−ＭＩＳＦＥＴおよびｐ−ＭＩＳＦＥＴを有する半導体装置の構成を、図４７乃至図５９を参照して説明する。図４７は、本実施形態による半導体装置の斜視図、図４８は本実施形態による半導体装置の、図４７に示す切断面Ａ−Ａで切断した断面図、図４９は本実施形態による半導体装置の、図４７に示す切断面Ｂ−Ｂで切断した断面図である。また、本実施形態の半導体装置の製造方法を図５０（ａ）乃至図５９に示す。図５０（ａ）乃至図５０（ｆ）は図４７に示す切断面Ａ−Ａにおける製造工程断面図、図５１（ａ）乃至図５１（ｆ）は図５０（ａ）乃至図５０（ｆ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図５２（ａ）乃至図５２（ｃ）は切断面Ａ−Ａにおける製造工程断面図、図５３（ａ）乃至図５３（ｃ）は図５２（ａ）乃至図５２（ｃ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図であり、図５４（ａ）乃至図５４（ｃ）は切断面Ａ−Ａにおける製造工程断面図、図５５（ａ）乃至図５５（ｃ）は図５４（ａ）乃至図５４（ｃ）にそれぞれ対応する切断面Ｂ−Ｂにおける製造工程断面図、図５６は切断面Ａ−Ａにおける製造工程断面図、図５７は図５６に対応する切断面Ｂ−Ｂにおける製造工程断面図である。
【０１６９】
まず、（００１）面方位を持つＳｉ基板１ａに例えば深さ１００ｎｍの素子分離領域１３を形成する（図５０（ａ）、図５１（ａ）参照）。続いて、例えば水素イオンを５×１０１６／ｃｍ２のドーズ量で、ピークレンジが例えば表面から５０ｎｍの深さになるようなエネルギーで打ち込み、水素濃度の高い領域を形成する。続いて打ち込みダメ−ジを回復するために、例えば８００℃で３０分、水素雰囲気中で熱処理する。このようにすることにより、ダメ−ジが回復すると共に、水素濃度の高い領域には周囲より機械的強度の小さい中間層２が形成され、同時に、後にチャネル層となるシリコン層５ｎ、５ｐが形成される（図５０（ｂ）、図５１（ｂ）参照）。中間層２には連続的に微細な空孔が発生し、機械的強度が小さくなっている。
【０１７０】
次に、希フッ酸処理を行い、Ｓｉ基板１ａのＳｉ表面を水素で終端化する。続いて、この基板１ａをＭＢＥ装置に導入する。Ｓｒ、Ｔｉ、Ｚｒを蒸着源として用いて金属酸化物Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘを含む絶縁膜３を５ｎｍ形成する（図５０（ｃ）、図５１（ｃ）参照）。このとき、酸素分圧を１×１０−７Ｔｏｒｒに精密に制御することにより、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの配向性を高め結晶性を向上させている。また、Ｓｉ層表面のＳｉが酸化されて、Ｓｉ層５ｎ、５ｐと金属酸化物Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘとの間には、図示しない膜厚０．５ｎｍのＳｉＯ２層が形成されている。つまり、絶縁膜３は、膜厚０．５ｎｍのＳｉＯ２層と膜厚５ｎｍのＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ層からなる積層構造となっている。Ｘ線回折評価より、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ層は（００１）方向に配向したエピタキシャル膜であり、ＳｉとＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの界面に対して平行方向のＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ（００１）の面間隔は５．０１Åであることがわかっている。この値は、Ｓｉの面間隔に対して７．３％小さい。また、Ｘ線回折の半値幅は狭く、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ層は（００１）に強く配向した結晶性の高い膜であることが確認されている。電子線回折を用いた面間隔評価の結果、（００１）に強く配向して結晶性が高いＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ層を形成することにより、チャネル層のＳｉに圧縮応力が加わり、面間隔が小さくなることを確認した。Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの面間隔の変化は−７．０％であり、このＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ層に付随して界面におけるＳｉが歪んでおり、５ｎ、５ｐ共に面間隔の変化は−１．２％であることがわかった。界面から２０ｎｍ離れたＳｉでも面間隔の変化は起こっており、面間隔が−０．８％変化していた。
【０１７１】
次に、シリコン層５ｐ上の絶縁膜３にのみ局所的にレーザーを照射したところ、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの酸素組成比ｘが変化して、ｘ＝２．７の領域４ａが形成された（図５０（ｄ）、図５１（ｄ）参照）。このときのＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの面間隔は、Ｓｉの面間隔に対して−１．８％の大きさとなった。これは前述したように、イオン性の結晶中の格子位置の酸素が抜けることによって、格子間の平均距離が大きくなり面間隔が大きくなるためである。それに伴い、シリコン層５ｐのＳｉの面間隔も、Ｓｉの面間隔に対して−０．３％の大きさとなった。また、膜中に酸素欠損が発生するため、バンドギャップ中に酸素欠損による準位が生じ、領域４ａは導電性の領域となった。
【０１７２】
次に、シリコン層５ｎ上の絶縁膜３に局所的にレーザーを照射したところ、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの組成比が変化して、Ｘ＝２．５の領域４ｂが形成された（図５０（ｅ）、図５１（ｅ）参照）。このときのＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの面間隔は、Ｓｉの面間隔に対して１．８％大きくなっていた。さらにシリコン層５ｎの、領域４ｂの下部のＳｉの面間隔は＋０．３％大きくなっていた。これは、（００１）に強く配向し、結晶性が高いＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの面間隔をＳｉよりも大きくすることで、Ｓｉに引っ張り応力が加わり、面間隔が大きくなるためである。また、膜中に酸素欠損が発生するため、バンドギャップ中に酸素欠損による準位が生じ、領域４ｂは導電性の領域となっている。
【０１７３】
次に、ＣＶＤ法を用いて例えば１μｍ厚のＳｉ層５を成膜する（図５０（ｆ）、図５１（ｆ）参照）。続いて、Ｓｉ層５の表面に基板１ｂを接着する（図５２（ａ）、図５３（ａ）参照）。
【０１７４】
次に、中間層２を境に基板１ｂを剥離し、例えばＣＭＰにより表面を平坦化する。（図５２（ｂ）、図５３（ｂ）参照）。こうすることで、金属酸化膜上にＳｉ層５ｎ、５ｐが露出される。なお、この後に続いて、元素のイオン打ち込みを行うことにより、チャネルとして用いるＳｉ層５ｎ、５ｐに不純物プロファイルを形成することも可能である。
【０１７５】
次に、希フッ酸処理を行いＳｉ層５ｎ、５ｐの表面を水素で終端化し、膜厚が５０ｎｍのＳｉＯ２を全面に被膜し、ＳｉＯ２からなる絶縁膜６を形成する（図５２（ｃ）、図５３（ｃ）参照）。
【０１７６】
次に、例えばＲＩＥ法などの異方性エッチング法を用いて、絶縁膜６およびＳｉ層５ｐ、５ｎをパタ−ニングし、図５４（ａ）、図５５（ａ）に示すように、領域４ａ、４ｂの直上に凸型のチャネル層５ｄ、５ｅを形成する。続いて、チャネル層５ｄ、５ｅの側面に、３ｎｍのＳｉＯ２を被膜し、ＳｉＯ２からなるゲート絶縁膜７を形成する（図５４（ｂ）、図５５（ｂ）参照）。
【０１７７】
次に、ＣＶＤ法を用いてゲート電極となるポリシリコン膜９を全面に堆積する（図５４（ｃ）、図５５（ｃ）参照）。続いて、ポリシリコン膜９を、例えばＲＩＥ法などの異方性エッチング法を用いてパタ−ニングし、ゲート電極９ａ、９ｂを形成する（図５６（ａ）、図５７（ａ）参照）。
【０１７８】
その後、ゲート電極９ａ、９ｂをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース領域１４ａ、１５ａ、ドレイン領域１４ｂ、１５ｂを形成する（図５６（ｂ）、図５７（ｂ）参照）。さらに、ＣＶＤ法によりＳｉＯ２膜１１を全面に堆積する（図５６（ｃ）、図５７（ｃ）参照）。
【０１７９】
次に、図５８、図５９に示すように、ソース領域１４ａ、１５ａ、ドレイン領域１４ｂ、１５ｂ上にコンタクトホ−ルを開孔し、Ａｌ等の金属を蒸着して金属膜を全面に形成することによりソース電極１６ａ、ドレイン電極１６ｂおよびゲート電極１６ｃを形成し、ｎ−ＭＩＳＦＥＴおよびｐ−ＭＩＳＦＥＴが完成する。
【０１８０】
図６０にＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘにおける酸素組成比と面間隔、抵抗率の関係を示す。酸素組成比はエネルギー分散蛍光Ｘ線法（ＥＤＸ）により測定した。酸素組成比が化学量論比（ｘ＝３）の時の面間隔は５．０１Åであった。
【０１８１】
一方、酸素組成比ｘが化学量論比より小さくなり、ｘ＜３．０の場合には、面間隔が大きくなることがわかった。Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ中の面間隔が酸素組成比により大きく変化するのは、Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘが強いイオン性結合を持つ結晶であることによると考えられる。また、酸素組成比が小さくなるに連れ、抵抗率が減少することがわかる。これは、酸素組成比を減少させることで膜中に酸素の欠損が生じ、バンドギャップ内に準位が発生するためである。
【０１８２】
図６１に示すように、ＳｉＯ２換算膜厚（ＥＯＴ）が３ｎｍのＳｉＯ２からなるゲート絶縁膜を有するＳＧＯＩ型ＣＭＯＳと、ＳｉＯ２換算膜厚（ＥＯＴ）が３ｎｍのＳｉＯ２からなるゲート絶縁膜を有し、絶縁膜３としてＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘを有する本実施形態によるＦｉｎ型ＣＭＯＳのゲート遅延時間の電源電圧依存性を比較した。電圧全域に渡ってＦｉｎ型ＣＭＯＳがＳＧＯＩ型ＣＭＯＳを下回っており、Ｆｉｎ型ＣＭＯＳにすることにより遅延時間が低減できていることがわかる。これは、ＳＧＯＩ型型がｎ型、ｐ型共に引っ張り歪みをかけているために、電子のみ移動度が向上し、正孔の移動度があまり向上しないのに対し、Ｆｉｎ型ＣＭＯＳでは、ｎ型では引っ張り歪み、ｐ型では圧縮歪みをかけることができ、さらにＧｅによるキャリアの散乱を回避できるために、電子、正孔共に移動度が大幅に向上していることによる。
【０１８３】
第１０実施形態では、絶縁膜３として、結晶性の金属酸化物Ｓｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘ、を例にして述べたが、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも酸素組成比を減じることにより同等の効果が得られる。結晶性の金属酸化物の成膜方法として、ＭＢＥ法を用いた場合を示しているが、成膜方法はＣＶＤ法、スパッタ法、電子ビ−ム蒸着法など他の成膜方法を用いてもよい。
【０１８４】
なお、結晶性の金属酸化物のなかで、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物を用いることがさらに好ましい。希土類酸化物は、成膜条件を制御することにより結晶性を高めることが容易であり、効果的にＳｉの面間隔を変化させうるからである。そのなかでも、Ｃｅ、Ｄｙ、Ｙ、Ｌａ、Ｐｒ、Ｇｄのいずれかを少なくとも含む酸化物を用いた場合には、高い結晶性をもつ膜が実現でき、特に高い効果が得られることを確認した。
【０１８５】
なお、第１０実施形態においては、面方位は（００１）、（１１１）、（１１０）のいずれでもよい。また、上記面方位から角度がずれていても良い。
【０１８６】
さらに、第１０実施形態において、チャネル層のＳｉをより効果的に歪ませるために、Ｓｉ基板に埋設した結晶性の金属酸化物、または、チャネル層上部の結晶性の金属酸化物、さらにはゲート絶縁膜に含まれる結晶性の金属酸化物と、チャネル層との間に、岩塩構造の金属酸化物を挟むことも効果がある。その効果は、第４実施形態に詳述したものと同等であり、岩塩構造の金属酸化物を挟むことにより結晶性の酸化物との界面にアモルファスのＳｉＯ２層が形成されないため、金属酸化膜における面間隔の相違をより直接的にＳｉチャネル層に加えることである。用いる岩塩構造の酸化物の厚さは１〜３原子層の範囲にあることが望ましい。ＳｒＯ、ＭｇＯなどの物質は、空気中で不安定なため、これ以上厚さを増すと、経時的に結晶性が変化して特性が劣化する。一方、１原子層より薄い場合には、酸素の拡散を抑制する効果が得られずに、アモルファスのＳｉＯ２層が発生してしまうからである。岩塩構造の酸化物の中で、特に、ＳｒＯ、ＭｇＯ、ＣａＯ、ＢａＯの岩塩構造の金属酸化膜を用いた場合には、酸素拡散の抑制効果が顕著であり、トランジスタ特性の大幅な向上が可能である。Ｓｉに引っ張り応力を与えたい場合には、Ｓｉより面間隔の大きな岩塩構造の金属酸化物であるＢａＯを用いることが望ましい。また、Ｓｉに圧縮応力を加えたい場合には、Ｓｉより面間隔の小さな岩塩構造の金属酸化物であるＳｒＯ、ＭｇＯ、ＣａＯを用いることが望ましい。しかし、Ｓｉ層における面間隔の変化は、主に厚さの大きい結晶性の金属酸化物で決まっているので、例えば、Ｓｉより面間隔の小さなＳｒＯを挟んで、その上にＳｉより面間隔の大きなＰｒ２Ｏ３を積層した構造では、チャネル領域におけるＳｉは引っ張り応力を受けるので、岩塩構造の金属酸化物と結晶性の金属酸化物は任意に組み合わせることも可能である。また、チャネル領域下部の絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、チャネル領域上部の絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、ゲート絶縁膜に含まれる、Ｓｉと面間隔の異なる結晶質の金属酸化物と、チャネル領域との界面の全てに岩塩構造の金属酸化物を挟む必要はなく、どれか１つでも効果が得られる。
【０１８７】
なお、第１０実施形態において、絶縁膜６ａ、７がＳｉＯ２膜の場合について述べたが、絶縁膜６ａおよび絶縁膜７のうち少なくとも一方が金属酸化膜であってもよい。
【０１８８】
以上説明したように、本発明の各実施形態によれば、チャネル領域に任意の量の歪みを導入できる。このため、極薄膜ＳＯＩ型トランジスタや旧Ｆｉｎ型トランジスタで見られる、下地絶縁膜から受ける圧縮歪によるキャリア移動度低下問題を解決でき、また、ＳｉＧｅを用いた歪Ｓｉトランジスタではできなかった、ｐ型ＭＩＳＦＥＴでの大幅な移動度の向上が可能となる。さらに、局所的に絶縁膜の元素組成比を変調させるという簡単な製法でチャネル領域と基板を電気的に接続できるため、これまでに提案されている旧Ｆｉｎ型トランジスタに比べて製造コストの低減が可能である。
【０１８９】
以上述べたように、本発明の各実施形態によれば、トランジスタ特性の大幅な改善を図ることができる。
【図面の簡単な説明】
【０１９０】
【図１】本発明の第１実施形態による電界効果トランジスタの構成を示す斜視図。
【図２】第１実施形態による電界効果トランジスタの構成を示す断面図。
【図３】第１実施形態による電界効果トランジスタの構成を示す断面図。
【図４】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図５】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図６】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図７】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図８】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図９】第１実施形態による電界効果トランジスタの製造方法の製造工程断面図。
【図１０】第１実施形態による電界効果トランジスタのＰｒ２Ｏ３／ＳｉＯ２／Ｓｉ界面の断面を示す模式図。
【図１１】第１実施形態による電界効果トランジスタの所定の位置における面間隔の変化を示す図。
【図１２】第１実施形態及び比較例による電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図１３】第１実施形態及び比較例による電界効果トランジスタの、ゲート電圧と、チャネル幅に対するドレイン電流の比との関係を示す特性図。
【図１４】第２実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と正孔移動度の関係を示す特性図。
【図１５】第３実施形態によるＣｅ酸化物／Ｓｉ界面の測定位置を示す図。
【図１６】図１５に示す測定位置における面間隔の変化値を示す図。
【図１７】第３実施形態による電界効果トランジスタのＣｅ酸化物の、金属と酸素の組成比と面間隔の関係を示す図。
【図１８】第３実施形態による電界効果トランジスタのＣｅ酸化物の、酸素が抜けて酸素欠損ができ、Ｃｅ酸化物の平均面間隔が大きくなることを示す模式図。
【図１９】第３実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図２０】第３実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図２１】第４実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と正孔移動度の関係を示す特性図。
【図２２】第５実施形態によるＳｉ／ＳｉＯ２／Ｌａ２Ｏ３／ＳｉＯ２／Ｓｉ／ＳｉＯ２／Ｌａ２Ｏ３界面の測定位置を示す図。
【図２３】図２２に示す測定位置における面間隔の変化値を示す図。
【図２４】第５実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図２５】第６実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図２６】第７実施形態によるＳｉ／ＳｉＯ２／Ｌａ２Ｏ３／ＳｉＯ２／Ｓｉ／ＳｉＯ２界面の測定位置。
【図２７】図２６に示す測定位置における面間隔の変化値を示す図。
【図２８】第７実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す特性図。
【図２９】第８実施形態によるＳｉ／ＳｉＯ２／Ｌａ２Ｏ３／ＳｉＯ２／Ｓｉ／ＳｉＯ２／Ｌａ２Ｏ３界面の測定位置を示す図。
【図３０】図２９に示す測定位置における面間隔の変化値を示す図。
【図３１】第８実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、実効電界と電子移動度の関係を示す図。
【図３２】第８実施形態および比較例おける閾値の関係を示す図。
【図３３】本発明の第９実施形態による電界効果トランジスタの構成を示す斜視図。
【図３４】本発明の第９実施形態による電界効果トランジスタのＡ−Ａ断面図。
【図３５】本発明の第９実施形態による電界効果トランジスタのＢ−Ｂ断面図。
【図３６】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図３７】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図３８】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図３９】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図４０】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図４１】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図４２】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図４３】第９実施形態による電界効果トランジスタの製造工程を示す断面図。
【図４４】第９実施形態による電界効果トランジスタのＳｒ（Ｔｉ０．１６Ｚｒ０．８４）Ｏｘの、金属と酸素の組成比と面間隔の関係を示す図。
【図４５】第９実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの実効電界と電子移動度の関係を示す図。
【図４６】第９実施形態と比較例の、閾値シフト量を示す図。
【図４７】本発明の第１０実施形態による電界効果トランジスタの構成を示す斜視図。
【図４８】本発明の第１０実施形態による電界効果トランジスタのＡ−Ａ断面図。
【図４９】本発明の第１０実施形態による電界効果トランジスタのＢ−Ｂ断面図。
【図５０】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５１】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５２】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５３】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５４】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５５】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５６】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５７】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５８】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図５９】第１０実施形態による電界効果トランジスタの製造工程を示す断面図。
【図６０】第１０実施形態による電界効果トランジスタのＳｒ（Ｔｉ０．４３Ｚｒ０．５７）Ｏｘの、金属と酸素の組成比と面間隔の関係を示す図。
【図６１】第１０実施形態及び比較例による新Ｆｉｎ型電界効果トランジスタの、ドレイン電圧と遅延時間の関係を示す特性図。
【符号の説明】
【０１９１】
１ａ Ｓｉ基板
１ｂ Ｓｉ基板
２ 中間層
３ 絶縁膜（金属酸化膜）
３ａ 絶縁膜
４ 導電性の領域
４ａ 導電性の領域
４ｂ 導電性の領域
５ Ｓｉ層
５ａ Ｓｉ層
５ｂ チャネル領域（チャネル層）
５ｃ チャネル領域（チャネル層）
６ 絶縁膜
６ａ 絶縁膜
６ｂ 絶縁膜（金属酸化膜）
６ｃ 絶縁膜（金属酸化膜）
７ ゲート絶縁膜
７ａ ゲート絶縁膜（金属酸化膜）
８ ポリシリコン膜
９ ゲート電極
１０ａ ソース領域
１０ｂ ドレイン領域
１１ ＳｉＯ２膜
１２ａ ソース電極
１２ｂ ドレイン電極
１２ｃ ゲート接続部
１３ 素子分離領域ＳｉＯ２膜
１４ａ ソース領域
１４ｂ ドレイン領域
１５ａ ソース領域
１５ｂ ドレイン領域
１６ａ ソース電極
１６ｂ ドレイン電極
１６ｃ ゲート接続部
１７ａ ソース電極
１７ｂ ドレイン電極
１７ｃ ゲート接続部
【特許請求の範囲】
【請求項１】
半導体基板上に、前記半導体基板と面間隔の異なる結晶質である金属酸化物からなる金属酸化膜を少なくとも含む第１の絶縁膜を形成する工程と、
その後、前記第１の絶縁膜に含まれる前記金属酸化膜の一部の領域の酸素組成比を変調させることにより導電性を変化させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属酸化膜の一部の領域の酸素組成比の変調は、イオン打ち込み、熱処理、レーザー照射、電子線照射、電磁波照射のいずれかにより行うことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項３】
水素イオンを第１の半導体基板に注入し、前記第１の半導体基板内に水素を有する中間層を形成する工程と、
前記第１の半導体基板を熱処理する工程と、
前記第１の半導体基板と格子定数が異なる結晶性の金属酸化物を少なくとも含む第１の絶縁膜を前記第１の半導体基板上に形成する工程と、
前記第１の絶縁膜上に第１の半導体層を形成する工程と、
前記第１の半導体層の表面に第２の半導体基板を接着する工程と、
前記第２の半導体基板を剥離することにより、前記中間層を境に前記第１の半導体基板を２つに分割し、２つに分割された前記第１の半導体基板のうちの一方を前記第１の絶縁膜上に露出する工程と、
分割された前記第１の半導体基板のうちの前記一方の露出された表面を平坦化する工程と、
露出された前記表面上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜と前記第１の半導体基板の露出した一方とをパターニングし、チャネル領域を含む実質的に直方体形状の半導体領域を形成するとともに前記半導体領域上に前記第２の絶縁膜を残置する工程と、
前記チャネル領域となる半導体領域の両側面に一対のゲート絶縁膜を形成する工程と、
前記一対のゲート絶縁膜の前記チャネル領域とは反対側の面に一対のゲート電極を形成する工程と、
前記チャネル領域の両側の前記半導体領域にソースおよびドレイン領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜に含まれる金属酸化物の面間隔は、酸素組成比を化学量論比よりも少なくすることで酸素組成比が化学量論比であるときの面間隔と異なっていることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜は前記第１の半導体基板と面間隔の異なる結晶質を含む金属酸化物を少なくとも含むことを特徴とする請求項３または４記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜および前記第２の絶縁膜が前記チャネル領域に与える歪の方向は、同一であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜は前記第１の半導体基板と面間隔の異なる結晶質を含む金属酸化物を少なくとも含むことを特徴とする請求項３乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜および前記ゲート絶縁膜が前記チャネル領域に与える歪の方向は、互いに異なることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜に含まれる金属酸化物の少なくとも１つは、希土類元素から選ばれた１種類以上の金属元素を含むことを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記ゲート絶縁膜に含まれる金属酸化物の面間隔は、酸素組成比を化学量論比よりも少なくすることで酸素組成比が化学量論比であるときの面間隔と異なっていることを特徴とする請求項７乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記ゲート絶縁膜に含まれる少なくとも１つの金属酸化物とチャネル領域との間に結晶質の岩塩構造金属酸化物を挟んでいることを特徴とする請求項７乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１】
半導体基板上に、前記半導体基板と面間隔の異なる結晶質である金属酸化物からなる金属酸化膜を少なくとも含む第１の絶縁膜を形成する工程と、
その後、前記第１の絶縁膜に含まれる前記金属酸化膜の一部の領域の酸素組成比を変調させることにより導電性を変化させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属酸化膜の一部の領域の酸素組成比の変調は、イオン打ち込み、熱処理、レーザー照射、電子線照射、電磁波照射のいずれかにより行うことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項３】
水素イオンを第１の半導体基板に注入し、前記第１の半導体基板内に水素を有する中間層を形成する工程と、
前記第１の半導体基板を熱処理する工程と、
前記第１の半導体基板と格子定数が異なる結晶性の金属酸化物を少なくとも含む第１の絶縁膜を前記第１の半導体基板上に形成する工程と、
前記第１の絶縁膜上に第１の半導体層を形成する工程と、
前記第１の半導体層の表面に第２の半導体基板を接着する工程と、
前記第２の半導体基板を剥離することにより、前記中間層を境に前記第１の半導体基板を２つに分割し、２つに分割された前記第１の半導体基板のうちの一方を前記第１の絶縁膜上に露出する工程と、
分割された前記第１の半導体基板のうちの前記一方の露出された表面を平坦化する工程と、
露出された前記表面上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜と前記第１の半導体基板の露出した一方とをパターニングし、チャネル領域を含む実質的に直方体形状の半導体領域を形成するとともに前記半導体領域上に前記第２の絶縁膜を残置する工程と、
前記チャネル領域となる半導体領域の両側面に一対のゲート絶縁膜を形成する工程と、
前記一対のゲート絶縁膜の前記チャネル領域とは反対側の面に一対のゲート電極を形成する工程と、
前記チャネル領域の両側の前記半導体領域にソースおよびドレイン領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜に含まれる金属酸化物の面間隔は、酸素組成比を化学量論比よりも少なくすることで酸素組成比が化学量論比であるときの面間隔と異なっていることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜は前記第１の半導体基板と面間隔の異なる結晶質を含む金属酸化物を少なくとも含むことを特徴とする請求項３または４記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜および前記第２の絶縁膜が前記チャネル領域に与える歪の方向は、同一であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜は前記第１の半導体基板と面間隔の異なる結晶質を含む金属酸化物を少なくとも含むことを特徴とする請求項３乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜および前記ゲート絶縁膜が前記チャネル領域に与える歪の方向は、互いに異なることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜に含まれる金属酸化物の少なくとも１つは、希土類元素から選ばれた１種類以上の金属元素を含むことを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記ゲート絶縁膜に含まれる金属酸化物の面間隔は、酸素組成比を化学量論比よりも少なくすることで酸素組成比が化学量論比であるときの面間隔と異なっていることを特徴とする請求項７乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記ゲート絶縁膜に含まれる少なくとも１つの金属酸化物とチャネル領域との間に結晶質の岩塩構造金属酸化物を挟んでいることを特徴とする請求項７乃至１０のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【公開番号】特開２００７−３１１８１７（Ｐ２００７−３１１８１７Ａ）
【公開日】平成１９年１１月２９日（２００７．１１．２９）
【国際特許分類】
【出願番号】特願２００７−１８３２８７（Ｐ２００７−１８３２８７）
【出願日】平成１９年７月１２日（２００７．７．１２）
【分割の表示】特願２００３−１６９４６７（Ｐ２００３−１６９４６７）の分割
【原出願日】平成１５年６月１３日（２００３．６．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年１１月２９日（２００７．１１．２９）
【国際特許分類】
【出願日】平成１９年７月１２日（２００７．７．１２）
【分割の表示】特願２００３−１６９４６７（Ｐ２００３−１６９４６７）の分割
【原出願日】平成１５年６月１３日（２００３．６．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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