半導体装置及びその製造方法
【課題】 製造工程を簡略化して製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】 本発明に係る半導体装置は、シリコン基板１上に形成された第１及び第２のオフセット絶縁膜２ａ，２ｂと、第１のオフセット絶縁膜２ａと第２のオフセット絶縁膜２ｂとの間に位置するシリコン基板１上に形成されたゲート酸化膜５と、ゲート酸化膜５上、第１のオフセット絶縁膜２ａの一部上及び第２のオフセット絶縁膜２ｂの一部上に形成されたＮ型のゲート電極６と、ゲート電極６の外側に位置し且つ第１のオフセット絶縁膜２ａに隣接するシリコン基板１に形成されたＰ型のソース領域の不純物層７ａと、ゲート電極６の外側に位置し且つ第２のオフセット絶縁膜２ｂに隣接するシリコン基板１に形成されたＰ型のドレイン領域の不純物層７ｂとを具備する。
【解決手段】 本発明に係る半導体装置は、シリコン基板１上に形成された第１及び第２のオフセット絶縁膜２ａ，２ｂと、第１のオフセット絶縁膜２ａと第２のオフセット絶縁膜２ｂとの間に位置するシリコン基板１上に形成されたゲート酸化膜５と、ゲート酸化膜５上、第１のオフセット絶縁膜２ａの一部上及び第２のオフセット絶縁膜２ｂの一部上に形成されたＮ型のゲート電極６と、ゲート電極６の外側に位置し且つ第１のオフセット絶縁膜２ａに隣接するシリコン基板１に形成されたＰ型のソース領域の不純物層７ａと、ゲート電極６の外側に位置し且つ第２のオフセット絶縁膜２ｂに隣接するシリコン基板１に形成されたＰ型のドレイン領域の不純物層７ｂとを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に、製造工程を簡略化して製造コストを低減できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
以下、従来の半導体装置の一例である薄膜ゲート高耐圧トランジスタの製造方法について説明する。薄膜ゲート高耐圧トランジスタは、比較的に薄い膜によってゲート電極が形成された高耐圧トランジスタである。
まず、シリコン基板に第１及び第２のオフセット絶縁膜を形成し、シリコン基板において第１のオフセット絶縁膜及び第２のオフセット絶縁膜を含む領域にＮ型ウエルを形成する。次いで、Ｎ型ウエルに、第１及び第２のオフセット絶縁膜それぞれを覆うようなＰ型の第１及び第２の低濃度不純物層を形成する。次いで、第１のオフセット絶縁膜と第２のオフセット絶縁膜との間に位置するシリコン基板にＰ型不純物を導入するチャネルドープ工程を施す。このチャネルドープ工程はトランジスタのしきい値を調整するためのものである。
【０００３】
次に、シリコン基板の表面を熱酸化することにより、第１のオフセット絶縁膜と第２のオフセット絶縁膜との間に位置するシリコン基板上にゲート酸化膜を形成する。次いで、ゲート酸化膜上、第１及び第２のオフセット絶縁膜上にゲート電極を形成する。次いで、ゲート電極、第１及び第２のオフセット絶縁膜をマスクとしてシリコン基板にＰ型不純物を導入する。これにより、第１及び第２のオフセット絶縁膜それぞれに隣接するシリコン基板にＰ型のソース領域の不純物層及びＰ型のドレイン領域の不純物層が形成され、ゲート電極にＰ型不純物が導入される。ソース領域の不純物層は第１の低濃度不純物層内に形成され、ドレイン領域の不純物層は第２の低濃度不純物層に形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来の半導体装置では、ゲート電極の不純物の導電型とソース及びドレイン領域の不純物の導電型を同一にしている。このため、トランジスタのしきい値を調整するために専用のチャネルドープ工程を必要としていた。理由は、高耐圧を実現する為にチャネル領域（ウエル）の不純物濃度を薄くする必要があるため薄膜ゲート高耐圧トランジスタのしきい値が低くなってしまう。そのためチャネルドープ工程によってトランジスタのしきい値を上げる必要があるためである。
【０００５】
一方、製造コストを低減するために、製造工程を少なくすることが要求されている。従って、チャネルドープ工程を無くすことができれば、製造工程を簡略化でき、製造コストの低減につながることになる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、製造工程を簡略化して製造コストを低減できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板上に形成された第１のオフセット絶縁膜と、
前記半導体基板上に形成された第２のオフセット絶縁膜と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に形成された第１導電型のゲート電極と、
前記ゲート電極の外側に位置し且つ前記第１のオフセット絶縁膜に隣接する前記半導体基板に形成された第２導電型のソース領域の不純物層と、
前記ゲート電極の外側に位置し且つ前記第２のオフセット絶縁膜に隣接する前記半導体基板に形成された第２導電型のドレイン領域の不純物層と
を具備する。
【０００７】
上記半導体装置によれば、ソース及びドレイン領域の不純物層を第２導電型とし、ゲート絶縁膜の下の半導体基板を第１導電型とし、ゲート電極を第１導電型とすることにより、第１導電型の半導体基板と第１導電型のゲート電極との仕事関数差を小さくし、半導体装置のしきい値を上げることができる。従って、従来技術のようなチャネルドープ工程が不要となり、製造工程を簡略化することができ、製造コストを低減できる。
【０００８】
また、本発明に係る半導体装置においては、前記半導体基板に形成され、前記ソース領域及び前記第１のオフセット絶縁膜を覆うように形成された第２導電型の第１の低濃度不純物層と、前記半導体基板に形成され、前記ドレイン領域及び前記第２のオフセット絶縁膜を覆うように形成された第２導電型の第２の低濃度不純物層とをさらに具備することも可能である。
【０００９】
また、本発明に係る半導体装置においては、前記ゲート電極の厚さが２０ｎｍ以上３０ｎｍ以下であることが好ましい。
また、本発明に係る半導体装置において、前記ゲート絶縁膜の下に位置する前記半導体基板に形成されたチャネル領域は、第１導電型のウエルによって構成されていることも可能である。
【００１０】
本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電型のゲート電極と、
前記ゲート電極の一方側に位置する前記半導体基板に形成された第２導電型のソース領域の不純物層と、
前記ゲート電極の他方側に位置する前記半導体基板に形成された第２導電型のドレイン領域の不純物層と
を具備する。
【００１１】
上記半導体装置によれば、ソース及びドレイン領域の不純物層を第２導電型とし、ゲート絶縁膜の下の半導体基板を第１導電型とし、ゲート電極を第１導電型とすることにより、第１導電型の半導体基板と第１導電型のゲート電極との仕事関数差を小さくし、半導体装置のしきい値を上げることができる。従って、従来技術のようなチャネルドープ工程が不要となり、製造工程を簡略化することができ、製造コストを低減できる。
【００１２】
本発明に係る半導体装置の製造方法は、半導体基板上に第１のオフセット絶縁膜及び第２のオフセット絶縁膜を形成する工程と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の外側に位置し且つ前記第１及び第２のオフセット絶縁膜それぞれに隣接する第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を前記半導体基板に形成する工程と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に第１導電型のゲート電極を形成する工程と
を具備する。
【００１３】
上記半導体装置の製造方法によれば、ソース及びドレイン領域の不純物層を第２導電型とし、ゲート絶縁膜の下の半導体基板を第１導電型とし、ゲート電極を第１導電型とすることにより、第１導電型の半導体基板と第１導電型のゲート電極との仕事関数差を小さくし、半導体装置のしきい値を上げることができる。従って、従来技術のようなチャネルドープ工程が不要となり、製造工程を簡略化することができ、製造コストを低減できる。
【００１４】
また、本発明に係る半導体装置の製造方法において、前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体前記に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であり、
前記第１導電型のゲート電極を形成する工程は、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程であることも可能である。
【００１５】
また、本発明に係る半導体装置の製造方法において、前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極及び前記半導体前記に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であり、
前記第１導電型のゲート電極を形成する工程は、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を前記第２導電型の不純物より１．５倍以上多量のドーズ量で導入することにより第１導電型のゲート電極を形成する工程であることも可能である。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板上に第１のオフセット絶縁膜及び第２のオフセット絶縁膜を形成する工程と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に第１導電型のゲート電極を形成する工程と、
前記ゲート電極の外側に位置し且つ前記第１及び第２のオフセット絶縁膜それぞれに隣接する第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を前記半導体基板に形成する工程と
を具備する。
【００１７】
また、本発明に係る半導体装置の製造方法において、前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であることも可能である。
【００１８】
また、本発明に係る半導体装置の製造方法において、前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極及び前記半導体基板に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を前記第１導電型の不純物より１．５倍以上のドーズ量で導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であることも可能である。
【００１９】
また、本発明に係る半導体装置の製造方法において、前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、該多結晶シリコン膜に第１導電型の不純物を導入し、該多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなる第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であることも可能である。
【００２０】
また、本発明に係る半導体装置の製造方法において、前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、該多結晶シリコン膜に第１導電型の不純物を導入し、該多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなる第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極をマスクとして前記半導体基板に第２導電型の不純物を前記第１導電型の不純物より０．７５倍以下少量のドーズ量で導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であることも可能である。
【００２１】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電型のゲート電極を形成する工程と、
前記ゲート電極の両側に位置する前記半導体基板に第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程と
を具備する。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の一例である薄膜ゲート高耐圧トランジスタを示す断面図である。薄膜ゲート高耐圧トランジスタは、比較的に薄い膜によってゲート電極が形成された高耐圧トランジスタであり、ゲート電極の厚さは２０〜３０ｎｍ程度である。
【００２３】
この薄膜ゲート高耐圧トランジスタはシリコン基板１を有しており、このシリコン基板１の表面には第１及び第２のオフセット絶縁膜２ａ，２ｂが形成されている。また、シリコン基板１には、第１及び第２のオフセット絶縁膜２ａ，２ｂを含む領域に位置するＮ型ウエル３が形成されている。Ｎ型ウエル３には、第１及び第２のオフセット絶縁膜２ａ，２ｂそれぞれを覆うようなＰ型の第１及び第２の低濃度不純物層４ａ，４ｂが形成されている。
【００２４】
シリコン基板の表面には、第１のオフセット絶縁膜２ａと第２のオフセット絶縁膜２ｂとの間に位置するＮ型ウエル３上にゲート酸化膜５が形成されている。ゲート酸化膜５上、第１及び第２のオフセット絶縁膜２ａ，２ｂ上にはＮ型のゲート電極６が形成されている。第１及び第２の低濃度不純物層４ａ，４ｂそれぞれには、ゲート電極６の外側であって第１及び第２のオフセット絶縁膜２ａ，２ｂそれぞれに隣接する位置にＰ型のソース領域の不純物層７ａ及びＰ型のドレイン領域の不純物層７ｂが形成されている。
【００２５】
次に、図１に示す半導体装置の製造方法について図２及び図３を参照しつつ説明する。図２（Ａ）〜（Ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。図３（Ｄ），（Ｅ）は、図２（Ｃ）の次の工程を示す断面図である。
まず、図２（Ａ）に示すように、シリコン基板１の表面を熱酸化することにより、シリコン基板１の表面にはシリコン酸化膜８が形成される。次いで、このシリコン酸化膜８の上にＣＶＤ(chemical vapor deposition)法によりシリコン窒化膜９を堆積する。
【００２６】
次いで、シリコン窒化膜９の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することにより、シリコン窒化膜９上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン窒化膜９及びシリコン酸化膜８をエッチングする。これにより、シリコン酸化膜及びシリコン窒化膜にはオフセット絶縁膜を形成する領域上に位置する開口部が形成される。次いで、レジストパターンを除去する。次いで、シリコン窒化膜９をマスクとしてシリコン基板１を熱酸化する。これにより、シリコン基板１には第１及び第２のオフセット絶縁膜２ａ，２ｂが形成される。
【００２７】
この後、図２（Ｂ）に示すように、シリコン窒化膜９及びシリコン酸化膜８を除去する。次いで、シリコン基板１に選択的にＮ型不純物をイオン注入する。これにより、シリコン基板１にはＮ型ウエル３が形成される。次に、シリコン基板１の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、シリコン基板１上には、第１及び第２の低濃度不純物層を形成する領域上が開口されたレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン基板１にＰ―型不純物をイオン注入する。これにより、Ｎ型ウエル３には第１及び第２の低濃度不純物層４ａ，４ｂが形成される。次いで、レジストパターンを除去する。
【００２８】
次に、図２（Ｃ）に示すように、シリコン基板１の表面を熱酸化することにより、第１及び第２のオフセット絶縁膜２ａ，２ｂの相互間に位置するＮ型ウエル３の表面にはゲート酸化膜５が形成される。次いで、ゲート酸化膜５を含む全面上に多結晶シリコン膜をＣＶＤ法により堆積し、この多結晶シリコン膜上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像する。これにより、多結晶シリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして多結晶シリコン膜をエッチングする。これにより、ゲート酸化膜５上には多結晶シリコン膜からなるゲート電極６が形成される。
【００２９】
この後、図３（Ｄ）に示すように、ゲート電極６を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ゲート電極６及び第１、第２のオフセット絶縁膜２ａ，２ｂの一部を覆うレジストパターン１０が形成される。次いで、このレジストパターン１０、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物１１をイオン注入する。これにより、第１及び第２の低濃度不純物層４ａ，４ｂそれぞれにはソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂが形成される。
【００３０】
次に、図３（Ｅ）に示すように、前記レジストパターン１０を除去した後、ゲート電極６を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ソース、ドレイン領域のＰ＋型不純物層７ａ，７ｂ及び第１、第２のオフセット絶縁膜２ａ，２ｂの一部を覆うレジストパターン１２が形成される。次いで、このレジストパターン１２、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＮ＋型不純物１３をイオン注入することにより、ゲート電極６にはＮ＋型不純物が導入される。この後、前記レジストパターン１２を除去すると、図１に示す半導体装置が作製される。
【００３１】
従来の半導体装置では、ゲート酸化膜下をＮ型ウエル（Ｎ型のチャネル領域）とし、ゲート電極をＰ型としているため、専用のチャネルドープ工程によってチャネル領域に不純物を導入して、トランジスタのしきい値を上げている。これに対し、本実施の形態の半導体装置では、ゲート酸化膜５の下をＮ型ウエル（Ｎ型のチャネル領域）とし、ゲート電極をＮ型とすることにより、Ｎ型ウエルとＮ型ゲート電極との仕事関数差を小さくし、トランジスタのしきい値を上げることができる。従って、本実施の形態では、チャネルドープ工程が不要となり、製造工程を簡略化することができ、製造コストを低減できる。
【００３２】
尚、本実施の形態の変形例としては、図３（Ｄ）に示す工程と図３（Ｅ）に示す工程を逆にすることも可能である。詳細には、レジストパターン１２、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＮ＋型不純物１３をイオン注入することにより、ゲート電極６にＮ＋型不純物を導入した後、レジストパターン１０、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物１１をイオン注入することにより、第１及び第２の低濃度不純物層４ａ，４ｂそれぞれにソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂを形成する。このようにしても本実施の形態による半導体装置を製造することができる。
【００３３】
（実施の形態２）
本発明の実施の形態２による半導体装置の構造は図１に示す実施の形態１による半導体装置と同様であるので、説明を省略する。
本実施の形態による半導体装置の製造方法は、実施の形態１による半導体装置の製造方法と異なるので、異なる部分について説明する。
【００３４】
図４（Ａ），（Ｂ）は、本発明の実施の形態２による半導体装置の製造方法を説明する断面図である。尚、図２（Ａ）〜（Ｃ）に示す工程については、本実施の形態による半導体装置の製造方法においても同様である。図２（Ｃ）に示す工程の次の工程が図４（Ａ）に示す工程であるので、図４（Ａ）に示す工程から説明する。
【００３５】
図４（Ａ）に示すように、ゲート電極６、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物１１をイオン注入する。これにより、第１及び第２の低濃度不純物層４ａ，４ｂそれぞれにはソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂが形成される。この際、ゲート電極６にもＰ＋型不純物１１が導入される。
【００３６】
次に、図４（Ｂ）に示すように、ゲート電極６を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ソース、ドレイン領域のＰ＋型不純物層７ａ，７ｂ及び第１、第２のオフセット絶縁膜２ａ，２ｂの一部を覆うレジストパターン１２が形成される。
【００３７】
次いで、このレジストパターン１２、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＮ＋型不純物１３をイオン注入することにより、ゲート電極６にはＮ＋型不純物が導入される。この際、Ｎ＋型不純物１３のドーズ量はＰ＋型不純物１１のドーズ量の１．５倍以上とする。これにより、図４（Ａ）に示す工程でゲート電極６に導入されたＰ＋型不純物１１が相殺され、ゲート電極６をＮ型とすることができる。
この後、前記レジストパターン１２を除去すると、図１に示す半導体装置が作製される。
【００３８】
上記実施の形態２においても実施の形態１と同様の効果を得ることができる。
尚、本実施の形態では、図４（Ａ）に示す工程でソース及びドレイン領域の不純物導電型及び濃度に合わせたイオン注入を行っているが、次のように変形して実施することも可能である。詳細には、図４（Ａ）に示す工程で、ゲート電極の不純物導電型及び濃度に合わせたドーズ量でＮ＋型不純物のイオン注入を行い、その後、図４（Ｂ）の工程に代えて、ゲート電極６を覆うレジストパターンを形成し、このレジストパターン、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物をイオン注入することにより、ソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂを形成する。この際、Ｐ＋型不純物のドーズ量は前記Ｎ＋型不純物のドーズ量の１．５倍以上とする。これにより、ソース及びドレイン領域に導入された前記Ｎ＋型不純物が相殺され、ソース及びドレイン領域をＰ型とすることができる。このようにしても本実施の形態による半導体装置を製造することができる。
【００３９】
（実施の形態３）
本発明の実施の形態３による半導体装置の構造は図１に示す実施の形態１による半導体装置と同様であるので、説明を省略する。
本実施の形態による半導体装置の製造方法は、実施の形態１による半導体装置の製造方法と異なるので、異なる部分について説明する。
【００４０】
図５（Ａ），（Ｂ）は、本発明の実施の形態３による半導体装置の製造方法を説明する断面図である。尚、図２（Ａ），（Ｂ）に示す工程については、本実施の形態による半導体装置の製造方法においても同様である。図２（Ｂ）に示す工程の次の工程が図５（Ａ）に示す工程であるので、図５（Ａ）に示す工程から説明する。
【００４１】
図５（Ａ）に示すように、シリコン基板１の表面を熱酸化することにより、第１及び第２のオフセット絶縁膜２ａ，２ｂの相互間に位置するＮ型ウエル３の表面にはゲート酸化膜５が形成される。次いで、ゲート酸化膜５を含む全面上に多結晶シリコン膜６ａをＣＶＤ法により堆積する。次いで、この多結晶シリコン膜６ａにＮ＋型不純物１３をイオン注入することにより、多結晶シリコン膜６ａにはＮ＋型不純物が導入される。
【００４２】
この後、図５（Ｂ）に示すように、この多結晶シリコン膜上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像する。これにより、多結晶シリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして多結晶シリコン膜をエッチングする。これにより、ゲート酸化膜５上には多結晶シリコン膜からなるゲート電極６が形成される。
【００４３】
次いで、ゲート電極６を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ゲート電極６及び第１、第２のオフセット絶縁膜２ａ，２ｂの一部を覆うレジストパターン１０が形成される。次いで、このレジストパターン１０、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物１１をイオン注入する。これにより、第１及び第２の低濃度不純物層４ａ，４ｂそれぞれにはソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂが形成される。
この後、前記レジストパターン１０を除去すると、図１に示す半導体装置が作製される。
【００４４】
上記実施の形態３においても実施の形態１と同様の効果を得ることができる。
尚、本実施の形態では、図５（Ｂ）に示す工程で、レジストパターン１０をマスクとしてソース及びドレイン領域にイオン注入を行っているが、次のように変形して実施することも可能である。詳細には、図５（Ｂ）に示す工程に代えて、ゲート電極６を覆うレジストパターンを形成せずに、ゲート電極６、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物をイオン注入することにより、ソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂを形成する。この際、ゲート電極６にもＰ＋型不純物が導入されてしまう。そこで、前記Ｐ＋型不純物のドーズ量を図５（Ａ）に示す工程で多結晶シリコン膜６ａに導入するＮ＋型不純物のドーズ量の０．７５倍以上とする。これにより、ゲート電極６に導入された前記Ｐ＋型不純物が相殺され、ゲート電極６をＮ型とすることができる。このようにしても本実施の形態による半導体装置を製造することができる。
また、上述した変形例を用いれば、第１及び第２のオフセット絶縁膜の無いトランジスタであっても本発明を適用することが可能となる。
【００４５】
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上述した実施の形態１〜３における各構成の導電型を逆にして実施することも可能である。
【図面の簡単な説明】
【００４６】
【図１】実施の形態１による薄膜ゲート高耐圧トランジスタを示す断面図。
【図２】（Ａ）〜（Ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図。
【図３】（Ｄ），（Ｅ）は、実施の形態１による半導体装置の製造方法を示す断面図。
【図４】（Ａ），（Ｂ）は、実施の形態２による半導体装置の製造方法を示す断面図。
【図５】（Ａ），（Ｂ）は、実施の形態３による半導体装置の製造方法を示す断面図。
【符号の説明】
【００４７】
１…シリコン基板、２ａ…第１のオフセット絶縁膜、２ｂ…第２のオフセット絶縁膜、３…Ｎ型ウエル、４ａ…第１の低濃度不純物層、４ｂ…第２の低濃度不純物層、５…ゲート酸化膜、６…ゲート電極、６ａ…多結晶シリコン膜、７ａ…Ｐ型のソース領域の不純物層、７ｂ…Ｎ型のドレイン領域の不純物層、８…シリコン酸化膜、９…シリコン窒化膜、１０…レジストパターン、１１…Ｐ＋型不純物、１２…レジストパターン、１３…Ｎ＋型不純物
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に、製造工程を簡略化して製造コストを低減できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
以下、従来の半導体装置の一例である薄膜ゲート高耐圧トランジスタの製造方法について説明する。薄膜ゲート高耐圧トランジスタは、比較的に薄い膜によってゲート電極が形成された高耐圧トランジスタである。
まず、シリコン基板に第１及び第２のオフセット絶縁膜を形成し、シリコン基板において第１のオフセット絶縁膜及び第２のオフセット絶縁膜を含む領域にＮ型ウエルを形成する。次いで、Ｎ型ウエルに、第１及び第２のオフセット絶縁膜それぞれを覆うようなＰ型の第１及び第２の低濃度不純物層を形成する。次いで、第１のオフセット絶縁膜と第２のオフセット絶縁膜との間に位置するシリコン基板にＰ型不純物を導入するチャネルドープ工程を施す。このチャネルドープ工程はトランジスタのしきい値を調整するためのものである。
【０００３】
次に、シリコン基板の表面を熱酸化することにより、第１のオフセット絶縁膜と第２のオフセット絶縁膜との間に位置するシリコン基板上にゲート酸化膜を形成する。次いで、ゲート酸化膜上、第１及び第２のオフセット絶縁膜上にゲート電極を形成する。次いで、ゲート電極、第１及び第２のオフセット絶縁膜をマスクとしてシリコン基板にＰ型不純物を導入する。これにより、第１及び第２のオフセット絶縁膜それぞれに隣接するシリコン基板にＰ型のソース領域の不純物層及びＰ型のドレイン領域の不純物層が形成され、ゲート電極にＰ型不純物が導入される。ソース領域の不純物層は第１の低濃度不純物層内に形成され、ドレイン領域の不純物層は第２の低濃度不純物層に形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来の半導体装置では、ゲート電極の不純物の導電型とソース及びドレイン領域の不純物の導電型を同一にしている。このため、トランジスタのしきい値を調整するために専用のチャネルドープ工程を必要としていた。理由は、高耐圧を実現する為にチャネル領域（ウエル）の不純物濃度を薄くする必要があるため薄膜ゲート高耐圧トランジスタのしきい値が低くなってしまう。そのためチャネルドープ工程によってトランジスタのしきい値を上げる必要があるためである。
【０００５】
一方、製造コストを低減するために、製造工程を少なくすることが要求されている。従って、チャネルドープ工程を無くすことができれば、製造工程を簡略化でき、製造コストの低減につながることになる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、製造工程を簡略化して製造コストを低減できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板上に形成された第１のオフセット絶縁膜と、
前記半導体基板上に形成された第２のオフセット絶縁膜と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に形成された第１導電型のゲート電極と、
前記ゲート電極の外側に位置し且つ前記第１のオフセット絶縁膜に隣接する前記半導体基板に形成された第２導電型のソース領域の不純物層と、
前記ゲート電極の外側に位置し且つ前記第２のオフセット絶縁膜に隣接する前記半導体基板に形成された第２導電型のドレイン領域の不純物層と
を具備する。
【０００７】
上記半導体装置によれば、ソース及びドレイン領域の不純物層を第２導電型とし、ゲート絶縁膜の下の半導体基板を第１導電型とし、ゲート電極を第１導電型とすることにより、第１導電型の半導体基板と第１導電型のゲート電極との仕事関数差を小さくし、半導体装置のしきい値を上げることができる。従って、従来技術のようなチャネルドープ工程が不要となり、製造工程を簡略化することができ、製造コストを低減できる。
【０００８】
また、本発明に係る半導体装置においては、前記半導体基板に形成され、前記ソース領域及び前記第１のオフセット絶縁膜を覆うように形成された第２導電型の第１の低濃度不純物層と、前記半導体基板に形成され、前記ドレイン領域及び前記第２のオフセット絶縁膜を覆うように形成された第２導電型の第２の低濃度不純物層とをさらに具備することも可能である。
【０００９】
また、本発明に係る半導体装置においては、前記ゲート電極の厚さが２０ｎｍ以上３０ｎｍ以下であることが好ましい。
また、本発明に係る半導体装置において、前記ゲート絶縁膜の下に位置する前記半導体基板に形成されたチャネル領域は、第１導電型のウエルによって構成されていることも可能である。
【００１０】
本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電型のゲート電極と、
前記ゲート電極の一方側に位置する前記半導体基板に形成された第２導電型のソース領域の不純物層と、
前記ゲート電極の他方側に位置する前記半導体基板に形成された第２導電型のドレイン領域の不純物層と
を具備する。
【００１１】
上記半導体装置によれば、ソース及びドレイン領域の不純物層を第２導電型とし、ゲート絶縁膜の下の半導体基板を第１導電型とし、ゲート電極を第１導電型とすることにより、第１導電型の半導体基板と第１導電型のゲート電極との仕事関数差を小さくし、半導体装置のしきい値を上げることができる。従って、従来技術のようなチャネルドープ工程が不要となり、製造工程を簡略化することができ、製造コストを低減できる。
【００１２】
本発明に係る半導体装置の製造方法は、半導体基板上に第１のオフセット絶縁膜及び第２のオフセット絶縁膜を形成する工程と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の外側に位置し且つ前記第１及び第２のオフセット絶縁膜それぞれに隣接する第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を前記半導体基板に形成する工程と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に第１導電型のゲート電極を形成する工程と
を具備する。
【００１３】
上記半導体装置の製造方法によれば、ソース及びドレイン領域の不純物層を第２導電型とし、ゲート絶縁膜の下の半導体基板を第１導電型とし、ゲート電極を第１導電型とすることにより、第１導電型の半導体基板と第１導電型のゲート電極との仕事関数差を小さくし、半導体装置のしきい値を上げることができる。従って、従来技術のようなチャネルドープ工程が不要となり、製造工程を簡略化することができ、製造コストを低減できる。
【００１４】
また、本発明に係る半導体装置の製造方法において、前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体前記に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であり、
前記第１導電型のゲート電極を形成する工程は、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程であることも可能である。
【００１５】
また、本発明に係る半導体装置の製造方法において、前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極及び前記半導体前記に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であり、
前記第１導電型のゲート電極を形成する工程は、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を前記第２導電型の不純物より１．５倍以上多量のドーズ量で導入することにより第１導電型のゲート電極を形成する工程であることも可能である。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板上に第１のオフセット絶縁膜及び第２のオフセット絶縁膜を形成する工程と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に第１導電型のゲート電極を形成する工程と、
前記ゲート電極の外側に位置し且つ前記第１及び第２のオフセット絶縁膜それぞれに隣接する第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を前記半導体基板に形成する工程と
を具備する。
【００１７】
また、本発明に係る半導体装置の製造方法において、前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であることも可能である。
【００１８】
また、本発明に係る半導体装置の製造方法において、前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極及び前記半導体基板に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を前記第１導電型の不純物より１．５倍以上のドーズ量で導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であることも可能である。
【００１９】
また、本発明に係る半導体装置の製造方法において、前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、該多結晶シリコン膜に第１導電型の不純物を導入し、該多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなる第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であることも可能である。
【００２０】
また、本発明に係る半導体装置の製造方法において、前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、該多結晶シリコン膜に第１導電型の不純物を導入し、該多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなる第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極をマスクとして前記半導体基板に第２導電型の不純物を前記第１導電型の不純物より０．７５倍以下少量のドーズ量で導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であることも可能である。
【００２１】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電型のゲート電極を形成する工程と、
前記ゲート電極の両側に位置する前記半導体基板に第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程と
を具備する。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の一例である薄膜ゲート高耐圧トランジスタを示す断面図である。薄膜ゲート高耐圧トランジスタは、比較的に薄い膜によってゲート電極が形成された高耐圧トランジスタであり、ゲート電極の厚さは２０〜３０ｎｍ程度である。
【００２３】
この薄膜ゲート高耐圧トランジスタはシリコン基板１を有しており、このシリコン基板１の表面には第１及び第２のオフセット絶縁膜２ａ，２ｂが形成されている。また、シリコン基板１には、第１及び第２のオフセット絶縁膜２ａ，２ｂを含む領域に位置するＮ型ウエル３が形成されている。Ｎ型ウエル３には、第１及び第２のオフセット絶縁膜２ａ，２ｂそれぞれを覆うようなＰ型の第１及び第２の低濃度不純物層４ａ，４ｂが形成されている。
【００２４】
シリコン基板の表面には、第１のオフセット絶縁膜２ａと第２のオフセット絶縁膜２ｂとの間に位置するＮ型ウエル３上にゲート酸化膜５が形成されている。ゲート酸化膜５上、第１及び第２のオフセット絶縁膜２ａ，２ｂ上にはＮ型のゲート電極６が形成されている。第１及び第２の低濃度不純物層４ａ，４ｂそれぞれには、ゲート電極６の外側であって第１及び第２のオフセット絶縁膜２ａ，２ｂそれぞれに隣接する位置にＰ型のソース領域の不純物層７ａ及びＰ型のドレイン領域の不純物層７ｂが形成されている。
【００２５】
次に、図１に示す半導体装置の製造方法について図２及び図３を参照しつつ説明する。図２（Ａ）〜（Ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。図３（Ｄ），（Ｅ）は、図２（Ｃ）の次の工程を示す断面図である。
まず、図２（Ａ）に示すように、シリコン基板１の表面を熱酸化することにより、シリコン基板１の表面にはシリコン酸化膜８が形成される。次いで、このシリコン酸化膜８の上にＣＶＤ(chemical vapor deposition)法によりシリコン窒化膜９を堆積する。
【００２６】
次いで、シリコン窒化膜９の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することにより、シリコン窒化膜９上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン窒化膜９及びシリコン酸化膜８をエッチングする。これにより、シリコン酸化膜及びシリコン窒化膜にはオフセット絶縁膜を形成する領域上に位置する開口部が形成される。次いで、レジストパターンを除去する。次いで、シリコン窒化膜９をマスクとしてシリコン基板１を熱酸化する。これにより、シリコン基板１には第１及び第２のオフセット絶縁膜２ａ，２ｂが形成される。
【００２７】
この後、図２（Ｂ）に示すように、シリコン窒化膜９及びシリコン酸化膜８を除去する。次いで、シリコン基板１に選択的にＮ型不純物をイオン注入する。これにより、シリコン基板１にはＮ型ウエル３が形成される。次に、シリコン基板１の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、シリコン基板１上には、第１及び第２の低濃度不純物層を形成する領域上が開口されたレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン基板１にＰ―型不純物をイオン注入する。これにより、Ｎ型ウエル３には第１及び第２の低濃度不純物層４ａ，４ｂが形成される。次いで、レジストパターンを除去する。
【００２８】
次に、図２（Ｃ）に示すように、シリコン基板１の表面を熱酸化することにより、第１及び第２のオフセット絶縁膜２ａ，２ｂの相互間に位置するＮ型ウエル３の表面にはゲート酸化膜５が形成される。次いで、ゲート酸化膜５を含む全面上に多結晶シリコン膜をＣＶＤ法により堆積し、この多結晶シリコン膜上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像する。これにより、多結晶シリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして多結晶シリコン膜をエッチングする。これにより、ゲート酸化膜５上には多結晶シリコン膜からなるゲート電極６が形成される。
【００２９】
この後、図３（Ｄ）に示すように、ゲート電極６を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ゲート電極６及び第１、第２のオフセット絶縁膜２ａ，２ｂの一部を覆うレジストパターン１０が形成される。次いで、このレジストパターン１０、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物１１をイオン注入する。これにより、第１及び第２の低濃度不純物層４ａ，４ｂそれぞれにはソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂが形成される。
【００３０】
次に、図３（Ｅ）に示すように、前記レジストパターン１０を除去した後、ゲート電極６を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ソース、ドレイン領域のＰ＋型不純物層７ａ，７ｂ及び第１、第２のオフセット絶縁膜２ａ，２ｂの一部を覆うレジストパターン１２が形成される。次いで、このレジストパターン１２、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＮ＋型不純物１３をイオン注入することにより、ゲート電極６にはＮ＋型不純物が導入される。この後、前記レジストパターン１２を除去すると、図１に示す半導体装置が作製される。
【００３１】
従来の半導体装置では、ゲート酸化膜下をＮ型ウエル（Ｎ型のチャネル領域）とし、ゲート電極をＰ型としているため、専用のチャネルドープ工程によってチャネル領域に不純物を導入して、トランジスタのしきい値を上げている。これに対し、本実施の形態の半導体装置では、ゲート酸化膜５の下をＮ型ウエル（Ｎ型のチャネル領域）とし、ゲート電極をＮ型とすることにより、Ｎ型ウエルとＮ型ゲート電極との仕事関数差を小さくし、トランジスタのしきい値を上げることができる。従って、本実施の形態では、チャネルドープ工程が不要となり、製造工程を簡略化することができ、製造コストを低減できる。
【００３２】
尚、本実施の形態の変形例としては、図３（Ｄ）に示す工程と図３（Ｅ）に示す工程を逆にすることも可能である。詳細には、レジストパターン１２、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＮ＋型不純物１３をイオン注入することにより、ゲート電極６にＮ＋型不純物を導入した後、レジストパターン１０、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物１１をイオン注入することにより、第１及び第２の低濃度不純物層４ａ，４ｂそれぞれにソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂを形成する。このようにしても本実施の形態による半導体装置を製造することができる。
【００３３】
（実施の形態２）
本発明の実施の形態２による半導体装置の構造は図１に示す実施の形態１による半導体装置と同様であるので、説明を省略する。
本実施の形態による半導体装置の製造方法は、実施の形態１による半導体装置の製造方法と異なるので、異なる部分について説明する。
【００３４】
図４（Ａ），（Ｂ）は、本発明の実施の形態２による半導体装置の製造方法を説明する断面図である。尚、図２（Ａ）〜（Ｃ）に示す工程については、本実施の形態による半導体装置の製造方法においても同様である。図２（Ｃ）に示す工程の次の工程が図４（Ａ）に示す工程であるので、図４（Ａ）に示す工程から説明する。
【００３５】
図４（Ａ）に示すように、ゲート電極６、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物１１をイオン注入する。これにより、第１及び第２の低濃度不純物層４ａ，４ｂそれぞれにはソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂが形成される。この際、ゲート電極６にもＰ＋型不純物１１が導入される。
【００３６】
次に、図４（Ｂ）に示すように、ゲート電極６を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ソース、ドレイン領域のＰ＋型不純物層７ａ，７ｂ及び第１、第２のオフセット絶縁膜２ａ，２ｂの一部を覆うレジストパターン１２が形成される。
【００３７】
次いで、このレジストパターン１２、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＮ＋型不純物１３をイオン注入することにより、ゲート電極６にはＮ＋型不純物が導入される。この際、Ｎ＋型不純物１３のドーズ量はＰ＋型不純物１１のドーズ量の１．５倍以上とする。これにより、図４（Ａ）に示す工程でゲート電極６に導入されたＰ＋型不純物１１が相殺され、ゲート電極６をＮ型とすることができる。
この後、前記レジストパターン１２を除去すると、図１に示す半導体装置が作製される。
【００３８】
上記実施の形態２においても実施の形態１と同様の効果を得ることができる。
尚、本実施の形態では、図４（Ａ）に示す工程でソース及びドレイン領域の不純物導電型及び濃度に合わせたイオン注入を行っているが、次のように変形して実施することも可能である。詳細には、図４（Ａ）に示す工程で、ゲート電極の不純物導電型及び濃度に合わせたドーズ量でＮ＋型不純物のイオン注入を行い、その後、図４（Ｂ）の工程に代えて、ゲート電極６を覆うレジストパターンを形成し、このレジストパターン、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物をイオン注入することにより、ソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂを形成する。この際、Ｐ＋型不純物のドーズ量は前記Ｎ＋型不純物のドーズ量の１．５倍以上とする。これにより、ソース及びドレイン領域に導入された前記Ｎ＋型不純物が相殺され、ソース及びドレイン領域をＰ型とすることができる。このようにしても本実施の形態による半導体装置を製造することができる。
【００３９】
（実施の形態３）
本発明の実施の形態３による半導体装置の構造は図１に示す実施の形態１による半導体装置と同様であるので、説明を省略する。
本実施の形態による半導体装置の製造方法は、実施の形態１による半導体装置の製造方法と異なるので、異なる部分について説明する。
【００４０】
図５（Ａ），（Ｂ）は、本発明の実施の形態３による半導体装置の製造方法を説明する断面図である。尚、図２（Ａ），（Ｂ）に示す工程については、本実施の形態による半導体装置の製造方法においても同様である。図２（Ｂ）に示す工程の次の工程が図５（Ａ）に示す工程であるので、図５（Ａ）に示す工程から説明する。
【００４１】
図５（Ａ）に示すように、シリコン基板１の表面を熱酸化することにより、第１及び第２のオフセット絶縁膜２ａ，２ｂの相互間に位置するＮ型ウエル３の表面にはゲート酸化膜５が形成される。次いで、ゲート酸化膜５を含む全面上に多結晶シリコン膜６ａをＣＶＤ法により堆積する。次いで、この多結晶シリコン膜６ａにＮ＋型不純物１３をイオン注入することにより、多結晶シリコン膜６ａにはＮ＋型不純物が導入される。
【００４２】
この後、図５（Ｂ）に示すように、この多結晶シリコン膜上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像する。これにより、多結晶シリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして多結晶シリコン膜をエッチングする。これにより、ゲート酸化膜５上には多結晶シリコン膜からなるゲート電極６が形成される。
【００４３】
次いで、ゲート電極６を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ゲート電極６及び第１、第２のオフセット絶縁膜２ａ，２ｂの一部を覆うレジストパターン１０が形成される。次いで、このレジストパターン１０、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物１１をイオン注入する。これにより、第１及び第２の低濃度不純物層４ａ，４ｂそれぞれにはソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂが形成される。
この後、前記レジストパターン１０を除去すると、図１に示す半導体装置が作製される。
【００４４】
上記実施の形態３においても実施の形態１と同様の効果を得ることができる。
尚、本実施の形態では、図５（Ｂ）に示す工程で、レジストパターン１０をマスクとしてソース及びドレイン領域にイオン注入を行っているが、次のように変形して実施することも可能である。詳細には、図５（Ｂ）に示す工程に代えて、ゲート電極６を覆うレジストパターンを形成せずに、ゲート電極６、第１及び第２のオフセット絶縁膜２ａ，２ｂをマスクとしてシリコン基板１にＰ＋型不純物をイオン注入することにより、ソース領域のＰ＋型不純物層７ａ及びドレイン領域のＰ＋型不純物層７ｂを形成する。この際、ゲート電極６にもＰ＋型不純物が導入されてしまう。そこで、前記Ｐ＋型不純物のドーズ量を図５（Ａ）に示す工程で多結晶シリコン膜６ａに導入するＮ＋型不純物のドーズ量の０．７５倍以上とする。これにより、ゲート電極６に導入された前記Ｐ＋型不純物が相殺され、ゲート電極６をＮ型とすることができる。このようにしても本実施の形態による半導体装置を製造することができる。
また、上述した変形例を用いれば、第１及び第２のオフセット絶縁膜の無いトランジスタであっても本発明を適用することが可能となる。
【００４５】
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上述した実施の形態１〜３における各構成の導電型を逆にして実施することも可能である。
【図面の簡単な説明】
【００４６】
【図１】実施の形態１による薄膜ゲート高耐圧トランジスタを示す断面図。
【図２】（Ａ）〜（Ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図。
【図３】（Ｄ），（Ｅ）は、実施の形態１による半導体装置の製造方法を示す断面図。
【図４】（Ａ），（Ｂ）は、実施の形態２による半導体装置の製造方法を示す断面図。
【図５】（Ａ），（Ｂ）は、実施の形態３による半導体装置の製造方法を示す断面図。
【符号の説明】
【００４７】
１…シリコン基板、２ａ…第１のオフセット絶縁膜、２ｂ…第２のオフセット絶縁膜、３…Ｎ型ウエル、４ａ…第１の低濃度不純物層、４ｂ…第２の低濃度不純物層、５…ゲート酸化膜、６…ゲート電極、６ａ…多結晶シリコン膜、７ａ…Ｐ型のソース領域の不純物層、７ｂ…Ｎ型のドレイン領域の不純物層、８…シリコン酸化膜、９…シリコン窒化膜、１０…レジストパターン、１１…Ｐ＋型不純物、１２…レジストパターン、１３…Ｎ＋型不純物
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１のオフセット絶縁膜と、
前記半導体基板上に形成された第２のオフセット絶縁膜と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に形成された第１導電型のゲート電極と、
前記ゲート電極の外側に位置し且つ前記第１のオフセット絶縁膜に隣接する前記半導体基板に形成された第２導電型のソース領域の不純物層と、
前記ゲート電極の外側に位置し且つ前記第２のオフセット絶縁膜に隣接する前記半導体基板に形成された第２導電型のドレイン領域の不純物層と
を具備する半導体装置。
【請求項２】
前記半導体基板に形成され、前記ソース領域及び前記第１のオフセット絶縁膜を覆うように形成された第２導電型の第１の低濃度不純物層と、前記半導体基板に形成され、前記ドレイン領域及び前記第２のオフセット絶縁膜を覆うように形成された第２導電型の第２の低濃度不純物層とをさらに具備する請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の厚さが２０ｎｍ以上３０ｎｍ以下である請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜の下に位置する前記半導体基板に形成されたチャネル領域は、第１導電型のウエルによって構成されている請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電型のゲート電極と、
前記ゲート電極の一方側に位置する前記半導体基板に形成された第２導電型のソース領域の不純物層と、
前記ゲート電極の他方側に位置する前記半導体基板に形成された第２導電型のドレイン領域の不純物層と
を具備する半導体装置。
【請求項６】
半導体基板上に第１のオフセット絶縁膜及び第２のオフセット絶縁膜を形成する工程と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の外側に位置し且つ前記第１及び第２のオフセット絶縁膜それぞれに隣接する第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を前記半導体基板に形成する工程と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に第１導電型のゲート電極を形成する工程と
を具備する半導体装置の製造方法。
【請求項７】
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体前記に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であり、
前記第１導電型のゲート電極を形成する工程は、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程である請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極及び前記半導体前記に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であり、
前記第１導電型のゲート電極を形成する工程は、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を前記第２導電型の不純物より１．５倍以上多量のドーズ量で導入することにより第１導電型のゲート電極を形成する工程である請求項６に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に第１のオフセット絶縁膜及び第２のオフセット絶縁膜を形成する工程と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に第１導電型のゲート電極を形成する工程と、
前記ゲート電極の外側に位置し且つ前記第１及び第２のオフセット絶縁膜それぞれに隣接する第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を前記半導体基板に形成する工程と
を具備する半導体装置の製造方法。
【請求項１０】
前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程である請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極及び前記半導体基板に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を前記第１導電型の不純物より１．５倍以上のドーズ量で導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程である請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、該多結晶シリコン膜に第１導電型の不純物を導入し、該多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなる第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程である請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、該多結晶シリコン膜に第１導電型の不純物を導入し、該多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなる第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極をマスクとして前記半導体基板に第２導電型の不純物を前記第１導電型の不純物より０．７５倍以下少量のドーズ量で導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程である請求項９に記載の半導体装置の製造方法。
【請求項１４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電型のゲート電極を形成する工程と、
前記ゲート電極の両側に位置する前記半導体基板に第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程と
を具備する半導体装置の製造方法。
【請求項１】
半導体基板上に形成された第１のオフセット絶縁膜と、
前記半導体基板上に形成された第２のオフセット絶縁膜と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に形成された第１導電型のゲート電極と、
前記ゲート電極の外側に位置し且つ前記第１のオフセット絶縁膜に隣接する前記半導体基板に形成された第２導電型のソース領域の不純物層と、
前記ゲート電極の外側に位置し且つ前記第２のオフセット絶縁膜に隣接する前記半導体基板に形成された第２導電型のドレイン領域の不純物層と
を具備する半導体装置。
【請求項２】
前記半導体基板に形成され、前記ソース領域及び前記第１のオフセット絶縁膜を覆うように形成された第２導電型の第１の低濃度不純物層と、前記半導体基板に形成され、前記ドレイン領域及び前記第２のオフセット絶縁膜を覆うように形成された第２導電型の第２の低濃度不純物層とをさらに具備する請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の厚さが２０ｎｍ以上３０ｎｍ以下である請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜の下に位置する前記半導体基板に形成されたチャネル領域は、第１導電型のウエルによって構成されている請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電型のゲート電極と、
前記ゲート電極の一方側に位置する前記半導体基板に形成された第２導電型のソース領域の不純物層と、
前記ゲート電極の他方側に位置する前記半導体基板に形成された第２導電型のドレイン領域の不純物層と
を具備する半導体装置。
【請求項６】
半導体基板上に第１のオフセット絶縁膜及び第２のオフセット絶縁膜を形成する工程と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の外側に位置し且つ前記第１及び第２のオフセット絶縁膜それぞれに隣接する第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を前記半導体基板に形成する工程と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に第１導電型のゲート電極を形成する工程と
を具備する半導体装置の製造方法。
【請求項７】
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体前記に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であり、
前記第１導電型のゲート電極を形成する工程は、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程である請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極及び前記半導体前記に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程であり、
前記第１導電型のゲート電極を形成する工程は、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を前記第２導電型の不純物より１．５倍以上多量のドーズ量で導入することにより第１導電型のゲート電極を形成する工程である請求項６に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に第１のオフセット絶縁膜及び第２のオフセット絶縁膜を形成する工程と、
前記第１のオフセット絶縁膜と前記第２のオフセット絶縁膜との間に位置する前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に第１導電型のゲート電極を形成する工程と、
前記ゲート電極の外側に位置し且つ前記第１及び第２のオフセット絶縁膜それぞれに隣接する第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を前記半導体基板に形成する工程と
を具備する半導体装置の製造方法。
【請求項１０】
前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ソース領域と前記ドレイン領域を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記ゲート電極に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程である請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなるゲート電極を形成し、前記ゲート電極及び前記半導体基板に第１導電型の不純物を導入することにより第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を前記第１導電型の不純物より１．５倍以上のドーズ量で導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程である請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、該多結晶シリコン膜に第１導電型の不純物を導入し、該多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなる第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極を覆うマスク膜、前記第１及び第２のオフセット絶縁膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程である請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第１導電型のゲート電極を形成する工程は、前記ゲート絶縁膜を含む全面上に多結晶シリコン膜を堆積し、該多結晶シリコン膜に第１導電型の不純物を導入し、該多結晶シリコン膜をパターニングすることにより、前記ゲート絶縁膜上、前記第１のオフセット絶縁膜の一部上及び前記第２のオフセット絶縁膜の一部上に該多結晶シリコン膜からなる第１導電型のゲート電極を形成する工程であり、
前記第２導電型のソース領域の不純物層及び前記第２導電型のドレイン領域の不純物層を形成する工程は、前記ゲート電極をマスクとして前記半導体基板に第２導電型の不純物を前記第１導電型の不純物より０．７５倍以下少量のドーズ量で導入することにより第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程である請求項９に記載の半導体装置の製造方法。
【請求項１４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電型のゲート電極を形成する工程と、
前記ゲート電極の両側に位置する前記半導体基板に第２導電型のソース領域の不純物層及び第２導電型のドレイン領域の不純物層を形成する工程と
を具備する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−４１３２９（Ｐ２００６−４１３２９Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２２１４１１（Ｐ２００４−２２１４１１）
【出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]