半導体装置及び磁気ランダムアクセスメモリ
【課題】磁気ランダムアクセスメモリの読み出しマージンを増大させる。
【解決手段】メモリセル２００は、磁気記録層２と、磁気記録層２に接合された固定層１１、１２と、磁気記録層２に対向するように設けられたリファレンス層４１、４２と、リファレンス層４１、４２と磁気記録層２との間にそれぞれに挿入されたトンネルバリア膜３１、３２とを備えている。固定層１１、１２は、互いに逆の方向に固定された磁化を有している。リファレンス層４１、４２とトンネルバリア膜３１、３２とは、固定層１１、１２の間の位置に設けられている。リファレンス層４１、４２は、互いに逆の方向に固定された磁化を有している。
【解決手段】メモリセル２００は、磁気記録層２と、磁気記録層２に接合された固定層１１、１２と、磁気記録層２に対向するように設けられたリファレンス層４１、４２と、リファレンス層４１、４２と磁気記録層２との間にそれぞれに挿入されたトンネルバリア膜３１、３２とを備えている。固定層１１、１２は、互いに逆の方向に固定された磁化を有している。リファレンス層４１、４２とトンネルバリア膜３１、３２とは、固定層１１、１２の間の位置に設けられている。リファレンス層４１、４２は、互いに逆の方向に固定された磁化を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関し、特に、磁壁移動方式のＭＲＡＭのメモリセルに関する。
【背景技術】
【０００２】
近年、半導体装置の一種である不揮発性メモリのひとつとして、磁気抵抗効果素子をメモリセルとして用いるＭＲＡＭが提案されている。特に、巨大な磁気抵抗効果が得られるという利点から、ＭＲＡＭのメモリセルとしては、磁気トンネル接合（Magnetic Tunnel Junction：以下、「ＭＴＪ」と記す）を有する磁気抵抗効果素子が使用されることが多い。磁気トンネル接合は、２つの強磁性膜の間に非磁性絶縁膜（以下、「トンネルバリア膜」と記す）が挟まれた積層構造を有している。データは、２つの強磁性膜の磁化の相対方向として記憶される。例えば、磁化が平行の状態がデータ“０”に、反平行の状態がデータ“１”に対応づけられる。この積層構造の膜面に垂直な方向に電流を流した際の電気抵抗は、該２つの強磁性膜の磁化の相対角度により変化する。互いの磁化が平行の時に磁気トンネル接合の電気抵抗は極小となり、反平行の時に電気抵抗は極大となる。この電気抵抗の変化を利用してデータ読み出しが行われる。ＭＲＡＭは、特に混載メモリの分野で注目されており、ＳＲＡＭ（static random access memory）、ＤＲＡＭ（dynamic
random access memory）との置換えのため高速ランダムアクセスが要求されている。
【０００３】
ＭＲＡＭには様々な種類があるが、その一つが、いわゆる磁壁移動型と呼ばれるものである。磁壁移動型ＭＲＡＭは、電流を強磁性膜の面内方向に流し、スピン偏極電子によるスピントランスファー効果によって磁壁を移動させ、強磁性膜の磁化を書き込み電流の方向に応じた向きに反転させることでデータ書き込みを行う。このような磁壁移動型ＭＲＡＭは、例えば、2009 Symposium on VLSI Technology Digest of Technical Papers 12A-2に開示されている。
【０００４】
図１Ａは、この文献に開示されている磁壁移動型ＭＲＡＭのメモリセル３００の構成を示す概念図である。図１Ａのメモリセルは、磁気抵抗効果素子１と、ＮＭＯＳトランジスタ５１、５２とを備えている。磁気抵抗効果素子１は、固定層１１、１２と、固定層１１、１２に接合するように積層された磁気記録層２と、リファレンス層４と、磁気記録層２とリファレンス層４とに挟まれたトンネルバリア膜３とを備えている。固定層１１、１２、リファレンス層４は、いずれも、磁化が固定された強磁性膜で構成される。磁気記録層２も、強磁性膜で形成される。ここで、磁気記録層２のうちの、それぞれ固定層１１、１２に接合する領域２ａ、２ｂの磁化は、固定層１１、１２との交換結合により固定される。以下では、領域２ａ、２ｂを、磁化固定領域２ａ、２ｂということがある。一方、領域２ａ、２ｂの間の領域２ｃは、磁化が反転可能であり、以下では、領域２ｃを磁化反転領域２ｃということがある。リファレンス層４とトンネルバリア膜３と磁化反転領域２ｃとで、ＭＴＪが形成されている。
【０００５】
固定層１１にはＮＭＯＳトランジスタ５１のドレインが接続され、ＮＭＯＳトランジスタ５１のソースには書き込みビット線ＢＬ１が接続される。固定層１２にはＮＭＯＳトランジスタ５２のドレインが接続され、ＮＭＯＳトランジスタ５２のソースには書き込みビット線ＢＬ２が接続される。ＮＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２のゲートにはワード線ＷＬが接続される。図１Ａの構成では、リファレンス層４は、接地線ＧＮＤに接続される。図１Ａの矢印１０１、矢印１０２、矢印１１０、矢印１２０は各層の磁化の向きを示している。
【０００６】
図２Ａは、図１Ａのメモリセル３００の断面構造の例を示す断面図であり、図３Ａは、レイアウトの例を示す平面図である。図２Ａにおいては、ＮＭＯＳトランジスタ５１、５２を構成する拡散層が書き込みビット線ＢＬ１、ＢＬ２と平行な方向に形成されているため、ＮＭＯＳトランジスタ５１、５２が模式的に図示されている。
【０００７】
図２Ａに示されているように、磁気記録層２にはトンネルバリア膜３とリファレンス層４とが積層されており、ＭＴＪを構成している。固定層１１、１２は、磁気記録層２の両端の近傍の下面に接するように配置されている。リファレンス層４はビアコンタクト８によって接地線ＧＮＤに接続されている。ＮＭＯＳトランジスタ５１のドレイン５１ａはビアコンタクト６１によって固定層１１に接続され、ＮＭＯＳトランジスタ５２のドレイン５２ａはビアコンタクト６２によって固定層１２に接続されている。接地線ＧＮＤは、第１配線層のメタル配線で形成されている。ここで、ビット線ＢＬ１、ＢＬ２は、第１配線層より上方に位置する第２配線層のメタル配線で形成されている。
【０００８】
図３Ａに図示されているように、ワード線ＷＬは、ポリシリコンゲートとして形成されており、拡散層５３、５４を横断するように設けられている。ワード線ＷＬと拡散層５３とでＮＭＯＳトランジスタ５１が形成され、ワード線ＷＬと拡散層５４とでＮＭＯＳトランジスタ５２が形成される。ＮＭＯＳトランジスタ５１、５２のソースは、ビアコンタクト６３、６４を介して書き込みビット線ＢＬ１、ＢＬ２と接続される。リファレンス層４は、ビアコンタクト８を介して接地線ＧＮＤと接続される。接地線ＧＮＤは、ワード線ＷＬと平行に（即ち、書き込みビット線ＢＬ１、ＢＬ２とは垂直に）設けられている。
【０００９】
図１Ａ〜図３Ａに図示されているメモリセル３００のデータ書き込みは、ＮＭＯＳトランジスタ５１、５２をオンにした状態で書き込みビット線ＢＬ１、ＢＬ２の間で書き込み電流を流し、磁気記録層２の磁化反転領域２ｃの磁化の向き１１０を変えることで行われる。一方、データ読み出しは、読み出し電流を書き込みビット線ＢＬ１（又はＢＬ２）から磁気抵抗効果素子１のＭＴＪを介して接地線ＧＮＤに流し、その読み出し電流をセンスアンプ（図示されない）によってリファレンス電流と比較することで行われる。接地線ＧＮＤはメモリアレイで共通である。
【００１０】
図１Ａ〜図３Ａのメモリセル３００では、リファレンス層４が接地線ＧＮＤに接続されているが、リファレンス層４が、接地線ＧＮＤではなく、カラム毎に分離された読み出しビット線ＲＢＬに接続されていてもよい。図１Ｂ〜図３Ｂは、リファレンス層４が読み出しビット線ＲＢＬに接続されている構成を示している。詳細には、図１Ｂは、リファレンス層４が読み出しビット線ＲＢＬに接続されているメモリセル３００の構成を概念的に示しており、図２Ｂは、図１ＢのＭＲＡＭセルの断面構造の例を示す断面図であり、図３Ｂは、図１ＢのＭＲＡＭセルの平面レイアウトの例を示すレイアウト図である。ＭＲＡＭセルの読み出し高速化を計るためには、データ読み出しに使用される配線の配線容量を削減する必要があり、図１Ｂ〜図３Ｂに図示されているようなカラム毎に分離された読み出しビット線ＲＢＬを用いる構成は、高速化に適している。図２Ｂ、図３Ｂに図示されているように、読み出しビット線ＲＢＬは、書き込みビット線ＢＬ１、ＢＬ２と同一方向に配置されている。図２Ｂの構成では、読み出しビット線ＲＢＬは、書き込みビット線ＢＬ１、ＢＬ２と交差しないため、第１配線層のメタル配線で形成されている。他の点については、図１Ｂ〜図３Ｂのメモリセル３００は、図１Ａ〜図３Ａと同一の構成となる。
【００１１】
図４は、図１Ｂ〜図３Ｂに図示されているメモリセル３００を用いた場合のＭＲＡＭの構成の一例を示すブロック図である。図４のＭＲＡＭは、上述の構成の複数のメモリセル３００がマトリクス上に配置されたメモリセルアレイを有している。メモリセルアレイには、更に、ワード線ＷＬと、書き込みビット線ＢＬ１、ＢＬ２と、読み出しビット線ＲＢＬが設けられている。
【００１２】
当該ＭＲＡＭは、更に、Ｘセレクタ３０１と、書き込み用Ｙセレクタ３０２と、書き込み電流供給回路３０３と、読み出し用Ｙセレクタ３０４と、読み出し電流負荷回路３０５と、センスアンプ３０６と、出力回路３０７と、リファレンス電流回路３０８とを備えている。Ｘセレクタ３０１は、ワード線ＷＬに接続されており、データの書き込み動作時、及び読み出し動作時において、選択メモリセル（アクセスすべきメモリセル３００）に接続されたワード線ＷＬを選択ワード線として選択する。図４では、選択メモリセルが符号３００ｓで、選択ワード線が符号ＷＬｓで示されている。
【００１３】
書き込み用Ｙセレクタ３０２は、書き込みビット線ＢＬ１、ＢＬ２に接続されており、選択メモリセル３００ｓに接続される書き込みビット線ＢＬ１、ＢＬ２を選択書き込みビット線ＢＬ１ｓおよびＢＬ２ｓとして選択する。書き込み電流供給回路３０３は、その入力に入力されるデータに応答して、選択メモリセル３００ｓに流すべき書き込み電流を生成する。
【００１４】
読み出し用Ｙセレクタ３０４は、読み出しビット線ＲＢＬに接続されている。読み出し用Ｙセレクタ３０４は、選択メモリセル３００ｓに接続される読み出しビット線ＲＢＬを選択読み出しビット線ＲＢＬｓとして選択する。読み出し電流負荷回路３０５は、選択読み出しビット線ＲＢＬｓに所定の読み出し電流を流す。リファレンス電流回路３０８は定電流回路もしくはメモリセルと同様な構成のリファレンスセルで構成される。センスアンプ３０６は、選択読み出しビット線ＲＢＬｓに流れる読み出し電流とリファレンス電流回路３０８より供給されるリファレンス電流との比較を行って、選択メモリセル３００ｓのデータを識別する。出力回路３０７は、センスアンプ３０６で識別したデータを出力する。
【００１５】
上述されているようなＭＲＡＭには、製造ばらつき等によるＭＴＪのＭＲ比の変動により、読み出しマージンが小さくなるという課題がある。上述のＭＲＡＭでは、選択メモリセル３００ｓに保持されているデータを識別するために、選択メモリセル３００ｓのＭＴＪを流れる読み出し電流とリファレンス電流ｉＲＥＦとの比較が行われる。選択メモリセル３００ｓのＭＴＪが高抵抗状態にある場合の読み出し電流ｉＨと低抵抗状態にある場合の読み出し電流ｉＬの比は、ＭＴＪのＭＲ比に依存する。図５は、読み出し電流の波形を示すグラフである。センスアンプ３０６では、読み出し電流ｉＨとリファレンス電流ｉＲＥＦの差ΔＨ又は読み出し電流ｉＬとリファレンス電流ｉＲＥＦの差電流ΔＬを利用してデータを判別する。参考文献によれば、ＭＴＪのＭＲ比は４４％となっており、選択読み出しビット線に同じ電圧をかけて読み出した場合、読み出し電流ｉＨ、ｉＬの比１とすると、式（１）で示される。
ｉＬ：ｉＨ≒１．４４：１ ・・・（１）
【００１６】
一般的にリファレンス電流ｉＲＥＦは、高抵抗状態の読み出し電流ｉＨと低抵抗状態の読み出し電流ｉＬの中間の値を用いるため、高抵抗状態の読み出し電流ｉＨで規格化したリファレンス電流ｉＲＥＦは式（２）で示される。
ｉＲＥＦ＝（１．４４＋１）／２≒１．２２ ・・・（２）
【００１７】
よって、高抵抗状態の読み出し電流ｉＨとリファレンス電流ｉＲＥＦとの電流比は、式（３）で表わされ、リファレンス電流ｉＲＥＦと低抵抗時の読み出し電流ｉＬとの電流比は、式（４）で表わされる。
ｉＨ：ｉＲＥＦ＝１：１．２２≒０．８２：１ ・・・（３）
ｉＲＥＦ：ｉＬ＝１．２２：１．４４≒１：１．１８ ・・・（４）
【００１８】
選択メモリセル３００ｓのＭＴＪが低抵抗状態及び高抵抗状態にある場合においてセンスアンプ３０６で利用できる差電流をそれぞれΔＬ、ΔＨとすると、差電流ΔＬ、ΔＨは、式（１）〜（４）より次式で表すことができる：
ΔＬ＝ｉＬ−ｉＲＥＦ＝１．１８×ｉＲＥＦ−ｉＲＥＦ
＝０．１８×ｉＲＥＦ ・・・（５）
ΔＨ＝ｉＲＥＦ−ｉＨ＝ｉＲＥＦ−０．８２ｉＲＥＦ
＝０．１８×ｉＲＥＦ ・・・（６）
【００１９】
式（５）、（６）から差電流ΔＬ、ΔＨを高抵抗時の電流ｉＨで表すと、式（７）、（８）が得られる：
ΔＬ＝０．１８×ｉＨ／０．８２≒０．２２×ｉＨ ・・・（７）
ΔＨ＝０．１８×ｉＨ／０．８２≒０．２２×ｉＨ ・・・（８）
式（７）、（８）から理解されるように、ＭＲ比４４%に対して、センスアンプ３０６に入力される差電流ΔＬ、ΔＨは読み出し電流ｉＨの２２％程度しか利用できないため、製造ばらつき等によりＭＲ比が変動した場合、リードマージンが小さくなる。
【００２０】
なお、読み出しマージンを増大させるための技術は、特開２００８−０４７６６９号公報、特開２００７−００４９６９号公報、特開２００６−１８５４７７号公報、特開２００４−１０３２１２号公報、及び、特開２００４−０４６９６２号公報に開示されているが、発明者の検討によれば、他の好適なアプローチが存在する。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００８−０４７６６９号公報
【特許文献２】特開２００７−００４９６９号公報
【特許文献３】特開２００６−１８５４７７号公報
【特許文献４】特開２００４−１０３２１２号公報
【特許文献５】特開２００４−０４６９６２号公報
【非特許文献】
【００２２】
【非特許文献１】2009 Symposium on VLSI Technology Digest of Technical Papers 12A-2
【発明の概要】
【発明が解決しようとする課題】
【００２３】
したがって、本発明の目的は、磁気ランダムアクセスメモリの読み出しマージンを増大させることにある。
【課題を解決するための手段】
【００２４】
本発明の一の観点では、半導体装置がメモリセルを具備している。メモリセルは、強磁性体で形成された磁気記録層と、磁気記録層に接合された第１及び第２固定層と、磁気記録層に対向するように設けられた第１及び第２リファレンス層と、第１及び第２リファレンス層と磁気記録層との間にそれぞれに挿入された第１及び第２トンネルバリア膜とを備えている。第１固定層は、第１方向に固定された磁化を有しており、第２固定層は、第１方向と逆の第２方向に固定された磁化を有している。第１及び第２リファレンス層と第１及び第２のトンネルバリア膜とは、第１固定層と第２固定層の間の位置に設けられている。第１リファレンス層は、第１方向及び第２方向のうちの一方の方向である第３方向に固定された磁化を有しており、第２リファレンス層は、第３方向と逆の第４方向に固定された磁化を有している。
【００２５】
当該メモリセルのデータ判別は、第１リファレンス層と第１トンネルバリア膜と磁気記録層で形成される第１ＭＴＪに第１読み出し電流を流すと共に第２リファレンス層と第２トンネルバリア膜と磁気記録層で形成される第２ＭＴＪに第２読み出し電流を流し、第１読み出し電流と第２読み出し電流とを比較することで行われる。
【発明の効果】
【００２６】
本発明によれば、磁気ランダムアクセスメモリの読み出しマージンを増大させることができる。
【図面の簡単な説明】
【００２７】
【図１Ａ】公知の磁気ランダムアクセスメモリのメモリセルの構成を示す図である。
【図１Ｂ】公知の磁気ランダムアクセスメモリのメモリセルの他の構成を示す図である。
【図２Ａ】図１Ａに図示されているメモリセルの構成を示す断面図である。
【図２Ｂ】図１Ｂに図示されているメモリセルの構成を示す断面図である。
【図３Ａ】図１Ａに図示されているメモリセルのレイアウトを示す平面図である。
【図３Ｂ】図１Ｂに図示されているメモリセルのレイアウトを示す平面図である。
【図４】図１Ｂ〜図３Ｂに図示されているメモリセルを用いた磁気ランダムアクセスメモリの構成の例を示すブロック図である。
【図５】図４に図示されている磁気ランダムアクセスメモリで得られる差電流ΔＬ、ΔＨを示す図である。
【図６】本発明の第１の実施形態の磁気ランダムアクセスメモリのメモリセルの構成を示す断面図である。
【図７】第１の実施形態におけるメモリセルのレイアウトを示す平面図である。
【図８】第１の実施形態における磁気ランダムアクセスメモリの構成を示すブロック図である。
【図９Ａ】第１の実施形態のメモリセルが取り得る２つの状態のうちの一方を示す図である。
【図９Ｂ】第１の実施形態のメモリセルが取り得る２つの状態のうちの一方を示す図である。
【図１０】第１の実施形態の磁気ランダムアクセスメモリで得られる差電流ΔＲＢＬを示す図である。
【図１１】本発明の第２の実施形態の磁気ランダムアクセスメモリのメモリセルの構成を示す断面図である。
【図１２】第２の実施形態におけるメモリセルのレイアウトを示す平面図である。
【図１３】本発明の第３の実施形態におけるメモリセルのレイアウトを示す平面図である。
【図１４】本発明の第４の実施形態におけるメモリセルのレイアウトを示す平面図である。
【発明を実施するための形態】
【００２８】
第１の実施形態
図６は、本発明の第１の実施形態の磁気ランダムアクセスメモリのメモリセル２００の構成を示す断面図であり、図７は、レイアウトを示す平面図である。図６において、矢印１０１、矢印１０２、矢印１１０、矢印１２１、矢印１２２は各層の磁化の向きを示している。
【００２９】
図６に図示されているように、第１の実施形態のメモリセル２００は、磁気抵抗効果素子１とＮＭＯＳトランジスタ５１、５２とを備えている。ＮＭＯＳトランジスタ５１、５２は、メモリセル２００の選択に用いられるスイッチ素子である。ＮＭＯＳトランジスタ５１のゲートはワード線ＷＬに、ソースは書き込みビット線ＢＬ１に接続されている。同様に、ＮＭＯＳトランジスタ５２のゲートはワード線ＷＬに、ソースは書き込みビット線ＢＬ２に接続されている。書き込みビット線ＢＬ１、ＢＬ２は、第１配線層に位置するメタル配線として構成されている。図６では、ＮＭＯＳトランジスタ５１、５２の拡散層は書き込みビット線ＢＬ１、ＢＬ２と平行な方向に形成されるため、ＮＭＯＳトランジスタ５１、５２が模式的に図示されている。
【００３０】
磁気抵抗効果素子１は、固定層１１、１２と、固定層１１、１２の上面に接合するように積層された磁気記録層２と、リファレンス層４１、４２と、磁気記録層２とリファレンス層４１、４２との間にそれぞれに挟まれたトンネルバリア膜３１、３２とを備えている。
【００３１】
固定層１１、１２は、いずれも、磁化が固定された強磁性膜で構成される。固定層１１、１２の磁化は、互いに、逆の方向に向けられている。本実施形態では、固定層１１の磁化は上向きに、固定層１２の磁化は下向きに固定される。固定層１１は、ビアコンタクト６１を介してＮＭＯＳトランジスタ５１のドレイン５１ａに接続され、固定層１２は、ビアコンタクト６２を介してＮＭＯＳトランジスタ５２のドレイン５２ａに接続されている。
【００３２】
磁気記録層２も、強磁性膜で形成される。ここで、磁気記録層２のうちの、それぞれ固定層１１、１２に接合する領域２ａ、２ｂの磁化は、固定層１１、１２との交換結合により固定される。以下では、領域２ａ、２ｂを、磁化固定領域２ａ、２ｂということがある。一方、領域２ａ、２ｂの間の領域２ｃは、磁化が反転可能であり、以下では、領域２ｃを磁化反転領域２ｃということがある。
【００３３】
磁気記録層２の上面にトンネルバリア膜３１、３２が積層され、そのトンネルバリア膜３１、３２の上面にリファレンス層４１、４２が積層されている。リファレンス層４１、４２と、トンネルバリア膜３１、３２と、磁気記録層２の磁化反転領域２ｃとで、２つのＭＴＪが形成されている。リファレンス層４１、４２の磁化の向きは、互いに逆向きである。本実施形態では、リファレンス層４１の磁化は上向きに、リファレンス層４２の磁化は下向きに向けられている。リファレンス層４１は、ビアコンタクト８１を介して読み出しビット線ＲＢＬＴに接続され、リファレンス層４２は、ビアコンタクト８２を介して読み出しビット線ＲＢＴＢに接続される。読み出しビット線ＲＢＬＴ、ＲＢＴＢは、いずれも、第１配線層に位置するメタル配線として構成されている。
【００３４】
図７には、２つのメモリセル２００が図示されている。図示された２つのメモリセル２００は、線対称に配置されている。同一の配線層のメタル配線で形成された読み出しビット線ＲＢＬＴ、ＲＢＬＢ、及び書き込みビット線ＢＬ１、ＢＬ２は、デザインルールに従いながら、平行に配置されている。ワード線ＷＬは、ポリシリコンゲートとして形成されており、拡散層５３、５４を横断するように設けられている。ＮＭＯＳトランジスタ５１、５２は、拡散層５３、５４とワード線ＷＬとで形成されている。ワード線ＷＬは、読み出しビット線ＲＢＬＴ、ＲＢＬＢ及び書き込みビット線ＢＬ１、ＢＬ２と直交する方向に設けられている。ＮＭＯＳトランジスタ５１のドレインは、ビアコンタクト６１を介して固定層１１に接続され、ＮＭＯＳトランジスタ５２のドレインは、ビアコンタクト６２を介して固定層１２に接続されている。また、ＮＭＯＳトランジスタ５１のソースは、ビアコンタクト９１を介して書き込みビット線ＢＬ１に接続されており、ＮＭＯＳトランジスタ５２のソースは、ビアコンタクト９２を介して書き込みビット線ＢＬ２に接続されている。磁気記録層２は、デザインルールに従って、セル境界およびビアコンタクト９１、９２から一定の距離をとって配置される。
【００３５】
図８は、図６、図７に図示されているメモリセル２００を用いた場合のＭＲＡＭの構成の一例を示すブロック図である。本実施形態のＭＲＡＭは、上述の構成の複数のメモリセル２００がマトリクス上に配置されたメモリセルアレイを有している。メモリセルアレイには、更に、ワード線ＷＬと、書き込みビット線ＢＬ１、ＢＬ２と、読み出しビット線ＲＢＬＴ、ＲＢＬＢとが設けられている。
【００３６】
当該ＭＲＡＭは、更に、Ｘセレクタ２０１と、書き込み用Ｙセレクタ２０２と、書き込み電流供給回路２０３と、読み出し用Ｙセレクタ２０４と、読み出し電流負荷回路２０５と、センスアンプ２０６と、出力回路２０７とを備えている。後述されるように、本実施形態では、リファレンス電流がメモリセル２００自体から生成されるので、図４のリファレンス電流回路３０８に対応する回路は存在しない。
【００３７】
Ｘセレクタ２０１は、ワード線ＷＬに接続されており、データの書き込み動作時、及び読み出し動作時において、選択メモリセル（アクセスすべきメモリセル２００）に接続されたワード線ＷＬを選択ワード線として選択する。図８では、選択メモリセルが符号２００ｓで、選択ワード線が符号ＷＬｓで示されている。
【００３８】
書き込み用Ｙセレクタ２０２は、書き込みビット線ＢＬ１、ＢＬ２に接続されており、選択メモリセル２００ｓに接続される書き込みビット線ＢＬ１、ＢＬ２を選択書き込みビット線ＢＬ１ｓおよびＢＬ２ｓとして選択する。書き込み電流供給回路２０３は、その入力に入力される入力データＤＩＮに応答して、選択メモリセル２００ｓに流すべき書き込み電流を生成する。
【００３９】
読み出し用Ｙセレクタ２０４は、読み出しビット線ＲＢＬＴ、ＲＢＬＢに接続されている。読み出し用Ｙセレクタ２０４は、選択メモリセル２００ｓに接続される読み出しビット線ＲＢＬＴ、ＲＢＬＢを、それぞれ、選択読み出しビット線ＲＢＬＴｓ、ＲＢＬＢｓとして選択する。読み出し電流負荷回路２０５は、選択読み出しビット線ＲＢＬＴｓ、ＲＢＬＢｓに所定の読み出し電流を流す。センスアンプ２０６は、２本の選択読み出しビット線ＲＢＬＴｓ、ＲＢＬＢｓに流れる読み出し電流を比較して、選択メモリセル２００ｓのデータを識別する。出力回路２０７は、センスアンプ２０６で識別したデータを出力データＤＯＵＴとして出力する。
【００４０】
続いて、第１の実施形態の磁気ランダムアクセスメモリの動作について説明する。第１の実施形態では、読み出しビット線ＲＢＬＴに接続されたリファレンス層４１と読み出しビット線ＲＢＬＢに接続されたリファレンス層４２の磁化の方向が逆にされている。図６に図示されている矢印１０１、矢印１０２、矢印１１０、矢印１２１、矢印１２２は各層の磁化の向きを示している。これにより、各メモリセル２００が、データに対応するデータ電流と、リファレンス電流との両方を生成できるように構成されている。
【００４１】
各メモリセル２００には２つの状態があり、図９Ａ、図９Ｂは、その２つの状態を示している。各メモリセル２００は、磁壁２０の位置、即ち、磁化反転領域２ｃの磁化の向きとしてデータを記憶する。以下では、図９Ａに図示されているように、磁化反転領域２ｃの磁化が下向きである場合にメモリセル２００が“０”データを記憶し、図９Ｂに図示されているように、磁化反転領域２ｃの磁化が上向きである場合にメモリセル２００が“１”データを記憶しているとして説明を行う。
【００４２】
データ書き込みは、ＮＭＯＳトランジスタ５１、５２をオンした状態で、書き込みビット線ＢＬ１、ＢＬ２の間に磁気記録層２を介して書き込み電流を流すことで行われる。詳細には、書き込みビット線ＢＬ１から書き込みビット線ＢＬ２に磁気記録層２を介して書き込み電流が流されると、磁壁２０が磁気記録層２内を移動し、図９Ａに図示されているように、固定層１１とリファレンス層４１との間の位置に移動する。この場合、リファレンス層４１と磁化反転領域２ｃの磁化の向きが逆になり、リファレンス層４２と磁化反転領域２ｃの磁化の向きが同一になる。この状態では、リファレンス層４１とトンネルバリア膜３１と磁化反転領域２ｃとで構成されるＭＴＪが高抵抗状態になり、リファレンス層４２とトンネルバリア膜３２と磁化反転領域２ｃとで構成されるＭＴＪが低抵抗状態になる。
【００４３】
一方、書き込みビット線ＢＬ２から書き込みビット線ＢＬ１に磁気記録層２を介して書き込み電流が流されると、磁壁２０が磁気記録層２内を移動し、図９Ｂに図示されているように、リファレンス層４２と固定層１１との間の位置に移動する。この場合、リファレンス層４１と磁化反転領域２ｃの磁化の向きが同一になり、リファレンス層４２と磁化反転領域２ｃの磁化の向きが逆になる。この状態では、リファレンス層４１とトンネルバリア膜３１と磁化反転領域２ｃとで構成されるＭＴＪが低抵抗状態になり、リファレンス層４２とトンネルバリア膜３２と磁化反転領域２ｃとで構成されるＭＴＪが高抵抗状態になる。
【００４４】
データ読み出しは、読み出しビット線ＲＢＬＴ、読み出しビット線ＲＢＬＢに所定の電圧を印加して選択メモリセル２００ｓの２個のＭＴＪに電流を流すことで行う。“０”データが読みだされる場合、即ち、図９Ａに図示されているように磁壁２０がリファレンス層４１と固定層１１の間の磁気記録層２に存在する場合、読み出しビット線ＲＢＬＴに接続されるＭＴＪは高抵抗状態、読み出しビット線ＲＢＬＢに接続されるＭＴＪは低抵抗状態となっている。書き込みビット線ＢＬ１、ＢＬ２を接地電位に固定し、読み出しビット線ＲＢＬＴ、ＲＢＬＢに所定の電圧を印加した状態で、ワード線ＷＬを高電位にしてＮＭＯＳトランジスタ５１、５２をオンすると、読み出しビット線ＲＢＬＴ、ＲＢＬＢにはそれぞれ、読み出し電流ｉＲＢＬＴ、ｉＲＢＬＢが流れる。読み出し電流ｉＲＬＢＴは高抵抗状態のＭＴＪを流れる電流であり、電流ｉＲＢＬＢは低抵抗状態のＭＴＪを流れる電流であるため、読み出し電流ｉＲＢＬＴ、ｉＲＢＬＢを比較すると、読み出し電流ｉＲＢＬＢが大きい。このように、センスアンプ２０６で読み出し電流ｉＲＢＬＴ、ｉＲＢＬＢを比較することでデータ判別を行うことができる。本実施形態では、読み出し電流ｉＲＢＬＢが読み出し電流ｉＲＢＬＴよりも大きいことから、“０”データが選択メモリセル２００ｓに記憶されていると判別することができる。この場合、センスアンプ２０６の比較結果に応じて、出力回路２０７が“０”データを出力する。
【００４５】
“１”データの読み出しも同様にして行うことができる。であり、“１”データの読み出しの場合は、読み出し電流ｉＲＢＬＴ、ｉＲＢＬＢを比較して読み出し電流ｉＲＢＬＴが大きい場合に、“１”データが選択メモリセル２００ｓに記憶されていると判別すればよい。
【００４６】
このようなデータ読み出しによれば、読み出しマージンを広げることができる。図１０は、本実施形態における、“０”データを読み出す場合の読み出し電流のグラフである。“０”データを読み出す場合、読み出しビット線ＲＢＬＴに流れる読み出し電流ｉＲＢＬＴはＭＴＪが高抵抗状態である場合の電流であり、読み出しビット線ＲＢＬＢに流れる読み出し電流ｉＲＢＬＢはＭＴＪが低抵抗状態である場合の電流である。読み出し電流の比はＭＲ比に依存するので、参考文献のＭＲ比４４％を用いると、読み出し電流ｉＲＢＬＴ、ｉＲＢＬＢの比は１：１．４４となる。
【００４７】
よって、センスアンプ２０６で検知される差電流ΔＲＢＬは、式（９）のようになる：
ΔＲＢＬ＝ｉＲＢＬＢ−ｉＲＢＬＴ
＝１．４４×ｉＲＢＬＴ−ｉＲＢＬＴ
＝０．４４×ｉＲＢＬＴ ・・・（９）
【００４８】
読み出し電流ｉＲＢＬＴはＭＴＪが高抵抗状態である場合の電流のため、図５に図示された読み出し電流ｉＨと同じである。よって、本実施形態においてセンスアンプ２０６で検知される差電流ΔＲＢＬは以下のように表すことが出来る。
ΔＲＢＬ＝０．４４×ｉＨ ・・・（１０）
【００４９】
従来技術では、式（７）、（８）に示されるように差電流ΔＬ、ΔＨは読み出し電流ｉＨの０．２２倍程度であったが、本発明では、式（１０）から理解されるように、０．４４倍と約２倍の差電位を得ることが出来、読み出しマージンを拡大することができる。“１”データを読み出す場合も、同様である。
【００５０】
付随的な効果として、本実施形態ではデータ読み出しに使用される１組のＭＴＪは、いずれも、ＮＭＯＳトランジスタ５１、５２のドレインに接続されているため、ＮＭＯＳトランジスタ５１、５２のオン抵抗の影響を無視することが出来る。従来技術のような、リファレンス電流をリファレンスセルから生成する構成では、メモリセルの選択に使用されるＭＯＳトランジスタのオン抵抗のバラツキも、読み出しマージンを減少させることになる。メモリセルの選択に使用されるＭＯＳトランジスタのオン抵抗を無視できることで、ＭＲ比を有効に利用することが出来、読み出しマージンを大きくすることが出来る。
【００５１】
なお、本実施形態では、固定層１１、１２、磁気記録層２、及びリファレンス層４１、４２の磁化の向きがすべて膜面に垂直な方向となっているが、これらの層の磁化は面内方向に向けられてもよい。この場合でも、本実施形態の磁気ランダムアクセスメモリは、同様に動作する。
【００５２】
第２の実施形態：
図１１は、本発明の第２の実施形態の磁気ランダムアクセスメモリのメモリセル２００Ａの構成を示す断面図である。第２の実施形態では、リファレンス層４２が、リファレンス層４１に対して磁気記録層２を挟んで対面に位置しており、固定層１１、１２と同じ側に配置されている。トンネルバリア膜３２は、リファレンス層４２と磁気記録層２との間に配置される。リファレンス層４２の磁化の向き（矢印１２２）は、リファレンス層４１の磁化の向き（矢印１２１）と反対を向いている。リファレンス層４２には読み出しビット線ＲＢＬＢがビアコンタクト８２を介して接続される。読み出しビット線ＲＢＬＢは、磁気記録層２よりも下層に配置されている。
【００５３】
固定層１１は、ビアコンタクト８３を介してメタル配線７１に接続され、メタル配線７１は、ビアコンタクト６３を介してＮＭＯＳトランジスタ５１のドレイン５１ａに接続される。固定層１２は、ビアコンタクト８４を介してメタル配線７２に接続され、メタル配線７２は、ビアコンタクト６４を介してＮＭＯＳトランジスタ５２のドレイン５２ａに接続される。ＮＭＯＳトランジスタ５１、５２の拡散層は書き込みビット線ＢＬ１、ＢＬ２の方向に延伸するように形成されるため、ＮＭＯＳトランジスタ５１、５２に関しては、模式的に記載している。磁気抵抗素子１Ａはメタル配線７１、７２及び読み出しビット線ＲＢＬＢが位置する第１配線層と、書き込みビット線ＢＬ１、ＢＬ２及び読み出しビット線ＲＢＬＴが位置する第２配線層の間に形成されている。
【００５４】
図１２は、第２の実施形態のＭＲＡＭセルのレイアウト平面図であり、メモリセル２００Ａを線対称に配置した２セル分で構成した図となっている。
【００５５】
第２配線層に位置する書き込みビット線ＢＬ１、ＢＬ２と読み出しビット線ＲＢＬＴは、デザインルールに従って平行に配置される。ＮＭＯＳトランジスタ５１、５２が、拡散層５３、５４と、それらを横断するように設けられたワード線ＷＬとで構成されており、ワード線ＷＬは、書き込みビット線ＢＬ１、ＢＬ２と直交するように配置されている。ＮＭＯＳトランジスタ５１のドレインは、ビアコンタクト６３、メタル配線７１、及びビアコンタクト８３を介して固定層１１に接続されており、ＮＭＯＳトランジスタ５２のドレインは、ビアコンタクト６４、メタル配線７２、及びビアコンタクト８４を介して固定層１１に接続されている。一方、ＮＭＯＳトランジスタ５１のソースは、ビアコンタクト９３を介してメタル配線７３に接続され、そのメタル配線７３はビアコンタクト８５を介して書き込みビット線ＢＬ１に接続される。更に、ＮＭＯＳトランジスタ５２のソースは、ビアコンタクト９４を介してメタル配線７４に接続され、そのメタル配線７４はビアコンタクト８６を介して書き込みビット線ＢＬ２に接続される。ここで、メタル配線７３、７４は、第１配線層に設けられる配線である。磁気記録層２は、デザインルールにしたがって、メモリセルの境界およびビアコンタクト９３、９４から一定の距離をとって配置される。磁気記録層２の上面にはトンネルバリア膜３１が配置され、トンネルバリア膜３１の上面にはリファレンス層４１が配置される。リファレンス層４１はビアコンタクト８１を介して読み出しビット線ＲＢＬＴと接続される。第１配線層に位置する読み出しビット線ＲＢＬＢは、第２配線層に位置する読み出しビット線ＲＢＬＴと同一座標に配置される。磁気記録層２の下面にはトンネルバリア膜３２が配置され、トンネルバリア膜３２の下面にはリファレンス層４２が配置される。リファレンス層４２は、ビアコンタクト８２を介して読み出しビット線ＲＢＬＢと接続される。
【００５６】
第２の実施形態の磁気ランダムアクセスメモリは、その動作が第１の実施形態の磁気ランダムアクセスメモリと同じであり、第１の実施形態の磁気ランダムアクセスメモリと同様、読み出しマージンを広げることができる。加えて、第２の実施形態では、第１の実施形態と比較して、リファレンス層４１、４２が重ねて配置されるため、固定層１１、１２の間隔を短くすることができ、メモリセルの面積を縮小できる。また、第２の実施形態では、リファレンス層４１、４２の間に磁壁が位置することでメモリセル２００Ａに記憶されているデータが不定になる状態が発生しない。これは、動作の信頼性の向上に好適である。更に、第２の実施形態では、磁壁の移動距離も短くなるため、書き込み時間が短縮できる利点がある。
【００５７】
第３の実施形態：
図１３は、本発明の第３の実施形態のＭＲＡＭのメモリセル２００Ｂのレイアウトを示すレイアウト図である。第２の実施形態では、磁気記録層２にくびれ部１３１、１３２が設けられている。くびれ部１３１は固定層１１とリファレンス層４１の間に位置し、くびれ部１３２はリファレンス層４２と固定層１２の間に位置している。くびれ部１３１、１３２は、磁壁に対しピンポテンシャルの役割を果たす。このため、磁気記録層２における磁壁の位置制御が容易となり、データ書き込みの信頼性が向上する。
【００５８】
第４の実施形態：
図１４は、本発明の第４の実施形態のＭＲＡＭのメモリセル２００Ｃのレイアウトを示すレイアウト図である。図１４に図示されている第４の実施形態のレイアウトでは、図７に図示されているレイアウトと比較すると、拡散層５３、５４の幅Ｗ（即ち、チャネル幅又はゲート幅）が増大されている。より具体的には、本実施形態では、拡散層５３が、書き込みビット線ＢＬ１と拡散層５３を接続するビアコンタクト９１から少なくとも読み出しビット線ＲＢＬＴの下方の領域まで到達するように設けられ、拡散層５４は、書き込みビット線ＢＬ２と拡散層５４を接続するビアコンタクト９２から読み出しビット線ＲＢＬＢの下方の領域まで到達するように設けられる。ここで、図１４のレイアウトでは、拡散層５３、５４は、読み出しビット線ＲＢＬＢ、ＲＢＬＴの間の領域まで到達するように設けられている。
【００５９】
ＮＭＯＳトランジスタ５１、５２のチャネル幅（ゲート幅）を大きくすることで大きな書き込み電流を流すことが可能になり、データ書き込みに要する時間を短縮することができる。大きな書き込み電流を流すという観点からは、拡散層５３、５４の間の間隔は、デザインルールで許容される最小の寸法であることが好ましい。これにより、ＮＭＯＳトランジスタ５１、５２のチャネル幅を最大にすることができる。
【００６０】
以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者に自明的な様々な変更と共に実施され得る。また、上述の実施形態は、技術的に矛盾が無い限り、組み合わせて実施できることにも留意されたい。例えば、第３、第４の実施形態の磁気ランダムアクセスメモリのレイアウトは、他の実施形態の磁気ランダムアクセスメモリにも適用可能である。
【符号の説明】
【００６１】
２００、２００Ａ、２００Ｂ、２００Ｃ、３００：メモリセル
１：磁気抵抗効果素子
１１、１２：固定層
２：磁気記録層
２０：磁壁
３、３１、３２：トンネルバリア膜
４、４１、４２：リファレンス層
５１、５２：ＮＭＯＳトランジスタ
５１ａ、５２ａ：ドレイン
５３、５４：拡散層
８、６１、６２、６３、６４、８１、８２、８３、８４、８５、８６、９１、９２、９３、９４：ビアコンタクト
７１、７２、７３、７４：メタル配線
１０１、１０２：矢印（磁化の方向）
１２０、１２１、１２２：矢印（磁化の方向）
１１０、１１１、１１２：矢印（磁化の方向）
１３１、１３２：くびれ部
２００ｓ、３００ｓ：選択メモリセル
２０１、３０１：Ｘセレクタ
２０２、３０２：書き込み用Ｙセレクタ
２０３、３０３：書き込み電流供給回路
２０４，３０４：読み出し用Ｙセレクタ
２０５、３０５：読み出し電流負荷回路
２０６、３０６：センスアンプ
２０７、３０７：出力回路
３０８：リファレンス電流回路
ＷＬ：ワード線
ＷＬｓ：選択ワード線
ＢＬ１、ＢＬ２：書き込みビット線
ＢＬ１ｓ、ＢＬ２ｓ：選択書き込みビット線
ＲＢＬ、ＲＢＬＴ、ＲＢＬＢ：読み出しビット線
ＲＢＬｓ、ＲＢＬＴｓ、ＲＢＬＢｓ：選択読み出しビット線
ＧＮＤ：接地線
ＤＩＮ：入力データ
ＤＯＵＴ：出力データ
【技術分野】
【０００１】
本発明は、半導体装置及び磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関し、特に、磁壁移動方式のＭＲＡＭのメモリセルに関する。
【背景技術】
【０００２】
近年、半導体装置の一種である不揮発性メモリのひとつとして、磁気抵抗効果素子をメモリセルとして用いるＭＲＡＭが提案されている。特に、巨大な磁気抵抗効果が得られるという利点から、ＭＲＡＭのメモリセルとしては、磁気トンネル接合（Magnetic Tunnel Junction：以下、「ＭＴＪ」と記す）を有する磁気抵抗効果素子が使用されることが多い。磁気トンネル接合は、２つの強磁性膜の間に非磁性絶縁膜（以下、「トンネルバリア膜」と記す）が挟まれた積層構造を有している。データは、２つの強磁性膜の磁化の相対方向として記憶される。例えば、磁化が平行の状態がデータ“０”に、反平行の状態がデータ“１”に対応づけられる。この積層構造の膜面に垂直な方向に電流を流した際の電気抵抗は、該２つの強磁性膜の磁化の相対角度により変化する。互いの磁化が平行の時に磁気トンネル接合の電気抵抗は極小となり、反平行の時に電気抵抗は極大となる。この電気抵抗の変化を利用してデータ読み出しが行われる。ＭＲＡＭは、特に混載メモリの分野で注目されており、ＳＲＡＭ（static random access memory）、ＤＲＡＭ（dynamic
random access memory）との置換えのため高速ランダムアクセスが要求されている。
【０００３】
ＭＲＡＭには様々な種類があるが、その一つが、いわゆる磁壁移動型と呼ばれるものである。磁壁移動型ＭＲＡＭは、電流を強磁性膜の面内方向に流し、スピン偏極電子によるスピントランスファー効果によって磁壁を移動させ、強磁性膜の磁化を書き込み電流の方向に応じた向きに反転させることでデータ書き込みを行う。このような磁壁移動型ＭＲＡＭは、例えば、2009 Symposium on VLSI Technology Digest of Technical Papers 12A-2に開示されている。
【０００４】
図１Ａは、この文献に開示されている磁壁移動型ＭＲＡＭのメモリセル３００の構成を示す概念図である。図１Ａのメモリセルは、磁気抵抗効果素子１と、ＮＭＯＳトランジスタ５１、５２とを備えている。磁気抵抗効果素子１は、固定層１１、１２と、固定層１１、１２に接合するように積層された磁気記録層２と、リファレンス層４と、磁気記録層２とリファレンス層４とに挟まれたトンネルバリア膜３とを備えている。固定層１１、１２、リファレンス層４は、いずれも、磁化が固定された強磁性膜で構成される。磁気記録層２も、強磁性膜で形成される。ここで、磁気記録層２のうちの、それぞれ固定層１１、１２に接合する領域２ａ、２ｂの磁化は、固定層１１、１２との交換結合により固定される。以下では、領域２ａ、２ｂを、磁化固定領域２ａ、２ｂということがある。一方、領域２ａ、２ｂの間の領域２ｃは、磁化が反転可能であり、以下では、領域２ｃを磁化反転領域２ｃということがある。リファレンス層４とトンネルバリア膜３と磁化反転領域２ｃとで、ＭＴＪが形成されている。
【０００５】
固定層１１にはＮＭＯＳトランジスタ５１のドレインが接続され、ＮＭＯＳトランジスタ５１のソースには書き込みビット線ＢＬ１が接続される。固定層１２にはＮＭＯＳトランジスタ５２のドレインが接続され、ＮＭＯＳトランジスタ５２のソースには書き込みビット線ＢＬ２が接続される。ＮＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２のゲートにはワード線ＷＬが接続される。図１Ａの構成では、リファレンス層４は、接地線ＧＮＤに接続される。図１Ａの矢印１０１、矢印１０２、矢印１１０、矢印１２０は各層の磁化の向きを示している。
【０００６】
図２Ａは、図１Ａのメモリセル３００の断面構造の例を示す断面図であり、図３Ａは、レイアウトの例を示す平面図である。図２Ａにおいては、ＮＭＯＳトランジスタ５１、５２を構成する拡散層が書き込みビット線ＢＬ１、ＢＬ２と平行な方向に形成されているため、ＮＭＯＳトランジスタ５１、５２が模式的に図示されている。
【０００７】
図２Ａに示されているように、磁気記録層２にはトンネルバリア膜３とリファレンス層４とが積層されており、ＭＴＪを構成している。固定層１１、１２は、磁気記録層２の両端の近傍の下面に接するように配置されている。リファレンス層４はビアコンタクト８によって接地線ＧＮＤに接続されている。ＮＭＯＳトランジスタ５１のドレイン５１ａはビアコンタクト６１によって固定層１１に接続され、ＮＭＯＳトランジスタ５２のドレイン５２ａはビアコンタクト６２によって固定層１２に接続されている。接地線ＧＮＤは、第１配線層のメタル配線で形成されている。ここで、ビット線ＢＬ１、ＢＬ２は、第１配線層より上方に位置する第２配線層のメタル配線で形成されている。
【０００８】
図３Ａに図示されているように、ワード線ＷＬは、ポリシリコンゲートとして形成されており、拡散層５３、５４を横断するように設けられている。ワード線ＷＬと拡散層５３とでＮＭＯＳトランジスタ５１が形成され、ワード線ＷＬと拡散層５４とでＮＭＯＳトランジスタ５２が形成される。ＮＭＯＳトランジスタ５１、５２のソースは、ビアコンタクト６３、６４を介して書き込みビット線ＢＬ１、ＢＬ２と接続される。リファレンス層４は、ビアコンタクト８を介して接地線ＧＮＤと接続される。接地線ＧＮＤは、ワード線ＷＬと平行に（即ち、書き込みビット線ＢＬ１、ＢＬ２とは垂直に）設けられている。
【０００９】
図１Ａ〜図３Ａに図示されているメモリセル３００のデータ書き込みは、ＮＭＯＳトランジスタ５１、５２をオンにした状態で書き込みビット線ＢＬ１、ＢＬ２の間で書き込み電流を流し、磁気記録層２の磁化反転領域２ｃの磁化の向き１１０を変えることで行われる。一方、データ読み出しは、読み出し電流を書き込みビット線ＢＬ１（又はＢＬ２）から磁気抵抗効果素子１のＭＴＪを介して接地線ＧＮＤに流し、その読み出し電流をセンスアンプ（図示されない）によってリファレンス電流と比較することで行われる。接地線ＧＮＤはメモリアレイで共通である。
【００１０】
図１Ａ〜図３Ａのメモリセル３００では、リファレンス層４が接地線ＧＮＤに接続されているが、リファレンス層４が、接地線ＧＮＤではなく、カラム毎に分離された読み出しビット線ＲＢＬに接続されていてもよい。図１Ｂ〜図３Ｂは、リファレンス層４が読み出しビット線ＲＢＬに接続されている構成を示している。詳細には、図１Ｂは、リファレンス層４が読み出しビット線ＲＢＬに接続されているメモリセル３００の構成を概念的に示しており、図２Ｂは、図１ＢのＭＲＡＭセルの断面構造の例を示す断面図であり、図３Ｂは、図１ＢのＭＲＡＭセルの平面レイアウトの例を示すレイアウト図である。ＭＲＡＭセルの読み出し高速化を計るためには、データ読み出しに使用される配線の配線容量を削減する必要があり、図１Ｂ〜図３Ｂに図示されているようなカラム毎に分離された読み出しビット線ＲＢＬを用いる構成は、高速化に適している。図２Ｂ、図３Ｂに図示されているように、読み出しビット線ＲＢＬは、書き込みビット線ＢＬ１、ＢＬ２と同一方向に配置されている。図２Ｂの構成では、読み出しビット線ＲＢＬは、書き込みビット線ＢＬ１、ＢＬ２と交差しないため、第１配線層のメタル配線で形成されている。他の点については、図１Ｂ〜図３Ｂのメモリセル３００は、図１Ａ〜図３Ａと同一の構成となる。
【００１１】
図４は、図１Ｂ〜図３Ｂに図示されているメモリセル３００を用いた場合のＭＲＡＭの構成の一例を示すブロック図である。図４のＭＲＡＭは、上述の構成の複数のメモリセル３００がマトリクス上に配置されたメモリセルアレイを有している。メモリセルアレイには、更に、ワード線ＷＬと、書き込みビット線ＢＬ１、ＢＬ２と、読み出しビット線ＲＢＬが設けられている。
【００１２】
当該ＭＲＡＭは、更に、Ｘセレクタ３０１と、書き込み用Ｙセレクタ３０２と、書き込み電流供給回路３０３と、読み出し用Ｙセレクタ３０４と、読み出し電流負荷回路３０５と、センスアンプ３０６と、出力回路３０７と、リファレンス電流回路３０８とを備えている。Ｘセレクタ３０１は、ワード線ＷＬに接続されており、データの書き込み動作時、及び読み出し動作時において、選択メモリセル（アクセスすべきメモリセル３００）に接続されたワード線ＷＬを選択ワード線として選択する。図４では、選択メモリセルが符号３００ｓで、選択ワード線が符号ＷＬｓで示されている。
【００１３】
書き込み用Ｙセレクタ３０２は、書き込みビット線ＢＬ１、ＢＬ２に接続されており、選択メモリセル３００ｓに接続される書き込みビット線ＢＬ１、ＢＬ２を選択書き込みビット線ＢＬ１ｓおよびＢＬ２ｓとして選択する。書き込み電流供給回路３０３は、その入力に入力されるデータに応答して、選択メモリセル３００ｓに流すべき書き込み電流を生成する。
【００１４】
読み出し用Ｙセレクタ３０４は、読み出しビット線ＲＢＬに接続されている。読み出し用Ｙセレクタ３０４は、選択メモリセル３００ｓに接続される読み出しビット線ＲＢＬを選択読み出しビット線ＲＢＬｓとして選択する。読み出し電流負荷回路３０５は、選択読み出しビット線ＲＢＬｓに所定の読み出し電流を流す。リファレンス電流回路３０８は定電流回路もしくはメモリセルと同様な構成のリファレンスセルで構成される。センスアンプ３０６は、選択読み出しビット線ＲＢＬｓに流れる読み出し電流とリファレンス電流回路３０８より供給されるリファレンス電流との比較を行って、選択メモリセル３００ｓのデータを識別する。出力回路３０７は、センスアンプ３０６で識別したデータを出力する。
【００１５】
上述されているようなＭＲＡＭには、製造ばらつき等によるＭＴＪのＭＲ比の変動により、読み出しマージンが小さくなるという課題がある。上述のＭＲＡＭでは、選択メモリセル３００ｓに保持されているデータを識別するために、選択メモリセル３００ｓのＭＴＪを流れる読み出し電流とリファレンス電流ｉＲＥＦとの比較が行われる。選択メモリセル３００ｓのＭＴＪが高抵抗状態にある場合の読み出し電流ｉＨと低抵抗状態にある場合の読み出し電流ｉＬの比は、ＭＴＪのＭＲ比に依存する。図５は、読み出し電流の波形を示すグラフである。センスアンプ３０６では、読み出し電流ｉＨとリファレンス電流ｉＲＥＦの差ΔＨ又は読み出し電流ｉＬとリファレンス電流ｉＲＥＦの差電流ΔＬを利用してデータを判別する。参考文献によれば、ＭＴＪのＭＲ比は４４％となっており、選択読み出しビット線に同じ電圧をかけて読み出した場合、読み出し電流ｉＨ、ｉＬの比１とすると、式（１）で示される。
ｉＬ：ｉＨ≒１．４４：１ ・・・（１）
【００１６】
一般的にリファレンス電流ｉＲＥＦは、高抵抗状態の読み出し電流ｉＨと低抵抗状態の読み出し電流ｉＬの中間の値を用いるため、高抵抗状態の読み出し電流ｉＨで規格化したリファレンス電流ｉＲＥＦは式（２）で示される。
ｉＲＥＦ＝（１．４４＋１）／２≒１．２２ ・・・（２）
【００１７】
よって、高抵抗状態の読み出し電流ｉＨとリファレンス電流ｉＲＥＦとの電流比は、式（３）で表わされ、リファレンス電流ｉＲＥＦと低抵抗時の読み出し電流ｉＬとの電流比は、式（４）で表わされる。
ｉＨ：ｉＲＥＦ＝１：１．２２≒０．８２：１ ・・・（３）
ｉＲＥＦ：ｉＬ＝１．２２：１．４４≒１：１．１８ ・・・（４）
【００１８】
選択メモリセル３００ｓのＭＴＪが低抵抗状態及び高抵抗状態にある場合においてセンスアンプ３０６で利用できる差電流をそれぞれΔＬ、ΔＨとすると、差電流ΔＬ、ΔＨは、式（１）〜（４）より次式で表すことができる：
ΔＬ＝ｉＬ−ｉＲＥＦ＝１．１８×ｉＲＥＦ−ｉＲＥＦ
＝０．１８×ｉＲＥＦ ・・・（５）
ΔＨ＝ｉＲＥＦ−ｉＨ＝ｉＲＥＦ−０．８２ｉＲＥＦ
＝０．１８×ｉＲＥＦ ・・・（６）
【００１９】
式（５）、（６）から差電流ΔＬ、ΔＨを高抵抗時の電流ｉＨで表すと、式（７）、（８）が得られる：
ΔＬ＝０．１８×ｉＨ／０．８２≒０．２２×ｉＨ ・・・（７）
ΔＨ＝０．１８×ｉＨ／０．８２≒０．２２×ｉＨ ・・・（８）
式（７）、（８）から理解されるように、ＭＲ比４４%に対して、センスアンプ３０６に入力される差電流ΔＬ、ΔＨは読み出し電流ｉＨの２２％程度しか利用できないため、製造ばらつき等によりＭＲ比が変動した場合、リードマージンが小さくなる。
【００２０】
なお、読み出しマージンを増大させるための技術は、特開２００８−０４７６６９号公報、特開２００７−００４９６９号公報、特開２００６−１８５４７７号公報、特開２００４−１０３２１２号公報、及び、特開２００４−０４６９６２号公報に開示されているが、発明者の検討によれば、他の好適なアプローチが存在する。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００８−０４７６６９号公報
【特許文献２】特開２００７−００４９６９号公報
【特許文献３】特開２００６−１８５４７７号公報
【特許文献４】特開２００４−１０３２１２号公報
【特許文献５】特開２００４−０４６９６２号公報
【非特許文献】
【００２２】
【非特許文献１】2009 Symposium on VLSI Technology Digest of Technical Papers 12A-2
【発明の概要】
【発明が解決しようとする課題】
【００２３】
したがって、本発明の目的は、磁気ランダムアクセスメモリの読み出しマージンを増大させることにある。
【課題を解決するための手段】
【００２４】
本発明の一の観点では、半導体装置がメモリセルを具備している。メモリセルは、強磁性体で形成された磁気記録層と、磁気記録層に接合された第１及び第２固定層と、磁気記録層に対向するように設けられた第１及び第２リファレンス層と、第１及び第２リファレンス層と磁気記録層との間にそれぞれに挿入された第１及び第２トンネルバリア膜とを備えている。第１固定層は、第１方向に固定された磁化を有しており、第２固定層は、第１方向と逆の第２方向に固定された磁化を有している。第１及び第２リファレンス層と第１及び第２のトンネルバリア膜とは、第１固定層と第２固定層の間の位置に設けられている。第１リファレンス層は、第１方向及び第２方向のうちの一方の方向である第３方向に固定された磁化を有しており、第２リファレンス層は、第３方向と逆の第４方向に固定された磁化を有している。
【００２５】
当該メモリセルのデータ判別は、第１リファレンス層と第１トンネルバリア膜と磁気記録層で形成される第１ＭＴＪに第１読み出し電流を流すと共に第２リファレンス層と第２トンネルバリア膜と磁気記録層で形成される第２ＭＴＪに第２読み出し電流を流し、第１読み出し電流と第２読み出し電流とを比較することで行われる。
【発明の効果】
【００２６】
本発明によれば、磁気ランダムアクセスメモリの読み出しマージンを増大させることができる。
【図面の簡単な説明】
【００２７】
【図１Ａ】公知の磁気ランダムアクセスメモリのメモリセルの構成を示す図である。
【図１Ｂ】公知の磁気ランダムアクセスメモリのメモリセルの他の構成を示す図である。
【図２Ａ】図１Ａに図示されているメモリセルの構成を示す断面図である。
【図２Ｂ】図１Ｂに図示されているメモリセルの構成を示す断面図である。
【図３Ａ】図１Ａに図示されているメモリセルのレイアウトを示す平面図である。
【図３Ｂ】図１Ｂに図示されているメモリセルのレイアウトを示す平面図である。
【図４】図１Ｂ〜図３Ｂに図示されているメモリセルを用いた磁気ランダムアクセスメモリの構成の例を示すブロック図である。
【図５】図４に図示されている磁気ランダムアクセスメモリで得られる差電流ΔＬ、ΔＨを示す図である。
【図６】本発明の第１の実施形態の磁気ランダムアクセスメモリのメモリセルの構成を示す断面図である。
【図７】第１の実施形態におけるメモリセルのレイアウトを示す平面図である。
【図８】第１の実施形態における磁気ランダムアクセスメモリの構成を示すブロック図である。
【図９Ａ】第１の実施形態のメモリセルが取り得る２つの状態のうちの一方を示す図である。
【図９Ｂ】第１の実施形態のメモリセルが取り得る２つの状態のうちの一方を示す図である。
【図１０】第１の実施形態の磁気ランダムアクセスメモリで得られる差電流ΔＲＢＬを示す図である。
【図１１】本発明の第２の実施形態の磁気ランダムアクセスメモリのメモリセルの構成を示す断面図である。
【図１２】第２の実施形態におけるメモリセルのレイアウトを示す平面図である。
【図１３】本発明の第３の実施形態におけるメモリセルのレイアウトを示す平面図である。
【図１４】本発明の第４の実施形態におけるメモリセルのレイアウトを示す平面図である。
【発明を実施するための形態】
【００２８】
第１の実施形態
図６は、本発明の第１の実施形態の磁気ランダムアクセスメモリのメモリセル２００の構成を示す断面図であり、図７は、レイアウトを示す平面図である。図６において、矢印１０１、矢印１０２、矢印１１０、矢印１２１、矢印１２２は各層の磁化の向きを示している。
【００２９】
図６に図示されているように、第１の実施形態のメモリセル２００は、磁気抵抗効果素子１とＮＭＯＳトランジスタ５１、５２とを備えている。ＮＭＯＳトランジスタ５１、５２は、メモリセル２００の選択に用いられるスイッチ素子である。ＮＭＯＳトランジスタ５１のゲートはワード線ＷＬに、ソースは書き込みビット線ＢＬ１に接続されている。同様に、ＮＭＯＳトランジスタ５２のゲートはワード線ＷＬに、ソースは書き込みビット線ＢＬ２に接続されている。書き込みビット線ＢＬ１、ＢＬ２は、第１配線層に位置するメタル配線として構成されている。図６では、ＮＭＯＳトランジスタ５１、５２の拡散層は書き込みビット線ＢＬ１、ＢＬ２と平行な方向に形成されるため、ＮＭＯＳトランジスタ５１、５２が模式的に図示されている。
【００３０】
磁気抵抗効果素子１は、固定層１１、１２と、固定層１１、１２の上面に接合するように積層された磁気記録層２と、リファレンス層４１、４２と、磁気記録層２とリファレンス層４１、４２との間にそれぞれに挟まれたトンネルバリア膜３１、３２とを備えている。
【００３１】
固定層１１、１２は、いずれも、磁化が固定された強磁性膜で構成される。固定層１１、１２の磁化は、互いに、逆の方向に向けられている。本実施形態では、固定層１１の磁化は上向きに、固定層１２の磁化は下向きに固定される。固定層１１は、ビアコンタクト６１を介してＮＭＯＳトランジスタ５１のドレイン５１ａに接続され、固定層１２は、ビアコンタクト６２を介してＮＭＯＳトランジスタ５２のドレイン５２ａに接続されている。
【００３２】
磁気記録層２も、強磁性膜で形成される。ここで、磁気記録層２のうちの、それぞれ固定層１１、１２に接合する領域２ａ、２ｂの磁化は、固定層１１、１２との交換結合により固定される。以下では、領域２ａ、２ｂを、磁化固定領域２ａ、２ｂということがある。一方、領域２ａ、２ｂの間の領域２ｃは、磁化が反転可能であり、以下では、領域２ｃを磁化反転領域２ｃということがある。
【００３３】
磁気記録層２の上面にトンネルバリア膜３１、３２が積層され、そのトンネルバリア膜３１、３２の上面にリファレンス層４１、４２が積層されている。リファレンス層４１、４２と、トンネルバリア膜３１、３２と、磁気記録層２の磁化反転領域２ｃとで、２つのＭＴＪが形成されている。リファレンス層４１、４２の磁化の向きは、互いに逆向きである。本実施形態では、リファレンス層４１の磁化は上向きに、リファレンス層４２の磁化は下向きに向けられている。リファレンス層４１は、ビアコンタクト８１を介して読み出しビット線ＲＢＬＴに接続され、リファレンス層４２は、ビアコンタクト８２を介して読み出しビット線ＲＢＴＢに接続される。読み出しビット線ＲＢＬＴ、ＲＢＴＢは、いずれも、第１配線層に位置するメタル配線として構成されている。
【００３４】
図７には、２つのメモリセル２００が図示されている。図示された２つのメモリセル２００は、線対称に配置されている。同一の配線層のメタル配線で形成された読み出しビット線ＲＢＬＴ、ＲＢＬＢ、及び書き込みビット線ＢＬ１、ＢＬ２は、デザインルールに従いながら、平行に配置されている。ワード線ＷＬは、ポリシリコンゲートとして形成されており、拡散層５３、５４を横断するように設けられている。ＮＭＯＳトランジスタ５１、５２は、拡散層５３、５４とワード線ＷＬとで形成されている。ワード線ＷＬは、読み出しビット線ＲＢＬＴ、ＲＢＬＢ及び書き込みビット線ＢＬ１、ＢＬ２と直交する方向に設けられている。ＮＭＯＳトランジスタ５１のドレインは、ビアコンタクト６１を介して固定層１１に接続され、ＮＭＯＳトランジスタ５２のドレインは、ビアコンタクト６２を介して固定層１２に接続されている。また、ＮＭＯＳトランジスタ５１のソースは、ビアコンタクト９１を介して書き込みビット線ＢＬ１に接続されており、ＮＭＯＳトランジスタ５２のソースは、ビアコンタクト９２を介して書き込みビット線ＢＬ２に接続されている。磁気記録層２は、デザインルールに従って、セル境界およびビアコンタクト９１、９２から一定の距離をとって配置される。
【００３５】
図８は、図６、図７に図示されているメモリセル２００を用いた場合のＭＲＡＭの構成の一例を示すブロック図である。本実施形態のＭＲＡＭは、上述の構成の複数のメモリセル２００がマトリクス上に配置されたメモリセルアレイを有している。メモリセルアレイには、更に、ワード線ＷＬと、書き込みビット線ＢＬ１、ＢＬ２と、読み出しビット線ＲＢＬＴ、ＲＢＬＢとが設けられている。
【００３６】
当該ＭＲＡＭは、更に、Ｘセレクタ２０１と、書き込み用Ｙセレクタ２０２と、書き込み電流供給回路２０３と、読み出し用Ｙセレクタ２０４と、読み出し電流負荷回路２０５と、センスアンプ２０６と、出力回路２０７とを備えている。後述されるように、本実施形態では、リファレンス電流がメモリセル２００自体から生成されるので、図４のリファレンス電流回路３０８に対応する回路は存在しない。
【００３７】
Ｘセレクタ２０１は、ワード線ＷＬに接続されており、データの書き込み動作時、及び読み出し動作時において、選択メモリセル（アクセスすべきメモリセル２００）に接続されたワード線ＷＬを選択ワード線として選択する。図８では、選択メモリセルが符号２００ｓで、選択ワード線が符号ＷＬｓで示されている。
【００３８】
書き込み用Ｙセレクタ２０２は、書き込みビット線ＢＬ１、ＢＬ２に接続されており、選択メモリセル２００ｓに接続される書き込みビット線ＢＬ１、ＢＬ２を選択書き込みビット線ＢＬ１ｓおよびＢＬ２ｓとして選択する。書き込み電流供給回路２０３は、その入力に入力される入力データＤＩＮに応答して、選択メモリセル２００ｓに流すべき書き込み電流を生成する。
【００３９】
読み出し用Ｙセレクタ２０４は、読み出しビット線ＲＢＬＴ、ＲＢＬＢに接続されている。読み出し用Ｙセレクタ２０４は、選択メモリセル２００ｓに接続される読み出しビット線ＲＢＬＴ、ＲＢＬＢを、それぞれ、選択読み出しビット線ＲＢＬＴｓ、ＲＢＬＢｓとして選択する。読み出し電流負荷回路２０５は、選択読み出しビット線ＲＢＬＴｓ、ＲＢＬＢｓに所定の読み出し電流を流す。センスアンプ２０６は、２本の選択読み出しビット線ＲＢＬＴｓ、ＲＢＬＢｓに流れる読み出し電流を比較して、選択メモリセル２００ｓのデータを識別する。出力回路２０７は、センスアンプ２０６で識別したデータを出力データＤＯＵＴとして出力する。
【００４０】
続いて、第１の実施形態の磁気ランダムアクセスメモリの動作について説明する。第１の実施形態では、読み出しビット線ＲＢＬＴに接続されたリファレンス層４１と読み出しビット線ＲＢＬＢに接続されたリファレンス層４２の磁化の方向が逆にされている。図６に図示されている矢印１０１、矢印１０２、矢印１１０、矢印１２１、矢印１２２は各層の磁化の向きを示している。これにより、各メモリセル２００が、データに対応するデータ電流と、リファレンス電流との両方を生成できるように構成されている。
【００４１】
各メモリセル２００には２つの状態があり、図９Ａ、図９Ｂは、その２つの状態を示している。各メモリセル２００は、磁壁２０の位置、即ち、磁化反転領域２ｃの磁化の向きとしてデータを記憶する。以下では、図９Ａに図示されているように、磁化反転領域２ｃの磁化が下向きである場合にメモリセル２００が“０”データを記憶し、図９Ｂに図示されているように、磁化反転領域２ｃの磁化が上向きである場合にメモリセル２００が“１”データを記憶しているとして説明を行う。
【００４２】
データ書き込みは、ＮＭＯＳトランジスタ５１、５２をオンした状態で、書き込みビット線ＢＬ１、ＢＬ２の間に磁気記録層２を介して書き込み電流を流すことで行われる。詳細には、書き込みビット線ＢＬ１から書き込みビット線ＢＬ２に磁気記録層２を介して書き込み電流が流されると、磁壁２０が磁気記録層２内を移動し、図９Ａに図示されているように、固定層１１とリファレンス層４１との間の位置に移動する。この場合、リファレンス層４１と磁化反転領域２ｃの磁化の向きが逆になり、リファレンス層４２と磁化反転領域２ｃの磁化の向きが同一になる。この状態では、リファレンス層４１とトンネルバリア膜３１と磁化反転領域２ｃとで構成されるＭＴＪが高抵抗状態になり、リファレンス層４２とトンネルバリア膜３２と磁化反転領域２ｃとで構成されるＭＴＪが低抵抗状態になる。
【００４３】
一方、書き込みビット線ＢＬ２から書き込みビット線ＢＬ１に磁気記録層２を介して書き込み電流が流されると、磁壁２０が磁気記録層２内を移動し、図９Ｂに図示されているように、リファレンス層４２と固定層１１との間の位置に移動する。この場合、リファレンス層４１と磁化反転領域２ｃの磁化の向きが同一になり、リファレンス層４２と磁化反転領域２ｃの磁化の向きが逆になる。この状態では、リファレンス層４１とトンネルバリア膜３１と磁化反転領域２ｃとで構成されるＭＴＪが低抵抗状態になり、リファレンス層４２とトンネルバリア膜３２と磁化反転領域２ｃとで構成されるＭＴＪが高抵抗状態になる。
【００４４】
データ読み出しは、読み出しビット線ＲＢＬＴ、読み出しビット線ＲＢＬＢに所定の電圧を印加して選択メモリセル２００ｓの２個のＭＴＪに電流を流すことで行う。“０”データが読みだされる場合、即ち、図９Ａに図示されているように磁壁２０がリファレンス層４１と固定層１１の間の磁気記録層２に存在する場合、読み出しビット線ＲＢＬＴに接続されるＭＴＪは高抵抗状態、読み出しビット線ＲＢＬＢに接続されるＭＴＪは低抵抗状態となっている。書き込みビット線ＢＬ１、ＢＬ２を接地電位に固定し、読み出しビット線ＲＢＬＴ、ＲＢＬＢに所定の電圧を印加した状態で、ワード線ＷＬを高電位にしてＮＭＯＳトランジスタ５１、５２をオンすると、読み出しビット線ＲＢＬＴ、ＲＢＬＢにはそれぞれ、読み出し電流ｉＲＢＬＴ、ｉＲＢＬＢが流れる。読み出し電流ｉＲＬＢＴは高抵抗状態のＭＴＪを流れる電流であり、電流ｉＲＢＬＢは低抵抗状態のＭＴＪを流れる電流であるため、読み出し電流ｉＲＢＬＴ、ｉＲＢＬＢを比較すると、読み出し電流ｉＲＢＬＢが大きい。このように、センスアンプ２０６で読み出し電流ｉＲＢＬＴ、ｉＲＢＬＢを比較することでデータ判別を行うことができる。本実施形態では、読み出し電流ｉＲＢＬＢが読み出し電流ｉＲＢＬＴよりも大きいことから、“０”データが選択メモリセル２００ｓに記憶されていると判別することができる。この場合、センスアンプ２０６の比較結果に応じて、出力回路２０７が“０”データを出力する。
【００４５】
“１”データの読み出しも同様にして行うことができる。であり、“１”データの読み出しの場合は、読み出し電流ｉＲＢＬＴ、ｉＲＢＬＢを比較して読み出し電流ｉＲＢＬＴが大きい場合に、“１”データが選択メモリセル２００ｓに記憶されていると判別すればよい。
【００４６】
このようなデータ読み出しによれば、読み出しマージンを広げることができる。図１０は、本実施形態における、“０”データを読み出す場合の読み出し電流のグラフである。“０”データを読み出す場合、読み出しビット線ＲＢＬＴに流れる読み出し電流ｉＲＢＬＴはＭＴＪが高抵抗状態である場合の電流であり、読み出しビット線ＲＢＬＢに流れる読み出し電流ｉＲＢＬＢはＭＴＪが低抵抗状態である場合の電流である。読み出し電流の比はＭＲ比に依存するので、参考文献のＭＲ比４４％を用いると、読み出し電流ｉＲＢＬＴ、ｉＲＢＬＢの比は１：１．４４となる。
【００４７】
よって、センスアンプ２０６で検知される差電流ΔＲＢＬは、式（９）のようになる：
ΔＲＢＬ＝ｉＲＢＬＢ−ｉＲＢＬＴ
＝１．４４×ｉＲＢＬＴ−ｉＲＢＬＴ
＝０．４４×ｉＲＢＬＴ ・・・（９）
【００４８】
読み出し電流ｉＲＢＬＴはＭＴＪが高抵抗状態である場合の電流のため、図５に図示された読み出し電流ｉＨと同じである。よって、本実施形態においてセンスアンプ２０６で検知される差電流ΔＲＢＬは以下のように表すことが出来る。
ΔＲＢＬ＝０．４４×ｉＨ ・・・（１０）
【００４９】
従来技術では、式（７）、（８）に示されるように差電流ΔＬ、ΔＨは読み出し電流ｉＨの０．２２倍程度であったが、本発明では、式（１０）から理解されるように、０．４４倍と約２倍の差電位を得ることが出来、読み出しマージンを拡大することができる。“１”データを読み出す場合も、同様である。
【００５０】
付随的な効果として、本実施形態ではデータ読み出しに使用される１組のＭＴＪは、いずれも、ＮＭＯＳトランジスタ５１、５２のドレインに接続されているため、ＮＭＯＳトランジスタ５１、５２のオン抵抗の影響を無視することが出来る。従来技術のような、リファレンス電流をリファレンスセルから生成する構成では、メモリセルの選択に使用されるＭＯＳトランジスタのオン抵抗のバラツキも、読み出しマージンを減少させることになる。メモリセルの選択に使用されるＭＯＳトランジスタのオン抵抗を無視できることで、ＭＲ比を有効に利用することが出来、読み出しマージンを大きくすることが出来る。
【００５１】
なお、本実施形態では、固定層１１、１２、磁気記録層２、及びリファレンス層４１、４２の磁化の向きがすべて膜面に垂直な方向となっているが、これらの層の磁化は面内方向に向けられてもよい。この場合でも、本実施形態の磁気ランダムアクセスメモリは、同様に動作する。
【００５２】
第２の実施形態：
図１１は、本発明の第２の実施形態の磁気ランダムアクセスメモリのメモリセル２００Ａの構成を示す断面図である。第２の実施形態では、リファレンス層４２が、リファレンス層４１に対して磁気記録層２を挟んで対面に位置しており、固定層１１、１２と同じ側に配置されている。トンネルバリア膜３２は、リファレンス層４２と磁気記録層２との間に配置される。リファレンス層４２の磁化の向き（矢印１２２）は、リファレンス層４１の磁化の向き（矢印１２１）と反対を向いている。リファレンス層４２には読み出しビット線ＲＢＬＢがビアコンタクト８２を介して接続される。読み出しビット線ＲＢＬＢは、磁気記録層２よりも下層に配置されている。
【００５３】
固定層１１は、ビアコンタクト８３を介してメタル配線７１に接続され、メタル配線７１は、ビアコンタクト６３を介してＮＭＯＳトランジスタ５１のドレイン５１ａに接続される。固定層１２は、ビアコンタクト８４を介してメタル配線７２に接続され、メタル配線７２は、ビアコンタクト６４を介してＮＭＯＳトランジスタ５２のドレイン５２ａに接続される。ＮＭＯＳトランジスタ５１、５２の拡散層は書き込みビット線ＢＬ１、ＢＬ２の方向に延伸するように形成されるため、ＮＭＯＳトランジスタ５１、５２に関しては、模式的に記載している。磁気抵抗素子１Ａはメタル配線７１、７２及び読み出しビット線ＲＢＬＢが位置する第１配線層と、書き込みビット線ＢＬ１、ＢＬ２及び読み出しビット線ＲＢＬＴが位置する第２配線層の間に形成されている。
【００５４】
図１２は、第２の実施形態のＭＲＡＭセルのレイアウト平面図であり、メモリセル２００Ａを線対称に配置した２セル分で構成した図となっている。
【００５５】
第２配線層に位置する書き込みビット線ＢＬ１、ＢＬ２と読み出しビット線ＲＢＬＴは、デザインルールに従って平行に配置される。ＮＭＯＳトランジスタ５１、５２が、拡散層５３、５４と、それらを横断するように設けられたワード線ＷＬとで構成されており、ワード線ＷＬは、書き込みビット線ＢＬ１、ＢＬ２と直交するように配置されている。ＮＭＯＳトランジスタ５１のドレインは、ビアコンタクト６３、メタル配線７１、及びビアコンタクト８３を介して固定層１１に接続されており、ＮＭＯＳトランジスタ５２のドレインは、ビアコンタクト６４、メタル配線７２、及びビアコンタクト８４を介して固定層１１に接続されている。一方、ＮＭＯＳトランジスタ５１のソースは、ビアコンタクト９３を介してメタル配線７３に接続され、そのメタル配線７３はビアコンタクト８５を介して書き込みビット線ＢＬ１に接続される。更に、ＮＭＯＳトランジスタ５２のソースは、ビアコンタクト９４を介してメタル配線７４に接続され、そのメタル配線７４はビアコンタクト８６を介して書き込みビット線ＢＬ２に接続される。ここで、メタル配線７３、７４は、第１配線層に設けられる配線である。磁気記録層２は、デザインルールにしたがって、メモリセルの境界およびビアコンタクト９３、９４から一定の距離をとって配置される。磁気記録層２の上面にはトンネルバリア膜３１が配置され、トンネルバリア膜３１の上面にはリファレンス層４１が配置される。リファレンス層４１はビアコンタクト８１を介して読み出しビット線ＲＢＬＴと接続される。第１配線層に位置する読み出しビット線ＲＢＬＢは、第２配線層に位置する読み出しビット線ＲＢＬＴと同一座標に配置される。磁気記録層２の下面にはトンネルバリア膜３２が配置され、トンネルバリア膜３２の下面にはリファレンス層４２が配置される。リファレンス層４２は、ビアコンタクト８２を介して読み出しビット線ＲＢＬＢと接続される。
【００５６】
第２の実施形態の磁気ランダムアクセスメモリは、その動作が第１の実施形態の磁気ランダムアクセスメモリと同じであり、第１の実施形態の磁気ランダムアクセスメモリと同様、読み出しマージンを広げることができる。加えて、第２の実施形態では、第１の実施形態と比較して、リファレンス層４１、４２が重ねて配置されるため、固定層１１、１２の間隔を短くすることができ、メモリセルの面積を縮小できる。また、第２の実施形態では、リファレンス層４１、４２の間に磁壁が位置することでメモリセル２００Ａに記憶されているデータが不定になる状態が発生しない。これは、動作の信頼性の向上に好適である。更に、第２の実施形態では、磁壁の移動距離も短くなるため、書き込み時間が短縮できる利点がある。
【００５７】
第３の実施形態：
図１３は、本発明の第３の実施形態のＭＲＡＭのメモリセル２００Ｂのレイアウトを示すレイアウト図である。第２の実施形態では、磁気記録層２にくびれ部１３１、１３２が設けられている。くびれ部１３１は固定層１１とリファレンス層４１の間に位置し、くびれ部１３２はリファレンス層４２と固定層１２の間に位置している。くびれ部１３１、１３２は、磁壁に対しピンポテンシャルの役割を果たす。このため、磁気記録層２における磁壁の位置制御が容易となり、データ書き込みの信頼性が向上する。
【００５８】
第４の実施形態：
図１４は、本発明の第４の実施形態のＭＲＡＭのメモリセル２００Ｃのレイアウトを示すレイアウト図である。図１４に図示されている第４の実施形態のレイアウトでは、図７に図示されているレイアウトと比較すると、拡散層５３、５４の幅Ｗ（即ち、チャネル幅又はゲート幅）が増大されている。より具体的には、本実施形態では、拡散層５３が、書き込みビット線ＢＬ１と拡散層５３を接続するビアコンタクト９１から少なくとも読み出しビット線ＲＢＬＴの下方の領域まで到達するように設けられ、拡散層５４は、書き込みビット線ＢＬ２と拡散層５４を接続するビアコンタクト９２から読み出しビット線ＲＢＬＢの下方の領域まで到達するように設けられる。ここで、図１４のレイアウトでは、拡散層５３、５４は、読み出しビット線ＲＢＬＢ、ＲＢＬＴの間の領域まで到達するように設けられている。
【００５９】
ＮＭＯＳトランジスタ５１、５２のチャネル幅（ゲート幅）を大きくすることで大きな書き込み電流を流すことが可能になり、データ書き込みに要する時間を短縮することができる。大きな書き込み電流を流すという観点からは、拡散層５３、５４の間の間隔は、デザインルールで許容される最小の寸法であることが好ましい。これにより、ＮＭＯＳトランジスタ５１、５２のチャネル幅を最大にすることができる。
【００６０】
以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者に自明的な様々な変更と共に実施され得る。また、上述の実施形態は、技術的に矛盾が無い限り、組み合わせて実施できることにも留意されたい。例えば、第３、第４の実施形態の磁気ランダムアクセスメモリのレイアウトは、他の実施形態の磁気ランダムアクセスメモリにも適用可能である。
【符号の説明】
【００６１】
２００、２００Ａ、２００Ｂ、２００Ｃ、３００：メモリセル
１：磁気抵抗効果素子
１１、１２：固定層
２：磁気記録層
２０：磁壁
３、３１、３２：トンネルバリア膜
４、４１、４２：リファレンス層
５１、５２：ＮＭＯＳトランジスタ
５１ａ、５２ａ：ドレイン
５３、５４：拡散層
８、６１、６２、６３、６４、８１、８２、８３、８４、８５、８６、９１、９２、９３、９４：ビアコンタクト
７１、７２、７３、７４：メタル配線
１０１、１０２：矢印（磁化の方向）
１２０、１２１、１２２：矢印（磁化の方向）
１１０、１１１、１１２：矢印（磁化の方向）
１３１、１３２：くびれ部
２００ｓ、３００ｓ：選択メモリセル
２０１、３０１：Ｘセレクタ
２０２、３０２：書き込み用Ｙセレクタ
２０３、３０３：書き込み電流供給回路
２０４，３０４：読み出し用Ｙセレクタ
２０５、３０５：読み出し電流負荷回路
２０６、３０６：センスアンプ
２０７、３０７：出力回路
３０８：リファレンス電流回路
ＷＬ：ワード線
ＷＬｓ：選択ワード線
ＢＬ１、ＢＬ２：書き込みビット線
ＢＬ１ｓ、ＢＬ２ｓ：選択書き込みビット線
ＲＢＬ、ＲＢＬＴ、ＲＢＬＢ：読み出しビット線
ＲＢＬｓ、ＲＢＬＴｓ、ＲＢＬＢｓ：選択読み出しビット線
ＧＮＤ：接地線
ＤＩＮ：入力データ
ＤＯＵＴ：出力データ
【特許請求の範囲】
【請求項１】
メモリセルを具備し、
前記メモリセルが、
強磁性体で形成された磁気記録層と、
前記磁気記録層に接合された第１及び第２固定層と、
前記磁気記録層に対向するように設けられた第１及び第２リファレンス層と、
前記第１及び第２リファレンス層と前記磁気記録層との間にそれぞれに挿入された第１及び第２トンネルバリア膜
とを備え、
前記第１固定層は、第１方向に固定された磁化を有し、
前記第２固定層は、前記第１方向と逆の第２方向に固定された磁化を有し、
前記第１及び第２リファレンス層と、前記第１及び第２のトンネルバリア膜とが、前記第１固定層と前記第２固定層の間の位置に設けられ、
前記第１リファレンス層は、前記第１方向及び前記第２方向のうちの一方の方向である第３方向に固定された磁化を有しており、
前記第２リファレンス層は、前記第３方向と逆の第４方向に固定された磁化を有している
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
更に、
前記第１リファレンス層と前記第１トンネルバリア膜と前記磁気記録層で形成される第１ＭＴＪに第１読み出し電流を流し、前記第２リファレンス層と前記第２トンネルバリア膜と前記磁気記録層で形成される第２ＭＴＪに第２読み出し電流を流す読み出し回路を備えており、
前記読み出し回路は、前記第１読み出し電流と前記第２読み出し電流とを比較することにより、前記メモリセルに記憶されているデータを判別する
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第１リファレンス層は、前記磁気記録層の第１面に対向するように設けられ、
前記第２リファレンス層は、前記磁気記録層の前記第１面と反対の第２面に対向するように設けられている
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
前記第１固定層と前記第２固定層の間に書き込み電流を流す書き込み回路を備え、
前記第１リファレンス層は、前記第１固定層に隣接して設けられ、
前記第２リファレンス層は、前記第２固定層に隣接して設けられ、
前記メモリセルへのデータ書き込みは、前記磁気記録層の磁壁を、前記第１リファレンス層と前記第１固定層の間の位置、又は、前記第２リファレンス層と前記第２固定層の間の位置に前記書き込み電流によって移動させることで行われる
半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
更に、
第１及び第２書き込みビット線と、
前記第１及び第２リファレンス層にそれぞれに接続され、前記第１及び第２書き込みビット線の間に前記第１及び第２書き込みビット線と平行に設けられた第１及び第２読み出しビット線
とを備え、
前記メモリセルが、更に、
前記第１固定層に接続されたドレインと前記第１書き込みビット線に接続されたソースとを備える第１ＭＯＳトランジスタと、
前記第２固定層に接続されたドレインと前記第２書き込みビット線に接続されたソースとを備える第２ＭＯＳトランジスタ
とを備え、
前記第１ＭＯＳトランジスタが、第１拡散層と前記第１拡散層を横断するように設けられたワード線とで構成され、
前記第１拡散層が、前記第１ＭＯＳトランジスタのソースと前記第１書き込みビット線とを接続するビアコンタクトから、少なくとも前記第１読み出しビット線の下方の領域に到達するように設けられている
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第２ＭＯＳトランジスタが、第２拡散層と前記ワード線とで構成され、
前記ワード線が前記第２拡散層を横断するように設けられ、
前記複数の読み出しビット線が、前記複数のリファレンス層のうち前記第２固定層に最近接する第２最近接リファレンス層に接続された第２読み出しビット線を含み、
前記第２拡散層が、前記第２ＭＯＳトランジスタのソースと前記第２書き込みビット線とを接続するビアコンタクトから、少なくとも前記第２読み出しビット線の下方の領域に到達するように設けられている
半導体装置。
【請求項７】
請求項１乃至５のいずれかに記載の半導体装置であって、
前記磁気記録層には、前記第１リファレンス層と前記第１固定層の間の位置、及び第２リファレンス層と前記第２固定層の間の位置にくびれ部が設けられる
半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置を備える磁気ランダムアクセスメモリ。
【請求項１】
メモリセルを具備し、
前記メモリセルが、
強磁性体で形成された磁気記録層と、
前記磁気記録層に接合された第１及び第２固定層と、
前記磁気記録層に対向するように設けられた第１及び第２リファレンス層と、
前記第１及び第２リファレンス層と前記磁気記録層との間にそれぞれに挿入された第１及び第２トンネルバリア膜
とを備え、
前記第１固定層は、第１方向に固定された磁化を有し、
前記第２固定層は、前記第１方向と逆の第２方向に固定された磁化を有し、
前記第１及び第２リファレンス層と、前記第１及び第２のトンネルバリア膜とが、前記第１固定層と前記第２固定層の間の位置に設けられ、
前記第１リファレンス層は、前記第１方向及び前記第２方向のうちの一方の方向である第３方向に固定された磁化を有しており、
前記第２リファレンス層は、前記第３方向と逆の第４方向に固定された磁化を有している
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
更に、
前記第１リファレンス層と前記第１トンネルバリア膜と前記磁気記録層で形成される第１ＭＴＪに第１読み出し電流を流し、前記第２リファレンス層と前記第２トンネルバリア膜と前記磁気記録層で形成される第２ＭＴＪに第２読み出し電流を流す読み出し回路を備えており、
前記読み出し回路は、前記第１読み出し電流と前記第２読み出し電流とを比較することにより、前記メモリセルに記憶されているデータを判別する
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第１リファレンス層は、前記磁気記録層の第１面に対向するように設けられ、
前記第２リファレンス層は、前記磁気記録層の前記第１面と反対の第２面に対向するように設けられている
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
前記第１固定層と前記第２固定層の間に書き込み電流を流す書き込み回路を備え、
前記第１リファレンス層は、前記第１固定層に隣接して設けられ、
前記第２リファレンス層は、前記第２固定層に隣接して設けられ、
前記メモリセルへのデータ書き込みは、前記磁気記録層の磁壁を、前記第１リファレンス層と前記第１固定層の間の位置、又は、前記第２リファレンス層と前記第２固定層の間の位置に前記書き込み電流によって移動させることで行われる
半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
更に、
第１及び第２書き込みビット線と、
前記第１及び第２リファレンス層にそれぞれに接続され、前記第１及び第２書き込みビット線の間に前記第１及び第２書き込みビット線と平行に設けられた第１及び第２読み出しビット線
とを備え、
前記メモリセルが、更に、
前記第１固定層に接続されたドレインと前記第１書き込みビット線に接続されたソースとを備える第１ＭＯＳトランジスタと、
前記第２固定層に接続されたドレインと前記第２書き込みビット線に接続されたソースとを備える第２ＭＯＳトランジスタ
とを備え、
前記第１ＭＯＳトランジスタが、第１拡散層と前記第１拡散層を横断するように設けられたワード線とで構成され、
前記第１拡散層が、前記第１ＭＯＳトランジスタのソースと前記第１書き込みビット線とを接続するビアコンタクトから、少なくとも前記第１読み出しビット線の下方の領域に到達するように設けられている
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第２ＭＯＳトランジスタが、第２拡散層と前記ワード線とで構成され、
前記ワード線が前記第２拡散層を横断するように設けられ、
前記複数の読み出しビット線が、前記複数のリファレンス層のうち前記第２固定層に最近接する第２最近接リファレンス層に接続された第２読み出しビット線を含み、
前記第２拡散層が、前記第２ＭＯＳトランジスタのソースと前記第２書き込みビット線とを接続するビアコンタクトから、少なくとも前記第２読み出しビット線の下方の領域に到達するように設けられている
半導体装置。
【請求項７】
請求項１乃至５のいずれかに記載の半導体装置であって、
前記磁気記録層には、前記第１リファレンス層と前記第１固定層の間の位置、及び第２リファレンス層と前記第２固定層の間の位置にくびれ部が設けられる
半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置を備える磁気ランダムアクセスメモリ。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−２６６００（Ｐ２０１３−２６６００Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６３１６７（Ｐ２０１１−１６３１６７）
【出願日】平成２３年７月２６日（２０１１．７．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２６日（２０１１．７．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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