半導体集積回路のトランジスタ素子
【課題】簡易な構成であり且つトランジスタ毎にしきい値電圧が異なる半導体集積回路のトランジスタ素子の提供。
【解決手段】ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃおよびチャネル領域を備えた支持基板（Ｓｉ基板２）上に、ゲート電極１０とゲート電極１０を覆う中間膜１８とを備える第１および第２のトランジスタ構造を、少なくとも有し、前記第１のトランジスタ構造におけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲でゲート電極１０とチャネル領域とが重なる領域の大部分を覆うよう支持基板（Ｓｉ基板２）に応力を印加する応力膜２２を有し、前記第２のトランジスタ構造におけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、支持基板（Ｓｉ基板２）に応力を印加する応力膜２２を有さない半導体集積回路のトランジスタ素子。
【解決手段】ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃおよびチャネル領域を備えた支持基板（Ｓｉ基板２）上に、ゲート電極１０とゲート電極１０を覆う中間膜１８とを備える第１および第２のトランジスタ構造を、少なくとも有し、前記第１のトランジスタ構造におけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲でゲート電極１０とチャネル領域とが重なる領域の大部分を覆うよう支持基板（Ｓｉ基板２）に応力を印加する応力膜２２を有し、前記第２のトランジスタ構造におけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、支持基板（Ｓｉ基板２）に応力を印加する応力膜２２を有さない半導体集積回路のトランジスタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に用いるトランジスタ素子に関する。
【背景技術】
【０００２】
従来から、半導体集積回路ではトランジスタが数多く使用されている。これら数多くのトランジスタにおいては、回路の仕様によって各トランジスタ毎にしきい値電圧を変化させることが求められる場合があり、支持基板の不純物濃度に変化をもたせることによってこのしきい値電圧の変化を達成していた。
【０００３】
また、トランジスタの駆動能力が低下することを防止する観点で、応力絶縁膜を設ける方法が試されている。例えば、半導体基板上における活性領域に形成されたＭＩＳトランジスタを有する半導体装置であって、ＭＩＳトランジスタは、活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極における上面およびゲート長方向の側面上に形成され、ＭＩＳトランジスタのチャネルに対して応力をゲート長方向に働かせる応力絶縁膜と、ゲート電極におけるゲート幅方向の側面上に形成された下地絶縁膜とを備え、ゲート電極におけるゲート幅方向の側面上には、応力絶縁膜が形成されていない半導体装置が試されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０３６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数のトランジスタを有する半導体集積回路では、使用する回路の仕様によって各トランジスタ毎にしきい値電圧を変える場合があり、このしきい値電圧の変化を達成するため従来においては支持基板の不純物濃度を場所によって変化させる必要があった。尚、不純物濃度が場所によって異なる支持基板の作製は、ホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を、複数回実施することで行なわれていた。
【０００６】
しかし、マスキングおよびインプラの実施を複数回行なう工程は煩雑な工程でもあり、支持基板の不純物濃度を場所によって変化させるような複雑な構成でなく、より簡易な構成であってもトランジスタ毎にしきい値電圧が異なるトランジスタ素子が求められていた。
【０００７】
本発明の目的は、簡易な構成であり且つトランジスタ毎にしきい値電圧が異なる半導体集積回路のトランジスタ素子を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題は、以下の本発明によって解決される。
即ち本願請求項１に係る発明は、
ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第１および第２のトランジスタ構造を、少なくとも有し、
前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない半導体集積回路のトランジスタ素子である。
【発明の効果】
【０００９】
本発明によれば、簡易な構成であり且つトランジスタ毎にしきい値電圧が異なる半導体集積回路のトランジスタ素子が提供される。
【図面の簡単な説明】
【００１０】
【図１】Ａは第１実施形態に係るトランジスタ素子を示す概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図２】Ａは第１実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図３】Ａは第１実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図４】Ａは第２実施形態に係るトランジスタ素子を示す概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図５】Ａは第２実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図６】Ａは第２実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図７】Ａは第３実施形態に係るトランジスタ素子を示す概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図８】図７Ｂのトランジスタ素子におけるＮ型トランジスタ部分の拡大図。
【図９】図８のＮ型トランジスタ部分の変形例を示す拡大図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について詳細に説明する。
＜第１の実施形態＞
本発明において第１の実施形態に係る半導体集積回路のトランジスタ素子は、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第１および第２のトランジスタ構造を、少なくとも有し、前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない。
尚、「大部分」とは、ゲート電極とチャネル領域とが重なる領域の５０％以上を占めることを表す。この「大部分」の定義は、後述の第２および第３の実施形態においても同様である。
【００１２】
第１のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しているため、ゲート電極の下部の支持基板に対して応力を加えることができる。このため、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有していない第２のトランジスタ構造と比べ、しきい値電圧を異ならせることができる。
【００１３】
既述の通り、従来ではトランジスタ毎にしきい値電圧を変えようとする場合、支持基板の不純物濃度を場所によって変化させることで達成していたが、第１実施形態に係るトランジスタ素子によれば、応力膜の有無によってしきい値電圧が制御され、簡易な構成でトランジスタ毎にしきい値電圧を異ならせることができる。
【００１４】
ここで、第１の実施形態の具体例を図を用いて説明する。図１Ａは第１の実施形態に係るトランジスタ素子の概略断面図を、図１Ｂは該トランジスタ素子の上面平面図を表す。
【００１５】
図１Ａ，Ｂに示すトランジスタ素子は、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタ構造がＮ型トランジスタであり、該ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタ構造がＰ型トランジスタである、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のゲート構造を有するトランジスタ素子を示す。
【００１６】
図１Ａ，Ｂに示すトランジスタ素子は、支持基板としてのＳｉ基板２と、素子分離のためのＳＴＩ４と、不純物層６と、絶縁膜としてのゲート酸化膜８と、ゲート電極１０と、ＬＤＤ層１２と、サイドウォール１４と、Ｎ型トランジスタにおけるソース領域１６Ａおよびドレイン領域１６Ｂと、Ｐ型トランジスタにおけるドレイン領域１６Ｃおよびソース領域１６Ｄと、ゲート電極１０を覆う中間膜１８と、ゲート電極１０、ソース領域１６Ａ、１６Ｄおよびドレイン領域１６Ｂ、１６Ｃとの接続となるコンタクト２０と、中間膜１８上にゲート電極１０、ソース領域１６Ａ、１６Ｄおよびドレイン領域１６Ｂ、１６Ｃと接続される配線としてのメタル膜２２と、を有する。（尚、便宜上図１Ｂには中間膜１８は示していない。）
図１Ｂに示す通り、Ｐ型トランジスタ（Ｖｔ１領域）においてソース領域１６Ｄと接続される配線としてのメタル膜２２は、ゲート電極１０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板２に応力を印加する応力膜の役割も担っている。即ち、図１Ａ，Ｂでは、応力膜が、ソース領域１６Ｄに接続する配線としてのメタル膜２２と一体成形されている。
【００１７】
図１Ａ，Ｂに示す通り、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、メタル膜２２が設けられておらず、一方ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、ゲート電極１０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板２に応力を印加するメタル膜２２が設けられている。該メタル膜２２によりＶｔ１領域のトランジスタにはしきい値電圧に変動が及ぼされ、ＮｏｒｍａｌＶｔ領域のトランジスタと比べしきい値電圧を異ならせることができる。
また、応力膜がソース領域１６Ｄに接続する配線としてのメタル膜２２と一体成形されていることにより、ソース領域に接続する配線は電源やグランドへの接続箇所が多いため、ノードの電圧変動が少なく、トランジスタの動作に及ぼす影響が軽減できる。
【００１８】
尚、第１の実施形態では、応力膜としてメタル膜２２を備えた態様を示すが、応力はこれだけに限られず、応力膜としてＰｏｌｙ−Ｓｉ配線や、シリコン窒化膜等の、支持基板に応力を加えることができる膜で置き換えることも可能である。また、後述の第２および第３の実施形態においても同様である。
【００１９】
ここで、図１Ａ，Ｂに示すトランジスタ素子の製造方法について説明する。
まず、Ｓｉ基板２に対し、図２Ａに示すように素子分離としてＳＴＩ４を形成し、Ｓｉ基板２中にＮ型トランジスタであればＰ型不純物（ボロンなど）を、Ｐ型トランジスタであればＮ型不純物（リンなど）をインプラして、不純物層６を形成する。次に、ゲート絶縁膜となるゲート酸化膜８を形成し、更に図２Ａ，Ｂに示すようにゲート電極１０となるＰｏｌｙ−ＳｉをＣＶＤ法により形成する。
【００２０】
次に、図３Ａ，Ｂに示すようにゲート電極１０およびゲート酸化膜８をホトリソ・エッチングにより形状加工を行なった後、インプラによりＬＤＤ層１２を形成する。その後、ＬＰ−ＴＥＯＳやＬＰ−ＳｉＮといったＣＶＤ膜を形成し、異方性エッチングによりゲート電極１０とソース領域１６Ａ，ドレイン領域１６Ｂとの間、またはゲート電極１０とドレイン領域１６Ｃ，ソース領域１６Ｄとの間のスペーサーとなるサイドウォール１４を形成する。
【００２１】
次に、図１Ａに示すようにソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃを形成する為に不純物をインプラする。その後ゲート電極１０とメタル膜２２との間の膜となる中間膜１８としてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト２０（Ｗプラグ）を形成する。その後、メタル膜２２をスパッタにより全面に形成し、図１Ａ，Ｂに示すようにホトリソ・エッチングにより、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃに接続するコンタクト２０上のメタル膜２２が残るように、形状加工を行なう。
この際、ＮｏｒｍａｌＶｔ領域のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域にはメタル膜２２を残さず、一方Ｖｔ１領域のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、ソース領域１６Ｄに接続する配線と一体成形された応力膜としてのメタル膜２２が残るよう上記形状加工を行うことにより、図１Ａ，Ｂに示すトランジスタ素子が得られる。
【００２２】
図１Ａ，Ｂに示すトランジスタ素子では、応力膜の有無によってしきい値電圧が制御されるため、ＮｏｒｍａｌＶｔ領域とＶｔ１領域とでトランジスタ毎にしきい値電圧を異ならせることができる。
また、従来ではしきい値電圧をトランジスタ毎に変化させるために、支持基板の不純物濃度を場所によって変化させる構成とし、またこの構成を達成するためホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を複数回実施する方法によって製造されていた。図１Ａ，Ｂに示すトランジスタ素子では、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃに接続するコンタクト２０上に形成されるメタル膜２２のレイアウトを変えるだけで、マスキングおよびインプラの工程を追加することなく、トランジスタ毎にしきい値電圧が異なるトランジスタ素子が得られ、つまりより簡易な方法でトランジスタ毎にしきい値電圧が異なるトランジスタ素子を製造する事ができる。
【００２３】
＜第２の実施形態＞
本発明において第２の実施形態に係る半導体集積回路のトランジスタ素子は、前記第１の実施形態において、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第３のトランジスタ構造を更に有し、且つ前記第１、第２および第３のトランジスタ構造は前記中間膜を覆う層間膜を更に備え、前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、前記中間膜上の前記応力膜（第１応力膜）に加え、層間膜上にも、前記第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第２応力膜を有し、前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、層間膜上にも、前記支持基板に応力を印加する応力膜を有さず、前記第３のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第３のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第１応力膜を有し、且つ層間膜上に、前記支持基板に応力を印加する第２応力膜を有さないか、または、中間膜上に、前記支持基板に応力を印加する第１応力膜を有さず、且つ層間膜上に、前記第３のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第２応力膜を有する。
【００２４】
第１のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に第１応力膜を有し、且つ層間膜上に第２応力膜を有しており、ゲート電極の下部の支持基板に対して応力を加えることができる。また、第３のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に第１応力膜を有するか（この場合層間膜上には第２応力膜は有さない）、または、層間膜上に第２応力膜を有している（この場合中間膜上には第１応力膜は有さない）ため、ゲート電極の下部の支持基板に対して、第１のトランジスタ構造よりも弱い応力を加えることができる。このため、第３のトランジスタ構造では、ゲート電極とチャネル領域とが重なる領域の中間膜上に第１応力膜を有さず、且つ層間膜上に第２応力膜を有していない第２のトランジスタ構造と比べ、しきい値電圧を異ならせることができ、更に第１のトランジスタ構造では、前記第３のトランジスタ構造と比べ、よりしきい値電圧を異ならせることができる。
【００２５】
即ち、ゲート電極とチャネル領域とが重なる領域に第１および第２応力膜を有するトランジスタ構造と、第１または第２応力膜を有するトランジスタ構造と、第１および第２応力膜の両方を有さないトランジスタ構造と、で３種類のしきい値電圧を持ったトランジスタ素子が得られる。
【００２６】
ここで、第２の実施形態の具体例を図を用いて説明する。図４Ａは第２の実施形態に係るトランジスタ素子の概略断面図を、図４Ｂは該トランジスタ素子の上面平面図を表す。
図４Ａ，Ｂに示すトランジスタ素子は、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタ構造と、該ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタ構造と、該Ｖｔ１領域のトランジスタに比べ更にしきい値電圧を変化させたい領域（Ｖｔ２領域）のトランジスタ構造と、を備えたトランジスタ素子を示す。尚、ＮｏｒｍａｌＶｔ領域、Ｖｔ１領域およびＶｔ２領域のトランジスタは、何れもが同じ型（即ち何れもＰ型トランジスタであるかまたはＮ型トランジスタ）である例を示す。
【００２７】
図４Ａ，Ｂに示すトランジスタ素子は、支持基板としてのＳｉ基板３２と、素子分離のためのＳＴＩ３４と、不純物層３６と、絶縁膜としてのゲート酸化膜３８と、ゲート電極４０と、ＬＤＤ層４２と、サイドウォール４４と、ソース領域４６Ａおよびドレイン領域４６Ｂと、ゲート電極４０を覆う中間膜４８Ａと、ゲート電極４０、ソース領域４６Ａおよびドレイン領域４６Ｂとの接続となるコンタクト５０Ａと、中間膜４８Ａ上にゲート電極４０、ソース領域４６Ａおよびドレイン領域４６Ｂと接続される配線としての第１メタル膜５２Ａと、中間膜４８Ａおよび第１メタル膜５２Ａを覆う層間膜４８Ｂと、第１メタル膜５２Ａとの接続となるコンタクト５０Ｂと、層間膜４８Ｂ上にゲート電極４０、ソース領域４６Ａおよびドレイン領域４６Ｂと接続される配線としての第２メタル膜５２Ｂと、を有する。（尚、便宜上図４Ｂには中間膜４８Ａ、層間膜４８Ｂは示していない。）
図４Ａ，Ｂに示す通り、Ｖｔ１領域においてソース領域４６Ａと接続される配線としてのメタル膜５２Ａは、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板３２に応力を印加する応力膜の役割も担っている。また、Ｖｔ２領域においてソース領域４６Ａと接続される配線としてのメタル膜５２Ａは、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板３２に応力を印加する応力膜の役割も担っており、且つＶｔ２領域においてソース領域４６Ａと接続される配線としてのメタル膜５２Ｂも、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板３２に応力を印加する応力膜の役割も担っている。即ち、図４Ａ，Ｂでは、Ｖｔ１領域における中間膜４８Ａ上の応力膜、Ｖｔ２領域における中間膜４８Ａ上の応力膜、およびＶｔ２領域における層間膜４８Ｂ上の応力膜が、何れもソース領域４６Ａに接続する配線としてのメタル膜５２Ａまたは５２Ｂと一体成形されている。
【００２８】
図４Ａ，Ｂに示す通り、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、中間膜４８Ａ上に第１メタル膜５２Ａが設けられておらず、且つ層間膜４８Ｂ上に第２メタル膜５２Ｂが設けられていない。また、ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、中間膜４８Ａ上に、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板３２に応力を印加する第１メタル膜５２Ａが設けられ、且つ層間膜４８Ｂ上に第２メタル膜５２Ｂが設けられていない。更に、Ｖｔ１領域のトランジスタよりもしきい値電圧をより変化させたい領域（Ｖｔ２領域）のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、中間膜４８Ａ上に、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板３２に応力を印加する第１メタル膜５２Ａが設けられ、且つ層間膜４８Ｂ上に、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板３２に応力を印加する第２メタル膜５２Ｂが設けられている。
該メタル膜５２Ａおよび５２ＢによりＶｔ１領域のトランジスタにはしきい値電圧に変動が及ぼされ、且つＶｔ２領域のトランジスタにはしきい値電圧に更なる変動が及ぼされ、３つの領域のトランジスタのしきい値電圧を異ならせることができる。
また、何れの応力膜もソース領域４６Ａに接続する配線としてのメタル膜５２Ａまたは５２Ｂと一体成形されていることにより、ソース領域に接続する配線は電源やグランドへの接続箇所が多いため、ノードの電圧変動が少なく、トランジスタの動作に及ぼす影響が軽減できる。
【００２９】
ここで、図４Ａ，Ｂに示すトランジスタ素子の製造方法について説明する。
まず、Ｓｉ基板３２に対し、図５Ａに示すように素子分離としてＳＴＩ３４を形成し、Ｓｉ基板３２中にＮ型トランジスタであればＰ型不純物（ボロンなど）を、Ｐ型トランジスタであればＮ型不純物（リンなど）をインプラして、不純物層３６を形成する。次に、ゲート絶縁膜となるゲート酸化膜３８を形成し、更に図５Ａ，Ｂに示すようにゲート電極４０となるＰｏｌｙ−ＳｉをＣＶＤ法により形成する。
【００３０】
次に、図６Ａ，Ｂに示すようにゲート電極４０およびゲート酸化膜３８をホトリソ・エッチングにより形状加工を行なった後、インプラによりＬＤＤ層４２を形成する。その後、ＬＰ−ＴＥＯＳやＬＰ−ＳｉＮといったＣＶＤ膜を形成し、異方性エッチングによりゲート電極４０とソース領域４６Ａ，ドレイン領域４６Ｂとの間のスペーサーとなるサイドウォール４４を形成する。
【００３１】
次に、図４Ａに示すようにソース領域４６Ａ，ドレイン領域４６Ｂを形成する為に不純物をインプラする。その後ゲート電極４０と第１メタル膜５２Ａとの間の膜となる中間膜４８ＡとしてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、ゲート電極４０、ソース領域４６Ａ、ドレイン領域４６Ｂの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト５０Ａ（Ｗプラグ）を形成する。その後、第１メタル膜５２Ａをスパッタにより全面に形成し、図４Ａ，Ｂに示すようにホトリソ・エッチングにより、ゲート電極４０、ソース領域４６Ａ、ドレイン領域４６Ｂに接続するコンタクト５０Ａ上の第１メタル膜５２Ａが残るように、形状加工を行なう。
この際、ＮｏｒｍａｌＶｔ領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には第１メタル膜５２Ａを残さず、一方Ｖｔ１領域およびＶｔ２領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、ソース領域４６Ａに接続する配線と一体成形された応力膜としての第１メタル膜５２Ａが残るよう上記形状加工を行う。
【００３２】
次に、図４Ａに示すように第１メタル膜５２Ａおよび中間膜４８Ａと第２メタル膜５２Ｂとの間の膜となる層間膜４８ＢとしてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、第１メタル膜５２Ａの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト５０Ｂ（Ｗプラグ）を形成する。その後、第２メタル膜５２Ｂをスパッタにより全面に形成し、図４Ａ，Ｂに示すようにホトリソ・エッチングにより、コンタクト５０Ｂ上の第２メタル膜５２Ｂが残るように、形状加工を行なう。
この際、ＮｏｒｍａｌＶｔ領域およびＶｔ１領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には第２メタル膜５２Ｂを残さず、一方Ｖｔ２領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、ソース領域４６Ａに接続する配線と一体成形された応力膜としての第２メタル膜５２Ｂが残るよう上記形状加工を行うことにより、図４Ａ，Ｂに示すトランジスタ素子が得られる。
【００３３】
図４Ａ，Ｂに示すトランジスタ素子では、第１および第２応力膜の有無によってしきい値電圧が３段階に制御されるため、ＮｏｒｍａｌＶｔ領域とＶｔ１領域とＶｔ２領域とでトランジスタ毎にしきい値電圧を３段階で異ならせることができる。
また、従来ではしきい値電圧をトランジスタ毎に変化させるために、支持基板の不純物濃度を場所によって変化させる構成とし、またこの構成を達成するためホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を複数回実施する方法によって製造されていた。図４Ａ，Ｂに示すトランジスタ素子では、第１メタル膜５２Ａおよび第２メタル膜５２Ｂのレイアウトを変えるだけで、マスキングおよびインプラの工程を追加することなく、トランジスタ毎にしきい値電圧が異なるトランジスタ素子が得られ、つまりより簡易な方法でトランジスタ毎にしきい値電圧が３段階で異なるトランジスタ素子を製造する事ができる。
【００３４】
＜第３の実施形態＞
本発明において第３の実施形態に係る半導体集積回路のトランジスタ素子は、前記第１の実施形態において、前記第１のトランジスタ構造がＰ型トランジスタ、前記第２のトランジスタ構造がＮ型トランジスタであり、前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、前記ゲート電極とチャネル領域とが重なる領域を囲むように、前記支持基板に応力を印加する応力膜を有する。
【００３５】
従来、トランジスタの駆動能力を向上させるためには、Ｎ型トランジスタであれば支持基板に対して引っ張り方向に応力を印加し、一方Ｐ型トランジスタであれば支持基板に対して圧縮方向に応力を印加することで実現されていた。但し、Ｎ型トランジスタとＰ型トランジスタとで圧力の方向が異なる為、それぞれで求められる応力が印加されるよう、ホトリソレジストによりマスキングを行なった上で、応力制御の工程を施すことで行なわれていた。このようにＮ型トランジスタ、Ｐ型トランジスタそれぞれで駆動能力を向上させるためには、複数の工程を追加して作り分ける必要があった。
【００３６】
これに対し、第３の実施形態に係るトランジスタ素子では、Ｐ型トランジスタ（第１のトランジスタ構造）においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しているため、ゲート電極の下部の支持基板に対して圧縮方向に応力を加えることができ、該Ｐ型トランジスタの駆動能力が向上される。
一方、Ｎ型トランジスタ（第２のトランジスタ構造）においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しておらず、且つゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、該ゲート電極とチャネル領域とが重なる領域を囲むように、応力膜を有している。そのため、応力膜の直下に圧縮方向の応力が印加されることにより、結果としてゲート電極の下部の支持基板に対しては、引っ張り方向に応力を印加することができ、該Ｎ型トランジスタの駆動能力が向上される。
【００３７】
即ち、第３実施形態に係るトランジスタ素子によれば、応力膜を形成する位置によってゲート電極の下部の支持基板に対してかかる応力の向きが制御され、簡易な構成でＰ型トランジスタおよびＮ型トランジスタの駆動能力を向上させることができる。
【００３８】
ここで、第３の実施形態の具体例を図を用いて説明する。図７Ａは第３の実施形態に係るトランジスタ素子の概略断面図を、図７Ｂは該トランジスタ素子の上面平面図を表す。
【００３９】
図７Ａ，Ｂに示すトランジスタ素子は、支持基板としてのＳｉ基板６２と、素子分離のためのＳＴＩ６４と、不純物層６６と、絶縁膜としてのゲート酸化膜６８と、ゲート電極７０と、ＬＤＤ層７２と、サイドウォール７４と、Ｎ型トランジスタにおけるソース領域７６Ａおよびドレイン領域７６Ｂと、Ｐ型トランジスタにおけるドレイン領域７６Ｃおよびソース領域７６Ｄと、ゲート電極７０を覆う中間膜７８と、ゲート電極７０、ソース領域７６Ａ、７６Ｄおよびドレイン領域７６Ｂ、７６Ｃとの接続となるコンタクト８０と、中間膜７８上にゲート電極７０、ソース領域７６Ａ、７６Ｄおよびドレイン領域７６Ｂ、７６Ｃと接続される配線としてのメタル膜８２と、を有する。（尚、便宜上図７Ｂには中間膜７８は示していない。）
図７Ｂに示す通り、Ｐ型トランジスタにおいてソース領域７６Ｄと接続される配線としてのメタル膜８２は、ゲート電極７０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板６２に応力を印加する応力膜の役割も担っている。即ち、図７Ａ，Ｂでは、応力膜が、ソース領域７６Ｄに接続する配線としてのメタル膜８２と一体成形されている。
【００４０】
図７Ａ，Ｂに示す通り、Ｎ型トランジスタにおけるゲート電極７０とチャネル領域とが重なる領域には、中間膜７８上に、メタル膜８２が設けられておらず、一方Ｐ型トランジスタにおけるゲート電極７０とチャネル領域とが重なる領域には、中間膜７８上に、メタル膜８２が設けられている。また、Ｎ型トランジスタについてより詳細に説明すると、図８に示す通り、ゲート電極７０とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、該ゲート電極７０とチャネル領域とが重なる領域（四辺形の形状）を囲むように、応力膜８２Ａ〜Ｄを有している。前記四辺形の形状のゲート電極７０とチャネル領域とが重なる領域の４つの辺の１辺が、ソース領域７６Ａに接続する配線として形成された応力膜８２Ａと面し、他の１辺が、ドレイン領域７６Ｂに接続する配線として形成された応力膜８２Ｂと面し、他の１辺が、ゲート電極７０に接続する配線として形成された応力膜８２Ｃと面し、他の１辺が、ソース領域７６Ａ、ドレイン領域７６Ｂおよびゲート電極７０の何れにも接続しないダミーの応力膜８２Ｄと面する態様となっている。尚、ダミーの応力膜８２Ｄが、ソース領域７６Ａに接続する配線として形成された応力膜８２Ａと一体成形されている態様も好ましい。
【００４１】
また、図９に示す通り、前記四辺形の形状のゲート電極７０とチャネル領域とが重なる領域が、その４つの辺の内の１辺にのみ面する４つの応力膜８２によって囲まれ、前記４つの応力膜８２は何れもゲート電極とチャネル領域とが重なる領域から離れるほど幅が広くなる形状となるよう、隣接する応力膜との間が前記四辺形の４つの角から伸びるスリットで分割されている態様は、より応力を高めることができ好ましい。
【００４２】
ここで、図７Ａ，Ｂに示すトランジスタ素子の製造方法について説明する。尚、該製造方法は、前述の第１の実施形態にかかる図１Ａ，Ｂに示すトランジスタ素子の製造方法に準じて行なうことができる。
まず、Ｓｉ基板６２に対し、素子分離としてＳＴＩ６４を形成し、Ｓｉ基板６２中にＮ型トランジスタであればＰ型不純物（ボロンなど）を、Ｐ型トランジスタであればＮ型不純物（リンなど）をインプラして、不純物層６６を形成する。次に、ゲート絶縁膜となるゲート酸化膜６８を形成し、更にゲート電極７０となるＰｏｌｙ−ＳｉをＣＶＤ法により形成する。
【００４３】
次に、ゲート電極７０およびゲート酸化膜６８をホトリソ・エッチングにより形状加工を行なった後、インプラによりＬＤＤ層７２を形成する。その後、ＬＰ−ＴＥＯＳやＬＰ−ＳｉＮといったＣＶＤ膜を形成し、異方性エッチングによりゲート電極７０とソース領域７６Ａ，ドレイン領域７６Ｂとの間、またはゲート電極７０とドレイン領域７６Ｃ，ソース領域７６Ｄとの間のスペーサーとなるサイドウォール７４を形成する。
【００４４】
次に、Ｎ型トランジスタ、Ｐ型トランジスタのそれぞれについて、ソース領域７６Ａ，７６Ｄおよびドレイン領域７６Ｂ，７６Ｃを形成する為に不純物をインプラする。その後ゲート電極７０とメタル膜８２との間の膜となる中間膜７８としてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、ゲート電極７０、ソース領域７６Ａ，７６Ｄ、ドレイン領域７６Ｂ，７６Ｃの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト８０（Ｗプラグ）を形成する。その後、メタル膜８２をスパッタにより全面に形成し、ホトリソ・エッチングにより、ゲート電極７０、ソース領域７６Ａ，７６Ｄ、ドレイン領域７６Ｂ，７６Ｃに接続するコンタクト８０上のメタル膜８２が残るように、形状加工を行なう。
この際、Ｐ型トランジスタにおいては、ゲート電極７０とチャネル領域とが重なる領域にはソース領域７６Ｄに接続する配線と一体成形された応力膜としてのメタル膜８２が残るよう上記形状加工を行う。またＮ型トランジスタにおいては、ゲート電極７０とチャネル領域とが重なる領域にはメタル膜８２を残さず、且つゲート電極７０とチャネル領域とが重なる領域よりも外側の領域の中間膜７８上に、該ゲート電極７０とチャネル領域とが重なる領域を囲むように、応力膜８２を残すよう上記形状加工を行うことにより、図７Ａ，Ｂに示すトランジスタ素子が得られる。
【００４５】
図７Ａ，Ｂに示すトランジスタ素子では、応力膜を形成する位置を調整することによりＮ型トランジスタ、Ｐ型トランジスタのいずれにおいても駆動能力を向上させることができる。
また、従来ではＮ型およびＰ型のトランジスタの駆動能力を向上させるために、ホトリソレジストによりマスキングを行なった上で、応力制御の工程を施す方法を行なっていた。図７Ａ，Ｂに示すトランジスタ素子では、メタル膜８２のレイアウトを変えるだけで、マスキングおよび応力制御の工程を追加することなく、Ｎ型およびＰ型のトランジスタの駆動能力が向上したトランジスタ素子が得られ、つまりより簡易な方法でトランジスタの駆動能力を向上させる事ができる。
【符号の説明】
【００４６】
２、３２、６２ Ｓｉ基板（支持基板）
４、３４、６４ ＳＴＩ
６、３６、６６ 不純物層
８、３８、６８ ゲート酸化膜（絶縁膜）
１０、４０、７０ ゲート電極
１２、４２、７２ ＬＤＤ層
１４、４４、７４ サイドウォール
１６Ａ、１６Ｄ、４６Ａ、７６Ａ、７６Ｄ ソース領域
１６Ｂ、１６Ｃ、４６Ｂ、７６Ｂ、７６Ｃ ドレイン領域
１８、４８Ａ、７８ 中間膜
２０、５０Ａ、５０Ｂ、８０ コンタクト
２２、８２ メタル膜
４８Ｂ 層間膜
５２Ａ 第１メタル膜
５２Ｂ 第２メタル膜
【技術分野】
【０００１】
本発明は、半導体集積回路に用いるトランジスタ素子に関する。
【背景技術】
【０００２】
従来から、半導体集積回路ではトランジスタが数多く使用されている。これら数多くのトランジスタにおいては、回路の仕様によって各トランジスタ毎にしきい値電圧を変化させることが求められる場合があり、支持基板の不純物濃度に変化をもたせることによってこのしきい値電圧の変化を達成していた。
【０００３】
また、トランジスタの駆動能力が低下することを防止する観点で、応力絶縁膜を設ける方法が試されている。例えば、半導体基板上における活性領域に形成されたＭＩＳトランジスタを有する半導体装置であって、ＭＩＳトランジスタは、活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極における上面およびゲート長方向の側面上に形成され、ＭＩＳトランジスタのチャネルに対して応力をゲート長方向に働かせる応力絶縁膜と、ゲート電極におけるゲート幅方向の側面上に形成された下地絶縁膜とを備え、ゲート電極におけるゲート幅方向の側面上には、応力絶縁膜が形成されていない半導体装置が試されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０３６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数のトランジスタを有する半導体集積回路では、使用する回路の仕様によって各トランジスタ毎にしきい値電圧を変える場合があり、このしきい値電圧の変化を達成するため従来においては支持基板の不純物濃度を場所によって変化させる必要があった。尚、不純物濃度が場所によって異なる支持基板の作製は、ホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を、複数回実施することで行なわれていた。
【０００６】
しかし、マスキングおよびインプラの実施を複数回行なう工程は煩雑な工程でもあり、支持基板の不純物濃度を場所によって変化させるような複雑な構成でなく、より簡易な構成であってもトランジスタ毎にしきい値電圧が異なるトランジスタ素子が求められていた。
【０００７】
本発明の目的は、簡易な構成であり且つトランジスタ毎にしきい値電圧が異なる半導体集積回路のトランジスタ素子を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題は、以下の本発明によって解決される。
即ち本願請求項１に係る発明は、
ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第１および第２のトランジスタ構造を、少なくとも有し、
前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない半導体集積回路のトランジスタ素子である。
【発明の効果】
【０００９】
本発明によれば、簡易な構成であり且つトランジスタ毎にしきい値電圧が異なる半導体集積回路のトランジスタ素子が提供される。
【図面の簡単な説明】
【００１０】
【図１】Ａは第１実施形態に係るトランジスタ素子を示す概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図２】Ａは第１実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図３】Ａは第１実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図４】Ａは第２実施形態に係るトランジスタ素子を示す概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図５】Ａは第２実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図６】Ａは第２実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図７】Ａは第３実施形態に係るトランジスタ素子を示す概略断面図、ＢはＡのトランジスタ素子の上面平面図。
【図８】図７Ｂのトランジスタ素子におけるＮ型トランジスタ部分の拡大図。
【図９】図８のＮ型トランジスタ部分の変形例を示す拡大図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について詳細に説明する。
＜第１の実施形態＞
本発明において第１の実施形態に係る半導体集積回路のトランジスタ素子は、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第１および第２のトランジスタ構造を、少なくとも有し、前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない。
尚、「大部分」とは、ゲート電極とチャネル領域とが重なる領域の５０％以上を占めることを表す。この「大部分」の定義は、後述の第２および第３の実施形態においても同様である。
【００１２】
第１のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しているため、ゲート電極の下部の支持基板に対して応力を加えることができる。このため、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有していない第２のトランジスタ構造と比べ、しきい値電圧を異ならせることができる。
【００１３】
既述の通り、従来ではトランジスタ毎にしきい値電圧を変えようとする場合、支持基板の不純物濃度を場所によって変化させることで達成していたが、第１実施形態に係るトランジスタ素子によれば、応力膜の有無によってしきい値電圧が制御され、簡易な構成でトランジスタ毎にしきい値電圧を異ならせることができる。
【００１４】
ここで、第１の実施形態の具体例を図を用いて説明する。図１Ａは第１の実施形態に係るトランジスタ素子の概略断面図を、図１Ｂは該トランジスタ素子の上面平面図を表す。
【００１５】
図１Ａ，Ｂに示すトランジスタ素子は、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタ構造がＮ型トランジスタであり、該ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタ構造がＰ型トランジスタである、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のゲート構造を有するトランジスタ素子を示す。
【００１６】
図１Ａ，Ｂに示すトランジスタ素子は、支持基板としてのＳｉ基板２と、素子分離のためのＳＴＩ４と、不純物層６と、絶縁膜としてのゲート酸化膜８と、ゲート電極１０と、ＬＤＤ層１２と、サイドウォール１４と、Ｎ型トランジスタにおけるソース領域１６Ａおよびドレイン領域１６Ｂと、Ｐ型トランジスタにおけるドレイン領域１６Ｃおよびソース領域１６Ｄと、ゲート電極１０を覆う中間膜１８と、ゲート電極１０、ソース領域１６Ａ、１６Ｄおよびドレイン領域１６Ｂ、１６Ｃとの接続となるコンタクト２０と、中間膜１８上にゲート電極１０、ソース領域１６Ａ、１６Ｄおよびドレイン領域１６Ｂ、１６Ｃと接続される配線としてのメタル膜２２と、を有する。（尚、便宜上図１Ｂには中間膜１８は示していない。）
図１Ｂに示す通り、Ｐ型トランジスタ（Ｖｔ１領域）においてソース領域１６Ｄと接続される配線としてのメタル膜２２は、ゲート電極１０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板２に応力を印加する応力膜の役割も担っている。即ち、図１Ａ，Ｂでは、応力膜が、ソース領域１６Ｄに接続する配線としてのメタル膜２２と一体成形されている。
【００１７】
図１Ａ，Ｂに示す通り、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、メタル膜２２が設けられておらず、一方ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、ゲート電極１０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板２に応力を印加するメタル膜２２が設けられている。該メタル膜２２によりＶｔ１領域のトランジスタにはしきい値電圧に変動が及ぼされ、ＮｏｒｍａｌＶｔ領域のトランジスタと比べしきい値電圧を異ならせることができる。
また、応力膜がソース領域１６Ｄに接続する配線としてのメタル膜２２と一体成形されていることにより、ソース領域に接続する配線は電源やグランドへの接続箇所が多いため、ノードの電圧変動が少なく、トランジスタの動作に及ぼす影響が軽減できる。
【００１８】
尚、第１の実施形態では、応力膜としてメタル膜２２を備えた態様を示すが、応力はこれだけに限られず、応力膜としてＰｏｌｙ−Ｓｉ配線や、シリコン窒化膜等の、支持基板に応力を加えることができる膜で置き換えることも可能である。また、後述の第２および第３の実施形態においても同様である。
【００１９】
ここで、図１Ａ，Ｂに示すトランジスタ素子の製造方法について説明する。
まず、Ｓｉ基板２に対し、図２Ａに示すように素子分離としてＳＴＩ４を形成し、Ｓｉ基板２中にＮ型トランジスタであればＰ型不純物（ボロンなど）を、Ｐ型トランジスタであればＮ型不純物（リンなど）をインプラして、不純物層６を形成する。次に、ゲート絶縁膜となるゲート酸化膜８を形成し、更に図２Ａ，Ｂに示すようにゲート電極１０となるＰｏｌｙ−ＳｉをＣＶＤ法により形成する。
【００２０】
次に、図３Ａ，Ｂに示すようにゲート電極１０およびゲート酸化膜８をホトリソ・エッチングにより形状加工を行なった後、インプラによりＬＤＤ層１２を形成する。その後、ＬＰ−ＴＥＯＳやＬＰ−ＳｉＮといったＣＶＤ膜を形成し、異方性エッチングによりゲート電極１０とソース領域１６Ａ，ドレイン領域１６Ｂとの間、またはゲート電極１０とドレイン領域１６Ｃ，ソース領域１６Ｄとの間のスペーサーとなるサイドウォール１４を形成する。
【００２１】
次に、図１Ａに示すようにソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃを形成する為に不純物をインプラする。その後ゲート電極１０とメタル膜２２との間の膜となる中間膜１８としてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト２０（Ｗプラグ）を形成する。その後、メタル膜２２をスパッタにより全面に形成し、図１Ａ，Ｂに示すようにホトリソ・エッチングにより、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃに接続するコンタクト２０上のメタル膜２２が残るように、形状加工を行なう。
この際、ＮｏｒｍａｌＶｔ領域のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域にはメタル膜２２を残さず、一方Ｖｔ１領域のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、ソース領域１６Ｄに接続する配線と一体成形された応力膜としてのメタル膜２２が残るよう上記形状加工を行うことにより、図１Ａ，Ｂに示すトランジスタ素子が得られる。
【００２２】
図１Ａ，Ｂに示すトランジスタ素子では、応力膜の有無によってしきい値電圧が制御されるため、ＮｏｒｍａｌＶｔ領域とＶｔ１領域とでトランジスタ毎にしきい値電圧を異ならせることができる。
また、従来ではしきい値電圧をトランジスタ毎に変化させるために、支持基板の不純物濃度を場所によって変化させる構成とし、またこの構成を達成するためホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を複数回実施する方法によって製造されていた。図１Ａ，Ｂに示すトランジスタ素子では、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃに接続するコンタクト２０上に形成されるメタル膜２２のレイアウトを変えるだけで、マスキングおよびインプラの工程を追加することなく、トランジスタ毎にしきい値電圧が異なるトランジスタ素子が得られ、つまりより簡易な方法でトランジスタ毎にしきい値電圧が異なるトランジスタ素子を製造する事ができる。
【００２３】
＜第２の実施形態＞
本発明において第２の実施形態に係る半導体集積回路のトランジスタ素子は、前記第１の実施形態において、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第３のトランジスタ構造を更に有し、且つ前記第１、第２および第３のトランジスタ構造は前記中間膜を覆う層間膜を更に備え、前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、前記中間膜上の前記応力膜（第１応力膜）に加え、層間膜上にも、前記第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第２応力膜を有し、前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、層間膜上にも、前記支持基板に応力を印加する応力膜を有さず、前記第３のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第３のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第１応力膜を有し、且つ層間膜上に、前記支持基板に応力を印加する第２応力膜を有さないか、または、中間膜上に、前記支持基板に応力を印加する第１応力膜を有さず、且つ層間膜上に、前記第３のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第２応力膜を有する。
【００２４】
第１のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に第１応力膜を有し、且つ層間膜上に第２応力膜を有しており、ゲート電極の下部の支持基板に対して応力を加えることができる。また、第３のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に第１応力膜を有するか（この場合層間膜上には第２応力膜は有さない）、または、層間膜上に第２応力膜を有している（この場合中間膜上には第１応力膜は有さない）ため、ゲート電極の下部の支持基板に対して、第１のトランジスタ構造よりも弱い応力を加えることができる。このため、第３のトランジスタ構造では、ゲート電極とチャネル領域とが重なる領域の中間膜上に第１応力膜を有さず、且つ層間膜上に第２応力膜を有していない第２のトランジスタ構造と比べ、しきい値電圧を異ならせることができ、更に第１のトランジスタ構造では、前記第３のトランジスタ構造と比べ、よりしきい値電圧を異ならせることができる。
【００２５】
即ち、ゲート電極とチャネル領域とが重なる領域に第１および第２応力膜を有するトランジスタ構造と、第１または第２応力膜を有するトランジスタ構造と、第１および第２応力膜の両方を有さないトランジスタ構造と、で３種類のしきい値電圧を持ったトランジスタ素子が得られる。
【００２６】
ここで、第２の実施形態の具体例を図を用いて説明する。図４Ａは第２の実施形態に係るトランジスタ素子の概略断面図を、図４Ｂは該トランジスタ素子の上面平面図を表す。
図４Ａ，Ｂに示すトランジスタ素子は、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタ構造と、該ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタ構造と、該Ｖｔ１領域のトランジスタに比べ更にしきい値電圧を変化させたい領域（Ｖｔ２領域）のトランジスタ構造と、を備えたトランジスタ素子を示す。尚、ＮｏｒｍａｌＶｔ領域、Ｖｔ１領域およびＶｔ２領域のトランジスタは、何れもが同じ型（即ち何れもＰ型トランジスタであるかまたはＮ型トランジスタ）である例を示す。
【００２７】
図４Ａ，Ｂに示すトランジスタ素子は、支持基板としてのＳｉ基板３２と、素子分離のためのＳＴＩ３４と、不純物層３６と、絶縁膜としてのゲート酸化膜３８と、ゲート電極４０と、ＬＤＤ層４２と、サイドウォール４４と、ソース領域４６Ａおよびドレイン領域４６Ｂと、ゲート電極４０を覆う中間膜４８Ａと、ゲート電極４０、ソース領域４６Ａおよびドレイン領域４６Ｂとの接続となるコンタクト５０Ａと、中間膜４８Ａ上にゲート電極４０、ソース領域４６Ａおよびドレイン領域４６Ｂと接続される配線としての第１メタル膜５２Ａと、中間膜４８Ａおよび第１メタル膜５２Ａを覆う層間膜４８Ｂと、第１メタル膜５２Ａとの接続となるコンタクト５０Ｂと、層間膜４８Ｂ上にゲート電極４０、ソース領域４６Ａおよびドレイン領域４６Ｂと接続される配線としての第２メタル膜５２Ｂと、を有する。（尚、便宜上図４Ｂには中間膜４８Ａ、層間膜４８Ｂは示していない。）
図４Ａ，Ｂに示す通り、Ｖｔ１領域においてソース領域４６Ａと接続される配線としてのメタル膜５２Ａは、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板３２に応力を印加する応力膜の役割も担っている。また、Ｖｔ２領域においてソース領域４６Ａと接続される配線としてのメタル膜５２Ａは、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板３２に応力を印加する応力膜の役割も担っており、且つＶｔ２領域においてソース領域４６Ａと接続される配線としてのメタル膜５２Ｂも、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板３２に応力を印加する応力膜の役割も担っている。即ち、図４Ａ，Ｂでは、Ｖｔ１領域における中間膜４８Ａ上の応力膜、Ｖｔ２領域における中間膜４８Ａ上の応力膜、およびＶｔ２領域における層間膜４８Ｂ上の応力膜が、何れもソース領域４６Ａに接続する配線としてのメタル膜５２Ａまたは５２Ｂと一体成形されている。
【００２８】
図４Ａ，Ｂに示す通り、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、中間膜４８Ａ上に第１メタル膜５２Ａが設けられておらず、且つ層間膜４８Ｂ上に第２メタル膜５２Ｂが設けられていない。また、ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、中間膜４８Ａ上に、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板３２に応力を印加する第１メタル膜５２Ａが設けられ、且つ層間膜４８Ｂ上に第２メタル膜５２Ｂが設けられていない。更に、Ｖｔ１領域のトランジスタよりもしきい値電圧をより変化させたい領域（Ｖｔ２領域）のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、中間膜４８Ａ上に、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板３２に応力を印加する第１メタル膜５２Ａが設けられ、且つ層間膜４８Ｂ上に、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板３２に応力を印加する第２メタル膜５２Ｂが設けられている。
該メタル膜５２Ａおよび５２ＢによりＶｔ１領域のトランジスタにはしきい値電圧に変動が及ぼされ、且つＶｔ２領域のトランジスタにはしきい値電圧に更なる変動が及ぼされ、３つの領域のトランジスタのしきい値電圧を異ならせることができる。
また、何れの応力膜もソース領域４６Ａに接続する配線としてのメタル膜５２Ａまたは５２Ｂと一体成形されていることにより、ソース領域に接続する配線は電源やグランドへの接続箇所が多いため、ノードの電圧変動が少なく、トランジスタの動作に及ぼす影響が軽減できる。
【００２９】
ここで、図４Ａ，Ｂに示すトランジスタ素子の製造方法について説明する。
まず、Ｓｉ基板３２に対し、図５Ａに示すように素子分離としてＳＴＩ３４を形成し、Ｓｉ基板３２中にＮ型トランジスタであればＰ型不純物（ボロンなど）を、Ｐ型トランジスタであればＮ型不純物（リンなど）をインプラして、不純物層３６を形成する。次に、ゲート絶縁膜となるゲート酸化膜３８を形成し、更に図５Ａ，Ｂに示すようにゲート電極４０となるＰｏｌｙ−ＳｉをＣＶＤ法により形成する。
【００３０】
次に、図６Ａ，Ｂに示すようにゲート電極４０およびゲート酸化膜３８をホトリソ・エッチングにより形状加工を行なった後、インプラによりＬＤＤ層４２を形成する。その後、ＬＰ−ＴＥＯＳやＬＰ−ＳｉＮといったＣＶＤ膜を形成し、異方性エッチングによりゲート電極４０とソース領域４６Ａ，ドレイン領域４６Ｂとの間のスペーサーとなるサイドウォール４４を形成する。
【００３１】
次に、図４Ａに示すようにソース領域４６Ａ，ドレイン領域４６Ｂを形成する為に不純物をインプラする。その後ゲート電極４０と第１メタル膜５２Ａとの間の膜となる中間膜４８ＡとしてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、ゲート電極４０、ソース領域４６Ａ、ドレイン領域４６Ｂの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト５０Ａ（Ｗプラグ）を形成する。その後、第１メタル膜５２Ａをスパッタにより全面に形成し、図４Ａ，Ｂに示すようにホトリソ・エッチングにより、ゲート電極４０、ソース領域４６Ａ、ドレイン領域４６Ｂに接続するコンタクト５０Ａ上の第１メタル膜５２Ａが残るように、形状加工を行なう。
この際、ＮｏｒｍａｌＶｔ領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には第１メタル膜５２Ａを残さず、一方Ｖｔ１領域およびＶｔ２領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、ソース領域４６Ａに接続する配線と一体成形された応力膜としての第１メタル膜５２Ａが残るよう上記形状加工を行う。
【００３２】
次に、図４Ａに示すように第１メタル膜５２Ａおよび中間膜４８Ａと第２メタル膜５２Ｂとの間の膜となる層間膜４８ＢとしてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、第１メタル膜５２Ａの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト５０Ｂ（Ｗプラグ）を形成する。その後、第２メタル膜５２Ｂをスパッタにより全面に形成し、図４Ａ，Ｂに示すようにホトリソ・エッチングにより、コンタクト５０Ｂ上の第２メタル膜５２Ｂが残るように、形状加工を行なう。
この際、ＮｏｒｍａｌＶｔ領域およびＶｔ１領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には第２メタル膜５２Ｂを残さず、一方Ｖｔ２領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、ソース領域４６Ａに接続する配線と一体成形された応力膜としての第２メタル膜５２Ｂが残るよう上記形状加工を行うことにより、図４Ａ，Ｂに示すトランジスタ素子が得られる。
【００３３】
図４Ａ，Ｂに示すトランジスタ素子では、第１および第２応力膜の有無によってしきい値電圧が３段階に制御されるため、ＮｏｒｍａｌＶｔ領域とＶｔ１領域とＶｔ２領域とでトランジスタ毎にしきい値電圧を３段階で異ならせることができる。
また、従来ではしきい値電圧をトランジスタ毎に変化させるために、支持基板の不純物濃度を場所によって変化させる構成とし、またこの構成を達成するためホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を複数回実施する方法によって製造されていた。図４Ａ，Ｂに示すトランジスタ素子では、第１メタル膜５２Ａおよび第２メタル膜５２Ｂのレイアウトを変えるだけで、マスキングおよびインプラの工程を追加することなく、トランジスタ毎にしきい値電圧が異なるトランジスタ素子が得られ、つまりより簡易な方法でトランジスタ毎にしきい値電圧が３段階で異なるトランジスタ素子を製造する事ができる。
【００３４】
＜第３の実施形態＞
本発明において第３の実施形態に係る半導体集積回路のトランジスタ素子は、前記第１の実施形態において、前記第１のトランジスタ構造がＰ型トランジスタ、前記第２のトランジスタ構造がＮ型トランジスタであり、前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、前記ゲート電極とチャネル領域とが重なる領域を囲むように、前記支持基板に応力を印加する応力膜を有する。
【００３５】
従来、トランジスタの駆動能力を向上させるためには、Ｎ型トランジスタであれば支持基板に対して引っ張り方向に応力を印加し、一方Ｐ型トランジスタであれば支持基板に対して圧縮方向に応力を印加することで実現されていた。但し、Ｎ型トランジスタとＰ型トランジスタとで圧力の方向が異なる為、それぞれで求められる応力が印加されるよう、ホトリソレジストによりマスキングを行なった上で、応力制御の工程を施すことで行なわれていた。このようにＮ型トランジスタ、Ｐ型トランジスタそれぞれで駆動能力を向上させるためには、複数の工程を追加して作り分ける必要があった。
【００３６】
これに対し、第３の実施形態に係るトランジスタ素子では、Ｐ型トランジスタ（第１のトランジスタ構造）においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しているため、ゲート電極の下部の支持基板に対して圧縮方向に応力を加えることができ、該Ｐ型トランジスタの駆動能力が向上される。
一方、Ｎ型トランジスタ（第２のトランジスタ構造）においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しておらず、且つゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、該ゲート電極とチャネル領域とが重なる領域を囲むように、応力膜を有している。そのため、応力膜の直下に圧縮方向の応力が印加されることにより、結果としてゲート電極の下部の支持基板に対しては、引っ張り方向に応力を印加することができ、該Ｎ型トランジスタの駆動能力が向上される。
【００３７】
即ち、第３実施形態に係るトランジスタ素子によれば、応力膜を形成する位置によってゲート電極の下部の支持基板に対してかかる応力の向きが制御され、簡易な構成でＰ型トランジスタおよびＮ型トランジスタの駆動能力を向上させることができる。
【００３８】
ここで、第３の実施形態の具体例を図を用いて説明する。図７Ａは第３の実施形態に係るトランジスタ素子の概略断面図を、図７Ｂは該トランジスタ素子の上面平面図を表す。
【００３９】
図７Ａ，Ｂに示すトランジスタ素子は、支持基板としてのＳｉ基板６２と、素子分離のためのＳＴＩ６４と、不純物層６６と、絶縁膜としてのゲート酸化膜６８と、ゲート電極７０と、ＬＤＤ層７２と、サイドウォール７４と、Ｎ型トランジスタにおけるソース領域７６Ａおよびドレイン領域７６Ｂと、Ｐ型トランジスタにおけるドレイン領域７６Ｃおよびソース領域７６Ｄと、ゲート電極７０を覆う中間膜７８と、ゲート電極７０、ソース領域７６Ａ、７６Ｄおよびドレイン領域７６Ｂ、７６Ｃとの接続となるコンタクト８０と、中間膜７８上にゲート電極７０、ソース領域７６Ａ、７６Ｄおよびドレイン領域７６Ｂ、７６Ｃと接続される配線としてのメタル膜８２と、を有する。（尚、便宜上図７Ｂには中間膜７８は示していない。）
図７Ｂに示す通り、Ｐ型トランジスタにおいてソース領域７６Ｄと接続される配線としてのメタル膜８２は、ゲート電極７０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板６２に応力を印加する応力膜の役割も担っている。即ち、図７Ａ，Ｂでは、応力膜が、ソース領域７６Ｄに接続する配線としてのメタル膜８２と一体成形されている。
【００４０】
図７Ａ，Ｂに示す通り、Ｎ型トランジスタにおけるゲート電極７０とチャネル領域とが重なる領域には、中間膜７８上に、メタル膜８２が設けられておらず、一方Ｐ型トランジスタにおけるゲート電極７０とチャネル領域とが重なる領域には、中間膜７８上に、メタル膜８２が設けられている。また、Ｎ型トランジスタについてより詳細に説明すると、図８に示す通り、ゲート電極７０とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、該ゲート電極７０とチャネル領域とが重なる領域（四辺形の形状）を囲むように、応力膜８２Ａ〜Ｄを有している。前記四辺形の形状のゲート電極７０とチャネル領域とが重なる領域の４つの辺の１辺が、ソース領域７６Ａに接続する配線として形成された応力膜８２Ａと面し、他の１辺が、ドレイン領域７６Ｂに接続する配線として形成された応力膜８２Ｂと面し、他の１辺が、ゲート電極７０に接続する配線として形成された応力膜８２Ｃと面し、他の１辺が、ソース領域７６Ａ、ドレイン領域７６Ｂおよびゲート電極７０の何れにも接続しないダミーの応力膜８２Ｄと面する態様となっている。尚、ダミーの応力膜８２Ｄが、ソース領域７６Ａに接続する配線として形成された応力膜８２Ａと一体成形されている態様も好ましい。
【００４１】
また、図９に示す通り、前記四辺形の形状のゲート電極７０とチャネル領域とが重なる領域が、その４つの辺の内の１辺にのみ面する４つの応力膜８２によって囲まれ、前記４つの応力膜８２は何れもゲート電極とチャネル領域とが重なる領域から離れるほど幅が広くなる形状となるよう、隣接する応力膜との間が前記四辺形の４つの角から伸びるスリットで分割されている態様は、より応力を高めることができ好ましい。
【００４２】
ここで、図７Ａ，Ｂに示すトランジスタ素子の製造方法について説明する。尚、該製造方法は、前述の第１の実施形態にかかる図１Ａ，Ｂに示すトランジスタ素子の製造方法に準じて行なうことができる。
まず、Ｓｉ基板６２に対し、素子分離としてＳＴＩ６４を形成し、Ｓｉ基板６２中にＮ型トランジスタであればＰ型不純物（ボロンなど）を、Ｐ型トランジスタであればＮ型不純物（リンなど）をインプラして、不純物層６６を形成する。次に、ゲート絶縁膜となるゲート酸化膜６８を形成し、更にゲート電極７０となるＰｏｌｙ−ＳｉをＣＶＤ法により形成する。
【００４３】
次に、ゲート電極７０およびゲート酸化膜６８をホトリソ・エッチングにより形状加工を行なった後、インプラによりＬＤＤ層７２を形成する。その後、ＬＰ−ＴＥＯＳやＬＰ−ＳｉＮといったＣＶＤ膜を形成し、異方性エッチングによりゲート電極７０とソース領域７６Ａ，ドレイン領域７６Ｂとの間、またはゲート電極７０とドレイン領域７６Ｃ，ソース領域７６Ｄとの間のスペーサーとなるサイドウォール７４を形成する。
【００４４】
次に、Ｎ型トランジスタ、Ｐ型トランジスタのそれぞれについて、ソース領域７６Ａ，７６Ｄおよびドレイン領域７６Ｂ，７６Ｃを形成する為に不純物をインプラする。その後ゲート電極７０とメタル膜８２との間の膜となる中間膜７８としてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、ゲート電極７０、ソース領域７６Ａ，７６Ｄ、ドレイン領域７６Ｂ，７６Ｃの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト８０（Ｗプラグ）を形成する。その後、メタル膜８２をスパッタにより全面に形成し、ホトリソ・エッチングにより、ゲート電極７０、ソース領域７６Ａ，７６Ｄ、ドレイン領域７６Ｂ，７６Ｃに接続するコンタクト８０上のメタル膜８２が残るように、形状加工を行なう。
この際、Ｐ型トランジスタにおいては、ゲート電極７０とチャネル領域とが重なる領域にはソース領域７６Ｄに接続する配線と一体成形された応力膜としてのメタル膜８２が残るよう上記形状加工を行う。またＮ型トランジスタにおいては、ゲート電極７０とチャネル領域とが重なる領域にはメタル膜８２を残さず、且つゲート電極７０とチャネル領域とが重なる領域よりも外側の領域の中間膜７８上に、該ゲート電極７０とチャネル領域とが重なる領域を囲むように、応力膜８２を残すよう上記形状加工を行うことにより、図７Ａ，Ｂに示すトランジスタ素子が得られる。
【００４５】
図７Ａ，Ｂに示すトランジスタ素子では、応力膜を形成する位置を調整することによりＮ型トランジスタ、Ｐ型トランジスタのいずれにおいても駆動能力を向上させることができる。
また、従来ではＮ型およびＰ型のトランジスタの駆動能力を向上させるために、ホトリソレジストによりマスキングを行なった上で、応力制御の工程を施す方法を行なっていた。図７Ａ，Ｂに示すトランジスタ素子では、メタル膜８２のレイアウトを変えるだけで、マスキングおよび応力制御の工程を追加することなく、Ｎ型およびＰ型のトランジスタの駆動能力が向上したトランジスタ素子が得られ、つまりより簡易な方法でトランジスタの駆動能力を向上させる事ができる。
【符号の説明】
【００４６】
２、３２、６２ Ｓｉ基板（支持基板）
４、３４、６４ ＳＴＩ
６、３６、６６ 不純物層
８、３８、６８ ゲート酸化膜（絶縁膜）
１０、４０、７０ ゲート電極
１２、４２、７２ ＬＤＤ層
１４、４４、７４ サイドウォール
１６Ａ、１６Ｄ、４６Ａ、７６Ａ、７６Ｄ ソース領域
１６Ｂ、１６Ｃ、４６Ｂ、７６Ｂ、７６Ｃ ドレイン領域
１８、４８Ａ、７８ 中間膜
２０、５０Ａ、５０Ｂ、８０ コンタクト
２２、８２ メタル膜
４８Ｂ 層間膜
５２Ａ 第１メタル膜
５２Ｂ 第２メタル膜
【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第１および第２のトランジスタ構造を、少なくとも有し、
前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない半導体集積回路のトランジスタ素子。
【請求項２】
前記応力膜が、前記第１のトランジスタ構造の前記中間膜上に形成された前記ソース領域に接続する配線と一体成形されている請求項１に記載の半導体集積回路のトランジスタ素子。
【請求項３】
前記第１および第２のトランジスタ構造の一方がＰ型トランジスタであり且つ他方がＮ型トランジスタであるＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のゲート構造を有する請求項１または請求項２に記載の半導体集積回路のトランジスタ素子。
【請求項４】
ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第３のトランジスタ構造を更に有し、且つ前記第１、第２および第３のトランジスタ構造は前記中間膜を覆う層間膜を更に備え、
前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、前記中間膜上の前記応力膜（第１応力膜）に加え、層間膜上にも、前記第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第２応力膜を有し、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、層間膜上にも、前記支持基板に応力を印加する応力膜を有さず、
前記第３のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第３のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第１応力膜を有し、且つ層間膜上に、前記支持基板に応力を印加する第２応力膜を有さないか、または、中間膜上に、前記支持基板に応力を印加する第１応力膜を有さず、且つ層間膜上に、前記第３のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第２応力膜を有する請求項１または請求項２に記載の半導体集積回路のトランジスタ素子。
【請求項５】
前記第１のトランジスタ構造においては、前記第１応力膜が前記第１のトランジスタ構造の前記中間膜上に形成された前記ソース領域に接続する配線と一体成形され、且つ、前記第２応力膜が前記第１のトランジスタ構造の前記層間膜上に形成された前記ソース領域に接続する配線と一体成形され、
前記第３のトランジスタ構造においては、前記第１応力膜が前記第３のトランジスタ構造の前記中間膜上に形成された前記ソース領域に接続する配線と一体成形されるか、または、前記第２応力膜が前記第３のトランジスタ構造の前記層間膜上に形成された前記ソース領域に接続する配線と一体成形されている請求項４に記載の半導体集積回路のトランジスタ素子。
【請求項６】
前記第１、第２および第３のトランジスタ構造が、何れもＰ型トランジスタであるか、またはＮ型トランジスタである請求項４または請求項５に記載の半導体集積回路のトランジスタ素子。
【請求項７】
前記第１のトランジスタ構造がＰ型トランジスタ、前記第２のトランジスタ構造がＮ型トランジスタであり、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、前記ゲート電極とチャネル領域とが重なる領域を囲むように、前記支持基板に応力を印加する応力膜を有する請求項１〜請求項３の何れか１項に記載の半導体集積回路のトランジスタ素子。
【請求項８】
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、
該四辺形の４つの辺の１辺が、前記第２のトランジスタ構造の前記ソース領域に接続する配線として形成された応力膜Ａと面し、他の１辺が、前記第２のトランジスタ構造の前記ドレイン領域に接続する配線として形成された応力膜Ｂと面し、他の１辺が、前記第２のトランジスタ構造の前記ゲート電極に接続する配線として形成された応力膜Ｃと面し、他の１辺が、前記ソース領域、ドレイン領域およびゲート電極の何れにも接続しないダミーの応力膜Ｄと面する請求項７に記載の半導体集積回路のトランジスタ素子。
【請求項９】
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、
該四辺形の４つの辺の１辺が、前記第２のトランジスタ構造の前記ソース領域に接続する配線として形成された応力膜Ａと面し、他の１辺が、該応力膜Ａと一体成形された応力膜Ａ’と面し、他の１辺が、前記第２のトランジスタ構造の前記ドレイン領域に接続する配線として形成された応力膜Ｂと面し、他の１辺が、前記第２のトランジスタ構造の前記ゲート電極に接続する配線として形成された応力膜Ｃと面する請求項７に記載の半導体集積回路のトランジスタ素子。
【請求項１０】
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、前記ゲート電極とチャネル領域とが重なる領域は前記四辺形の１辺にのみ面する４つの応力膜によって囲まれ、前記４つの応力膜は何れも前記ゲート電極とチャネル領域とが重なる領域から離れるほど幅が広くなる形状となるよう、隣接する応力膜との間が前記四辺形の４つの角から伸びるスリットで分割されている請求項７または請求項８に記載の半導体集積回路のトランジスタ素子。
【請求項１】
ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第１および第２のトランジスタ構造を、少なくとも有し、
前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない半導体集積回路のトランジスタ素子。
【請求項２】
前記応力膜が、前記第１のトランジスタ構造の前記中間膜上に形成された前記ソース領域に接続する配線と一体成形されている請求項１に記載の半導体集積回路のトランジスタ素子。
【請求項３】
前記第１および第２のトランジスタ構造の一方がＰ型トランジスタであり且つ他方がＮ型トランジスタであるＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のゲート構造を有する請求項１または請求項２に記載の半導体集積回路のトランジスタ素子。
【請求項４】
ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第３のトランジスタ構造を更に有し、且つ前記第１、第２および第３のトランジスタ構造は前記中間膜を覆う層間膜を更に備え、
前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、前記中間膜上の前記応力膜（第１応力膜）に加え、層間膜上にも、前記第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第２応力膜を有し、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、層間膜上にも、前記支持基板に応力を印加する応力膜を有さず、
前記第３のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第３のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第１応力膜を有し、且つ層間膜上に、前記支持基板に応力を印加する第２応力膜を有さないか、または、中間膜上に、前記支持基板に応力を印加する第１応力膜を有さず、且つ層間膜上に、前記第３のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第２応力膜を有する請求項１または請求項２に記載の半導体集積回路のトランジスタ素子。
【請求項５】
前記第１のトランジスタ構造においては、前記第１応力膜が前記第１のトランジスタ構造の前記中間膜上に形成された前記ソース領域に接続する配線と一体成形され、且つ、前記第２応力膜が前記第１のトランジスタ構造の前記層間膜上に形成された前記ソース領域に接続する配線と一体成形され、
前記第３のトランジスタ構造においては、前記第１応力膜が前記第３のトランジスタ構造の前記中間膜上に形成された前記ソース領域に接続する配線と一体成形されるか、または、前記第２応力膜が前記第３のトランジスタ構造の前記層間膜上に形成された前記ソース領域に接続する配線と一体成形されている請求項４に記載の半導体集積回路のトランジスタ素子。
【請求項６】
前記第１、第２および第３のトランジスタ構造が、何れもＰ型トランジスタであるか、またはＮ型トランジスタである請求項４または請求項５に記載の半導体集積回路のトランジスタ素子。
【請求項７】
前記第１のトランジスタ構造がＰ型トランジスタ、前記第２のトランジスタ構造がＮ型トランジスタであり、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、前記ゲート電極とチャネル領域とが重なる領域を囲むように、前記支持基板に応力を印加する応力膜を有する請求項１〜請求項３の何れか１項に記載の半導体集積回路のトランジスタ素子。
【請求項８】
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、
該四辺形の４つの辺の１辺が、前記第２のトランジスタ構造の前記ソース領域に接続する配線として形成された応力膜Ａと面し、他の１辺が、前記第２のトランジスタ構造の前記ドレイン領域に接続する配線として形成された応力膜Ｂと面し、他の１辺が、前記第２のトランジスタ構造の前記ゲート電極に接続する配線として形成された応力膜Ｃと面し、他の１辺が、前記ソース領域、ドレイン領域およびゲート電極の何れにも接続しないダミーの応力膜Ｄと面する請求項７に記載の半導体集積回路のトランジスタ素子。
【請求項９】
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、
該四辺形の４つの辺の１辺が、前記第２のトランジスタ構造の前記ソース領域に接続する配線として形成された応力膜Ａと面し、他の１辺が、該応力膜Ａと一体成形された応力膜Ａ’と面し、他の１辺が、前記第２のトランジスタ構造の前記ドレイン領域に接続する配線として形成された応力膜Ｂと面し、他の１辺が、前記第２のトランジスタ構造の前記ゲート電極に接続する配線として形成された応力膜Ｃと面する請求項７に記載の半導体集積回路のトランジスタ素子。
【請求項１０】
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、前記ゲート電極とチャネル領域とが重なる領域は前記四辺形の１辺にのみ面する４つの応力膜によって囲まれ、前記４つの応力膜は何れも前記ゲート電極とチャネル領域とが重なる領域から離れるほど幅が広くなる形状となるよう、隣接する応力膜との間が前記四辺形の４つの角から伸びるスリットで分割されている請求項７または請求項８に記載の半導体集積回路のトランジスタ素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２２７２６２（Ｐ２０１２−２２７２６２Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９２１３４（Ｐ２０１１−９２１３４）
【出願日】平成２３年４月１８日（２０１１．４．１８）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１８日（２０１１．４．１８）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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