抵抗変化型メモリデバイス
【課題】準安定状態への遷移確率を減らし、注入電流の広い範囲にわたって安定な磁化反転を実現する。
【解決手段】抵抗変化型のメモリセルＭＣと、複数のパルスからなる書き込みパルス（電流値：Ｉz）と、書き込みパルスのパルス間レベルを規定するオフセットパルス（電流値Ｉz0）との合成パルスを発生し、発生した合成パルスをメモリセルＭＣに書き込み時に与える駆動回路と、を有する。
【解決手段】抵抗変化型のメモリセルＭＣと、複数のパルスからなる書き込みパルス（電流値：Ｉz）と、書き込みパルスのパルス間レベルを規定するオフセットパルス（電流値Ｉz0）との合成パルスを発生し、発生した合成パルスをメモリセルＭＣに書き込み時に与える駆動回路と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流の注入によるスピントランスファ効果を利用してデータの書き込みを行う抵抗変化型メモリデバイスに関する。
【背景技術】
【０００２】
データ通信機器、特に携帯端末などのパーソナルな小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低電力化など、一層の高性能化が要請されている。特に不揮発性メモリは、機器の高機能化に必要不可欠な部品と考えられている。
【０００３】
不揮発性メモリとしては、半導体フラッシュメモリやＦｅＲＡＭ(強誘電体不揮発メモリ)などが実用化されている。そして、現在は、更なる高性能化に向けての活発な研究開発が行われている。
最近、磁性体を利用した新しい不揮発メモリとしてトンネル磁気抵抗効果を利用したＭＲＡＭ(Magnetic Random Access Memory)の開発進捗が著しく、注目を集めている（例えば、非特許文献１参照）。
【０００４】
ここで本発明と関連が深いＭＲＡＭの動作原理について簡単に説明する。
ＭＲＡＭは、磁性体からなる微小な記憶担体を規則的に配置し、その各々にアクセスできるような配線を施した構造を有する磁気データ記録素子である。
磁性記憶担体の上方もしくは下方に配した導線(ワード線)、および読み出し導線(ビット線)の両方に電流を流すと、合成電流磁界が発生する。ＭＲＡＭへのデータの書き込みは、合成電磁界によって各磁性体の磁化を制御することにより行う。
一般的には、磁化の向きに応じて“0”データと“1”データを記憶させる。素子のデータを書き換えるための代表的な方法には、アステロイド特性を利用した方法（例えば特許文献１参照）が存在する。また、スイッチング特性を利用した方法（例えば特許文献２参照）も存在する。
【０００５】
データの読み出しは、トランジスタなどの素子を用いてセル選択を行い、電流磁気効果を通じて磁化の向きを電圧信号として取り出す。
セルの膜構成として提案されているのは、強磁性体／絶縁体／強磁性体の三層接合(強磁性トンネル接合、Magnetic Tunnel Junction ；ＭＴＪ)を含む構造である。以下、この構造をＭＴＪ構造という。
ＭＴＪ構造では、片方の強磁性層を磁化の向きが固定の固定参照層、他方を記録層(自由層)として用いる。これにより、ＭＴＪ構造は、トンネル磁気抵抗効果を通じて記録層磁化の向きと電圧信号を対応させている。
【０００６】
ＭＲＡＭは、磁性体の磁化反転による“0”と“1”のデータを、高速、かつ、ほぼ無限(10の15乗回以上)に書き換えることが可能である。これが、他の不揮発メモリと比較した場合のＭＲＡＭの最大の特長である。
しかし、その一方でＭＲＡＭは、配線に数[mA]〜数十[mA]の電流を流すために消費電力が大きい。また、ＭＲＡＭは、記録のためのワード線、読み出しのためのビット線の両方を必要とするため、セルの微細化が困難である。さらにＭＲＡＭは、ＭＴＪを小さくすると反転に必要な磁界が大きくなるため、消費電力の観点でスケーリングに不利である。
【０００７】
解決策の１つとして、電流磁界によらない記録方式が研究されており、なかでもスピントランスファ磁化反転に関する研究が活発である（例えば、特許文献３参照）。
【０００８】
スピントランスファ磁化反転の記憶素子は、ＭＲＡＭと同じくＭＴＪにより構成されている。ただし、スピントランスファ磁化反転では、ある方向に固定された磁性層を通過するスピン偏極電子が、自由層に進入する際にその磁性層にトルクを与えることを利用する。詳細には、あるしきい値以上の電流を流せば自由層磁化が反転する。
“0”と“1”のデータ書き換えは、電流の極性を変えることにより行う。
この反転のための電流の絶対値は、０.１[μm]程度のスケールの素子で数[mA]以下であり、しかも素子体積に比例して減少する。この点で、スピントランスファ磁化反転の記憶素子は、スケーリング上有利である。
また、スピントランスファ磁化反転の記憶素子は、ＭＲＡＭで必要であった記録のためのワード線が不要であるため、セルが単純になるという利点がある。
【０００９】
読み出しはＭＲＡＭと同じくトンネル磁気抵抗効果を利用する。
本明細書において、スピントランスファを利用したＭＲＡＭをＳｐＲＡＭ(Spin transfer Random Access Memory)と呼ぶ。また、スピントランスファを引き起こすスピン偏極電子流をスピン注入電流(Spin injection current)と呼ぶ。
高速かつ書き換え回数がほぼ無限大であるというＭＲＡＭの利点を保ったまま、低消費電力化、大容量化を可能とした不揮発メモリとして、ＳｐＲＡＭには大きな期待が寄せられている。
【特許文献１】特開平１０−１１６４９０公報
【特許文献２】米国特許第２００３００７２１７４号
【特許文献３】米国特許第００５６９５８６４号
【非特許文献１】J.Nahas et al., IEEE / ISSCC 2004 Visulas Supplement p.22
【発明の開示】
【発明が解決しようとする課題】
【００１０】
既に提案されているＳｐＲＡＭにおいて、“0”と“1”のデータ書き換えは、スピン注入電流の極性を変えることにより行う。
しかし、スピントランスファ磁化反転現象に内在する不安定性のため磁化反転の結果を、スピン注入電流の極性のみでは必ずしも決定できない。
ＳｐＲＡＭにおいては“0”と“1”のデータに対応した磁化状態に加えて、スピン注入電流を流したときだけ成立する準安定状態が存在する。上記磁化反転結果の不安定性は、磁化が一旦準安定状態に捕らえられると電流を切った後の磁化状態が不定になってしまう現象に起因する。
【００１１】
本発明では、注入電流の広い範囲にわたって安定な磁化反転を実現することを目的としたスピン注入電流駆動が可能な構成の抵抗変化型メモリデバイスを提供する。
【課題を解決するための手段】
【００１２】
本発明の第１観点に関わる抵抗変化型メモリデバイスは、電流の注入によるスピントランスファ効果を利用してデータの書き込みを行う抵抗変化型のメモリセルと、複数のパルスからなる書き込みパルスと、前記書き込みパルスのパルス間レベルを規定するオフセットパルスとの合成パルスを発生し、前記書き込みを行うときに前記合成パルスを前記メモリセルに与える駆動回路と、を有する。
【００１３】
この構成によれば、前記電流の密度で抵抗変化をもたらす磁化の反転が、パルスの印加により流れるパルス電流により生じる。その後の待機時間において、正または逆極性のオフセットパルスがメモリセルに印加される。このため、反転時と同じ向きの電流がゼロとならない状態で持続するか、あるいは、逆向きの電流により磁化を固定する作用が生じる。よって、反転後の磁化の回転が、その反転した向きの周りに限られ、意図しない準安定状態にまで磁化が回ることが防止される。
【００１４】
上記第１観点では、オフセットパルスが正のパルスか、負のパルスかを問わない。
短いパルスが所定の持続時間と待機時間で繰り返されるような場合、その周波数が非常に高い場合がある。このような場合、特に、逆向きのオフセットパルスがかかるようにすると、パルスの周波数を下げることができ、駆動回路の回路的な負担が軽減される。
【００１５】
本発明の第２観点に関わる抵抗変化型メモリデバイスは、電流の注入によるスピントランスファ効果を利用してデータの書き込みを行う抵抗変化型のメモリセルと、複数のパルスからなる書き込みパルスと、当該書き込みパルスと逆極性を有し、前記書き込みパルスのパルス間レベルを規定するオフセットパルスとの合成パルスを発生し、前記書き込みを行うときに前記合成パルスを前記メモリセルに与える駆動回路と、を有する。
【００１６】
上記構成によれば、オフセットパルスが、書き込みパルスと逆極性を有する。よって、書き込み電流と逆向きの電流が流れるか、流れなくとも磁化を固定する力が作用するようになる。そのため、書き込みパルスのパルス持続時間が長くなり、その分、駆動周波数が低くなる。
【発明の効果】
【００１７】
本発明によれば、注入電流の広い範囲にわたって安定な磁化反転を実現することが可能な構成の抵抗変化型メモリデバイスを提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を、ＳｐＲＡＭを例として図面を参照して説明する。
以下、後述する第１〜第３の、より詳細な実施形態に共通な断面素子構造と現象を、最初に説明する。
【００１９】
＜実施形態に共通な断面素子構造＞
図１は、本発明が適用されていない場合、スピン注入電流によって“0”と“1”のデータ反転を行うＳｐＲＡＭのメモリセルＭＣの断面模式図である。
図１に図解したメモリセルＭＣは、上層配線からなるビット線３２と、ソース線（不図示）との間に、トンネル磁気抵抗効果素子１と、セレクト素子とが直列接続されている。
セレクト素子は、読み出しまたは書き込みのため電気的にメモリセルを選択する素子であり、ダイオードまたはＭＯＳトランジスタ等を用いることができる。図１は、セレクト素子として、ＭＯＳトランジスタ（セレクトトランジスタ４１）を用いた例を示す。
【００２０】
Ｓｉ基板４０に、セレクトトランジスタ４１の拡散層４２と拡散層４３が、チャネルが形成される領域を挟んで互いに離れて形成されている。拡散層４２と拡散層４３は、チャネルが形成される領域と逆導電型となるように不純物が導入され、低抵抗化されている。このうち拡散層４２は、不図示の箇所でソース線と接続される。
拡散層４３は、接続プラグ３１を介してトンネル磁気抵抗効果素子１の一方端（下端）と接続されている。
トンネル磁気抵抗効果素子１のもう一端（上端）はビット線３２に接続されている。セレクトトランジスタ４１のゲートは、不図示の薄いゲート絶縁膜とゲート導電層の積層構造を有する。当該ゲート導電層が選択信号線３０として機能するか、当該導電層が別の選択信号線３０と接続されている。
【００２１】
トンネル磁気抵抗効果素子１は、磁化が比較的容易に回転する記憶層１６と、磁化固定層１２および１４とを含む。
記憶層１６と、磁化固定層１２および１４は例えばニッケル(Ｎｉ)、鉄(Ｆｅ)あるいはコバルト(Ｃｏ)、またはこれらの合金を主成分とする強磁性体が用いられる。
記憶層１６は複数の磁性層で構成される場合もあり、これらをまとめて自由層３と称することもある。図１に図解した例では、自由層３が、下層から順にトンネルバリア層１５、記憶層１６および非磁性層１７を含んで構成されている。
【００２２】
磁化固定層１２と磁化固定層１４は、非磁性層１３を介して反強磁性結合しており、さらに磁化固定層１２は反強磁性体１１と接して作られている。これらの層間に働く交換相互作用によって強い一方向の磁気異方性を持つが、これらをまとめて固定層２と称することもある。図１に図解した例では、固定層２が、下層から順に下地膜１０、反強磁性体１１、磁化固定層１２、非磁性層１３および磁化固定層１４を含んで構成されている。
【００２３】
非磁性層１３および非磁性層１７の材料としては、タンタル(Ｔａ)、銅（Ｃｒ）、ルテニウム(Ｒｕ)などが使用できる。定常状態において非磁性層１３を介した強い反強磁性結合により磁化固定層１２の磁化５１と磁化固定層１４の磁化（以下、参照層磁化という）５２はほぼ完全な反平行状態にある。
通常、磁化固定層１２と磁化固定層１４の飽和磁化膜厚積は等しく、磁極磁界の漏洩成分は無視できるくらい小さい。
反強磁性体の材料としては、例えば鉄(Ｆｅ)，ニッケル(Ｎｉ)，白金(Ｐｔ)，イリジウム(Ｉｒ)，ロジウム(Ｒｈ)などのマンガン合金、コバルト(Ｃｏ)やニッケル酸化物などが使用できる。
【００２４】
また、記憶層１６と磁化固定層１４との間には、アルミニウム(Ａｌ)、マグネシウム(Ｍｇ)、シリコン(Ｓｉ)等の酸化層、もしくは窒化物等からなる絶縁体によるトンネルバリア層１５が置かれている。トンネルバリア層１５は、記憶層１６と磁化固定層１４との磁気的結合を切るとともに、トンネル電流を流すための役割を担う。
【００２５】
これらの磁性膜および導体膜は主にスパッタリング法により形成され、トンネルバリア層は、スパッタリングで形成された金属膜を酸化、もしくは窒化させることにより得ることができる。
【００２６】
非磁性層１７は、トップコート膜であり、トンネル磁気抵抗効果素子とトンネル磁気抵抗効果素子を接続する配線との相互拡散防止、接触抵抗低減及び記憶層１６の酸化防止という役割がある。トップコート膜は、通常、銅(Ｃｕ)，タンタル(Ｔａ)，窒化チタン等の材料が使用できる。
下地膜１０は、下地膜で上方に積層される膜の結晶性を高める作用がある。下地膜１０の材料は、クロム(Ｃｒ)、タンタル(Ｔａ)等を使用できる。
【００２７】
記憶層１６の磁化（以下、記憶層磁化という）５３と磁化固定層１４の磁化（参照層磁化）５２が平行状態にあるか反平行状態にあるかによってメモリセルの状態を決定することができる。
メモリセルの状態を読み出したり書き換えたりするためにスピン注入電流７０を流す必要がある。
スピン注入電流７０は、拡散層４３、トンネル磁気抵抗効果素子１およびビット線３２を通過する。
【００２８】
図２は、ＳｐＲＡＭの特性を測定する装置の例である。
トンネル磁気抵抗効果素子１の自由層の磁化５３を“0”と“1”のデータ反転することは、スピン注入電流７０の他にバイアス電流磁界７２によっても可能である。
スピン注入電流７０のパルス波高値を縦軸に、バイアス電流磁界７２のパルス波高値を横軸に描かれたメモリセルの状態図を、フェイズダイアグラム(phase diagram)と呼ぶ。
図２に図解する装置は、バイアス電流磁界７２を発生させるのにヘルムホルツコイル７４を用いる。ヘルムホルツコイル７４を流れるバイアス電流７１は外部電源７３から独立に供給される。スピン注入電流７０はメモリセルと接続されたビット線３２を介して別の駆動回路から流入または流出する。
図２の装置を用いればスピン注入電流７０とバイアス電流磁界７２の大きさと位相を任意に設定してフェイズダイアグラムを作成のための測定を行うことができる。
【００２９】
図３は、スピン注入電流７０のパルスとバイアス電流７１のパルスを印加するタイミングを表す図である。
初期状態を符号ｔ０により示す。また、簡単のためスピン注入電流７０とバイアス電流７１はともに矩形パルスとする。
スピン注入電流７０とバイアス電流７１の立ち上がり時間をそれぞれ符号ｔ１とｔ２により示す。スピン注入電流７０とバイアス電流７１の立ち下がり時間をそれぞれ符号ｔ３およびｔ４により示す。
時間ｔ５において、記憶層磁化５３と参照層磁化５２のなす角度によって決まる抵抗状態を読み取って、終了状態を決定する。
【００３０】
図４は、本発明が適用されていないＳｐＲＡＭのパルス持続時間10[ns]におけるメモリセル状態図である。メモリセル状態図は、スピン注入電流７０のパルス波高値を縦軸に、メモリセルのアドレスを横軸にして、スピン注入電流値とセル状態との相関関係を示すものである。
スピン注入電流を流す以前の初期状態はバイアス電流磁界７２の極性によって、例えば、記憶層磁化５３と参照層磁化５２が反平行状態をなすように揃えられている。
【００３１】
＜実施形態に共通な現象説明＞
下記文献１（＊１）によれば、スピン注入電流７０を流したときに自由層磁化５３に作用する有効磁界からのトルクとスピン偏極電子から伝達されるトルク（スピントランスファトルク）の大きさはおおよそ次式(1)で表される。
（＊１）文献１：「鈴木、屋上、“スピン注入磁化反転の理論と実験”、第１３４回日本応用磁気学会資料、p.53 2004」「J. C. Slonczewski、”Current-driven excitation of Magnetic multilayers”、J. M. M. M.、 159、pp.L1 1996」
【００３２】
【数１】
【００３３】
スピン注入電流密度は、記憶層スピン注入電流７０をトンネル磁気抵抗効果素子１の断面積ＳＡで割ったものに等しい。
例えば、磁気抵抗効果素子１の断面積ＳＡ＝1.2×10-10cm2および電流密度Ｊｚ＝10MA/cm2では、スピン注入電流はおよそＩz＝1.2mAとなる。
【００３４】
前記(1)式右辺第一項は、有効磁界からのトルクを表し、記憶層磁化５３の持つポテンシャルエネルギーに対応する。
(1)式右辺第二項は、スピントランスファトルクを表し、伝導電子の持つ運動エネルギーに対応する。
【００３５】
記憶層磁化５３がスピンタランスファ磁化回転に依らず有効磁界からのトルクのみで初期状態から終了状態まで緩和する時間は、次式(2)で表される。
【００３６】
【数２】
ただし、αは記憶層１６のダンピング定数、Ｈｋは記憶層１６の異方性磁界、γは電子のジャイロ定数を表す。
例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、およびダンピング定数α＝0.007では、緩和時間はおよそτ1＝3.2nsになる。
【００３７】
スピン注入電流７０を流すことによって、スピントランスファトルクは静磁エネルギーや異方性エネルギーに逆らって記憶層磁化５３を回転させるように作用する。記憶層磁化５３の回転角速度の大きさは、
【００３８】
【数３】
で表すことができる。
例えば、記憶層１６の飽和磁化Ｍｓ＝400emu/cc、膜厚ｔＦ＝2nm、注入効率ｇ＝0.68、および電流密度Ｊｚ＝10MA/cm2の前提では、回転角周波数はおよそωspin/2π＝1.6GHzになる。
【００３９】
図４に示すメモリセル状態図の白領域は、図３の時刻ｔ５におけるスイッチングの終了状態を反映している。
より詳細に、図４における白領域は、終了状態が反平行状態（状態“0”）であって初期状態から変化しなかったことを表す。図４において黒領域は、終了状態が平行状態(状態“1”)であって初期状態から変化したことを表す。
【００４０】
スピン注入電流がメモリセルの状態を“0”と“1”間で変化させるに必要な最小電流値は、しきい電流７５と呼ばれる。
【００４１】
下記文献２（＊２）によれば、パルス幅が無限に長いと仮定したときのしきい値電流は、次式(4)で表される。
（＊２）文献２：「J. Z. Sun、”Spin-current interaction with a monodomain Magnetic body: A model study、PRB、62、pp.570 2000」
【００４２】
【数４】
【００４３】
実際のパルス幅は有限であるのでしきい値電流７５は(4)式の値より大きくなる。
ただし、Ｈxはバイアス電流磁界７２を表す。例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、膜厚ｔＦ＝2nm、バイアス電流磁界Ｈx＝0Ｏeとする。また、注入効率ｇ＝0.68、磁気抵抗効果素子１の断面積ＳＡ＝1.2×10-10cm2、およびダンピング定数α＝0.007とする。このときしきい値電流はおよそＩth0＝0.074mAになる。
【００４４】
ＳｐＲＡＭを含むＭＲＡＭにおいて“0”と“1”が明らかな２つの安定な磁化状態となるが、“0”と“1”が明確でない不安定領域が存在することは好ましくない。
【００４５】
スピントランスファトルクが存在しない場合、例えば本発明が非適用なＭＲＡＭにおいては、安定な磁化状態は記憶層磁化５３の持つポテンシャルエネルギーの谷に対応する。このため、安定な磁化状態は、自由層磁化５３が参照層磁化５２と反平行あるいは平行な状態いずれかに限定される。
外部から電流磁界等を印加することによって、初期状態をエネルギー的に不安定な状態に移行させることにより終了状態を初期状態とは反対の状態に帰着させることができる。
【００４６】
ところが、ＳｐＲＡＭの場合、“0”と“1”のデータに対応した磁化状態に加えてスピン注入電流を流したときだけ成立する準安定状態が存在する。そのため、磁化が一旦準安定状態に捕らえられると電流を切った後の磁化状態が不定になってしまう場合が希に起こりうる。
ＳｐＲＡＭの準安定状態は伝導電子の運動エネルギーの谷であって磁化のポテンシャルエネルギーの谷とは異なる方向を向いている。図４において終了状態が初期状態と同じになってしまう白領域は書き込みパルスの電流値ＩＺがある程度大きな中間領域で発生し、この領域を不安定領域７６という。不安定領域７６が存在することは、磁化が遷移の途上で準安定状態に捕らえられたことを反映している。
【００４７】
図５（Ａ)は、磁化反転が正常に行われた場合の磁化遷移過程を示す模式図である。
初期状態において記憶層磁化５３が＋ｘ方向、参照層磁化５２が−ｘ方向を向いているものとする。(4)式で表されるしきい値電流以上の注入電流７０を流すと磁化はｘ軸周りで歳差運動しながら、やがて−ｘ方向に反転する。安定状態自体は反平行状態（“0”状態）と平行状態（“1”状態）のふたつが存在する。しかし、この場合、しきい電流７５以上の電流を流すことによって片方の状態から別の状態へとスイッチングできる。
【００４８】
図５（Ｂ）は、磁化反転が正常に行われない場合の磁化遷移過程を示す模式図である。
初期状態において記憶層磁化５３が＋ｘ方向、参照層磁化５２が−ｘ方向を向いているものとする。(4)式で表されるしきい値電流以上の注入電流７０を流すと磁化はｘ軸周りで歳差運動するが、それがｚ軸周りの歳差運動へ変わる。ｚ軸周りの歳差運動が準安定状態として成立したためである。この現象は伝導電子の運動エネルギーが磁化のポテンシャルエネルギーを越えた場合に希に起こる。
【００４９】
準安定状態は伝導電子が運動エネルギーを得ている状態、すなわち、注入電流７０が流れている時間内でしか存在できない。このため、電流を流すのを止めたその後の状態は“0”あるいは“1”どちらにも到達しうる。
図５（Ｂ）においては、スイッチングの途上で磁化が準安定状態に捕らえられたために、電流を切った後の状態が最初の磁化状態へと戻ったことを表す。
【００５０】
前述したような磁化状態が不定になる現象はＳｐＲＡＭにおけるデータ書き込みの信頼性を劣化させる。
誤り訂正回路で幾ばくかの書き込み誤りを救うことはできるが、その場合は余分な回路によるチップ面積増大、消費電力増大を招来する。
また、かかる不安定現象が存在する限り、ＳｐＲＡＭを主記憶メモリとして使用することを困難にする。それではデータ器機の高性能化をするための不揮発メモリとしてのＳｐＲＡＭの価値は著しく低いものとしてしまう結果となる。
【００５１】
以下に、より詳しい実施形態を説明する。
【００５２】
《第１実施形態》
ＳｐＲＡＭにおいてスイッチング終了状態が意図する状態とは別の状態に遷移してしまうのは、注入電流７０を流すことによって一時的に生じる準安定状態が意図する遷移の道筋を妨害するためである。
スピントランスファ磁化回転を原理とする限り、一時的に準安定状態が誘導させるのを完全に防ぐことは難しい。
しかし、準安定状態が存在する方向（図５（Ｂ）ではｚ軸方向）が判明しているならばその方向に記憶層磁化５３が向かないようにスイッチングのタイミングを制御することは可能である。
【００５３】
図６は、本発明に関わる第１実施形態に関わるＳｐＲＡＭにおいて注入電流７０を印加するタイミング図である。
図６に示す波形は、複数の電流パルス列と同極性のオフセットパルスとの合成波形を用いてスイッチングを行うことを意図する。電流パルス列の持続時間ｔ6の間は有効磁界からのトルクに比べてスピントランスファトルクが大きいため、記憶層磁化５３が単位時間あたりに回転する角度はおおよそ(3)式で表わされる。
【００５４】
電流パルス列の持続時間ｔ6を以下の式を満たすように定める。
すなわち、磁化回転角度が臨界角度を超えない条件は、
［数５］
ωspinｔ6＜θcritical…(5)
で表される。
上記(5)式は、１パルス辺りの回転角度を臨界角度θcritical以下に制限することを意味している。
【００５５】
詳しく特性を検討した結果、第１実施形態においては、臨界角度θcriticalは９０度に等しいことを見出した。記憶層磁化５３が準安定状態の方向を向かないように電流密度に応じた小刻みな磁化回転を繰り返すことにより、いずれかの安定状態にスイッチングすることが可能になる。
小刻みな磁化回転を繰り返していること自体は、オフセットパルスとの合成波を用いることだけでも実現されている。ただし、電流密度に応じた磁化回転では、上記式(5)を満たすパルス列の持続時間ｔ6とすることが望ましい。ただし、１パルス辺りの回転角度が臨界角度と同じことは許容される。
【００５６】
例えば、記憶層１６の飽和磁化Ｍｓ＝400emu/cc、膜厚ｔＦ＝2nm、注入効率ｇ＝0.68、および電流密度Ｊｚ＝10MA/cm2とする。このときと回転角周波数はおよそωspin/2π＝1.6GHzになるので、(5)式の関係を満足するにはｔ6＜160psであれば良い。
【００５７】
電流密度が小さければ磁化回転周波数も小さくなるので、電流パルス列の持続時間ｔ6をさらに延長することができる。
例えば、電流密度Ｊｚ＝10MA/cm2であるなら、パルス列の持続時間ｔ6＜160nsが実現でき、それだけパルス発生回路（駆動回路、下記のＰＷＭ回路参照）の回路的な負担が軽減される。
【００５８】
電流パルス列の持続時間ｔ6は電流密度に応じてパルス幅変調することに等しい。そのため、電流密度に比例した電圧を検出して変調度を制御するパルス幅変調回路を利用することができる。
(3)式で表わされる磁化回転角速度は記憶層１６の飽和磁化に反比例する性質がある。よって、自己発熱または周囲温度による飽和磁化の変動が無視できない場合には、それら温度の影響を加味してパルス幅変調回路を制御するのが好ましい。
【００５９】
ひとつの電流パルスから次の電流パルスまでの待機時間ｔ7は、記憶層磁化５３が、安定状態が存在する平面近傍に復帰するまでに必要な時間である。待機時間を適切に維持することによって記憶層磁化５３が準安定状態の方向を向かないようにすることができる。
待機時間ｔ7の間はスピントランスファトルクに比べて有効磁界からのトルクが無視できないため、記憶層磁化５３の緩和時間は(2)式に従う。
【００６０】
詳しく特性を検討した結果、ひとつの電流パルスから次の電流パルスまでの待機時間ｔ7は次式(6)の制限内にすると、望ましい。
［数６］
0.1τ1≦ｔ7≦1.5τ1…(6)
例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、およびダンピング定数α＝0.007とする。このとき緩和時間はおよそτ1＝3.2nsになるので、(6)式の関係を満足するには
0.32ns＜ｔ7＜4.8ns
であれば良い。待機時間ｔ7が固定値として扱えない場合には、パルス幅変調回路を用いるのが好ましい。
【００６１】
(2)式で表わされる緩和時間は、記憶層１６の飽和磁化に反比例する性質がある。そのため、自己発熱または周囲温度による飽和磁化の変動が無視できない場合にはそれら温度の影響を加味してパルス幅変調回路を制御するのが好ましい。
【００６２】
図７〜図１１に、待機時間ｔ7をゼロ（0.0τ1）,0.1τ1, 0.15τ1,…，3.0τ1と、記憶層磁化の緩和時間τ1に対する倍率を徐々に大きくしていったときのメモリセル状態図を示す。
なお、先に説明した図４のメモリセル状態図はバイアス電流磁界７２（外部磁界Ｈｋ）がゼロ（Ｈｋ＝0Ｏe）におけるメモリセルの状態分布を示している。これに対し、図７〜図１１は横軸に外部磁界Ｈｋ（バイアス電流磁界７２のパルス波高値）をとるフェイズダイアグラム(phase diagram)を示すものである。
外部磁界Ｈxはメモリセルに加わる擾乱要因のひとつであり、外部磁界Ｈxがある程度大きいと、書き込みパルスの電流値ＩZが加わって磁化状態が反転すべきメモリセルが反転できない白領域の発生か確率が増加する。
したがって、白領域の総面積が小さいほど記憶層磁化５３が準安定状態の方向を向き難く、外部からの擾乱に強いことを表す。
【００６３】
図７から待機時間ｔ7が少しでもあると、つまり0.1τ1以上で記憶層磁化５３が準安定状態の方向を向き難くなることが分かる。
また、待機時間ｔ7は0.2τ1〜1.5τ1までは白領域の総面積に顕著な増加は見られないが、待機時間ｔ7が2.0τ1になると白領域の総面積が増加していることも分かる。
以上より、式(6)に示す待機時間ｔ7に適正範囲があることが判明した。
【００６４】
一方、オフセットパルスは待機状態においても記憶層磁化５３が弱いスピントランスファトルクに対応した歳差運動を継続するために加えられる。
記憶層磁化５３が常にスピントランスファトルクを感じるように配慮することによって時間的なコヒーレンスを高い状態に維持し滑らかな磁化回転が可能になる。
【００６５】
オフセットパルスにより生じる電流値Ｉz0は前記電流パルス列の波高値よりも小さく、かつ、スピントランスファトルクに比べて有効磁界からのトルクが無視できない大きさの範囲内であれば良いが、(4)式で表わされるしきい電流に対して、
［数７］
Ｉz0＜10Ｉth0…(7)
に示す関係を満たすように定めることが望ましい。
例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、膜厚ｔＦ＝2nm、バイアス電流磁界Ｈx＝0Ｏe、注入効率ｇ＝0.68、磁気抵抗効果素子１の断面積ＳＡ＝1.2×10-10cm2、およびダンピング定数α＝0.007とする。このときのしきい値電流はおよそＩth0＝0.074mAになるので、(7)式の関係を満たすにはＩz0＜ＩzかつＩz0＜0.74mAであれば良い。
【００６６】
(4)式で表わされるしきい電流値は、記憶層１６の飽和磁化の自乗に比例する性質がある。そのため、自己発熱または周囲温度による飽和磁化の変動が無視できない場合にはそれら温度の影響を加味してオフセットパルスの電流値Ｉz0を制御するのが好ましい。
【００６７】
(5)式、(6)式、(7)式は間接的に記憶層１６の飽和磁化の大きさに敏感であるため、ＳｐＲＡＭを用いたメモリ回路の一部には飽和磁化の大きさを検出するための参照回路を備えることが望ましい。
【００６８】
図１２は、第１実施形態において磁化反転が正常に行われた場合の磁化遷移過程を示す模式図である。
初期状態において記憶層磁化５３が＋ｘ方向、参照層磁化５２が−ｘ方向を向いているものとする。電流パルス列を適切な待機時間間隔で加えることによって記憶層磁化５３は準安定状態の存在する方向を向くことなく遷移を終了する。
【００６９】
図１３は、第１実施形態において電流パルス列持続時間と待機時間の合計が10[ns]としたときのメモリセル状態図である。
メモリセル状態図は電流パルス列の波高値を縦軸にメモリセルのアドレスを横軸にして描かれている。電流パルスの持続時間は(3)式および(5)式に従ってパルス変調されている。
図１３において電流波高値が1[mA]のときのパルス持続時間は100[ps]以下、パルス待機時間は1.5[ns]、オフセットパルス波高値は0.05[mA]に設定された。
【００７０】
複数の電流パルス列と同極性のオフセットパルスとの合成波形を用いてスイッチングを行うことによって図４において見られたような反転結果が不定になる状態を完全に除くことができた。
【００７１】
《第２実施形態》
第１実施形態によりＳｐＲＡＭにおいてスイッチング終了状態が意図する状態とは別の状態に遷移してしまうことを防ぐことができる。
【００７２】
この方法の本質は電流密度に応じた小刻みな磁化回転を繰り返すことにあるが、電流密度が高い場合にはパルス幅を非常に短くする必要がある。パルス幅があまりに短いとＳｐＲＡＭ周辺回路への設計・製造上の負担が高くなるのでパルス幅に関する制限はできるだけ緩いのが好ましい。
【００７３】
この目的のために電流パルス列の極性に対してオフセットパルスの極性を逆転する方法を考案した。
【００７４】
図１４は、第２実施形態に関わるＳｐＲＡＭにおいて注入電流７０を印加するタイミング図である。
図１４は複数の電流パルス列と逆極性のオフセットパルスとの合成波形を用いてスイッチングを行うことを意図する。
電流パルス列の持続時間ｔ6の間は有効磁界からのトルクに比べてスピントランスファトルクが大きいため、記憶層磁化５３が単位時間あたりに回転する角度はおおよそ(3)式で表わされる。
【００７５】
電流パルス列の持続時間ｔ6を以下の式を満たすように定める。
すなわち、磁化回転角度が臨界角度を超えない条件は、
［数８］
ωspinｔ6＜θcritical…(8)
上記(8)式は、１パルス辺りの回転角度を臨界角度θcritical以下に制限することを意味している。
【００７６】
詳しく特性を検討した結果、第１実施形態においては、臨界角度θcriticalは９０度に等しいことを見出した。記憶層磁化５３が準安定状態の方向を向かないように電流密度に応じた小刻みな磁化回転を繰り返すことにより、いずれかの安定状態にスイッチングすることが可能になる。
小刻みな磁化回転を繰り返していること自体は、オフセットパルスとの合成波を用いることだけでも実現されている。ただし、電流密度に応じた磁化回転では、上記式(8)を満たすパルス列の持続時間ｔ6とすることが望ましい。ただし、１パルス辺りの回転角度が臨界角度と同じことは許容される。
【００７７】
例えば、記憶層１６の飽和磁化Ｍｓ＝400emu/cc、膜厚ｔF＝2nm、注入効率ｇ＝0.68、および電流密度Ｊｚ＝10MA/cm2とする。このときと回転角周波数はおよそωspin/2π＝1.6GHzになるので、(8)式の関係を満足するにはｔ6＜320psであれば良い。
【００７８】
第１実施形態に比べて電流パルス幅に関する制限を緩めることが可能になった。
電流密度が小さければ磁化回転周波数も小さくなるので、電流パルス列の持続時間ｔ6をさらに延長することができる。
例えば、電流密度Ｊｚ＝1MA/cm2であるなら、パルス列の持続時間ｔ6＝3.20nsが実現でき、それだけパルス発生回路（駆動回路、下記のＰＷＭ回路参照）の回路的な負担が軽減される。
【００７９】
電流パルス列の持続時間ｔ6は電流密度に応じてパルス幅変調することに等しい。そのため、電流密度に比例した電圧を検出して変調度を制御するパルス幅変調回路を利用することができる。
(3)式で表わされる磁化回転角速度は記憶層１６の飽和磁化に反比例する性質がある。よって、自己発熱または周囲温度による飽和磁化の変動が無視できない場合には、それら温度の影響を加味してパルス幅変調回路を制御するのが好ましい。
【００８０】
ひとつの電流パルスから次の電流パルスまでの待機時間ｔ7は、記憶層磁化５３が、安定状態が存在する平面近傍に復帰するまでに必要な時間である。待機時間を適切に維持することによって記憶層磁化５３が準安定状態の方向を向かないようにすることができる。
待機時間ｔ7の間はスピントランスファトルクに比べて有効磁界からのトルクが無視できないため、記憶層磁化５３の緩和時間は(2)式に従う。
【００８１】
詳しく特性を検討した結果、ひとつの電流パルスから次の電流パルスまでの待機時間ｔ7は次式(9)の制限内にすると、望ましい。
［数９］
0.05τ1＜ｔ7＜0.75τ1…(9)
例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、およびダンピング定数α＝0.007とする。このとき緩和時間はおよそτ1＝3.2nsになるので、(9)式の関係を満足するには
0.16ns＜ｔ7＜2.4ns
であれば良い。待機時間ｔ7が固定値として扱えない場合には、パルス幅変調回路を用いるのが好ましい。
【００８２】
(2)式で表わされる緩和時間は、記憶層１６の飽和磁化に反比例する性質がある。そのため、自己発熱または周囲温度による飽和磁化の変動が無視できない場合にはそれら温度の影響を加味してパルス幅変調回路を制御するのが好ましい。
【００８３】
オフセットパルスは待機状態においても記憶層磁化５３が弱いスピントランスファトルクに対応した歳差運動を継続するために加えられる。
記憶層磁化５３が常にスピントランスファトルクを感じるように配慮することによって時間的なコヒーレンスを高い状態に維持し滑らかな磁化回転が可能になる。
【００８４】
オフセットパルスにより生じる電流値Ｉz0は前記電流パルス列の波高値よりも小さく、かつ、スピントランスファトルクに比べて有効磁界からのトルクが無視できない大きさの範囲内であれば良いが、(4)式で表わされるしきい電流に対して、
［数１０］
-10Ｉth0＜Ｉz0…(10)
に示す関係を満たすように定めることが望ましい。
例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、膜厚ｔＦ＝2nm、バイアス電流磁界Ｈx＝0Ｏe、注入効率ｇ＝0.68、磁気抵抗効果素子１の断面積ＳＡ＝1.2×10-10cm2、およびダンピング定数α＝0.007とする。このときのしきい値電流はおよそＩth0＝0.074mAになるので、(10)式の関係を満たすにはＩz0＜Ｉzかつ−0.74mA＜Ｉz0であれば良い。
【００８５】
(4)式により表わされるしきい電流値は、記憶層１６の飽和磁化の自乗に比例する性質がある。そのため、自己発熱または周囲温度による飽和磁化の変動が無視できない場合にはそれら温度の影響を加味してオフセットパルスの電流値Ｉz0を制御するのが好ましい。
【００８６】
(8)式、(9)式、(10)式は間接的に記憶層１６の飽和磁化の大きさに敏感であるため、ＳｐＲＡＭを用いたメモリ回路の一部には飽和磁化の大きさを検出するための参照回路を備えることが望ましい。
【００８７】
図１５は、第２実施形態において磁化反転が正常に行われた場合の磁化遷移過程を示す模式図である。
初期状態において記憶層磁化５３が＋ｘ方向、参照層磁化５２が−ｘ方向を向いているものとする。電流パルス列を適切な待機時間間隔で加えることによって記憶層磁化５３は準安定状態の存在する方向を向くことなく遷移を終了する。
オフセットパルスが逆極性であるため、遷移中の磁化は＋ｚ軸方向の準安定状態から離れた軌道を通過する。
【００８８】
図１６は、第２実施形態において電流パルス列持続時間と待機時間の合計が10[ns]としたときのメモリセル状態図である。
メモリセル状態図は電流パルス列の波高値を縦軸にメモリセルのアドレスを横軸にして描かれている。電流パルスの持続時間は(3)式および(5)式に従ってパルス変調されている。
図１６において電流波高値が1[mA]のときのパルス持続時間は200[ps]以下、パルス待機時間は0.8[ns]、オフセットパルス波高値は-0.05[mA]に設定された。
【００８９】
複数の電流パルス列と逆極性のオフセットパルスとの合成波形を用いてスイッチングを行うことによって図４において見られたような反転結果が不定になる状態を完全に除くことができた。
オフセットパルスが逆極性であるため、全般的なしきい値の上昇は避けられない。
【００９０】
以上の第１および第２実施形態では、式(7)と式(10)に示すように、「オフセットパルスにより流れる電流成分の絶対値が、ゼロより大きく、メモリセルの磁化を反転させることができる最小値であるしきい値電流の１０倍未満」というのが、オフセットパルスの波高値に関する要件である。
【００９１】
図１７に、オフセット電流なし（0.0×Ｉth）の場合と、若干のオフセット電流を流す場合（0.9×Ｉth）とをフェイズダイアグラム(phase diagram)で比較して示す。ここで（0.9×Ｉth）はオフセット電流を若干流す場合の一例に過ぎない。
図１７から、オフセット電流がゼロより大きければ白領域の総面積が減少するため、記憶層磁化５３が準安定状態の方向を向き難くするために効果があることがわかる。
【００９２】
図１８に、以上の第１および第２実施形態に適用可能な駆動回路の例を示す。
図１８に図解する抵抗変化型メモリデバイスは、メモリセルアレイ２と、その周辺回路とを有する。
メモリセルアレイ２は、図１に示すメモリセルＭＣをマトリクス状に配置している。図１８では、簡略化のためソース線ＳＬを省いている。メモリセルアレイ２における行（ロウ）方向と列（カラム）方向のセル数は任意である。メモリセルアレイ２の各行（ロウ）はワード線ＷＬを介して選択され、各列（カラム）は、例えば、列ごとの駆動回路５に出力許可を与えるか、列ごとに駆動回路をビット線ＢＬに接続するかをスイッチで選択する。
【００９３】
ロウ選択のためのロウデコーダ(Ｒ．ＤＥＣ）３と、カラム選択のためのカラムデコーダ（Ｃ.ＤＥＣ）４とを周辺回路に含む。
ロウデコーダ３とカラムデコーダ４にはアドレス信号ＡＤＲが入力され、その数ビットによってメモリセルアレイ２の選択行が指定され、残りの数ビットによってメモリセルアレイ２の選択列が指定される。
ロウデコーダ３は、アドレス信号ＡＤＲによって指定された行のワード線ＷＬを活性化（ここでは“Ｈ”）レベルにする。
カラムデコーダ４は、デコード後の結果に基づいて駆動回路５Ａを電源に接続する。あるいは、カラムデコーダ４は、不図示のスイッチをオンして、所定のビット線ＢＬを対応する駆動回路５Ａに接続する。
【００９４】
この駆動回路５は、図６または図１４等に示すパルスを発生して、その供給制御を行う回路であり、ＰＷＭ回路５Ａを構成として、または、機能として含んでいる。
【００９５】
以上詳述してきたように第１および第第２実施形態により、ＳｐＲＡＭの構造を大きく変えることなくスピントランスファ磁化反転に伴う不安定性を除去し、メモリセルを高い信頼性で“0”と“1”のデータ反転できるようになる。これにより、ＳｐＲＡＭの微細化、高信頼化、大容量化、低消費電力化が容易になる。
【図面の簡単な説明】
【００９６】
【図１】比較例に関わるＳｐＲＡＭのメモリセルの断面模式図である。
【図２】実施形態で用いることができる、ＳｐＲＡＭの特性を測定する装置を示す図である。
【図３】実施形態での測定において、スピン注入電流とバイアス電流の各パルスを印加するタイミング図である。
【図４】比較例のＳｐＲＡＭに関わる、パルス持続時間10[ns]におけるメモリセル状態図である。
【図５】（Ａ）は磁化反転が正常に行われた場合の、（Ｂ）は磁化反転が正常に行われなかった場合の磁化遷移過程を示す図である。
【図６】第１実施形態に関わるＳｐＲＡＭにおいて注入電流を印加するタイミング図である。
【図７】第１実施形態において待機時間をゼロから大きくしたときのメモリセル状態図である。
【図８】図７の場合より更に待機時間を大きくした変化させたときのメモリセル状態図である。
【図９】図８の場合より更に待機時間を大きくした変化させたときのメモリセル状態図である。
【図１０】図９の場合より更に待機時間を大きくした変化させたときのメモリセル状態図である。
【図１１】図１０の場合より更に待機時間を大きくした変化させたときのメモリセル状態図である。
【図１２】第１実施形態において磁化反転が正常に行われた場合の磁化遷移過程を示す模式図である。
【図１３】第１実施形態において電流パルス列持続時間と待機時間の合計が10[ns]としたときのメモリセル状態図である。
【図１４】第２実施形態に関わるＳｐＲＡＭにおいて注入電流を印加するタイミング図である。
【図１５】第２実施形態において磁化反転が正常に行われた場合の磁化遷移過程を示す模式図である。
【図１６】第２実施形態において電流パルス列持続時間と待機時間の合計が10[ns]としたときのメモリセル状態図である。
【図１７】オフセット電流の有無の相違を示すメモリセル状態図である。
【図１８】第１または第２実施形態に関わる駆動回路を例示するめのデバイス全体の構成図である。
【符号の説明】
【００９７】
１…トンネル磁気抵抗効果素子、２…固定層、３…自由層、５…駆動回路、５Ａ…ＰＷＭ回路、１０…下地膜、１１…反強磁性体、１２…磁化固定層、１３…非磁性層、１４…磁化固定層、１５…トンネルバリア層、１６…記憶層、１７…非磁性層、３０…選択信号線、３１…接続プラグ、３２…ビット線、４１…セレクトトランジスタ、７０…スピン注入電流、７５…しきい電流、７６…不安定領域、Ｉz0…オフセットパルスの電流値、Ｉz…書き込みパルスの電流値、ＭＣ…メモリセル
【技術分野】
【０００１】
本発明は、電流の注入によるスピントランスファ効果を利用してデータの書き込みを行う抵抗変化型メモリデバイスに関する。
【背景技術】
【０００２】
データ通信機器、特に携帯端末などのパーソナルな小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低電力化など、一層の高性能化が要請されている。特に不揮発性メモリは、機器の高機能化に必要不可欠な部品と考えられている。
【０００３】
不揮発性メモリとしては、半導体フラッシュメモリやＦｅＲＡＭ(強誘電体不揮発メモリ)などが実用化されている。そして、現在は、更なる高性能化に向けての活発な研究開発が行われている。
最近、磁性体を利用した新しい不揮発メモリとしてトンネル磁気抵抗効果を利用したＭＲＡＭ(Magnetic Random Access Memory)の開発進捗が著しく、注目を集めている（例えば、非特許文献１参照）。
【０００４】
ここで本発明と関連が深いＭＲＡＭの動作原理について簡単に説明する。
ＭＲＡＭは、磁性体からなる微小な記憶担体を規則的に配置し、その各々にアクセスできるような配線を施した構造を有する磁気データ記録素子である。
磁性記憶担体の上方もしくは下方に配した導線(ワード線)、および読み出し導線(ビット線)の両方に電流を流すと、合成電流磁界が発生する。ＭＲＡＭへのデータの書き込みは、合成電磁界によって各磁性体の磁化を制御することにより行う。
一般的には、磁化の向きに応じて“0”データと“1”データを記憶させる。素子のデータを書き換えるための代表的な方法には、アステロイド特性を利用した方法（例えば特許文献１参照）が存在する。また、スイッチング特性を利用した方法（例えば特許文献２参照）も存在する。
【０００５】
データの読み出しは、トランジスタなどの素子を用いてセル選択を行い、電流磁気効果を通じて磁化の向きを電圧信号として取り出す。
セルの膜構成として提案されているのは、強磁性体／絶縁体／強磁性体の三層接合(強磁性トンネル接合、Magnetic Tunnel Junction ；ＭＴＪ)を含む構造である。以下、この構造をＭＴＪ構造という。
ＭＴＪ構造では、片方の強磁性層を磁化の向きが固定の固定参照層、他方を記録層(自由層)として用いる。これにより、ＭＴＪ構造は、トンネル磁気抵抗効果を通じて記録層磁化の向きと電圧信号を対応させている。
【０００６】
ＭＲＡＭは、磁性体の磁化反転による“0”と“1”のデータを、高速、かつ、ほぼ無限(10の15乗回以上)に書き換えることが可能である。これが、他の不揮発メモリと比較した場合のＭＲＡＭの最大の特長である。
しかし、その一方でＭＲＡＭは、配線に数[mA]〜数十[mA]の電流を流すために消費電力が大きい。また、ＭＲＡＭは、記録のためのワード線、読み出しのためのビット線の両方を必要とするため、セルの微細化が困難である。さらにＭＲＡＭは、ＭＴＪを小さくすると反転に必要な磁界が大きくなるため、消費電力の観点でスケーリングに不利である。
【０００７】
解決策の１つとして、電流磁界によらない記録方式が研究されており、なかでもスピントランスファ磁化反転に関する研究が活発である（例えば、特許文献３参照）。
【０００８】
スピントランスファ磁化反転の記憶素子は、ＭＲＡＭと同じくＭＴＪにより構成されている。ただし、スピントランスファ磁化反転では、ある方向に固定された磁性層を通過するスピン偏極電子が、自由層に進入する際にその磁性層にトルクを与えることを利用する。詳細には、あるしきい値以上の電流を流せば自由層磁化が反転する。
“0”と“1”のデータ書き換えは、電流の極性を変えることにより行う。
この反転のための電流の絶対値は、０.１[μm]程度のスケールの素子で数[mA]以下であり、しかも素子体積に比例して減少する。この点で、スピントランスファ磁化反転の記憶素子は、スケーリング上有利である。
また、スピントランスファ磁化反転の記憶素子は、ＭＲＡＭで必要であった記録のためのワード線が不要であるため、セルが単純になるという利点がある。
【０００９】
読み出しはＭＲＡＭと同じくトンネル磁気抵抗効果を利用する。
本明細書において、スピントランスファを利用したＭＲＡＭをＳｐＲＡＭ(Spin transfer Random Access Memory)と呼ぶ。また、スピントランスファを引き起こすスピン偏極電子流をスピン注入電流(Spin injection current)と呼ぶ。
高速かつ書き換え回数がほぼ無限大であるというＭＲＡＭの利点を保ったまま、低消費電力化、大容量化を可能とした不揮発メモリとして、ＳｐＲＡＭには大きな期待が寄せられている。
【特許文献１】特開平１０−１１６４９０公報
【特許文献２】米国特許第２００３００７２１７４号
【特許文献３】米国特許第００５６９５８６４号
【非特許文献１】J.Nahas et al., IEEE / ISSCC 2004 Visulas Supplement p.22
【発明の開示】
【発明が解決しようとする課題】
【００１０】
既に提案されているＳｐＲＡＭにおいて、“0”と“1”のデータ書き換えは、スピン注入電流の極性を変えることにより行う。
しかし、スピントランスファ磁化反転現象に内在する不安定性のため磁化反転の結果を、スピン注入電流の極性のみでは必ずしも決定できない。
ＳｐＲＡＭにおいては“0”と“1”のデータに対応した磁化状態に加えて、スピン注入電流を流したときだけ成立する準安定状態が存在する。上記磁化反転結果の不安定性は、磁化が一旦準安定状態に捕らえられると電流を切った後の磁化状態が不定になってしまう現象に起因する。
【００１１】
本発明では、注入電流の広い範囲にわたって安定な磁化反転を実現することを目的としたスピン注入電流駆動が可能な構成の抵抗変化型メモリデバイスを提供する。
【課題を解決するための手段】
【００１２】
本発明の第１観点に関わる抵抗変化型メモリデバイスは、電流の注入によるスピントランスファ効果を利用してデータの書き込みを行う抵抗変化型のメモリセルと、複数のパルスからなる書き込みパルスと、前記書き込みパルスのパルス間レベルを規定するオフセットパルスとの合成パルスを発生し、前記書き込みを行うときに前記合成パルスを前記メモリセルに与える駆動回路と、を有する。
【００１３】
この構成によれば、前記電流の密度で抵抗変化をもたらす磁化の反転が、パルスの印加により流れるパルス電流により生じる。その後の待機時間において、正または逆極性のオフセットパルスがメモリセルに印加される。このため、反転時と同じ向きの電流がゼロとならない状態で持続するか、あるいは、逆向きの電流により磁化を固定する作用が生じる。よって、反転後の磁化の回転が、その反転した向きの周りに限られ、意図しない準安定状態にまで磁化が回ることが防止される。
【００１４】
上記第１観点では、オフセットパルスが正のパルスか、負のパルスかを問わない。
短いパルスが所定の持続時間と待機時間で繰り返されるような場合、その周波数が非常に高い場合がある。このような場合、特に、逆向きのオフセットパルスがかかるようにすると、パルスの周波数を下げることができ、駆動回路の回路的な負担が軽減される。
【００１５】
本発明の第２観点に関わる抵抗変化型メモリデバイスは、電流の注入によるスピントランスファ効果を利用してデータの書き込みを行う抵抗変化型のメモリセルと、複数のパルスからなる書き込みパルスと、当該書き込みパルスと逆極性を有し、前記書き込みパルスのパルス間レベルを規定するオフセットパルスとの合成パルスを発生し、前記書き込みを行うときに前記合成パルスを前記メモリセルに与える駆動回路と、を有する。
【００１６】
上記構成によれば、オフセットパルスが、書き込みパルスと逆極性を有する。よって、書き込み電流と逆向きの電流が流れるか、流れなくとも磁化を固定する力が作用するようになる。そのため、書き込みパルスのパルス持続時間が長くなり、その分、駆動周波数が低くなる。
【発明の効果】
【００１７】
本発明によれば、注入電流の広い範囲にわたって安定な磁化反転を実現することが可能な構成の抵抗変化型メモリデバイスを提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を、ＳｐＲＡＭを例として図面を参照して説明する。
以下、後述する第１〜第３の、より詳細な実施形態に共通な断面素子構造と現象を、最初に説明する。
【００１９】
＜実施形態に共通な断面素子構造＞
図１は、本発明が適用されていない場合、スピン注入電流によって“0”と“1”のデータ反転を行うＳｐＲＡＭのメモリセルＭＣの断面模式図である。
図１に図解したメモリセルＭＣは、上層配線からなるビット線３２と、ソース線（不図示）との間に、トンネル磁気抵抗効果素子１と、セレクト素子とが直列接続されている。
セレクト素子は、読み出しまたは書き込みのため電気的にメモリセルを選択する素子であり、ダイオードまたはＭＯＳトランジスタ等を用いることができる。図１は、セレクト素子として、ＭＯＳトランジスタ（セレクトトランジスタ４１）を用いた例を示す。
【００２０】
Ｓｉ基板４０に、セレクトトランジスタ４１の拡散層４２と拡散層４３が、チャネルが形成される領域を挟んで互いに離れて形成されている。拡散層４２と拡散層４３は、チャネルが形成される領域と逆導電型となるように不純物が導入され、低抵抗化されている。このうち拡散層４２は、不図示の箇所でソース線と接続される。
拡散層４３は、接続プラグ３１を介してトンネル磁気抵抗効果素子１の一方端（下端）と接続されている。
トンネル磁気抵抗効果素子１のもう一端（上端）はビット線３２に接続されている。セレクトトランジスタ４１のゲートは、不図示の薄いゲート絶縁膜とゲート導電層の積層構造を有する。当該ゲート導電層が選択信号線３０として機能するか、当該導電層が別の選択信号線３０と接続されている。
【００２１】
トンネル磁気抵抗効果素子１は、磁化が比較的容易に回転する記憶層１６と、磁化固定層１２および１４とを含む。
記憶層１６と、磁化固定層１２および１４は例えばニッケル(Ｎｉ)、鉄(Ｆｅ)あるいはコバルト(Ｃｏ)、またはこれらの合金を主成分とする強磁性体が用いられる。
記憶層１６は複数の磁性層で構成される場合もあり、これらをまとめて自由層３と称することもある。図１に図解した例では、自由層３が、下層から順にトンネルバリア層１５、記憶層１６および非磁性層１７を含んで構成されている。
【００２２】
磁化固定層１２と磁化固定層１４は、非磁性層１３を介して反強磁性結合しており、さらに磁化固定層１２は反強磁性体１１と接して作られている。これらの層間に働く交換相互作用によって強い一方向の磁気異方性を持つが、これらをまとめて固定層２と称することもある。図１に図解した例では、固定層２が、下層から順に下地膜１０、反強磁性体１１、磁化固定層１２、非磁性層１３および磁化固定層１４を含んで構成されている。
【００２３】
非磁性層１３および非磁性層１７の材料としては、タンタル(Ｔａ)、銅（Ｃｒ）、ルテニウム(Ｒｕ)などが使用できる。定常状態において非磁性層１３を介した強い反強磁性結合により磁化固定層１２の磁化５１と磁化固定層１４の磁化（以下、参照層磁化という）５２はほぼ完全な反平行状態にある。
通常、磁化固定層１２と磁化固定層１４の飽和磁化膜厚積は等しく、磁極磁界の漏洩成分は無視できるくらい小さい。
反強磁性体の材料としては、例えば鉄(Ｆｅ)，ニッケル(Ｎｉ)，白金(Ｐｔ)，イリジウム(Ｉｒ)，ロジウム(Ｒｈ)などのマンガン合金、コバルト(Ｃｏ)やニッケル酸化物などが使用できる。
【００２４】
また、記憶層１６と磁化固定層１４との間には、アルミニウム(Ａｌ)、マグネシウム(Ｍｇ)、シリコン(Ｓｉ)等の酸化層、もしくは窒化物等からなる絶縁体によるトンネルバリア層１５が置かれている。トンネルバリア層１５は、記憶層１６と磁化固定層１４との磁気的結合を切るとともに、トンネル電流を流すための役割を担う。
【００２５】
これらの磁性膜および導体膜は主にスパッタリング法により形成され、トンネルバリア層は、スパッタリングで形成された金属膜を酸化、もしくは窒化させることにより得ることができる。
【００２６】
非磁性層１７は、トップコート膜であり、トンネル磁気抵抗効果素子とトンネル磁気抵抗効果素子を接続する配線との相互拡散防止、接触抵抗低減及び記憶層１６の酸化防止という役割がある。トップコート膜は、通常、銅(Ｃｕ)，タンタル(Ｔａ)，窒化チタン等の材料が使用できる。
下地膜１０は、下地膜で上方に積層される膜の結晶性を高める作用がある。下地膜１０の材料は、クロム(Ｃｒ)、タンタル(Ｔａ)等を使用できる。
【００２７】
記憶層１６の磁化（以下、記憶層磁化という）５３と磁化固定層１４の磁化（参照層磁化）５２が平行状態にあるか反平行状態にあるかによってメモリセルの状態を決定することができる。
メモリセルの状態を読み出したり書き換えたりするためにスピン注入電流７０を流す必要がある。
スピン注入電流７０は、拡散層４３、トンネル磁気抵抗効果素子１およびビット線３２を通過する。
【００２８】
図２は、ＳｐＲＡＭの特性を測定する装置の例である。
トンネル磁気抵抗効果素子１の自由層の磁化５３を“0”と“1”のデータ反転することは、スピン注入電流７０の他にバイアス電流磁界７２によっても可能である。
スピン注入電流７０のパルス波高値を縦軸に、バイアス電流磁界７２のパルス波高値を横軸に描かれたメモリセルの状態図を、フェイズダイアグラム(phase diagram)と呼ぶ。
図２に図解する装置は、バイアス電流磁界７２を発生させるのにヘルムホルツコイル７４を用いる。ヘルムホルツコイル７４を流れるバイアス電流７１は外部電源７３から独立に供給される。スピン注入電流７０はメモリセルと接続されたビット線３２を介して別の駆動回路から流入または流出する。
図２の装置を用いればスピン注入電流７０とバイアス電流磁界７２の大きさと位相を任意に設定してフェイズダイアグラムを作成のための測定を行うことができる。
【００２９】
図３は、スピン注入電流７０のパルスとバイアス電流７１のパルスを印加するタイミングを表す図である。
初期状態を符号ｔ０により示す。また、簡単のためスピン注入電流７０とバイアス電流７１はともに矩形パルスとする。
スピン注入電流７０とバイアス電流７１の立ち上がり時間をそれぞれ符号ｔ１とｔ２により示す。スピン注入電流７０とバイアス電流７１の立ち下がり時間をそれぞれ符号ｔ３およびｔ４により示す。
時間ｔ５において、記憶層磁化５３と参照層磁化５２のなす角度によって決まる抵抗状態を読み取って、終了状態を決定する。
【００３０】
図４は、本発明が適用されていないＳｐＲＡＭのパルス持続時間10[ns]におけるメモリセル状態図である。メモリセル状態図は、スピン注入電流７０のパルス波高値を縦軸に、メモリセルのアドレスを横軸にして、スピン注入電流値とセル状態との相関関係を示すものである。
スピン注入電流を流す以前の初期状態はバイアス電流磁界７２の極性によって、例えば、記憶層磁化５３と参照層磁化５２が反平行状態をなすように揃えられている。
【００３１】
＜実施形態に共通な現象説明＞
下記文献１（＊１）によれば、スピン注入電流７０を流したときに自由層磁化５３に作用する有効磁界からのトルクとスピン偏極電子から伝達されるトルク（スピントランスファトルク）の大きさはおおよそ次式(1)で表される。
（＊１）文献１：「鈴木、屋上、“スピン注入磁化反転の理論と実験”、第１３４回日本応用磁気学会資料、p.53 2004」「J. C. Slonczewski、”Current-driven excitation of Magnetic multilayers”、J. M. M. M.、 159、pp.L1 1996」
【００３２】
【数１】
【００３３】
スピン注入電流密度は、記憶層スピン注入電流７０をトンネル磁気抵抗効果素子１の断面積ＳＡで割ったものに等しい。
例えば、磁気抵抗効果素子１の断面積ＳＡ＝1.2×10-10cm2および電流密度Ｊｚ＝10MA/cm2では、スピン注入電流はおよそＩz＝1.2mAとなる。
【００３４】
前記(1)式右辺第一項は、有効磁界からのトルクを表し、記憶層磁化５３の持つポテンシャルエネルギーに対応する。
(1)式右辺第二項は、スピントランスファトルクを表し、伝導電子の持つ運動エネルギーに対応する。
【００３５】
記憶層磁化５３がスピンタランスファ磁化回転に依らず有効磁界からのトルクのみで初期状態から終了状態まで緩和する時間は、次式(2)で表される。
【００３６】
【数２】
ただし、αは記憶層１６のダンピング定数、Ｈｋは記憶層１６の異方性磁界、γは電子のジャイロ定数を表す。
例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、およびダンピング定数α＝0.007では、緩和時間はおよそτ1＝3.2nsになる。
【００３７】
スピン注入電流７０を流すことによって、スピントランスファトルクは静磁エネルギーや異方性エネルギーに逆らって記憶層磁化５３を回転させるように作用する。記憶層磁化５３の回転角速度の大きさは、
【００３８】
【数３】
で表すことができる。
例えば、記憶層１６の飽和磁化Ｍｓ＝400emu/cc、膜厚ｔＦ＝2nm、注入効率ｇ＝0.68、および電流密度Ｊｚ＝10MA/cm2の前提では、回転角周波数はおよそωspin/2π＝1.6GHzになる。
【００３９】
図４に示すメモリセル状態図の白領域は、図３の時刻ｔ５におけるスイッチングの終了状態を反映している。
より詳細に、図４における白領域は、終了状態が反平行状態（状態“0”）であって初期状態から変化しなかったことを表す。図４において黒領域は、終了状態が平行状態(状態“1”)であって初期状態から変化したことを表す。
【００４０】
スピン注入電流がメモリセルの状態を“0”と“1”間で変化させるに必要な最小電流値は、しきい電流７５と呼ばれる。
【００４１】
下記文献２（＊２）によれば、パルス幅が無限に長いと仮定したときのしきい値電流は、次式(4)で表される。
（＊２）文献２：「J. Z. Sun、”Spin-current interaction with a monodomain Magnetic body: A model study、PRB、62、pp.570 2000」
【００４２】
【数４】
【００４３】
実際のパルス幅は有限であるのでしきい値電流７５は(4)式の値より大きくなる。
ただし、Ｈxはバイアス電流磁界７２を表す。例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、膜厚ｔＦ＝2nm、バイアス電流磁界Ｈx＝0Ｏeとする。また、注入効率ｇ＝0.68、磁気抵抗効果素子１の断面積ＳＡ＝1.2×10-10cm2、およびダンピング定数α＝0.007とする。このときしきい値電流はおよそＩth0＝0.074mAになる。
【００４４】
ＳｐＲＡＭを含むＭＲＡＭにおいて“0”と“1”が明らかな２つの安定な磁化状態となるが、“0”と“1”が明確でない不安定領域が存在することは好ましくない。
【００４５】
スピントランスファトルクが存在しない場合、例えば本発明が非適用なＭＲＡＭにおいては、安定な磁化状態は記憶層磁化５３の持つポテンシャルエネルギーの谷に対応する。このため、安定な磁化状態は、自由層磁化５３が参照層磁化５２と反平行あるいは平行な状態いずれかに限定される。
外部から電流磁界等を印加することによって、初期状態をエネルギー的に不安定な状態に移行させることにより終了状態を初期状態とは反対の状態に帰着させることができる。
【００４６】
ところが、ＳｐＲＡＭの場合、“0”と“1”のデータに対応した磁化状態に加えてスピン注入電流を流したときだけ成立する準安定状態が存在する。そのため、磁化が一旦準安定状態に捕らえられると電流を切った後の磁化状態が不定になってしまう場合が希に起こりうる。
ＳｐＲＡＭの準安定状態は伝導電子の運動エネルギーの谷であって磁化のポテンシャルエネルギーの谷とは異なる方向を向いている。図４において終了状態が初期状態と同じになってしまう白領域は書き込みパルスの電流値ＩＺがある程度大きな中間領域で発生し、この領域を不安定領域７６という。不安定領域７６が存在することは、磁化が遷移の途上で準安定状態に捕らえられたことを反映している。
【００４７】
図５（Ａ)は、磁化反転が正常に行われた場合の磁化遷移過程を示す模式図である。
初期状態において記憶層磁化５３が＋ｘ方向、参照層磁化５２が−ｘ方向を向いているものとする。(4)式で表されるしきい値電流以上の注入電流７０を流すと磁化はｘ軸周りで歳差運動しながら、やがて−ｘ方向に反転する。安定状態自体は反平行状態（“0”状態）と平行状態（“1”状態）のふたつが存在する。しかし、この場合、しきい電流７５以上の電流を流すことによって片方の状態から別の状態へとスイッチングできる。
【００４８】
図５（Ｂ）は、磁化反転が正常に行われない場合の磁化遷移過程を示す模式図である。
初期状態において記憶層磁化５３が＋ｘ方向、参照層磁化５２が−ｘ方向を向いているものとする。(4)式で表されるしきい値電流以上の注入電流７０を流すと磁化はｘ軸周りで歳差運動するが、それがｚ軸周りの歳差運動へ変わる。ｚ軸周りの歳差運動が準安定状態として成立したためである。この現象は伝導電子の運動エネルギーが磁化のポテンシャルエネルギーを越えた場合に希に起こる。
【００４９】
準安定状態は伝導電子が運動エネルギーを得ている状態、すなわち、注入電流７０が流れている時間内でしか存在できない。このため、電流を流すのを止めたその後の状態は“0”あるいは“1”どちらにも到達しうる。
図５（Ｂ）においては、スイッチングの途上で磁化が準安定状態に捕らえられたために、電流を切った後の状態が最初の磁化状態へと戻ったことを表す。
【００５０】
前述したような磁化状態が不定になる現象はＳｐＲＡＭにおけるデータ書き込みの信頼性を劣化させる。
誤り訂正回路で幾ばくかの書き込み誤りを救うことはできるが、その場合は余分な回路によるチップ面積増大、消費電力増大を招来する。
また、かかる不安定現象が存在する限り、ＳｐＲＡＭを主記憶メモリとして使用することを困難にする。それではデータ器機の高性能化をするための不揮発メモリとしてのＳｐＲＡＭの価値は著しく低いものとしてしまう結果となる。
【００５１】
以下に、より詳しい実施形態を説明する。
【００５２】
《第１実施形態》
ＳｐＲＡＭにおいてスイッチング終了状態が意図する状態とは別の状態に遷移してしまうのは、注入電流７０を流すことによって一時的に生じる準安定状態が意図する遷移の道筋を妨害するためである。
スピントランスファ磁化回転を原理とする限り、一時的に準安定状態が誘導させるのを完全に防ぐことは難しい。
しかし、準安定状態が存在する方向（図５（Ｂ）ではｚ軸方向）が判明しているならばその方向に記憶層磁化５３が向かないようにスイッチングのタイミングを制御することは可能である。
【００５３】
図６は、本発明に関わる第１実施形態に関わるＳｐＲＡＭにおいて注入電流７０を印加するタイミング図である。
図６に示す波形は、複数の電流パルス列と同極性のオフセットパルスとの合成波形を用いてスイッチングを行うことを意図する。電流パルス列の持続時間ｔ6の間は有効磁界からのトルクに比べてスピントランスファトルクが大きいため、記憶層磁化５３が単位時間あたりに回転する角度はおおよそ(3)式で表わされる。
【００５４】
電流パルス列の持続時間ｔ6を以下の式を満たすように定める。
すなわち、磁化回転角度が臨界角度を超えない条件は、
［数５］
ωspinｔ6＜θcritical…(5)
で表される。
上記(5)式は、１パルス辺りの回転角度を臨界角度θcritical以下に制限することを意味している。
【００５５】
詳しく特性を検討した結果、第１実施形態においては、臨界角度θcriticalは９０度に等しいことを見出した。記憶層磁化５３が準安定状態の方向を向かないように電流密度に応じた小刻みな磁化回転を繰り返すことにより、いずれかの安定状態にスイッチングすることが可能になる。
小刻みな磁化回転を繰り返していること自体は、オフセットパルスとの合成波を用いることだけでも実現されている。ただし、電流密度に応じた磁化回転では、上記式(5)を満たすパルス列の持続時間ｔ6とすることが望ましい。ただし、１パルス辺りの回転角度が臨界角度と同じことは許容される。
【００５６】
例えば、記憶層１６の飽和磁化Ｍｓ＝400emu/cc、膜厚ｔＦ＝2nm、注入効率ｇ＝0.68、および電流密度Ｊｚ＝10MA/cm2とする。このときと回転角周波数はおよそωspin/2π＝1.6GHzになるので、(5)式の関係を満足するにはｔ6＜160psであれば良い。
【００５７】
電流密度が小さければ磁化回転周波数も小さくなるので、電流パルス列の持続時間ｔ6をさらに延長することができる。
例えば、電流密度Ｊｚ＝10MA/cm2であるなら、パルス列の持続時間ｔ6＜160nsが実現でき、それだけパルス発生回路（駆動回路、下記のＰＷＭ回路参照）の回路的な負担が軽減される。
【００５８】
電流パルス列の持続時間ｔ6は電流密度に応じてパルス幅変調することに等しい。そのため、電流密度に比例した電圧を検出して変調度を制御するパルス幅変調回路を利用することができる。
(3)式で表わされる磁化回転角速度は記憶層１６の飽和磁化に反比例する性質がある。よって、自己発熱または周囲温度による飽和磁化の変動が無視できない場合には、それら温度の影響を加味してパルス幅変調回路を制御するのが好ましい。
【００５９】
ひとつの電流パルスから次の電流パルスまでの待機時間ｔ7は、記憶層磁化５３が、安定状態が存在する平面近傍に復帰するまでに必要な時間である。待機時間を適切に維持することによって記憶層磁化５３が準安定状態の方向を向かないようにすることができる。
待機時間ｔ7の間はスピントランスファトルクに比べて有効磁界からのトルクが無視できないため、記憶層磁化５３の緩和時間は(2)式に従う。
【００６０】
詳しく特性を検討した結果、ひとつの電流パルスから次の電流パルスまでの待機時間ｔ7は次式(6)の制限内にすると、望ましい。
［数６］
0.1τ1≦ｔ7≦1.5τ1…(6)
例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、およびダンピング定数α＝0.007とする。このとき緩和時間はおよそτ1＝3.2nsになるので、(6)式の関係を満足するには
0.32ns＜ｔ7＜4.8ns
であれば良い。待機時間ｔ7が固定値として扱えない場合には、パルス幅変調回路を用いるのが好ましい。
【００６１】
(2)式で表わされる緩和時間は、記憶層１６の飽和磁化に反比例する性質がある。そのため、自己発熱または周囲温度による飽和磁化の変動が無視できない場合にはそれら温度の影響を加味してパルス幅変調回路を制御するのが好ましい。
【００６２】
図７〜図１１に、待機時間ｔ7をゼロ（0.0τ1）,0.1τ1, 0.15τ1,…，3.0τ1と、記憶層磁化の緩和時間τ1に対する倍率を徐々に大きくしていったときのメモリセル状態図を示す。
なお、先に説明した図４のメモリセル状態図はバイアス電流磁界７２（外部磁界Ｈｋ）がゼロ（Ｈｋ＝0Ｏe）におけるメモリセルの状態分布を示している。これに対し、図７〜図１１は横軸に外部磁界Ｈｋ（バイアス電流磁界７２のパルス波高値）をとるフェイズダイアグラム(phase diagram)を示すものである。
外部磁界Ｈxはメモリセルに加わる擾乱要因のひとつであり、外部磁界Ｈxがある程度大きいと、書き込みパルスの電流値ＩZが加わって磁化状態が反転すべきメモリセルが反転できない白領域の発生か確率が増加する。
したがって、白領域の総面積が小さいほど記憶層磁化５３が準安定状態の方向を向き難く、外部からの擾乱に強いことを表す。
【００６３】
図７から待機時間ｔ7が少しでもあると、つまり0.1τ1以上で記憶層磁化５３が準安定状態の方向を向き難くなることが分かる。
また、待機時間ｔ7は0.2τ1〜1.5τ1までは白領域の総面積に顕著な増加は見られないが、待機時間ｔ7が2.0τ1になると白領域の総面積が増加していることも分かる。
以上より、式(6)に示す待機時間ｔ7に適正範囲があることが判明した。
【００６４】
一方、オフセットパルスは待機状態においても記憶層磁化５３が弱いスピントランスファトルクに対応した歳差運動を継続するために加えられる。
記憶層磁化５３が常にスピントランスファトルクを感じるように配慮することによって時間的なコヒーレンスを高い状態に維持し滑らかな磁化回転が可能になる。
【００６５】
オフセットパルスにより生じる電流値Ｉz0は前記電流パルス列の波高値よりも小さく、かつ、スピントランスファトルクに比べて有効磁界からのトルクが無視できない大きさの範囲内であれば良いが、(4)式で表わされるしきい電流に対して、
［数７］
Ｉz0＜10Ｉth0…(7)
に示す関係を満たすように定めることが望ましい。
例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、膜厚ｔＦ＝2nm、バイアス電流磁界Ｈx＝0Ｏe、注入効率ｇ＝0.68、磁気抵抗効果素子１の断面積ＳＡ＝1.2×10-10cm2、およびダンピング定数α＝0.007とする。このときのしきい値電流はおよそＩth0＝0.074mAになるので、(7)式の関係を満たすにはＩz0＜ＩzかつＩz0＜0.74mAであれば良い。
【００６６】
(4)式で表わされるしきい電流値は、記憶層１６の飽和磁化の自乗に比例する性質がある。そのため、自己発熱または周囲温度による飽和磁化の変動が無視できない場合にはそれら温度の影響を加味してオフセットパルスの電流値Ｉz0を制御するのが好ましい。
【００６７】
(5)式、(6)式、(7)式は間接的に記憶層１６の飽和磁化の大きさに敏感であるため、ＳｐＲＡＭを用いたメモリ回路の一部には飽和磁化の大きさを検出するための参照回路を備えることが望ましい。
【００６８】
図１２は、第１実施形態において磁化反転が正常に行われた場合の磁化遷移過程を示す模式図である。
初期状態において記憶層磁化５３が＋ｘ方向、参照層磁化５２が−ｘ方向を向いているものとする。電流パルス列を適切な待機時間間隔で加えることによって記憶層磁化５３は準安定状態の存在する方向を向くことなく遷移を終了する。
【００６９】
図１３は、第１実施形態において電流パルス列持続時間と待機時間の合計が10[ns]としたときのメモリセル状態図である。
メモリセル状態図は電流パルス列の波高値を縦軸にメモリセルのアドレスを横軸にして描かれている。電流パルスの持続時間は(3)式および(5)式に従ってパルス変調されている。
図１３において電流波高値が1[mA]のときのパルス持続時間は100[ps]以下、パルス待機時間は1.5[ns]、オフセットパルス波高値は0.05[mA]に設定された。
【００７０】
複数の電流パルス列と同極性のオフセットパルスとの合成波形を用いてスイッチングを行うことによって図４において見られたような反転結果が不定になる状態を完全に除くことができた。
【００７１】
《第２実施形態》
第１実施形態によりＳｐＲＡＭにおいてスイッチング終了状態が意図する状態とは別の状態に遷移してしまうことを防ぐことができる。
【００７２】
この方法の本質は電流密度に応じた小刻みな磁化回転を繰り返すことにあるが、電流密度が高い場合にはパルス幅を非常に短くする必要がある。パルス幅があまりに短いとＳｐＲＡＭ周辺回路への設計・製造上の負担が高くなるのでパルス幅に関する制限はできるだけ緩いのが好ましい。
【００７３】
この目的のために電流パルス列の極性に対してオフセットパルスの極性を逆転する方法を考案した。
【００７４】
図１４は、第２実施形態に関わるＳｐＲＡＭにおいて注入電流７０を印加するタイミング図である。
図１４は複数の電流パルス列と逆極性のオフセットパルスとの合成波形を用いてスイッチングを行うことを意図する。
電流パルス列の持続時間ｔ6の間は有効磁界からのトルクに比べてスピントランスファトルクが大きいため、記憶層磁化５３が単位時間あたりに回転する角度はおおよそ(3)式で表わされる。
【００７５】
電流パルス列の持続時間ｔ6を以下の式を満たすように定める。
すなわち、磁化回転角度が臨界角度を超えない条件は、
［数８］
ωspinｔ6＜θcritical…(8)
上記(8)式は、１パルス辺りの回転角度を臨界角度θcritical以下に制限することを意味している。
【００７６】
詳しく特性を検討した結果、第１実施形態においては、臨界角度θcriticalは９０度に等しいことを見出した。記憶層磁化５３が準安定状態の方向を向かないように電流密度に応じた小刻みな磁化回転を繰り返すことにより、いずれかの安定状態にスイッチングすることが可能になる。
小刻みな磁化回転を繰り返していること自体は、オフセットパルスとの合成波を用いることだけでも実現されている。ただし、電流密度に応じた磁化回転では、上記式(8)を満たすパルス列の持続時間ｔ6とすることが望ましい。ただし、１パルス辺りの回転角度が臨界角度と同じことは許容される。
【００７７】
例えば、記憶層１６の飽和磁化Ｍｓ＝400emu/cc、膜厚ｔF＝2nm、注入効率ｇ＝0.68、および電流密度Ｊｚ＝10MA/cm2とする。このときと回転角周波数はおよそωspin/2π＝1.6GHzになるので、(8)式の関係を満足するにはｔ6＜320psであれば良い。
【００７８】
第１実施形態に比べて電流パルス幅に関する制限を緩めることが可能になった。
電流密度が小さければ磁化回転周波数も小さくなるので、電流パルス列の持続時間ｔ6をさらに延長することができる。
例えば、電流密度Ｊｚ＝1MA/cm2であるなら、パルス列の持続時間ｔ6＝3.20nsが実現でき、それだけパルス発生回路（駆動回路、下記のＰＷＭ回路参照）の回路的な負担が軽減される。
【００７９】
電流パルス列の持続時間ｔ6は電流密度に応じてパルス幅変調することに等しい。そのため、電流密度に比例した電圧を検出して変調度を制御するパルス幅変調回路を利用することができる。
(3)式で表わされる磁化回転角速度は記憶層１６の飽和磁化に反比例する性質がある。よって、自己発熱または周囲温度による飽和磁化の変動が無視できない場合には、それら温度の影響を加味してパルス幅変調回路を制御するのが好ましい。
【００８０】
ひとつの電流パルスから次の電流パルスまでの待機時間ｔ7は、記憶層磁化５３が、安定状態が存在する平面近傍に復帰するまでに必要な時間である。待機時間を適切に維持することによって記憶層磁化５３が準安定状態の方向を向かないようにすることができる。
待機時間ｔ7の間はスピントランスファトルクに比べて有効磁界からのトルクが無視できないため、記憶層磁化５３の緩和時間は(2)式に従う。
【００８１】
詳しく特性を検討した結果、ひとつの電流パルスから次の電流パルスまでの待機時間ｔ7は次式(9)の制限内にすると、望ましい。
［数９］
0.05τ1＜ｔ7＜0.75τ1…(9)
例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、およびダンピング定数α＝0.007とする。このとき緩和時間はおよそτ1＝3.2nsになるので、(9)式の関係を満足するには
0.16ns＜ｔ7＜2.4ns
であれば良い。待機時間ｔ7が固定値として扱えない場合には、パルス幅変調回路を用いるのが好ましい。
【００８２】
(2)式で表わされる緩和時間は、記憶層１６の飽和磁化に反比例する性質がある。そのため、自己発熱または周囲温度による飽和磁化の変動が無視できない場合にはそれら温度の影響を加味してパルス幅変調回路を制御するのが好ましい。
【００８３】
オフセットパルスは待機状態においても記憶層磁化５３が弱いスピントランスファトルクに対応した歳差運動を継続するために加えられる。
記憶層磁化５３が常にスピントランスファトルクを感じるように配慮することによって時間的なコヒーレンスを高い状態に維持し滑らかな磁化回転が可能になる。
【００８４】
オフセットパルスにより生じる電流値Ｉz0は前記電流パルス列の波高値よりも小さく、かつ、スピントランスファトルクに比べて有効磁界からのトルクが無視できない大きさの範囲内であれば良いが、(4)式で表わされるしきい電流に対して、
［数１０］
-10Ｉth0＜Ｉz0…(10)
に示す関係を満たすように定めることが望ましい。
例えば、記憶層１６の異方性磁界Ｈｋ＝25Ｏe、飽和磁化Ｍｓ＝400emu/cc、膜厚ｔＦ＝2nm、バイアス電流磁界Ｈx＝0Ｏe、注入効率ｇ＝0.68、磁気抵抗効果素子１の断面積ＳＡ＝1.2×10-10cm2、およびダンピング定数α＝0.007とする。このときのしきい値電流はおよそＩth0＝0.074mAになるので、(10)式の関係を満たすにはＩz0＜Ｉzかつ−0.74mA＜Ｉz0であれば良い。
【００８５】
(4)式により表わされるしきい電流値は、記憶層１６の飽和磁化の自乗に比例する性質がある。そのため、自己発熱または周囲温度による飽和磁化の変動が無視できない場合にはそれら温度の影響を加味してオフセットパルスの電流値Ｉz0を制御するのが好ましい。
【００８６】
(8)式、(9)式、(10)式は間接的に記憶層１６の飽和磁化の大きさに敏感であるため、ＳｐＲＡＭを用いたメモリ回路の一部には飽和磁化の大きさを検出するための参照回路を備えることが望ましい。
【００８７】
図１５は、第２実施形態において磁化反転が正常に行われた場合の磁化遷移過程を示す模式図である。
初期状態において記憶層磁化５３が＋ｘ方向、参照層磁化５２が−ｘ方向を向いているものとする。電流パルス列を適切な待機時間間隔で加えることによって記憶層磁化５３は準安定状態の存在する方向を向くことなく遷移を終了する。
オフセットパルスが逆極性であるため、遷移中の磁化は＋ｚ軸方向の準安定状態から離れた軌道を通過する。
【００８８】
図１６は、第２実施形態において電流パルス列持続時間と待機時間の合計が10[ns]としたときのメモリセル状態図である。
メモリセル状態図は電流パルス列の波高値を縦軸にメモリセルのアドレスを横軸にして描かれている。電流パルスの持続時間は(3)式および(5)式に従ってパルス変調されている。
図１６において電流波高値が1[mA]のときのパルス持続時間は200[ps]以下、パルス待機時間は0.8[ns]、オフセットパルス波高値は-0.05[mA]に設定された。
【００８９】
複数の電流パルス列と逆極性のオフセットパルスとの合成波形を用いてスイッチングを行うことによって図４において見られたような反転結果が不定になる状態を完全に除くことができた。
オフセットパルスが逆極性であるため、全般的なしきい値の上昇は避けられない。
【００９０】
以上の第１および第２実施形態では、式(7)と式(10)に示すように、「オフセットパルスにより流れる電流成分の絶対値が、ゼロより大きく、メモリセルの磁化を反転させることができる最小値であるしきい値電流の１０倍未満」というのが、オフセットパルスの波高値に関する要件である。
【００９１】
図１７に、オフセット電流なし（0.0×Ｉth）の場合と、若干のオフセット電流を流す場合（0.9×Ｉth）とをフェイズダイアグラム(phase diagram)で比較して示す。ここで（0.9×Ｉth）はオフセット電流を若干流す場合の一例に過ぎない。
図１７から、オフセット電流がゼロより大きければ白領域の総面積が減少するため、記憶層磁化５３が準安定状態の方向を向き難くするために効果があることがわかる。
【００９２】
図１８に、以上の第１および第２実施形態に適用可能な駆動回路の例を示す。
図１８に図解する抵抗変化型メモリデバイスは、メモリセルアレイ２と、その周辺回路とを有する。
メモリセルアレイ２は、図１に示すメモリセルＭＣをマトリクス状に配置している。図１８では、簡略化のためソース線ＳＬを省いている。メモリセルアレイ２における行（ロウ）方向と列（カラム）方向のセル数は任意である。メモリセルアレイ２の各行（ロウ）はワード線ＷＬを介して選択され、各列（カラム）は、例えば、列ごとの駆動回路５に出力許可を与えるか、列ごとに駆動回路をビット線ＢＬに接続するかをスイッチで選択する。
【００９３】
ロウ選択のためのロウデコーダ(Ｒ．ＤＥＣ）３と、カラム選択のためのカラムデコーダ（Ｃ.ＤＥＣ）４とを周辺回路に含む。
ロウデコーダ３とカラムデコーダ４にはアドレス信号ＡＤＲが入力され、その数ビットによってメモリセルアレイ２の選択行が指定され、残りの数ビットによってメモリセルアレイ２の選択列が指定される。
ロウデコーダ３は、アドレス信号ＡＤＲによって指定された行のワード線ＷＬを活性化（ここでは“Ｈ”）レベルにする。
カラムデコーダ４は、デコード後の結果に基づいて駆動回路５Ａを電源に接続する。あるいは、カラムデコーダ４は、不図示のスイッチをオンして、所定のビット線ＢＬを対応する駆動回路５Ａに接続する。
【００９４】
この駆動回路５は、図６または図１４等に示すパルスを発生して、その供給制御を行う回路であり、ＰＷＭ回路５Ａを構成として、または、機能として含んでいる。
【００９５】
以上詳述してきたように第１および第第２実施形態により、ＳｐＲＡＭの構造を大きく変えることなくスピントランスファ磁化反転に伴う不安定性を除去し、メモリセルを高い信頼性で“0”と“1”のデータ反転できるようになる。これにより、ＳｐＲＡＭの微細化、高信頼化、大容量化、低消費電力化が容易になる。
【図面の簡単な説明】
【００９６】
【図１】比較例に関わるＳｐＲＡＭのメモリセルの断面模式図である。
【図２】実施形態で用いることができる、ＳｐＲＡＭの特性を測定する装置を示す図である。
【図３】実施形態での測定において、スピン注入電流とバイアス電流の各パルスを印加するタイミング図である。
【図４】比較例のＳｐＲＡＭに関わる、パルス持続時間10[ns]におけるメモリセル状態図である。
【図５】（Ａ）は磁化反転が正常に行われた場合の、（Ｂ）は磁化反転が正常に行われなかった場合の磁化遷移過程を示す図である。
【図６】第１実施形態に関わるＳｐＲＡＭにおいて注入電流を印加するタイミング図である。
【図７】第１実施形態において待機時間をゼロから大きくしたときのメモリセル状態図である。
【図８】図７の場合より更に待機時間を大きくした変化させたときのメモリセル状態図である。
【図９】図８の場合より更に待機時間を大きくした変化させたときのメモリセル状態図である。
【図１０】図９の場合より更に待機時間を大きくした変化させたときのメモリセル状態図である。
【図１１】図１０の場合より更に待機時間を大きくした変化させたときのメモリセル状態図である。
【図１２】第１実施形態において磁化反転が正常に行われた場合の磁化遷移過程を示す模式図である。
【図１３】第１実施形態において電流パルス列持続時間と待機時間の合計が10[ns]としたときのメモリセル状態図である。
【図１４】第２実施形態に関わるＳｐＲＡＭにおいて注入電流を印加するタイミング図である。
【図１５】第２実施形態において磁化反転が正常に行われた場合の磁化遷移過程を示す模式図である。
【図１６】第２実施形態において電流パルス列持続時間と待機時間の合計が10[ns]としたときのメモリセル状態図である。
【図１７】オフセット電流の有無の相違を示すメモリセル状態図である。
【図１８】第１または第２実施形態に関わる駆動回路を例示するめのデバイス全体の構成図である。
【符号の説明】
【００９７】
１…トンネル磁気抵抗効果素子、２…固定層、３…自由層、５…駆動回路、５Ａ…ＰＷＭ回路、１０…下地膜、１１…反強磁性体、１２…磁化固定層、１３…非磁性層、１４…磁化固定層、１５…トンネルバリア層、１６…記憶層、１７…非磁性層、３０…選択信号線、３１…接続プラグ、３２…ビット線、４１…セレクトトランジスタ、７０…スピン注入電流、７５…しきい電流、７６…不安定領域、Ｉz0…オフセットパルスの電流値、Ｉz…書き込みパルスの電流値、ＭＣ…メモリセル
【特許請求の範囲】
【請求項１】
電流の注入によるスピントランスファ効果を利用してデータの書き込みを行う抵抗変化型のメモリセルと、
複数のパルスからなる書き込みパルスと、前記書き込みパルスのパルス間レベルを規定するオフセットパルスとの合成パルスを発生し、前記書き込みを行うときに前記合成パルスを前記メモリセルに与える駆動回路と、
を有する抵抗変化型メモリデバイス。
【請求項２】
前記オフセットパルスにより流れる電流成分の絶対値が、ゼロより大きく、前記電流の注入によって前記メモリセルの磁化を反転させることができる最小値であるしきい値電流の１０倍未満である
請求項１に記載の抵抗変化型メモリデバイス。
【請求項３】
前記パルスの持続時間は、当該持続時間と、磁化回転角の周波数との積が９０度以下となる時間長を有し、かつ、前記パルス間の待機時間が、記憶層磁化の緩和時間の０.１倍から２倍の範囲内にある
請求項１に記載の抵抗変化型メモリデバイス。
【請求項４】
前記オフセットパルスが、前記複数のパルスと逆極性のパルスであり、
前記パルスの持続時間は、当該持続時間と、磁化回転角の周波数との積が１８０度以下となる時間長を有し、かつ、前記パルス間の待機時間が、記憶層磁化の緩和時間の０.０５倍から１倍の範囲内にある
請求項１に記載の抵抗変化型メモリデバイス。
【請求項５】
前記オフセットパルスにより流れる電流成分の絶対値が、ゼロより大きく、前記電流の注入によって前記メモリセルの磁化を反転させることができる最小値であるしきい値電流の１０倍未満である
請求項３に記載の抵抗変化型メモリデバイス。
【請求項６】
前記オフセットパルスにより流れる電流成分の絶対値が、ゼロより大きく、前記電流の注入によって前記メモリセルの磁化を反転させることができる最小値であるしきい値電流の１０倍未満である
請求項４に記載の抵抗変化型メモリデバイス。
【請求項７】
前記駆動回路は、前記電流の密度に比例した電圧を検出して変調度を制御することによって、前記パルスの持続時間を決めるパルス幅変調回路を含む
請求項１に記載の抵抗変化型メモリデバイス。
【請求項８】
前記駆動回路は、前記パルスの持続時間および待機時間を、自己発熱あるいは周囲温度による飽和磁化の変動を加味してパルス幅変調を行うことにより決定するパルス幅変調回路を含む
請求項１に記載の抵抗変化型メモリデバイス。
【請求項９】
電流の注入によるスピントランスファ効果を利用してデータの書き込みを行う抵抗変化型のメモリセルと、
複数のパルスからなる書き込みパルスと、当該書き込みパルスと逆極性を有し、前記書き込みパルスのパルス間レベルを規定するオフセットパルスとの合成パルスを発生し、前記書き込みを行うときに前記合成パルスを前記メモリセルに与える駆動回路と、
を有する抵抗変化型メモリデバイス。
【請求項１】
電流の注入によるスピントランスファ効果を利用してデータの書き込みを行う抵抗変化型のメモリセルと、
複数のパルスからなる書き込みパルスと、前記書き込みパルスのパルス間レベルを規定するオフセットパルスとの合成パルスを発生し、前記書き込みを行うときに前記合成パルスを前記メモリセルに与える駆動回路と、
を有する抵抗変化型メモリデバイス。
【請求項２】
前記オフセットパルスにより流れる電流成分の絶対値が、ゼロより大きく、前記電流の注入によって前記メモリセルの磁化を反転させることができる最小値であるしきい値電流の１０倍未満である
請求項１に記載の抵抗変化型メモリデバイス。
【請求項３】
前記パルスの持続時間は、当該持続時間と、磁化回転角の周波数との積が９０度以下となる時間長を有し、かつ、前記パルス間の待機時間が、記憶層磁化の緩和時間の０.１倍から２倍の範囲内にある
請求項１に記載の抵抗変化型メモリデバイス。
【請求項４】
前記オフセットパルスが、前記複数のパルスと逆極性のパルスであり、
前記パルスの持続時間は、当該持続時間と、磁化回転角の周波数との積が１８０度以下となる時間長を有し、かつ、前記パルス間の待機時間が、記憶層磁化の緩和時間の０.０５倍から１倍の範囲内にある
請求項１に記載の抵抗変化型メモリデバイス。
【請求項５】
前記オフセットパルスにより流れる電流成分の絶対値が、ゼロより大きく、前記電流の注入によって前記メモリセルの磁化を反転させることができる最小値であるしきい値電流の１０倍未満である
請求項３に記載の抵抗変化型メモリデバイス。
【請求項６】
前記オフセットパルスにより流れる電流成分の絶対値が、ゼロより大きく、前記電流の注入によって前記メモリセルの磁化を反転させることができる最小値であるしきい値電流の１０倍未満である
請求項４に記載の抵抗変化型メモリデバイス。
【請求項７】
前記駆動回路は、前記電流の密度に比例した電圧を検出して変調度を制御することによって、前記パルスの持続時間を決めるパルス幅変調回路を含む
請求項１に記載の抵抗変化型メモリデバイス。
【請求項８】
前記駆動回路は、前記パルスの持続時間および待機時間を、自己発熱あるいは周囲温度による飽和磁化の変動を加味してパルス幅変調を行うことにより決定するパルス幅変調回路を含む
請求項１に記載の抵抗変化型メモリデバイス。
【請求項９】
電流の注入によるスピントランスファ効果を利用してデータの書き込みを行う抵抗変化型のメモリセルと、
複数のパルスからなる書き込みパルスと、当該書き込みパルスと逆極性を有し、前記書き込みパルスのパルス間レベルを規定するオフセットパルスとの合成パルスを発生し、前記書き込みを行うときに前記合成パルスを前記メモリセルに与える駆動回路と、
を有する抵抗変化型メモリデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１０−１３４９８６（Ｐ２０１０−１３４９８６Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３０９０２４（Ｐ２００８−３０９０２４）
【出願日】平成２０年１２月３日（２００８．１２．３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月３日（２００８．１２．３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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