断線検出回路
【課題】ノイズなどの不要成分の影響を極力抑制して信頼性良く断線検出できるようにする。
【解決手段】電源Vc−グランド間には、負荷M、MOSトランジスタM1、抵抗R1が直列接続されている。第1電圧検出回路3は抵抗R1の端子電圧を検出する。制御回路2は、第1電圧検出回路3により検出された抵抗R1の検出電圧について閾値電圧ref1と比較した検出結果に基づいて断線を検出する。
【解決手段】電源Vc−グランド間には、負荷M、MOSトランジスタM1、抵抗R1が直列接続されている。第1電圧検出回路3は抵抗R1の端子電圧を検出する。制御回路2は、第1電圧検出回路3により検出された抵抗R1の検出電圧について閾値電圧ref1と比較した検出結果に基づいて断線を検出する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、負荷の断線を検出するための断線検出回路に関する。
【背景技術】
【0002】
負荷の断線等の異常を検出する回路が、例えば特許文献1に開示されている。この特許文献1の技術(例えば図1)では、MOSトランジスタ(スイッチング素子に相当)のオープンドレイン形式の出力端子に負荷を直列接続して構成されている。この回路において断線が発生すると、MOSトランジスタがオフの状態では、プルアップ抵抗を介して出力端子の電圧が「H」レベルとなる。
【0003】
この技術思想では「H」レベルを検出することで断線を検出している。逆に、MOSトランジスタがオンの状態では、MOSトランジスタのドレインに生じる電圧がある一定レベル以上であることを検出して断線を検出している。特許文献1記載の技術思想では、MOSトランジスタがオン時の検出電圧が、当該MOSトランジスタのオン抵抗と負荷のインピーダンスにより決定される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2009−95150号公報(図1)
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、MOSトランジスタのオン抵抗は一般に低く、電圧検出回路がMOSトランジスタと負荷との間の共通接続点の電圧を検出して所定の閾値電圧と比較し、この検出結果に基づいて断線検出したとしても、閾値電圧の設定電圧範囲が非常に狭くなってしまう。しかも、閾値電圧の設定電圧範囲を適切に設定できたとしても、ノイズなどの不要成分の影響を受けやすく誤動作の虞もある。
【0006】
本発明は、上記事情に鑑みてなされたもので、その目的は、ノイズなどの不要成分の影響を極力抑制して信頼性良く断線検出できるようにした断線検出回路を提供することにある。
【課題を解決するための手段】
【0007】
請求項1記載の発明によれば、第1電圧検出回路は、スイッチング素子がオンしたときに第1検出素子に生じた電圧を閾値電圧と比較して検出し、スイッチング素子がオフしたときに第2検出素子に生じた電圧を閾値電圧と比較して検出し、第1電圧検出回路の検出結果に基づいて断線を検出するため、ノイズなどの不要成分の影響を受けにくくなり信頼性良く断線検出できる。
【0008】
請求項2記載の発明によれば、選択回路が第1または第2電圧検出回路の検出結果の何れかを選択し、選択回路により選択された検出結果に基づいて断線を検出しているため、断線検出方法を種々選択できる。
【0009】
請求項3記載の発明によれば、第1電圧検出回路の検出結果を取得しない間、バイパス手段が第1検出素子の通電電流をバイパスするため、第1検出素子における消費電力を低減できる。
【0010】
請求項4記載の発明によれば、同期取得手段はスイッチング素子がオンしているときに第1電圧検出回路の検出結果を周期信号に同期して取得し、同期取得手段の取得結果に基づいて断線を検出するため、負荷が断線したときに周期信号の周期毎に断線を検出することができ、素早く断線検出することができる。
【0011】
請求項5記載の発明によれば、バイパス手段は第1検出素子に通電されてから同期取得手段が第1電圧検出回路の検出結果を周期信号に同期して取得するまでの間を除いて第1検出素子の通電電流をバイパスするため、第1検出素子による消費電力を低減できる。
【0012】
請求項6記載の発明によれば、バイパス手段が第1検出素子の通電電流をバイパスする第1の時間が、第1検出素子に通電されてから同期取得手段が第1電圧検出回路の検出結果を周期信号に同期して取得するまでの第2の時間よりも長く設定されているため、第1検出素子による消費電力を低減できる。
【0013】
請求項7記載の発明によれば、第1検出素子に通電されてから遅延取得手段が第1電圧検出回路の検出結果を取得するまでの間を除いて第1検出素子の通電電流をバイパスするため、第1検出素子による消費電力を低減できる。
【0014】
請求項8記載の発明によれば、第1検出素子が1以上のダイオードを含んで構成されているため、負荷の特性によらず安定して断線検出することができる。
請求項9記載の発明によれば、第1検出素子が1以上の第1ダイオードを含んで構成され、第1電圧検出回路が比較対象とする閾値電圧が、第1ダイオードと同一特性の第2ダイオードを用いて生成されているため、第1ダイオードの温度補償を行うことができる。
【0015】
請求項10記載の発明によれば、第1および第2ダイオードを1の半導体チップに集積化しているため、第1および第2ダイオードの特性を同一特性にし易くなる。
請求項11記載の発明によれば、第1検出素子がMOSトランジスタのバックゲート−ドレイン間に一体化された第1ダイオードを1又は複数備えて構成されているため、MOSトランジスタおよび第1ダイオードを半導体構造により一体化して形成しやすくなり、省スペース化を図ることができる。
【0016】
請求項12記載の発明によれば、第1および第2電圧検出回路が共用されているため、回路規模を小さくすることができ、小型化、低コスト化を図ることができる。
請求項13記載の発明によれば、スイッチング素子およびバイパス手段は共に電気的に共通接続されたMOSトランジスタにより構成され、MOSトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されているため、当該スイッチング素子およびバイパス手段間のリークを極力抑制することができる。
【図面の簡単な説明】
【0017】
【図1】本発明の第1実施形態について示す断線検出回路の概略的な電気的構成図
【図2】通常動作時におけるタイミングチャート
【図3】断線検出時におけるタイミングチャート
【図4】本発明の第2実施形態における図1相当図
【図5】図2相当図
【図6】図3相当図
【図7】スイッチング素子の駆動出力がオンしている途中で断線したときのタイミングチャート
【図8】本発明の第3実施形態における図1相当図
【図9】図2相当図
【図10】図3相当図
【図11】本発明の第4実施形態における図1相当図
【図12】本発明の第5実施形態における図1相当図
【図13】本発明の第6実施形態における図1相当図
【図14】本発明の第7実施形態における図1相当図
【図15】本発明の第8実施形態における図1相当図(その1)
【図16】図1相当図(その2)
【発明を実施するための形態】
【0018】
(第1実施形態)
以下、本発明を、ロウサイド駆動回路の断線検出回路に適用した第1実施形態について図1ないし図3を参照しながら説明する。
図1は、ロウサイド駆動回路における断線検出回路を概略的に示している。
この図1に示すように、ロウサイド駆動回路Aは、スイッチング素子としてのNチャネル型のMOSトランジスタM1を備え、当該トランジスタM1のドレインの出力端子N1を介して負荷Mを電源Vcに接続して構成されている。トランジスタM1のゲート(入力端子)は制御回路2の駆動出力端子OUTに接続されている。制御回路2は例えばマイクロコンピュータにより構成されるもので、駆動出力端子OUTからMOSトランジスタM1のゲートに駆動信号を出力する。
【0019】
電源Vcおよびグランド間には、負荷Mと、トランジスタM1のドレイン−ソース間と、第1検出素子としての抵抗R1とが直列接続されている。抵抗R1の抵抗値は、トランジスタM1のオン抵抗に比較して大きな抵抗値に設定される。トランジスタM1のソースおよび抵抗R1の共通接続点となる出力端子N1は第1電圧検出回路3に接続されている。トランジスタM1がオンしたとき抵抗R1に流れる電流に応じた電圧について第1電圧検出回路3が閾値電圧ref1と比較可能となるように予め設定されている。
【0020】
第1電圧検出回路3は例えばコンパレータにより構成され、共通接続点N1の電圧を閾値電圧ref1と比較し、閾値電圧ref1を超えるときに「H」を出力し、閾値電圧ref1以下のときに「L」を出力する。第1電圧検出回路3の閾値電圧ref1は、負荷Mに流れる電流と抵抗R1の抵抗値(第1検出素子のインピーダンス)の特性に応じて設定すると良い。例えば、第1検出素子を抵抗R1によって構成するときには、要求される負荷電流ILに抵抗R1の抵抗値を乗じた電圧以下に閾値電圧ref1を設定すると良い。抵抗R1の抵抗値を調整すれば、ノイズマージンは容易に確保できる。
【0021】
他方、トランジスタM1のドレインと負荷Mとの間の共通接続点N2は、第2電圧検出回路4に接続されている。この第2電圧検出回路4は例えばコンパレータにより構成され、共通接続点N2の電圧を閾値電圧ref2と比較し、閾値電圧ref2以下のときに「H」を出力し、閾値電圧ref2を超えるときに「L」を出力する。共通接続点N2とグランドとの間には第2検出素子としての抵抗R2が接続されている。抵抗R2は、負荷Mのインピーダンスや抵抗R1の抵抗値に比較して大幅に大きな抵抗値に設定されている。
【0022】
これらの第1電圧検出回路3、第2電圧検出回路4の各出力は、選択回路5に与えられている。この選択回路5は、例えば一入力反転型ANDゲート5a、ANDゲート5bおよびORゲート5cを組み合わせて構成され、駆動出力端子OUTの駆動信号に応じて第1電圧検出回路3、第2電圧検出回路4の出力を選択し当該選択信号を断線検出信号としてダイアグ出力する。制御回路2は、この断線検出信号となるダイアグ出力信号に基づいて負荷Mの断線を検出する。このようにして、ロウサイド駆動回路Aの断線検出回路1が、制御回路2、トランジスタM1、抵抗R1、第1電圧検出回路3、第2電圧検出回路4、選択回路5を互いに接続して構成されている。
【0023】
上記構成の動作について図2および図3を参照しながら説明する。
図2は、通常動作時(負荷正常接続時)におけるタイミングチャートを示し、断線を検出することなくロウサイド駆動回路Aが負荷を通常駆動しているときの要部の各信号波形を示している。
【0024】
図2(a)に示すように、制御回路2は矩形波信号を出力端子OUTから出力し、トランジスタM1のゲートに駆動信号として印加する。トランジスタM1はオンオフ動作することで、トランジスタM1のオン動作時には負荷Mに抵抗R1およびR2を通じて通電されるようになる。
【0025】
第1電圧検出回路3は、抵抗R1の両端に生じた電圧を閾値電圧ref1と比較し、選択回路5に出力する。図2の(1)のタイミングでは、図2(b)に示すように抵抗R1の検出電圧が所定の閾値電圧ref1を超えると、図2(c)に示すように第1電圧検出回路3はその出力を「H」から「L」に切り替える。
【0026】
他方、第2電圧検出回路4は、出力端子N2の電圧を閾値電圧ref2と比較して検出し選択回路5に出力する。図2の(1)のタイミングでは、図2(d)に示すように出力端子N2の電圧が所定の閾値電圧ref2以下になると、図2(e)に示すように第2電圧検出回路4はその出力を「L」から「H」に切り替える。
【0027】
選択回路5は、出力信号OUTが「H」の間は、第1電圧検出回路3の出力信号を有効化して制御回路2に選択出力するため、図2の(1)のタイミングから出力OUTが「L」となる(図2の(2)のタイミング)までダイアグ出力として「L」を出力する。
【0028】
出力OUTが「L」となると、抵抗R1の検出電圧は徐々に低下し閾値電圧ref1以下となる(図2の(3)のタイミング)。このとき、第1電圧検出回路3の出力が「L」から「H」に変化する。他方、このタイミングとほぼ同時に、出力端子N2の電圧が徐々に増加し閾値電圧ref2を超える電圧となる。このとき、第2電圧検出回路4の出力が「H」から「L」に変化する。
【0029】
選択回路5は、出力信号OUTが「L」の間は、第2電圧検出回路4の出力信号を有効化して制御回路2に選択出力する。したがって、図2の(3)のタイミングから出力OUTが「H」となる(図2の(4)のタイミング)までダイアグ出力として「L」を出力する。
【0030】
この後、出力OUTが「H」となると、抵抗R1の検出電圧は徐々に上昇し、閾値電圧ref1を超える電圧となる。このとき、第1電圧検出回路3の出力が「H」から「L」に変化する。他方、このタイミングとほぼ同時に、出力端子N2の電圧が徐々に低下し、閾値電圧ref2以下の電圧となる。このとき、第2電圧検出回路4の出力が「L」から「H」に変化する(図2の(5)のタイミング)。この後、図2の(1)の説明と同様の処理が繰り返されることになる。
【0031】
制御回路2は、出力OUTを「H」にして所定時間後から出力OUTを「L」にするまでの断線検出可能期間内(図2(f)に示す期間参照)で断線検出することができる。制御回路2は、断線検出可能期間において断線検出されないときには「L」を検出し、断線検出したときには「H」を検出する。
【0032】
上記の断線検出可能期間を規定する「所定時間」は、断線検出可能期間以外の期間となる断線検出不可期間(図2の(2)〜(3)、(4)〜(5)の期間)を除くために設けられるものである。断線検出不可期間は、出力OUTが「H」から「L」、「L」から「「H」に過渡的に変化するときにダイアグ出力として現れる周期パルス状の期間であり、この期間ではダイアグ出力が一時的に「H」となる。上記の「所定時間」は、理想的にはパルス状の断線検出不可期間を除いて設定できるが、パルス状の断線検出不可期間後に所定のマージン期間を考慮して設定されていると良い。
【0033】
図3は、断線時におけるタイミングチャートを示し、断線検出されたときの要部の各信号波形を示している。
図3(b)に示すように、負荷Mが断線すると電源Vcから電源供給が遮断されるため、抵抗R1の検出電圧は0Vで一定となり、図3(c)に示すように、第1電圧検出回路3の出力は「H」で一定となる。図3(d)に示すように、負荷Mの端子電圧(出力端子N1の電圧)も0Vで一定となり、図3(e)に示すように、第2電圧検出回路4の出力は「H」で一定となる。したがって、図3(f)に示すように、制御回路2は断線検出信号となるダイアグ出力として「H」を常時入力するようになり、制御回路2は、前記した断線検出可能期間において断線検出できる。
【0034】
本実施形態によれば、制御回路2は、第1電圧検出回路3が抵抗R1の検出電圧を閾値電圧ref1と比較した検出結果に基づいて断線を検出するため、ノイズなどの不要成分の影響を受けにくくなり信頼性良く断線検出できる。
【0035】
選択回路5が、第1電圧検出回路3の出力、第2電圧検出回路4の出力の何れかを選択し、制御回路2が選択回路5により選択された検出結果に基づいて断線を検出しているため、トランジスタM1がオン/オフした何れの期間でも断線検出できる。断線検出可能な期間を増すことができる。
【0036】
(第2実施形態)
図4および図5は、本発明の第2実施形態を示すもので、前述実施形態と異なるところは、第1電圧検出回路の検出結果を必要としない間、第1検出素子の通電電流をバイパスするように構成したところにある。また、スイッチング素子がオンしているときに第1電圧検出回路の検出結果を周期信号に同期して同期取得手段によって取得し当該取得結果に基づいて断線を検出するように構成したところにある。
【0037】
また、第1検出素子に通電されてから第1電圧検出回路の検出結果を周期信号に同期して取得するまでの間を除いて第1検出素子の通電電流をバイパスするように構成したところにある。前述実施形態と同一又は類似の機能を有する部分については同一又は類似の符号を付して必要に応じて説明を省略し、以下、異なる部分を説明する。
【0038】
図4は、図1に代わる断線検出回路の構成を概略的に示しており、断線検出回路1に代わる断線検出回路11を示している。この断線検出回路11は、選択回路5に代えて同期取得手段としてのラッチ回路12を備える。このラッチ回路12は、例えばDフリップフロップにより構成されている。ラッチ回路12のリセット端子RSTには、出力OUTからNOTゲート13を介して出力OUTの反転信号が与えられている。ラッチ回路12のD端子には第1電圧検出回路3の出力が与えられている。
【0039】
ラッチ回路12のクロック入力端子には、制御回路2が発生するクロック信号CK(周期信号に相当)がスイッチ14を介して与えられる。スイッチ14は、出力OUTの出力信号に応じてオンオフ可能なスイッチであり、例えば出力OUTが「H」のときにはオンし、出力OUTが「L」のときにはオフする。
【0040】
また、制御回路2は例えばクロック信号CKを発振する発振回路を備えている。発振回路が発生するクロック信号CKは、スイッチ14を介してNチャネル型のMOSトランジスタM2のゲートに与えられる。このトランジスタM2は、そのドレインが出力端子N2に接続されており、そのソースがグランドに接続されている。このトランジスタM2は、抵抗R1の通電電流をバイパスするバイパス手段として機能する。
【0041】
前述したように、スイッチ14がオンすると、トランジスタM2のゲートに制御回路2のクロック信号CKが与えられ、当該クロック信号CKに同期して、トランジスタM2はトランジスタM1および抵抗R1に流れる通電電流をバイパスする。
【0042】
図5は、通常動作時(負荷正常接続時)のタイミングチャートを示している。
この図5(a)に示すように、制御回路2が出力OUTとして「H」を出力している間、図5(b)に示すように周期パルス状のクロック信号CKを周期信号として出力する。本実施形態において、図5(b)に示すように、クロック信号CKを「H」としてトランジスタM2をオンとする時間T1が、クロック信号CKを「L」とする時間T2よりも長く設定されている。すなわち、抵抗R1の通電電流をバイパスする第1の時間T1が、抵抗R1に通電されてから第1電圧検出回路3の検出結果をクロック信号CKに同期してラッチ回路12が取得するまでの第2の時間T2よりも長く設定されている。すると、抵抗R1に流れる電流の通電時間を短くすることができ、消費電力を低減できる。
【0043】
図5(c)に示すように、第1検出素子の検出電圧となるノードN1の電圧は、このクロックCKの「L」時間に応じて上昇し閾値電圧ref1を超える。図5(d)に示すように、ノードN1の電圧が閾値電圧ref1を超えると、第1電圧検出回路3の出力は「L」から「H」に切り替わる。ラッチ回路12は、クロック信号CKの立上りタイミングにおいて第1電圧検出回路3の出力を保持して取得する。制御回路2は、クロック信号CKの立上りタイミングにおけるラッチ回路12の出力を取得する。図5(g)に示すように、制御回路2は、ダイアグ出力として「L」を取得することになり非断線であることを検出でき、正常に動作し続ける。尚、図5(e)および図5(f)は、それぞれ、負荷Mの端子N2の電圧、第2電圧検出回路4の出力電圧を示しているが、出力OUTが「H」の間は無効化されているため、この動作説明は省略する。
【0044】
図6は、断線検出時のタイミングチャートを示している。この図6に示すように、ラッチ回路12がクロック信号CKの立上りタイミングにおけるラッチ回路12の出力を保持するため、制御回路2がこの後ラッチ回路12の出力を取得することで断線したことを検出できる。
【0045】
図7は、スイッチング素子の駆動出力がオンしている途中で断線したときのタイミングチャートを示している。この図7に示すように、負荷Mが断線すると第1電圧検出回路3の出力が無くなるため、制御回路2がクロック信号CKの周期毎に断線を検出すると、素早く断線検出することができる。
【0046】
以上説明したように、本実施形態によれば、第1電圧検出回路3の検出結果を必要としない間、トランジスタM2がトランジスタM1および抵抗R1の通電電流をバイパスするため、抵抗R1に流れる電流を抑制することができ消費電力を抑制することができる。
【0047】
また、制御回路2は、トランジスタM1がオンしているときに第1電圧検出回路3の検出結果をクロック信号CKに同期して取得し、当該取得結果に基づいて断線を検出するため、負荷Mが断線したときにクロック信号CKの周期毎に断線を検出できるため、素早く断線検出することができる。
【0048】
また、トランジスタM2は、抵抗R1に通電されてから第1電圧検出回路3の検出結果をクロック信号CKに同期して取得するまでの間を除いてトランジスタM1および抵抗R1の通電電流をバイパスするため、消費電流を低減することができる。
【0049】
(第3実施形態)
図8ないし図10は、本発明の第3実施形態を示すもので、前述実施形態と異なるところは、遅延取得手段が、スイッチング素子がオンすることで第1検出素子に通電されてから所定時間後に第1電圧検出回路の検出結果を取得し、バイパス手段が第1検出素子に通電されてから遅延取得手段が第1電圧検出回路の検出結果を取得するまでの間を除いて第1検出素子の通電電流をバイパスするように構成したところにある。以下、前述実施形態と異なる部分について説明する。
【0050】
図8は、断線検出回路1に代わる断線検出回路21の構成を示している。この図8に示すように、断線検出回路21は、スイッチ14に代えて遅延回路22を設けて構成されている。この遅延回路22は、出力OUTを入力したとき、当該出力OUTの立上り信号を遅延させる回路であり、当該遅延時間後に、出力OUTの立上り信号をラッチ回路12のクロック端子およびトランジスタM2のゲートに与える。
【0051】
図9は、通常動作時(負荷正常接続時)におけるタイミングチャートを概略的に示している。
図9(b)に示すように遅延回路22は出力OUTの立上り信号を所定の遅延時間だけ遅延させる。図9(d)に示すように、遅延取得手段としてのラッチ回路12は、遅延回路22の出力の立上り信号のタイミングにおいて第1電圧検出回路3の出力を保持して取得し、図9(g)に示すように制御回路2はこの保持信号を取得することで、当該タイミングにおいて断線検出することができる。本実施形態において、断線検出可能期間は遅延回路22が立上り信号を出力した時点から出力OUTが「L」になるまでの間の期間となっている。
【0052】
遅延回路22の出力は、トランジスタM2のゲートにも与えられている。このため、トランジスタM2は、抵抗R1に通電されてからラッチ回路12が第1電圧検出回路3の検出結果を取得するまでの間を除いて、トランジスタM1および抵抗R1の通電電流をバイパスすることになり、前述実施形態と同様に消費電流を低減できる。
【0053】
図10は、断線検出時のタイミングチャートを概略的に示しているが、この図10に示すように、出力OUTが「L」から「H」になった時点の所定時間後から出力OUTが「L」になる時点までの間の期間に断線検出することができる。
【0054】
本実施形態によれば、ラッチ回路12はトランジスタM2がオンすることで抵抗R1に通電されてから所定の遅延時間後に第1電圧検出回路3の検出結果を取得し、トランジスタM2が、抵抗R1に通電されてからラッチ回路12が第1電圧検出回路3の検出結果を取得するまでの間を除いて抵抗R1の通電電流をバイパスしている。これにより、前述実施形態とほぼ同様の作用効果を奏する。
【0055】
(第4実施形態)
図11は、本発明の第4実施形態を示すもので、前述実施形態と異なるところは、第1検出素子がダイオードにより構成されているところにある。また当該ダイオードと同一特定のダイオードを用いて第1電圧検出回路が比較対象となる閾値電圧が生成されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0056】
図11に示すように、抵抗R1に代えてダイオードD1が第1検出素子として設けられている。このダイオードD1は、トランジスタM1のソースとグランドとの間に順方向に直列接続されている。ダイオードD1は、電流変化によらずほぼ一定の電圧降下特性を有するため、負荷電流によらず、ほぼ一定の端子電圧を生ずる。したがって負荷Mの特性によらず安定して断線を検出することができる。ダイオードD1を適用すると、抵抗R1を適用した構成に比較して所定の電流においてダイオードD1の印加電圧を低下させることができる。これにより消費電力を低減でき、素子の信頼性を向上できる。
【0057】
閾値電圧生成回路32が第1電圧検出回路3の比較対象となる電圧の入力端子(コンパレータの反転入力端子)に接続されている。
この閾値電圧生成回路32は、ダイオードD1(第1ダイオードに相当)と同一特性のダイオードD2(第2ダイオードに相当)を具備して構成されており、ダイオードD1の温度補償用に形成されている。本実施形態では、閾値電圧生成回路32は、定電流I1をダイオードD2に通電し、当該ダイオードD2の両端に発生した電圧について抵抗R3およびR4で分圧した電圧を比較対象の閾値電圧として用いている。
【0058】
第1電圧検出回路3は、ダイオードD1の検出電圧と、この比較対象の閾値電圧を比較しラッチ回路12に出力する。温度変化に伴いダイオードD1に発生する電圧が変動したとしても、ダイオードD2に発生する電圧もこの変動電流に応じて同方向に変動するため、比較対象の閾値電圧も当該変動電流に応じて同方向に変動する。したがって、ダイオードD2は温度補償用素子として機能する。これにより、ダイオードD1の温度補償を行うことができる。
【0059】
尚、このようなダイオードD1およびD2を1の半導体チップに集積化すると、当該ダイオードD1およびD2の特性を同一特性にし易いため望ましい。ダイオードD1がトランジスタM1のソースとグランドとの間に1つ構成された実施形態を示したが、複数直列接続して構成されていても良い。
【0060】
(第5実施形態)
図12は、本発明の第5実施形態を示すもので、前述実施形態と異なるところは、スイッチング素子および前記バイパス手段はドレイン又はソースが電気的に共通接続された同一導電型のMOSトランジスタにより構成され、同一導電型のMOSトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されていることにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0061】
前述実施形態では、直列接続されたトランジスタM1およびダイオードD1に対して並列にトランジスタM2を設けて構成しているが、本実施形態の構成では、トランジスタM2のバックゲートがソースに接続されているため、トランジスタM2のバックゲート−ドレイン間にダイオードD1がボディダイオードとして構成される。このように構成したとしても前述実施形態とほぼ同様の作用効果を奏する。
【0062】
なお、このような構成を半導体集積回路に集積化すると、2つのトランジスタM1およびM2を電気的に分離できないケースが生じるが、当該トランジスタM1およびM2についてその間にトレンチ分離構造を構成することで容易に集積化できる。
【0063】
(第6実施形態)
図13は、本発明の第6実施形態を示すもので、前述実施形態と異なるところは、第1および第2電圧検出回路が共用されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0064】
この図13に示すように、断線検出回路1に代わる断線検出回路51は、制御端子付スイッチ52、53、第3電圧検出回路54を備える。スイッチ52の一方の固定接点は、ノードN1に接続され、他方の固定接点はノードN2に接続される。スイッチ52の可動接点は第3電圧検出回路54に接続されている。スイッチ52は、その複数の固定接点と可動接点との間の導通接続を出力OUTの「H」「L」に応じて切替可能に構成されている。
【0065】
スイッチ53の一方の固定接点には閾値電圧ref1が与えられ、他方の固定接点には閾値電圧ref2が与えられる。スイッチ53の可動接点は第3電圧検出回路54に接続されている。第3電圧検出回路54は、スイッチ52の可動接点の出力と、比較対象となるスイッチ53の可動接点の出力とを比較し、その比較結果をダイアグ出力として制御回路2に出力する。
【0066】
出力OUTが「H」のときには、スイッチ52は可動接点をノードN1側の固定接点に接続切替えするため、第3電圧検出回路54にはノードN1の電圧が与えられる。また、スイッチ53は可動接点を閾値電圧ref1側の固定接点に接続切替えするため、第3電圧検出回路54には閾値電圧ref1が与えられる。第1実施形態と同様の作用効果が得られる。
【0067】
また、出力OUTが「L」のときには、スイッチ52は可動接点をノードN2側の固定接点に接続切替えするため、第3電圧検出回路54にはノードN2の電圧が与えられる。また、スイッチ53は可動接点を閾値電圧ref2側の固定接点に接続切替えするため、第3電圧検出回路54には閾値電圧ref2が与えられる。このときにも第1実施形態と同様の作用効果が得られる。すなわち、スイッチ52、53が選択回路としての機能を有しており、第3電圧検出回路54は、第1電圧検出回路3、第2電圧検出回路4の機能を共用している。
【0068】
以上説明したように、本実施形態によれば、第3電圧検出回路54が前述実施形態の第1電圧検出回路3および第2電圧検出回路4の機能を共用しているため、回路規模を小さくすることができ、小型化、低コスト化を図ることができる。
【0069】
(第7実施形態)
図14は、本発明の第7実施形態を示すもので、前述実施形態と異なるところは、ハイサイド駆動回路の断線検出回路に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0070】
断線検出回路1に代わる断線検出回路61には、Pチャネル型のMOSトランジスタMp1が、前述実施形態のNチャネル型のMOSトランジスタM1に代えて設けられている。このPチャネル型のMOSトランジスタMp1は、負荷Mをハイサイド駆動するもので前述実施形態の構成とは対称形に構成されている。制御回路2の出力OUTと選択回路5の間にはNOTゲート62が設けられている。その他の構成はほぼ同一構成であるため説明を省略する。本実施形態によれば、ハイサイド駆動回路の断線検出回路61に適用することができる。尚、本実施形態では、図1の第1実施形態に対応した実施形態を示しているが、その他の実施形態でもハイサイド駆動回路の断線検出回路に適用できる。
【0071】
(第8実施形態)
図15および図16は、本発明の第8実施形態を示すもので、前述実施形態と異なるところは、スイッチング素子としてバイポーラトランジスタ、IGBT(Insulated Gate Bipolar Transistor)を適用したところにある。これらの図15および図16に示すように、MOSトランジスタM1に代えてNPN形のバイポーラトランジスタM3、IGBT(M4)を適用しても良い。
【0072】
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
第2電圧検出回路4、選択回路5は必要に応じて設ければ良い。例えば、第1実施形態においては、制御回路2が第1電圧検出回路3の出力を断線検出信号として入力し、トランジスタM1がオンしたときのみに断線検出するように構成されていても良い。
【0073】
第2検出素子として抵抗R2を適用したが、他の素子を適用しても良い。
電源Vcおよびグランド間には、負荷Mと、トランジスタM1のドレイン−ソース間と、抵抗R1とが直列接続された実施形態を示したが、これらの直列接続順は必要に応じて適宜変更しても良い。
【0074】
前述実施形態におけるスイッチング素子(M1、M3、M4)およびバイパス手段(M2)は共にトランジスタにより構成されている。これらのトランジスタ間(M1−M2間、M3−M2間、M4−M2間)は同一の半導体基板上にトレンチ分離形成されていることが好ましい。すると、スイッチング素子およびバイパス手段間のリークを極力抑制することができる。
【0075】
前述の同期取得手段を適用した実施形態では、原理的にトランジスタM2がオンすると同時にラッチ回路12が第1電圧検出回路3の出力を保持して取得している実施形態を示しているが、データ保持および取得の信頼性を向上するため、実用上では、クロック信号CKのスイッチ14からMOSトランジスタM2のゲートに至る経路の直前に遅延回路を設けて構成しても良い。すると、ラッチ回路12が第1電圧検出回路3の出力を保持、取得した後にトランジスタM2が電流をバイパスするようになるため、データ保持および取得の信頼性が向上する。
【0076】
前述のダイオードD1を適用した実施形態では、ダイオードD1がトランジスタM1のソースとグランドとの間に接続された実施形態を示したが、このダイオードD1に加えて抵抗R1を直列接続して構成しても良い。
【符号の説明】
【0077】
図面中、1、11、21、31、41、51、61は断線検出回路、2は制御回路、3は第1電圧検出回路、4は第2電圧検出回路、5、15は選択回路、12はラッチ回路(遅延取得手段、同期取得手段)、22は遅延回路、32は閾値電圧生成回路、Mは負荷、M1はNチャネル型のMOSトランジスタ(スイッチング素子)、M2はNチャネル型のMOSトランジスタ(バイパス手段)、R1は抵抗(第1検出素子)、R2は抵抗(第2検出素子)、D1はダイオード(第1検出素子)を示す。
【技術分野】
【0001】
本発明は、負荷の断線を検出するための断線検出回路に関する。
【背景技術】
【0002】
負荷の断線等の異常を検出する回路が、例えば特許文献1に開示されている。この特許文献1の技術(例えば図1)では、MOSトランジスタ(スイッチング素子に相当)のオープンドレイン形式の出力端子に負荷を直列接続して構成されている。この回路において断線が発生すると、MOSトランジスタがオフの状態では、プルアップ抵抗を介して出力端子の電圧が「H」レベルとなる。
【0003】
この技術思想では「H」レベルを検出することで断線を検出している。逆に、MOSトランジスタがオンの状態では、MOSトランジスタのドレインに生じる電圧がある一定レベル以上であることを検出して断線を検出している。特許文献1記載の技術思想では、MOSトランジスタがオン時の検出電圧が、当該MOSトランジスタのオン抵抗と負荷のインピーダンスにより決定される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2009−95150号公報(図1)
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、MOSトランジスタのオン抵抗は一般に低く、電圧検出回路がMOSトランジスタと負荷との間の共通接続点の電圧を検出して所定の閾値電圧と比較し、この検出結果に基づいて断線検出したとしても、閾値電圧の設定電圧範囲が非常に狭くなってしまう。しかも、閾値電圧の設定電圧範囲を適切に設定できたとしても、ノイズなどの不要成分の影響を受けやすく誤動作の虞もある。
【0006】
本発明は、上記事情に鑑みてなされたもので、その目的は、ノイズなどの不要成分の影響を極力抑制して信頼性良く断線検出できるようにした断線検出回路を提供することにある。
【課題を解決するための手段】
【0007】
請求項1記載の発明によれば、第1電圧検出回路は、スイッチング素子がオンしたときに第1検出素子に生じた電圧を閾値電圧と比較して検出し、スイッチング素子がオフしたときに第2検出素子に生じた電圧を閾値電圧と比較して検出し、第1電圧検出回路の検出結果に基づいて断線を検出するため、ノイズなどの不要成分の影響を受けにくくなり信頼性良く断線検出できる。
【0008】
請求項2記載の発明によれば、選択回路が第1または第2電圧検出回路の検出結果の何れかを選択し、選択回路により選択された検出結果に基づいて断線を検出しているため、断線検出方法を種々選択できる。
【0009】
請求項3記載の発明によれば、第1電圧検出回路の検出結果を取得しない間、バイパス手段が第1検出素子の通電電流をバイパスするため、第1検出素子における消費電力を低減できる。
【0010】
請求項4記載の発明によれば、同期取得手段はスイッチング素子がオンしているときに第1電圧検出回路の検出結果を周期信号に同期して取得し、同期取得手段の取得結果に基づいて断線を検出するため、負荷が断線したときに周期信号の周期毎に断線を検出することができ、素早く断線検出することができる。
【0011】
請求項5記載の発明によれば、バイパス手段は第1検出素子に通電されてから同期取得手段が第1電圧検出回路の検出結果を周期信号に同期して取得するまでの間を除いて第1検出素子の通電電流をバイパスするため、第1検出素子による消費電力を低減できる。
【0012】
請求項6記載の発明によれば、バイパス手段が第1検出素子の通電電流をバイパスする第1の時間が、第1検出素子に通電されてから同期取得手段が第1電圧検出回路の検出結果を周期信号に同期して取得するまでの第2の時間よりも長く設定されているため、第1検出素子による消費電力を低減できる。
【0013】
請求項7記載の発明によれば、第1検出素子に通電されてから遅延取得手段が第1電圧検出回路の検出結果を取得するまでの間を除いて第1検出素子の通電電流をバイパスするため、第1検出素子による消費電力を低減できる。
【0014】
請求項8記載の発明によれば、第1検出素子が1以上のダイオードを含んで構成されているため、負荷の特性によらず安定して断線検出することができる。
請求項9記載の発明によれば、第1検出素子が1以上の第1ダイオードを含んで構成され、第1電圧検出回路が比較対象とする閾値電圧が、第1ダイオードと同一特性の第2ダイオードを用いて生成されているため、第1ダイオードの温度補償を行うことができる。
【0015】
請求項10記載の発明によれば、第1および第2ダイオードを1の半導体チップに集積化しているため、第1および第2ダイオードの特性を同一特性にし易くなる。
請求項11記載の発明によれば、第1検出素子がMOSトランジスタのバックゲート−ドレイン間に一体化された第1ダイオードを1又は複数備えて構成されているため、MOSトランジスタおよび第1ダイオードを半導体構造により一体化して形成しやすくなり、省スペース化を図ることができる。
【0016】
請求項12記載の発明によれば、第1および第2電圧検出回路が共用されているため、回路規模を小さくすることができ、小型化、低コスト化を図ることができる。
請求項13記載の発明によれば、スイッチング素子およびバイパス手段は共に電気的に共通接続されたMOSトランジスタにより構成され、MOSトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されているため、当該スイッチング素子およびバイパス手段間のリークを極力抑制することができる。
【図面の簡単な説明】
【0017】
【図1】本発明の第1実施形態について示す断線検出回路の概略的な電気的構成図
【図2】通常動作時におけるタイミングチャート
【図3】断線検出時におけるタイミングチャート
【図4】本発明の第2実施形態における図1相当図
【図5】図2相当図
【図6】図3相当図
【図7】スイッチング素子の駆動出力がオンしている途中で断線したときのタイミングチャート
【図8】本発明の第3実施形態における図1相当図
【図9】図2相当図
【図10】図3相当図
【図11】本発明の第4実施形態における図1相当図
【図12】本発明の第5実施形態における図1相当図
【図13】本発明の第6実施形態における図1相当図
【図14】本発明の第7実施形態における図1相当図
【図15】本発明の第8実施形態における図1相当図(その1)
【図16】図1相当図(その2)
【発明を実施するための形態】
【0018】
(第1実施形態)
以下、本発明を、ロウサイド駆動回路の断線検出回路に適用した第1実施形態について図1ないし図3を参照しながら説明する。
図1は、ロウサイド駆動回路における断線検出回路を概略的に示している。
この図1に示すように、ロウサイド駆動回路Aは、スイッチング素子としてのNチャネル型のMOSトランジスタM1を備え、当該トランジスタM1のドレインの出力端子N1を介して負荷Mを電源Vcに接続して構成されている。トランジスタM1のゲート(入力端子)は制御回路2の駆動出力端子OUTに接続されている。制御回路2は例えばマイクロコンピュータにより構成されるもので、駆動出力端子OUTからMOSトランジスタM1のゲートに駆動信号を出力する。
【0019】
電源Vcおよびグランド間には、負荷Mと、トランジスタM1のドレイン−ソース間と、第1検出素子としての抵抗R1とが直列接続されている。抵抗R1の抵抗値は、トランジスタM1のオン抵抗に比較して大きな抵抗値に設定される。トランジスタM1のソースおよび抵抗R1の共通接続点となる出力端子N1は第1電圧検出回路3に接続されている。トランジスタM1がオンしたとき抵抗R1に流れる電流に応じた電圧について第1電圧検出回路3が閾値電圧ref1と比較可能となるように予め設定されている。
【0020】
第1電圧検出回路3は例えばコンパレータにより構成され、共通接続点N1の電圧を閾値電圧ref1と比較し、閾値電圧ref1を超えるときに「H」を出力し、閾値電圧ref1以下のときに「L」を出力する。第1電圧検出回路3の閾値電圧ref1は、負荷Mに流れる電流と抵抗R1の抵抗値(第1検出素子のインピーダンス)の特性に応じて設定すると良い。例えば、第1検出素子を抵抗R1によって構成するときには、要求される負荷電流ILに抵抗R1の抵抗値を乗じた電圧以下に閾値電圧ref1を設定すると良い。抵抗R1の抵抗値を調整すれば、ノイズマージンは容易に確保できる。
【0021】
他方、トランジスタM1のドレインと負荷Mとの間の共通接続点N2は、第2電圧検出回路4に接続されている。この第2電圧検出回路4は例えばコンパレータにより構成され、共通接続点N2の電圧を閾値電圧ref2と比較し、閾値電圧ref2以下のときに「H」を出力し、閾値電圧ref2を超えるときに「L」を出力する。共通接続点N2とグランドとの間には第2検出素子としての抵抗R2が接続されている。抵抗R2は、負荷Mのインピーダンスや抵抗R1の抵抗値に比較して大幅に大きな抵抗値に設定されている。
【0022】
これらの第1電圧検出回路3、第2電圧検出回路4の各出力は、選択回路5に与えられている。この選択回路5は、例えば一入力反転型ANDゲート5a、ANDゲート5bおよびORゲート5cを組み合わせて構成され、駆動出力端子OUTの駆動信号に応じて第1電圧検出回路3、第2電圧検出回路4の出力を選択し当該選択信号を断線検出信号としてダイアグ出力する。制御回路2は、この断線検出信号となるダイアグ出力信号に基づいて負荷Mの断線を検出する。このようにして、ロウサイド駆動回路Aの断線検出回路1が、制御回路2、トランジスタM1、抵抗R1、第1電圧検出回路3、第2電圧検出回路4、選択回路5を互いに接続して構成されている。
【0023】
上記構成の動作について図2および図3を参照しながら説明する。
図2は、通常動作時(負荷正常接続時)におけるタイミングチャートを示し、断線を検出することなくロウサイド駆動回路Aが負荷を通常駆動しているときの要部の各信号波形を示している。
【0024】
図2(a)に示すように、制御回路2は矩形波信号を出力端子OUTから出力し、トランジスタM1のゲートに駆動信号として印加する。トランジスタM1はオンオフ動作することで、トランジスタM1のオン動作時には負荷Mに抵抗R1およびR2を通じて通電されるようになる。
【0025】
第1電圧検出回路3は、抵抗R1の両端に生じた電圧を閾値電圧ref1と比較し、選択回路5に出力する。図2の(1)のタイミングでは、図2(b)に示すように抵抗R1の検出電圧が所定の閾値電圧ref1を超えると、図2(c)に示すように第1電圧検出回路3はその出力を「H」から「L」に切り替える。
【0026】
他方、第2電圧検出回路4は、出力端子N2の電圧を閾値電圧ref2と比較して検出し選択回路5に出力する。図2の(1)のタイミングでは、図2(d)に示すように出力端子N2の電圧が所定の閾値電圧ref2以下になると、図2(e)に示すように第2電圧検出回路4はその出力を「L」から「H」に切り替える。
【0027】
選択回路5は、出力信号OUTが「H」の間は、第1電圧検出回路3の出力信号を有効化して制御回路2に選択出力するため、図2の(1)のタイミングから出力OUTが「L」となる(図2の(2)のタイミング)までダイアグ出力として「L」を出力する。
【0028】
出力OUTが「L」となると、抵抗R1の検出電圧は徐々に低下し閾値電圧ref1以下となる(図2の(3)のタイミング)。このとき、第1電圧検出回路3の出力が「L」から「H」に変化する。他方、このタイミングとほぼ同時に、出力端子N2の電圧が徐々に増加し閾値電圧ref2を超える電圧となる。このとき、第2電圧検出回路4の出力が「H」から「L」に変化する。
【0029】
選択回路5は、出力信号OUTが「L」の間は、第2電圧検出回路4の出力信号を有効化して制御回路2に選択出力する。したがって、図2の(3)のタイミングから出力OUTが「H」となる(図2の(4)のタイミング)までダイアグ出力として「L」を出力する。
【0030】
この後、出力OUTが「H」となると、抵抗R1の検出電圧は徐々に上昇し、閾値電圧ref1を超える電圧となる。このとき、第1電圧検出回路3の出力が「H」から「L」に変化する。他方、このタイミングとほぼ同時に、出力端子N2の電圧が徐々に低下し、閾値電圧ref2以下の電圧となる。このとき、第2電圧検出回路4の出力が「L」から「H」に変化する(図2の(5)のタイミング)。この後、図2の(1)の説明と同様の処理が繰り返されることになる。
【0031】
制御回路2は、出力OUTを「H」にして所定時間後から出力OUTを「L」にするまでの断線検出可能期間内(図2(f)に示す期間参照)で断線検出することができる。制御回路2は、断線検出可能期間において断線検出されないときには「L」を検出し、断線検出したときには「H」を検出する。
【0032】
上記の断線検出可能期間を規定する「所定時間」は、断線検出可能期間以外の期間となる断線検出不可期間(図2の(2)〜(3)、(4)〜(5)の期間)を除くために設けられるものである。断線検出不可期間は、出力OUTが「H」から「L」、「L」から「「H」に過渡的に変化するときにダイアグ出力として現れる周期パルス状の期間であり、この期間ではダイアグ出力が一時的に「H」となる。上記の「所定時間」は、理想的にはパルス状の断線検出不可期間を除いて設定できるが、パルス状の断線検出不可期間後に所定のマージン期間を考慮して設定されていると良い。
【0033】
図3は、断線時におけるタイミングチャートを示し、断線検出されたときの要部の各信号波形を示している。
図3(b)に示すように、負荷Mが断線すると電源Vcから電源供給が遮断されるため、抵抗R1の検出電圧は0Vで一定となり、図3(c)に示すように、第1電圧検出回路3の出力は「H」で一定となる。図3(d)に示すように、負荷Mの端子電圧(出力端子N1の電圧)も0Vで一定となり、図3(e)に示すように、第2電圧検出回路4の出力は「H」で一定となる。したがって、図3(f)に示すように、制御回路2は断線検出信号となるダイアグ出力として「H」を常時入力するようになり、制御回路2は、前記した断線検出可能期間において断線検出できる。
【0034】
本実施形態によれば、制御回路2は、第1電圧検出回路3が抵抗R1の検出電圧を閾値電圧ref1と比較した検出結果に基づいて断線を検出するため、ノイズなどの不要成分の影響を受けにくくなり信頼性良く断線検出できる。
【0035】
選択回路5が、第1電圧検出回路3の出力、第2電圧検出回路4の出力の何れかを選択し、制御回路2が選択回路5により選択された検出結果に基づいて断線を検出しているため、トランジスタM1がオン/オフした何れの期間でも断線検出できる。断線検出可能な期間を増すことができる。
【0036】
(第2実施形態)
図4および図5は、本発明の第2実施形態を示すもので、前述実施形態と異なるところは、第1電圧検出回路の検出結果を必要としない間、第1検出素子の通電電流をバイパスするように構成したところにある。また、スイッチング素子がオンしているときに第1電圧検出回路の検出結果を周期信号に同期して同期取得手段によって取得し当該取得結果に基づいて断線を検出するように構成したところにある。
【0037】
また、第1検出素子に通電されてから第1電圧検出回路の検出結果を周期信号に同期して取得するまでの間を除いて第1検出素子の通電電流をバイパスするように構成したところにある。前述実施形態と同一又は類似の機能を有する部分については同一又は類似の符号を付して必要に応じて説明を省略し、以下、異なる部分を説明する。
【0038】
図4は、図1に代わる断線検出回路の構成を概略的に示しており、断線検出回路1に代わる断線検出回路11を示している。この断線検出回路11は、選択回路5に代えて同期取得手段としてのラッチ回路12を備える。このラッチ回路12は、例えばDフリップフロップにより構成されている。ラッチ回路12のリセット端子RSTには、出力OUTからNOTゲート13を介して出力OUTの反転信号が与えられている。ラッチ回路12のD端子には第1電圧検出回路3の出力が与えられている。
【0039】
ラッチ回路12のクロック入力端子には、制御回路2が発生するクロック信号CK(周期信号に相当)がスイッチ14を介して与えられる。スイッチ14は、出力OUTの出力信号に応じてオンオフ可能なスイッチであり、例えば出力OUTが「H」のときにはオンし、出力OUTが「L」のときにはオフする。
【0040】
また、制御回路2は例えばクロック信号CKを発振する発振回路を備えている。発振回路が発生するクロック信号CKは、スイッチ14を介してNチャネル型のMOSトランジスタM2のゲートに与えられる。このトランジスタM2は、そのドレインが出力端子N2に接続されており、そのソースがグランドに接続されている。このトランジスタM2は、抵抗R1の通電電流をバイパスするバイパス手段として機能する。
【0041】
前述したように、スイッチ14がオンすると、トランジスタM2のゲートに制御回路2のクロック信号CKが与えられ、当該クロック信号CKに同期して、トランジスタM2はトランジスタM1および抵抗R1に流れる通電電流をバイパスする。
【0042】
図5は、通常動作時(負荷正常接続時)のタイミングチャートを示している。
この図5(a)に示すように、制御回路2が出力OUTとして「H」を出力している間、図5(b)に示すように周期パルス状のクロック信号CKを周期信号として出力する。本実施形態において、図5(b)に示すように、クロック信号CKを「H」としてトランジスタM2をオンとする時間T1が、クロック信号CKを「L」とする時間T2よりも長く設定されている。すなわち、抵抗R1の通電電流をバイパスする第1の時間T1が、抵抗R1に通電されてから第1電圧検出回路3の検出結果をクロック信号CKに同期してラッチ回路12が取得するまでの第2の時間T2よりも長く設定されている。すると、抵抗R1に流れる電流の通電時間を短くすることができ、消費電力を低減できる。
【0043】
図5(c)に示すように、第1検出素子の検出電圧となるノードN1の電圧は、このクロックCKの「L」時間に応じて上昇し閾値電圧ref1を超える。図5(d)に示すように、ノードN1の電圧が閾値電圧ref1を超えると、第1電圧検出回路3の出力は「L」から「H」に切り替わる。ラッチ回路12は、クロック信号CKの立上りタイミングにおいて第1電圧検出回路3の出力を保持して取得する。制御回路2は、クロック信号CKの立上りタイミングにおけるラッチ回路12の出力を取得する。図5(g)に示すように、制御回路2は、ダイアグ出力として「L」を取得することになり非断線であることを検出でき、正常に動作し続ける。尚、図5(e)および図5(f)は、それぞれ、負荷Mの端子N2の電圧、第2電圧検出回路4の出力電圧を示しているが、出力OUTが「H」の間は無効化されているため、この動作説明は省略する。
【0044】
図6は、断線検出時のタイミングチャートを示している。この図6に示すように、ラッチ回路12がクロック信号CKの立上りタイミングにおけるラッチ回路12の出力を保持するため、制御回路2がこの後ラッチ回路12の出力を取得することで断線したことを検出できる。
【0045】
図7は、スイッチング素子の駆動出力がオンしている途中で断線したときのタイミングチャートを示している。この図7に示すように、負荷Mが断線すると第1電圧検出回路3の出力が無くなるため、制御回路2がクロック信号CKの周期毎に断線を検出すると、素早く断線検出することができる。
【0046】
以上説明したように、本実施形態によれば、第1電圧検出回路3の検出結果を必要としない間、トランジスタM2がトランジスタM1および抵抗R1の通電電流をバイパスするため、抵抗R1に流れる電流を抑制することができ消費電力を抑制することができる。
【0047】
また、制御回路2は、トランジスタM1がオンしているときに第1電圧検出回路3の検出結果をクロック信号CKに同期して取得し、当該取得結果に基づいて断線を検出するため、負荷Mが断線したときにクロック信号CKの周期毎に断線を検出できるため、素早く断線検出することができる。
【0048】
また、トランジスタM2は、抵抗R1に通電されてから第1電圧検出回路3の検出結果をクロック信号CKに同期して取得するまでの間を除いてトランジスタM1および抵抗R1の通電電流をバイパスするため、消費電流を低減することができる。
【0049】
(第3実施形態)
図8ないし図10は、本発明の第3実施形態を示すもので、前述実施形態と異なるところは、遅延取得手段が、スイッチング素子がオンすることで第1検出素子に通電されてから所定時間後に第1電圧検出回路の検出結果を取得し、バイパス手段が第1検出素子に通電されてから遅延取得手段が第1電圧検出回路の検出結果を取得するまでの間を除いて第1検出素子の通電電流をバイパスするように構成したところにある。以下、前述実施形態と異なる部分について説明する。
【0050】
図8は、断線検出回路1に代わる断線検出回路21の構成を示している。この図8に示すように、断線検出回路21は、スイッチ14に代えて遅延回路22を設けて構成されている。この遅延回路22は、出力OUTを入力したとき、当該出力OUTの立上り信号を遅延させる回路であり、当該遅延時間後に、出力OUTの立上り信号をラッチ回路12のクロック端子およびトランジスタM2のゲートに与える。
【0051】
図9は、通常動作時(負荷正常接続時)におけるタイミングチャートを概略的に示している。
図9(b)に示すように遅延回路22は出力OUTの立上り信号を所定の遅延時間だけ遅延させる。図9(d)に示すように、遅延取得手段としてのラッチ回路12は、遅延回路22の出力の立上り信号のタイミングにおいて第1電圧検出回路3の出力を保持して取得し、図9(g)に示すように制御回路2はこの保持信号を取得することで、当該タイミングにおいて断線検出することができる。本実施形態において、断線検出可能期間は遅延回路22が立上り信号を出力した時点から出力OUTが「L」になるまでの間の期間となっている。
【0052】
遅延回路22の出力は、トランジスタM2のゲートにも与えられている。このため、トランジスタM2は、抵抗R1に通電されてからラッチ回路12が第1電圧検出回路3の検出結果を取得するまでの間を除いて、トランジスタM1および抵抗R1の通電電流をバイパスすることになり、前述実施形態と同様に消費電流を低減できる。
【0053】
図10は、断線検出時のタイミングチャートを概略的に示しているが、この図10に示すように、出力OUTが「L」から「H」になった時点の所定時間後から出力OUTが「L」になる時点までの間の期間に断線検出することができる。
【0054】
本実施形態によれば、ラッチ回路12はトランジスタM2がオンすることで抵抗R1に通電されてから所定の遅延時間後に第1電圧検出回路3の検出結果を取得し、トランジスタM2が、抵抗R1に通電されてからラッチ回路12が第1電圧検出回路3の検出結果を取得するまでの間を除いて抵抗R1の通電電流をバイパスしている。これにより、前述実施形態とほぼ同様の作用効果を奏する。
【0055】
(第4実施形態)
図11は、本発明の第4実施形態を示すもので、前述実施形態と異なるところは、第1検出素子がダイオードにより構成されているところにある。また当該ダイオードと同一特定のダイオードを用いて第1電圧検出回路が比較対象となる閾値電圧が生成されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0056】
図11に示すように、抵抗R1に代えてダイオードD1が第1検出素子として設けられている。このダイオードD1は、トランジスタM1のソースとグランドとの間に順方向に直列接続されている。ダイオードD1は、電流変化によらずほぼ一定の電圧降下特性を有するため、負荷電流によらず、ほぼ一定の端子電圧を生ずる。したがって負荷Mの特性によらず安定して断線を検出することができる。ダイオードD1を適用すると、抵抗R1を適用した構成に比較して所定の電流においてダイオードD1の印加電圧を低下させることができる。これにより消費電力を低減でき、素子の信頼性を向上できる。
【0057】
閾値電圧生成回路32が第1電圧検出回路3の比較対象となる電圧の入力端子(コンパレータの反転入力端子)に接続されている。
この閾値電圧生成回路32は、ダイオードD1(第1ダイオードに相当)と同一特性のダイオードD2(第2ダイオードに相当)を具備して構成されており、ダイオードD1の温度補償用に形成されている。本実施形態では、閾値電圧生成回路32は、定電流I1をダイオードD2に通電し、当該ダイオードD2の両端に発生した電圧について抵抗R3およびR4で分圧した電圧を比較対象の閾値電圧として用いている。
【0058】
第1電圧検出回路3は、ダイオードD1の検出電圧と、この比較対象の閾値電圧を比較しラッチ回路12に出力する。温度変化に伴いダイオードD1に発生する電圧が変動したとしても、ダイオードD2に発生する電圧もこの変動電流に応じて同方向に変動するため、比較対象の閾値電圧も当該変動電流に応じて同方向に変動する。したがって、ダイオードD2は温度補償用素子として機能する。これにより、ダイオードD1の温度補償を行うことができる。
【0059】
尚、このようなダイオードD1およびD2を1の半導体チップに集積化すると、当該ダイオードD1およびD2の特性を同一特性にし易いため望ましい。ダイオードD1がトランジスタM1のソースとグランドとの間に1つ構成された実施形態を示したが、複数直列接続して構成されていても良い。
【0060】
(第5実施形態)
図12は、本発明の第5実施形態を示すもので、前述実施形態と異なるところは、スイッチング素子および前記バイパス手段はドレイン又はソースが電気的に共通接続された同一導電型のMOSトランジスタにより構成され、同一導電型のMOSトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されていることにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0061】
前述実施形態では、直列接続されたトランジスタM1およびダイオードD1に対して並列にトランジスタM2を設けて構成しているが、本実施形態の構成では、トランジスタM2のバックゲートがソースに接続されているため、トランジスタM2のバックゲート−ドレイン間にダイオードD1がボディダイオードとして構成される。このように構成したとしても前述実施形態とほぼ同様の作用効果を奏する。
【0062】
なお、このような構成を半導体集積回路に集積化すると、2つのトランジスタM1およびM2を電気的に分離できないケースが生じるが、当該トランジスタM1およびM2についてその間にトレンチ分離構造を構成することで容易に集積化できる。
【0063】
(第6実施形態)
図13は、本発明の第6実施形態を示すもので、前述実施形態と異なるところは、第1および第2電圧検出回路が共用されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0064】
この図13に示すように、断線検出回路1に代わる断線検出回路51は、制御端子付スイッチ52、53、第3電圧検出回路54を備える。スイッチ52の一方の固定接点は、ノードN1に接続され、他方の固定接点はノードN2に接続される。スイッチ52の可動接点は第3電圧検出回路54に接続されている。スイッチ52は、その複数の固定接点と可動接点との間の導通接続を出力OUTの「H」「L」に応じて切替可能に構成されている。
【0065】
スイッチ53の一方の固定接点には閾値電圧ref1が与えられ、他方の固定接点には閾値電圧ref2が与えられる。スイッチ53の可動接点は第3電圧検出回路54に接続されている。第3電圧検出回路54は、スイッチ52の可動接点の出力と、比較対象となるスイッチ53の可動接点の出力とを比較し、その比較結果をダイアグ出力として制御回路2に出力する。
【0066】
出力OUTが「H」のときには、スイッチ52は可動接点をノードN1側の固定接点に接続切替えするため、第3電圧検出回路54にはノードN1の電圧が与えられる。また、スイッチ53は可動接点を閾値電圧ref1側の固定接点に接続切替えするため、第3電圧検出回路54には閾値電圧ref1が与えられる。第1実施形態と同様の作用効果が得られる。
【0067】
また、出力OUTが「L」のときには、スイッチ52は可動接点をノードN2側の固定接点に接続切替えするため、第3電圧検出回路54にはノードN2の電圧が与えられる。また、スイッチ53は可動接点を閾値電圧ref2側の固定接点に接続切替えするため、第3電圧検出回路54には閾値電圧ref2が与えられる。このときにも第1実施形態と同様の作用効果が得られる。すなわち、スイッチ52、53が選択回路としての機能を有しており、第3電圧検出回路54は、第1電圧検出回路3、第2電圧検出回路4の機能を共用している。
【0068】
以上説明したように、本実施形態によれば、第3電圧検出回路54が前述実施形態の第1電圧検出回路3および第2電圧検出回路4の機能を共用しているため、回路規模を小さくすることができ、小型化、低コスト化を図ることができる。
【0069】
(第7実施形態)
図14は、本発明の第7実施形態を示すもので、前述実施形態と異なるところは、ハイサイド駆動回路の断線検出回路に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0070】
断線検出回路1に代わる断線検出回路61には、Pチャネル型のMOSトランジスタMp1が、前述実施形態のNチャネル型のMOSトランジスタM1に代えて設けられている。このPチャネル型のMOSトランジスタMp1は、負荷Mをハイサイド駆動するもので前述実施形態の構成とは対称形に構成されている。制御回路2の出力OUTと選択回路5の間にはNOTゲート62が設けられている。その他の構成はほぼ同一構成であるため説明を省略する。本実施形態によれば、ハイサイド駆動回路の断線検出回路61に適用することができる。尚、本実施形態では、図1の第1実施形態に対応した実施形態を示しているが、その他の実施形態でもハイサイド駆動回路の断線検出回路に適用できる。
【0071】
(第8実施形態)
図15および図16は、本発明の第8実施形態を示すもので、前述実施形態と異なるところは、スイッチング素子としてバイポーラトランジスタ、IGBT(Insulated Gate Bipolar Transistor)を適用したところにある。これらの図15および図16に示すように、MOSトランジスタM1に代えてNPN形のバイポーラトランジスタM3、IGBT(M4)を適用しても良い。
【0072】
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
第2電圧検出回路4、選択回路5は必要に応じて設ければ良い。例えば、第1実施形態においては、制御回路2が第1電圧検出回路3の出力を断線検出信号として入力し、トランジスタM1がオンしたときのみに断線検出するように構成されていても良い。
【0073】
第2検出素子として抵抗R2を適用したが、他の素子を適用しても良い。
電源Vcおよびグランド間には、負荷Mと、トランジスタM1のドレイン−ソース間と、抵抗R1とが直列接続された実施形態を示したが、これらの直列接続順は必要に応じて適宜変更しても良い。
【0074】
前述実施形態におけるスイッチング素子(M1、M3、M4)およびバイパス手段(M2)は共にトランジスタにより構成されている。これらのトランジスタ間(M1−M2間、M3−M2間、M4−M2間)は同一の半導体基板上にトレンチ分離形成されていることが好ましい。すると、スイッチング素子およびバイパス手段間のリークを極力抑制することができる。
【0075】
前述の同期取得手段を適用した実施形態では、原理的にトランジスタM2がオンすると同時にラッチ回路12が第1電圧検出回路3の出力を保持して取得している実施形態を示しているが、データ保持および取得の信頼性を向上するため、実用上では、クロック信号CKのスイッチ14からMOSトランジスタM2のゲートに至る経路の直前に遅延回路を設けて構成しても良い。すると、ラッチ回路12が第1電圧検出回路3の出力を保持、取得した後にトランジスタM2が電流をバイパスするようになるため、データ保持および取得の信頼性が向上する。
【0076】
前述のダイオードD1を適用した実施形態では、ダイオードD1がトランジスタM1のソースとグランドとの間に接続された実施形態を示したが、このダイオードD1に加えて抵抗R1を直列接続して構成しても良い。
【符号の説明】
【0077】
図面中、1、11、21、31、41、51、61は断線検出回路、2は制御回路、3は第1電圧検出回路、4は第2電圧検出回路、5、15は選択回路、12はラッチ回路(遅延取得手段、同期取得手段)、22は遅延回路、32は閾値電圧生成回路、Mは負荷、M1はNチャネル型のMOSトランジスタ(スイッチング素子)、M2はNチャネル型のMOSトランジスタ(バイパス手段)、R1は抵抗(第1検出素子)、R2は抵抗(第2検出素子)、D1はダイオード(第1検出素子)を示す。
【特許請求の範囲】
【請求項1】
出力端子に負荷が直列接続されオンオフすることで当該負荷を駆動するスイッチング素子と、
前記スイッチング素子に直列接続され前記スイッチング素子にオン通電されると電圧を発生する第1検出素子と、
前記スイッチング素子がオンしたときに前記第1検出素子に生じた電圧を閾値電圧と比較する第1電圧検出回路とを備え、
前記第1電圧検出回路の検出結果に基づいて断線を検出することを特徴とする断線検出回路。
【請求項2】
前記負荷に直列接続されると共に前記スイッチング素子に並列接続され、前記スイッチング素子がオフすると電圧を発生する第2検出素子と、
前記第2検出素子に生じた電圧を閾値電圧と比較して検出する第2電圧検出回路と、
前記第1または第2電圧検出回路の検出結果を選択する選択回路とを備え、
前記選択回路により選択された検出結果に基づいて断線を検出することを特徴とする請求項1記載の断線検出回路。
【請求項3】
前記第1電圧検出回路の検出結果を必要としない間、前記第1検出素子の通電電流をバイパスするバイパス手段を備えたことを特徴とする請求項1または2記載の断線検出回路。
【請求項4】
前記スイッチング素子がオンしているときに前記第1電圧検出回路の検出結果を周期信号に同期して取得する同期取得手段を備え、
前記同期取得手段の取得結果に基づいて断線を検出することを特徴とする請求項1ないし3の何れかに記載の断線検出回路。
【請求項5】
前記スイッチング素子がオンしているときに前記第1電圧検出回路の検出結果を周期信号に同期して取得する同期取得手段と、
前記第1検出素子に通電されてから前記同期取得手段が前記第1電圧検出回路の検出結果を周期信号に同期して取得するまでの間を除いて前記第1検出素子の通電電流をバイパスするバイパス手段とを備えたことを特徴とする請求項1ないし4の何れかに記載の断線検出回路。
【請求項6】
前記バイパス手段が前記第1検出素子の通電電流をバイパスする第1の時間は、前記第1検出素子に通電されてから前記同期取得手段が前記第1電圧検出回路の検出結果を周期信号に同期して取得するまでの第2の時間よりも長く設定されていることを特徴とする請求項5記載の断線検出回路。
【請求項7】
前記スイッチング素子がオンすることで前記第1検出素子に通電されてから所定の遅延時間後に前記第1電圧検出回路の検出結果を取得する遅延取得手段と、
前記第1検出素子に通電されてから前記遅延取得手段が前記第1電圧検出回路の検出結果を取得するまでの間を除いて前記第1検出素子の通電電流をバイパスするバイパス手段とを備えたことを特徴とする請求項1ないし3の何れかに記載の断線検出回路。
【請求項8】
前記第1検出素子が1以上のダイオードを含んで構成されていることを特徴とする請求項1ないし7の何れかに記載の断線検出回路。
【請求項9】
前記第1検出素子が1以上の第1ダイオードを含んで構成され、
前記第1電圧検出回路が比較対象とする閾値電圧が、前記第1ダイオードと同一特性の第2ダイオードを用いて生成されていることを特徴とする請求項1ないし7の何れかに記載の断線検出回路。
【請求項10】
前記ダイオードを1の半導体チップに集積化したことを特徴とする請求項8または9記載の断線検出回路。
【請求項11】
前記第1検出素子が、MOSトランジスタのバックゲート−ドレイン間に一体化された第1ダイオードを1又は複数備えて構成されていることを特徴とする請求項1ないし10の何れかに記載の断線検出回路。
【請求項12】
前記第1および第2電圧検出回路は共用されていることを特徴とする請求項2ないし11の何れかに記載の断線検出回路。
【請求項13】
前記スイッチング素子および前記バイパス手段は共に電気的に共通接続されたMOSトランジスタにより構成され、
前記MOSトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されていることを特徴とする請求項5ないし12の何れかに記載の断線検出回路。
【請求項1】
出力端子に負荷が直列接続されオンオフすることで当該負荷を駆動するスイッチング素子と、
前記スイッチング素子に直列接続され前記スイッチング素子にオン通電されると電圧を発生する第1検出素子と、
前記スイッチング素子がオンしたときに前記第1検出素子に生じた電圧を閾値電圧と比較する第1電圧検出回路とを備え、
前記第1電圧検出回路の検出結果に基づいて断線を検出することを特徴とする断線検出回路。
【請求項2】
前記負荷に直列接続されると共に前記スイッチング素子に並列接続され、前記スイッチング素子がオフすると電圧を発生する第2検出素子と、
前記第2検出素子に生じた電圧を閾値電圧と比較して検出する第2電圧検出回路と、
前記第1または第2電圧検出回路の検出結果を選択する選択回路とを備え、
前記選択回路により選択された検出結果に基づいて断線を検出することを特徴とする請求項1記載の断線検出回路。
【請求項3】
前記第1電圧検出回路の検出結果を必要としない間、前記第1検出素子の通電電流をバイパスするバイパス手段を備えたことを特徴とする請求項1または2記載の断線検出回路。
【請求項4】
前記スイッチング素子がオンしているときに前記第1電圧検出回路の検出結果を周期信号に同期して取得する同期取得手段を備え、
前記同期取得手段の取得結果に基づいて断線を検出することを特徴とする請求項1ないし3の何れかに記載の断線検出回路。
【請求項5】
前記スイッチング素子がオンしているときに前記第1電圧検出回路の検出結果を周期信号に同期して取得する同期取得手段と、
前記第1検出素子に通電されてから前記同期取得手段が前記第1電圧検出回路の検出結果を周期信号に同期して取得するまでの間を除いて前記第1検出素子の通電電流をバイパスするバイパス手段とを備えたことを特徴とする請求項1ないし4の何れかに記載の断線検出回路。
【請求項6】
前記バイパス手段が前記第1検出素子の通電電流をバイパスする第1の時間は、前記第1検出素子に通電されてから前記同期取得手段が前記第1電圧検出回路の検出結果を周期信号に同期して取得するまでの第2の時間よりも長く設定されていることを特徴とする請求項5記載の断線検出回路。
【請求項7】
前記スイッチング素子がオンすることで前記第1検出素子に通電されてから所定の遅延時間後に前記第1電圧検出回路の検出結果を取得する遅延取得手段と、
前記第1検出素子に通電されてから前記遅延取得手段が前記第1電圧検出回路の検出結果を取得するまでの間を除いて前記第1検出素子の通電電流をバイパスするバイパス手段とを備えたことを特徴とする請求項1ないし3の何れかに記載の断線検出回路。
【請求項8】
前記第1検出素子が1以上のダイオードを含んで構成されていることを特徴とする請求項1ないし7の何れかに記載の断線検出回路。
【請求項9】
前記第1検出素子が1以上の第1ダイオードを含んで構成され、
前記第1電圧検出回路が比較対象とする閾値電圧が、前記第1ダイオードと同一特性の第2ダイオードを用いて生成されていることを特徴とする請求項1ないし7の何れかに記載の断線検出回路。
【請求項10】
前記ダイオードを1の半導体チップに集積化したことを特徴とする請求項8または9記載の断線検出回路。
【請求項11】
前記第1検出素子が、MOSトランジスタのバックゲート−ドレイン間に一体化された第1ダイオードを1又は複数備えて構成されていることを特徴とする請求項1ないし10の何れかに記載の断線検出回路。
【請求項12】
前記第1および第2電圧検出回路は共用されていることを特徴とする請求項2ないし11の何れかに記載の断線検出回路。
【請求項13】
前記スイッチング素子および前記バイパス手段は共に電気的に共通接続されたMOSトランジスタにより構成され、
前記MOSトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されていることを特徴とする請求項5ないし12の何れかに記載の断線検出回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2011−142554(P2011−142554A)
【公開日】平成23年7月21日(2011.7.21)
【国際特許分類】
【出願番号】特願2010−2805(P2010−2805)
【出願日】平成22年1月8日(2010.1.8)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成23年7月21日(2011.7.21)
【国際特許分類】
【出願日】平成22年1月8日(2010.1.8)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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