表示素子の製造方法
【課題】安定した電流駆動能力を発揮させる。
【解決手段】アレイ基板20の製造方法は、基板上にゲート電極24aを形成するゲート電極形成工程と、ゲート電極24a上に不純物を含有するゲート絶縁膜24b、半導体膜SM、導電膜COの順で成膜する成膜工程と、導電膜CO上にレジストRSを塗布し、そのレジストRSに対してフォトマスクを介して露光を行った後に現像を行うことでレジストRSをパターニングするレジストパターニング工程と、パターニングされたレジストRSをマスクとして導電膜COをエッチングすることで開口領域OPを挟んで配されるソース電極24d及びドレイン電極24eを形成する導電膜パターニング工程と、開口領域OPから半導体膜SMを介してゲート絶縁膜24bに含有される不純物を脱離させる不純物脱離工程とを含む。
【解決手段】アレイ基板20の製造方法は、基板上にゲート電極24aを形成するゲート電極形成工程と、ゲート電極24a上に不純物を含有するゲート絶縁膜24b、半導体膜SM、導電膜COの順で成膜する成膜工程と、導電膜CO上にレジストRSを塗布し、そのレジストRSに対してフォトマスクを介して露光を行った後に現像を行うことでレジストRSをパターニングするレジストパターニング工程と、パターニングされたレジストRSをマスクとして導電膜COをエッチングすることで開口領域OPを挟んで配されるソース電極24d及びドレイン電極24eを形成する導電膜パターニング工程と、開口領域OPから半導体膜SMを介してゲート絶縁膜24bに含有される不純物を脱離させる不純物脱離工程とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示素子の製造方法に関する。
【背景技術】
【0002】
液晶表示装置に用いられる液晶パネルは、一対のガラス基板間に液晶層が挟持された構成とされているが、そのうち一方のガラス基板は、各画素の動作を制御するためのアクティブ素子としてTFTが形成されたアレイ基板とされる。このアレイ基板には、その表示領域内にゲート配線とソース配線とが多数本ずつ格子状に設けられ、ゲート配線とソース配線との交差部にTFTが設けられた構成を有している。そして、ゲート配線とソース配線とに囲まれた領域に画素電極が配され、これにより表示単位としての画素が構成されている。TFTは、ゲート配線に接続されたゲート電極、ゲート絶縁膜、半導体膜、ソース配線に接続されたソース電極及び画素電極に接続されたドレイン電極、の順で積層された構成を有している。
【0003】
上記した構成のアレイ基板を製造するに際しては、フォトリソグラフィー法が用いられるのが一般的であり、ガラス基板上に塗布した感光性材料に対して、フォトマスクを用いた露光・現像、及びエッチングを複数回繰り返し行うようにしている。従来より製造コストの低減を図ることを目的として、フォトマスクの使用枚数の削減が図られており、下記特許文献1に記載されたものには、通常5枚用いられるフォトマスクを4枚とする製造方法が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2000−164886号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
この特許文献1では、第1のフォトマスクによってゲート電極が形成されたガラス基板上にゲート絶縁膜、半導体膜、ソース電極及びドレイン電極をなす導電膜を順次成膜し、さらに導電膜上にレジストを積層してから第2のフォトマスクを用いて露光を行うが、この第2のフォトマスクとして露光量を領域毎に異ならせるハーフトーンマスクを使用している。このハーフトーンマスクを用いてレジストを露光することで、レジストに膜厚が厚い部分と膜厚が薄い部分とを形成することができる。このレジストは、アッシングを行うことで膜厚が厚い部分を残して膜厚が薄い部分のみを除去することができるので、膜厚が厚い部分をソース電極及びドレイン電極に、膜厚が薄い部分をソース電極とドレイン電極との間の開口領域(半導体膜のチャネル領域)にそれぞれ対応付けて形成することで、従前必要とされた開口領域を形成するための専用のフォトマスクを用いることなく開口領域を形成することができ、もってフォトマスクの使用枚数を5枚から4枚に削減することができるのである。
【0006】
ところが、画素の開口率を向上させるなどの理由でTFTが小型化され、それに伴いソース電極とドレイン電極との間の間隔(開口領域の長さ)が数μmなどのように狭くなると、ハーフトーンマスクを用いた露光の解像限界に近くなるため、露光されたレジストの膜厚分布にばらつきが生じ易くなり、特に膜厚が薄い部分の形成範囲を制御するのが困難となる。このため、レジストにおける膜厚が薄い部分に基づいて形成される開口領域の長さ、つまりチャネル長の大きさにもばらつきが生じてしまう。チャネル長の大きさのばらつきは、半導体膜においてソース電極とドレイン電極との間で流れるドレイン飽和電流にも影響してその値にもばらつきが生じることとなり、結果としてTFTの駆動を適切に制御できなくなるおそれがあった。
【0007】
本発明は上記のような事情に基づいて完成されたものであって、安定した電流駆動能力を発揮させることを目的とする。
【課題を解決するための手段】
【0008】
本発明の表示素子の製造方法は、基板上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極上に不純物を含有するゲート絶縁膜、半導体膜、導電膜の順で成膜する成膜工程と、前記導電膜上にレジストを塗布し、そのレジストに対してフォトマスクを介して露光を行った後に現像を行うことでレジストをパターニングするレジストパターニング工程と、パターニングされた前記レジストをマスクとして前記導電膜をエッチングすることで開口領域を挟んで配されるソース電極及びドレイン電極を形成する導電膜パターニング工程と、前記開口領域から前記半導体膜を介して前記ゲート絶縁膜に含有される不純物を脱離させる不純物脱離工程とを含む。
【0009】
開口領域を挟んで配されるソース電極とドレイン電極との間には、半導体膜のチャネル領域を介してドレイン電流が流れるのであるが、そのドレイン飽和電流は、ソース電極とドレイン電極との間の間隔、つまり開口領域の長さが大きくなるほど少なくなり、逆に開口領域の長さが小さくなるほど多くなる傾向にある。このため、製造上の問題などから開口領域の長さにばらつきが生じると、ドレイン飽和電流にも大きな変動が生じることが懸念される。
【0010】
その点、本発明によれば、不純物脱離工程にて開口領域から半導体膜を介してゲート絶縁膜に含有される不純物を脱離させているから、その不純物の脱離量は、ばらつきが生じる開口領域の長さに応じて変動するようになっている。すなわち、開口領域の長さが大きくなるほど、ゲート絶縁膜からの不純物の脱離量は多くなる傾向となるため、ゲート絶縁膜における不純物の含有量は少なくなる。ゲート絶縁膜における不純物の含有量が少なくなると、ゲート絶縁膜の誘電率が高くなるので、それにより半導体膜のチャネル領域を流れるドレイン飽和電流が多くなる。ここで、上記したように開口領域の長さが大きくなると、ドレイン飽和電流が少なくなる傾向にあることから、ここでのドレイン飽和電流の減少量が、ゲート絶縁膜における不純物の含有量の減少によるドレイン飽和電流の増加量により相殺されることとなる。
【0011】
一方、開口領域の長さが小さくなるほど、ゲート絶縁膜からの不純物の脱離量は少なくなる傾向となるため、ゲート絶縁膜における不純物の含有量は多く維持されることになる。ゲート絶縁膜における不純物の含有量が多く維持されると、ゲート絶縁膜の誘電率が低くなるので、それにより半導体膜のチャネル領域を流れるドレイン飽和電流が少なくなる。ここで、上記したように開口領域の長さが小さくなるほどドレイン飽和電流が多くなる傾向にあることから、ここでのドレイン飽和電流の増加量が、ゲート絶縁膜における不純物の含有量が多く維持されることによるドレイン飽和電流の減少量により相殺されることとなる。
【0012】
以上により、開口領域の長さにばらつきが生じた場合でも、ドレイン飽和電流に生じ得る変動を抑制することができ、もってドレイン飽和電流の安定化を図ることができる。
【0013】
本発明の実施態様として、次の構成が好ましい。
(1)前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してアニール処理を行う。このようにすれば、ゲート絶縁膜にアニール処理を行うと、ゲート絶縁膜において含有されている不純物が拡散する。これにより、不純物は半導体膜を介して開口領域から脱離される。
【0014】
(2)前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してUV光を照射する。このようにすれば、ゲート絶縁膜にUV光を照射すると、不純物の構成原子とゲート絶縁膜の構成原子との間の結合が切断される。これにより、不純物は半導体膜を介して開口領域を通して脱離される。
【0015】
(3)前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対して水素プラズマ処理を行う。このようにすれば、ゲート絶縁膜に水素プラズマ処理を行うと、ゲート絶縁膜の構成原子に結合した不純物の構成原子に水素が置換されることで、不純物の構成原子がゲート絶縁膜の構成原子から切り離される。これにより、不純物は半導体膜を介して開口領域を通して脱離される。
【0016】
(4)前記レジストパターニング工程では、前記フォトマスクを介して前記レジストを露光して現像することで、前記レジストのうち、前記導電膜における前記ソース電極及び前記ドレイン電極となる部分に対応する第1の部分を相対的に厚い膜厚とするのに対し、前記導電膜における前記開口領域となる部分に対応する第2の部分を相対的に薄い膜厚とし、その後前記レジストをアッシングすることで、前記第1の部分を残存させつつ前記第2の部分を除去している。このようにすれば、レジストパターニング工程を行った後、導電膜パターニング工程において、レジストのうち残存した第1の部分をマスクとして導電膜をエッチングすることで、導電膜に開口領域、ソース電極及びドレイン電極を形成することができる。ところで、レジストパターニング工程において、フォトマスクを用いてレジストに相対的に膜厚が厚い第1の部分と、相対的に膜厚が薄い第2の部分とを形成するに際して、第2の部分の長さを例えば数μmなどの微小に設定した場合には、露光の解像限界に近くなるため、形成される第2の部分の大きさを制御するのが困難となり、それに起因して開口領域の長さにばらつきが生じ易くなる。ところが、上記した不純物脱離工程にて、ゲート絶縁膜の不純物を開口領域の長さに応じた量だけ脱離することで、開口領域の長さのばらつきに関わらず、ドレイン飽和電流に生じ得る変動を好適に抑制することができる。
【0017】
(5)前記レジストパターニング工程では、前記フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いる。このようにすれば、膜厚が異なる第1の部分及び第2の部分を含むレジストを好適に作成することが可能となる。
【0018】
(6)前記成膜工程では、前記ゲート絶縁膜として前記不純物を含有するシリコン酸化膜を成膜する。このようにすれば、ゲート絶縁膜の絶縁耐圧性を十分に高いものとすることができるとともにリーク電流を抑制する上でも好適となる。
【0019】
(7)前記成膜工程では、前記不純物として無機物を含有する前記ゲート絶縁膜を成膜する。このようにすれば、ゲート絶縁膜をなすシリコン酸化膜に不純物として無機物を含有させることで、ゲート絶縁膜の誘電率を低くすることができる。
【0020】
(8)前記成膜工程では、前記不純物としてフッ素を含有する前記ゲート絶縁膜を成膜する。このようにすれば、ゲート絶縁膜をなすシリコン酸化膜に不純物としてフッ素を含有させると、ゲート絶縁膜の電子分極が低く抑えられることでその誘電率を低くすることができる。
【0021】
(9)前記成膜工程では、CVD法(化学気相成長法)により前記不純物を含有する前記ゲート絶縁膜を成膜する。このようにすれば、成膜に要する装置の大型化を抑制することができるとともに、生産性にも優れる。
【発明の効果】
【0022】
本発明によれば、安定した電流駆動能力を発揮させることができる。
【図面の簡単な説明】
【0023】
【図1】本発明の実施形態1に係るテレビ受信装置の概略構成を示す分解斜視図
【図2】テレビ受信装置が備える液晶表示装置の概略構成を示す分解斜視図
【図3】液晶表示装置の断面構成を概略的に示す断面図
【図4】液晶パネルの断面構成を概略的に示す断面図
【図5】液晶パネルを構成するアレイ基板の画素構成を概略的に示す平面図
【図6】図5のvi-vi線断面図
【図7】ゲート電極形成工程を行って、アレイ基板のゲート電極を形成した状態を示す断面図
【図8】成膜工程を行って、アレイ基板にゲート絶縁膜、半導体膜、導電膜を成膜した状態を示す断面図
【図9】第1のレジストパターニング工程を行って、レジストをパターニングした状態を示す断面図
【図10】第1の導電膜パターニング工程のうち、第1の金属膜エッチング工程を行い、第2導電膜をパターニングした状態を示す断面図
【図11】第1の導電膜パターニング工程のうち、第1の半導体膜エッチング工程を行い、第1導電膜及び半導体膜をパターニングした状態を示す断面図
【図12】第2のレジストパターニング工程を行って、レジストをパターニングした状態を示す断面図
【図13】第2の導電膜パターニング工程のうち、第2の金属膜エッチング工程を行い、第2導電膜をパターニングした状態を示す断面図
【図14】第2の導電膜パターニング工程のうち、第2の半導体膜エッチング工程を行い、第1導電膜及び半導体膜をパターニングした状態を示す断面図
【図15】レジスト除去工程を行い、レジストを除去した状態を示す断面図
【図16】不純物脱離工程を行い、アニール処理により開口領域からゲート絶縁膜に含有される不純物を脱離する状態を示す断面図
【図17】開口領域の長さが相対的に大きい場合を示す断面図
【図18】開口領域の長さが相対的に小さい場合を示す断面図
【図19】不純物脱離工程を行う前後におけるゲート絶縁膜中のフッ素含有濃度を示すグラフ
【図20】不純物脱離工程を行う前後におけるゲート絶縁膜の誘電率を示すグラフ
【図21】不純物脱離工程を行う前後におけるドレイン飽和電流を示すグラフ
【図22】本発明の実施形態2に係る不純物脱離工程を行い、UV光の照射により開口領域からゲート絶縁膜に含有される不純物を脱離する状態を示す断面図
【図23】本発明の実施形態3に係る不純物脱離工程を行い、水素プラズマ処理により開口領域からゲート絶縁膜に含有される不純物を脱離する状態を示す断面図
【発明を実施するための形態】
【0024】
<実施形態1>
本発明の実施形態1を図1から図21によって説明する。本実施形態では、液晶表示装置10を構成する液晶パネル11に備えられるアレイ基板20の製造方法について例示する。なお、図3に示す上側を表側とし、同図下側を裏側とする。
【0025】
本実施形態に係るテレビ受信装置TVは、図1に示すように、液晶表示装置(表示装置)10と、当該液晶表示装置10を挟むようにして収容する表裏両キャビネットCa,Cbと、電源Pと、チューナーTと、スタンドSとを備えて構成される。液晶表示装置10は、全体として横長の方形をなし、図2及び図3に示すように、表示パネルである液晶パネル11と、外部光源であるバックライト装置(照明装置)12とを備え、これらがベゼル13などにより一体的に保持されるようになっている。
【0026】
先にバックライト装置12の構成の概略について説明する。バックライト装置12は、液晶パネル11の背面直下に光源を配置してなる、いわゆる直下型とされる。バックライト装置12は、表側(光出射側、液晶パネル11側)に開口したシャーシ14と、シャーシ14内に敷設される反射シート(反射部材)15と、シャーシ14の開口部分に取り付けられる光学部材16と、光学部材16を固定するためのフレーム17と、シャーシ14内に並列した状態で収容される複数本の冷陰極管(光源)18と、冷陰極管18の端部を遮光するとともに自身が光反射性を備えてなるランプホルダ19と、を有して構成されている。
【0027】
続いて、液晶パネル11について説明する。液晶パネル11は、図4に示すように、一対の透明な(透光性を有する)ガラス製の基板20,21間に、電界印加に伴って光学特性が変化する物質である液晶材料を含む液晶層22を封入してなる。液晶パネル11を構成する両基板20,21のうち裏側(バックライト装置12側)に配されるものが、アレイ基板(表示素子、アクティブマトリクス基板)20とされ、表側(光出射側)に配されるものが、CF基板(対向基板)21とされている。なお、両基板20,21の外面側には、表裏一対の偏光板23がそれぞれ貼り付けられている(図3参照)。
【0028】
アレイ基板20における内面側(液晶層22側、CF基板21との対向面側)には、図4及び図5に示すように、スイッチング素子であるTFT(Thin Film Transistor)24及び画素電極25が多数個並んで設けられるとともに、これらTFT24及び画素電極25の周りには、格子状をなすゲート配線26及びソース配線27が取り囲むようにして配設されている。ゲート配線26及びソース配線27は、共に導電材料からなる。ゲート配線26とソース配線27とがそれぞれTFT24のゲート電極24aとソース電極24dとに接続され、画素電極25がTFT24のドレイン電極24eに接続されている。このアレイ基板20の端部には、ゲート配線26から引き回された端子部及びソース配線27から引き回された端子部が設けられており、これらの各端子部には、図示しない外部回路から信号が入力されるようになっており、それによりTFT24の駆動が制御される。また、アレイ基板20の内面側には、液晶層22に含まれる液晶分子を配向させるための配向膜28が形成されている。
【0029】
一方、CF基板21における内面側(液晶層22側、アレイ基板20との対向面側)には、図4に示すように、アレイ基板20側の各画素電極25と平面に視て重畳する位置に多数個のカラーフィルタが並んで設けられている。カラーフィルタは、R(赤色),G(緑色),B(青色)を呈する各着色部29がX軸方向に沿って交互に並ぶ配置とされる。また、各着色部29の外形は、画素電極25の外形に倣って平面に視て縦長の方形状をなしている。カラーフィルタを構成する各着色部29間には、混色を防ぐための格子状をなす遮光部(ブラックマトリクス)30が形成されている。遮光部30は、アレイ基板20側のゲート配線26及びソース配線27に対して平面視重畳する配置とされる。また、各着色部29及び遮光部30の表面には、アレイ基板20側の画素電極25と対向する対向電極31が設けられている。また、CF基板21の内面側には、液晶層22に含まれる液晶分子を配向させるための配向膜32がそれぞれ形成されている。
【0030】
ここで、アレイ基板20のうち特にスイッチング素子であるTFT24に関して詳しく説明する。TFT24は、図5及び図6に示すように、アレイ基板20上に複数の膜を積層した構成とされており、具体的には下層側(アレイ基板20側)から順に、ゲート配線26に接続されたゲート電極24a、ゲート絶縁膜24b、半導体膜24c、ソース配線27に接続されたソース電極24d及び画素電極25に接続されたドレイン電極24e、層間絶縁膜(パッシベーション膜)24fが積層されている。
【0031】
ゲート電極24aは、ゲート配線26と同一材料からなるとともにゲート配線26と同一工程にてアレイ基板20上にパターニングされており、例えばアルミニウム(Al)の他、クロム(Cr)、タンタル(Ta)、チタン(Ti)、銅(Cu)等の金属膜単体又はこれらの金属窒化物との積層膜で形成することができる。ゲート絶縁膜24bは、例えばシリコン酸化膜(SiOx)からなり、ゲート電極24aと半導体膜24cとを絶縁状態に保つものとされる。本実施形態に係るゲート絶縁膜24bは、シリコン酸化膜中に不純物として無機物であるフッ素(F)を所定量(所定濃度)含有している。半導体膜24cは、例えばアモルファスシリコン(a‐Si)からなるものとされ、次述するソース電極24d及びドレイン電極24e間を電気的に接続するチャネル領域CHとして機能し得るものとされる。
【0032】
ソース電極24d及びドレイン電極24eは、ソース配線27と同一材料からなるとともにソース配線27と同一工程にてアレイ基板20上にパターニングされている。ソース電極24d及びドレイン電極24e、並びにソース配線27は、それぞれ二層構造とされており、下層側(半導体膜24c側)の第1導電膜24d1,24e1と、上層側(層間絶縁膜24f側)の第2導電膜24d2,24e2とを積層した構成とされる。下層側の第1導電膜24d1,24e1は、例えばリン(P)等のn型不純物を高濃度にドーピングしたアモルファスシリコン(n+Si)からなる。上層側の第2導電膜24d2,24e2は、例えばアルミニウム(Al)の他、クロム(Cr)、タンタル(Ta)、チタン(Ti)、銅(Cu)等の金属膜単体又はこれらの金属窒化物との積層膜で形成することができる。
【0033】
上記したソース電極24d及びドレイン電極24eは、所定の間隔(開口領域OP)を挟んで対向状に配されているため、相互が直接的には電気的に接続されていない。しかし、ソース電極24d及びドレイン電極24eは、その下層側の半導体膜24cを介して間接的に電気的に接続されており、この半導体膜24cにおける両電極24d,24e間のブリッジ部分がドレイン電流が流れるチャネル領域CHとして機能する。両電極24d,24e間の間隔(開口領域OPの長さ)がチャネル領域CHにおけるチャネル長Lとされ(図5及び図6参照)、また両電極24d,24eの並び方向(X軸方向)と直交する方向(Y軸方向)についての両電極24d,24eの寸法(開口領域OPの幅寸法)がチャネル領域CHにおけるチャネル幅Wとされる(図5参照)。
【0034】
層間絶縁膜24fは、例えばシリコン酸化膜(SiOx)からなり、上記したゲート絶縁膜24bと基本となる材料が同一とされるが、不純物(フッ素)を含有していない点で相違している。この層間絶縁膜24fには、その表側に画素電極25が積層されるとともに、ドレイン電極24eとの重畳部分にコンタクトホール24f1が形成されており、このコンタクトホール24f1を介してドレイン電極24eと画素電極25とが接続されている。
【0035】
続いて、上記した構成のTFT24を有するアレイ基板20の製造方法について説明する。本実施形態に係るアレイ基板20は、フォトマスクを合計4枚使用することで製造される。具体的には、第1のフォトマスクによってゲート電極24a及びゲート配線26をパターニングし、第2のフォトマスクによってソース電極24d、ドレイン電極24e、ソース配線27、及び半導体膜24cをパターニングするためのレジストRSをパターニングし、第3のフォトマスクによって層間絶縁膜24fをパターニングし、第4のフォトマスクによって画素電極25をパターニングするようにしている。本実施形態では、このうち、第2のフォトマスクについて露光量を領域毎に異ならせることが可能な半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを使用している。次に具体的な製造手順について説明する。
【0036】
まず、予め表面を洗浄したアレイ基板20上に金属膜を所定の膜厚にて成膜する。この金属膜は、例えばスパッタリング法により形成することができ、用いる材料としては、例えばアルミニウム(Al)の他、クロム(Cr)、タンタル(Ta)、チタン(Ti)、銅(Cu)等の金属膜単体又はこれらの金属窒化物との積層物とすることができる。成膜後、アレイ基板20上にレジストを全面に塗布したら、レジストに対して第1のフォトマスクを介して露光を行い、その後現像を行ってレジストをパターニングする。パターニングされたレジストをマスクとして金属膜をエッチング(具体的にはウェットエッチングまたはドライエッチング)することで、図7に示すように、ゲート電極24a及びゲート配線26がアレイ基板20上にパターニングされる(ゲート電極形成工程)。
【0037】
次に、ゲート電極24a及びゲート配線26を形成したアレイ基板20に対して、図8に示すように、絶縁膜24b、半導体膜SM、導電膜COの順でそれぞれ一定の膜厚となるよう成膜する(成膜工程)。このうち導電膜COは、下層側の第1導電膜(ドーピング半導体膜)CO1と、上層側の第2導電膜(金属膜)CO2との二層構造とされ、第1導電膜CO1、第2導電膜CO2の順で成膜されている。
【0038】
ゲート絶縁膜24bは、CVD法(化学気相成長法)、具体的にはプラズマCVD法などにより形成されており、用いる材料としては例えば不純物として無機物であるフッ素(F)をドーピングした酸化シリコン(SiOx)とすることができる。半導体膜SMは、CVD法、具体的にはプラズマCVD法などにより形成され、用いる材料としては、例えばアモルファスシリコン(a−Si)等とすることができる。第1導電膜CO1は、例えばスパッタリング法により形成することができ、ドーピング半導体膜であって、例えばリン(P)等のn型不純物を高濃度にドーピングしたアモルファスシリコン(n+Si)で形成することができる。第2導電膜CO2は、例えばスパッタリング法により形成することができ、用いる材料としては、例えばアルミニウム(Al)の他、クロム(Cr)、タンタル(Ta)、チタン(Ti)、銅(Cu)等の金属膜単体又はこれらの金属窒化物との積層物とすることができる。
【0039】
最上段に配された第2導電膜CO2に対してレジストRSを全面に塗布した後、レジストRSに対して第2のフォトマスクを介して露光を行う。この第2のフォトマスクは、具体的な図示は省略するが、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクであるから、レジストRSに対する露光量を領域毎に異ならせることができる。従って、現像後に残存したレジストRSは、図9に示すように、領域毎に膜厚が異なる段差状をなすこととなる(第1のレジストパターニング工程)。具体的には、レジストRSのうち、導電膜COにおけるソース電極24d及びドレイン電極24eとなる部分と平面視重畳する部分が、相対的に膜厚が厚い第1の部分(厚膜部分)RS1となるのに対し、導電膜COにおけるソース電極24dとドレイン電極24eとの間の開口領域OPとなる部分と平面視重畳する部分が、相対的に膜厚が薄い第2の部分(薄膜部分)RS2となる。
【0040】
上記のようにパターニングされたレジストをマスクとして導電膜COと半導体膜SMに対して2段階でエッチングを行う(第1の導電膜パターニング工程)。先にウェットエッチングを行うことで、図10に示すように、導電膜COのうち金属膜である第2導電膜CO2をパターニングし、第2導電膜CO2のうちレジストRSにより覆われた部分を残存させ、レジストRSにより覆われない部分を除去する(第1の金属膜エッチング工程)。続いて、ドライエッチングを行うことで、図11に示すように、導電膜COのうちドーピング半導体膜である第1導電膜CO1及び半導体膜SMをパターニングし、第1導電膜CO1及び半導体膜SMのうちレジストRSにより覆われた部分を残存させ、レジストRSにより覆われない部分を除去する(第1の半導体膜エッチング工程)。
【0041】
次に、レジストRSに対してアッシングを行い、レジストRSのうち相対的に膜厚が薄い第2の部分RS2を除去する(第2のレジストパターニング工程)。具体的には、酸素プラズマを使用したアッシングを、レジストRSの薄膜部分である第2の部分RS2が無くなるまで行う。すると、レジストRSのうち残存した第1の部分RS1は、図12に示すように、第2の部分RS2の膜厚分程度後退した膜厚となる。
【0042】
上記のようにパターニングされたレジストRS(第1の部分RS1)をマスクとして導電膜COと半導体膜SMに対して2段階でエッチングを行う(第2の導電膜パターニング工程)。先にウェットエッチングを行うことで、図13に示すように、導電膜COのうち金属膜である第2導電膜CO2をパターニングし、第2導電膜CO2のうちレジストRS(第1の部分RS1)により覆われた部分を残存させ、レジストRSにより覆われない部分(除去された第2の部分RS2と平面視重畳する部分)を除去する(第2の金属膜エッチング工程)。続いて、ドライエッチングを行うことで、図14に示すように、導電膜COのうちドーピング半導体膜である第1導電膜CO1及び半導体膜SMをパターニングし、第1導電膜CO1及び半導体膜SMのうちレジストRS(第1の部分RS1)により覆われた部分を残存させ、レジストRSにより覆われない部分(除去された第2の部分RS2と平面視重畳する部分)を除去する(第2の半導体膜エッチング工程)。このとき、第1導電膜CO1については、レジストRSにより覆われない部分を全深さにわたって除去するのに対し、半導体膜SMについては、レジストRSにより覆われない部分の表面側を僅かに除去し、所定の厚さ分を残すような深さまでドライエッチングを行う。このときに残存する半導体膜SMの膜厚は、ドライエッチングされる範囲の面積、つまり第2の部分RS2(開口領域OP)の形成範囲に応じて変化し得るものとされ、第2の部分RS2の形成範囲が大きければオーバーエッチングにより膜厚が薄くなり、逆に同形成範囲が小さければ膜厚が厚くなる傾向とされる。上記した2段階のエッチングを行うことで、導電膜COには、開口領域OPが形成されるとともに、開口領域OPを挟んで配されるソース電極24d及びドレイン電極24eが形成される。また、開口領域OPに対応した部分が部分的に膜厚の薄い半導体膜24cが形成される。
【0043】
その後、レジストRSに対してアッシングを行い、図15に示すように、レジストRSを全域にわたって除去する(レジスト除去工程)。具体的には、酸素プラズマを使用したアッシングを、レジストRSの全域が無くなるまで行う。
【0044】
ここで、導電膜COに形成されるソース電極24dとドレイン電極24eとの間の間隔、つまり開口領域OPの長さ(チャネル領域CHのチャネル長L)は、レジストRSのパターニングをする際に、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いていることから、ばらつきが生じる可能性がある。すなわち、画素の開口率を向上させるなどの理由でTFT24が小型化され、それに伴い設定される上記開口領域OPの長さが数μmなどのように狭くなると、ハーフトーンマスク又はグレートーンマスクを用いた露光の解像限界に近くなるため、露光されたレジストRSの膜厚分布にばらつきが生じ易くなり、特に膜厚が薄い第2の部分RS2の形成範囲を制御するのが困難となる。このため、レジストRSのうち膜厚が薄い第2の部分RS2に基づいて形成される開口領域OPの長さにもばらつきが生じる可能性があるのである。さらには、開口領域OPの長さにばらつきが生じると、既述した通り半導体膜SM(24c)のうち開口領域OPと対応する部分(第2の部分RS2と平面視重畳する部分)の膜厚にもばらつきが生じることとなる。上記のように開口領域OPの長さにばらつきが生じると、製造されたTFT24において半導体膜24cのチャネル領域CHを流れるドレイン飽和電流にも影響してその値にもばらつきを生じさせることとなり、結果としてTFT24の電流駆動能力が不安定なものとなるおそれがある。
【0045】
本実施形態では、上記のような問題に鑑み、導電膜COに開口領域OPを形成した後に、開口領域OPからゲート絶縁膜24bに含有される不純物を脱離させる、不純物脱離工程を行うようにしている。不純物脱離工程では、導電膜COにおける開口領域OPからゲート絶縁膜24bに対してアニール処理を行うようにしている。具体的なアニール処理としては、具体的にはアレイ基板20を高温環境下に長時間曝す手法や、開口領域OPに遠赤外線を照射してゲート絶縁膜24bを局所的に加熱する手法や、開口領域OPにレーザ光を照射してゲート絶縁膜24bを局所的に加熱する手法のいずれかを採ることができる。アニール処理が行われるとゲート絶縁膜24bを構成する酸化シリコンの結晶中では、含有される不純物であるフッ素が拡散され、図16に示すように、拡散されたフッ素が半導体膜24cを介して開口領域OPから脱離される。このとき、ゲート絶縁膜24bからのフッ素の脱離量は、開口領域OPの長さに応じたものとなっている。すなわち、開口領域OPの長さが相対的に大きい場合(チャネル領域CHのチャネル長が後述するL2よりも大きなL1の場合)には、図17に示すように、ゲート絶縁膜24bにおいてアニール処理を受ける面積が相対的に大きくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚がオーバーエッチングによって相対的に薄くなるため、フッ素の脱離量は相対的に多くなる傾向にある。一方、開口領域OPの長さが相対的に小さい場合(チャネル領域CHのチャネル長が上記したL1よりも小さなL2の場合)には、図18に示すように、ゲート絶縁膜24bにおいてアニール処理を受ける面積が相対的に小さくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚が相対的に厚くなるため、フッ素の脱離量は相対的に少なくなる傾向にある。
【0046】
ここで、TFT24においてドレイン電極24eからソース電極24d側に流れるドレイン飽和電流について説明する。ドレイン飽和電流は、TFT24の特性である電流駆動能力を表す指標であり、その値は次の式(1)によって求めることができる。式(1)において、「Idsat」はドレイン飽和電流であり、「d」はゲート絶縁膜24bの膜厚であり、「ε」はゲート絶縁膜24bの誘電率であり、「W」はチャネル領域CHのチャネル幅であり、「L」はチャネル領域CHのチャネル長であり、「μ」はキャリア移動度であり、「Vgs」はソース電極24dとゲート電極24aと間の電圧であり、「Vth」はTFT24の閾値電圧である。
【0047】
[数1]
Idsat=μ・(ε/2d)・(W/L)・(Vgs−Vth)2
【0048】
上記した式(1)によれば、チャネル領域CHのチャネル長Lが大きくなると、ドレイン飽和電流Idsatは少なくなり、逆にチャネル長Lが小さくなると、ドレイン飽和電流Idsatは多くなる傾向にあることが分かる。つまり、開口領域OPの長さに応じてドレイン飽和電流Idsatは変動することが分かる。一方、式(1)によれば、ゲート絶縁膜24bの誘電率εが大きくなると、ドレイン飽和電流Idsatは多くなり、逆に誘電率εが小さくなると、ドレイン飽和電流Idsatは少なくなる傾向にあることが分かる。上記した不純物脱離工程を行うと、開口領域OPの長さが大きい場合(チャネル領域CHのチャネル長が相対的に大きいL1の場合)には、図19に示すように、フッ素の脱離量が多くなってゲート絶縁膜24bに残存するフッ素の濃度(含有量)が低くなるのに対し、開口領域OPの長さが小さい場合(チャネル領域CHのチャネル長が相対的に小さいL2の場合)には、フッ素の脱離量が少なくなってゲート絶縁膜24bに残存するフッ素の濃度(含有量)が高くなる。図19は、不純物脱離工程を行う前後におけるゲート絶縁膜24b中のフッ素濃度を表すグラフであり、同図中のプロット「●」はチャネル領域CHのチャネル長が相対的に大きいL1の場合を示し、プロット「□」はチャネル領域CHのチャネル長が相対的に大きいL2の場合を示す。ゲート絶縁膜24bに含まれるフッ素の濃度は、ゲート絶縁膜24bの誘電率εに影響するものとされる。具体的には、開口領域OPの長さが大きくてゲート絶縁膜24bのフッ素濃度が低い場合には、図20に示すように、ゲート絶縁膜24bの誘電率εが大きくなるのに対し、開口領域OPの長さが小さくてゲート絶縁膜24bのフッ素濃度が高い場合には、ゲート絶縁膜24bの誘電率εが小さくなる。図20は、不純物脱離工程を行う前後におけるゲート絶縁膜24bの誘電率を表すグラフであり、同図中のプロット「●」及びプロット「□」は図19と同様である。
【0049】
従って、開口領域OPの長さが大きい場合(チャネル領域CHのチャネル長が相対的に大きいL1の場合)に生じ得るドレイン飽和電流Idsatの減少分は、図21に示すように、不純物脱離工程においてゲート絶縁膜24bから脱離されるフッ素の脱離量が多くなりゲート絶縁膜24bの誘電率εが大きくなることで生じ得るドレイン飽和電流Idsatの増加分によって相殺されることになる。逆に、開口領域OPの長さが小さい場合(チャネル領域CHのチャネル長が相対的に小さいL2の場合)に生じ得るドレイン飽和電流Idsatの増加分は、不純物脱離工程においてゲート絶縁膜24bから脱離されるフッ素の脱離量が少なくなりゲート絶縁膜24bの誘電率εが小さくなることで生じ得るドレイン飽和電流Idsatの減少分によって相殺されることになる。従って、図21に示される通り、開口領域OPの長さが大きい場合と小さい場合とにおけるドレイン飽和電流Idsatの差は、不純物脱離工程前よりも不純物脱離工程後の方が縮小している。図21は、不純物脱離工程を行う前後におけるドレイン飽和電流Idsatを表すグラフであり、同図中のプロット「●」及びプロット「□」は図19と同様である。以上のように開口領域OPの長さにばらつきが生じたとしても、不純物脱離工程においてゲート絶縁膜24bから脱離される不純物(フッ素)の脱離量が開口領域OPの長さに応じて変動することで、結果としてドレイン飽和電流Idsatに生じ得る変動を抑制することができ、もってドレイン飽和電流Idsat並びにTFT24の電流駆動能力を安定化させることができる。
【0050】
不純物脱離工程を終えたら、アレイ基板20上に絶縁膜を所定の膜厚にて成膜してからレジストを塗布し、第3のフォトマスクによって層間絶縁膜24fをパターニングする。続いて、アレイ基板20上に画素電極膜(ITO膜)を所定の膜厚にて成膜してからレジストを塗布し、第4のフォトマスクによって画素電極25をパターニングする。これにより、図6に示すアレイ基板20が得られる。なお、これら層間絶縁膜24f及び画素電極25は、既述したゲート電極24aと同様の手法によってパターニングされており、詳しい説明は割愛している。以上の製造工程を経て製造されたアレイ基板20には、開口領域OPの長さ(チャネル領域CHのチャネル長L)が相対的に大きく且つ不純物(フッ素)の含有量が相対的に少ないものと、開口領域OPの長さが相対的に小さく且つ不純物の含有量が相対的に多いものとが含まれることとなる。
【0051】
以上説明したように本実施形態のアレイ基板(表示素子)20の製造方法は、基板上にゲート電極24aを形成するゲート電極形成工程と、ゲート電極24a上に不純物(フッ素)を含有するゲート絶縁膜24b、半導体膜SM、導電膜COの順で成膜する成膜工程と、導電膜CO上にレジストRSを塗布し、そのレジストRSに対してフォトマスクを介して露光を行った後に現像を行うことでレジストRSをパターニングするレジストパターニング工程と、パターニングされたレジストRSをマスクとして導電膜COをエッチングすることで開口領域OPを挟んで配されるソース電極24d及びドレイン電極24eを形成する導電膜パターニング工程と、開口領域OPから半導体膜SM(24c)を介してゲート絶縁膜24bに含有される不純物を脱離させる不純物脱離工程とを含む。
【0052】
開口領域OPを挟んで配されるソース電極24dとドレイン電極24eとの間には、半導体膜SMのチャネル領域CHを介してドレイン電流が流れるのであるが、そのドレイン飽和電流Idsatは、ソース電極24dとドレイン電極24eとの間の間隔、つまり開口領域OPの長さ(チャネル領域CHのチャネル長L)が大きくなるほど少なくなり、逆に開口領域OPの長さが小さくなるほど多くなる傾向にある。このため、製造上の問題などから開口領域OPの長さにばらつきが生じると、ドレイン飽和電流Idsatにも大きな変動が生じることが懸念される。
【0053】
その点、本実施形態によれば、不純物脱離工程にて開口領域OPから半導体膜SMを介してゲート絶縁膜24bに含有される不純物を脱離させているから、その不純物の脱離量は、ばらつきが生じる開口領域OPの長さに応じて変動するようになっている。すなわち、開口領域OPの長さが大きくなるほど、ゲート絶縁膜24bからの不純物の脱離量は多くなる傾向となるため、ゲート絶縁膜24bにおける不純物の含有量は少なくなる。ゲート絶縁膜24bにおける不純物の含有量が少なくなると、ゲート絶縁膜24bの誘電率が高くなるので、それにより半導体膜SMのチャネル領域CHを流れるドレイン飽和電流Idsatが多くなる。ここで、上記したように開口領域OPの長さが大きくなると、ドレイン飽和電流Idsatが少なくなる傾向にあることから、ここでのドレイン飽和電流Idsatの減少量が、ゲート絶縁膜24bにおける不純物の含有量の減少によるドレイン飽和電流Idsatの増加量により相殺されることとなる。
【0054】
一方、開口領域OPの長さが小さくなるほど、ゲート絶縁膜24bからの不純物の脱離量は少なくなる傾向となるため、ゲート絶縁膜24bにおける不純物の含有量は多く維持されることになる。ゲート絶縁膜24bにおける不純物の含有量が多く維持されると、ゲート絶縁膜24bの誘電率が低くなるので、それにより半導体膜SMのチャネル領域CHを流れるドレイン飽和電流Idsatが少なくなる。ここで、上記したように開口領域OPの長さが小さくなるほどドレイン飽和電流Idsatが多くなる傾向にあることから、ここでのドレイン飽和電流Idsatの増加量が、ゲート絶縁膜24bにおける不純物の含有量が多く維持されることによるドレイン飽和電流Idsatの減少量により相殺されることとなる。
【0055】
以上により、開口領域OPの長さにばらつきが生じた場合でも、ドレイン飽和電流Idsatに生じ得る変動を抑制することができ、もってドレイン飽和電流Idsatの安定化を図ることができる。これにより、安定した電流駆動能力を発揮させることができる。
【0056】
また、不純物脱離工程では、開口領域OPからゲート絶縁膜24bに対してアニール処理を行う。このようにすれば、ゲート絶縁膜24bにアニール処理を行うと、ゲート絶縁膜24bにおいて含有されている不純物が拡散する。これにより、不純物は半導体膜SMを介して開口領域OPから脱離される。
【0057】
また、レジストパターニング工程では、フォトマスクを介してレジストRSを露光して現像することで、レジストRSのうち、導電膜COにおけるソース電極24d及びドレイン電極24eとなる部分に対応する第1の部分RS1を相対的に厚い膜厚とするのに対し、導電膜COにおける開口領域OPとなる部分に対応する第2の部分RS2を相対的に薄い膜厚とし、その後レジストRSをアッシングすることで、第1の部分RS1を残存させつつ第2の部分RS2を除去している。このようにすれば、レジストパターニング工程を行った後、導電膜パターニング工程において、レジストRSのうち残存した第1の部分RS1をマスクとして導電膜COをエッチングすることで、導電膜COに開口領域OP、ソース電極24d及びドレイン電極24eを形成することができる。ところで、レジストパターニング工程において、フォトマスクを用いてレジストRSに相対的に膜厚が厚い第1の部分RS1と、相対的に膜厚が薄い第2の部分RS2とを形成するに際して、第2の部分RS2の長さを例えば数μmなどの微小に設定した場合には、露光の解像限界に近くなるため、形成される第2の部分RS2の大きさを制御するのが困難となり、それに起因して開口領域OPの長さにばらつきが生じ易くなる。ところが、上記した不純物脱離工程にて、ゲート絶縁膜24bの不純物を開口領域OPの長さに応じた量だけ脱離することで、開口領域OPの長さのばらつきに関わらず、ドレイン飽和電流Idsatに生じ得る変動を好適に抑制することができる。
【0058】
また、レジストパターニング工程では、フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いる。このようにすれば、膜厚が異なる第1の部分RS1及び第2の部分RS2を含むレジストRSを好適に作成することが可能となる。
【0059】
また、成膜工程では、ゲート絶縁膜24bとして不純物を含有するシリコン酸化膜を成膜する。このようにすれば、ゲート絶縁膜24bの絶縁耐圧性を十分に高いものとすることができるとともにリーク電流を抑制する上でも好適となる。
【0060】
また、成膜工程では、不純物として無機物を含有するゲート絶縁膜24bを成膜する。このようにすれば、ゲート絶縁膜24bをなすシリコン酸化膜に不純物として無機物を含有させることで、ゲート絶縁膜24bの誘電率を低くすることができる。
【0061】
また、成膜工程では、不純物としてフッ素を含有するゲート絶縁膜24bを成膜する。このようにすれば、ゲート絶縁膜24bをなすシリコン酸化膜に不純物としてフッ素を含有させると、ゲート絶縁膜24bの電子分極が低く抑えられることでその誘電率を低くすることができる。
【0062】
また、成膜工程では、CVD法(化学気相成長法)により不純物を含有するゲート絶縁膜24bを成膜する。このようにすれば、成膜に要する装置の大型化を抑制することができるとともに、生産性にも優れる。
【0063】
<実施形態2>
本発明の実施形態2を図22によって説明する。この実施形態2では、不純物脱離工程を変更したものを示す。なお、上記した実施形態1と同様の構造、作用及び効果について重複する説明は省略する。
【0064】
本実施形態では、不純物脱離工程において、図22に示すように、開口領域OPからゲート絶縁膜24bに対してUV光を照射するようにしている。UV光が半導体膜24cを透過してゲート絶縁膜24bに照射されると、不純物であるフッ素(F)と、ゲート絶縁膜24bの構成分子(原子)である酸化シリコン(SiOx)との間の結合が切断され、結合が切断されたフッ素が半導体膜24c(SM)を介して開口領域OPから脱離されることになる。このときのフッ素の脱離量は、UV光の照射光量に応じて変動し、照射光量が多いほど脱離量も多くなる傾向にある。従って、開口領域OPの長さが相対的に大きい場合には、ゲート絶縁膜24bにおいてUV光を受ける面積が相対的に大きくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚がオーバーエッチングによって相対的に薄くなるため、UV光の照射光量が相対的に多くなってフッ素の脱離量が相対的に多くなる傾向にある。一方、開口領域OPの長さが相対的に小さい場合には、ゲート絶縁膜24bにおいてUV光を受ける面積が相対的に小さくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚が相対的に厚くなるため、UV光の照射光量が相対的に少なくなってフッ素の脱離量が相対的に少なくなる傾向にある。
【0065】
以上により、開口領域OPの長さにばらつきが生じたとしても、その開口領域OPの長さに応じて不純物脱離工程においてゲート絶縁膜24bから脱離される不純物(フッ素)の脱離量が適切に変動することで、結果としてドレイン飽和電流Idsatに生じ得る変動を抑制することができ、もってドレイン飽和電流Idsat並びにTFT24の電流駆動能力を安定化させることができる。
【0066】
以上説明したように本実施形態によれば、不純物脱離工程では、開口領域OPからゲート絶縁膜24bに対してUV光を照射する。このようにすれば、ゲート絶縁膜24bにUV光を照射すると、不純物の構成原子とゲート絶縁膜24bの構成原子との間の結合が切断される。これにより、不純物は半導体膜SMを介して開口領域OPを通して脱離される。
【0067】
<実施形態3>
本発明の実施形態3を図23によって説明する。この実施形態3では、不純物脱離工程をさらに変更したものを示す。なお、上記した実施形態1と同様の構造、作用及び効果について重複する説明は省略する。
【0068】
本実施形態では、不純物脱離工程において、図23に示すように、開口領域OPからゲート絶縁膜24bに対して水素プラズマ処理を行うようにしている。水素プラズマ処理を行うと、ゲート絶縁膜24bにおいてその構成分子(原子)である酸化シリコン(SiOx)に結合した不純物であるフッ素(F)に水素(H)が置換されることで、フッ素が酸化シリコンから切り離されるとともに半導体膜24c(SM)を介して開口領域OPから脱離されることになる。このときのフッ素の脱離量は、水素プラズマ処理によるゲート絶縁膜24bに対する水素プラズマの暴露量に応じて変動し、水素プラズマの暴露量が多いほど脱離量も多くなる傾向にある。従って、開口領域OPの長さが相対的に大きい場合には、ゲート絶縁膜24bにおいて水素プラズマを受ける面積が相対的に大きくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚がオーバーエッチングによって相対的に薄くなるため、水素プラズマの暴露量が相対的に多くなってフッ素の脱離量が相対的に多くなる傾向にある。一方、開口領域OPの長さが相対的に小さい場合には、ゲート絶縁膜24bにおいて水素プラズマを受ける面積が相対的に小さくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚が相対的に厚くなるため、水素プラズマの暴露量が相対的に少なくなってフッ素の脱離量が相対的に少なくなる傾向にある。
【0069】
以上により、開口領域OPの長さにばらつきが生じたとしても、その開口領域OPの長さに応じて不純物脱離工程においてゲート絶縁膜24bから脱離される不純物(フッ素)の脱離量が適切に変動することで、結果としてドレイン飽和電流Idsatに生じ得る変動を抑制することができ、もってドレイン飽和電流Idsat並びにTFT24の電流駆動能力を安定化させることができる。
【0070】
以上説明したように本実施形態によれば、不純物脱離工程では、開口領域OPからゲート絶縁膜24bに対して水素プラズマ処理を行う。このようにすれば、ゲート絶縁膜24bに水素プラズマ処理を行うと、ゲート絶縁膜24bの構成原子に結合した不純物の構成原子に水素が置換されることで、不純物の構成原子がゲート絶縁膜24bの構成原子から切り離される。これにより、不純物は半導体膜SMを介して開口領域OPを通して脱離される。
【0071】
<他の実施形態>
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
(1)上記した各実施形態では、ゲート絶縁膜に含有させる不純物として無機物であるフッ素を例示したが、他の種類の無機物(例えば硼素(B)、水素(H)など)を採用することも可能である。
【0072】
(2)上記した各実施形態では、ゲート絶縁膜に含有させる不純物として無機物であるフッ素を例示したが、ゲート絶縁膜に含有させる不純物として有機物(例えばカーボン(C)など)を採用することも可能である。
【0073】
(3)上記した各実施形態では、不純物を含有するゲート絶縁膜をプラズマCVD法により成膜した場合を示したが、不純物を含有するゲート絶縁膜を成膜するにあたり、例えば常圧CVD法や減圧CVD法などを採用することも可能である。
【0074】
(4)上記した各実施形態では、ゲート絶縁膜及び層間絶縁膜の材料として酸化シリコンを例示したが、他の材料として窒化シリコン(SiNx)等の無機絶縁膜やアクリル系樹脂膜等を用いることも可能である。
【0075】
(5)上記した各実施形態では、ゲート絶縁膜及び層間絶縁膜において基本となる材料を同一とした場合を示したが、異なる材料とすることも勿論可能である。
【0076】
(6)上記した各実施形態では、4枚のフォトマスクを用いてアレイ基板を製造する場合を示したが、5枚または6枚のフォトマスクを用いてアレイ基板を製造する場合にも本発明は適用可能である。5枚または6枚のフォトマスクを用いたアレイ基板の製造方法では、例えばフォトマスクとしてハーフトーンマスクまたはグレートーンマスクを使用せず、導電膜の開口領域を形成するための専用のフォトマスクを使用することとなる。
【0077】
(7)上記した各実施形態では、液晶パネルを構成するアレイ基板の製造方法について例示したが、液晶パネル以外にも、例えば画素を駆動するためのTFTを備えるEL表示装置や、プラズマ表示装置等にも本発明は適用可能である。
【符号の説明】
【0078】
20…アレイ基板(表示素子)、24a…ゲート電極、24b…ゲート絶縁膜、24c…半導体膜、24d…ソース電極、24e…ドレイン電極、CO…導電膜、OP…開口領域、RS…レジスト、RS1…第1の部分、RS2…第2の部分、SM…半導体膜
【技術分野】
【0001】
本発明は、表示素子の製造方法に関する。
【背景技術】
【0002】
液晶表示装置に用いられる液晶パネルは、一対のガラス基板間に液晶層が挟持された構成とされているが、そのうち一方のガラス基板は、各画素の動作を制御するためのアクティブ素子としてTFTが形成されたアレイ基板とされる。このアレイ基板には、その表示領域内にゲート配線とソース配線とが多数本ずつ格子状に設けられ、ゲート配線とソース配線との交差部にTFTが設けられた構成を有している。そして、ゲート配線とソース配線とに囲まれた領域に画素電極が配され、これにより表示単位としての画素が構成されている。TFTは、ゲート配線に接続されたゲート電極、ゲート絶縁膜、半導体膜、ソース配線に接続されたソース電極及び画素電極に接続されたドレイン電極、の順で積層された構成を有している。
【0003】
上記した構成のアレイ基板を製造するに際しては、フォトリソグラフィー法が用いられるのが一般的であり、ガラス基板上に塗布した感光性材料に対して、フォトマスクを用いた露光・現像、及びエッチングを複数回繰り返し行うようにしている。従来より製造コストの低減を図ることを目的として、フォトマスクの使用枚数の削減が図られており、下記特許文献1に記載されたものには、通常5枚用いられるフォトマスクを4枚とする製造方法が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2000−164886号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
この特許文献1では、第1のフォトマスクによってゲート電極が形成されたガラス基板上にゲート絶縁膜、半導体膜、ソース電極及びドレイン電極をなす導電膜を順次成膜し、さらに導電膜上にレジストを積層してから第2のフォトマスクを用いて露光を行うが、この第2のフォトマスクとして露光量を領域毎に異ならせるハーフトーンマスクを使用している。このハーフトーンマスクを用いてレジストを露光することで、レジストに膜厚が厚い部分と膜厚が薄い部分とを形成することができる。このレジストは、アッシングを行うことで膜厚が厚い部分を残して膜厚が薄い部分のみを除去することができるので、膜厚が厚い部分をソース電極及びドレイン電極に、膜厚が薄い部分をソース電極とドレイン電極との間の開口領域(半導体膜のチャネル領域)にそれぞれ対応付けて形成することで、従前必要とされた開口領域を形成するための専用のフォトマスクを用いることなく開口領域を形成することができ、もってフォトマスクの使用枚数を5枚から4枚に削減することができるのである。
【0006】
ところが、画素の開口率を向上させるなどの理由でTFTが小型化され、それに伴いソース電極とドレイン電極との間の間隔(開口領域の長さ)が数μmなどのように狭くなると、ハーフトーンマスクを用いた露光の解像限界に近くなるため、露光されたレジストの膜厚分布にばらつきが生じ易くなり、特に膜厚が薄い部分の形成範囲を制御するのが困難となる。このため、レジストにおける膜厚が薄い部分に基づいて形成される開口領域の長さ、つまりチャネル長の大きさにもばらつきが生じてしまう。チャネル長の大きさのばらつきは、半導体膜においてソース電極とドレイン電極との間で流れるドレイン飽和電流にも影響してその値にもばらつきが生じることとなり、結果としてTFTの駆動を適切に制御できなくなるおそれがあった。
【0007】
本発明は上記のような事情に基づいて完成されたものであって、安定した電流駆動能力を発揮させることを目的とする。
【課題を解決するための手段】
【0008】
本発明の表示素子の製造方法は、基板上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極上に不純物を含有するゲート絶縁膜、半導体膜、導電膜の順で成膜する成膜工程と、前記導電膜上にレジストを塗布し、そのレジストに対してフォトマスクを介して露光を行った後に現像を行うことでレジストをパターニングするレジストパターニング工程と、パターニングされた前記レジストをマスクとして前記導電膜をエッチングすることで開口領域を挟んで配されるソース電極及びドレイン電極を形成する導電膜パターニング工程と、前記開口領域から前記半導体膜を介して前記ゲート絶縁膜に含有される不純物を脱離させる不純物脱離工程とを含む。
【0009】
開口領域を挟んで配されるソース電極とドレイン電極との間には、半導体膜のチャネル領域を介してドレイン電流が流れるのであるが、そのドレイン飽和電流は、ソース電極とドレイン電極との間の間隔、つまり開口領域の長さが大きくなるほど少なくなり、逆に開口領域の長さが小さくなるほど多くなる傾向にある。このため、製造上の問題などから開口領域の長さにばらつきが生じると、ドレイン飽和電流にも大きな変動が生じることが懸念される。
【0010】
その点、本発明によれば、不純物脱離工程にて開口領域から半導体膜を介してゲート絶縁膜に含有される不純物を脱離させているから、その不純物の脱離量は、ばらつきが生じる開口領域の長さに応じて変動するようになっている。すなわち、開口領域の長さが大きくなるほど、ゲート絶縁膜からの不純物の脱離量は多くなる傾向となるため、ゲート絶縁膜における不純物の含有量は少なくなる。ゲート絶縁膜における不純物の含有量が少なくなると、ゲート絶縁膜の誘電率が高くなるので、それにより半導体膜のチャネル領域を流れるドレイン飽和電流が多くなる。ここで、上記したように開口領域の長さが大きくなると、ドレイン飽和電流が少なくなる傾向にあることから、ここでのドレイン飽和電流の減少量が、ゲート絶縁膜における不純物の含有量の減少によるドレイン飽和電流の増加量により相殺されることとなる。
【0011】
一方、開口領域の長さが小さくなるほど、ゲート絶縁膜からの不純物の脱離量は少なくなる傾向となるため、ゲート絶縁膜における不純物の含有量は多く維持されることになる。ゲート絶縁膜における不純物の含有量が多く維持されると、ゲート絶縁膜の誘電率が低くなるので、それにより半導体膜のチャネル領域を流れるドレイン飽和電流が少なくなる。ここで、上記したように開口領域の長さが小さくなるほどドレイン飽和電流が多くなる傾向にあることから、ここでのドレイン飽和電流の増加量が、ゲート絶縁膜における不純物の含有量が多く維持されることによるドレイン飽和電流の減少量により相殺されることとなる。
【0012】
以上により、開口領域の長さにばらつきが生じた場合でも、ドレイン飽和電流に生じ得る変動を抑制することができ、もってドレイン飽和電流の安定化を図ることができる。
【0013】
本発明の実施態様として、次の構成が好ましい。
(1)前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してアニール処理を行う。このようにすれば、ゲート絶縁膜にアニール処理を行うと、ゲート絶縁膜において含有されている不純物が拡散する。これにより、不純物は半導体膜を介して開口領域から脱離される。
【0014】
(2)前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してUV光を照射する。このようにすれば、ゲート絶縁膜にUV光を照射すると、不純物の構成原子とゲート絶縁膜の構成原子との間の結合が切断される。これにより、不純物は半導体膜を介して開口領域を通して脱離される。
【0015】
(3)前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対して水素プラズマ処理を行う。このようにすれば、ゲート絶縁膜に水素プラズマ処理を行うと、ゲート絶縁膜の構成原子に結合した不純物の構成原子に水素が置換されることで、不純物の構成原子がゲート絶縁膜の構成原子から切り離される。これにより、不純物は半導体膜を介して開口領域を通して脱離される。
【0016】
(4)前記レジストパターニング工程では、前記フォトマスクを介して前記レジストを露光して現像することで、前記レジストのうち、前記導電膜における前記ソース電極及び前記ドレイン電極となる部分に対応する第1の部分を相対的に厚い膜厚とするのに対し、前記導電膜における前記開口領域となる部分に対応する第2の部分を相対的に薄い膜厚とし、その後前記レジストをアッシングすることで、前記第1の部分を残存させつつ前記第2の部分を除去している。このようにすれば、レジストパターニング工程を行った後、導電膜パターニング工程において、レジストのうち残存した第1の部分をマスクとして導電膜をエッチングすることで、導電膜に開口領域、ソース電極及びドレイン電極を形成することができる。ところで、レジストパターニング工程において、フォトマスクを用いてレジストに相対的に膜厚が厚い第1の部分と、相対的に膜厚が薄い第2の部分とを形成するに際して、第2の部分の長さを例えば数μmなどの微小に設定した場合には、露光の解像限界に近くなるため、形成される第2の部分の大きさを制御するのが困難となり、それに起因して開口領域の長さにばらつきが生じ易くなる。ところが、上記した不純物脱離工程にて、ゲート絶縁膜の不純物を開口領域の長さに応じた量だけ脱離することで、開口領域の長さのばらつきに関わらず、ドレイン飽和電流に生じ得る変動を好適に抑制することができる。
【0017】
(5)前記レジストパターニング工程では、前記フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いる。このようにすれば、膜厚が異なる第1の部分及び第2の部分を含むレジストを好適に作成することが可能となる。
【0018】
(6)前記成膜工程では、前記ゲート絶縁膜として前記不純物を含有するシリコン酸化膜を成膜する。このようにすれば、ゲート絶縁膜の絶縁耐圧性を十分に高いものとすることができるとともにリーク電流を抑制する上でも好適となる。
【0019】
(7)前記成膜工程では、前記不純物として無機物を含有する前記ゲート絶縁膜を成膜する。このようにすれば、ゲート絶縁膜をなすシリコン酸化膜に不純物として無機物を含有させることで、ゲート絶縁膜の誘電率を低くすることができる。
【0020】
(8)前記成膜工程では、前記不純物としてフッ素を含有する前記ゲート絶縁膜を成膜する。このようにすれば、ゲート絶縁膜をなすシリコン酸化膜に不純物としてフッ素を含有させると、ゲート絶縁膜の電子分極が低く抑えられることでその誘電率を低くすることができる。
【0021】
(9)前記成膜工程では、CVD法(化学気相成長法)により前記不純物を含有する前記ゲート絶縁膜を成膜する。このようにすれば、成膜に要する装置の大型化を抑制することができるとともに、生産性にも優れる。
【発明の効果】
【0022】
本発明によれば、安定した電流駆動能力を発揮させることができる。
【図面の簡単な説明】
【0023】
【図1】本発明の実施形態1に係るテレビ受信装置の概略構成を示す分解斜視図
【図2】テレビ受信装置が備える液晶表示装置の概略構成を示す分解斜視図
【図3】液晶表示装置の断面構成を概略的に示す断面図
【図4】液晶パネルの断面構成を概略的に示す断面図
【図5】液晶パネルを構成するアレイ基板の画素構成を概略的に示す平面図
【図6】図5のvi-vi線断面図
【図7】ゲート電極形成工程を行って、アレイ基板のゲート電極を形成した状態を示す断面図
【図8】成膜工程を行って、アレイ基板にゲート絶縁膜、半導体膜、導電膜を成膜した状態を示す断面図
【図9】第1のレジストパターニング工程を行って、レジストをパターニングした状態を示す断面図
【図10】第1の導電膜パターニング工程のうち、第1の金属膜エッチング工程を行い、第2導電膜をパターニングした状態を示す断面図
【図11】第1の導電膜パターニング工程のうち、第1の半導体膜エッチング工程を行い、第1導電膜及び半導体膜をパターニングした状態を示す断面図
【図12】第2のレジストパターニング工程を行って、レジストをパターニングした状態を示す断面図
【図13】第2の導電膜パターニング工程のうち、第2の金属膜エッチング工程を行い、第2導電膜をパターニングした状態を示す断面図
【図14】第2の導電膜パターニング工程のうち、第2の半導体膜エッチング工程を行い、第1導電膜及び半導体膜をパターニングした状態を示す断面図
【図15】レジスト除去工程を行い、レジストを除去した状態を示す断面図
【図16】不純物脱離工程を行い、アニール処理により開口領域からゲート絶縁膜に含有される不純物を脱離する状態を示す断面図
【図17】開口領域の長さが相対的に大きい場合を示す断面図
【図18】開口領域の長さが相対的に小さい場合を示す断面図
【図19】不純物脱離工程を行う前後におけるゲート絶縁膜中のフッ素含有濃度を示すグラフ
【図20】不純物脱離工程を行う前後におけるゲート絶縁膜の誘電率を示すグラフ
【図21】不純物脱離工程を行う前後におけるドレイン飽和電流を示すグラフ
【図22】本発明の実施形態2に係る不純物脱離工程を行い、UV光の照射により開口領域からゲート絶縁膜に含有される不純物を脱離する状態を示す断面図
【図23】本発明の実施形態3に係る不純物脱離工程を行い、水素プラズマ処理により開口領域からゲート絶縁膜に含有される不純物を脱離する状態を示す断面図
【発明を実施するための形態】
【0024】
<実施形態1>
本発明の実施形態1を図1から図21によって説明する。本実施形態では、液晶表示装置10を構成する液晶パネル11に備えられるアレイ基板20の製造方法について例示する。なお、図3に示す上側を表側とし、同図下側を裏側とする。
【0025】
本実施形態に係るテレビ受信装置TVは、図1に示すように、液晶表示装置(表示装置)10と、当該液晶表示装置10を挟むようにして収容する表裏両キャビネットCa,Cbと、電源Pと、チューナーTと、スタンドSとを備えて構成される。液晶表示装置10は、全体として横長の方形をなし、図2及び図3に示すように、表示パネルである液晶パネル11と、外部光源であるバックライト装置(照明装置)12とを備え、これらがベゼル13などにより一体的に保持されるようになっている。
【0026】
先にバックライト装置12の構成の概略について説明する。バックライト装置12は、液晶パネル11の背面直下に光源を配置してなる、いわゆる直下型とされる。バックライト装置12は、表側(光出射側、液晶パネル11側)に開口したシャーシ14と、シャーシ14内に敷設される反射シート(反射部材)15と、シャーシ14の開口部分に取り付けられる光学部材16と、光学部材16を固定するためのフレーム17と、シャーシ14内に並列した状態で収容される複数本の冷陰極管(光源)18と、冷陰極管18の端部を遮光するとともに自身が光反射性を備えてなるランプホルダ19と、を有して構成されている。
【0027】
続いて、液晶パネル11について説明する。液晶パネル11は、図4に示すように、一対の透明な(透光性を有する)ガラス製の基板20,21間に、電界印加に伴って光学特性が変化する物質である液晶材料を含む液晶層22を封入してなる。液晶パネル11を構成する両基板20,21のうち裏側(バックライト装置12側)に配されるものが、アレイ基板(表示素子、アクティブマトリクス基板)20とされ、表側(光出射側)に配されるものが、CF基板(対向基板)21とされている。なお、両基板20,21の外面側には、表裏一対の偏光板23がそれぞれ貼り付けられている(図3参照)。
【0028】
アレイ基板20における内面側(液晶層22側、CF基板21との対向面側)には、図4及び図5に示すように、スイッチング素子であるTFT(Thin Film Transistor)24及び画素電極25が多数個並んで設けられるとともに、これらTFT24及び画素電極25の周りには、格子状をなすゲート配線26及びソース配線27が取り囲むようにして配設されている。ゲート配線26及びソース配線27は、共に導電材料からなる。ゲート配線26とソース配線27とがそれぞれTFT24のゲート電極24aとソース電極24dとに接続され、画素電極25がTFT24のドレイン電極24eに接続されている。このアレイ基板20の端部には、ゲート配線26から引き回された端子部及びソース配線27から引き回された端子部が設けられており、これらの各端子部には、図示しない外部回路から信号が入力されるようになっており、それによりTFT24の駆動が制御される。また、アレイ基板20の内面側には、液晶層22に含まれる液晶分子を配向させるための配向膜28が形成されている。
【0029】
一方、CF基板21における内面側(液晶層22側、アレイ基板20との対向面側)には、図4に示すように、アレイ基板20側の各画素電極25と平面に視て重畳する位置に多数個のカラーフィルタが並んで設けられている。カラーフィルタは、R(赤色),G(緑色),B(青色)を呈する各着色部29がX軸方向に沿って交互に並ぶ配置とされる。また、各着色部29の外形は、画素電極25の外形に倣って平面に視て縦長の方形状をなしている。カラーフィルタを構成する各着色部29間には、混色を防ぐための格子状をなす遮光部(ブラックマトリクス)30が形成されている。遮光部30は、アレイ基板20側のゲート配線26及びソース配線27に対して平面視重畳する配置とされる。また、各着色部29及び遮光部30の表面には、アレイ基板20側の画素電極25と対向する対向電極31が設けられている。また、CF基板21の内面側には、液晶層22に含まれる液晶分子を配向させるための配向膜32がそれぞれ形成されている。
【0030】
ここで、アレイ基板20のうち特にスイッチング素子であるTFT24に関して詳しく説明する。TFT24は、図5及び図6に示すように、アレイ基板20上に複数の膜を積層した構成とされており、具体的には下層側(アレイ基板20側)から順に、ゲート配線26に接続されたゲート電極24a、ゲート絶縁膜24b、半導体膜24c、ソース配線27に接続されたソース電極24d及び画素電極25に接続されたドレイン電極24e、層間絶縁膜(パッシベーション膜)24fが積層されている。
【0031】
ゲート電極24aは、ゲート配線26と同一材料からなるとともにゲート配線26と同一工程にてアレイ基板20上にパターニングされており、例えばアルミニウム(Al)の他、クロム(Cr)、タンタル(Ta)、チタン(Ti)、銅(Cu)等の金属膜単体又はこれらの金属窒化物との積層膜で形成することができる。ゲート絶縁膜24bは、例えばシリコン酸化膜(SiOx)からなり、ゲート電極24aと半導体膜24cとを絶縁状態に保つものとされる。本実施形態に係るゲート絶縁膜24bは、シリコン酸化膜中に不純物として無機物であるフッ素(F)を所定量(所定濃度)含有している。半導体膜24cは、例えばアモルファスシリコン(a‐Si)からなるものとされ、次述するソース電極24d及びドレイン電極24e間を電気的に接続するチャネル領域CHとして機能し得るものとされる。
【0032】
ソース電極24d及びドレイン電極24eは、ソース配線27と同一材料からなるとともにソース配線27と同一工程にてアレイ基板20上にパターニングされている。ソース電極24d及びドレイン電極24e、並びにソース配線27は、それぞれ二層構造とされており、下層側(半導体膜24c側)の第1導電膜24d1,24e1と、上層側(層間絶縁膜24f側)の第2導電膜24d2,24e2とを積層した構成とされる。下層側の第1導電膜24d1,24e1は、例えばリン(P)等のn型不純物を高濃度にドーピングしたアモルファスシリコン(n+Si)からなる。上層側の第2導電膜24d2,24e2は、例えばアルミニウム(Al)の他、クロム(Cr)、タンタル(Ta)、チタン(Ti)、銅(Cu)等の金属膜単体又はこれらの金属窒化物との積層膜で形成することができる。
【0033】
上記したソース電極24d及びドレイン電極24eは、所定の間隔(開口領域OP)を挟んで対向状に配されているため、相互が直接的には電気的に接続されていない。しかし、ソース電極24d及びドレイン電極24eは、その下層側の半導体膜24cを介して間接的に電気的に接続されており、この半導体膜24cにおける両電極24d,24e間のブリッジ部分がドレイン電流が流れるチャネル領域CHとして機能する。両電極24d,24e間の間隔(開口領域OPの長さ)がチャネル領域CHにおけるチャネル長Lとされ(図5及び図6参照)、また両電極24d,24eの並び方向(X軸方向)と直交する方向(Y軸方向)についての両電極24d,24eの寸法(開口領域OPの幅寸法)がチャネル領域CHにおけるチャネル幅Wとされる(図5参照)。
【0034】
層間絶縁膜24fは、例えばシリコン酸化膜(SiOx)からなり、上記したゲート絶縁膜24bと基本となる材料が同一とされるが、不純物(フッ素)を含有していない点で相違している。この層間絶縁膜24fには、その表側に画素電極25が積層されるとともに、ドレイン電極24eとの重畳部分にコンタクトホール24f1が形成されており、このコンタクトホール24f1を介してドレイン電極24eと画素電極25とが接続されている。
【0035】
続いて、上記した構成のTFT24を有するアレイ基板20の製造方法について説明する。本実施形態に係るアレイ基板20は、フォトマスクを合計4枚使用することで製造される。具体的には、第1のフォトマスクによってゲート電極24a及びゲート配線26をパターニングし、第2のフォトマスクによってソース電極24d、ドレイン電極24e、ソース配線27、及び半導体膜24cをパターニングするためのレジストRSをパターニングし、第3のフォトマスクによって層間絶縁膜24fをパターニングし、第4のフォトマスクによって画素電極25をパターニングするようにしている。本実施形態では、このうち、第2のフォトマスクについて露光量を領域毎に異ならせることが可能な半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを使用している。次に具体的な製造手順について説明する。
【0036】
まず、予め表面を洗浄したアレイ基板20上に金属膜を所定の膜厚にて成膜する。この金属膜は、例えばスパッタリング法により形成することができ、用いる材料としては、例えばアルミニウム(Al)の他、クロム(Cr)、タンタル(Ta)、チタン(Ti)、銅(Cu)等の金属膜単体又はこれらの金属窒化物との積層物とすることができる。成膜後、アレイ基板20上にレジストを全面に塗布したら、レジストに対して第1のフォトマスクを介して露光を行い、その後現像を行ってレジストをパターニングする。パターニングされたレジストをマスクとして金属膜をエッチング(具体的にはウェットエッチングまたはドライエッチング)することで、図7に示すように、ゲート電極24a及びゲート配線26がアレイ基板20上にパターニングされる(ゲート電極形成工程)。
【0037】
次に、ゲート電極24a及びゲート配線26を形成したアレイ基板20に対して、図8に示すように、絶縁膜24b、半導体膜SM、導電膜COの順でそれぞれ一定の膜厚となるよう成膜する(成膜工程)。このうち導電膜COは、下層側の第1導電膜(ドーピング半導体膜)CO1と、上層側の第2導電膜(金属膜)CO2との二層構造とされ、第1導電膜CO1、第2導電膜CO2の順で成膜されている。
【0038】
ゲート絶縁膜24bは、CVD法(化学気相成長法)、具体的にはプラズマCVD法などにより形成されており、用いる材料としては例えば不純物として無機物であるフッ素(F)をドーピングした酸化シリコン(SiOx)とすることができる。半導体膜SMは、CVD法、具体的にはプラズマCVD法などにより形成され、用いる材料としては、例えばアモルファスシリコン(a−Si)等とすることができる。第1導電膜CO1は、例えばスパッタリング法により形成することができ、ドーピング半導体膜であって、例えばリン(P)等のn型不純物を高濃度にドーピングしたアモルファスシリコン(n+Si)で形成することができる。第2導電膜CO2は、例えばスパッタリング法により形成することができ、用いる材料としては、例えばアルミニウム(Al)の他、クロム(Cr)、タンタル(Ta)、チタン(Ti)、銅(Cu)等の金属膜単体又はこれらの金属窒化物との積層物とすることができる。
【0039】
最上段に配された第2導電膜CO2に対してレジストRSを全面に塗布した後、レジストRSに対して第2のフォトマスクを介して露光を行う。この第2のフォトマスクは、具体的な図示は省略するが、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクであるから、レジストRSに対する露光量を領域毎に異ならせることができる。従って、現像後に残存したレジストRSは、図9に示すように、領域毎に膜厚が異なる段差状をなすこととなる(第1のレジストパターニング工程)。具体的には、レジストRSのうち、導電膜COにおけるソース電極24d及びドレイン電極24eとなる部分と平面視重畳する部分が、相対的に膜厚が厚い第1の部分(厚膜部分)RS1となるのに対し、導電膜COにおけるソース電極24dとドレイン電極24eとの間の開口領域OPとなる部分と平面視重畳する部分が、相対的に膜厚が薄い第2の部分(薄膜部分)RS2となる。
【0040】
上記のようにパターニングされたレジストをマスクとして導電膜COと半導体膜SMに対して2段階でエッチングを行う(第1の導電膜パターニング工程)。先にウェットエッチングを行うことで、図10に示すように、導電膜COのうち金属膜である第2導電膜CO2をパターニングし、第2導電膜CO2のうちレジストRSにより覆われた部分を残存させ、レジストRSにより覆われない部分を除去する(第1の金属膜エッチング工程)。続いて、ドライエッチングを行うことで、図11に示すように、導電膜COのうちドーピング半導体膜である第1導電膜CO1及び半導体膜SMをパターニングし、第1導電膜CO1及び半導体膜SMのうちレジストRSにより覆われた部分を残存させ、レジストRSにより覆われない部分を除去する(第1の半導体膜エッチング工程)。
【0041】
次に、レジストRSに対してアッシングを行い、レジストRSのうち相対的に膜厚が薄い第2の部分RS2を除去する(第2のレジストパターニング工程)。具体的には、酸素プラズマを使用したアッシングを、レジストRSの薄膜部分である第2の部分RS2が無くなるまで行う。すると、レジストRSのうち残存した第1の部分RS1は、図12に示すように、第2の部分RS2の膜厚分程度後退した膜厚となる。
【0042】
上記のようにパターニングされたレジストRS(第1の部分RS1)をマスクとして導電膜COと半導体膜SMに対して2段階でエッチングを行う(第2の導電膜パターニング工程)。先にウェットエッチングを行うことで、図13に示すように、導電膜COのうち金属膜である第2導電膜CO2をパターニングし、第2導電膜CO2のうちレジストRS(第1の部分RS1)により覆われた部分を残存させ、レジストRSにより覆われない部分(除去された第2の部分RS2と平面視重畳する部分)を除去する(第2の金属膜エッチング工程)。続いて、ドライエッチングを行うことで、図14に示すように、導電膜COのうちドーピング半導体膜である第1導電膜CO1及び半導体膜SMをパターニングし、第1導電膜CO1及び半導体膜SMのうちレジストRS(第1の部分RS1)により覆われた部分を残存させ、レジストRSにより覆われない部分(除去された第2の部分RS2と平面視重畳する部分)を除去する(第2の半導体膜エッチング工程)。このとき、第1導電膜CO1については、レジストRSにより覆われない部分を全深さにわたって除去するのに対し、半導体膜SMについては、レジストRSにより覆われない部分の表面側を僅かに除去し、所定の厚さ分を残すような深さまでドライエッチングを行う。このときに残存する半導体膜SMの膜厚は、ドライエッチングされる範囲の面積、つまり第2の部分RS2(開口領域OP)の形成範囲に応じて変化し得るものとされ、第2の部分RS2の形成範囲が大きければオーバーエッチングにより膜厚が薄くなり、逆に同形成範囲が小さければ膜厚が厚くなる傾向とされる。上記した2段階のエッチングを行うことで、導電膜COには、開口領域OPが形成されるとともに、開口領域OPを挟んで配されるソース電極24d及びドレイン電極24eが形成される。また、開口領域OPに対応した部分が部分的に膜厚の薄い半導体膜24cが形成される。
【0043】
その後、レジストRSに対してアッシングを行い、図15に示すように、レジストRSを全域にわたって除去する(レジスト除去工程)。具体的には、酸素プラズマを使用したアッシングを、レジストRSの全域が無くなるまで行う。
【0044】
ここで、導電膜COに形成されるソース電極24dとドレイン電極24eとの間の間隔、つまり開口領域OPの長さ(チャネル領域CHのチャネル長L)は、レジストRSのパターニングをする際に、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いていることから、ばらつきが生じる可能性がある。すなわち、画素の開口率を向上させるなどの理由でTFT24が小型化され、それに伴い設定される上記開口領域OPの長さが数μmなどのように狭くなると、ハーフトーンマスク又はグレートーンマスクを用いた露光の解像限界に近くなるため、露光されたレジストRSの膜厚分布にばらつきが生じ易くなり、特に膜厚が薄い第2の部分RS2の形成範囲を制御するのが困難となる。このため、レジストRSのうち膜厚が薄い第2の部分RS2に基づいて形成される開口領域OPの長さにもばらつきが生じる可能性があるのである。さらには、開口領域OPの長さにばらつきが生じると、既述した通り半導体膜SM(24c)のうち開口領域OPと対応する部分(第2の部分RS2と平面視重畳する部分)の膜厚にもばらつきが生じることとなる。上記のように開口領域OPの長さにばらつきが生じると、製造されたTFT24において半導体膜24cのチャネル領域CHを流れるドレイン飽和電流にも影響してその値にもばらつきを生じさせることとなり、結果としてTFT24の電流駆動能力が不安定なものとなるおそれがある。
【0045】
本実施形態では、上記のような問題に鑑み、導電膜COに開口領域OPを形成した後に、開口領域OPからゲート絶縁膜24bに含有される不純物を脱離させる、不純物脱離工程を行うようにしている。不純物脱離工程では、導電膜COにおける開口領域OPからゲート絶縁膜24bに対してアニール処理を行うようにしている。具体的なアニール処理としては、具体的にはアレイ基板20を高温環境下に長時間曝す手法や、開口領域OPに遠赤外線を照射してゲート絶縁膜24bを局所的に加熱する手法や、開口領域OPにレーザ光を照射してゲート絶縁膜24bを局所的に加熱する手法のいずれかを採ることができる。アニール処理が行われるとゲート絶縁膜24bを構成する酸化シリコンの結晶中では、含有される不純物であるフッ素が拡散され、図16に示すように、拡散されたフッ素が半導体膜24cを介して開口領域OPから脱離される。このとき、ゲート絶縁膜24bからのフッ素の脱離量は、開口領域OPの長さに応じたものとなっている。すなわち、開口領域OPの長さが相対的に大きい場合(チャネル領域CHのチャネル長が後述するL2よりも大きなL1の場合)には、図17に示すように、ゲート絶縁膜24bにおいてアニール処理を受ける面積が相対的に大きくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚がオーバーエッチングによって相対的に薄くなるため、フッ素の脱離量は相対的に多くなる傾向にある。一方、開口領域OPの長さが相対的に小さい場合(チャネル領域CHのチャネル長が上記したL1よりも小さなL2の場合)には、図18に示すように、ゲート絶縁膜24bにおいてアニール処理を受ける面積が相対的に小さくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚が相対的に厚くなるため、フッ素の脱離量は相対的に少なくなる傾向にある。
【0046】
ここで、TFT24においてドレイン電極24eからソース電極24d側に流れるドレイン飽和電流について説明する。ドレイン飽和電流は、TFT24の特性である電流駆動能力を表す指標であり、その値は次の式(1)によって求めることができる。式(1)において、「Idsat」はドレイン飽和電流であり、「d」はゲート絶縁膜24bの膜厚であり、「ε」はゲート絶縁膜24bの誘電率であり、「W」はチャネル領域CHのチャネル幅であり、「L」はチャネル領域CHのチャネル長であり、「μ」はキャリア移動度であり、「Vgs」はソース電極24dとゲート電極24aと間の電圧であり、「Vth」はTFT24の閾値電圧である。
【0047】
[数1]
Idsat=μ・(ε/2d)・(W/L)・(Vgs−Vth)2
【0048】
上記した式(1)によれば、チャネル領域CHのチャネル長Lが大きくなると、ドレイン飽和電流Idsatは少なくなり、逆にチャネル長Lが小さくなると、ドレイン飽和電流Idsatは多くなる傾向にあることが分かる。つまり、開口領域OPの長さに応じてドレイン飽和電流Idsatは変動することが分かる。一方、式(1)によれば、ゲート絶縁膜24bの誘電率εが大きくなると、ドレイン飽和電流Idsatは多くなり、逆に誘電率εが小さくなると、ドレイン飽和電流Idsatは少なくなる傾向にあることが分かる。上記した不純物脱離工程を行うと、開口領域OPの長さが大きい場合(チャネル領域CHのチャネル長が相対的に大きいL1の場合)には、図19に示すように、フッ素の脱離量が多くなってゲート絶縁膜24bに残存するフッ素の濃度(含有量)が低くなるのに対し、開口領域OPの長さが小さい場合(チャネル領域CHのチャネル長が相対的に小さいL2の場合)には、フッ素の脱離量が少なくなってゲート絶縁膜24bに残存するフッ素の濃度(含有量)が高くなる。図19は、不純物脱離工程を行う前後におけるゲート絶縁膜24b中のフッ素濃度を表すグラフであり、同図中のプロット「●」はチャネル領域CHのチャネル長が相対的に大きいL1の場合を示し、プロット「□」はチャネル領域CHのチャネル長が相対的に大きいL2の場合を示す。ゲート絶縁膜24bに含まれるフッ素の濃度は、ゲート絶縁膜24bの誘電率εに影響するものとされる。具体的には、開口領域OPの長さが大きくてゲート絶縁膜24bのフッ素濃度が低い場合には、図20に示すように、ゲート絶縁膜24bの誘電率εが大きくなるのに対し、開口領域OPの長さが小さくてゲート絶縁膜24bのフッ素濃度が高い場合には、ゲート絶縁膜24bの誘電率εが小さくなる。図20は、不純物脱離工程を行う前後におけるゲート絶縁膜24bの誘電率を表すグラフであり、同図中のプロット「●」及びプロット「□」は図19と同様である。
【0049】
従って、開口領域OPの長さが大きい場合(チャネル領域CHのチャネル長が相対的に大きいL1の場合)に生じ得るドレイン飽和電流Idsatの減少分は、図21に示すように、不純物脱離工程においてゲート絶縁膜24bから脱離されるフッ素の脱離量が多くなりゲート絶縁膜24bの誘電率εが大きくなることで生じ得るドレイン飽和電流Idsatの増加分によって相殺されることになる。逆に、開口領域OPの長さが小さい場合(チャネル領域CHのチャネル長が相対的に小さいL2の場合)に生じ得るドレイン飽和電流Idsatの増加分は、不純物脱離工程においてゲート絶縁膜24bから脱離されるフッ素の脱離量が少なくなりゲート絶縁膜24bの誘電率εが小さくなることで生じ得るドレイン飽和電流Idsatの減少分によって相殺されることになる。従って、図21に示される通り、開口領域OPの長さが大きい場合と小さい場合とにおけるドレイン飽和電流Idsatの差は、不純物脱離工程前よりも不純物脱離工程後の方が縮小している。図21は、不純物脱離工程を行う前後におけるドレイン飽和電流Idsatを表すグラフであり、同図中のプロット「●」及びプロット「□」は図19と同様である。以上のように開口領域OPの長さにばらつきが生じたとしても、不純物脱離工程においてゲート絶縁膜24bから脱離される不純物(フッ素)の脱離量が開口領域OPの長さに応じて変動することで、結果としてドレイン飽和電流Idsatに生じ得る変動を抑制することができ、もってドレイン飽和電流Idsat並びにTFT24の電流駆動能力を安定化させることができる。
【0050】
不純物脱離工程を終えたら、アレイ基板20上に絶縁膜を所定の膜厚にて成膜してからレジストを塗布し、第3のフォトマスクによって層間絶縁膜24fをパターニングする。続いて、アレイ基板20上に画素電極膜(ITO膜)を所定の膜厚にて成膜してからレジストを塗布し、第4のフォトマスクによって画素電極25をパターニングする。これにより、図6に示すアレイ基板20が得られる。なお、これら層間絶縁膜24f及び画素電極25は、既述したゲート電極24aと同様の手法によってパターニングされており、詳しい説明は割愛している。以上の製造工程を経て製造されたアレイ基板20には、開口領域OPの長さ(チャネル領域CHのチャネル長L)が相対的に大きく且つ不純物(フッ素)の含有量が相対的に少ないものと、開口領域OPの長さが相対的に小さく且つ不純物の含有量が相対的に多いものとが含まれることとなる。
【0051】
以上説明したように本実施形態のアレイ基板(表示素子)20の製造方法は、基板上にゲート電極24aを形成するゲート電極形成工程と、ゲート電極24a上に不純物(フッ素)を含有するゲート絶縁膜24b、半導体膜SM、導電膜COの順で成膜する成膜工程と、導電膜CO上にレジストRSを塗布し、そのレジストRSに対してフォトマスクを介して露光を行った後に現像を行うことでレジストRSをパターニングするレジストパターニング工程と、パターニングされたレジストRSをマスクとして導電膜COをエッチングすることで開口領域OPを挟んで配されるソース電極24d及びドレイン電極24eを形成する導電膜パターニング工程と、開口領域OPから半導体膜SM(24c)を介してゲート絶縁膜24bに含有される不純物を脱離させる不純物脱離工程とを含む。
【0052】
開口領域OPを挟んで配されるソース電極24dとドレイン電極24eとの間には、半導体膜SMのチャネル領域CHを介してドレイン電流が流れるのであるが、そのドレイン飽和電流Idsatは、ソース電極24dとドレイン電極24eとの間の間隔、つまり開口領域OPの長さ(チャネル領域CHのチャネル長L)が大きくなるほど少なくなり、逆に開口領域OPの長さが小さくなるほど多くなる傾向にある。このため、製造上の問題などから開口領域OPの長さにばらつきが生じると、ドレイン飽和電流Idsatにも大きな変動が生じることが懸念される。
【0053】
その点、本実施形態によれば、不純物脱離工程にて開口領域OPから半導体膜SMを介してゲート絶縁膜24bに含有される不純物を脱離させているから、その不純物の脱離量は、ばらつきが生じる開口領域OPの長さに応じて変動するようになっている。すなわち、開口領域OPの長さが大きくなるほど、ゲート絶縁膜24bからの不純物の脱離量は多くなる傾向となるため、ゲート絶縁膜24bにおける不純物の含有量は少なくなる。ゲート絶縁膜24bにおける不純物の含有量が少なくなると、ゲート絶縁膜24bの誘電率が高くなるので、それにより半導体膜SMのチャネル領域CHを流れるドレイン飽和電流Idsatが多くなる。ここで、上記したように開口領域OPの長さが大きくなると、ドレイン飽和電流Idsatが少なくなる傾向にあることから、ここでのドレイン飽和電流Idsatの減少量が、ゲート絶縁膜24bにおける不純物の含有量の減少によるドレイン飽和電流Idsatの増加量により相殺されることとなる。
【0054】
一方、開口領域OPの長さが小さくなるほど、ゲート絶縁膜24bからの不純物の脱離量は少なくなる傾向となるため、ゲート絶縁膜24bにおける不純物の含有量は多く維持されることになる。ゲート絶縁膜24bにおける不純物の含有量が多く維持されると、ゲート絶縁膜24bの誘電率が低くなるので、それにより半導体膜SMのチャネル領域CHを流れるドレイン飽和電流Idsatが少なくなる。ここで、上記したように開口領域OPの長さが小さくなるほどドレイン飽和電流Idsatが多くなる傾向にあることから、ここでのドレイン飽和電流Idsatの増加量が、ゲート絶縁膜24bにおける不純物の含有量が多く維持されることによるドレイン飽和電流Idsatの減少量により相殺されることとなる。
【0055】
以上により、開口領域OPの長さにばらつきが生じた場合でも、ドレイン飽和電流Idsatに生じ得る変動を抑制することができ、もってドレイン飽和電流Idsatの安定化を図ることができる。これにより、安定した電流駆動能力を発揮させることができる。
【0056】
また、不純物脱離工程では、開口領域OPからゲート絶縁膜24bに対してアニール処理を行う。このようにすれば、ゲート絶縁膜24bにアニール処理を行うと、ゲート絶縁膜24bにおいて含有されている不純物が拡散する。これにより、不純物は半導体膜SMを介して開口領域OPから脱離される。
【0057】
また、レジストパターニング工程では、フォトマスクを介してレジストRSを露光して現像することで、レジストRSのうち、導電膜COにおけるソース電極24d及びドレイン電極24eとなる部分に対応する第1の部分RS1を相対的に厚い膜厚とするのに対し、導電膜COにおける開口領域OPとなる部分に対応する第2の部分RS2を相対的に薄い膜厚とし、その後レジストRSをアッシングすることで、第1の部分RS1を残存させつつ第2の部分RS2を除去している。このようにすれば、レジストパターニング工程を行った後、導電膜パターニング工程において、レジストRSのうち残存した第1の部分RS1をマスクとして導電膜COをエッチングすることで、導電膜COに開口領域OP、ソース電極24d及びドレイン電極24eを形成することができる。ところで、レジストパターニング工程において、フォトマスクを用いてレジストRSに相対的に膜厚が厚い第1の部分RS1と、相対的に膜厚が薄い第2の部分RS2とを形成するに際して、第2の部分RS2の長さを例えば数μmなどの微小に設定した場合には、露光の解像限界に近くなるため、形成される第2の部分RS2の大きさを制御するのが困難となり、それに起因して開口領域OPの長さにばらつきが生じ易くなる。ところが、上記した不純物脱離工程にて、ゲート絶縁膜24bの不純物を開口領域OPの長さに応じた量だけ脱離することで、開口領域OPの長さのばらつきに関わらず、ドレイン飽和電流Idsatに生じ得る変動を好適に抑制することができる。
【0058】
また、レジストパターニング工程では、フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いる。このようにすれば、膜厚が異なる第1の部分RS1及び第2の部分RS2を含むレジストRSを好適に作成することが可能となる。
【0059】
また、成膜工程では、ゲート絶縁膜24bとして不純物を含有するシリコン酸化膜を成膜する。このようにすれば、ゲート絶縁膜24bの絶縁耐圧性を十分に高いものとすることができるとともにリーク電流を抑制する上でも好適となる。
【0060】
また、成膜工程では、不純物として無機物を含有するゲート絶縁膜24bを成膜する。このようにすれば、ゲート絶縁膜24bをなすシリコン酸化膜に不純物として無機物を含有させることで、ゲート絶縁膜24bの誘電率を低くすることができる。
【0061】
また、成膜工程では、不純物としてフッ素を含有するゲート絶縁膜24bを成膜する。このようにすれば、ゲート絶縁膜24bをなすシリコン酸化膜に不純物としてフッ素を含有させると、ゲート絶縁膜24bの電子分極が低く抑えられることでその誘電率を低くすることができる。
【0062】
また、成膜工程では、CVD法(化学気相成長法)により不純物を含有するゲート絶縁膜24bを成膜する。このようにすれば、成膜に要する装置の大型化を抑制することができるとともに、生産性にも優れる。
【0063】
<実施形態2>
本発明の実施形態2を図22によって説明する。この実施形態2では、不純物脱離工程を変更したものを示す。なお、上記した実施形態1と同様の構造、作用及び効果について重複する説明は省略する。
【0064】
本実施形態では、不純物脱離工程において、図22に示すように、開口領域OPからゲート絶縁膜24bに対してUV光を照射するようにしている。UV光が半導体膜24cを透過してゲート絶縁膜24bに照射されると、不純物であるフッ素(F)と、ゲート絶縁膜24bの構成分子(原子)である酸化シリコン(SiOx)との間の結合が切断され、結合が切断されたフッ素が半導体膜24c(SM)を介して開口領域OPから脱離されることになる。このときのフッ素の脱離量は、UV光の照射光量に応じて変動し、照射光量が多いほど脱離量も多くなる傾向にある。従って、開口領域OPの長さが相対的に大きい場合には、ゲート絶縁膜24bにおいてUV光を受ける面積が相対的に大きくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚がオーバーエッチングによって相対的に薄くなるため、UV光の照射光量が相対的に多くなってフッ素の脱離量が相対的に多くなる傾向にある。一方、開口領域OPの長さが相対的に小さい場合には、ゲート絶縁膜24bにおいてUV光を受ける面積が相対的に小さくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚が相対的に厚くなるため、UV光の照射光量が相対的に少なくなってフッ素の脱離量が相対的に少なくなる傾向にある。
【0065】
以上により、開口領域OPの長さにばらつきが生じたとしても、その開口領域OPの長さに応じて不純物脱離工程においてゲート絶縁膜24bから脱離される不純物(フッ素)の脱離量が適切に変動することで、結果としてドレイン飽和電流Idsatに生じ得る変動を抑制することができ、もってドレイン飽和電流Idsat並びにTFT24の電流駆動能力を安定化させることができる。
【0066】
以上説明したように本実施形態によれば、不純物脱離工程では、開口領域OPからゲート絶縁膜24bに対してUV光を照射する。このようにすれば、ゲート絶縁膜24bにUV光を照射すると、不純物の構成原子とゲート絶縁膜24bの構成原子との間の結合が切断される。これにより、不純物は半導体膜SMを介して開口領域OPを通して脱離される。
【0067】
<実施形態3>
本発明の実施形態3を図23によって説明する。この実施形態3では、不純物脱離工程をさらに変更したものを示す。なお、上記した実施形態1と同様の構造、作用及び効果について重複する説明は省略する。
【0068】
本実施形態では、不純物脱離工程において、図23に示すように、開口領域OPからゲート絶縁膜24bに対して水素プラズマ処理を行うようにしている。水素プラズマ処理を行うと、ゲート絶縁膜24bにおいてその構成分子(原子)である酸化シリコン(SiOx)に結合した不純物であるフッ素(F)に水素(H)が置換されることで、フッ素が酸化シリコンから切り離されるとともに半導体膜24c(SM)を介して開口領域OPから脱離されることになる。このときのフッ素の脱離量は、水素プラズマ処理によるゲート絶縁膜24bに対する水素プラズマの暴露量に応じて変動し、水素プラズマの暴露量が多いほど脱離量も多くなる傾向にある。従って、開口領域OPの長さが相対的に大きい場合には、ゲート絶縁膜24bにおいて水素プラズマを受ける面積が相対的に大きくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚がオーバーエッチングによって相対的に薄くなるため、水素プラズマの暴露量が相対的に多くなってフッ素の脱離量が相対的に多くなる傾向にある。一方、開口領域OPの長さが相対的に小さい場合には、ゲート絶縁膜24bにおいて水素プラズマを受ける面積が相対的に小さくなるのに加え、半導体膜24cのうち開口領域OPに対応する部分の膜厚が相対的に厚くなるため、水素プラズマの暴露量が相対的に少なくなってフッ素の脱離量が相対的に少なくなる傾向にある。
【0069】
以上により、開口領域OPの長さにばらつきが生じたとしても、その開口領域OPの長さに応じて不純物脱離工程においてゲート絶縁膜24bから脱離される不純物(フッ素)の脱離量が適切に変動することで、結果としてドレイン飽和電流Idsatに生じ得る変動を抑制することができ、もってドレイン飽和電流Idsat並びにTFT24の電流駆動能力を安定化させることができる。
【0070】
以上説明したように本実施形態によれば、不純物脱離工程では、開口領域OPからゲート絶縁膜24bに対して水素プラズマ処理を行う。このようにすれば、ゲート絶縁膜24bに水素プラズマ処理を行うと、ゲート絶縁膜24bの構成原子に結合した不純物の構成原子に水素が置換されることで、不純物の構成原子がゲート絶縁膜24bの構成原子から切り離される。これにより、不純物は半導体膜SMを介して開口領域OPを通して脱離される。
【0071】
<他の実施形態>
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
(1)上記した各実施形態では、ゲート絶縁膜に含有させる不純物として無機物であるフッ素を例示したが、他の種類の無機物(例えば硼素(B)、水素(H)など)を採用することも可能である。
【0072】
(2)上記した各実施形態では、ゲート絶縁膜に含有させる不純物として無機物であるフッ素を例示したが、ゲート絶縁膜に含有させる不純物として有機物(例えばカーボン(C)など)を採用することも可能である。
【0073】
(3)上記した各実施形態では、不純物を含有するゲート絶縁膜をプラズマCVD法により成膜した場合を示したが、不純物を含有するゲート絶縁膜を成膜するにあたり、例えば常圧CVD法や減圧CVD法などを採用することも可能である。
【0074】
(4)上記した各実施形態では、ゲート絶縁膜及び層間絶縁膜の材料として酸化シリコンを例示したが、他の材料として窒化シリコン(SiNx)等の無機絶縁膜やアクリル系樹脂膜等を用いることも可能である。
【0075】
(5)上記した各実施形態では、ゲート絶縁膜及び層間絶縁膜において基本となる材料を同一とした場合を示したが、異なる材料とすることも勿論可能である。
【0076】
(6)上記した各実施形態では、4枚のフォトマスクを用いてアレイ基板を製造する場合を示したが、5枚または6枚のフォトマスクを用いてアレイ基板を製造する場合にも本発明は適用可能である。5枚または6枚のフォトマスクを用いたアレイ基板の製造方法では、例えばフォトマスクとしてハーフトーンマスクまたはグレートーンマスクを使用せず、導電膜の開口領域を形成するための専用のフォトマスクを使用することとなる。
【0077】
(7)上記した各実施形態では、液晶パネルを構成するアレイ基板の製造方法について例示したが、液晶パネル以外にも、例えば画素を駆動するためのTFTを備えるEL表示装置や、プラズマ表示装置等にも本発明は適用可能である。
【符号の説明】
【0078】
20…アレイ基板(表示素子)、24a…ゲート電極、24b…ゲート絶縁膜、24c…半導体膜、24d…ソース電極、24e…ドレイン電極、CO…導電膜、OP…開口領域、RS…レジスト、RS1…第1の部分、RS2…第2の部分、SM…半導体膜
【特許請求の範囲】
【請求項1】
基板上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極上に不純物を含有するゲート絶縁膜、半導体膜、導電膜の順で成膜する成膜工程と、
前記導電膜上にレジストを塗布し、そのレジストに対してフォトマスクを介して露光を行った後に現像を行うことでレジストをパターニングするレジストパターニング工程と、
パターニングされた前記レジストをマスクとして前記導電膜をエッチングすることで開口領域を挟んで配されるソース電極及びドレイン電極を形成する導電膜パターニング工程と、
前記開口領域から前記半導体膜を介して前記ゲート絶縁膜に含有される不純物を脱離させる不純物脱離工程とを含む表示素子の製造方法。
【請求項2】
前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してアニール処理を行う請求項1記載の表示素子の製造方法。
【請求項3】
前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してUV光を照射する請求項1記載の表示素子の製造方法。
【請求項4】
前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対して水素プラズマ処理を行う請求項1記載の表示素子の製造方法。
【請求項5】
前記レジストパターニング工程では、前記フォトマスクを介して前記レジストを露光して現像することで、前記レジストのうち、前記導電膜における前記ソース電極及び前記ドレイン電極となる部分に対応する第1の部分を相対的に厚い膜厚とするのに対し、前記導電膜における前記開口領域となる部分に対応する第2の部分を相対的に薄い膜厚とし、その後前記レジストをアッシングすることで、前記第1の部分を残存させつつ前記第2の部分を除去している請求項1から請求項4のいずれか1項に記載の表示素子の製造方法。
【請求項6】
前記レジストパターニング工程では、前記フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いる請求項5記載の表示素子の製造方法。
【請求項7】
前記成膜工程では、前記ゲート絶縁膜として前記不純物を含有するシリコン酸化膜を成膜する請求項1から請求項6のいずれか1項に記載の表示素子の製造方法。
【請求項8】
前記成膜工程では、前記不純物として無機物を含有する前記ゲート絶縁膜を成膜する請求項7記載の表示素子の製造方法。
【請求項9】
前記成膜工程では、前記不純物としてフッ素を含有する前記ゲート絶縁膜を成膜する請求項8記載の表示素子の製造方法。
【請求項10】
前記成膜工程では、CVD法(化学気相成長法)により前記不純物を含有する前記ゲート絶縁膜を成膜する請求項1から請求項9のいずれか1項に記載の表示素子の製造方法。
【請求項1】
基板上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極上に不純物を含有するゲート絶縁膜、半導体膜、導電膜の順で成膜する成膜工程と、
前記導電膜上にレジストを塗布し、そのレジストに対してフォトマスクを介して露光を行った後に現像を行うことでレジストをパターニングするレジストパターニング工程と、
パターニングされた前記レジストをマスクとして前記導電膜をエッチングすることで開口領域を挟んで配されるソース電極及びドレイン電極を形成する導電膜パターニング工程と、
前記開口領域から前記半導体膜を介して前記ゲート絶縁膜に含有される不純物を脱離させる不純物脱離工程とを含む表示素子の製造方法。
【請求項2】
前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してアニール処理を行う請求項1記載の表示素子の製造方法。
【請求項3】
前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してUV光を照射する請求項1記載の表示素子の製造方法。
【請求項4】
前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対して水素プラズマ処理を行う請求項1記載の表示素子の製造方法。
【請求項5】
前記レジストパターニング工程では、前記フォトマスクを介して前記レジストを露光して現像することで、前記レジストのうち、前記導電膜における前記ソース電極及び前記ドレイン電極となる部分に対応する第1の部分を相対的に厚い膜厚とするのに対し、前記導電膜における前記開口領域となる部分に対応する第2の部分を相対的に薄い膜厚とし、その後前記レジストをアッシングすることで、前記第1の部分を残存させつつ前記第2の部分を除去している請求項1から請求項4のいずれか1項に記載の表示素子の製造方法。
【請求項6】
前記レジストパターニング工程では、前記フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いる請求項5記載の表示素子の製造方法。
【請求項7】
前記成膜工程では、前記ゲート絶縁膜として前記不純物を含有するシリコン酸化膜を成膜する請求項1から請求項6のいずれか1項に記載の表示素子の製造方法。
【請求項8】
前記成膜工程では、前記不純物として無機物を含有する前記ゲート絶縁膜を成膜する請求項7記載の表示素子の製造方法。
【請求項9】
前記成膜工程では、前記不純物としてフッ素を含有する前記ゲート絶縁膜を成膜する請求項8記載の表示素子の製造方法。
【請求項10】
前記成膜工程では、CVD法(化学気相成長法)により前記不純物を含有する前記ゲート絶縁膜を成膜する請求項1から請求項9のいずれか1項に記載の表示素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2012−129307(P2012−129307A)
【公開日】平成24年7月5日(2012.7.5)
【国際特許分類】
【出願番号】特願2010−278227(P2010−278227)
【出願日】平成22年12月14日(2010.12.14)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成24年7月5日(2012.7.5)
【国際特許分類】
【出願日】平成22年12月14日(2010.12.14)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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