表示装置および表示装置の製造方法、ならびに薄膜トランジスタ基板および薄膜トランジスタ基板の製造方法
【課題】容量素子の容量を確保しながらも、発光素子間の輝度ムラが防止された表示特性の良好な表示装置およびその製造方法を提供する。
【解決手段】薄膜トランジスタＴｒ２と容量素子Ｃｓとを設けた画素回路を、薄膜トランジスタＴｒのゲート電極１４ｂの線幅方向に配列した薄膜トランジスタ基板１ａを備えてた表示装置である。薄膜トランジスタＴｒ２は、ゲート電極１４ｂ上にゲート絶縁膜を介して半導体薄膜３２Ａを設けて構成されたものである。特にゲート電極１４ｂは、所定線幅にパターニングされている。容量素子Ｃｓは、ゲート電極１４ｂから延設された下部電極２１ｃ上にゲート絶縁膜を介して上部電極２２ｃを設けて構成されたものである。そして特に、下部電極２１ｃは、ゲート電極１４ｂの線幅方向に隣接させた状態でゲート電極１４ｂに対して離間して配置されている。また上部電極２２ｃは、ソース電極２２ｓまたはドレイン電極２２ｄと同一層を用いた連続的パターンとして設けられている。
【解決手段】薄膜トランジスタＴｒ２と容量素子Ｃｓとを設けた画素回路を、薄膜トランジスタＴｒのゲート電極１４ｂの線幅方向に配列した薄膜トランジスタ基板１ａを備えてた表示装置である。薄膜トランジスタＴｒ２は、ゲート電極１４ｂ上にゲート絶縁膜を介して半導体薄膜３２Ａを設けて構成されたものである。特にゲート電極１４ｂは、所定線幅にパターニングされている。容量素子Ｃｓは、ゲート電極１４ｂから延設された下部電極２１ｃ上にゲート絶縁膜を介して上部電極２２ｃを設けて構成されたものである。そして特に、下部電極２１ｃは、ゲート電極１４ｂの線幅方向に隣接させた状態でゲート電極１４ｂに対して離間して配置されている。また上部電極２２ｃは、ソース電極２２ｓまたはドレイン電極２２ｄと同一層を用いた連続的パターンとして設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置および表示装置の製造方法、ならびに薄膜トランジスタ基板および薄膜トランジスタ基板の製造方法に関し、特には有機電界発光素子を備えたアクティブマトリックス駆動の表示装置およびその製造方法、ならびにこの表示装置に好適に用いられる薄膜トランジスタ基板および薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
有機電界発光素子とこれに接続された画素回路とを基板上に配列形成してなるアクティブマトリックス駆動の表示装置においては、画素回路を構成する薄膜トランジスタ（thin film transistor：ＴＦＴ）の電流量によって有機電界発光素子の輝度が決定される。有機電界発光素子に供給する電流量を決定する画素回路は映像信号をサンプリングするＴＦＴと映像信号を保持する容量と保持された映像信号に基づいて有機電界発光素子を電流駆動する駆動ＴＦＴの最低でも３素子が必要であり、液晶素子と比較すると画素回路のレイアウト密度が大きくなる。
【０００３】
そこで、基板上において走査線方向に隣接配置された画素回路のレイアウトを反転させた、いわゆるミラー反転構造とすることで、２つの画素回路で１本の電源線を共通化し、レイアウト密度を低くする構成が提案されている（下記特許文献１〜５参照）。
【０００４】
図１５には、このようなミラー反転構造の表示装置用の薄膜トランジスタ基板のレイアウト図を示す。この図に示すように、基板１０上の表示領域内には、走査線１１および電源線１２が平行に配線され、これらと垂直に信号線１３が配線されている。そして、走査線１１および電源線１２と、信号線１３との各交差部に対応して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に対応する各副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）が順に配列されている。これらの副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）は、３色を１組とした略正方形の表示画素Ａを構成している。
【０００５】
各色の副画素ａ内には、薄膜トランジスタＴｒ１，Ｔｒ２’および容量素子Ｃｓを備えた画素回路が配置されている。各薄膜トランジスタＴｒ１，Ｔｒ２’は、信号線１３と平行に延設されたゲート電極１４ａ，１４ｂ’を備えている。このうち一方の薄膜トランジスタＴｒ２’のゲート電極１４ｂ’は、容量素子Ｃｓの下部電極２１ｃと一体に形成されている。そして薄膜トランジスタＴｒ２’が、隣接する副画素ａ間において、１本の電源線１２部分をドレイン側において共有した構成となっている。このような各副画素ａは、薄膜トランジスタＴｒ２’に有機電界発光素子（図示省略）を接続させる構成となっている。
【０００６】
また上述したように、画素回路を構成する薄膜トランジスタの電流量によって有機電界発光素子の輝度が決定される表示装置においては、輝度ムラを抑えた良好な表示を行なうために、薄膜トランジスタの特性ばらつきを抑えることが重要である。
【０００７】
ところが薄膜トランジスタのチャネル領域を多結晶シリコンで構成する場合、チャネル領域内に存在する結晶粒の大きさが不均一なためトランジスタ特性がばらつきやすい。そこで、チャネル領域を構成する半導体薄膜を結晶粒の大きさが不均一にならない程度に微結晶化する方法として、固体レーザを用いて非晶質薄膜を微結晶化する結晶化アニールが行われている。
【０００８】
ここで先の図１５を用いて説明したミラー反転構造の薄膜トランジスタ基板を作製する場合、このような結晶化アニール工程は、例えば次のように行なわれる。先ず、図１６に示すように、基板１０上に、第１電極パターン（２１）からなるゲート電極１４ａ，１４ｂ’、さらには下部電極２１ｃおよびその他の電極を形成した後、これらの第１電極パターン（２１）を覆う状態で、ゲート絶縁膜、および非晶質の半導体薄膜を成膜する。次に、必要に応じて半導体薄膜上にバッファ層や光熱変換層を成膜した後、これらの層を介して固体レーザから発生させたレーザ光を半導体薄膜に対して走査させながら照射する。これにより、レーザ光の照射部に対応する半導体薄膜部分を微結晶化させた半導体薄膜３２Ａとする。この際、レーザ光の走査方向（ｖ）は、走査線１１に沿った方向、すなわち薄膜トランジスタＴｒ１，Ｔｒ２’のチャネル長方向でありゲート電極１４ａ，１４ｂ’の線幅方向とする。
【０００９】
【特許文献１】特許第４０３６２３５号
【特許文献２】特開２００５−２６６８３０号公報
【特許文献３】特開２００６−１１４２９号公報
【特許文献４】特開２００６−３４３７６８号公報
【特許文献５】特開２００８−３３０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した固体レーザを用いた半導体薄膜の結晶化アニールは、エキシマレーザを用いた結晶化アニールと比較して、半導体薄膜の結晶化に必要な熱量を供給した場合の熱拡散長が長くなる。このため、半導体薄膜の下層に設けられているゲート電極による熱伝導の影響が顕著であり、ゲート電極の配置状態が薄膜トランジスタを構成する半導体薄膜部分の結晶性に影響を及ぼすことになる。
【００１１】
つまり上述したように、図１５に示す走査線１１に沿った方向、すなわちゲート電極１４ａ，１４ｂ’の線幅方向（チャネル長方向）がレーザ光の走査方向（ｖ）である場合、走査方向の上流側ではゲート電極１４ａ，１４ｂ’が熱的に飽和し難く、レーザ光の走査方向（ｖ）の下流側ではゲート電極１４ａ，１４ｂ’が熱的に飽和し易い。
【００１２】
このため、ゲート電極１４ａ，１４ｂ’を挟んでレーザ光の走査方向（ｖ）の上流側では、レーザ光照射によってゲート電極１４ａ，１４ｂ’が十分に加熱される前に半導体薄膜の結晶化が行われるため、結晶性が疎になる。これに対して、ゲート電極１４ａ，１４ｂ’を挟んでレーザ光の走査方向（ｖ）の下流側では、レーザ光照射によってゲート電極が十分に加熱された状態で半導体薄膜の結晶化が行われるため、結晶性が密になる。つまり、図１５の左側画素Ａ内のa（Ｒ）、a（Ｂ）、および右側画素Ａ内のa（Ｇ）の駆動トランジスタＴｒ２’においては、ソース側の熱拡散が進み易く結晶性が疎である。これに対して、図１５の左側画素Ａ内のａ（Ｇ）、および右側画素Ａ内のａ（Ｒ）、ａ(Ｂ）の駆動トランジスタＴｒ２’においては、逆にソース側の結晶性が密になる。このようなチャネル領域におけるチャネル長方向での結晶性の疎密は、薄膜トランジスタのオン電流に大きな影響を及す。
【００１３】
したがって、隣接する副画素ａのレイアウトがミラー反転している構成であれば、走査線１１方向に隣接する表示画素Ａ間において同一色の副画素ａ［例えば副画素ａ（Ｇ）］の薄膜トランジスタＴｒ１，Ｔｒ２’のレイアウトが反転する。このため同一色の副画素ａ間の薄膜トランジスタＴｒ１，Ｔｒ２’においては、上述したチャネル長方向の端部での結晶性の疎密に起因するトランジスタ特性、例えばオン電流に差が生じる。これにより、隣接する表示画素Ａ間における同一色の副画素ａでは薄膜トランジスタＴｒ１，Ｔｒ２’に接続された発光素子に輝度差が生じ、結果として走査線１１方向に隣接する表示画素Ａ間の輝度差が、走査線１１方向の輝度ムラとして視認されてしまう。
【００１４】
そこで本発明は、画素回路のレイアウトに依存することなく薄膜トランジスタのオン電流を均一にすることが可能で、これにより薄膜トランジスタに接続された発光素子の輝度ムラが防止された表示特性の良好な表示装置を提供すること、さらにはこのような表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
このような目的を達成するための本発明の表示装置は、薄膜トランジスタと容量素子とを設けた画素回路を、薄膜トランジスタのゲート電極の線幅方向に配列したものであり、次のように構成されている。薄膜トランジスタは、ゲート電極上にゲート絶縁膜を介して半導体薄膜を設けて構成されたものである。特にゲート電極は、所定線幅にパターニングされている。容量素子は、ゲート電極から延設された下部電極上に前記ゲート絶縁膜を介して上部電極を設けて構成されたものである。そして特に、下部電極は、ゲート電極の線幅方向に隣接させた状態で当該ゲート電極に対して離間して配置されている。また上部電極は、ソース電極またはドレイン電極と同一層を用いた連続的パターンとして設けられている。
【００１６】
尚、本発明は、以上のような構成の薄膜トランジスタと容量素子と備えた回路を配列してなる薄膜トランジスタ基板でもある。
【００１７】
このような構成の表示装置および薄膜トランジスタ基板では、薄膜トランジスタのゲート電極が、容量素子の下部電極と線幅方向に離間して設けられ、所定線幅でパターニングされたものである。このため、半導体薄膜の下層のゲート電極が、ソース側とドレイン側とで不均等であることに起因して発生する半導体薄膜におけるソース側とドレイン側との結晶性のばらつきを防止することができる。しかも、下部電極は、ゲート電極の線幅方向に隣接して延設されているため大面積を維持でき、この下部電極を用いて構成された容量素子における容量を確保することができる。したがって、薄膜トランジスタおよび容量素子のレイアウト方向に左右されずに、オン電流が均等な薄膜トランジスタと大容量が確保された容量素子とによって、これらに接続された発光素子を駆動することが可能になる。
【００１８】
また本発明の表示装置の製造方法は、次のような工程を行なう。先ず、所定線幅のゲート電極と、当該ゲート電極から延設され当該ゲート電極の線幅方向に当該ゲート電極に対して離間して配置された下部電極とからなる電極パターンを、当該ゲート電極の線幅方向に配列形成する。次に、配列形成された電極パターンを覆う状態でゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する。次いで、ゲート電極の線幅方向にエネルギー線を走査させながら照射することにより半導体薄膜を結晶化させる。その後、ゲート電極上において結晶化させた半導体薄膜にソース電極とドレイン電極とを接続させて薄膜トランジスタを形成する。また、下部電極上にソース電極またはドレイン電極と同一層からなる連続的パターンとして上部電極を設けることで容量素子を形成する。
【００１９】
尚、本発明は、以上のような工程を行う薄膜トランジスタ基板の製造方法でもある。
【００２０】
以上のような製造方法により、上述した構成の表示装置や薄膜トランジスタ基板を得ることができる。特にこの製造方法では、ゲート電極の線幅方向に沿ってエネルギー線を走査させることで、薄膜トランジスタを構成する半導体薄膜を結晶化させている。このため、この配列方向に沿って設けられた画素回路を構成する薄膜トランジスタは、ソース側を上流としてエネルギー線が照射されたものと、ドレイン側を上流としてエネルギー線が照射されたものとが交互に配置されることになる。しかしながら、この方法によって得られる上述した本発明構成の表示装置は、薄膜トランジスタのゲート電極が、容量素子の下部電極と線幅方向に離間して設けられ、所定線幅でパターニングされたものである。このため、結晶化の際には、半導体薄膜の下層のゲート電極は、ソース側とドレイン側とに対して均等に影響を及ぼすことになる。したがって、下層のゲート電極の形状に起因して発生する半導体薄膜におけるソース側とドレイン側との結晶性のばらつきを防止することができる。
【発明の効果】
【００２１】
以上説明したように本発明によれば、エネルギー線を走査させて結晶化した半導体薄膜を用いて薄膜トランジスタを構成する場合であっても、そのレイアウト方向に依存することなく薄膜トランジスタのオン電流を均一にすることができる。また、このような薄膜トランジスタと大容量が確保された容量素子とによって、これらに接続された発光素子を駆動することが可能になる。したがって、発光素子の輝度ムラが防止された表示特性の良好な表示装置を得ることが可能になる。さらに、レイアウト方向に依存することなく薄膜トランジスタのオン電流を均一にすることができるため、このレイアウト方向において往復でエネルギー線の走査を行なうこともでる。この結果、半導体薄膜の結晶化アニール工程を短縮化することが可能である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を、薄膜トランジスタに有機電界発光素子を接続させたアクティブマトリックス型の表示装置、およびこの表示装置に用いる薄膜トランジスタ基板に適用した実施の形態を、図面に基づいて詳細に説明する。尚、図１５を用いて説明した従来の構成と同一の構成要素には、同一の符号を付して説明を行う。
【００２３】
＜表示装置の全体構成＞
図１は、第１実施形態の表示装置１の全体構成を示す平面図である。
【００２４】
この図に示すように、表示装置１は、表示パネル２と、この周縁部に接続されたフレキシブルプリント基板３，４，５とを備えて構成されている。フレキシブルプリント基板３，４，５は、例えば映像信号供給用基板３、電源供給用基板４、および走査信号及び電源制御信号供給用基板５である。
【００２５】
表示パネル２は、平面矩形形状であり、その中央部には表示パネル２と略相似形の表示領域２ａが設定されている。表示領域２ａ内には、表示領域２ａの長辺方向ｘに沿って走査線１１および電源線１２が配線され、これと垂直に信号線１３が配線されている。そして、これらの走査線１１および電源線１２と、信号線１３との各交差部に対応して副画素ａが配置されている。尚、各走査線１１及び電源線１２には、走査信号及び電源制御信号供給用基板５から信号が入力される。信号線１３には映像信号供給用基板３から信号が入力される。また、後述する有機電界発光素子の陰極（または陽極)で全画素に共通の電極に電源供給用基板４から信号が入力される。
【００２６】
副画素ａは、それぞれが矩形形状であって、信号線１３に対して長辺を平行に保って配置される。さらにこれらの副画素ａは、走査線１１方向に配列された３つの副画素ａを１組とした略正方形の表示画素Ａを構成している。
【００２７】
ここでは、各表示画素Ａを構成する３つの副画素は、赤（Ｒ），緑（Ｇ），青（Ｂ）の３つの副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）であることとする。尚、表示画素Ａを構成する副画素ａは、これに限定されることはなく、さらに白（Ｗ）の表示を行う副画素を走査線１１方向に加えた４つの画素を用いても良い。
【００２８】
また各表示画素Ａを構成する３つの副画素は、信号線１３方向を対象線とし、走査線１１方向に交互にレイアウトを反転させたミラー反転構造で配置されていることとする。これにより、２つの画素回路で１本の電源線を共通化し、レイアウト密度を低くすることができる。
【００２９】
そして表示領域２ａには、以上のような３つの副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）（代表してａと記す）を走査線１１方向に配列した表示画素Ａが、走査線１１および電源線１２方向、さらには信号線１３方向に沿ってマトリックス状に配列されている。
【００３０】
＜表示装置の回路構成＞
図２には、表示装置１における表示領域の回路構成図を示す。
【００３１】
この図に示すように、各副画素ａには、スイッチング用の薄膜トランジスタＴｒ１、駆動用の薄膜トランジスタＴｒ２、さらには容量素子Ｃｓが配置され、これらによって画素回路が構成されている。尚、薄膜トランジスタＴｒ１，Ｔｒ２は、ここではｎチャンネルのＭＯＳトランジスタであることとする。
【００３２】
各画素回路は、駆動用の薄膜トランジスタＴｒ２のソースＳにおいて、各発光色の発光素子ＥＬ（Ｒ），ＥＬ（Ｇ），ＥＬ（Ｂ）に接続されている。このような画素回路においては、走査線１１で選択されたスイッチング用の薄膜トランジスタＴｒ１を介して信号線１３から書き込まれた映像信号が保持容量Ｃｓに保持される。そして、保持容量Ｃｓに保持された信号量に応じた電流が、駆動用の薄膜トランジスタＴｒ２のソースＳから、各発光素子ＥＬ（Ｒ），ＥＬ（Ｇ），ＥＬ（Ｂ）に供給される。これにより、供給された電流値に応じた輝度で各発光素子ＥＬ（Ｒ），ＥＬ（Ｇ），ＥＬ（Ｂ）が発光する構成となっている。
【００３３】
＜表示装置に用いる薄膜トランジスタ基板の構成＞
図３には、以上のような表示装置において各副画素ａに設けた画素回路を有する薄膜トランジスタ基板のレイアウト図を示す。ここでは、走査線１１方向に隣接する２つの表示画素Ａ分部に対応するレイアウト図を示す。また図４には図３における要部拡大図を示し、図５には図３および図４におけるＡ−Ａ’断面に相当する表示装置の要部断面図を示す。
【００３４】
これらの図に示すように、薄膜トランジスタ基板１ａを構成するガラス基板１０上の各副画素ａ内には、薄膜トランジスタＴｒ１，Ｔｒ２と容量素子Ｃｓとからなる画素回路が配置されている。
【００３５】
このうち、薄膜トランジスタＴｒ１，Ｔｒ２はボトムゲート構造のものであり、ガラス基板１０の直上に設けた第１電極パターン（２１）からなるゲート電極１４ａ，１４ｂを備えている。各ゲート電極１４ａ，１４ｂは、薄膜トランジスタＴｒ１、Ｔｒ２のチャネル長と同程度の各所定線幅Ｗにパターニングされている。これらのゲート電極１４ａ，１４ｂ上には、ゲート絶縁膜３１を介してチャネル領域を構成する半導体薄膜３２Ａが設けられている。この半導体薄膜３２Ａは、薄膜トランジスタＴｒ１、Ｔｒ２毎にゲート電極１４ａ，１４ｂを覆う形状にパターン形成されている。このような半導体薄膜３２Ａ上には、エッチングストッパ層３３と、不純物を含有する半導体層３４からなるソースＳ（３４）およびドレインＤ（３４）が配置されている。そして、このソースＳ／ドレインＤに接続された状態で、第２電極パターン（２２）からなるソース電極２２ｓおよびドレイン電極２２ｄがパターン形成されている。尚、図面においては、駆動用の薄膜トランジスタＴｒ２の一部においてゲート電極１４ｂが所定線幅にパターニングされている状態を図示しているが、ゲート線幅方向の全体にわたってゲート電極１４ｂが所定線幅にパターニングされていることが好ましい。
【００３６】
また、容量素子Ｃｓは、発光素子に接続される駆動用の薄膜トランジスタＴｒ２のソースＳ側と一体に形成されており、第１電極パターン（２１）からなる下部電極２１ｃと、第２電極パターン（２２）からなる上部電極２２ｃとの間に、ゲート絶縁膜３１を挟持してなる。
【００３７】
そして特に、下部電極２１ｃは、駆動用の薄膜トランジスタＴｒ２のゲート電極１４ｂから延設され、ゲート電極１４ｂと同一層で形成されている。この下部電極２１ｃは、ゲート電極１４ｂの線幅方向に隣接する位置にまで延設されるが、隣接する位置においてはゲート電極１４ｂに対して離間して配置される。また上部電極２２ｃは、駆動用の薄膜トランジスタＴｒ２のソース電極２２ｓと同一層を用いた連続的パターンとして設けられている。この上部電極２２ｃは、下部電極２１ｃと駆動用の薄膜トランジスタＴｒ２のゲート電極１４ｂとが離間している分部上においても、駆動用の薄膜トランジスタＴｒ２のソース電極２２ｓと連続的に一体形成されていて良い。
【００３８】
以上のような薄膜トランジスタＴｒ１，Ｔｒ２と容量素子Ｃｓとを用いて各副画素ａ内に設けられた画素回路は、ゲート電極１４ａ，１４ｂの線幅方向に配列されている。そして、これらの薄膜トランジスタＴｒ１，Ｔｒ２は、そのチャネル長方向を走査線１１と平行にして配置されている。これにより、各薄膜トランジスタＴｒ１，Ｔｒ２は、走査線１１方向にソースＳとドレインＤとが順に配列された状態となっている。
【００３９】
尚、各副画素ａは、信号線１３方向にも配列されており、この内部にも同一構成の画素回路が設けられている。信号線１３方向には、同一のレイアウト方向で画素回路が配列されていても良いし、電源線１２を共有する状態で電源線１２方向を対象線としてミラー反転させて配列されていても良い。これにより、信号線１３方向に隣接する２つの画素回路で１本の電源線を共通化し、レイアウト密度を低くすることができる。
【００４０】
このような状態において、各副画素ａは、上述したように信号線１３方向を対象線として走査線１１方向に交互にレイアウトを反転させたミラー反転構造で配置されている。したがって、各副画素ａを構成する画素回路は、薄膜トランジスタＴｒ１，Ｔｒ２のソースＳとドレインＤとが、これらの配列方向を交互に反転させた状態で当該配列方向に沿って順次レイアウトされることになる。
【００４１】
また隣接して配置された画素回路における駆動用の薄膜トランジスタＴｒ２では、電源線１２から延設された１本の電源線１２部分を、共通したドレイン電極２２ｄとして共有していることとする。これにより、画素回路のレイアウト密度を抑えることが可能である。尚、隣接する副画素ａは、この電源線１２部分に対して対象にレイアウトされていることになる。
【００４２】
さらに、各副画素ａに設けた画素回路においては、この画素回路に接続される発光素子の発光色毎に、薄膜トランジスタＴｒ１，Ｔｒ２のチャネル幅と、容量素子Ｃｓのレイアウト面積とが調整されていることとする。
【００４３】
一般的に、有機電界発光素子（発光素子）は、発光色毎に発光効率が異なる。このため、相対的に発光効率の低い発光色の発光素子が設けられる副画素ａほど、画素回路における薄膜トランジスタＴｒ１，Ｔｒ２のチャネル幅および容量素子Ｃｓのレイアウト面積が大きく設定されていることとする。一例としてここでは、赤色の副画素ａ（Ｒ）＜緑色の副画素a（Ｇ）＜青色の副画素a（Ｂ）の順に、薄膜トランジスタＴｒ１，Ｔｒ２のチャネル幅および容量素子Ｃｓのレイアウト面積が大きくなるように、画素回路が設計されていることとする。
【００４４】
ここで、これらの薄膜トランジスタＴｒ１，Ｔｒ２は、上述したようなボトムゲート構造であると共に、ゲート電極１４ａ，１４ｂ上に成膜した半導体薄膜３２Ａが、エネルギー線の照射によって結晶化された微結晶性の薄膜トランジスタであることとする。この際、エネルギー線として照射するレーザ光の走査方向ｖは、薄膜トランジスタＴｒ１，Ｔｒ２におけるソースＳとドレインＤの配列方向、すなわち走査線１１に沿った方向であって、ゲート電極１４ａ,１４ｂの線幅方向である。
【００４５】
＜表示装置の要部断面構成＞
以上のような構成の薄膜トランジスタ基板１ａ上には、次のような状態で発光素子が設けられている。
【００４６】
薄膜トランジスタＴｒ１，Ｔｒ２を備えた画素回路を有する薄膜トランジスタ基板１ａ上は、パッシベーション膜５１で覆われ、さらにこの上部に平坦化絶縁膜５２が設けられている。この平坦化絶縁膜５２上において各副画素ａに対応する位置に、発光素子ＥＬが設けられている。
【００４７】
各発光素子ＥＬは、副画素ａ毎にパターン形成された下部電極５３、この上部に設けられた有機材料からなる発光機能層５４、および発光機能層５４上に設けられた上部電極５５で構成されている。
【００４８】
このうち下部電極５３は陽極（または陰極）として用いられるものである。また発光機能層５４は、少なくとも有機発光層を備えており、例えば陽極側から正孔注入層、正孔輸送層、有機発光層、電子輸送層などを必要に応じて積層された構成となっている。この発光機能層５４は、各発光素子ＥＬの発光色毎に異なる構成となっている。そして上部電極５５は、有機電界発光素子ＥＬの陰極（または陽極)として用いられるものであり、全画素に共通の電極として設けられている。
【００４９】
以上のような構成の発光素子ＥＬは、下部電極５３の周囲を覆う絶縁性パターン５６によって素子分離されている。また、各発光素子ＥＬは、ここでの図示を省略した接続孔を介して、下部電極５３において駆動用の薄膜トランジスタＴｒ２のソースＳに接続された構成となっている。尚、平坦化絶縁膜５２上には、下部電極５３と同一層で構成された補助電極５３ａが設けられ、この補助電極５３ａを上部電極５５に接続させることにより、上部電極５５における電圧降下を防止する構成であることが好ましい。
【００５０】
またここでの図示は省略したが、以上のような構成の発光素子ＥＬは、接着性の封止剤を介して貼り合わされた対向基板によって封止されていることが好ましい。この場合、薄膜トランジスタ基板１ａにおける発光素子ＥＬの形成面側に、接着剤を介して対向基板を貼り合わせた構成とすれば良い。
【００５１】
このような構成の実施形態の表示装置１およびこれに用いられる薄膜トランジスタ基板１ａでは、駆動用の薄膜トランジスタＴｒ２のゲート電極１４ｂが、容量素子Ｃｓの下部電極２１ｃと線幅方向に離間して設けられ、所定線幅でパターニングされている。このため、半導体薄膜３２ａの下層のゲート電極１４ｂが、ソース側とドレイン側とで不均等であることに起因して発生する半導体薄膜３２Ａにおけるソース側とドレイン側との結晶性のばらつきを防止することができる。
【００５２】
したがって、次の製造方法で詳細に説明する、レーザアニールによって結晶化された半導体薄膜３２Ａを用いた場合であっても、特にミラー反転構造において問題となる、ソースＳ／ドレインＤの配列方向に起因する同一色の輝度ムラが防止される。尚、特に容量素子Ｃｓと一体形成された状態で、発光素子ＥＬに接続された駆動用のトランジスタＴｒ２の電流特性が、同一色の発光素子ＥＬの輝度ムラを防止する上では重要である。従来構成においては、この駆動用のトランジスタＴｒ２の電流特性のばらつきにより、信号線１３方向に伸びる縦縞の輝度ムラが発生していた。
【００５３】
しかも、容量素子Ｃｓの下部電極２１ｃは、駆動用の薄膜トランジスタＴｒ２のゲート電極１４ｂの線幅方向に隣接する位置にまで延設されており、さらに上部電極２２ｃも薄膜トランジスタＴｒ２のソース電極２２ｓと連続的に一定形成されている。このため、容量素子Ｃｓの面積を十分に広く維持することができ、容量素子Ｃｓの容量を確保することができる。したがって、薄膜トランジスタＴｒ２および容量素子Ｃｓのレイアウト方向に左右されずに、オン電流が均等な薄膜トランジスタＴｒ２と大容量が確保された容量素子Ｃｓとによって、これらに接続された発光素子ＥＬを駆動することが可能になる。
【００５４】
したがって、ミラー反転構造であってもレイアウト方向に依存することなく、輝度が高く発光素子の輝度ムラが防止された表示特性の良好な表示を行うことが可能になる。尚、スイッチング用の薄膜トランジスタＴｒ１のゲート電極１４ａもチャネル長と同程度の所定線幅にパターニングされている。このため、この薄膜トランジスタＴｒ１においても、半導体薄膜３２ａの下層のゲート電極１４ａが、ソース側とドレイン側とで不均等であることに起因して発生する半導体薄膜３２Ａにおけるソース側とドレイン側との結晶性のばらつきを防止することができる。これにより、薄膜トランジスタＴｒ１の特性ばらつきも抑えられる。
【００５５】
＜薄膜トランジスタ基板および表示装置の製造方法＞
次に、上述した構成の薄膜トランジスタ基板の製造方法および表示装置の製造方法を説明する。
【００５６】
先ず、図６に示すように、平面矩形形状のガラス基板１０を用意する。そして、このガラス基板１０に対して、例えば２枚の表示パネル２の形成領域を設定する。この際、１枚のガラス基板１０に対して、効率よく２枚の表示パネル２を配置できるように、ガラス基板１０の長辺に対して、表示パネル２の短辺を平行に配置する。そして、各表示パネル２内には、各表示パネル２と略相似形で平面矩形形状の表示領域２ａを設定する。
【００５７】
さらに表示領域２ａ内には、平面矩形形状の副画素ａを配列設定する。これらの副画素ａは、表示領域２ａの短辺方向ｙに対して、各副画素ａの長辺を平行にして配置される。さらにこれらの副画素ａは、これらの短辺方向に配列された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの副画素ａを１組とした略正方形の表示画素Ａを構成することは、上述した通りである。
【００５８】
次に、図７の平面図、および図８（１）の断面図（図７の平面図のＡ−Ａ’断面図に相当する）に示すように、ガラス基板１０上の各表示領域に、第１電極パターン（２１）からなるゲート電極１４ａ，１４ｂおよび下部電極２１ｃを形成する。また同一工程で、第１電極パターン（２１）からなる他の配線部分、例えば信号線１３の一部を形成する。
【００５９】
この際、薄膜トランジスタ（Ｔｒ１）のゲート電極１４ａおよび薄膜トランジスタ（Ｔｒ２）のゲート電極１４ｂは、チャネル長と同程度の所定線幅で、表示領域２ａの短辺方向ｙと平行に延設されるようにパターニングされる。また、下部電極２１ｃは、駆動用の薄膜トランジスタ（Ｔｒ２）のゲート電極１４ｂから延設し、ゲート電極１４ｂの線幅方向に隣接する位置にまで延設されるが、隣接する位置においてはゲート電極１４ｂに対して離間して配置されるようにパターニングされる。さらに信号線１３の一部は、表示領域２ａの短辺方向ｙと平行となるようにパターニングされる。そして、これらのゲート電極１４ａ，１４ｂおよび下部電極２１ｃを構成する第１電極パターン（２１）は、ゲート電極１４ａ，１４ｂの線幅方向（表示領域２ａの長辺方向ｘ）に配列形成されると共に、表示領域２ａの短辺方向ｙにも複数列が配列形成される。
【００６０】
このような、ゲート電極１４ａ，１４ｂおよび下部電極２１ｃを含む第１電極パターン（２１）は、例えばスパッタ法により成膜したモリブデン（Ｍｏ）膜を、レジストパターンをマスクにしてパターンエッチングすることによって形成する。尚、第１電極パターン（２１）は、モリブデン（Ｍｏ）により構成されているとは限らず、後の熱工程において変質しにくい高融点の金属であればよい。
【００６１】
次に、これらの第１電極パターン（２１）を覆う状態で、例えば酸化シリコンや窒化シリコンを用いたゲート絶縁膜３１を成膜し、さらに続けて非晶質シリコンからなる半導体薄膜３２を成膜する。
【００６２】
その後、図８（２）に示すように、半導体薄膜３２上を覆う状態で、酸化シリコンや窒化シリコンを用いたバッファ層４１を成膜し、さらに続けてモリブデン（Ｍｏ）を用いた光熱変換層４２を成膜する。尚、この光熱変換層４２は、後述するレーザ光などのエネルギー線を吸収し、光エネルギーを熱エネルギーに変換するためのものである。したがって、この光熱変換層４２としては、次に行う結晶化アニールの際に使用するレーザ光（エネルギー線）の吸収率が高いこと、バッファ層４１や半導体薄膜３２への熱拡散速度が低いこと、後の結晶化の際に生じる熱によっても変質しにくい高融点の材料であること、などの条件を満たせばどのような材料であってもよく、例えば他に炭素（Ｃ）などを用いるようにしてもよい。
【００６３】
以上の後、図７の平面図および図８（３）に示すように、光熱変換層４２およびバッファ層４１を介して半導体薄膜３２に間接的にレーザ光Ｌｈを照射し、この半導体薄膜３２に加熱処理を施す。この際、固体レーザを発信源としたレーザ光Ｌｈを照射する。これにより半導体薄膜３２におけるレーザ光Ｌｈの照射部を、ナノメートルオーダーの結晶粒に結晶化させた半導体薄膜（微結晶シリコン薄膜）３２Ａとする。
【００６４】
またここでのレーザ光Ｌｈの照射においては、ゲート電極１４ａ，１４ｂの線幅方向にレーザ光Ｌｈを走査させながら照射する。この際、線幅方向に配列された複数列のゲート電極１４ａ，１４ｂに対して、線幅方向に沿ってレーザ光Ｌｈを走査させる。これにより、レーザ光の走査方向ｖは、表示領域２ａの長辺方向ｘに対して平行、つまり図６に示すようにガラス基板１０の短辺に対して平行としている。これにより、レーザ光の走査距離が長いことによるレーザ光Ｌｈのエネルギーばらつきを防止し、より均一な結晶が得られるようにしている。
【００６５】
またここでは、線幅方向に配列された複数列のゲート電極１４ａ，１４ｂに対して、列間で往復する走査方向（ｖ）および逆の走査方向（−ｖ）となるように、レーザ光Ｌｈを走査させる。これにより、このレーザ光Ｌｈ照射による半導体薄膜３２の結晶化アニール工程を短縮化することが可能である。尚、このようなレーザ光Ｌｈの照射は、一度に複数の列部分に対してレーザ光Ｌｈを照射できる、マルチへッド方式で行われても良い。また、レーザ光Ｌｈを往復で走査させる方式に限定されることはなく、一方向のみに走査させる、いわゆるラスタスキャンであっても良い。
【００６６】
尚、レーザ光Ｌｈの走査方向（±ｖ）と垂直な方向の照射幅は、トランジスタ（Ｔｒ１）,（Ｔｒ２）の形成部を覆う程度であれば良い。そして、ここでのレーザ光Ｌｈの照射は、図３を用いて説明したように配置形成される薄膜トランジスタ（Ｔｒ１），（Ｔｒ２）の形成位置に対応する部分のみに、すなわちゲート電極１４ａ，１４ｂの上方を含む領域に対して選択的に照射されれば良い。
【００６７】
以上のようなレーザ光Ｌｈ照射の後、図８（４）に示すように、半導体薄膜３２Ａ上の光熱変換層４２およびバッファ層４１をエッチングにより除去する。
【００６８】
次に、図９（１）に示すように、半導体薄膜３２Ａ上においてゲート電極１４ａ，１４ｂに重なる位置で、チャネル領域となる半導体薄膜３２Ａ部分の上部に、絶縁性のストッパ層３３をパターン形成する。
【００６９】
次いで、図９（２）に示すように、ストッパ層３３を覆う状態で、例えばｎ型の不純物を含有するシリコンからなるｎ型半導体層３４を成膜する。
【００７０】
その後、図９（３）に示すように、ｎ型半導体層３４と半導体薄膜３２Ａとを、ゲート電極１４ａ，１４ｂの上方において島状にパターニングする。
【００７１】
しかる後、図９（４）に示すように、ｎ型半導体層３４を覆う金属膜を形成してこれをパターニングすることにより、第２電極パターン（２２）からなるソース電極２２ｓとドレイン電極２２ｄ、さらには上部電極２２ｃを形成する。また同一工程で、第２電極パターン（２２）からなる他の配線部分、例えば図３に示した走査線１１、電源線１２、および信号線１３の一部分等を形成する。
【００７２】
この際、ソース電極２２ｓ／ドレイン電極２２ｄは、ストッパ層３３上において分割する状態でパターニングする。また、ｎ型半導体層３４も、ストッパ層３３上で分離するようにパターニングし、このｎ型半導体層３４からなるソースＳ／ドレインＤを形成する。これにより、微結晶性の半導体薄膜３２Ａによってチャネル領域が構成され、このチャネル領域に接するソースＳ／ドレインＤにソース電極２２ｓ／ドレイン電極２２ｄが接続された薄膜トランジスタＴｒ１，Ｔｒ２を得る。
【００７３】
また上部電極２２ｃは、下部電極２１ｃ上に重なる位置に形成される。これにより、下部電極２１ｃと上部電極２２ｃとの間にゲート絶縁膜３１を狭持してなる容量素子Ｃｓを得る。この上部電極２２ｃは、先に述べたように、下部電極２１ｃと駆動用の薄膜トランジスタ（Ｔｒ２）のゲート電極１４ｂとが離間している分部上においても、駆動用の薄膜トランジスタ（Ｔｒ２）のソース電極２２ｓと連続的に一体形成された連続的パターンとして形成する。
【００７４】
以上により、図３に示したように、ガラス基板１０上に走査線１１、電源線１２、および信号線１３を形成し、さらに各副画素ａに薄膜トランジスタＴｒ１，Ｔｒ２および容量素子Ｃｓを形成した画素回路を有する薄膜トランジスタ基板１ａを得る。各画素回路の形成においては、薄膜トランジスタＴｒ１，Ｔｒ２のソースＳとドレインＤとがゲート電極１４ａ，１４ｂの線幅方向に交互に反転するように配線が成されることとする。
【００７５】
次に、以上のようにして作製した薄膜トランジスタ基板の上部に発光素子を形成する。この工程を、先の図４に基づいて説明する。
【００７６】
先ず、以上の画素回路（薄膜トランジスタＴｒ２および容量素子Ｃｓのみ図示）を備えた薄膜トランジスタ基板１ａ上を覆う状態で、パッシベーション膜５１を成膜し、この上部に平坦化絶縁膜５２を形成する。次に、平坦化絶縁膜５２およびパッシベーション膜５１に、薄膜トランジスタＴｒ２のソース電極２２ｓ／ドレイン電極２２ｄの一方（例えばソース電極２２ｓ）に達する接続孔（図示所略）を形成する。次に、接続孔を介してソース電極２２ｓおよびソースＳに接続された下部電極５３を、平坦化絶縁膜５２上にパターン形成する。また同一工程で、補助配線５３ａを形成する。
【００７７】
次に、下部電極５３の中央部分を広く露出して周縁を覆うと共に、補助配線５３ａの一部を露出させる形状の絶縁性パターン５６を形成する。この絶縁性パターン５６において下部電極５３を露出させた開口部分が画素開口となる。
【００７８】
その後、絶縁性パターン５６から露出した下部電極５３を覆う状態で、有機材料を用いて構成される発光機能層５４を形成する。この発光機能層５４は、ここで形成する発光素子の発光色毎に異なる工程で個別に形成することとする。ただし、共通で用いることができる材料層は、同一工程で連続形成しても良い。次いで、発光機能層５４を覆うと共に補助配線５３ａに接続された状態で、全画素に共通の上部電極５５を形成する。
【００７９】
以上により、平坦化絶縁膜５２上に、下部電極５３と上部電極５５との間に有機発光層を含む発光機能層５４を挟持してなる各色発光の発光素子ＥＬを形成する。これらの発光素子ＥＬは、下部電極５３において薄膜トランジスタＴｒ２に接続された構成となっている。
【００８０】
以上の後、ここでの図示は省略したが、ガラス基板１０の発光素子ＥＬ形成面側に対向基板を配置し、接着性の封止剤を介してガラス基板１０と対向基板とを貼合せる。そして、図６に示したように、１枚のガラス基板１０に複数の表示パネル２の形成領域が設定されている場合であれば、表示パネル２毎にガラス基板１０および対向基板を分割し、各分割部分に対して必要に応じて所定手順でフレキシブルプリント基板を接続させて表示装置１を完成させる。
【００８１】
以上説明した第１実施形態の製造方法により、図１〜図５を用いて説明したようにミラー反転構造で画素回路が配列された表示装置１を得ることができる。
【００８２】
特にこの製造方法では、薄膜トランジスタＴｒ１，Ｔｒ２のチャネル領域を構成する半導体薄膜３２の結晶化アニールの際には、図３および図６に示されるように、ゲート電極１４ａ，１４ｂの線幅方向（走査線１１方向）に沿ってレーザ光を走査させている。このため、この配列方向に沿ってミラー反転構造で配列された画素回路を構成する薄膜トランジスタＴｒ１，Ｔｒ２は、ソース側を上流としレーザ光Ｌｈが照射されたものと、ドレイン側を上流としてレーザ光Ｌｈが照射されたものとが交互に配置されることになる。
【００８３】
しかしながら、上述した製造方法によって得られる表示装置１では、特に発光素子ＥＬの輝度に大きな影響を及ぼす薄膜トランジスタＴｒ２のゲート電極１４ｂが、容量素子Ｃｓの下部電極２１ｃと線幅方向に離間して設けられ、所定線幅でパターニングされている。このため、結晶化アニールにおいてのレーザ光Ｌｈ照射の際のゲート電極１４ｂの熱拡散の影響は、半導体薄膜３２のソース側とドレイン側とに対して均等に影響を及ぼすことになる。したがって、半導体薄膜３２におけるソース側とドレイン側との結晶性のばらつきを防止することができる。そして、レーザ光Ｌｈの走査方向に隣接する表示画素Ａに設けられた同一色の副画素に、レイアウト反転した画素回路が設けられていても、電流特性が均一な駆動用のトランジスタＴｒ２を得ることができる。尚、特に容量素子Ｃｓと一体形成されて発光素子ＥＬに接続された駆動用のトランジスタＴｒ２の電流特性が、同一色の発光素子ＥＬの輝度ムラを防止する上で重要である。
【００８４】
この結果、ミラー反転構造であってもレイアウト方向に依存ぜずに、輝度ムラなく発光素子ＥＬを駆動することが可能な薄膜トランジスタ基板１ａを得ることが可能であり、またこれを用いて表示特性の良好な表示を行う表示装置１を得ることが可能である。
【００８５】
尚、以上説明した実施形態においては、ミラー反転構造で画素回路を配置した薄膜トランジスタ基板１ａとこれを設けた表示装置を例示した。しかしながら、本発明は、薄膜トランジスタのゲート電極と容量素子の下部電極とが連続して形成され、かつ薄膜トランジスタのソース電極はたまドレイン電極と容量素子の上部電極とが一体に形成された回路を備えた構成に広く適用可能である。
【００８６】
＜適用例＞
以上説明した本発明に係る製造方法によって得られる表示装置は、図１０〜図１４に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。以下に、本発明が適用される電子機器の一例について説明する。
【００８７】
図１０は、本発明が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明に係る表示装置を用いることにより作成される。
【００８８】
図１１は、本発明が適用されるデジタルカメラを示す図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明に係る表示装置を用いることにより作製される。
【００８９】
図１２は、本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明に係る表示装置を用いることにより作製される。
【００９０】
図１３は、本発明が適用されるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明に係る表示装置を用いることにより作製される。
【００９１】
図１４は、本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本発明に係る表示装置を用いることにより作製される。
【図面の簡単な説明】
【００９２】
【図１】実施形態の表示装置の全体構成を示す平面図である。
【図２】実施形態の表示装置の回路構成図である。
【図３】実施形態の表示装置における薄膜トランジスタ基板の構成図である。
【図４】図３の要部拡大図である。
【図５】図４のＡ−Ａ’断面図に相当する表示装置の要部断面図である。
【図６】本発明の表示装置の製造工程を説明するための基板構成図である。
【図７】実施形態の製造工程の一部を説明するための要部平面工程図である。
【図８】実施形態の表示装置の製造工程を説明するための断面工程図（その１）である。
【図９】実施形態の表示装置の製造工程を説明するための断面工程図（その２）である。
【図１０】本発明が適用されるテレビを示す斜視図である。
【図１１】本発明が適用されるデジタルカメラを示す図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１２】本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。
【図１３】本発明が適用されるビデオカメラを示す斜視図である。
【図１４】本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図１５】従来のミラー反転構造の表示装置用の薄膜トランジスタ基板のレイアウト図である。
【図１６】従来の製造工程を説明するための要部平面工程図である。
【符号の説明】
【００９３】
１…表示装置、１ａ…薄膜トランジスタ基板、１２…電源線、１４ａ，１４ｂ…ゲート電極、２１ｃ…下部電極、３１…ゲート絶縁膜、３２…非晶質の半導体薄膜、３２Ａ…結晶化させた半導体薄膜、Ｃｓ…容量素子、ＥＬ…発光素子、ＥＬ（Ｒ）…赤色発光素子、ＥＬ（Ｇ）…緑色発光素子、ＥＬ（Ｂ）…青色発光素子、…発光素子、Ｌｈ…レーザ光（エネルギー線）、Ｔｒ１，Ｔｒ２…薄膜トランジスタ、±ｖ…走査方向
【技術分野】
【０００１】
本発明は表示装置および表示装置の製造方法、ならびに薄膜トランジスタ基板および薄膜トランジスタ基板の製造方法に関し、特には有機電界発光素子を備えたアクティブマトリックス駆動の表示装置およびその製造方法、ならびにこの表示装置に好適に用いられる薄膜トランジスタ基板および薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
有機電界発光素子とこれに接続された画素回路とを基板上に配列形成してなるアクティブマトリックス駆動の表示装置においては、画素回路を構成する薄膜トランジスタ（thin film transistor：ＴＦＴ）の電流量によって有機電界発光素子の輝度が決定される。有機電界発光素子に供給する電流量を決定する画素回路は映像信号をサンプリングするＴＦＴと映像信号を保持する容量と保持された映像信号に基づいて有機電界発光素子を電流駆動する駆動ＴＦＴの最低でも３素子が必要であり、液晶素子と比較すると画素回路のレイアウト密度が大きくなる。
【０００３】
そこで、基板上において走査線方向に隣接配置された画素回路のレイアウトを反転させた、いわゆるミラー反転構造とすることで、２つの画素回路で１本の電源線を共通化し、レイアウト密度を低くする構成が提案されている（下記特許文献１〜５参照）。
【０００４】
図１５には、このようなミラー反転構造の表示装置用の薄膜トランジスタ基板のレイアウト図を示す。この図に示すように、基板１０上の表示領域内には、走査線１１および電源線１２が平行に配線され、これらと垂直に信号線１３が配線されている。そして、走査線１１および電源線１２と、信号線１３との各交差部に対応して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に対応する各副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）が順に配列されている。これらの副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）は、３色を１組とした略正方形の表示画素Ａを構成している。
【０００５】
各色の副画素ａ内には、薄膜トランジスタＴｒ１，Ｔｒ２’および容量素子Ｃｓを備えた画素回路が配置されている。各薄膜トランジスタＴｒ１，Ｔｒ２’は、信号線１３と平行に延設されたゲート電極１４ａ，１４ｂ’を備えている。このうち一方の薄膜トランジスタＴｒ２’のゲート電極１４ｂ’は、容量素子Ｃｓの下部電極２１ｃと一体に形成されている。そして薄膜トランジスタＴｒ２’が、隣接する副画素ａ間において、１本の電源線１２部分をドレイン側において共有した構成となっている。このような各副画素ａは、薄膜トランジスタＴｒ２’に有機電界発光素子（図示省略）を接続させる構成となっている。
【０００６】
また上述したように、画素回路を構成する薄膜トランジスタの電流量によって有機電界発光素子の輝度が決定される表示装置においては、輝度ムラを抑えた良好な表示を行なうために、薄膜トランジスタの特性ばらつきを抑えることが重要である。
【０００７】
ところが薄膜トランジスタのチャネル領域を多結晶シリコンで構成する場合、チャネル領域内に存在する結晶粒の大きさが不均一なためトランジスタ特性がばらつきやすい。そこで、チャネル領域を構成する半導体薄膜を結晶粒の大きさが不均一にならない程度に微結晶化する方法として、固体レーザを用いて非晶質薄膜を微結晶化する結晶化アニールが行われている。
【０００８】
ここで先の図１５を用いて説明したミラー反転構造の薄膜トランジスタ基板を作製する場合、このような結晶化アニール工程は、例えば次のように行なわれる。先ず、図１６に示すように、基板１０上に、第１電極パターン（２１）からなるゲート電極１４ａ，１４ｂ’、さらには下部電極２１ｃおよびその他の電極を形成した後、これらの第１電極パターン（２１）を覆う状態で、ゲート絶縁膜、および非晶質の半導体薄膜を成膜する。次に、必要に応じて半導体薄膜上にバッファ層や光熱変換層を成膜した後、これらの層を介して固体レーザから発生させたレーザ光を半導体薄膜に対して走査させながら照射する。これにより、レーザ光の照射部に対応する半導体薄膜部分を微結晶化させた半導体薄膜３２Ａとする。この際、レーザ光の走査方向（ｖ）は、走査線１１に沿った方向、すなわち薄膜トランジスタＴｒ１，Ｔｒ２’のチャネル長方向でありゲート電極１４ａ，１４ｂ’の線幅方向とする。
【０００９】
【特許文献１】特許第４０３６２３５号
【特許文献２】特開２００５−２６６８３０号公報
【特許文献３】特開２００６−１１４２９号公報
【特許文献４】特開２００６−３４３７６８号公報
【特許文献５】特開２００８−３３０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した固体レーザを用いた半導体薄膜の結晶化アニールは、エキシマレーザを用いた結晶化アニールと比較して、半導体薄膜の結晶化に必要な熱量を供給した場合の熱拡散長が長くなる。このため、半導体薄膜の下層に設けられているゲート電極による熱伝導の影響が顕著であり、ゲート電極の配置状態が薄膜トランジスタを構成する半導体薄膜部分の結晶性に影響を及ぼすことになる。
【００１１】
つまり上述したように、図１５に示す走査線１１に沿った方向、すなわちゲート電極１４ａ，１４ｂ’の線幅方向（チャネル長方向）がレーザ光の走査方向（ｖ）である場合、走査方向の上流側ではゲート電極１４ａ，１４ｂ’が熱的に飽和し難く、レーザ光の走査方向（ｖ）の下流側ではゲート電極１４ａ，１４ｂ’が熱的に飽和し易い。
【００１２】
このため、ゲート電極１４ａ，１４ｂ’を挟んでレーザ光の走査方向（ｖ）の上流側では、レーザ光照射によってゲート電極１４ａ，１４ｂ’が十分に加熱される前に半導体薄膜の結晶化が行われるため、結晶性が疎になる。これに対して、ゲート電極１４ａ，１４ｂ’を挟んでレーザ光の走査方向（ｖ）の下流側では、レーザ光照射によってゲート電極が十分に加熱された状態で半導体薄膜の結晶化が行われるため、結晶性が密になる。つまり、図１５の左側画素Ａ内のa（Ｒ）、a（Ｂ）、および右側画素Ａ内のa（Ｇ）の駆動トランジスタＴｒ２’においては、ソース側の熱拡散が進み易く結晶性が疎である。これに対して、図１５の左側画素Ａ内のａ（Ｇ）、および右側画素Ａ内のａ（Ｒ）、ａ(Ｂ）の駆動トランジスタＴｒ２’においては、逆にソース側の結晶性が密になる。このようなチャネル領域におけるチャネル長方向での結晶性の疎密は、薄膜トランジスタのオン電流に大きな影響を及す。
【００１３】
したがって、隣接する副画素ａのレイアウトがミラー反転している構成であれば、走査線１１方向に隣接する表示画素Ａ間において同一色の副画素ａ［例えば副画素ａ（Ｇ）］の薄膜トランジスタＴｒ１，Ｔｒ２’のレイアウトが反転する。このため同一色の副画素ａ間の薄膜トランジスタＴｒ１，Ｔｒ２’においては、上述したチャネル長方向の端部での結晶性の疎密に起因するトランジスタ特性、例えばオン電流に差が生じる。これにより、隣接する表示画素Ａ間における同一色の副画素ａでは薄膜トランジスタＴｒ１，Ｔｒ２’に接続された発光素子に輝度差が生じ、結果として走査線１１方向に隣接する表示画素Ａ間の輝度差が、走査線１１方向の輝度ムラとして視認されてしまう。
【００１４】
そこで本発明は、画素回路のレイアウトに依存することなく薄膜トランジスタのオン電流を均一にすることが可能で、これにより薄膜トランジスタに接続された発光素子の輝度ムラが防止された表示特性の良好な表示装置を提供すること、さらにはこのような表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
このような目的を達成するための本発明の表示装置は、薄膜トランジスタと容量素子とを設けた画素回路を、薄膜トランジスタのゲート電極の線幅方向に配列したものであり、次のように構成されている。薄膜トランジスタは、ゲート電極上にゲート絶縁膜を介して半導体薄膜を設けて構成されたものである。特にゲート電極は、所定線幅にパターニングされている。容量素子は、ゲート電極から延設された下部電極上に前記ゲート絶縁膜を介して上部電極を設けて構成されたものである。そして特に、下部電極は、ゲート電極の線幅方向に隣接させた状態で当該ゲート電極に対して離間して配置されている。また上部電極は、ソース電極またはドレイン電極と同一層を用いた連続的パターンとして設けられている。
【００１６】
尚、本発明は、以上のような構成の薄膜トランジスタと容量素子と備えた回路を配列してなる薄膜トランジスタ基板でもある。
【００１７】
このような構成の表示装置および薄膜トランジスタ基板では、薄膜トランジスタのゲート電極が、容量素子の下部電極と線幅方向に離間して設けられ、所定線幅でパターニングされたものである。このため、半導体薄膜の下層のゲート電極が、ソース側とドレイン側とで不均等であることに起因して発生する半導体薄膜におけるソース側とドレイン側との結晶性のばらつきを防止することができる。しかも、下部電極は、ゲート電極の線幅方向に隣接して延設されているため大面積を維持でき、この下部電極を用いて構成された容量素子における容量を確保することができる。したがって、薄膜トランジスタおよび容量素子のレイアウト方向に左右されずに、オン電流が均等な薄膜トランジスタと大容量が確保された容量素子とによって、これらに接続された発光素子を駆動することが可能になる。
【００１８】
また本発明の表示装置の製造方法は、次のような工程を行なう。先ず、所定線幅のゲート電極と、当該ゲート電極から延設され当該ゲート電極の線幅方向に当該ゲート電極に対して離間して配置された下部電極とからなる電極パターンを、当該ゲート電極の線幅方向に配列形成する。次に、配列形成された電極パターンを覆う状態でゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する。次いで、ゲート電極の線幅方向にエネルギー線を走査させながら照射することにより半導体薄膜を結晶化させる。その後、ゲート電極上において結晶化させた半導体薄膜にソース電極とドレイン電極とを接続させて薄膜トランジスタを形成する。また、下部電極上にソース電極またはドレイン電極と同一層からなる連続的パターンとして上部電極を設けることで容量素子を形成する。
【００１９】
尚、本発明は、以上のような工程を行う薄膜トランジスタ基板の製造方法でもある。
【００２０】
以上のような製造方法により、上述した構成の表示装置や薄膜トランジスタ基板を得ることができる。特にこの製造方法では、ゲート電極の線幅方向に沿ってエネルギー線を走査させることで、薄膜トランジスタを構成する半導体薄膜を結晶化させている。このため、この配列方向に沿って設けられた画素回路を構成する薄膜トランジスタは、ソース側を上流としてエネルギー線が照射されたものと、ドレイン側を上流としてエネルギー線が照射されたものとが交互に配置されることになる。しかしながら、この方法によって得られる上述した本発明構成の表示装置は、薄膜トランジスタのゲート電極が、容量素子の下部電極と線幅方向に離間して設けられ、所定線幅でパターニングされたものである。このため、結晶化の際には、半導体薄膜の下層のゲート電極は、ソース側とドレイン側とに対して均等に影響を及ぼすことになる。したがって、下層のゲート電極の形状に起因して発生する半導体薄膜におけるソース側とドレイン側との結晶性のばらつきを防止することができる。
【発明の効果】
【００２１】
以上説明したように本発明によれば、エネルギー線を走査させて結晶化した半導体薄膜を用いて薄膜トランジスタを構成する場合であっても、そのレイアウト方向に依存することなく薄膜トランジスタのオン電流を均一にすることができる。また、このような薄膜トランジスタと大容量が確保された容量素子とによって、これらに接続された発光素子を駆動することが可能になる。したがって、発光素子の輝度ムラが防止された表示特性の良好な表示装置を得ることが可能になる。さらに、レイアウト方向に依存することなく薄膜トランジスタのオン電流を均一にすることができるため、このレイアウト方向において往復でエネルギー線の走査を行なうこともでる。この結果、半導体薄膜の結晶化アニール工程を短縮化することが可能である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を、薄膜トランジスタに有機電界発光素子を接続させたアクティブマトリックス型の表示装置、およびこの表示装置に用いる薄膜トランジスタ基板に適用した実施の形態を、図面に基づいて詳細に説明する。尚、図１５を用いて説明した従来の構成と同一の構成要素には、同一の符号を付して説明を行う。
【００２３】
＜表示装置の全体構成＞
図１は、第１実施形態の表示装置１の全体構成を示す平面図である。
【００２４】
この図に示すように、表示装置１は、表示パネル２と、この周縁部に接続されたフレキシブルプリント基板３，４，５とを備えて構成されている。フレキシブルプリント基板３，４，５は、例えば映像信号供給用基板３、電源供給用基板４、および走査信号及び電源制御信号供給用基板５である。
【００２５】
表示パネル２は、平面矩形形状であり、その中央部には表示パネル２と略相似形の表示領域２ａが設定されている。表示領域２ａ内には、表示領域２ａの長辺方向ｘに沿って走査線１１および電源線１２が配線され、これと垂直に信号線１３が配線されている。そして、これらの走査線１１および電源線１２と、信号線１３との各交差部に対応して副画素ａが配置されている。尚、各走査線１１及び電源線１２には、走査信号及び電源制御信号供給用基板５から信号が入力される。信号線１３には映像信号供給用基板３から信号が入力される。また、後述する有機電界発光素子の陰極（または陽極)で全画素に共通の電極に電源供給用基板４から信号が入力される。
【００２６】
副画素ａは、それぞれが矩形形状であって、信号線１３に対して長辺を平行に保って配置される。さらにこれらの副画素ａは、走査線１１方向に配列された３つの副画素ａを１組とした略正方形の表示画素Ａを構成している。
【００２７】
ここでは、各表示画素Ａを構成する３つの副画素は、赤（Ｒ），緑（Ｇ），青（Ｂ）の３つの副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）であることとする。尚、表示画素Ａを構成する副画素ａは、これに限定されることはなく、さらに白（Ｗ）の表示を行う副画素を走査線１１方向に加えた４つの画素を用いても良い。
【００２８】
また各表示画素Ａを構成する３つの副画素は、信号線１３方向を対象線とし、走査線１１方向に交互にレイアウトを反転させたミラー反転構造で配置されていることとする。これにより、２つの画素回路で１本の電源線を共通化し、レイアウト密度を低くすることができる。
【００２９】
そして表示領域２ａには、以上のような３つの副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）（代表してａと記す）を走査線１１方向に配列した表示画素Ａが、走査線１１および電源線１２方向、さらには信号線１３方向に沿ってマトリックス状に配列されている。
【００３０】
＜表示装置の回路構成＞
図２には、表示装置１における表示領域の回路構成図を示す。
【００３１】
この図に示すように、各副画素ａには、スイッチング用の薄膜トランジスタＴｒ１、駆動用の薄膜トランジスタＴｒ２、さらには容量素子Ｃｓが配置され、これらによって画素回路が構成されている。尚、薄膜トランジスタＴｒ１，Ｔｒ２は、ここではｎチャンネルのＭＯＳトランジスタであることとする。
【００３２】
各画素回路は、駆動用の薄膜トランジスタＴｒ２のソースＳにおいて、各発光色の発光素子ＥＬ（Ｒ），ＥＬ（Ｇ），ＥＬ（Ｂ）に接続されている。このような画素回路においては、走査線１１で選択されたスイッチング用の薄膜トランジスタＴｒ１を介して信号線１３から書き込まれた映像信号が保持容量Ｃｓに保持される。そして、保持容量Ｃｓに保持された信号量に応じた電流が、駆動用の薄膜トランジスタＴｒ２のソースＳから、各発光素子ＥＬ（Ｒ），ＥＬ（Ｇ），ＥＬ（Ｂ）に供給される。これにより、供給された電流値に応じた輝度で各発光素子ＥＬ（Ｒ），ＥＬ（Ｇ），ＥＬ（Ｂ）が発光する構成となっている。
【００３３】
＜表示装置に用いる薄膜トランジスタ基板の構成＞
図３には、以上のような表示装置において各副画素ａに設けた画素回路を有する薄膜トランジスタ基板のレイアウト図を示す。ここでは、走査線１１方向に隣接する２つの表示画素Ａ分部に対応するレイアウト図を示す。また図４には図３における要部拡大図を示し、図５には図３および図４におけるＡ−Ａ’断面に相当する表示装置の要部断面図を示す。
【００３４】
これらの図に示すように、薄膜トランジスタ基板１ａを構成するガラス基板１０上の各副画素ａ内には、薄膜トランジスタＴｒ１，Ｔｒ２と容量素子Ｃｓとからなる画素回路が配置されている。
【００３５】
このうち、薄膜トランジスタＴｒ１，Ｔｒ２はボトムゲート構造のものであり、ガラス基板１０の直上に設けた第１電極パターン（２１）からなるゲート電極１４ａ，１４ｂを備えている。各ゲート電極１４ａ，１４ｂは、薄膜トランジスタＴｒ１、Ｔｒ２のチャネル長と同程度の各所定線幅Ｗにパターニングされている。これらのゲート電極１４ａ，１４ｂ上には、ゲート絶縁膜３１を介してチャネル領域を構成する半導体薄膜３２Ａが設けられている。この半導体薄膜３２Ａは、薄膜トランジスタＴｒ１、Ｔｒ２毎にゲート電極１４ａ，１４ｂを覆う形状にパターン形成されている。このような半導体薄膜３２Ａ上には、エッチングストッパ層３３と、不純物を含有する半導体層３４からなるソースＳ（３４）およびドレインＤ（３４）が配置されている。そして、このソースＳ／ドレインＤに接続された状態で、第２電極パターン（２２）からなるソース電極２２ｓおよびドレイン電極２２ｄがパターン形成されている。尚、図面においては、駆動用の薄膜トランジスタＴｒ２の一部においてゲート電極１４ｂが所定線幅にパターニングされている状態を図示しているが、ゲート線幅方向の全体にわたってゲート電極１４ｂが所定線幅にパターニングされていることが好ましい。
【００３６】
また、容量素子Ｃｓは、発光素子に接続される駆動用の薄膜トランジスタＴｒ２のソースＳ側と一体に形成されており、第１電極パターン（２１）からなる下部電極２１ｃと、第２電極パターン（２２）からなる上部電極２２ｃとの間に、ゲート絶縁膜３１を挟持してなる。
【００３７】
そして特に、下部電極２１ｃは、駆動用の薄膜トランジスタＴｒ２のゲート電極１４ｂから延設され、ゲート電極１４ｂと同一層で形成されている。この下部電極２１ｃは、ゲート電極１４ｂの線幅方向に隣接する位置にまで延設されるが、隣接する位置においてはゲート電極１４ｂに対して離間して配置される。また上部電極２２ｃは、駆動用の薄膜トランジスタＴｒ２のソース電極２２ｓと同一層を用いた連続的パターンとして設けられている。この上部電極２２ｃは、下部電極２１ｃと駆動用の薄膜トランジスタＴｒ２のゲート電極１４ｂとが離間している分部上においても、駆動用の薄膜トランジスタＴｒ２のソース電極２２ｓと連続的に一体形成されていて良い。
【００３８】
以上のような薄膜トランジスタＴｒ１，Ｔｒ２と容量素子Ｃｓとを用いて各副画素ａ内に設けられた画素回路は、ゲート電極１４ａ，１４ｂの線幅方向に配列されている。そして、これらの薄膜トランジスタＴｒ１，Ｔｒ２は、そのチャネル長方向を走査線１１と平行にして配置されている。これにより、各薄膜トランジスタＴｒ１，Ｔｒ２は、走査線１１方向にソースＳとドレインＤとが順に配列された状態となっている。
【００３９】
尚、各副画素ａは、信号線１３方向にも配列されており、この内部にも同一構成の画素回路が設けられている。信号線１３方向には、同一のレイアウト方向で画素回路が配列されていても良いし、電源線１２を共有する状態で電源線１２方向を対象線としてミラー反転させて配列されていても良い。これにより、信号線１３方向に隣接する２つの画素回路で１本の電源線を共通化し、レイアウト密度を低くすることができる。
【００４０】
このような状態において、各副画素ａは、上述したように信号線１３方向を対象線として走査線１１方向に交互にレイアウトを反転させたミラー反転構造で配置されている。したがって、各副画素ａを構成する画素回路は、薄膜トランジスタＴｒ１，Ｔｒ２のソースＳとドレインＤとが、これらの配列方向を交互に反転させた状態で当該配列方向に沿って順次レイアウトされることになる。
【００４１】
また隣接して配置された画素回路における駆動用の薄膜トランジスタＴｒ２では、電源線１２から延設された１本の電源線１２部分を、共通したドレイン電極２２ｄとして共有していることとする。これにより、画素回路のレイアウト密度を抑えることが可能である。尚、隣接する副画素ａは、この電源線１２部分に対して対象にレイアウトされていることになる。
【００４２】
さらに、各副画素ａに設けた画素回路においては、この画素回路に接続される発光素子の発光色毎に、薄膜トランジスタＴｒ１，Ｔｒ２のチャネル幅と、容量素子Ｃｓのレイアウト面積とが調整されていることとする。
【００４３】
一般的に、有機電界発光素子（発光素子）は、発光色毎に発光効率が異なる。このため、相対的に発光効率の低い発光色の発光素子が設けられる副画素ａほど、画素回路における薄膜トランジスタＴｒ１，Ｔｒ２のチャネル幅および容量素子Ｃｓのレイアウト面積が大きく設定されていることとする。一例としてここでは、赤色の副画素ａ（Ｒ）＜緑色の副画素a（Ｇ）＜青色の副画素a（Ｂ）の順に、薄膜トランジスタＴｒ１，Ｔｒ２のチャネル幅および容量素子Ｃｓのレイアウト面積が大きくなるように、画素回路が設計されていることとする。
【００４４】
ここで、これらの薄膜トランジスタＴｒ１，Ｔｒ２は、上述したようなボトムゲート構造であると共に、ゲート電極１４ａ，１４ｂ上に成膜した半導体薄膜３２Ａが、エネルギー線の照射によって結晶化された微結晶性の薄膜トランジスタであることとする。この際、エネルギー線として照射するレーザ光の走査方向ｖは、薄膜トランジスタＴｒ１，Ｔｒ２におけるソースＳとドレインＤの配列方向、すなわち走査線１１に沿った方向であって、ゲート電極１４ａ,１４ｂの線幅方向である。
【００４５】
＜表示装置の要部断面構成＞
以上のような構成の薄膜トランジスタ基板１ａ上には、次のような状態で発光素子が設けられている。
【００４６】
薄膜トランジスタＴｒ１，Ｔｒ２を備えた画素回路を有する薄膜トランジスタ基板１ａ上は、パッシベーション膜５１で覆われ、さらにこの上部に平坦化絶縁膜５２が設けられている。この平坦化絶縁膜５２上において各副画素ａに対応する位置に、発光素子ＥＬが設けられている。
【００４７】
各発光素子ＥＬは、副画素ａ毎にパターン形成された下部電極５３、この上部に設けられた有機材料からなる発光機能層５４、および発光機能層５４上に設けられた上部電極５５で構成されている。
【００４８】
このうち下部電極５３は陽極（または陰極）として用いられるものである。また発光機能層５４は、少なくとも有機発光層を備えており、例えば陽極側から正孔注入層、正孔輸送層、有機発光層、電子輸送層などを必要に応じて積層された構成となっている。この発光機能層５４は、各発光素子ＥＬの発光色毎に異なる構成となっている。そして上部電極５５は、有機電界発光素子ＥＬの陰極（または陽極)として用いられるものであり、全画素に共通の電極として設けられている。
【００４９】
以上のような構成の発光素子ＥＬは、下部電極５３の周囲を覆う絶縁性パターン５６によって素子分離されている。また、各発光素子ＥＬは、ここでの図示を省略した接続孔を介して、下部電極５３において駆動用の薄膜トランジスタＴｒ２のソースＳに接続された構成となっている。尚、平坦化絶縁膜５２上には、下部電極５３と同一層で構成された補助電極５３ａが設けられ、この補助電極５３ａを上部電極５５に接続させることにより、上部電極５５における電圧降下を防止する構成であることが好ましい。
【００５０】
またここでの図示は省略したが、以上のような構成の発光素子ＥＬは、接着性の封止剤を介して貼り合わされた対向基板によって封止されていることが好ましい。この場合、薄膜トランジスタ基板１ａにおける発光素子ＥＬの形成面側に、接着剤を介して対向基板を貼り合わせた構成とすれば良い。
【００５１】
このような構成の実施形態の表示装置１およびこれに用いられる薄膜トランジスタ基板１ａでは、駆動用の薄膜トランジスタＴｒ２のゲート電極１４ｂが、容量素子Ｃｓの下部電極２１ｃと線幅方向に離間して設けられ、所定線幅でパターニングされている。このため、半導体薄膜３２ａの下層のゲート電極１４ｂが、ソース側とドレイン側とで不均等であることに起因して発生する半導体薄膜３２Ａにおけるソース側とドレイン側との結晶性のばらつきを防止することができる。
【００５２】
したがって、次の製造方法で詳細に説明する、レーザアニールによって結晶化された半導体薄膜３２Ａを用いた場合であっても、特にミラー反転構造において問題となる、ソースＳ／ドレインＤの配列方向に起因する同一色の輝度ムラが防止される。尚、特に容量素子Ｃｓと一体形成された状態で、発光素子ＥＬに接続された駆動用のトランジスタＴｒ２の電流特性が、同一色の発光素子ＥＬの輝度ムラを防止する上では重要である。従来構成においては、この駆動用のトランジスタＴｒ２の電流特性のばらつきにより、信号線１３方向に伸びる縦縞の輝度ムラが発生していた。
【００５３】
しかも、容量素子Ｃｓの下部電極２１ｃは、駆動用の薄膜トランジスタＴｒ２のゲート電極１４ｂの線幅方向に隣接する位置にまで延設されており、さらに上部電極２２ｃも薄膜トランジスタＴｒ２のソース電極２２ｓと連続的に一定形成されている。このため、容量素子Ｃｓの面積を十分に広く維持することができ、容量素子Ｃｓの容量を確保することができる。したがって、薄膜トランジスタＴｒ２および容量素子Ｃｓのレイアウト方向に左右されずに、オン電流が均等な薄膜トランジスタＴｒ２と大容量が確保された容量素子Ｃｓとによって、これらに接続された発光素子ＥＬを駆動することが可能になる。
【００５４】
したがって、ミラー反転構造であってもレイアウト方向に依存することなく、輝度が高く発光素子の輝度ムラが防止された表示特性の良好な表示を行うことが可能になる。尚、スイッチング用の薄膜トランジスタＴｒ１のゲート電極１４ａもチャネル長と同程度の所定線幅にパターニングされている。このため、この薄膜トランジスタＴｒ１においても、半導体薄膜３２ａの下層のゲート電極１４ａが、ソース側とドレイン側とで不均等であることに起因して発生する半導体薄膜３２Ａにおけるソース側とドレイン側との結晶性のばらつきを防止することができる。これにより、薄膜トランジスタＴｒ１の特性ばらつきも抑えられる。
【００５５】
＜薄膜トランジスタ基板および表示装置の製造方法＞
次に、上述した構成の薄膜トランジスタ基板の製造方法および表示装置の製造方法を説明する。
【００５６】
先ず、図６に示すように、平面矩形形状のガラス基板１０を用意する。そして、このガラス基板１０に対して、例えば２枚の表示パネル２の形成領域を設定する。この際、１枚のガラス基板１０に対して、効率よく２枚の表示パネル２を配置できるように、ガラス基板１０の長辺に対して、表示パネル２の短辺を平行に配置する。そして、各表示パネル２内には、各表示パネル２と略相似形で平面矩形形状の表示領域２ａを設定する。
【００５７】
さらに表示領域２ａ内には、平面矩形形状の副画素ａを配列設定する。これらの副画素ａは、表示領域２ａの短辺方向ｙに対して、各副画素ａの長辺を平行にして配置される。さらにこれらの副画素ａは、これらの短辺方向に配列された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの副画素ａを１組とした略正方形の表示画素Ａを構成することは、上述した通りである。
【００５８】
次に、図７の平面図、および図８（１）の断面図（図７の平面図のＡ−Ａ’断面図に相当する）に示すように、ガラス基板１０上の各表示領域に、第１電極パターン（２１）からなるゲート電極１４ａ，１４ｂおよび下部電極２１ｃを形成する。また同一工程で、第１電極パターン（２１）からなる他の配線部分、例えば信号線１３の一部を形成する。
【００５９】
この際、薄膜トランジスタ（Ｔｒ１）のゲート電極１４ａおよび薄膜トランジスタ（Ｔｒ２）のゲート電極１４ｂは、チャネル長と同程度の所定線幅で、表示領域２ａの短辺方向ｙと平行に延設されるようにパターニングされる。また、下部電極２１ｃは、駆動用の薄膜トランジスタ（Ｔｒ２）のゲート電極１４ｂから延設し、ゲート電極１４ｂの線幅方向に隣接する位置にまで延設されるが、隣接する位置においてはゲート電極１４ｂに対して離間して配置されるようにパターニングされる。さらに信号線１３の一部は、表示領域２ａの短辺方向ｙと平行となるようにパターニングされる。そして、これらのゲート電極１４ａ，１４ｂおよび下部電極２１ｃを構成する第１電極パターン（２１）は、ゲート電極１４ａ，１４ｂの線幅方向（表示領域２ａの長辺方向ｘ）に配列形成されると共に、表示領域２ａの短辺方向ｙにも複数列が配列形成される。
【００６０】
このような、ゲート電極１４ａ，１４ｂおよび下部電極２１ｃを含む第１電極パターン（２１）は、例えばスパッタ法により成膜したモリブデン（Ｍｏ）膜を、レジストパターンをマスクにしてパターンエッチングすることによって形成する。尚、第１電極パターン（２１）は、モリブデン（Ｍｏ）により構成されているとは限らず、後の熱工程において変質しにくい高融点の金属であればよい。
【００６１】
次に、これらの第１電極パターン（２１）を覆う状態で、例えば酸化シリコンや窒化シリコンを用いたゲート絶縁膜３１を成膜し、さらに続けて非晶質シリコンからなる半導体薄膜３２を成膜する。
【００６２】
その後、図８（２）に示すように、半導体薄膜３２上を覆う状態で、酸化シリコンや窒化シリコンを用いたバッファ層４１を成膜し、さらに続けてモリブデン（Ｍｏ）を用いた光熱変換層４２を成膜する。尚、この光熱変換層４２は、後述するレーザ光などのエネルギー線を吸収し、光エネルギーを熱エネルギーに変換するためのものである。したがって、この光熱変換層４２としては、次に行う結晶化アニールの際に使用するレーザ光（エネルギー線）の吸収率が高いこと、バッファ層４１や半導体薄膜３２への熱拡散速度が低いこと、後の結晶化の際に生じる熱によっても変質しにくい高融点の材料であること、などの条件を満たせばどのような材料であってもよく、例えば他に炭素（Ｃ）などを用いるようにしてもよい。
【００６３】
以上の後、図７の平面図および図８（３）に示すように、光熱変換層４２およびバッファ層４１を介して半導体薄膜３２に間接的にレーザ光Ｌｈを照射し、この半導体薄膜３２に加熱処理を施す。この際、固体レーザを発信源としたレーザ光Ｌｈを照射する。これにより半導体薄膜３２におけるレーザ光Ｌｈの照射部を、ナノメートルオーダーの結晶粒に結晶化させた半導体薄膜（微結晶シリコン薄膜）３２Ａとする。
【００６４】
またここでのレーザ光Ｌｈの照射においては、ゲート電極１４ａ，１４ｂの線幅方向にレーザ光Ｌｈを走査させながら照射する。この際、線幅方向に配列された複数列のゲート電極１４ａ，１４ｂに対して、線幅方向に沿ってレーザ光Ｌｈを走査させる。これにより、レーザ光の走査方向ｖは、表示領域２ａの長辺方向ｘに対して平行、つまり図６に示すようにガラス基板１０の短辺に対して平行としている。これにより、レーザ光の走査距離が長いことによるレーザ光Ｌｈのエネルギーばらつきを防止し、より均一な結晶が得られるようにしている。
【００６５】
またここでは、線幅方向に配列された複数列のゲート電極１４ａ，１４ｂに対して、列間で往復する走査方向（ｖ）および逆の走査方向（−ｖ）となるように、レーザ光Ｌｈを走査させる。これにより、このレーザ光Ｌｈ照射による半導体薄膜３２の結晶化アニール工程を短縮化することが可能である。尚、このようなレーザ光Ｌｈの照射は、一度に複数の列部分に対してレーザ光Ｌｈを照射できる、マルチへッド方式で行われても良い。また、レーザ光Ｌｈを往復で走査させる方式に限定されることはなく、一方向のみに走査させる、いわゆるラスタスキャンであっても良い。
【００６６】
尚、レーザ光Ｌｈの走査方向（±ｖ）と垂直な方向の照射幅は、トランジスタ（Ｔｒ１）,（Ｔｒ２）の形成部を覆う程度であれば良い。そして、ここでのレーザ光Ｌｈの照射は、図３を用いて説明したように配置形成される薄膜トランジスタ（Ｔｒ１），（Ｔｒ２）の形成位置に対応する部分のみに、すなわちゲート電極１４ａ，１４ｂの上方を含む領域に対して選択的に照射されれば良い。
【００６７】
以上のようなレーザ光Ｌｈ照射の後、図８（４）に示すように、半導体薄膜３２Ａ上の光熱変換層４２およびバッファ層４１をエッチングにより除去する。
【００６８】
次に、図９（１）に示すように、半導体薄膜３２Ａ上においてゲート電極１４ａ，１４ｂに重なる位置で、チャネル領域となる半導体薄膜３２Ａ部分の上部に、絶縁性のストッパ層３３をパターン形成する。
【００６９】
次いで、図９（２）に示すように、ストッパ層３３を覆う状態で、例えばｎ型の不純物を含有するシリコンからなるｎ型半導体層３４を成膜する。
【００７０】
その後、図９（３）に示すように、ｎ型半導体層３４と半導体薄膜３２Ａとを、ゲート電極１４ａ，１４ｂの上方において島状にパターニングする。
【００７１】
しかる後、図９（４）に示すように、ｎ型半導体層３４を覆う金属膜を形成してこれをパターニングすることにより、第２電極パターン（２２）からなるソース電極２２ｓとドレイン電極２２ｄ、さらには上部電極２２ｃを形成する。また同一工程で、第２電極パターン（２２）からなる他の配線部分、例えば図３に示した走査線１１、電源線１２、および信号線１３の一部分等を形成する。
【００７２】
この際、ソース電極２２ｓ／ドレイン電極２２ｄは、ストッパ層３３上において分割する状態でパターニングする。また、ｎ型半導体層３４も、ストッパ層３３上で分離するようにパターニングし、このｎ型半導体層３４からなるソースＳ／ドレインＤを形成する。これにより、微結晶性の半導体薄膜３２Ａによってチャネル領域が構成され、このチャネル領域に接するソースＳ／ドレインＤにソース電極２２ｓ／ドレイン電極２２ｄが接続された薄膜トランジスタＴｒ１，Ｔｒ２を得る。
【００７３】
また上部電極２２ｃは、下部電極２１ｃ上に重なる位置に形成される。これにより、下部電極２１ｃと上部電極２２ｃとの間にゲート絶縁膜３１を狭持してなる容量素子Ｃｓを得る。この上部電極２２ｃは、先に述べたように、下部電極２１ｃと駆動用の薄膜トランジスタ（Ｔｒ２）のゲート電極１４ｂとが離間している分部上においても、駆動用の薄膜トランジスタ（Ｔｒ２）のソース電極２２ｓと連続的に一体形成された連続的パターンとして形成する。
【００７４】
以上により、図３に示したように、ガラス基板１０上に走査線１１、電源線１２、および信号線１３を形成し、さらに各副画素ａに薄膜トランジスタＴｒ１，Ｔｒ２および容量素子Ｃｓを形成した画素回路を有する薄膜トランジスタ基板１ａを得る。各画素回路の形成においては、薄膜トランジスタＴｒ１，Ｔｒ２のソースＳとドレインＤとがゲート電極１４ａ，１４ｂの線幅方向に交互に反転するように配線が成されることとする。
【００７５】
次に、以上のようにして作製した薄膜トランジスタ基板の上部に発光素子を形成する。この工程を、先の図４に基づいて説明する。
【００７６】
先ず、以上の画素回路（薄膜トランジスタＴｒ２および容量素子Ｃｓのみ図示）を備えた薄膜トランジスタ基板１ａ上を覆う状態で、パッシベーション膜５１を成膜し、この上部に平坦化絶縁膜５２を形成する。次に、平坦化絶縁膜５２およびパッシベーション膜５１に、薄膜トランジスタＴｒ２のソース電極２２ｓ／ドレイン電極２２ｄの一方（例えばソース電極２２ｓ）に達する接続孔（図示所略）を形成する。次に、接続孔を介してソース電極２２ｓおよびソースＳに接続された下部電極５３を、平坦化絶縁膜５２上にパターン形成する。また同一工程で、補助配線５３ａを形成する。
【００７７】
次に、下部電極５３の中央部分を広く露出して周縁を覆うと共に、補助配線５３ａの一部を露出させる形状の絶縁性パターン５６を形成する。この絶縁性パターン５６において下部電極５３を露出させた開口部分が画素開口となる。
【００７８】
その後、絶縁性パターン５６から露出した下部電極５３を覆う状態で、有機材料を用いて構成される発光機能層５４を形成する。この発光機能層５４は、ここで形成する発光素子の発光色毎に異なる工程で個別に形成することとする。ただし、共通で用いることができる材料層は、同一工程で連続形成しても良い。次いで、発光機能層５４を覆うと共に補助配線５３ａに接続された状態で、全画素に共通の上部電極５５を形成する。
【００７９】
以上により、平坦化絶縁膜５２上に、下部電極５３と上部電極５５との間に有機発光層を含む発光機能層５４を挟持してなる各色発光の発光素子ＥＬを形成する。これらの発光素子ＥＬは、下部電極５３において薄膜トランジスタＴｒ２に接続された構成となっている。
【００８０】
以上の後、ここでの図示は省略したが、ガラス基板１０の発光素子ＥＬ形成面側に対向基板を配置し、接着性の封止剤を介してガラス基板１０と対向基板とを貼合せる。そして、図６に示したように、１枚のガラス基板１０に複数の表示パネル２の形成領域が設定されている場合であれば、表示パネル２毎にガラス基板１０および対向基板を分割し、各分割部分に対して必要に応じて所定手順でフレキシブルプリント基板を接続させて表示装置１を完成させる。
【００８１】
以上説明した第１実施形態の製造方法により、図１〜図５を用いて説明したようにミラー反転構造で画素回路が配列された表示装置１を得ることができる。
【００８２】
特にこの製造方法では、薄膜トランジスタＴｒ１，Ｔｒ２のチャネル領域を構成する半導体薄膜３２の結晶化アニールの際には、図３および図６に示されるように、ゲート電極１４ａ，１４ｂの線幅方向（走査線１１方向）に沿ってレーザ光を走査させている。このため、この配列方向に沿ってミラー反転構造で配列された画素回路を構成する薄膜トランジスタＴｒ１，Ｔｒ２は、ソース側を上流としレーザ光Ｌｈが照射されたものと、ドレイン側を上流としてレーザ光Ｌｈが照射されたものとが交互に配置されることになる。
【００８３】
しかしながら、上述した製造方法によって得られる表示装置１では、特に発光素子ＥＬの輝度に大きな影響を及ぼす薄膜トランジスタＴｒ２のゲート電極１４ｂが、容量素子Ｃｓの下部電極２１ｃと線幅方向に離間して設けられ、所定線幅でパターニングされている。このため、結晶化アニールにおいてのレーザ光Ｌｈ照射の際のゲート電極１４ｂの熱拡散の影響は、半導体薄膜３２のソース側とドレイン側とに対して均等に影響を及ぼすことになる。したがって、半導体薄膜３２におけるソース側とドレイン側との結晶性のばらつきを防止することができる。そして、レーザ光Ｌｈの走査方向に隣接する表示画素Ａに設けられた同一色の副画素に、レイアウト反転した画素回路が設けられていても、電流特性が均一な駆動用のトランジスタＴｒ２を得ることができる。尚、特に容量素子Ｃｓと一体形成されて発光素子ＥＬに接続された駆動用のトランジスタＴｒ２の電流特性が、同一色の発光素子ＥＬの輝度ムラを防止する上で重要である。
【００８４】
この結果、ミラー反転構造であってもレイアウト方向に依存ぜずに、輝度ムラなく発光素子ＥＬを駆動することが可能な薄膜トランジスタ基板１ａを得ることが可能であり、またこれを用いて表示特性の良好な表示を行う表示装置１を得ることが可能である。
【００８５】
尚、以上説明した実施形態においては、ミラー反転構造で画素回路を配置した薄膜トランジスタ基板１ａとこれを設けた表示装置を例示した。しかしながら、本発明は、薄膜トランジスタのゲート電極と容量素子の下部電極とが連続して形成され、かつ薄膜トランジスタのソース電極はたまドレイン電極と容量素子の上部電極とが一体に形成された回路を備えた構成に広く適用可能である。
【００８６】
＜適用例＞
以上説明した本発明に係る製造方法によって得られる表示装置は、図１０〜図１４に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。以下に、本発明が適用される電子機器の一例について説明する。
【００８７】
図１０は、本発明が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明に係る表示装置を用いることにより作成される。
【００８８】
図１１は、本発明が適用されるデジタルカメラを示す図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明に係る表示装置を用いることにより作製される。
【００８９】
図１２は、本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明に係る表示装置を用いることにより作製される。
【００９０】
図１３は、本発明が適用されるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明に係る表示装置を用いることにより作製される。
【００９１】
図１４は、本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本発明に係る表示装置を用いることにより作製される。
【図面の簡単な説明】
【００９２】
【図１】実施形態の表示装置の全体構成を示す平面図である。
【図２】実施形態の表示装置の回路構成図である。
【図３】実施形態の表示装置における薄膜トランジスタ基板の構成図である。
【図４】図３の要部拡大図である。
【図５】図４のＡ−Ａ’断面図に相当する表示装置の要部断面図である。
【図６】本発明の表示装置の製造工程を説明するための基板構成図である。
【図７】実施形態の製造工程の一部を説明するための要部平面工程図である。
【図８】実施形態の表示装置の製造工程を説明するための断面工程図（その１）である。
【図９】実施形態の表示装置の製造工程を説明するための断面工程図（その２）である。
【図１０】本発明が適用されるテレビを示す斜視図である。
【図１１】本発明が適用されるデジタルカメラを示す図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１２】本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。
【図１３】本発明が適用されるビデオカメラを示す斜視図である。
【図１４】本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図１５】従来のミラー反転構造の表示装置用の薄膜トランジスタ基板のレイアウト図である。
【図１６】従来の製造工程を説明するための要部平面工程図である。
【符号の説明】
【００９３】
１…表示装置、１ａ…薄膜トランジスタ基板、１２…電源線、１４ａ，１４ｂ…ゲート電極、２１ｃ…下部電極、３１…ゲート絶縁膜、３２…非晶質の半導体薄膜、３２Ａ…結晶化させた半導体薄膜、Ｃｓ…容量素子、ＥＬ…発光素子、ＥＬ（Ｒ）…赤色発光素子、ＥＬ（Ｇ）…緑色発光素子、ＥＬ（Ｂ）…青色発光素子、…発光素子、Ｌｈ…レーザ光（エネルギー線）、Ｔｒ１，Ｔｒ２…薄膜トランジスタ、±ｖ…走査方向
【特許請求の範囲】
【請求項１】
所定線幅にパターニングされたゲート電極上にゲート絶縁膜を介して半導体薄膜が配置され、当該半導体薄膜にソース電極とドレイン電極とを接続させた薄膜トランジスタと、
前記ゲート電極から延設された下部電極上に前記ゲート絶縁膜を介して上部電極を設けてなり、当該下部電極が当該ゲート電極の線幅方向に隣接させた状態で当該ゲート電極に対して離間して配置されると共に、前記上部電極が前記ソース電極またはドレイン電極と同一層を用いた連続的パターンとして設けられた容量素子と、
前記薄膜トランジスタと容量素子とを用いて構成され前記ゲート電極の線幅方向に配列された画素回路とを備えた
表示装置。
【請求項２】
前記ゲート電極上における前記半導体薄膜は、当該ゲート電極の線幅方向に沿ってエネルギー線を走査させながら照射することで結晶化されたものである
請求項１に記載の表示装置。
【請求項３】
前記配列方向に隣接して配置された前記画素回路は、1本の電源線を共有する状態で当該電源線に対して対象にレイアウトされている
請求項１または２に記載の表示装置。
【請求項４】
前記薄膜トランジスタおよび前記容量素子に発光素子が接続されている
請求項１〜３の何れか１項に記載の表示装置。
【請求項５】
所定線幅のゲート電極と、当該ゲート電極から延設され当該ゲート電極の線幅方向に当該ゲート電極に対して離間して配置された下部電極とからなる電極パターンを、当該ゲート電極の線幅方向に配列形成する工程と、
前記電極パターンを覆う状態でゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する工程と、
前記ゲート電極の線幅方向にエネルギー線を走査させながら照射することにより前記半導体薄膜を結晶化させる工程と、
前記ゲート電極上において結晶化させた半導体薄膜にソース電極とドレイン電極とを接続させて薄膜トランジスタを形成すると共に、前記下部電極上に前記ソース電極またはドレイン電極と同一層からなる連続的パターンとして上部電極を設けることで容量素子を形成する工程とを行なう
表示装置の製造方法。
【請求項６】
前記エネルギー線の照射は、前記電極パターンを配列させた列間で往復させて行なう
請求項５記載の表示装置の製造方法。
【請求項７】
前記薄膜トランジスタおよび前記容量素子に接続させた発光素子を形成する工程を行なう
請求項５または６に記載の表示装置の製造方法。
【請求項８】
所定線幅にパターニングされたゲート電極上にゲート絶縁膜を介して半導体薄膜が配置され、当該半導体薄膜にソース電極とドレイン電極とを接続させた薄膜トランジスタと、
前記ゲート電極から延設された下部電極上に前記ゲート絶縁膜を介して上部電極を設けてなり、当該下部電極が当該ゲート電極の線幅方向に隣接させた状態で当該ゲート電極に対して離間して配置されると共に、前記上部電極が前記ソース電極またはドレイン電極と同一層を用いた連続的パターンとして設けられた容量素子と、
前記薄膜トランジスタと容量素子とを用いて構成され前記ゲート電極の線幅方向に配列された回路とを備えた
薄膜トランジスタ基板。
【請求項９】
所定線幅のゲート電極と、当該ゲート電極から延設され当該ゲート電極の線幅方向に当該ゲート電極に対して離間して配置された下部電極とからなる電極パターンを、当該ゲート電極の線幅方向に配列形成する工程と、
前記電極パターンを覆う状態でゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する工程と、
前記ゲート電極の線幅方向にエネルギー線を走査させながら照射することにより前記半導体薄膜を結晶化させる工程と、
前記ゲート電極上において結晶化させた半導体薄膜にソース電極とドレイン電極とを接続させて薄膜トランジスタを形成すると共に、前記下部電極上に前記ソース電極またはドレイン電極と同一層からなる連続的パターンとして上部電極を設けることで容量素子を形成する工程とを行なう
薄膜トランジスタ基板の製造方法。
【請求項１】
所定線幅にパターニングされたゲート電極上にゲート絶縁膜を介して半導体薄膜が配置され、当該半導体薄膜にソース電極とドレイン電極とを接続させた薄膜トランジスタと、
前記ゲート電極から延設された下部電極上に前記ゲート絶縁膜を介して上部電極を設けてなり、当該下部電極が当該ゲート電極の線幅方向に隣接させた状態で当該ゲート電極に対して離間して配置されると共に、前記上部電極が前記ソース電極またはドレイン電極と同一層を用いた連続的パターンとして設けられた容量素子と、
前記薄膜トランジスタと容量素子とを用いて構成され前記ゲート電極の線幅方向に配列された画素回路とを備えた
表示装置。
【請求項２】
前記ゲート電極上における前記半導体薄膜は、当該ゲート電極の線幅方向に沿ってエネルギー線を走査させながら照射することで結晶化されたものである
請求項１に記載の表示装置。
【請求項３】
前記配列方向に隣接して配置された前記画素回路は、1本の電源線を共有する状態で当該電源線に対して対象にレイアウトされている
請求項１または２に記載の表示装置。
【請求項４】
前記薄膜トランジスタおよび前記容量素子に発光素子が接続されている
請求項１〜３の何れか１項に記載の表示装置。
【請求項５】
所定線幅のゲート電極と、当該ゲート電極から延設され当該ゲート電極の線幅方向に当該ゲート電極に対して離間して配置された下部電極とからなる電極パターンを、当該ゲート電極の線幅方向に配列形成する工程と、
前記電極パターンを覆う状態でゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する工程と、
前記ゲート電極の線幅方向にエネルギー線を走査させながら照射することにより前記半導体薄膜を結晶化させる工程と、
前記ゲート電極上において結晶化させた半導体薄膜にソース電極とドレイン電極とを接続させて薄膜トランジスタを形成すると共に、前記下部電極上に前記ソース電極またはドレイン電極と同一層からなる連続的パターンとして上部電極を設けることで容量素子を形成する工程とを行なう
表示装置の製造方法。
【請求項６】
前記エネルギー線の照射は、前記電極パターンを配列させた列間で往復させて行なう
請求項５記載の表示装置の製造方法。
【請求項７】
前記薄膜トランジスタおよび前記容量素子に接続させた発光素子を形成する工程を行なう
請求項５または６に記載の表示装置の製造方法。
【請求項８】
所定線幅にパターニングされたゲート電極上にゲート絶縁膜を介して半導体薄膜が配置され、当該半導体薄膜にソース電極とドレイン電極とを接続させた薄膜トランジスタと、
前記ゲート電極から延設された下部電極上に前記ゲート絶縁膜を介して上部電極を設けてなり、当該下部電極が当該ゲート電極の線幅方向に隣接させた状態で当該ゲート電極に対して離間して配置されると共に、前記上部電極が前記ソース電極またはドレイン電極と同一層を用いた連続的パターンとして設けられた容量素子と、
前記薄膜トランジスタと容量素子とを用いて構成され前記ゲート電極の線幅方向に配列された回路とを備えた
薄膜トランジスタ基板。
【請求項９】
所定線幅のゲート電極と、当該ゲート電極から延設され当該ゲート電極の線幅方向に当該ゲート電極に対して離間して配置された下部電極とからなる電極パターンを、当該ゲート電極の線幅方向に配列形成する工程と、
前記電極パターンを覆う状態でゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する工程と、
前記ゲート電極の線幅方向にエネルギー線を走査させながら照射することにより前記半導体薄膜を結晶化させる工程と、
前記ゲート電極上において結晶化させた半導体薄膜にソース電極とドレイン電極とを接続させて薄膜トランジスタを形成すると共に、前記下部電極上に前記ソース電極またはドレイン電極と同一層からなる連続的パターンとして上部電極を設けることで容量素子を形成する工程とを行なう
薄膜トランジスタ基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−１５１８６６（Ｐ２０１０−１５１８６６Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００８−３２６８５９（Ｐ２００８−３２６８５９）
【出願日】平成２０年１２月２４日（２００８．１２．２４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２０年１２月２４日（２００８．１２．２４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
[ Back to top ]