電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法
【課題】電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法を提供する。
【解決手段】本発明の電力制御回路は、電源電圧とロジック回路との間に連結されてロジック回路への電源供給をスイッチングする回路であって、外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、第1パワーゲーティングセルのうちの何れか1つと連結される少なくとも1つの第2パワーゲーティングセルと、第2パワーゲーティングセルと直列連結される複数の第3パワーゲーティングセルと、直列連結された複数の第3パワーゲーティングセルのうち、先端の第3パワーゲーティングセルと並列連結される複数の第4パワーゲーティングセルとを含み、モード転換信号は、第1パワーゲーティングセルのうちの何れか1つ、第2及び第3パワーゲーティングセルを経て第4パワーゲーティングセルに伝達され、第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して電源供給をスイッチングする。
【解決手段】本発明の電力制御回路は、電源電圧とロジック回路との間に連結されてロジック回路への電源供給をスイッチングする回路であって、外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、第1パワーゲーティングセルのうちの何れか1つと連結される少なくとも1つの第2パワーゲーティングセルと、第2パワーゲーティングセルと直列連結される複数の第3パワーゲーティングセルと、直列連結された複数の第3パワーゲーティングセルのうち、先端の第3パワーゲーティングセルと並列連結される複数の第4パワーゲーティングセルとを含み、モード転換信号は、第1パワーゲーティングセルのうちの何れか1つ、第2及び第3パワーゲーティングセルを経て第4パワーゲーティングセルに伝達され、第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して電源供給をスイッチングする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、回路の動作方法に係り、より詳細には、スリープモードからアクティブモードへの転換時に、テスト可能性(testability)を保証しながら、スイッチング時間を短縮させうる電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法に関する。
【背景技術】
【0002】
電力制御回路(電力スイッチング回路とも称する)は、集積回路設計において、消費電力を減少させるために広く活用されている。電力制御回路は、待機モードで動作する時、ロジック回路に対する電力供給を遮断することによって、漏れ電流を減少させる。
しかし、電力制御回路は、待機モードから正常動作モードへの転換時に、再び動作させようとするブロックに電源を供給しなければならない。この過程で電流の急な変化が発生し、これにより、システムに不要なノイズを発生させる。このようなノイズは、回路に悪影響を与えて、システムの誤動作を誘発させることがある。
従来の電力制御回路としては、特許文献1乃至3に記載のものが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2007−036899号公報
【特許文献2】特開2008−042357号公報
【特許文献3】特開2007−266045号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする技術的な課題は、パワーゲーティングセル(PGC)のスイッチングの時間差を調節して、ノイズの発生を減らすことのできる電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法を提供することにある。
本発明が解決しようとする他の技術的な課題は、パワーゲーティングセル(PGC)の欠陥有無を確認するテスト可能性を高めることのできる電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法を提供することにある。
【課題を解決するための手段】
【0005】
前述した課題を解決するための実施形態による電力制御回路は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路であって、外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、前記第1パワーゲーティングセルのうちの何れか1つと連結される少なくとも1つの第2パワーゲーティングセルと、前記第2パワーゲーティングセルと直列連結される複数の第3パワーゲーティングセルと、前記直列連結された複数の第3パワーゲーティングセルのうち、先端の第3パワーゲーティングセルと並列連結される複数の第4パワーゲーティングセルと、を含む。
【0006】
前記モード転換信号は、前記第1パワーゲーティングセルのうちの何れか1つ、前記第2及び第3パワーゲーティングセルを経て、前記第4パワーゲーティングセルに伝達され、前記第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする。
【0007】
前記電力制御回路は、前記第2パワーゲーティングセルと前記第3パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含みうる。
前記電力制御回路は、前記第3パワーゲーティングセルの間と、前記第3パワーゲーティングセルと前記第4パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含みうる。
【0008】
前記第2パワーゲーティングセルが複数である場合、前記第3パワーゲーティングセルは、それぞれが、前記複数の第2パワーゲーティングセルのうち対応する第2パワーゲーティングセルと直列連結される複数のグループに分けられうる。
前記電力制御回路は、前記第4パワーゲーティングセルと連結されて、前記第4パワーゲーティングセルのそれぞれの出力信号を受信して演算するテストロジック部をさらに含みうる。
【0009】
前述した課題を解決するための他の実施形態による電力制御回路は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングし、外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、前記第1パワーゲーティングセルのうちの何れか1つと直列連結された複数の第2パワーゲーティングセルと、前記第2パワーゲーティングセルの間に位置する何れか1つの第1ノードで分岐されて連結された少なくとも1つの第3パワーゲーティングセルと、前記第3パワーゲーティングセルに直列連結された少なくとも1つの第4パワーゲーティングセルと、を含む。
【0010】
前記第3パワーゲーティングセルと前記第4パワーゲーティングセルは、前記第1ノード以後に直列連結された前記第2パワーゲーティングセルと並列連結され、前記第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする。
前記第1ノード以後に直列連結された前記第2パワーゲーティングセルと前記第4パワーゲーティングセルは、前記受信されたモード転換信号に基づいた出力信号を出力することができる。
【0011】
前記電力制御回路は、前記第1パワーゲーティングセルと前記第2パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含みうる。
前述した課題を解決するための実施形態による半導体装置は、ロジック回路と、前記電力制御回路と、を含む。
前述した課題を解決するためのさらに他の実施形態による半導体装置は、ロジック回路と、電源電圧と前記ロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路と、を含む。
【0012】
前述した課題を解決するための実施形態による電力制御回路の動作方法は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路の動作方法であって、複数の第1パワーゲーティングセルが同時にオン(on)にスイッチングする段階と、前記第1パワーゲーティングセルのうちの何れか1つで、外部から入力されたモード転換信号を第2パワーゲーティングセルに伝送する段階と、伝送された前記モード転換信号を直列配列された複数の第3パワーゲーティングセルを通じて伝達する段階と、前記複数の第3パワーゲーティングセルを通じて伝達された前記モード転換信号に基づいて、それぞれ並列連結された複数個の第4パワーゲーティングセルのそれぞれから出力信号を出力する段階と、を含む。
【0013】
前記電力制御回路の動作方法は、前記第4パワーゲーティングセルから受信された前記出力信号を演算する段階をさらに含みうる。
前記演算は、XOR演算であり得る。
前記方法は、既定の遅延値に基づいて、前記モード転換信号の伝達を遅延させる段階をさらに含みうる。
【0014】
前述した課題を解決するための他の実施形態による電力制御回路の動作方法は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路の動作方法であって、複数の第1パワーゲーティングセルが同時にオンにスイッチングする段階と、前記第1パワーゲーティングセルのうちの何れか1つで、外部から入力されたモード転換信号を直列配列された少なくとも1つの第2パワーゲーティングセルに伝送する段階と、前記第2パワーゲーティングセルの間に位置する何れか1つのノードで分岐して第3パワーゲーティングセルを連結し、前記第3パワーゲーティングセルに第4パワーゲーティングセルを直列連結する段階と、伝送された前記モード転換信号を前記第3パワーゲーティングセルと前記第4パワーゲーティングセルとを通じて伝達する段階と、前記第2パワーゲーティングセルと第4パワーゲーティングセルから前記受信されたモード転換信号に基づいた出力信号を出力する段階と、を含む。
【0015】
前記電力制御回路の動作方法は、前記第2パワーゲーティングセルと前記第4パワーゲーティングセルから受信された前記出力信号を演算する段階をさらに含みうる。
前記第4パワーゲーティングセルの間に位置する何れか1つのノードで分岐して第5パワーゲーティングセルを連結し、前記第5パワーゲーティングセルに第6パワーゲーティングセルを直列連結する段階と、伝送された前記モード転換信号を前記第5パワーゲーティングセルと前記第6パワーゲーティングセルとを通じて伝達する段階と、前記第2パワーゲーティングセル、第4パワーゲーティングセル及び第6パワーゲーティングセルから前記受信されたモード転換信号に基づいた出力信号を出力する段階と、を含みうる。
【発明の効果】
【0016】
本発明の実施形態によれば、電力制御回路を構成するパワーゲーティングセルの構造を異ならせて、テスト可能性を良くしながら、ノイズを最小化させることができる。また、最初に連結されたパワーゲーティングセルを並列連結することによって、モード転換時間を短縮させることができる。パワーゲーティングセルを並列のみで構成することなく、直列にも構成することによって、テスト可能性を向上させ、テストロジックの構造を単純化させることができる。
【図面の簡単な説明】
【0017】
【図1A】本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図。
【図1B】本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図。
【図1C】本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図。
【図2】本発明の一実施形態による電力制御回路に含まれたパワーゲーティングセルの配置図と信号フローチャート。
【図3】本発明の他の実施形態による電力制御回路に含まれたパワーゲーティングセルの配置図と信号フローチャート。
【図4】本発明のさらに他の実施形態による電力制御回路に含まれたパワーゲーティングセルの配置図と信号フローチャート。
【図5】本発明の実施形態によるパワーゲーティングセルの内部回路図。
【図6A】本発明の一実施形態による電力制御回路に含まれたバッファの配置図。
【図6B】本発明の一実施形態による電力制御回路に含まれたバッファの配置図。
【図6C】本発明の一実施形態による電力制御回路に含まれた電圧センシング回路を示す回路図。
【図7A】本発明の一実施形態によるパワーゲーティングセルを概略的に示すブロック図。
【図7B】本発明の一実施形態によるパワーゲーティングセルを概略的に示すブロック図。
【図8】本発明の一実施形態による電力制御回路の動作時に経時的に電流の大きさの変化を示すグラフ。
【図9】本発明の一実施形態による電力制御回路を構成するパワーゲーティングセルとテストロジック部とパワー制御ユニットとの連結関係を示すブロック図。
【図10】本発明の一実施形態による電力制御回路の動作方法を順次に示すフローチャート。
【図11】本発明の他の実施形態による電力制御回路の動作方法を示すフローチャート。
【図12】図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す図。
【図13】図1Aに示された電力制御回路を含む半導体システムのさらに他の実施形態を示す図。
【図14】図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す図。
【図15】図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す図。
【発明を実施するための形態】
【0018】
以下、添付した図面を参照して、本発明を詳しく説明する。
図1A乃至図1Cは、それぞれ本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図である。具体的に、図1Aは、1つの電力制御回路10aを含む半導体装置100の一例を示し、図1Bは、1つの電力制御回路10bを含む半導体装置100′の他の一例を示し、図1Cは、電力制御回路10a、10a′を複数で備える半導体システム100の一例を示す。
【0019】
まず、図1Aを参照すると、本発明の一実施形態による半導体装置100は、ロジック回路40、電力制御回路10a、及び電力管理ユニット(PMU:power management unit))50を含む。
電力制御回路10aは、複数のパワーゲーティングセル(PGC)を含むパワーゲーティングブロック20aとテストロジック部30とを含みうる。
パワーゲーティングブロック20aを構成する複数のパワーゲーティングセル(PGC)は、それぞれ少なくとも1つのパワーゲーティングトランジスタを備えることができる。また、パワーゲーティングトランジスタは、その位置によって、NMOSまたはPMOSであり得る。
【0020】
具体的に、パワーゲーティングセル(PGC)が、電源電圧Vddとロジック回路40との間に位置する場合、パワーゲーティングセル(PGC)は、PMOSトランジスタを含みうる。一方、パワーゲーティングセル(PGC)が、接地電圧とロジック回路40との間にある場合、パワーゲーティングセル(PGC)は、NMOSトランジスタを含みうる。
【0021】
少なくとも1つのPMOSトランジスタのそれぞれの第1端子は、第1電源電圧Vddに連結され、第2端子は、第1仮想電源電圧Vddmに連結される。この際、仮想電源電圧とは、ロジック回路40に印加される電源電圧をいう。また、PMOSトランジスタのそれぞれのゲートは、隣接するトランジスタのゲートと直列連結されうる。
【0022】
パワーゲーティングセル(PGC)に含まれたトランジスタの導通によって、パワーゲーティングセル(PGC)は、第1電源電圧Vddをロジック回路40に供給または遮断することができる。すなわち、パワーゲーティングセル(PGC)は、パワーゲーティングブロック20aに含まれて電流スイッチの役割を果たせる。パワーゲーティングセル(PGC)は、回路が動作モード(active mode)にある時、オンになって第1電源電圧Vddと第1仮想電源電圧Vddmとを連結し、ロジック回路40に電流を供給することができる。また、パワーゲーティングセル(PGC)は、回路が待機モード(sleep mode)にある時、オフになって第1電源電圧Vddと第1仮想電源電圧Vddmとを分離する。
【0023】
動作モードは、アクティブモードともいい、待機モードは、スリープモードともいう。パワーゲーティングブロック20aが、スリープモードからアクティブモードへの転換時に、電流が過度に供給されれば、周辺ブロックにノイズの影響を与えて、他のブロックの動作を妨害しうる。
半導体装置100が消費する電力を減らすために、ロジック回路40を使わない場合、パワーゲーティングセル(PGC)は、第1電源電圧Vddをロジック回路40に供給しない。
【0024】
パワーゲーティングセル(PGC)から出力された信号は、テストロジック部30に伝送される。テストロジック部30は、入力された信号を基にして、これを演算することができる。テストロジック部30は、XOR演算器を含みうる。テストロジック部30が、XOR演算器で構成された場合、スタックフォールト(Stuck fault)で信号の伝達が切られれば、テストロジック部30を経た論理値は1であり得る。
【0025】
但し、テストロジック部30に入力される信号の個数があまりにも多ければ、テストロジック部30の具現によるコストが増加する。したがって、このような場合、テストロジック部30に入力される信号の個数は、テストロジック部30の具現コスト及び複雑度を考慮して決定される。
【0026】
電力管理ユニット50(PMU)は、モード転換信号S_Inを電力制御回路10aに伝送することができる。モード転換信号S_Inは、待機モードから正常動作モードに、あるいは正常動作モードから待機モードに転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。例えば、S_In信号は、モード転換信号である。S_In信号は、パワーゲーティングブロック20a内のパワーゲーティングセル(PGC)を通じて伝送することができる。モード転換信号S_Inによって、パワーゲーティングセル(PGC)の電流スイッチが、オン/オフ(on/off)になりうる。
【0027】
テストロジック部30は、最後のパワーゲーティングセル(PGC)から伝送される信号に対して演算して、S_Out信号を電力管理ユニット50に送信する。電力管理ユニット50は、S_In信号とS_Out信号とを比較して、如何なるパワーゲーティングセル(PGC)でスタックフォールトが発生したかに対して判断することができる。
ロジック回路40は、第1仮想電源電圧Vddmと第2電源電圧Vssとの間に連結されて、所定の論理動作を行う。
【0028】
図1Bを参照すると、本発明の一実施形態による半導体装置100′は、ロジック回路40′、電力制御回路10b、及び電力管理ユニット50を含む。図1Bに示された半導体装置100′は、図1Aに示された半導体装置100と類似しているので、説明の重複を避けるために、差異点を中心に記述する。
【0029】
図1Bを参照すると、電力制御回路10bは、図1Aに示された電力制御回路10aの位置と反対に連結される。すなわち、図1Aに示された電力制御回路10aは、第1電源電圧Vddと第1仮想電源電圧Vddmとの間に連結される。一方、図1Bに示された電力制御回路10bは、第2仮想電源電圧Vssmと第2電源電圧Vssとの間に連結される。第2電源電圧Vssは、接地電圧であり得る。
【0030】
パワーゲーティングブロック20bを構成する複数のパワーゲーティングセル(PGC)は、それぞれ少なくとも1つのパワーゲーティングトランジスタを備えることができる。この際、パワーゲーティングトランジスタは、NMOSトランジスタとして具現可能である。
少なくとも1つのNMOSトランジスタのそれぞれの第1端子は、第2電源電圧Vssに連結され、第2端子は、第2仮想電源電圧Vssmに連結される。
【0031】
パワーゲーティングセル(PGC)に含まれたトランジスタの導通によって、パワーゲーティングセル(PGC)は、第2電源電圧Vssをロジック回路40′に供給または遮断することができる。
ロジック回路40′は、第1電源電圧Vddと第2仮想電源電圧Vssmとの間に連結されて、所定の論理動作を行う。
【0032】
本発明の他の実施形態によれば、ロジック回路40のために、図1Aに示された電力制御回路10aと図1Bに示された電力制御回路10bとが、共に備えられうる。すなわち、本発明の他の実施形態によれば、ロジック回路40は、第1仮想電源電圧Vddmと第2仮想電源電圧Vssmとの間に連結されうる。
【0033】
図1Cを参照すると、本発明の一実施形態による半導体装置100′は、複数の電力制御回路10a、10a′、複数のロジック回路40、40′、及び電力管理ユニット50を含む。図1Cの電力制御回路10aと電力制御回路10a′は、同じ構造を有しうる。しかし、本発明の実施形態が、図面に示した通りに、2つの電力制御回路10a、10a′のみ備えることに限定されるものではない。
【0034】
図2及び図3は、それぞれ本発明の一実施形態による電力制御回路を示す図である。図2を参照すると、本発明の一実施形態による電力制御回路は、複数のパワーゲーティングセル(Power Gating Cell:PGC)を含みうる。複数のパワーゲーティングセル(PGC)は、互いに直列にも、並列にも連結されうる。
【0035】
具体的に、複数のパワーゲーティングセル(PGC)は、外部から並列的にモード転換信号S_Inを受信する複数の第1パワーゲーティングセル(PGC)210、第1パワーゲーティングセル(PGC)210のうちの何れか1つと連結される少なくとも1つの第2パワーゲーティングセル(PGC)220、第2パワーゲーティングセル(PGC)220のうちの少なくとも1つと直列連結される複数の第3パワーゲーティングセル(PGC)230、及び直列連結された複数の第3パワーゲーティングセル(PGC)230のうち、先端の第3パワーゲーティングセル(PGC)230と連結されて、受信されたモード転換信号に基づいた複数の出力信号を出力する複数の第4パワーゲーティングセル(PGC)240を含みうる。
【0036】
複数の第1パワーゲーティングセル(PGC)210は、外部からモード転換信号S_Inを同時に受信する。したがって、第1パワーゲーティングセル(PGC)210を構成する電流スイッチは、同時にオン/オフになりうる。例えば、スリープモードからアクティブモードに転換時に、電流スイッチは同時にオンになって、複数の第1パワーゲーティングセル(PGC)210は、同時にロジック回路40に電流を流すことができる。
【0037】
既存のパワーゲーティングセル(PGC)は、直列連結されて、あらゆる電流スイッチが順次にオンになる。したがって、スリープモードからアクティブモードに転換時に、長時間が必要となる短所があった。本発明の実施形態によれば、外部からモード転換信号S_Inを並列的に同時に受信して、同時に電流を供給することによって、モード転換時に消費する時間を短縮することができる。
【0038】
但し、並列的に連結された第1パワーゲーティングセル(PGC)210の個数は、モード転換時に発生するウェークアップ電流(wake−up current)の大きさを適切に保持可能なように調節される。
【0039】
具体的に、パワーゲーティングセル(PGC)にそれぞれ含まれた電流スイッチの飽和電流(saturation current)をIとし、ウェークアップ電流をWとする場合、第1パワーゲーティングセル(PGC)210の個数は、W/Iの値より小さいか、同じである。ウェークアップ電流(W)は、電力制御回路10aの最大許容電流値であり、飽和電流(I)は、第1パワーゲーティングセル(PGC)210に流れる最大電流値であり得る。したがって、第1パワーゲーティングセル(PGC)210の個数は、電力制御回路10aの最大許容電流値を第1パワーゲーティングセル(PGC)210に流れる最大電流値で割った値より小さいか、同じである。
【0040】
また、複数の第1パワーゲーティングセル(PGC)210のうちの何れか1つのみ第2パワーゲーティングセル220と連結されうる。これは、実質的にあらゆるパワーゲーティングセル(PGC)に対してテストを行うことは非効率的であるためである。テストロジック部30は、何れか1つの第1パワーゲーティングセル(PGC)210の連結に対してのみ演算結果値を求める。第2パワーゲーティングセル(PGC)220と連結されていない第1パワーゲーティングセル(PGC)210は、ロジック回路40に電流を流す役割を行う。
【0041】
ウェークアップ電流は、同時にオンになる第1パワーゲーティングセル(PGC)210の個数が少ないほど小さくなる。したがって、第1パワーゲーティングセル(PGC)210のうちの第2パワーゲーティングセル(PGC)220と連結されていない残りの第1パワーゲーティングセル(PGC)210のうちから問題が発生しても、ウェークアップ電流の制限は保証されうる。
【0042】
第2パワーゲーティングセル(PGC)220は、第1パワーゲーティングセル(PGC)210のうちの何れか1つと連結されて、第1パワーゲーティングセル(PGC)210を経て入力されたモード転換信号S_Inを受信する。第2パワーゲーティングセル(PGC)220にモード転換信号S_Inが受信されれば、第2パワーゲーティングセル(PGC)220を構成する電流スイッチは、オン/オフ動作する。
第3パワーゲーティングセル(PGC)230は、第2パワーゲーティングセル(PGC)220のうちの少なくとも1つと直列連結されうる。
【0043】
第4パワーゲーティングセル(PGC)240は、直列連結された複数の第3パワーゲーティングセル(PGC)230のうち、先端に位置した第3パワーゲーティングセル(PGC)230′と連結される。第4パワーゲーティングセル(PGC)240は、第1パワーゲーティングセル(PGC)210、第2パワーゲーティングセル(PGC)220、及び第3パワーゲーティングセル(PGC)230を通じて伝達されたモード転換信号S_Inを受信する。第4パワーゲーティングセル(PGC)240は、受信したモード転換信号S_Inに基づいて複数の出力信号を出力することができる。
複数の第4パワーゲーティングセル(PGC)240は、並列連結されうる。
【0044】
図3に示された電力制御回路は、図2に示された電力制御回路と類似しているので、差異点を中心に記述する。図2に示された電力制御回路では、第2パワーゲーティングセル(PGC)220が1つであるのに対して、図3に示された電力制御回路では、第2パワーゲーティングセル(PGC)320が複数個である。
【0045】
すなわち、図3は、第2パワーゲーティングセル(PGC)320が複数個である場合の一例を示す。複数個の第2パワーゲーティングセル(PGC)320は、それぞれ第1パワーゲーティングセル(PGC)310のうちの何れか1つと連結されて、第1パワーゲーティングセル(PGC)310から同時に信号を伝達されうる。第1パワーゲーティングセル(PGC)310と同様に、同時に信号を伝達される複数の第2パワーゲーティングセル(PGC)320を構成する電流スイッチは、同時にオン/オフになりうる。
【0046】
例えば、複数個の第2パワーゲーティングセル(PGC)320が、同時にオンになる場合、複数個の電流スイッチを通じてロジック回路40に同時に比較的多い電流を供給することができる。
【0047】
第3パワーゲーティングセル(PGC)330は、第2パワーゲーティングセル(PGC)320のうちの少なくとも1つと直列連結されうる。第2パワーゲーティングセル(PGC)320が複数である場合、第3パワーゲーティングセル(PGC)330は、それぞれの第2パワーゲーティングセル(PGC)320と直列連結される。したがって、それぞれの第2パワーゲーティングセル(PGC)320と連結された第3パワーゲーティングセル(PGC)330は、複数個のグループ330′、330″・・・に分けられうる。図3では、一例として、2つの第2パワーゲーティングセル(PGC)320が存在することによって、第3パワーゲーティングセル(PGC)330は、2つのグループ330′、330″に分けられたものを示しているが、本発明の実施形態が、これに限定されるものではない。
【0048】
第4パワーゲーティングセル(PGC)340は、直列連結された複数の第3パワーゲーティングセル(PGC)330のうち、先端に位置した第3パワーゲーティングセル(PGC)と連結される。第4パワーゲーティングセル(PGC)340は、第1パワーゲーティングセル(PGC)310、第2パワーゲーティングセル(PGC)320、第3パワーゲーティングセル(PGC)330を通じて伝達されたモード転換信号S_Inを受信する。第4パワーゲーティングセル(PGC)340は、受信したモード転換信号S_Inに基づいて複数の出力信号を出力することができる。
【0049】
第4パワーゲーティングセル(PGC)340は、第3パワーゲーティングセル(PGC)330と並列連結されうる。また、図3に示されたように、第2パワーゲーティングセル(PGC)320が複数個である場合、それぞれの第2パワーゲーティングセル(PGC)320に連結された第3パワーゲーティングセル(PGC)330のうち、先端に位置した第3パワーゲーティングセル(PGC)330の個数は、第2パワーゲーティングセル(PGC)220の個数と同一である。
【0050】
図3は、2つの第2パワーゲーティングセル(PGC)320を示し、2つのグループ330′、330″に第3パワーゲーティングセル(PGC)330が分けられている。したがって、第4パワーゲーティングセル(PGC)340と連結される第3パワーゲーティングセル(PGC)330の個数は、第2パワーゲーティングセル(PGC)220の個数と同一である。
【0051】
第2パワーゲーティングセル(PGC)320が複数個である場合、第4パワーゲーティングセル(PGC)340は、複数個の第3パワーゲーティングセル(PGC)の先端と連結される。このような場合、同じ第3パワーゲーティングセル(PGC)330に連結された複数の第4パワーゲーティングセル(PGC)340は、第3パワーゲーティングセル(PGC)230と並列連結されうる。
【0052】
すなわち、1つのグループ330′を構成する第3パワーゲーティングセル(PGC)のうち、先端に位置する第3パワーゲーティングセル(PGC)と連結された第4パワーゲーティングセル(PGC)340′は、それぞれ並列連結される。また他のグループ330″を構成する第3パワーゲーティングセル(PGC)のうち、先端に位置する第3パワーゲーティングセル(PGC)と連結された第4パワーゲーティングセル(PGC)340″は、それぞれ並列連結される。
【0053】
複数の第4パワーゲーティングセル(PGC)240、340から出力された信号は、テストロジック部30に伝送される。テストロジック部30は、受信された信号を演算して結果値を出力することができる。
ここで、第1パワーゲーティングセル(PGC)210、310を除いた残りのパワーゲーティングセル(PGC)の個数は、アクティブモードで回路の適正動作を保持するために必要な最小の電流スイッチの個数によって決定されうる。
【0054】
第1パワーゲーティングセル(PGC)210を除いた残りのパワーゲーティングセル(PGC)の個数、すなわち、第2パワーゲーティングセル(PGC)220、第3パワーゲーティングセル(PGC)230、及び第4パワーゲーティングセル(PGC)240の個数の総和は、電力制御回路10aの動作のために、既定の設定値より大きくすることができる。
【0055】
具体的に、第1パワーゲーティングセル(PGC)210を除いた残りのパワーゲーティングセル(PGC)の個数をBとし、電力制御回路10aの適正動作のために必要な最小の電流スイッチ個数をCとする。このような場合、B+1は、Cより大きくすることができる。
【0056】
Bの個数に1つを加えることは、第1パワーゲーティングセル(PGC)のうち210、310、1つを加えることである。すなわち、第2パワーゲーティングセル(PGC)220、320と連結された第1パワーゲーティングセル(PGC)210′の個数のみを加える。本発明でのテスト可能性は、B+1個数のパワーゲーティングセル(PGC)に対して保証される。これは、アクティブモード(active mode)で必要とする電流スイッチをテストするために十分である。
【0057】
但し、図2及び図3で示したパワーゲーティングセル間の連結関係は、一例であり、これに限定されるものではない。
すなわち、第4パワーゲーティングセル(PGC)240のそれぞれで、再び直列連結されたパワーゲーティングセル(PGC)があり、テストロジック部30は、このようなパワーゲーティングセル(PGC)から受信されたモード転換信号S_Inに対して演算することができる。
【0058】
また、第2パワーゲーティングセル(PGC)220、320は、第1パワーゲーティングセル(PGC)210、310のうちの何れか1つの第1パワーゲーティングセル(PGC)210′、310′にのみ連結されず、複数の第1パワーゲーティングセル(PGC)と連結されうる。このような場合、第3パワーゲーティングセル(PGC)230は、それぞれの第2パワーゲーティングセル(PGC)220と直列連結され、再び適正な数の第4パワーゲーティングセル(PGC)240と連結されうる。
【0059】
並列連結される第4パワーゲーティングセル(PGC)240の個数は、テストロジック部30の具現可能性、具現コスト及び最大許容電流などによって決定されうる。
また、それぞれのパワーゲーティングセル(PGC)の間には、バッファあるいは電圧センシング回路が位置しうる。これに関しては後述する。
【0060】
図4は、本発明のさらに他の実施形態による電力制御回路に含まれたパワーゲーティングセル(PGC)の配置図と信号フローチャートとである。
本発明のさらに他の実施形態による電力制御回路は、複数のパワーゲーティングセル(PGC)を含みうる。複数のパワーゲーティングセル(PGC)は、並列方式と直列方式とが混合されて連結される。
【0061】
具体的に、複数のパワーゲーティングセル(PGC)は、外部から並列的にモード転換信号S_Inを受信する複数の第1パワーゲーティングセル(PGC)410、第1パワーゲーティングセル(PGC)410のうちの何れか1つと直列連結された複数の第2パワーゲーティングセル(PGC)420、第2パワーゲーティングセル(PGC)420の間に位置する何れか1つの第1ノードN1で分岐されて連結された少なくとも1つの第3パワーゲーティングセル(PGC)430、及び第3パワーゲーティングセル(PGC)430に直列連結された少なくとも1つの第4パワーゲーティングセル(PGC)440を含む。第3パワーゲーティングセル(PGC)430と第4パワーゲーティングセル(PGC)440は、第2パワーゲーティングセル(PGC)420のうちの第1ノードN1以後に、直列連結された第2パワーゲーティングセル(PGC)420と並列連結される。
【0062】
この際、第1ノードN1以後に、直列連結された第2パワーゲーティングセル(PGC)420と第4パワーゲーティングセル(PGC)440は、受信されたモード転換信号S_Inに基づいた出力信号をテストロジック部30に出力することができる。
また、電力制御回路10aは、第4パワーゲーティングセル(PGC)440が複数である場合、第4パワーゲーティングセル(PGC)440の間に位置する何れか1つの第2ノードN2で分岐されて連結された少なくとも1つの第5パワーゲーティングセル(PGC)450をさらに含みうる。
【0063】
また、電力制御回路10aは、第5パワーゲーティングセル(PGC)450に直列連結された少なくとも1つの第6パワーゲーティングセル(PGC)460を含みうる。この際、第5パワーゲーティングセル(PGC)450と第6パワーゲーティングセル(PGC)460は、第2ノードN2以後に、直列連結された第4パワーゲーティングセル(PGC)440と並列連結される。
【0064】
この際、第1ノードN1以後に、直列連結された第2パワーゲーティングセル(PGC)420と第2ノードN2以後に、直列連結された第4パワーゲーティングセル(PGC)440と第6パワーゲーティングセル(PGC)460は、受信されたモード転換信号S_Inに基づいた出力信号をテストロジック部30に出力することができる。
【0065】
図4に示された電力制御回路10aのパワーゲーティングセル(PGC)の構成は、一例であり、これに限定されるものではない。ノードでの分岐は、反復し続けられる。第2パワーゲーティングセル(PGC)420間の第1ノードN1で、そして、第4パワーゲーティングセル(PGC)440間の第2ノードN2で分岐されてパワーゲーティングセル(PGC)が連結されるように、ノードでの分岐は、一定回数だけ進行し続けられる。このような分岐の回数は、スリープモードからアクティブモードへの転換時に発生するウェークアップ電流を考慮して決定することができる。
【0066】
経時的にさらに多い分岐によって、さらに多い電流スイッチがオンになるが、ウェークアップ電流は、最大許容電流以下に調整されうる。これは、電源電圧と仮想電源電圧との差が減って、流れる電流量が減るためである。
第1パワーゲーティングセル(PGC)410を通じてモード転換時に消費する時間を短縮し、階段式で分離されるカスケード(cascade)連結を適切に分配して構成することによって、テスト可能性を高めうる。
【0067】
テストロジック部30は、パワーゲーティングセル(PGC)から出力される出力信号を演算して、出力値を電力管理ユニット50に伝送しうる。テストロジック部30は、XORレジスタなどで構成されてXOR演算などを行うことができる。
例えば、XOR演算を行う場合、ある分岐点でのスタックフォールトで信号の伝達が切られる場合、1の論理値が出力される。
【0068】
図4の実施形態によれば、第2パワーゲーティングセル(PGC)420、第3パワーゲーティングセル(PGC)430、第4パワーゲーティングセル(PGC)440、第5パワーゲーティングセル(PGC)450、及び第6パワーゲーティングセル(PGC)460の個数の総和は、電力制御回路10aの適正動作のために、既定の設定値より大きい。すなわち、第1パワーゲーティングセル(PGC)410を除いたパワーゲーティングセル(PGC)の個数の和は、既定の値より大きい。
【0069】
既定の値は、電力制御回路10aの適正動作を保持するために必要な最小の電流スイッチの個数によって決定されうる。例えば、第1パワーゲーティングセル(PGC)410を除いたパワーゲーティングセル(PGC)に含まれた電流スイッチの個数をBとし、アクティブモードで回路の適正動作を保持するために必要な最小の電流スイッチ個数をCとすれば、B+1は、Cより大きい。
【0070】
Bの個数で1つを加えることは、第1パワーゲーティングセル(PGC)のうち4101つを加えることである。すなわち、第2パワーゲーティングセル(PGC)420と連結された第1パワーゲーティングセル(PGC)の個数のみを加える。本発明でのテスト可能性は、B+1個数のパワーゲーティングセル(PGC)に対して保証される。これは、アクティブモードで必要とする電流スイッチをテストするために十分である。
また、並列的に連結された第1パワーゲーティングセル(PGC)410の個数は、モード転換時に発生するウェークアップ電流の大きさを適切に保持可能に調節される。
【0071】
具体的に、パワーゲーティングセル(PGC)にそれぞれ含まれた電流スイッチの飽和電流をIとし、ウェークアップ電流をWとする場合、第1パワーゲーティングセル(PGC)410の個数は、W/Iの値より小さくなければならない。すなわち、第1パワーゲーティングセル(PGC)410の個数は、電力制御回路10aの最大許容電流値を第1パワーゲーティングセル(PGC)410に流れる最大電流値で割った値より小さくなければならない。
また、それぞれのパワーゲーティングセル(PGC)の間には、バッファあるいは電圧センシング回路が位置しうる。これに関しては後述する。
【0072】
図5は、本発明の実施形態によるパワーゲーティングセル(PGC)の内部回路図である。
図5を参照すると、パワーゲーティングセル(PGC)1〜nは、遅延器とパワーゲーティングトランジスタとを備えることができる。遅延器は、バッファ、またはインバータとして具現可能である。パワーゲーティングトランジスタは、PMOSトランジスタまたはNMOSトランジスタとして具現可能である。
【0073】
パワーゲーティングトランジスタは、電流スイッチの機能を果たす。すなわち、1つのパワーゲーティングセル(PGC)1〜nは、図面に限定されず、電流スイッチの役割をする如何なる回路も含みうる。図面によれば、PMOSトランジスタのドレインとソースに電源電圧Vddと仮想電源電圧Vddmとが連結されうる。PMOSトランジスタであるので、モード転換信号S_Inが論理ローである場合、オンになり、論理ハイである場合、オフ(off)になりうる。
【0074】
すなわち、モード転換信号S_Inが0である場合、電流スイッチは、オンになって、ドレインからソース側に電流が流れる。待機モードでほとんど接地に近い仮想電源電圧Vddmは、電流の流れによって電源電圧の電圧のように昇圧される。
遅延器は、PMOSトランジスタの入力に連結されて、パワーゲーティングセル(PGC)1〜nの動作を時間差を置いて行わせることによって、ウェークアップ時に発生する電圧ノイズを減らすことができる。
【0075】
図6Aないし図6Cは、本発明の一実施形態による電力制御回路に含まれた遅延回路60の配置図である。
パワーゲーティングセル(PGC)1〜nの間に少なくとも1つの遅延回路60の配置図である。遅延回路は、バッファ61であり、電圧センシング回路62であり得る。遅延回路60は、信号を遅延させて仮想電源電圧が遅く上昇する場合、流れる電流量を調節することができる。
【0076】
バッファ61は、パワーゲーティングセル(PGC)1〜n間に位置して、信号の流れを遅延させることができる。信号の流れが遅延されることによって、各パワーゲーティングセル(PGC)のオン/オフの時間を調節して、電流の流れを調節することができる。
【0077】
また、電圧センシング回路62は、シュミットトリガで構成することができる。仮想電源電圧が電圧センシング回路62に供給されても、仮想電源電圧Vddmが、ある程度の電圧レベルに上げられない場合、目標の電圧レベルに上がるまでパワーゲーティングセル(PGC)間の連結を遮断する。すなわち、予想した仮想電源電圧の増加値より徐々に増加する場合、電流があまりにも多く流れて、これを止めようとするために、電圧センシング回路62で電流の流れを遅延させることができる。
【0078】
図面を参照すると、電圧センシング回路62は、複数個のNMOSと複数個のPMOSとを含みうる。また、インバータ2つを含みうる。Vin(仮想電源電圧)に論理値1が入力されれば、M2トランジスタがオフになり、M1トランジスタがオンになり、M3、M4トランジスタの入力は、論理1になる。したがって、M4トランジスタは、オフであり、M3トランジスタが、オンになる。したがって、インバータI1に論理値0が入力され、インバータI1を経ながら論理値1になり、インバータI2を経ながら再び論理値0になる。したがって、Voutに論理値0が出力されることによって、OR gateに論理値0が入力される。
【0079】
一方、第1パワーゲーティングセル(PGC)210、310、410では、論理値0が伝達される。
すなわち、Vin、すなわち、仮想電源電圧の大きさが一定レベル以上に増加した場合にのみ論理値1を出力し、これに対して電圧センシング回路62は、これを認知して、仮想電源電圧の大きさが一定レベル以上に増加した場合にのみ、第2パワーゲーティングセル(PGC)220、320、420に信号を伝達する。それぞれのパワーゲーティングセル(PGC)は、PMOSで構成されていると仮定した。
【0080】
すなわち、図面に示した電圧センシング回路62は、シュミットトリガ回路の一例であって、回路構成には差があり得る。仮想電源電圧の大きさが一定レベル以上に増加した場合にのみ次のパワーゲーティングセル(PGC)に信号を伝達する役割を行うように、別に回路を設計することができる。
【0081】
また、前述した電圧センシング回路あるいはバッファは、第1パワーゲーティングセル(PGC)210、310、410と第2パワーゲーティングセル(PGC)220、320、420との間に位置することもあり、必要に応じて、如何なるパワーゲーティングセル(PGC)の間にも位置しうる。
特に、図4で示したさらに他の実施形態による電力制御回路で、分岐される部分でバッファあるいは電圧センシング回路の役割が大きな意味を有するようになる。
【0082】
すなわち、電力制御回路10aは、第2パワーゲーティングセル(PGC)420と第3パワーゲーティングセル(PGC)430との間と第4パワーゲーティングセル(PGC)440と第5パワーゲーティングセル(PGC)450との間の第1ノードN1、第2ノードN2でバッファあるいは電圧センシング回路をさらに含みうる。
【0083】
図7Aないし図7Bは、本発明の一実施形態によるパワーゲーティングセル(PGC)を概略的に示すブロック図である。図7Aないし図7Bを参照すると、パワーゲーティングトランジスタスイッチ71は、ロジック回路40と電源電圧Vddとの間に位置しうる。この際、パワーゲーティングトランジスタスイッチ71は、少なくとも1つのPMOSトランジスタで構成することができる。
【0084】
ロジック回路40は、電源電圧Vddと所定の電圧Vssとの間に位置して、所定の論理動作を行う。パワーゲーティングセル(PGC)1〜nに含まれたパワーゲーティングトランジスタスイッチ71、72は、ロジック回路40のアクティブモード/スリープモードによって、電源電圧の印加をスイッチングすることができる。
パワーゲーティングセル(PGC)1〜nに含まれたパワーゲーティングトランジスタスイッチ71、72は、その位置によって、他種のトランジスタを備えることができる。
【0085】
具体的に、パワーゲーティングトランジスタスイッチ71が、電源電圧Vddとロジック回路40との間に位置する場合、パワーゲーティングトランジスタスイッチ71は、PMOSトランジスタを備える。一方、パワーゲーティングトランジスタスイッチ72が、所定の電圧Vssとロジック回路40との間に位置する場合、パワーゲーティングトランジスタスイッチ72は、NMOSトランジスタを備える。
【0086】
ロジック回路40が、アクティブモードである場合、パワーゲーティングイネーブル信号S_Inが論理ロー(low)で印加されれば、PMOSトランジスタがターンオン(turn−on)になる。したがって、電源電圧Vddがロジック回路40に印加される。
【0087】
図8は、本発明のさらに他の実施形態による電力制御回路の動作時に経時的に電流の大きさの変化を示すグラフである。
図8を参照すると、外部の信号を並列入力される第1パワーゲーティングセル(PGC)410が、同時にモード転換信号S_Inを受けてターンオンになれば、急激に電流が流れて、ほとんど許容可能な電流に到逹する。
【0088】
t0までは、仮想電源電圧の大きさが上昇しながら、電源電圧とのポテンシャル差が減少して、電流の大きさが減る。t0を経ながら第2パワーゲーティングセル(PGC)420及び第3パワーゲーティングセル(PGC)430がターンオンになり、これにより、電流の流れが増加して、ウェークアップ電流の大きさが増加する。
【0089】
一定レベルの電流が流れば、再び仮想電源電圧と電源電圧とのポテンシャル差が減って、電流の流れが減少する。t1時間では、第2パワーゲーティングセル(PGC)420間の第1ノードN1で第3パワーゲーティングセル(PGC)430が分岐する。そして、第4パワーゲーティングセル(PGC)440が、第3パワーゲーティングセル(PGC)430と直列連結される。t1時間を経ながら、第3パワーゲーティングセル(PGC)430と第4パワーゲーティングセル(PGC)440が、ターンオンになることによって、再び電流の流れが増加して、全体的なウェークアップ電流の大きさが増加する。
【0090】
一定レベルの電流が流れれば、再び仮想電源電圧と電源電圧とのポテンシャル差が減って、電流の流れが減少する。
t2時間では、第4パワーゲーティングセル(PGC)440間の第2ノードN2で第5パワーゲーティングセル(PGC)450が分岐する。そして、第6パワーゲーティングセル(PGC)460が、第5パワーゲーティングセル(PGC)450と直列連結される。したがって、t2時間を経ながら、第5パワーゲーティングセル(PGC)450と第6パワーゲーティングセル(PGC)460が、ターンオンになることによって、再び電流の流れが増加して、全体的なウェークアップ電流の大きさが増加する。
【0091】
一定レベルの電流が流れば、再び仮想電源電圧と電源電圧とのポテンシャル差が減って、電流の流れが減少する。
このような過程が持続されて、tn時間では、ウェークアップ電流が0になる。すなわち、仮想電源電圧と電源電圧とのポテンシャル差が0に収斂する。ウェークアップ電流が0になるまでパワーゲーティングセル(PGC)は数えきれないほど分岐して連結されうる。tn時間は、場合によって、t1、t2、t3、・・・になりうる。ウェークアップ電流が0になるということは、ノイズを減少させることができるということを意味する。
【0092】
すなわち、並列的にパワーゲーティングセル(PGC)を連結することによって、電流を同時に多量に流れるようにでき、したがって、仮想電源電圧と電源電圧とのポテンシャル差を減らすことができる。したがって、スリープモードからアクティブモードに、あるいはアクティブモードからスリープモードへの転換時に発生するノイズを早い時間内に減少させることができるという長所がある。
【0093】
図9は、本発明の一実施形態による電力制御回路を構成するパワーゲーティングセル(PGC)とテストロジック部とパワー制御ユニットとの連結関係を示すブロック図である。
図9は、第3パワーゲーティングセル(PGC)230、330の最後の端から出力される信号が、テストロジック部30に伝送されることを示したものである。図9では、テストロジック部30の一例としてXORレジスタを示した。
【0094】
また、テストロジック部30に信号を出力するパワーゲーティングセル(PGC)として、図面では、第3パワーゲーティングセル(PGC)230、330を示したが、これは、一例に過ぎない。ロジック回路40によって、異なるように連結されるパワーゲーティングセル(PGC)間の関係によって、テストロジック部30に信号を出力するパワーゲーティングセル(PGC)は、異なるように構成することができる。
テストロジック部30は、パワーゲーティングセル(PGC)から出力される出力信号を受信して、これに対して演算動作を行う。
【0095】
図10は、本発明の一実施形態による電力制御回路の動作方法を順次に示すフローチャートである。
図面を参照して説明すれば、第1パワーゲーティングセル(PGC)210を構成する第1パワーゲーティングトランジスタ(PG TR)が、同時にターンオンになる(ステップS101)。これは、第1パワーゲーティングセル(PGC)210が、外部からモード転換信号S_Inを並列的に同時に受信するためである。
【0096】
以後、第1パワーゲーティングセル(PGC)210のうちの何れか1つでモード転換信号S_Inを第2パワーゲーティングセル(PGC)220に伝送する(ステップS103)。第2パワーゲーティングセル(PGC)220から伝送されたモード転換信号S_Inを第3パワーゲーティングセル(PGC)230に伝達する(ステップS105)。また、第4パワーゲーティングセル(PGC)240は、第3パワーゲーティングセル(PGC)230から伝達されたモード転換信号S_Inに基づいて出力信号を出力する(ステップS107)。テストロジック部30は、出力信号を演算して電力管理ユニット50に伝送する(ステップS109)。
【0097】
ここで、第1パワーゲーティングセル(PGC)210は、複数個が外部からモード転換信号S_Inを同時に受信する。したがって、第1パワーゲーティングセル(PGC)210を構成する電流スイッチは、同時にオン/オフになりうる。例えば、スリープモードからアクティブモードに転換時に、電流スイッチは同時にオンになって、同時にロジック回路40に電流を流すことができる。
【0098】
既存のパワーゲーティングセル(PGC)は、直列連結されて、あらゆる電流スイッチが順次にオンになる。したがって、スリープモードからアクティブモードに転換時に、長時間が必要な短所があった。本発明によれば、外部からモード転換信号S_Inを並列的に受信して、同時に電流を供給することによって、モード転換時に消費する時間を短縮することができる。
【0099】
但し、並列的に連結された第1パワーゲーティングセル(PGC)210の個数は、モード転換時に発生するウェークアップ電流の大きさを適切に保持可能に調節される。
具体的に、パワーゲーティングセル(PGC)にそれぞれ含まれた電流スイッチの飽和電流をIとし、ウェークアップ電流をWとする場合、第1パワーゲーティングセル(PGC)210の個数は、W/Iの値より小さくなければならない。すなわち、第1パワーゲーティングセル(PGC)210の個数は、電力制御回路10aの最大許容電流値を第1パワーゲーティングセル(PGC)210に流れる最大電流値で割った値より小さくなければならない。
【0100】
また、複数の第1パワーゲーティングセル(PGC)210のうちの何れか1つのみ第2パワーゲーティングセル220と連結されうる。何れか1つの第1パワーゲーティングセル(PGC)210の連結に対してのみテストロジック部30で演算結果値を求めても良い。
同時にオンになる第1パワーゲーティングセル(PGC)210の個数は、少ないほどウェークアップ電流が小さくなる。何れか1つの第1パワーゲーティングセル(PGC)210のうちの第2パワーゲーティングセル(PGC)220と連結されていない残りの第1パワーゲーティングセル(PGC)210のうちから問題が発生しても、ウェークアップ電流の制限は保証されうる。
【0101】
第2パワーゲーティングセル(PGC)220は、第1パワーゲーティングセル(PGC)210のうちの何れか1つと連結されて、第1パワーゲーティングセル(PGC)210に入力されたモード転換信号S_Inを受信する。第2パワーゲーティングセル(PGC)220にモード転換信号S_Inが受信されれば、第2パワーゲーティングセル(PGC)220を構成する電流スイッチは、オン/オフ動作することができる。
【0102】
第2パワーゲーティングセル(PGC)320は、複数個であり得る。複数個の第2パワーゲーティングセル(PGC)320は、それぞれ第1パワーゲーティングセル(PGC)310のうちの何れか1つと連結されて、第1パワーゲーティングセル(PGC)310から同時に信号を伝達されうる。第1パワーゲーティングセル(PGC)310と同様に、同時に信号を伝達される複数の第2パワーゲーティングセル(PGC)320を構成する電流スイッチは、同時にオン/オフになりうる。例えば、複数個の第2パワーゲーティングセル(PGC)320が同時にオンになる場合、複数個の電流スイッチを通じてロジック回路40に同時に電流を供給することができる。
【0103】
第3パワーゲーティングセル(PGC)330は、第2パワーゲーティングセル(PGC)320のうちの少なくとも1つと直列連結されうる。第2パワーゲーティングセル(PGC)320が複数である場合、第3パワーゲーティングセル(PGC)330は、それぞれの第2パワーゲーティングセル(PGC)320と直列連結される。
【0104】
第4パワーゲーティングセル(PGC)340は、直列連結された複数の第3パワーゲーティングセル(PGC)330のうち、先端に位置した第3パワーゲーティングセル(PGC)と連結される。第4パワーゲーティングセル(PGC)340は、第1パワーゲーティングセル(PGC)310、第2パワーゲーティングセル(PGC)320、第3パワーゲーティングセル(PGC)330を通じて伝達されたモード転換信号S_Inを受信する。第4パワーゲーティングセル(PGC)340は、受信したモード転換信号S_Inに基づいて複数の出力信号を出力することができる。
また、実施形態による電力制御回路の動作方法は、既定の遅延値に基づいて、前記モード転換信号S_Inの伝達を遅延させる段階をさらに含みうる。
【0105】
図11は、本発明の他の実施形態による電力制御回路の動作方法を示すフローチャートである。
図面を参照して説明すれば、第1パワーゲーティングセル(PGC)410を構成する第1パワーゲーティングトランジスタ(PG TR)が、同時にターンオンになる(ステップS201)。これは、第1パワーゲーティングセル(PGC)410が、外部からモード転換信号S_Inを並列的に同時に受信するためである。
【0106】
以後、第1パワーゲーティングセル(PGC)410のうちの何れか1つでモード転換信号S_Inを第2パワーゲーティングセル(PGC)420に伝送する(ステップS203)。直列配列された少なくとも1つの第2パワーゲーティングセル(PGC)420を通じてモード転換信号S_Inが伝達される(ステップS205)。第2パワーゲーティングセル(PGC)420の間に位置する何れか1つのノードで分岐して、第3パワーゲーティングセル(PGC)430を連結し(ステップS207)、第3パワーゲーティングセル(PGC)430に第4パワーゲーティングセル(PGC)440を直列連結する(ステップS209)。順に伝達されたモード転換信号S_Inを第3パワーゲーティングセル(PGC)430と第4パワーゲーティングセル(PGC)440とを通じて伝達する(ステップS211)。伝達された信号は、第2パワーゲーティングセル(PGC)と第4パワーゲーティングセル(PGC)とのうち、先端から出力信号に出力される(ステップS213)。出力された出力信号は、テストロジック部30に伝送される。テストロジック部30は、出力信号に対してXOR演算し、これにより、パワーゲーティングセル(PGC)の連結関係をテストすることができる(ステップS215)。
【0107】
また、第4パワーゲーティングセル(PGC)440の間に位置する何れか1つのノードで分岐して、第5パワーゲーティングセル(PGC)450をさらに連結し、第5パワーゲーティングセル(PGC)450に第6パワーゲーティングセル(PGC)460を直列連結することができる。すなわち、このように、直列連結されたパワーゲーティングセル(PGC)の間の何れか1つのノードで継続的に分岐して連結されうる。
【0108】
そして、このようにさらに分岐する場合、分岐されて連結された第6パワーゲーティングセル(PGC)460と第4パワーゲーティングセル(PGC)440、第2パワーゲーティングセル(PGC)420の先端は、テストロジック部30と連結される。したがって、第2パワーゲーティングセル(PGC)420、第4パワーゲーティングセル(PGC)440、及び第6パワーゲーティングセル(PGC)460の先端に位置したパワーゲーティングセル(PGC)は、伝達されたモード転換信号S_Inに基づいて出力信号をテストロジック部30に出力することができる。
テストロジック部30は、出力信号に対してXOR演算し、これにより、パワーゲーティングセル(PGC)の連結関係をテストすることができる。
【0109】
また、本発明の実施形態による電力制御回路の動作方法は、多様なコンピュータ手段を通じて行われるプログラム命令形態で具現されてコンピュータ判読可能な媒体に記録されうる。前記コンピュータ判読可能な媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて構成しうる。前記媒体に記録されるプログラム命令は、本発明のために特別に設計されて構成されたものであるか、コンピュータソフトウェア当業者に公知の使用可能なものでもあり得る。コンピュータ判読可能な記録媒体の例としては、ハードディスク、フロッピー(登録商標)ディスク、及び磁気テープのような磁気媒体(magnetic media)、CD−ROM、DVDのような光記録媒体(optical media)、フロプティカルディスク(floptical disk)のような磁気−光媒体(magneto−optical media)、及びROM、RAM、フラッシュメモリのようなプログラム命令を保存して行うように特別に構成されたハードウェア装置が含まれる。プログラム命令の例としては、コンパイラによって作られるような機械語コードだけではなく、インタプリタなどを使ってコンピュータによって実行可能な高級言語コードを含む。前記ハードウェア装置は、本発明の動作を行うために、1つ以上のソフトウェアモジュールとして作動するように構成され、その逆も同様である。
【0110】
図12は、図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す。
図12を参照すると、半導体システム500は、携帯電話(cellular phone)、スマートフォン(smart phone)、PDA(Personal Digital Assistant)、または無線通信装置として具現可能である。
【0111】
半導体システム500は、メモリ装置560とメモリ装置560の動作を制御することができるメモリコントローラ550とを含む。メモリコントローラ550は、プロセッサ510の制御によって、メモリ装置560のデータ(DATA)アクセス動作、例えば、プログラム(program)動作、イレーズ(erase)動作、またはリード(read)動作を制御することができる。プログラム検証動作は、プログラム動作の一部として含まれる。
【0112】
メモリ装置560にプログラムされたページデータは、プロセッサ510とメモリコントローラ550の制御によって、ディスプレイ520を通じてディスプレイされうる。
無線送受信器530は、アンテナ(ANT)を通じて無線信号を送受信することができる。例えば、無線送受信器530は、アンテナ(ANT)を通じて受信された無線信号をプロセッサ510で処理される信号に変更することができる。
【0113】
したがって、プロセッサ510は、無線送受信器530から出力された信号を処理し、該処理された信号をメモリコントローラ550またはディスプレイ520に伝送しうる。メモリコントローラ550は、プロセッサ510によって処理された信号をメモリ装置560にプログラムすることができる。
また、無線送受信器530は、プロセッサ510から出力された信号を無線信号に変更し、該変更された無線信号をアンテナ(ANT)を通じて外部装置に出力することができる。
【0114】
入力装置540は、プロセッサ510の動作を制御するための制御信号またはプロセッサ510によって処理されるデータ(DATA)を入力することができる装置であって、タッチパッド(touch pad)とコンピュータマウス(computer mouse)のようなポインティング装置(pointing device)、キーパッド(keypad)、またはキーボードとして具現可能である。
【0115】
プロセッサ510は、メモリコントローラ550から出力されたデータ(DATA)、無線送受信器530から出力されたデータ(DATA)、または入力装置540から出力されたデータ(DATA)が、ディスプレイ520を通じてディスプレイされるように、ディスプレイ520の動作を制御することができる。実施形態によって、メモリ装置560の動作を制御することができるメモリコントローラ550は、プロセッサ510の一部として具現され、またプロセッサ510と別途のチップとして具現可能である。
【0116】
電力管理ユニット50は、モード転換信号S_Inを電力制御回路10aに伝送しうる。モード転換信号S_Inは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号S_Inによって、パワーゲーティングセル(PGC)のオン/オフが決定される。
【0117】
図1Aを参照すると、電力制御回路10aは、パワーゲーティングブロック20aとテストロジック部30とを含みうる。テストロジック部30は、パワーゲーティングセル(PGC)を通じて伝送される信号に対して演算を行う。
電力管理ユニット50は、S_In信号とS_Out信号とを比較して、如何なるパワーゲーティングセル(PGC)でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット50は、出力信号S_Outを通じて、パワーゲーティングセル(PGC)の連結状態をテストすることができる。
【0118】
本発明の実施形態によれば、半導体システム500を構成する電力消費素子は、ロジック回路40を構成する素子であり得る。したがって、電力制御回路10aを通じて半導体システム500の消費電力を最小化することができる。
例えば、ディスプレイ520を使わない場合、電力制御回路10aを構成するパワーゲーティングセル(PGC)は、外部の電源電圧をディスプレイ520に供給しない。また、スリープモードからアクティブモードに転換時に、モード転換を迅速に行うことができる。
【0119】
図13は、図1Aに示された電力制御回路を含む半導体システムのさらに他の実施形態を示す。
図13を参照すると、半導体システム600は、PC(Personal Computer)、タブレット(tablet)PC、ネットブック(net−book)、eリーダー(e−reader)、PDA、PMP(Portable Multimedia Player)、MP3プレーヤ、またはMP4プレーヤとして具現可能である。
【0120】
半導体システム600は、メモリ装置560と、メモリ装置560のデータ処理動作を制御することができるメモリコントローラ550とを含む。
プロセッサ610は、入力装置620を通じて入力されたデータによって、メモリ装置560に保存されたデータをディスプレイ630を通じてディスプレイすることができる。例えば、入力装置620は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。
【0121】
プロセッサ610は、半導体システム600の全般的な動作を制御し、メモリコントローラ550の動作を制御することができる。
実施形態によって、メモリ装置560の動作を制御することができるメモリコントローラ550は、プロセッサ610の一部として具現され、またプロセッサ610と別途のチップとして具現可能である。
【0122】
電力管理ユニット50は、モード転換信号S_Inを電力制御回路10aに伝送しうる。モード転換信号S_Inは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号S_Inによって、パワーゲーティングセル(PGC)のオン/オフが決定される。
【0123】
図1Aを参照すると、電力制御回路10aは、パワーゲーティングブロック20aとテストロジック部30とを含みうる。テストロジック部30は、パワーゲーティングセル(PGC)を通じて伝送される信号に対して演算を行う。
電力管理ユニット50は、S_In信号とS_Out信号とを比較して、如何なるパワーゲーティングセル(PGC)でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット50は、出力信号S_Outを通じて、パワーゲーティングセル(PGC)の連結状態をテストすることができる。
【0124】
図14は、図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す。
図14を参照すると、半導体システム700は、メモリカード(memory card)またはスマートカード(smart card)として具現可能である。半導体システム700は、メモリ装置560、メモリコントローラ550、及びカードインターフェース720を含む。
【0125】
メモリコントローラ550は、メモリ装置560とカードインターフェース720との間でデータの交換を制御することができる。実施形態によって、カードインターフェース720は、SD(Secure Digital)カードインターフェースまたはMMC(Multi−Media Card)インターフェースであり得るが、これに限定されるものではない。
【0126】
カードインターフェース720は、ホスト(HOST)のプロトコルによって、ホスト(HOST)とメモリコントローラ550との間でデータ交換をインターフェースすることができる。実施形態によって、カードインターフェース720は、USB(Universal Serial Bus)プロトコル、IC(InterChip)−USBプロトコルを支援することができる。ここで、カードインターフェースとは、ホスト(HOST)が使うプロトコルを支援することができるハードウェア、前記ハードウェアに搭載されたソフトウェア、または信号伝送方式を意味する。
【0127】
半導体システム700が、PC、タブレットPC、デジタルカメラ、デジタルオーディオプレーヤ、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホスト(HOST)と接続される時、ホスト(HOST)は、カードインターフェース720とメモリコントローラ550とを通じてメモリ装置560とデータ通信を行うことができる。
【0128】
電力管理ユニット50は、モード転換信号S_Inを電力制御回路10aに伝送しうる。モード転換信号S_Inは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号によって、パワーゲーティングセル(PGC)のオン/オフが決定される。
【0129】
図1Aを参照すると、電力制御回路10aは、パワーゲーティングブロック20aとテストロジック部30とを含みうる。テストロジック部30は、パワーゲーティングセル(PGC)を通じて伝送される信号に対して演算を行う。
電力管理ユニット50は、S_In信号とS_Out信号とを比較して、パワーゲーティングセル(PGC)でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット50は、出力信号S_Outを通じて、パワーゲーティングセル(PGC)の連結状態をテストすることができる。
【0130】
図15は、図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す。
図15を参照すると、半導体システム800は、イメージ処理装置、例えば、デジタルカメラまたはデジタルカメラ付き携帯電話として具現可能である。
半導体システム800は、メモリ装置560とメモリ装置560のデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができるメモリコントローラ550とを含む。
【0131】
半導体システム800のイメージセンサ820は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ810またはメモリコントローラ550に伝送される。プロセッサ810の制御によって、前記変換されたデジタル信号は、ディスプレイ830を通じてディスプレイされるか、またはメモリコントローラ550を通じてメモリ装置560に保存することができる。
【0132】
また、メモリ装置560に保存されたデータは、プロセッサ810またはメモリコントローラ550の制御によって、ディスプレイ830を通じてディスプレイされる。実施形態によって、メモリ装置560の動作を制御することができるメモリコントローラ550は、プロセッサ810の一部として具現され、またプロセッサ810と別個のチップとして具現可能である。
【0133】
電力管理ユニット50は、モード転換信号S_Inを電力制御回路10aに伝送しうる。モード転換信号S_Inは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号S_Inによって、パワーゲーティングセル(PGC)のオン/オフが決定される。
【0134】
図1Aを参照すると、電力制御回路10aは、パワーゲーティングブロック20aとテストロジック部30とを含みうる。テストロジック部30は、パワーゲーティングセル(PGC)を通じて伝送される信号に対して演算を行う。
電力管理ユニット50は、S_In信号とS_Out信号とを比較して、如何なるパワーゲーティングセル(PGC)でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット50は、出力信号S_Outを通じて、パワーゲーティングセル(PGC)の連結状態をテストすることができる。
【0135】
以上、望ましい実施形態を示して説明したが、本発明は、前述した特定の実施形態に限定されず、請求範囲で請求する本発明の要旨を外れずに、当業者によって多様な変形実施が可能であるということはいうまでもなく、このような変形実施は、本発明の技術的思想や展望から個別的に理解されてはならない。
【産業上の利用可能性】
【0136】
本発明は、電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法関連の技術分野に適用可能である。
【技術分野】
【0001】
本発明は、回路の動作方法に係り、より詳細には、スリープモードからアクティブモードへの転換時に、テスト可能性(testability)を保証しながら、スイッチング時間を短縮させうる電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法に関する。
【背景技術】
【0002】
電力制御回路(電力スイッチング回路とも称する)は、集積回路設計において、消費電力を減少させるために広く活用されている。電力制御回路は、待機モードで動作する時、ロジック回路に対する電力供給を遮断することによって、漏れ電流を減少させる。
しかし、電力制御回路は、待機モードから正常動作モードへの転換時に、再び動作させようとするブロックに電源を供給しなければならない。この過程で電流の急な変化が発生し、これにより、システムに不要なノイズを発生させる。このようなノイズは、回路に悪影響を与えて、システムの誤動作を誘発させることがある。
従来の電力制御回路としては、特許文献1乃至3に記載のものが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2007−036899号公報
【特許文献2】特開2008−042357号公報
【特許文献3】特開2007−266045号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする技術的な課題は、パワーゲーティングセル(PGC)のスイッチングの時間差を調節して、ノイズの発生を減らすことのできる電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法を提供することにある。
本発明が解決しようとする他の技術的な課題は、パワーゲーティングセル(PGC)の欠陥有無を確認するテスト可能性を高めることのできる電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法を提供することにある。
【課題を解決するための手段】
【0005】
前述した課題を解決するための実施形態による電力制御回路は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路であって、外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、前記第1パワーゲーティングセルのうちの何れか1つと連結される少なくとも1つの第2パワーゲーティングセルと、前記第2パワーゲーティングセルと直列連結される複数の第3パワーゲーティングセルと、前記直列連結された複数の第3パワーゲーティングセルのうち、先端の第3パワーゲーティングセルと並列連結される複数の第4パワーゲーティングセルと、を含む。
【0006】
前記モード転換信号は、前記第1パワーゲーティングセルのうちの何れか1つ、前記第2及び第3パワーゲーティングセルを経て、前記第4パワーゲーティングセルに伝達され、前記第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする。
【0007】
前記電力制御回路は、前記第2パワーゲーティングセルと前記第3パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含みうる。
前記電力制御回路は、前記第3パワーゲーティングセルの間と、前記第3パワーゲーティングセルと前記第4パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含みうる。
【0008】
前記第2パワーゲーティングセルが複数である場合、前記第3パワーゲーティングセルは、それぞれが、前記複数の第2パワーゲーティングセルのうち対応する第2パワーゲーティングセルと直列連結される複数のグループに分けられうる。
前記電力制御回路は、前記第4パワーゲーティングセルと連結されて、前記第4パワーゲーティングセルのそれぞれの出力信号を受信して演算するテストロジック部をさらに含みうる。
【0009】
前述した課題を解決するための他の実施形態による電力制御回路は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングし、外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、前記第1パワーゲーティングセルのうちの何れか1つと直列連結された複数の第2パワーゲーティングセルと、前記第2パワーゲーティングセルの間に位置する何れか1つの第1ノードで分岐されて連結された少なくとも1つの第3パワーゲーティングセルと、前記第3パワーゲーティングセルに直列連結された少なくとも1つの第4パワーゲーティングセルと、を含む。
【0010】
前記第3パワーゲーティングセルと前記第4パワーゲーティングセルは、前記第1ノード以後に直列連結された前記第2パワーゲーティングセルと並列連結され、前記第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする。
前記第1ノード以後に直列連結された前記第2パワーゲーティングセルと前記第4パワーゲーティングセルは、前記受信されたモード転換信号に基づいた出力信号を出力することができる。
【0011】
前記電力制御回路は、前記第1パワーゲーティングセルと前記第2パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含みうる。
前述した課題を解決するための実施形態による半導体装置は、ロジック回路と、前記電力制御回路と、を含む。
前述した課題を解決するためのさらに他の実施形態による半導体装置は、ロジック回路と、電源電圧と前記ロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路と、を含む。
【0012】
前述した課題を解決するための実施形態による電力制御回路の動作方法は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路の動作方法であって、複数の第1パワーゲーティングセルが同時にオン(on)にスイッチングする段階と、前記第1パワーゲーティングセルのうちの何れか1つで、外部から入力されたモード転換信号を第2パワーゲーティングセルに伝送する段階と、伝送された前記モード転換信号を直列配列された複数の第3パワーゲーティングセルを通じて伝達する段階と、前記複数の第3パワーゲーティングセルを通じて伝達された前記モード転換信号に基づいて、それぞれ並列連結された複数個の第4パワーゲーティングセルのそれぞれから出力信号を出力する段階と、を含む。
【0013】
前記電力制御回路の動作方法は、前記第4パワーゲーティングセルから受信された前記出力信号を演算する段階をさらに含みうる。
前記演算は、XOR演算であり得る。
前記方法は、既定の遅延値に基づいて、前記モード転換信号の伝達を遅延させる段階をさらに含みうる。
【0014】
前述した課題を解決するための他の実施形態による電力制御回路の動作方法は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路の動作方法であって、複数の第1パワーゲーティングセルが同時にオンにスイッチングする段階と、前記第1パワーゲーティングセルのうちの何れか1つで、外部から入力されたモード転換信号を直列配列された少なくとも1つの第2パワーゲーティングセルに伝送する段階と、前記第2パワーゲーティングセルの間に位置する何れか1つのノードで分岐して第3パワーゲーティングセルを連結し、前記第3パワーゲーティングセルに第4パワーゲーティングセルを直列連結する段階と、伝送された前記モード転換信号を前記第3パワーゲーティングセルと前記第4パワーゲーティングセルとを通じて伝達する段階と、前記第2パワーゲーティングセルと第4パワーゲーティングセルから前記受信されたモード転換信号に基づいた出力信号を出力する段階と、を含む。
【0015】
前記電力制御回路の動作方法は、前記第2パワーゲーティングセルと前記第4パワーゲーティングセルから受信された前記出力信号を演算する段階をさらに含みうる。
前記第4パワーゲーティングセルの間に位置する何れか1つのノードで分岐して第5パワーゲーティングセルを連結し、前記第5パワーゲーティングセルに第6パワーゲーティングセルを直列連結する段階と、伝送された前記モード転換信号を前記第5パワーゲーティングセルと前記第6パワーゲーティングセルとを通じて伝達する段階と、前記第2パワーゲーティングセル、第4パワーゲーティングセル及び第6パワーゲーティングセルから前記受信されたモード転換信号に基づいた出力信号を出力する段階と、を含みうる。
【発明の効果】
【0016】
本発明の実施形態によれば、電力制御回路を構成するパワーゲーティングセルの構造を異ならせて、テスト可能性を良くしながら、ノイズを最小化させることができる。また、最初に連結されたパワーゲーティングセルを並列連結することによって、モード転換時間を短縮させることができる。パワーゲーティングセルを並列のみで構成することなく、直列にも構成することによって、テスト可能性を向上させ、テストロジックの構造を単純化させることができる。
【図面の簡単な説明】
【0017】
【図1A】本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図。
【図1B】本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図。
【図1C】本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図。
【図2】本発明の一実施形態による電力制御回路に含まれたパワーゲーティングセルの配置図と信号フローチャート。
【図3】本発明の他の実施形態による電力制御回路に含まれたパワーゲーティングセルの配置図と信号フローチャート。
【図4】本発明のさらに他の実施形態による電力制御回路に含まれたパワーゲーティングセルの配置図と信号フローチャート。
【図5】本発明の実施形態によるパワーゲーティングセルの内部回路図。
【図6A】本発明の一実施形態による電力制御回路に含まれたバッファの配置図。
【図6B】本発明の一実施形態による電力制御回路に含まれたバッファの配置図。
【図6C】本発明の一実施形態による電力制御回路に含まれた電圧センシング回路を示す回路図。
【図7A】本発明の一実施形態によるパワーゲーティングセルを概略的に示すブロック図。
【図7B】本発明の一実施形態によるパワーゲーティングセルを概略的に示すブロック図。
【図8】本発明の一実施形態による電力制御回路の動作時に経時的に電流の大きさの変化を示すグラフ。
【図9】本発明の一実施形態による電力制御回路を構成するパワーゲーティングセルとテストロジック部とパワー制御ユニットとの連結関係を示すブロック図。
【図10】本発明の一実施形態による電力制御回路の動作方法を順次に示すフローチャート。
【図11】本発明の他の実施形態による電力制御回路の動作方法を示すフローチャート。
【図12】図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す図。
【図13】図1Aに示された電力制御回路を含む半導体システムのさらに他の実施形態を示す図。
【図14】図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す図。
【図15】図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す図。
【発明を実施するための形態】
【0018】
以下、添付した図面を参照して、本発明を詳しく説明する。
図1A乃至図1Cは、それぞれ本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図である。具体的に、図1Aは、1つの電力制御回路10aを含む半導体装置100の一例を示し、図1Bは、1つの電力制御回路10bを含む半導体装置100′の他の一例を示し、図1Cは、電力制御回路10a、10a′を複数で備える半導体システム100の一例を示す。
【0019】
まず、図1Aを参照すると、本発明の一実施形態による半導体装置100は、ロジック回路40、電力制御回路10a、及び電力管理ユニット(PMU:power management unit))50を含む。
電力制御回路10aは、複数のパワーゲーティングセル(PGC)を含むパワーゲーティングブロック20aとテストロジック部30とを含みうる。
パワーゲーティングブロック20aを構成する複数のパワーゲーティングセル(PGC)は、それぞれ少なくとも1つのパワーゲーティングトランジスタを備えることができる。また、パワーゲーティングトランジスタは、その位置によって、NMOSまたはPMOSであり得る。
【0020】
具体的に、パワーゲーティングセル(PGC)が、電源電圧Vddとロジック回路40との間に位置する場合、パワーゲーティングセル(PGC)は、PMOSトランジスタを含みうる。一方、パワーゲーティングセル(PGC)が、接地電圧とロジック回路40との間にある場合、パワーゲーティングセル(PGC)は、NMOSトランジスタを含みうる。
【0021】
少なくとも1つのPMOSトランジスタのそれぞれの第1端子は、第1電源電圧Vddに連結され、第2端子は、第1仮想電源電圧Vddmに連結される。この際、仮想電源電圧とは、ロジック回路40に印加される電源電圧をいう。また、PMOSトランジスタのそれぞれのゲートは、隣接するトランジスタのゲートと直列連結されうる。
【0022】
パワーゲーティングセル(PGC)に含まれたトランジスタの導通によって、パワーゲーティングセル(PGC)は、第1電源電圧Vddをロジック回路40に供給または遮断することができる。すなわち、パワーゲーティングセル(PGC)は、パワーゲーティングブロック20aに含まれて電流スイッチの役割を果たせる。パワーゲーティングセル(PGC)は、回路が動作モード(active mode)にある時、オンになって第1電源電圧Vddと第1仮想電源電圧Vddmとを連結し、ロジック回路40に電流を供給することができる。また、パワーゲーティングセル(PGC)は、回路が待機モード(sleep mode)にある時、オフになって第1電源電圧Vddと第1仮想電源電圧Vddmとを分離する。
【0023】
動作モードは、アクティブモードともいい、待機モードは、スリープモードともいう。パワーゲーティングブロック20aが、スリープモードからアクティブモードへの転換時に、電流が過度に供給されれば、周辺ブロックにノイズの影響を与えて、他のブロックの動作を妨害しうる。
半導体装置100が消費する電力を減らすために、ロジック回路40を使わない場合、パワーゲーティングセル(PGC)は、第1電源電圧Vddをロジック回路40に供給しない。
【0024】
パワーゲーティングセル(PGC)から出力された信号は、テストロジック部30に伝送される。テストロジック部30は、入力された信号を基にして、これを演算することができる。テストロジック部30は、XOR演算器を含みうる。テストロジック部30が、XOR演算器で構成された場合、スタックフォールト(Stuck fault)で信号の伝達が切られれば、テストロジック部30を経た論理値は1であり得る。
【0025】
但し、テストロジック部30に入力される信号の個数があまりにも多ければ、テストロジック部30の具現によるコストが増加する。したがって、このような場合、テストロジック部30に入力される信号の個数は、テストロジック部30の具現コスト及び複雑度を考慮して決定される。
【0026】
電力管理ユニット50(PMU)は、モード転換信号S_Inを電力制御回路10aに伝送することができる。モード転換信号S_Inは、待機モードから正常動作モードに、あるいは正常動作モードから待機モードに転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。例えば、S_In信号は、モード転換信号である。S_In信号は、パワーゲーティングブロック20a内のパワーゲーティングセル(PGC)を通じて伝送することができる。モード転換信号S_Inによって、パワーゲーティングセル(PGC)の電流スイッチが、オン/オフ(on/off)になりうる。
【0027】
テストロジック部30は、最後のパワーゲーティングセル(PGC)から伝送される信号に対して演算して、S_Out信号を電力管理ユニット50に送信する。電力管理ユニット50は、S_In信号とS_Out信号とを比較して、如何なるパワーゲーティングセル(PGC)でスタックフォールトが発生したかに対して判断することができる。
ロジック回路40は、第1仮想電源電圧Vddmと第2電源電圧Vssとの間に連結されて、所定の論理動作を行う。
【0028】
図1Bを参照すると、本発明の一実施形態による半導体装置100′は、ロジック回路40′、電力制御回路10b、及び電力管理ユニット50を含む。図1Bに示された半導体装置100′は、図1Aに示された半導体装置100と類似しているので、説明の重複を避けるために、差異点を中心に記述する。
【0029】
図1Bを参照すると、電力制御回路10bは、図1Aに示された電力制御回路10aの位置と反対に連結される。すなわち、図1Aに示された電力制御回路10aは、第1電源電圧Vddと第1仮想電源電圧Vddmとの間に連結される。一方、図1Bに示された電力制御回路10bは、第2仮想電源電圧Vssmと第2電源電圧Vssとの間に連結される。第2電源電圧Vssは、接地電圧であり得る。
【0030】
パワーゲーティングブロック20bを構成する複数のパワーゲーティングセル(PGC)は、それぞれ少なくとも1つのパワーゲーティングトランジスタを備えることができる。この際、パワーゲーティングトランジスタは、NMOSトランジスタとして具現可能である。
少なくとも1つのNMOSトランジスタのそれぞれの第1端子は、第2電源電圧Vssに連結され、第2端子は、第2仮想電源電圧Vssmに連結される。
【0031】
パワーゲーティングセル(PGC)に含まれたトランジスタの導通によって、パワーゲーティングセル(PGC)は、第2電源電圧Vssをロジック回路40′に供給または遮断することができる。
ロジック回路40′は、第1電源電圧Vddと第2仮想電源電圧Vssmとの間に連結されて、所定の論理動作を行う。
【0032】
本発明の他の実施形態によれば、ロジック回路40のために、図1Aに示された電力制御回路10aと図1Bに示された電力制御回路10bとが、共に備えられうる。すなわち、本発明の他の実施形態によれば、ロジック回路40は、第1仮想電源電圧Vddmと第2仮想電源電圧Vssmとの間に連結されうる。
【0033】
図1Cを参照すると、本発明の一実施形態による半導体装置100′は、複数の電力制御回路10a、10a′、複数のロジック回路40、40′、及び電力管理ユニット50を含む。図1Cの電力制御回路10aと電力制御回路10a′は、同じ構造を有しうる。しかし、本発明の実施形態が、図面に示した通りに、2つの電力制御回路10a、10a′のみ備えることに限定されるものではない。
【0034】
図2及び図3は、それぞれ本発明の一実施形態による電力制御回路を示す図である。図2を参照すると、本発明の一実施形態による電力制御回路は、複数のパワーゲーティングセル(Power Gating Cell:PGC)を含みうる。複数のパワーゲーティングセル(PGC)は、互いに直列にも、並列にも連結されうる。
【0035】
具体的に、複数のパワーゲーティングセル(PGC)は、外部から並列的にモード転換信号S_Inを受信する複数の第1パワーゲーティングセル(PGC)210、第1パワーゲーティングセル(PGC)210のうちの何れか1つと連結される少なくとも1つの第2パワーゲーティングセル(PGC)220、第2パワーゲーティングセル(PGC)220のうちの少なくとも1つと直列連結される複数の第3パワーゲーティングセル(PGC)230、及び直列連結された複数の第3パワーゲーティングセル(PGC)230のうち、先端の第3パワーゲーティングセル(PGC)230と連結されて、受信されたモード転換信号に基づいた複数の出力信号を出力する複数の第4パワーゲーティングセル(PGC)240を含みうる。
【0036】
複数の第1パワーゲーティングセル(PGC)210は、外部からモード転換信号S_Inを同時に受信する。したがって、第1パワーゲーティングセル(PGC)210を構成する電流スイッチは、同時にオン/オフになりうる。例えば、スリープモードからアクティブモードに転換時に、電流スイッチは同時にオンになって、複数の第1パワーゲーティングセル(PGC)210は、同時にロジック回路40に電流を流すことができる。
【0037】
既存のパワーゲーティングセル(PGC)は、直列連結されて、あらゆる電流スイッチが順次にオンになる。したがって、スリープモードからアクティブモードに転換時に、長時間が必要となる短所があった。本発明の実施形態によれば、外部からモード転換信号S_Inを並列的に同時に受信して、同時に電流を供給することによって、モード転換時に消費する時間を短縮することができる。
【0038】
但し、並列的に連結された第1パワーゲーティングセル(PGC)210の個数は、モード転換時に発生するウェークアップ電流(wake−up current)の大きさを適切に保持可能なように調節される。
【0039】
具体的に、パワーゲーティングセル(PGC)にそれぞれ含まれた電流スイッチの飽和電流(saturation current)をIとし、ウェークアップ電流をWとする場合、第1パワーゲーティングセル(PGC)210の個数は、W/Iの値より小さいか、同じである。ウェークアップ電流(W)は、電力制御回路10aの最大許容電流値であり、飽和電流(I)は、第1パワーゲーティングセル(PGC)210に流れる最大電流値であり得る。したがって、第1パワーゲーティングセル(PGC)210の個数は、電力制御回路10aの最大許容電流値を第1パワーゲーティングセル(PGC)210に流れる最大電流値で割った値より小さいか、同じである。
【0040】
また、複数の第1パワーゲーティングセル(PGC)210のうちの何れか1つのみ第2パワーゲーティングセル220と連結されうる。これは、実質的にあらゆるパワーゲーティングセル(PGC)に対してテストを行うことは非効率的であるためである。テストロジック部30は、何れか1つの第1パワーゲーティングセル(PGC)210の連結に対してのみ演算結果値を求める。第2パワーゲーティングセル(PGC)220と連結されていない第1パワーゲーティングセル(PGC)210は、ロジック回路40に電流を流す役割を行う。
【0041】
ウェークアップ電流は、同時にオンになる第1パワーゲーティングセル(PGC)210の個数が少ないほど小さくなる。したがって、第1パワーゲーティングセル(PGC)210のうちの第2パワーゲーティングセル(PGC)220と連結されていない残りの第1パワーゲーティングセル(PGC)210のうちから問題が発生しても、ウェークアップ電流の制限は保証されうる。
【0042】
第2パワーゲーティングセル(PGC)220は、第1パワーゲーティングセル(PGC)210のうちの何れか1つと連結されて、第1パワーゲーティングセル(PGC)210を経て入力されたモード転換信号S_Inを受信する。第2パワーゲーティングセル(PGC)220にモード転換信号S_Inが受信されれば、第2パワーゲーティングセル(PGC)220を構成する電流スイッチは、オン/オフ動作する。
第3パワーゲーティングセル(PGC)230は、第2パワーゲーティングセル(PGC)220のうちの少なくとも1つと直列連結されうる。
【0043】
第4パワーゲーティングセル(PGC)240は、直列連結された複数の第3パワーゲーティングセル(PGC)230のうち、先端に位置した第3パワーゲーティングセル(PGC)230′と連結される。第4パワーゲーティングセル(PGC)240は、第1パワーゲーティングセル(PGC)210、第2パワーゲーティングセル(PGC)220、及び第3パワーゲーティングセル(PGC)230を通じて伝達されたモード転換信号S_Inを受信する。第4パワーゲーティングセル(PGC)240は、受信したモード転換信号S_Inに基づいて複数の出力信号を出力することができる。
複数の第4パワーゲーティングセル(PGC)240は、並列連結されうる。
【0044】
図3に示された電力制御回路は、図2に示された電力制御回路と類似しているので、差異点を中心に記述する。図2に示された電力制御回路では、第2パワーゲーティングセル(PGC)220が1つであるのに対して、図3に示された電力制御回路では、第2パワーゲーティングセル(PGC)320が複数個である。
【0045】
すなわち、図3は、第2パワーゲーティングセル(PGC)320が複数個である場合の一例を示す。複数個の第2パワーゲーティングセル(PGC)320は、それぞれ第1パワーゲーティングセル(PGC)310のうちの何れか1つと連結されて、第1パワーゲーティングセル(PGC)310から同時に信号を伝達されうる。第1パワーゲーティングセル(PGC)310と同様に、同時に信号を伝達される複数の第2パワーゲーティングセル(PGC)320を構成する電流スイッチは、同時にオン/オフになりうる。
【0046】
例えば、複数個の第2パワーゲーティングセル(PGC)320が、同時にオンになる場合、複数個の電流スイッチを通じてロジック回路40に同時に比較的多い電流を供給することができる。
【0047】
第3パワーゲーティングセル(PGC)330は、第2パワーゲーティングセル(PGC)320のうちの少なくとも1つと直列連結されうる。第2パワーゲーティングセル(PGC)320が複数である場合、第3パワーゲーティングセル(PGC)330は、それぞれの第2パワーゲーティングセル(PGC)320と直列連結される。したがって、それぞれの第2パワーゲーティングセル(PGC)320と連結された第3パワーゲーティングセル(PGC)330は、複数個のグループ330′、330″・・・に分けられうる。図3では、一例として、2つの第2パワーゲーティングセル(PGC)320が存在することによって、第3パワーゲーティングセル(PGC)330は、2つのグループ330′、330″に分けられたものを示しているが、本発明の実施形態が、これに限定されるものではない。
【0048】
第4パワーゲーティングセル(PGC)340は、直列連結された複数の第3パワーゲーティングセル(PGC)330のうち、先端に位置した第3パワーゲーティングセル(PGC)と連結される。第4パワーゲーティングセル(PGC)340は、第1パワーゲーティングセル(PGC)310、第2パワーゲーティングセル(PGC)320、第3パワーゲーティングセル(PGC)330を通じて伝達されたモード転換信号S_Inを受信する。第4パワーゲーティングセル(PGC)340は、受信したモード転換信号S_Inに基づいて複数の出力信号を出力することができる。
【0049】
第4パワーゲーティングセル(PGC)340は、第3パワーゲーティングセル(PGC)330と並列連結されうる。また、図3に示されたように、第2パワーゲーティングセル(PGC)320が複数個である場合、それぞれの第2パワーゲーティングセル(PGC)320に連結された第3パワーゲーティングセル(PGC)330のうち、先端に位置した第3パワーゲーティングセル(PGC)330の個数は、第2パワーゲーティングセル(PGC)220の個数と同一である。
【0050】
図3は、2つの第2パワーゲーティングセル(PGC)320を示し、2つのグループ330′、330″に第3パワーゲーティングセル(PGC)330が分けられている。したがって、第4パワーゲーティングセル(PGC)340と連結される第3パワーゲーティングセル(PGC)330の個数は、第2パワーゲーティングセル(PGC)220の個数と同一である。
【0051】
第2パワーゲーティングセル(PGC)320が複数個である場合、第4パワーゲーティングセル(PGC)340は、複数個の第3パワーゲーティングセル(PGC)の先端と連結される。このような場合、同じ第3パワーゲーティングセル(PGC)330に連結された複数の第4パワーゲーティングセル(PGC)340は、第3パワーゲーティングセル(PGC)230と並列連結されうる。
【0052】
すなわち、1つのグループ330′を構成する第3パワーゲーティングセル(PGC)のうち、先端に位置する第3パワーゲーティングセル(PGC)と連結された第4パワーゲーティングセル(PGC)340′は、それぞれ並列連結される。また他のグループ330″を構成する第3パワーゲーティングセル(PGC)のうち、先端に位置する第3パワーゲーティングセル(PGC)と連結された第4パワーゲーティングセル(PGC)340″は、それぞれ並列連結される。
【0053】
複数の第4パワーゲーティングセル(PGC)240、340から出力された信号は、テストロジック部30に伝送される。テストロジック部30は、受信された信号を演算して結果値を出力することができる。
ここで、第1パワーゲーティングセル(PGC)210、310を除いた残りのパワーゲーティングセル(PGC)の個数は、アクティブモードで回路の適正動作を保持するために必要な最小の電流スイッチの個数によって決定されうる。
【0054】
第1パワーゲーティングセル(PGC)210を除いた残りのパワーゲーティングセル(PGC)の個数、すなわち、第2パワーゲーティングセル(PGC)220、第3パワーゲーティングセル(PGC)230、及び第4パワーゲーティングセル(PGC)240の個数の総和は、電力制御回路10aの動作のために、既定の設定値より大きくすることができる。
【0055】
具体的に、第1パワーゲーティングセル(PGC)210を除いた残りのパワーゲーティングセル(PGC)の個数をBとし、電力制御回路10aの適正動作のために必要な最小の電流スイッチ個数をCとする。このような場合、B+1は、Cより大きくすることができる。
【0056】
Bの個数に1つを加えることは、第1パワーゲーティングセル(PGC)のうち210、310、1つを加えることである。すなわち、第2パワーゲーティングセル(PGC)220、320と連結された第1パワーゲーティングセル(PGC)210′の個数のみを加える。本発明でのテスト可能性は、B+1個数のパワーゲーティングセル(PGC)に対して保証される。これは、アクティブモード(active mode)で必要とする電流スイッチをテストするために十分である。
【0057】
但し、図2及び図3で示したパワーゲーティングセル間の連結関係は、一例であり、これに限定されるものではない。
すなわち、第4パワーゲーティングセル(PGC)240のそれぞれで、再び直列連結されたパワーゲーティングセル(PGC)があり、テストロジック部30は、このようなパワーゲーティングセル(PGC)から受信されたモード転換信号S_Inに対して演算することができる。
【0058】
また、第2パワーゲーティングセル(PGC)220、320は、第1パワーゲーティングセル(PGC)210、310のうちの何れか1つの第1パワーゲーティングセル(PGC)210′、310′にのみ連結されず、複数の第1パワーゲーティングセル(PGC)と連結されうる。このような場合、第3パワーゲーティングセル(PGC)230は、それぞれの第2パワーゲーティングセル(PGC)220と直列連結され、再び適正な数の第4パワーゲーティングセル(PGC)240と連結されうる。
【0059】
並列連結される第4パワーゲーティングセル(PGC)240の個数は、テストロジック部30の具現可能性、具現コスト及び最大許容電流などによって決定されうる。
また、それぞれのパワーゲーティングセル(PGC)の間には、バッファあるいは電圧センシング回路が位置しうる。これに関しては後述する。
【0060】
図4は、本発明のさらに他の実施形態による電力制御回路に含まれたパワーゲーティングセル(PGC)の配置図と信号フローチャートとである。
本発明のさらに他の実施形態による電力制御回路は、複数のパワーゲーティングセル(PGC)を含みうる。複数のパワーゲーティングセル(PGC)は、並列方式と直列方式とが混合されて連結される。
【0061】
具体的に、複数のパワーゲーティングセル(PGC)は、外部から並列的にモード転換信号S_Inを受信する複数の第1パワーゲーティングセル(PGC)410、第1パワーゲーティングセル(PGC)410のうちの何れか1つと直列連結された複数の第2パワーゲーティングセル(PGC)420、第2パワーゲーティングセル(PGC)420の間に位置する何れか1つの第1ノードN1で分岐されて連結された少なくとも1つの第3パワーゲーティングセル(PGC)430、及び第3パワーゲーティングセル(PGC)430に直列連結された少なくとも1つの第4パワーゲーティングセル(PGC)440を含む。第3パワーゲーティングセル(PGC)430と第4パワーゲーティングセル(PGC)440は、第2パワーゲーティングセル(PGC)420のうちの第1ノードN1以後に、直列連結された第2パワーゲーティングセル(PGC)420と並列連結される。
【0062】
この際、第1ノードN1以後に、直列連結された第2パワーゲーティングセル(PGC)420と第4パワーゲーティングセル(PGC)440は、受信されたモード転換信号S_Inに基づいた出力信号をテストロジック部30に出力することができる。
また、電力制御回路10aは、第4パワーゲーティングセル(PGC)440が複数である場合、第4パワーゲーティングセル(PGC)440の間に位置する何れか1つの第2ノードN2で分岐されて連結された少なくとも1つの第5パワーゲーティングセル(PGC)450をさらに含みうる。
【0063】
また、電力制御回路10aは、第5パワーゲーティングセル(PGC)450に直列連結された少なくとも1つの第6パワーゲーティングセル(PGC)460を含みうる。この際、第5パワーゲーティングセル(PGC)450と第6パワーゲーティングセル(PGC)460は、第2ノードN2以後に、直列連結された第4パワーゲーティングセル(PGC)440と並列連結される。
【0064】
この際、第1ノードN1以後に、直列連結された第2パワーゲーティングセル(PGC)420と第2ノードN2以後に、直列連結された第4パワーゲーティングセル(PGC)440と第6パワーゲーティングセル(PGC)460は、受信されたモード転換信号S_Inに基づいた出力信号をテストロジック部30に出力することができる。
【0065】
図4に示された電力制御回路10aのパワーゲーティングセル(PGC)の構成は、一例であり、これに限定されるものではない。ノードでの分岐は、反復し続けられる。第2パワーゲーティングセル(PGC)420間の第1ノードN1で、そして、第4パワーゲーティングセル(PGC)440間の第2ノードN2で分岐されてパワーゲーティングセル(PGC)が連結されるように、ノードでの分岐は、一定回数だけ進行し続けられる。このような分岐の回数は、スリープモードからアクティブモードへの転換時に発生するウェークアップ電流を考慮して決定することができる。
【0066】
経時的にさらに多い分岐によって、さらに多い電流スイッチがオンになるが、ウェークアップ電流は、最大許容電流以下に調整されうる。これは、電源電圧と仮想電源電圧との差が減って、流れる電流量が減るためである。
第1パワーゲーティングセル(PGC)410を通じてモード転換時に消費する時間を短縮し、階段式で分離されるカスケード(cascade)連結を適切に分配して構成することによって、テスト可能性を高めうる。
【0067】
テストロジック部30は、パワーゲーティングセル(PGC)から出力される出力信号を演算して、出力値を電力管理ユニット50に伝送しうる。テストロジック部30は、XORレジスタなどで構成されてXOR演算などを行うことができる。
例えば、XOR演算を行う場合、ある分岐点でのスタックフォールトで信号の伝達が切られる場合、1の論理値が出力される。
【0068】
図4の実施形態によれば、第2パワーゲーティングセル(PGC)420、第3パワーゲーティングセル(PGC)430、第4パワーゲーティングセル(PGC)440、第5パワーゲーティングセル(PGC)450、及び第6パワーゲーティングセル(PGC)460の個数の総和は、電力制御回路10aの適正動作のために、既定の設定値より大きい。すなわち、第1パワーゲーティングセル(PGC)410を除いたパワーゲーティングセル(PGC)の個数の和は、既定の値より大きい。
【0069】
既定の値は、電力制御回路10aの適正動作を保持するために必要な最小の電流スイッチの個数によって決定されうる。例えば、第1パワーゲーティングセル(PGC)410を除いたパワーゲーティングセル(PGC)に含まれた電流スイッチの個数をBとし、アクティブモードで回路の適正動作を保持するために必要な最小の電流スイッチ個数をCとすれば、B+1は、Cより大きい。
【0070】
Bの個数で1つを加えることは、第1パワーゲーティングセル(PGC)のうち4101つを加えることである。すなわち、第2パワーゲーティングセル(PGC)420と連結された第1パワーゲーティングセル(PGC)の個数のみを加える。本発明でのテスト可能性は、B+1個数のパワーゲーティングセル(PGC)に対して保証される。これは、アクティブモードで必要とする電流スイッチをテストするために十分である。
また、並列的に連結された第1パワーゲーティングセル(PGC)410の個数は、モード転換時に発生するウェークアップ電流の大きさを適切に保持可能に調節される。
【0071】
具体的に、パワーゲーティングセル(PGC)にそれぞれ含まれた電流スイッチの飽和電流をIとし、ウェークアップ電流をWとする場合、第1パワーゲーティングセル(PGC)410の個数は、W/Iの値より小さくなければならない。すなわち、第1パワーゲーティングセル(PGC)410の個数は、電力制御回路10aの最大許容電流値を第1パワーゲーティングセル(PGC)410に流れる最大電流値で割った値より小さくなければならない。
また、それぞれのパワーゲーティングセル(PGC)の間には、バッファあるいは電圧センシング回路が位置しうる。これに関しては後述する。
【0072】
図5は、本発明の実施形態によるパワーゲーティングセル(PGC)の内部回路図である。
図5を参照すると、パワーゲーティングセル(PGC)1〜nは、遅延器とパワーゲーティングトランジスタとを備えることができる。遅延器は、バッファ、またはインバータとして具現可能である。パワーゲーティングトランジスタは、PMOSトランジスタまたはNMOSトランジスタとして具現可能である。
【0073】
パワーゲーティングトランジスタは、電流スイッチの機能を果たす。すなわち、1つのパワーゲーティングセル(PGC)1〜nは、図面に限定されず、電流スイッチの役割をする如何なる回路も含みうる。図面によれば、PMOSトランジスタのドレインとソースに電源電圧Vddと仮想電源電圧Vddmとが連結されうる。PMOSトランジスタであるので、モード転換信号S_Inが論理ローである場合、オンになり、論理ハイである場合、オフ(off)になりうる。
【0074】
すなわち、モード転換信号S_Inが0である場合、電流スイッチは、オンになって、ドレインからソース側に電流が流れる。待機モードでほとんど接地に近い仮想電源電圧Vddmは、電流の流れによって電源電圧の電圧のように昇圧される。
遅延器は、PMOSトランジスタの入力に連結されて、パワーゲーティングセル(PGC)1〜nの動作を時間差を置いて行わせることによって、ウェークアップ時に発生する電圧ノイズを減らすことができる。
【0075】
図6Aないし図6Cは、本発明の一実施形態による電力制御回路に含まれた遅延回路60の配置図である。
パワーゲーティングセル(PGC)1〜nの間に少なくとも1つの遅延回路60の配置図である。遅延回路は、バッファ61であり、電圧センシング回路62であり得る。遅延回路60は、信号を遅延させて仮想電源電圧が遅く上昇する場合、流れる電流量を調節することができる。
【0076】
バッファ61は、パワーゲーティングセル(PGC)1〜n間に位置して、信号の流れを遅延させることができる。信号の流れが遅延されることによって、各パワーゲーティングセル(PGC)のオン/オフの時間を調節して、電流の流れを調節することができる。
【0077】
また、電圧センシング回路62は、シュミットトリガで構成することができる。仮想電源電圧が電圧センシング回路62に供給されても、仮想電源電圧Vddmが、ある程度の電圧レベルに上げられない場合、目標の電圧レベルに上がるまでパワーゲーティングセル(PGC)間の連結を遮断する。すなわち、予想した仮想電源電圧の増加値より徐々に増加する場合、電流があまりにも多く流れて、これを止めようとするために、電圧センシング回路62で電流の流れを遅延させることができる。
【0078】
図面を参照すると、電圧センシング回路62は、複数個のNMOSと複数個のPMOSとを含みうる。また、インバータ2つを含みうる。Vin(仮想電源電圧)に論理値1が入力されれば、M2トランジスタがオフになり、M1トランジスタがオンになり、M3、M4トランジスタの入力は、論理1になる。したがって、M4トランジスタは、オフであり、M3トランジスタが、オンになる。したがって、インバータI1に論理値0が入力され、インバータI1を経ながら論理値1になり、インバータI2を経ながら再び論理値0になる。したがって、Voutに論理値0が出力されることによって、OR gateに論理値0が入力される。
【0079】
一方、第1パワーゲーティングセル(PGC)210、310、410では、論理値0が伝達される。
すなわち、Vin、すなわち、仮想電源電圧の大きさが一定レベル以上に増加した場合にのみ論理値1を出力し、これに対して電圧センシング回路62は、これを認知して、仮想電源電圧の大きさが一定レベル以上に増加した場合にのみ、第2パワーゲーティングセル(PGC)220、320、420に信号を伝達する。それぞれのパワーゲーティングセル(PGC)は、PMOSで構成されていると仮定した。
【0080】
すなわち、図面に示した電圧センシング回路62は、シュミットトリガ回路の一例であって、回路構成には差があり得る。仮想電源電圧の大きさが一定レベル以上に増加した場合にのみ次のパワーゲーティングセル(PGC)に信号を伝達する役割を行うように、別に回路を設計することができる。
【0081】
また、前述した電圧センシング回路あるいはバッファは、第1パワーゲーティングセル(PGC)210、310、410と第2パワーゲーティングセル(PGC)220、320、420との間に位置することもあり、必要に応じて、如何なるパワーゲーティングセル(PGC)の間にも位置しうる。
特に、図4で示したさらに他の実施形態による電力制御回路で、分岐される部分でバッファあるいは電圧センシング回路の役割が大きな意味を有するようになる。
【0082】
すなわち、電力制御回路10aは、第2パワーゲーティングセル(PGC)420と第3パワーゲーティングセル(PGC)430との間と第4パワーゲーティングセル(PGC)440と第5パワーゲーティングセル(PGC)450との間の第1ノードN1、第2ノードN2でバッファあるいは電圧センシング回路をさらに含みうる。
【0083】
図7Aないし図7Bは、本発明の一実施形態によるパワーゲーティングセル(PGC)を概略的に示すブロック図である。図7Aないし図7Bを参照すると、パワーゲーティングトランジスタスイッチ71は、ロジック回路40と電源電圧Vddとの間に位置しうる。この際、パワーゲーティングトランジスタスイッチ71は、少なくとも1つのPMOSトランジスタで構成することができる。
【0084】
ロジック回路40は、電源電圧Vddと所定の電圧Vssとの間に位置して、所定の論理動作を行う。パワーゲーティングセル(PGC)1〜nに含まれたパワーゲーティングトランジスタスイッチ71、72は、ロジック回路40のアクティブモード/スリープモードによって、電源電圧の印加をスイッチングすることができる。
パワーゲーティングセル(PGC)1〜nに含まれたパワーゲーティングトランジスタスイッチ71、72は、その位置によって、他種のトランジスタを備えることができる。
【0085】
具体的に、パワーゲーティングトランジスタスイッチ71が、電源電圧Vddとロジック回路40との間に位置する場合、パワーゲーティングトランジスタスイッチ71は、PMOSトランジスタを備える。一方、パワーゲーティングトランジスタスイッチ72が、所定の電圧Vssとロジック回路40との間に位置する場合、パワーゲーティングトランジスタスイッチ72は、NMOSトランジスタを備える。
【0086】
ロジック回路40が、アクティブモードである場合、パワーゲーティングイネーブル信号S_Inが論理ロー(low)で印加されれば、PMOSトランジスタがターンオン(turn−on)になる。したがって、電源電圧Vddがロジック回路40に印加される。
【0087】
図8は、本発明のさらに他の実施形態による電力制御回路の動作時に経時的に電流の大きさの変化を示すグラフである。
図8を参照すると、外部の信号を並列入力される第1パワーゲーティングセル(PGC)410が、同時にモード転換信号S_Inを受けてターンオンになれば、急激に電流が流れて、ほとんど許容可能な電流に到逹する。
【0088】
t0までは、仮想電源電圧の大きさが上昇しながら、電源電圧とのポテンシャル差が減少して、電流の大きさが減る。t0を経ながら第2パワーゲーティングセル(PGC)420及び第3パワーゲーティングセル(PGC)430がターンオンになり、これにより、電流の流れが増加して、ウェークアップ電流の大きさが増加する。
【0089】
一定レベルの電流が流れば、再び仮想電源電圧と電源電圧とのポテンシャル差が減って、電流の流れが減少する。t1時間では、第2パワーゲーティングセル(PGC)420間の第1ノードN1で第3パワーゲーティングセル(PGC)430が分岐する。そして、第4パワーゲーティングセル(PGC)440が、第3パワーゲーティングセル(PGC)430と直列連結される。t1時間を経ながら、第3パワーゲーティングセル(PGC)430と第4パワーゲーティングセル(PGC)440が、ターンオンになることによって、再び電流の流れが増加して、全体的なウェークアップ電流の大きさが増加する。
【0090】
一定レベルの電流が流れれば、再び仮想電源電圧と電源電圧とのポテンシャル差が減って、電流の流れが減少する。
t2時間では、第4パワーゲーティングセル(PGC)440間の第2ノードN2で第5パワーゲーティングセル(PGC)450が分岐する。そして、第6パワーゲーティングセル(PGC)460が、第5パワーゲーティングセル(PGC)450と直列連結される。したがって、t2時間を経ながら、第5パワーゲーティングセル(PGC)450と第6パワーゲーティングセル(PGC)460が、ターンオンになることによって、再び電流の流れが増加して、全体的なウェークアップ電流の大きさが増加する。
【0091】
一定レベルの電流が流れば、再び仮想電源電圧と電源電圧とのポテンシャル差が減って、電流の流れが減少する。
このような過程が持続されて、tn時間では、ウェークアップ電流が0になる。すなわち、仮想電源電圧と電源電圧とのポテンシャル差が0に収斂する。ウェークアップ電流が0になるまでパワーゲーティングセル(PGC)は数えきれないほど分岐して連結されうる。tn時間は、場合によって、t1、t2、t3、・・・になりうる。ウェークアップ電流が0になるということは、ノイズを減少させることができるということを意味する。
【0092】
すなわち、並列的にパワーゲーティングセル(PGC)を連結することによって、電流を同時に多量に流れるようにでき、したがって、仮想電源電圧と電源電圧とのポテンシャル差を減らすことができる。したがって、スリープモードからアクティブモードに、あるいはアクティブモードからスリープモードへの転換時に発生するノイズを早い時間内に減少させることができるという長所がある。
【0093】
図9は、本発明の一実施形態による電力制御回路を構成するパワーゲーティングセル(PGC)とテストロジック部とパワー制御ユニットとの連結関係を示すブロック図である。
図9は、第3パワーゲーティングセル(PGC)230、330の最後の端から出力される信号が、テストロジック部30に伝送されることを示したものである。図9では、テストロジック部30の一例としてXORレジスタを示した。
【0094】
また、テストロジック部30に信号を出力するパワーゲーティングセル(PGC)として、図面では、第3パワーゲーティングセル(PGC)230、330を示したが、これは、一例に過ぎない。ロジック回路40によって、異なるように連結されるパワーゲーティングセル(PGC)間の関係によって、テストロジック部30に信号を出力するパワーゲーティングセル(PGC)は、異なるように構成することができる。
テストロジック部30は、パワーゲーティングセル(PGC)から出力される出力信号を受信して、これに対して演算動作を行う。
【0095】
図10は、本発明の一実施形態による電力制御回路の動作方法を順次に示すフローチャートである。
図面を参照して説明すれば、第1パワーゲーティングセル(PGC)210を構成する第1パワーゲーティングトランジスタ(PG TR)が、同時にターンオンになる(ステップS101)。これは、第1パワーゲーティングセル(PGC)210が、外部からモード転換信号S_Inを並列的に同時に受信するためである。
【0096】
以後、第1パワーゲーティングセル(PGC)210のうちの何れか1つでモード転換信号S_Inを第2パワーゲーティングセル(PGC)220に伝送する(ステップS103)。第2パワーゲーティングセル(PGC)220から伝送されたモード転換信号S_Inを第3パワーゲーティングセル(PGC)230に伝達する(ステップS105)。また、第4パワーゲーティングセル(PGC)240は、第3パワーゲーティングセル(PGC)230から伝達されたモード転換信号S_Inに基づいて出力信号を出力する(ステップS107)。テストロジック部30は、出力信号を演算して電力管理ユニット50に伝送する(ステップS109)。
【0097】
ここで、第1パワーゲーティングセル(PGC)210は、複数個が外部からモード転換信号S_Inを同時に受信する。したがって、第1パワーゲーティングセル(PGC)210を構成する電流スイッチは、同時にオン/オフになりうる。例えば、スリープモードからアクティブモードに転換時に、電流スイッチは同時にオンになって、同時にロジック回路40に電流を流すことができる。
【0098】
既存のパワーゲーティングセル(PGC)は、直列連結されて、あらゆる電流スイッチが順次にオンになる。したがって、スリープモードからアクティブモードに転換時に、長時間が必要な短所があった。本発明によれば、外部からモード転換信号S_Inを並列的に受信して、同時に電流を供給することによって、モード転換時に消費する時間を短縮することができる。
【0099】
但し、並列的に連結された第1パワーゲーティングセル(PGC)210の個数は、モード転換時に発生するウェークアップ電流の大きさを適切に保持可能に調節される。
具体的に、パワーゲーティングセル(PGC)にそれぞれ含まれた電流スイッチの飽和電流をIとし、ウェークアップ電流をWとする場合、第1パワーゲーティングセル(PGC)210の個数は、W/Iの値より小さくなければならない。すなわち、第1パワーゲーティングセル(PGC)210の個数は、電力制御回路10aの最大許容電流値を第1パワーゲーティングセル(PGC)210に流れる最大電流値で割った値より小さくなければならない。
【0100】
また、複数の第1パワーゲーティングセル(PGC)210のうちの何れか1つのみ第2パワーゲーティングセル220と連結されうる。何れか1つの第1パワーゲーティングセル(PGC)210の連結に対してのみテストロジック部30で演算結果値を求めても良い。
同時にオンになる第1パワーゲーティングセル(PGC)210の個数は、少ないほどウェークアップ電流が小さくなる。何れか1つの第1パワーゲーティングセル(PGC)210のうちの第2パワーゲーティングセル(PGC)220と連結されていない残りの第1パワーゲーティングセル(PGC)210のうちから問題が発生しても、ウェークアップ電流の制限は保証されうる。
【0101】
第2パワーゲーティングセル(PGC)220は、第1パワーゲーティングセル(PGC)210のうちの何れか1つと連結されて、第1パワーゲーティングセル(PGC)210に入力されたモード転換信号S_Inを受信する。第2パワーゲーティングセル(PGC)220にモード転換信号S_Inが受信されれば、第2パワーゲーティングセル(PGC)220を構成する電流スイッチは、オン/オフ動作することができる。
【0102】
第2パワーゲーティングセル(PGC)320は、複数個であり得る。複数個の第2パワーゲーティングセル(PGC)320は、それぞれ第1パワーゲーティングセル(PGC)310のうちの何れか1つと連結されて、第1パワーゲーティングセル(PGC)310から同時に信号を伝達されうる。第1パワーゲーティングセル(PGC)310と同様に、同時に信号を伝達される複数の第2パワーゲーティングセル(PGC)320を構成する電流スイッチは、同時にオン/オフになりうる。例えば、複数個の第2パワーゲーティングセル(PGC)320が同時にオンになる場合、複数個の電流スイッチを通じてロジック回路40に同時に電流を供給することができる。
【0103】
第3パワーゲーティングセル(PGC)330は、第2パワーゲーティングセル(PGC)320のうちの少なくとも1つと直列連結されうる。第2パワーゲーティングセル(PGC)320が複数である場合、第3パワーゲーティングセル(PGC)330は、それぞれの第2パワーゲーティングセル(PGC)320と直列連結される。
【0104】
第4パワーゲーティングセル(PGC)340は、直列連結された複数の第3パワーゲーティングセル(PGC)330のうち、先端に位置した第3パワーゲーティングセル(PGC)と連結される。第4パワーゲーティングセル(PGC)340は、第1パワーゲーティングセル(PGC)310、第2パワーゲーティングセル(PGC)320、第3パワーゲーティングセル(PGC)330を通じて伝達されたモード転換信号S_Inを受信する。第4パワーゲーティングセル(PGC)340は、受信したモード転換信号S_Inに基づいて複数の出力信号を出力することができる。
また、実施形態による電力制御回路の動作方法は、既定の遅延値に基づいて、前記モード転換信号S_Inの伝達を遅延させる段階をさらに含みうる。
【0105】
図11は、本発明の他の実施形態による電力制御回路の動作方法を示すフローチャートである。
図面を参照して説明すれば、第1パワーゲーティングセル(PGC)410を構成する第1パワーゲーティングトランジスタ(PG TR)が、同時にターンオンになる(ステップS201)。これは、第1パワーゲーティングセル(PGC)410が、外部からモード転換信号S_Inを並列的に同時に受信するためである。
【0106】
以後、第1パワーゲーティングセル(PGC)410のうちの何れか1つでモード転換信号S_Inを第2パワーゲーティングセル(PGC)420に伝送する(ステップS203)。直列配列された少なくとも1つの第2パワーゲーティングセル(PGC)420を通じてモード転換信号S_Inが伝達される(ステップS205)。第2パワーゲーティングセル(PGC)420の間に位置する何れか1つのノードで分岐して、第3パワーゲーティングセル(PGC)430を連結し(ステップS207)、第3パワーゲーティングセル(PGC)430に第4パワーゲーティングセル(PGC)440を直列連結する(ステップS209)。順に伝達されたモード転換信号S_Inを第3パワーゲーティングセル(PGC)430と第4パワーゲーティングセル(PGC)440とを通じて伝達する(ステップS211)。伝達された信号は、第2パワーゲーティングセル(PGC)と第4パワーゲーティングセル(PGC)とのうち、先端から出力信号に出力される(ステップS213)。出力された出力信号は、テストロジック部30に伝送される。テストロジック部30は、出力信号に対してXOR演算し、これにより、パワーゲーティングセル(PGC)の連結関係をテストすることができる(ステップS215)。
【0107】
また、第4パワーゲーティングセル(PGC)440の間に位置する何れか1つのノードで分岐して、第5パワーゲーティングセル(PGC)450をさらに連結し、第5パワーゲーティングセル(PGC)450に第6パワーゲーティングセル(PGC)460を直列連結することができる。すなわち、このように、直列連結されたパワーゲーティングセル(PGC)の間の何れか1つのノードで継続的に分岐して連結されうる。
【0108】
そして、このようにさらに分岐する場合、分岐されて連結された第6パワーゲーティングセル(PGC)460と第4パワーゲーティングセル(PGC)440、第2パワーゲーティングセル(PGC)420の先端は、テストロジック部30と連結される。したがって、第2パワーゲーティングセル(PGC)420、第4パワーゲーティングセル(PGC)440、及び第6パワーゲーティングセル(PGC)460の先端に位置したパワーゲーティングセル(PGC)は、伝達されたモード転換信号S_Inに基づいて出力信号をテストロジック部30に出力することができる。
テストロジック部30は、出力信号に対してXOR演算し、これにより、パワーゲーティングセル(PGC)の連結関係をテストすることができる。
【0109】
また、本発明の実施形態による電力制御回路の動作方法は、多様なコンピュータ手段を通じて行われるプログラム命令形態で具現されてコンピュータ判読可能な媒体に記録されうる。前記コンピュータ判読可能な媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて構成しうる。前記媒体に記録されるプログラム命令は、本発明のために特別に設計されて構成されたものであるか、コンピュータソフトウェア当業者に公知の使用可能なものでもあり得る。コンピュータ判読可能な記録媒体の例としては、ハードディスク、フロッピー(登録商標)ディスク、及び磁気テープのような磁気媒体(magnetic media)、CD−ROM、DVDのような光記録媒体(optical media)、フロプティカルディスク(floptical disk)のような磁気−光媒体(magneto−optical media)、及びROM、RAM、フラッシュメモリのようなプログラム命令を保存して行うように特別に構成されたハードウェア装置が含まれる。プログラム命令の例としては、コンパイラによって作られるような機械語コードだけではなく、インタプリタなどを使ってコンピュータによって実行可能な高級言語コードを含む。前記ハードウェア装置は、本発明の動作を行うために、1つ以上のソフトウェアモジュールとして作動するように構成され、その逆も同様である。
【0110】
図12は、図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す。
図12を参照すると、半導体システム500は、携帯電話(cellular phone)、スマートフォン(smart phone)、PDA(Personal Digital Assistant)、または無線通信装置として具現可能である。
【0111】
半導体システム500は、メモリ装置560とメモリ装置560の動作を制御することができるメモリコントローラ550とを含む。メモリコントローラ550は、プロセッサ510の制御によって、メモリ装置560のデータ(DATA)アクセス動作、例えば、プログラム(program)動作、イレーズ(erase)動作、またはリード(read)動作を制御することができる。プログラム検証動作は、プログラム動作の一部として含まれる。
【0112】
メモリ装置560にプログラムされたページデータは、プロセッサ510とメモリコントローラ550の制御によって、ディスプレイ520を通じてディスプレイされうる。
無線送受信器530は、アンテナ(ANT)を通じて無線信号を送受信することができる。例えば、無線送受信器530は、アンテナ(ANT)を通じて受信された無線信号をプロセッサ510で処理される信号に変更することができる。
【0113】
したがって、プロセッサ510は、無線送受信器530から出力された信号を処理し、該処理された信号をメモリコントローラ550またはディスプレイ520に伝送しうる。メモリコントローラ550は、プロセッサ510によって処理された信号をメモリ装置560にプログラムすることができる。
また、無線送受信器530は、プロセッサ510から出力された信号を無線信号に変更し、該変更された無線信号をアンテナ(ANT)を通じて外部装置に出力することができる。
【0114】
入力装置540は、プロセッサ510の動作を制御するための制御信号またはプロセッサ510によって処理されるデータ(DATA)を入力することができる装置であって、タッチパッド(touch pad)とコンピュータマウス(computer mouse)のようなポインティング装置(pointing device)、キーパッド(keypad)、またはキーボードとして具現可能である。
【0115】
プロセッサ510は、メモリコントローラ550から出力されたデータ(DATA)、無線送受信器530から出力されたデータ(DATA)、または入力装置540から出力されたデータ(DATA)が、ディスプレイ520を通じてディスプレイされるように、ディスプレイ520の動作を制御することができる。実施形態によって、メモリ装置560の動作を制御することができるメモリコントローラ550は、プロセッサ510の一部として具現され、またプロセッサ510と別途のチップとして具現可能である。
【0116】
電力管理ユニット50は、モード転換信号S_Inを電力制御回路10aに伝送しうる。モード転換信号S_Inは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号S_Inによって、パワーゲーティングセル(PGC)のオン/オフが決定される。
【0117】
図1Aを参照すると、電力制御回路10aは、パワーゲーティングブロック20aとテストロジック部30とを含みうる。テストロジック部30は、パワーゲーティングセル(PGC)を通じて伝送される信号に対して演算を行う。
電力管理ユニット50は、S_In信号とS_Out信号とを比較して、如何なるパワーゲーティングセル(PGC)でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット50は、出力信号S_Outを通じて、パワーゲーティングセル(PGC)の連結状態をテストすることができる。
【0118】
本発明の実施形態によれば、半導体システム500を構成する電力消費素子は、ロジック回路40を構成する素子であり得る。したがって、電力制御回路10aを通じて半導体システム500の消費電力を最小化することができる。
例えば、ディスプレイ520を使わない場合、電力制御回路10aを構成するパワーゲーティングセル(PGC)は、外部の電源電圧をディスプレイ520に供給しない。また、スリープモードからアクティブモードに転換時に、モード転換を迅速に行うことができる。
【0119】
図13は、図1Aに示された電力制御回路を含む半導体システムのさらに他の実施形態を示す。
図13を参照すると、半導体システム600は、PC(Personal Computer)、タブレット(tablet)PC、ネットブック(net−book)、eリーダー(e−reader)、PDA、PMP(Portable Multimedia Player)、MP3プレーヤ、またはMP4プレーヤとして具現可能である。
【0120】
半導体システム600は、メモリ装置560と、メモリ装置560のデータ処理動作を制御することができるメモリコントローラ550とを含む。
プロセッサ610は、入力装置620を通じて入力されたデータによって、メモリ装置560に保存されたデータをディスプレイ630を通じてディスプレイすることができる。例えば、入力装置620は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。
【0121】
プロセッサ610は、半導体システム600の全般的な動作を制御し、メモリコントローラ550の動作を制御することができる。
実施形態によって、メモリ装置560の動作を制御することができるメモリコントローラ550は、プロセッサ610の一部として具現され、またプロセッサ610と別途のチップとして具現可能である。
【0122】
電力管理ユニット50は、モード転換信号S_Inを電力制御回路10aに伝送しうる。モード転換信号S_Inは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号S_Inによって、パワーゲーティングセル(PGC)のオン/オフが決定される。
【0123】
図1Aを参照すると、電力制御回路10aは、パワーゲーティングブロック20aとテストロジック部30とを含みうる。テストロジック部30は、パワーゲーティングセル(PGC)を通じて伝送される信号に対して演算を行う。
電力管理ユニット50は、S_In信号とS_Out信号とを比較して、如何なるパワーゲーティングセル(PGC)でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット50は、出力信号S_Outを通じて、パワーゲーティングセル(PGC)の連結状態をテストすることができる。
【0124】
図14は、図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す。
図14を参照すると、半導体システム700は、メモリカード(memory card)またはスマートカード(smart card)として具現可能である。半導体システム700は、メモリ装置560、メモリコントローラ550、及びカードインターフェース720を含む。
【0125】
メモリコントローラ550は、メモリ装置560とカードインターフェース720との間でデータの交換を制御することができる。実施形態によって、カードインターフェース720は、SD(Secure Digital)カードインターフェースまたはMMC(Multi−Media Card)インターフェースであり得るが、これに限定されるものではない。
【0126】
カードインターフェース720は、ホスト(HOST)のプロトコルによって、ホスト(HOST)とメモリコントローラ550との間でデータ交換をインターフェースすることができる。実施形態によって、カードインターフェース720は、USB(Universal Serial Bus)プロトコル、IC(InterChip)−USBプロトコルを支援することができる。ここで、カードインターフェースとは、ホスト(HOST)が使うプロトコルを支援することができるハードウェア、前記ハードウェアに搭載されたソフトウェア、または信号伝送方式を意味する。
【0127】
半導体システム700が、PC、タブレットPC、デジタルカメラ、デジタルオーディオプレーヤ、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホスト(HOST)と接続される時、ホスト(HOST)は、カードインターフェース720とメモリコントローラ550とを通じてメモリ装置560とデータ通信を行うことができる。
【0128】
電力管理ユニット50は、モード転換信号S_Inを電力制御回路10aに伝送しうる。モード転換信号S_Inは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号によって、パワーゲーティングセル(PGC)のオン/オフが決定される。
【0129】
図1Aを参照すると、電力制御回路10aは、パワーゲーティングブロック20aとテストロジック部30とを含みうる。テストロジック部30は、パワーゲーティングセル(PGC)を通じて伝送される信号に対して演算を行う。
電力管理ユニット50は、S_In信号とS_Out信号とを比較して、パワーゲーティングセル(PGC)でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット50は、出力信号S_Outを通じて、パワーゲーティングセル(PGC)の連結状態をテストすることができる。
【0130】
図15は、図1Aに示された電力制御回路を含む半導体システムの一実施形態を示す。
図15を参照すると、半導体システム800は、イメージ処理装置、例えば、デジタルカメラまたはデジタルカメラ付き携帯電話として具現可能である。
半導体システム800は、メモリ装置560とメモリ装置560のデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができるメモリコントローラ550とを含む。
【0131】
半導体システム800のイメージセンサ820は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ810またはメモリコントローラ550に伝送される。プロセッサ810の制御によって、前記変換されたデジタル信号は、ディスプレイ830を通じてディスプレイされるか、またはメモリコントローラ550を通じてメモリ装置560に保存することができる。
【0132】
また、メモリ装置560に保存されたデータは、プロセッサ810またはメモリコントローラ550の制御によって、ディスプレイ830を通じてディスプレイされる。実施形態によって、メモリ装置560の動作を制御することができるメモリコントローラ550は、プロセッサ810の一部として具現され、またプロセッサ810と別個のチップとして具現可能である。
【0133】
電力管理ユニット50は、モード転換信号S_Inを電力制御回路10aに伝送しうる。モード転換信号S_Inは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号S_Inによって、パワーゲーティングセル(PGC)のオン/オフが決定される。
【0134】
図1Aを参照すると、電力制御回路10aは、パワーゲーティングブロック20aとテストロジック部30とを含みうる。テストロジック部30は、パワーゲーティングセル(PGC)を通じて伝送される信号に対して演算を行う。
電力管理ユニット50は、S_In信号とS_Out信号とを比較して、如何なるパワーゲーティングセル(PGC)でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット50は、出力信号S_Outを通じて、パワーゲーティングセル(PGC)の連結状態をテストすることができる。
【0135】
以上、望ましい実施形態を示して説明したが、本発明は、前述した特定の実施形態に限定されず、請求範囲で請求する本発明の要旨を外れずに、当業者によって多様な変形実施が可能であるということはいうまでもなく、このような変形実施は、本発明の技術的思想や展望から個別的に理解されてはならない。
【産業上の利用可能性】
【0136】
本発明は、電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法関連の技術分野に適用可能である。
【特許請求の範囲】
【請求項1】
電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路において、
外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、
前記第1パワーゲーティングセルのうちの何れか1つと連結される少なくとも1つの第2パワーゲーティングセルと、
前記第2パワーゲーティングセルと直列連結される複数の第3パワーゲーティングセルと、
前記直列連結された複数の第3パワーゲーティングセルのうち、先端の第3パワーゲーティングセルと並列連結される複数の第4パワーゲーティングセルと、を含み、
前記モード転換信号は、前記第1パワーゲーティングセルのうちの何れか1つ、前記第2及び第3パワーゲーティングセルを経て、前記第4パワーゲーティングセルに伝達され、
前記第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする電力制御回路。
【請求項2】
前記電力制御回路は、
前記第2パワーゲーティングセルと前記第3パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含む請求項1に記載の電力制御回路。
【請求項3】
前記電力制御回路は、
前記第3パワーゲーティングセルの間と、前記第3パワーゲーティングセルと前記第4パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含む請求項2に記載の電力制御回路。
【請求項4】
前記第2パワーゲーティングセルが、複数である場合、
前記第3パワーゲーティングセルは、
それぞれが、前記複数の第2パワーゲーティングセルのうち対応する第2パワーゲーティングセルと直列連結される複数のグループに分けられる請求項1に記載の電力制御回路。
【請求項5】
前記電力制御回路は、
前記第4パワーゲーティングセルと連結されて、前記第4パワーゲーティングセルのそれぞれの出力信号を受信して演算するテストロジック部をさらに含む請求項1に記載の電力制御回路。
【請求項6】
前記テストロジック部は、
前記第4パワーゲーティングセルのそれぞれの出力信号に対して排他的論理和(XOR)演算する論理演算器を含む請求項5に記載の電力制御回路。
【請求項7】
前記電力制御回路は、
前記第1パワーゲーティングセルと前記第2パワーゲーティングセルとの間に連結される電圧センシング回路をさらに含み、
前記電圧センシング回路は、既定の基準値に基づいて、前記第1パワーゲーティングセルと前記第2パワーゲーティングセルとの連結を制御する請求項1に記載の電力制御回路。
【請求項8】
電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路において、
外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、
前記第1パワーゲーティングセルのうちの何れか1つと直列連結された複数の第2パワーゲーティングセルと、
前記第2パワーゲーティングセルの間に位置する何れか1つの第1ノードで分岐されて連結された少なくとも1つの第3パワーゲーティングセルと、
前記第3パワーゲーティングセルに直列連結された少なくとも1つの第4パワーゲーティングセルと、を含み、
前記第3パワーゲーティングセルと前記第4パワーゲーティングセルは、前記第1ノード以後に直列連結された前記第2パワーゲーティングセルと並列連結され、
前記第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする電力制御回路。
【請求項9】
前記第1ノード以後に直列連結された前記第2パワーゲーティングセルと前記第4パワーゲーティングセルは、前記受信されたモード転換信号に基づいた出力信号を出力する請求項8に記載の電力制御回路。
【請求項10】
前記電力制御回路は、
前記第1パワーゲーティングセルと前記第2パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含む請求項9に記載の電力制御回路。
【請求項1】
電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路において、
外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、
前記第1パワーゲーティングセルのうちの何れか1つと連結される少なくとも1つの第2パワーゲーティングセルと、
前記第2パワーゲーティングセルと直列連結される複数の第3パワーゲーティングセルと、
前記直列連結された複数の第3パワーゲーティングセルのうち、先端の第3パワーゲーティングセルと並列連結される複数の第4パワーゲーティングセルと、を含み、
前記モード転換信号は、前記第1パワーゲーティングセルのうちの何れか1つ、前記第2及び第3パワーゲーティングセルを経て、前記第4パワーゲーティングセルに伝達され、
前記第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする電力制御回路。
【請求項2】
前記電力制御回路は、
前記第2パワーゲーティングセルと前記第3パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含む請求項1に記載の電力制御回路。
【請求項3】
前記電力制御回路は、
前記第3パワーゲーティングセルの間と、前記第3パワーゲーティングセルと前記第4パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含む請求項2に記載の電力制御回路。
【請求項4】
前記第2パワーゲーティングセルが、複数である場合、
前記第3パワーゲーティングセルは、
それぞれが、前記複数の第2パワーゲーティングセルのうち対応する第2パワーゲーティングセルと直列連結される複数のグループに分けられる請求項1に記載の電力制御回路。
【請求項5】
前記電力制御回路は、
前記第4パワーゲーティングセルと連結されて、前記第4パワーゲーティングセルのそれぞれの出力信号を受信して演算するテストロジック部をさらに含む請求項1に記載の電力制御回路。
【請求項6】
前記テストロジック部は、
前記第4パワーゲーティングセルのそれぞれの出力信号に対して排他的論理和(XOR)演算する論理演算器を含む請求項5に記載の電力制御回路。
【請求項7】
前記電力制御回路は、
前記第1パワーゲーティングセルと前記第2パワーゲーティングセルとの間に連結される電圧センシング回路をさらに含み、
前記電圧センシング回路は、既定の基準値に基づいて、前記第1パワーゲーティングセルと前記第2パワーゲーティングセルとの連結を制御する請求項1に記載の電力制御回路。
【請求項8】
電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路において、
外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、
前記第1パワーゲーティングセルのうちの何れか1つと直列連結された複数の第2パワーゲーティングセルと、
前記第2パワーゲーティングセルの間に位置する何れか1つの第1ノードで分岐されて連結された少なくとも1つの第3パワーゲーティングセルと、
前記第3パワーゲーティングセルに直列連結された少なくとも1つの第4パワーゲーティングセルと、を含み、
前記第3パワーゲーティングセルと前記第4パワーゲーティングセルは、前記第1ノード以後に直列連結された前記第2パワーゲーティングセルと並列連結され、
前記第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする電力制御回路。
【請求項9】
前記第1ノード以後に直列連結された前記第2パワーゲーティングセルと前記第4パワーゲーティングセルは、前記受信されたモード転換信号に基づいた出力信号を出力する請求項8に記載の電力制御回路。
【請求項10】
前記電力制御回路は、
前記第1パワーゲーティングセルと前記第2パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含む請求項9に記載の電力制御回路。
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2013−66179(P2013−66179A)
【公開日】平成25年4月11日(2013.4.11)
【国際特許分類】
【出願番号】特願2012−203151(P2012−203151)
【出願日】平成24年9月14日(2012.9.14)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成25年4月11日(2013.4.11)
【国際特許分類】
【出願日】平成24年9月14日(2012.9.14)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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