スイッチトキャパシタ回路およびパイプラインA/D変換回路
【課題】 スイッチトキャパシタ回路およびこのスイッチトキャパシタ回路を用いたパイプラインA/D変換回路の消費電力を低くし、動作速度を速くする。
【解決手段】 入力キャパシタCINおよび複数の参照キャパシタC1、C2は、第1期間に、入力電圧VINおよび参照電圧+VR、−VRをそれぞれサンプルする。スイッチ回路S1−S10は、第2期間に、入力キャパシタCINおよび参照キャパシタC1、C2のいずれかをアンプDAMPの出力と入力との間に接続する。この機構により、第2期間中の帰還係数は”1”になる。したがって、消費電力を低くでき、ノイズを減らすことができる。
【解決手段】 入力キャパシタCINおよび複数の参照キャパシタC1、C2は、第1期間に、入力電圧VINおよび参照電圧+VR、−VRをそれぞれサンプルする。スイッチ回路S1−S10は、第2期間に、入力キャパシタCINおよび参照キャパシタC1、C2のいずれかをアンプDAMPの出力と入力との間に接続する。この機構により、第2期間中の帰還係数は”1”になる。したがって、消費電力を低くでき、ノイズを減らすことができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチトキャパシタ回路およびスイッチトキャパシタ回路を用いて構成されるパイプラインA/D変換回路に関する。
【背景技術】
【0002】
アナログ信号をデジタル信号に変換するA/D変換回路として、例えば、パイプラインA/D変換回路がある。パイプラインA/D変換回路は、縦続接続された複数のステージにより、デジタル値の上位桁から順にパイプライン動作を実施することでA/D変換を実行する。これにより、高速かつ高分解能のA/D変換を実現できる。
【0003】
また、パイプラインA/D変換回路による一連の信号処理を、簡易な回路かつ高い精度で行うために、スイッチトキャパシタ回路(SCN:Switched Capacitor Network)が広く使用されている。この種のスイッチトキャパシタ回路の一例は、特許文献1に開示されている。
【特許文献1】特開平5−55048号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
特許文献1等に示される従来のスイッチトキャパシタ回路では、アンプの出力から入力への帰還係数は1/2と小さい。このため、アンプの消費電力が相対的に大きくなるという問題があった。消費電力を抑えると、アンプの動作速度が相対的に低くなるという問題があった。さらに、アンプの入力換算ノイズは、2倍に増幅されるためS/N比が悪いという問題があった。
【0005】
本発明の目的は、スイッチトキャパシタ回路およびこのスイッチトキャパシタ回路を用いたパイプラインA/D変換回路の消費電力を低くし、動作速度を速くすることにある。
【課題を解決するための手段】
【0006】
本発明の第1の形態では、スイッチトキャパシタ回路は、入力キャパシタ、第1〜第n参照キャパシタ、アンプおよびスイッチ回路を有している。入力キャパシタおよび第1〜第n参照キャパシタは、サンプル期間に、入力電圧および第1〜第n参照電圧をそれぞれサンプルする。すなわち、電圧に応じた電荷がキャパシタにそれぞれ蓄積される。スイッチ回路は、サンプル期間に続くホールド期間に、入力キャパシタをアンプの出力と入力との間に接続するとともに、制御信号に応じて第1〜第n参照キャパシタの少なくともいずれかをアンプの出力と入力との間に接続する。
【0007】
アンプは、アンプに接続されたキャパシタの電荷に応じて、入力電圧に対応する出力電圧を生成する。入力キャパシタおよび参照キャパシタは、ホールド時にアンプの入力と出力との間にそれぞれ接続されるため、帰還係数は”1”になる。この結果、動作速度を従来と同等にする場合、スイッチトキャパシタ回路(アンプ)の消費電力を削減できる。消費電力を従来と同等にする場合、スイッチトキャパシタ回路の動作速度を向上できる。さらに、アンプの帰還係数を小さくできるため、アンプの入力換算ノイズを減らすことができ、S/N比を改善できる。
【0008】
本発明の第2の形態では、パイプラインA/D変換回路は、縦続接続された複数のステ
ージを有している。ステージの少なくともいずれかは、上記第1の形態と同じスイッチトキャパシタ回路を有している。このため、消費電力の小さいパイプラインA/D変換回路を構成できる。あるいは、動作速度の速いパイプラインA/D変換回路を構成できる。また、高いS/N比を有する高精度のパイプラインA/D変換回路を構成できる。
【0009】
本発明の上記形態における好ましい例では、スイッチ回路の入力スイッチは、入力キャパシタの両端を、サンプル期間に入力電圧のノードおよび固定電圧のノードに接続し、ホールド期間にアンプの入力および出力に接続する。スイッチ回路の参照スイッチは、各参照キャパシタの両端を、サンプル期間に各参照電圧のノードおよび固定電圧のノードに接続し、ホールド期間に制御信号に応じてアンプの入力および出力に接続する。このように、簡易なスイッチにより回路規模を増大することなく、上記特徴を有するスイッチトキャパシタ回路を構成できる。
【0010】
本発明の上記形態における好ましい例では、スイッチ回路の入力スイッチは、入力キャパシタの一端を、サンプル期間に入力電圧のノードに接続し、ホールド期間にアンプの出力に接続する。スイッチ回路の参照スイッチは、各参照キャパシタの両端を、サンプル期間に各参照電圧のノードおよびアンプの入力に接続し、ホールド期間に制御信号に応じてアンプの入力および出力に接続する。短絡スイッチは、アンプの出力と入力を、サンプル期間に互いに短絡する。短絡スイッチにより、アンプのオフセット値をキャンセルできる。
【0011】
本発明の上記形態における好ましい例では、アンプは、相補の入力と相補の出力を有する差動増幅型である。入力キャパシタおよび参照キャパシタは、アンプの各入出力対毎に形成されている。全差動構成のスイッチトキャパシタ回路においても、上記特徴を容易に実現できる。
【0012】
本発明の上記形態における好ましい例では、各第1〜第n参照キャパシタは、並列に配置される複数のサブキャパシタで構成されている。スイッチ回路は、ホールド期間に制御信号に応じてサブキャパシタの少なくとも2つをアンプの出力と入力との間に接続する。本発明では、ホールド期間にアンプに接続するサブキャパシタの種類および数に応じて、多くの種類の電圧を生成できる。したがって、スイッチトキャパシタ回路に供給する参照電圧の種類を少なくできる。換言すれば、参照電圧をそれぞれ生成する回路の幾つかを不要にできる。この結果、スイッチトキャパシタ回路を搭載するシステムの回路規模を削減できる。
【0013】
本発明の上記形態における好ましい例では、比較回路は、サンプル期間とホールド期間の間に設定される比較期間に、入力電圧と比較電圧との大きさを比較し、比較結果を制御信号として出力する。すなわち、比較回路は、入力電圧を受け、その大きさを示す制御信号を出力するA/D変換器として機能する。このため、例えば、スイッチトキャパシタ回路をパイプラインA/D変換回路に適用する場合に、サブA/D変換器の機能を兼ね備えることができる。この結果、パイプラインA/D変換回路を簡易に構成できる。
【0014】
本発明の上記形態における好ましい例では、各比較回路は、比較キャパシタ、比較器および比較スイッチを有している。比較器は、入力が比較キャパシタの一端に接続され、出力から制御信号を出力する。比較スイッチは、比較キャパシタの両端を、サンプル期間に入力電圧のノードおよび固定電圧のノードに接続し、比較期間に比較電圧のノードおよび比較器の入力に接続する。すなわち、比較キャパシタおよび比較スイッチは、入力電圧を保持するサンプルホールド回路として機能する。このため、例えば、スイッチトキャパシタ回路をパイプラインA/D変換回路の初段に適用する場合に、サンプルホールド回路を含む従来の入力フロントエンド回路を、本発明のスイッチトキャパシタ回路に置き換える
ことができる。一般に、パイプラインA/D変換回路において、入力フロントエンド回路は、A/D変換回路の性能(変換精度)に最も影響する回路である。入力フロントエンド回路内のサンプルホールド回路は、サンプルした入力電圧を高い精度で次段に受け渡すために、アンプ等の消費電力の大きい回路を用いて形成されている。本発明の適用により、簡易な回路構成で高い精度を有するサンプルホールド回路を構成できる。換言すれば、消費電力が少なく、回路面積が小さいフロントエンド回路を構成できる。
【0015】
本発明の第2の形態における好ましい例では、各サブA/D変換器は、前段から出力される電圧をA/D変換し、ビット値を出力する。エンコード部は、ステージからそれぞれ出力されるビット値をエンコードし、複数ビットで構成されるデジタル値を出力する。サブA/D変換器によりアナログ電圧を順次ビット値に変換することで、パイプライン動作が実施される。
【0016】
本発明の第2の形態における好ましい例では、パイプラインA/D変換回路のスイッチ制御回路は、スイッチトキャパシタ回路の入力に接続されるサブA/D変換器が出力するビット値に応じて、スイッチ回路をオン/オフするための制御信号を生成する。このため、サブA/D変換器の出力を用いて制御信号を容易に生成できる。
【発明の効果】
【0017】
本発明では、消費電力が低く、動作速度が速く、高いS/N比を有する高精度のスイッチトキャパシタ回路およびこのスイッチトキャパシタ回路を有するパイプラインA/D変換回路を構成できる。
【発明を実施するための最良の形態】
【0018】
以下、本発明の実施形態を図面を用いて説明する。以下の説明では、信号が伝達される信号線およびノードは、信号名と同じ符号を使用する。以下に示すパイプラインA/D変換回路100は、例えば、デジタルテレビ、液晶プロジェクタ等のデジタル家電製品のアナログフロントエンドチップに適用される。アナログフロントエンドチップは、例えば、シリコン基板に主にCMOSプロセスを使用して形成されている。
【0019】
図1〜図8は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第1の実施形態を示している。
【0020】
図1は、スイッチトキャパシタ回路200の詳細を示している。ここで、入力電圧VINおよび出力電圧VOUTは、各スイッチトキャパシタ回路200の入力電圧および出力電圧を示している。スイッチトキャパシタ回路200は、入力キャパシタCIN、第1および第2参照キャパシタC1、C2、スイッチS1−10で構成されるスイッチ回路および差動アンプDAMPを有している。キャパシタCIN、C1、C2のキャパシタンスは、互いに同一に設定されている。各スイッチS1−10は、ゲート電圧によりオン/オフするnMOSトランジスタ、pMOSトランジスタあるいは、CMOS伝達ゲートにより構成される。スイッチS1−6の”S”および”H”は、高レベルのサンプル信号Sおよび高レベルのホールド信号Hを受けたときに切り替わる側を示している。スイッチS7−8の”H1”は、高レベルの制御信号H1を受けたときにオンすることを示している。スイッチS9−10の”H2”は、高レベルの制御信号H2を受けたときにオンすることを示している。
【0021】
キャパシタCINの一端および他端は、入力スイッチS1、S2のノードHを介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS1、S2のノードSを介して入力電圧線VINおよび接地電圧線(固定電圧)にそれぞれ接続されている。キャパシタC1は、参照スイッチS3、S4のノードHおよび参照スイッチ
S7、S8を介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS3、S4のノードSを介して第1参照電圧線+VRおよび接地電圧線にそれぞれ接続されている。同様に、キャパシタC2は、参照スイッチS5、S6のノードHおよび参照スイッチS9、S10を介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS5、S6のノードSを介して第2参照電圧線−VRおよび接地電圧線にそれぞれ接続されている。差動アンプDAMPの”+入力”は、接地電圧線に接続されている。
【0022】
上述したスイッチトキャパシタ回路200では、サンプル期間(第1期間)に、キャパシタCIN、C1、C2は、一端が入力電圧線VIN、参照電圧線+VR、−VRにそれぞれ接続され、他端が接地電圧線に接続される。入力電圧VIN、参照電圧+VR、−VRは、キャパシタCIN、C1、C2にそれぞれサンプルされる。入力電圧VINをサンプルしたキャパシタCINは、サンプル期間に続くホールド期間(第2期間)に、差動アンプDAMPの入出力間に接続される。同時に、制御信号H1、H2のいずれかは、高レベルに変化し、参照電圧+VRをサンプルしたキャパシタC1または参照電圧−VRをサンプルしたキャパシタC2のいずれかは、差動アンプDAMPの入出力間に接続される。図では、制御信号H1が高レベルに変化する例を示している。そして、ホールド期間に、図1に示した減算器SUBとアンプAMPとが同時並行的に動作し、ホールド動作が実行され、出力電圧VOUTが生成される。
【0023】
図2は、図1に示したスイッチトキャパシタ回路200を入力フロントエンド回路(STG1)に適用したパイプラインA/D変換回路100を示している。パイプラインA/D変換回路100は、A/D変換部10、動作制御部12およびエンコード部14を有している。パイプラインA/D変換回路100は、クロックに同期して動作するが、クロックの記載を省略している。
【0024】
A/D変換部10は、縦続接続された複数のステージSTG1−4と、ステージSTG4の出力電圧をデジタル値D5に変換するサブA/D変換器ADCと、ステージSTG1に対応するスイッチ制御回路16とを有している。初段のステージSTG1は、入力電圧AIN(デジタル信号に変換されるアナログ電圧)を受けるスイッチトキャパシタ回路200およびアナログ電圧AINをデジタル値に変換するサブA/D変換器ADCを有している。ステージSTG1のサブA/D変換器ADCは、アナログ電圧を例えば1ビットのデジタル値D1に変換する(a=1ビット)。デジタル値D1は、ステージSTG2のスイッチトキャパシタ利得段202およびエンコード部14に供給される。ステージSTG2−4は、公知のスイッチトキャパシタ利得段202と、スイッチトキャパシタ利得段202の出力電圧をデジタル値に変換するサブA/D変換器ADCとを有している。スイッチトキャパシタ利得段202は、サブD/A変換器DAC、減算器SUBおよび増幅器AMPを有している。
【0025】
スイッチトキャパシタ回路200は、入力フロントエンド回路のサンプルホールド回路としても機能する。一般に、入力フロントエンド回路のサンプルホールド回路は、アナログ入力の全範囲に対して線形にサンプルし、かつサンプルした信号を高い精度で次段に伝えるために、高精度のアンプを内蔵している。このため、サンプルホールド回路の消費電力は、比較的大きい。本発明では、初段のサンプルホールド回路にスイッチトキャパシタ回路200を使用することで、後述するように、消費電力を低くでき、ノイズを減らすことができる。
【0026】
ステージSTG2のスイッチトキャパシタ利得段202のサブD/A変換器DACは、前のステージSTGのサブA/D変換器ADCから出力されるデジタル値をアナログ電圧に変換する。減算器SUBは、前のステージSTGから出力されるアナログ電圧からサブ
D/A変換器DACが出力するアナログ電圧を減算し、得られたアナログ電圧を増幅器AMPに出力する。増幅器AMPは、減算器SUBから出力されるアナログ電圧を2のb乗倍し、自身のサブA/D変換器ADCおよび次段の減算器SUBに出力する。ここで、定数bは、ステージSTG2が出力するデジタル値D2ビット数bに等しい。ステージSTG3−4のスイッチトキャパシタ利得段202の増幅器AMP(図示せず)は、減算器SUBから出力されるアナログ電圧を2のb乗倍およびc乗倍する。この例では、定数b、c、dは、何れも1ビットである。すなわち、各増幅器AMPは、受けた電圧値を2倍の出力電圧を生成する。なお、常数a、eも1ビットである。
【0027】
スイッチ制御回路16は、ステージSTG1のサブA/D変換器ADCから出力されるデジタル値に応じて、図1で説明したスイッチトキャパシタ回路200に含まれるスイッチS1−10を制御するための制御信号H1、H2を生成する。制御信号H1、H2は、ホールド信号Hの高レベル期間に同期して生成される。動作制御部12は、各スイッチトキャパシタ回路200のサンプル期間およびホールド期間を定める高レベルのサンプル信号Sおよび高レベルのホールド信号Hを所定の周期で交互に生成する。エンコード部14は、A/D変換部10のステージSTG1−4および最終段のサブA/D変換器ADCにより順次に生成されるデジタル値D1−5をエンコードし、例えば、5ビットのデジタル信号DOUTを出力する。すなわち、パイプラインA/D変換回路100により、アナログ信号AINが5ビットのデジタル信号DOUTに変換される。ここで、デジタル値D1は最上位のビットであり、デジタル値D5は最下位のビットである。
【0028】
図3は、図1に示したスイッチトキャパシタ回路200の動作を示している。スイッチトキャパシタ回路200は、クロックCLKの遷移エッジ同期して交互に切り替わるサンプル期間およびホールド期間に、それぞれサンプル動作およびホールド動作を実行する。サンプル期間は、サンプル信号Sの高レベル期間であり、ホールド期間は、ホールド信号Hの高レベル期間である。サンプル信号Sおよびホールド信号Hは、高レベル期間が重ならない相補の信号である。ホールド期間中、制御信号H1、H2のいずれかが高レベルに保持され、上述したホールド動作が実行される。図では、最初のホールド期間に制御信号H1が高レベルに変化し、次のホールド期間に制御信号H2が高レベルに変化する例を示している。
【0029】
図4は、図1に示したスイッチトキャパシタ回路200のホールド動作で生成される出力電圧VOUTを示している。出力電圧VOUTは、式(1)、(2)にしたがって生成される。
【0030】
1/2・(VIN−VR) (at VIN≧0) ‥‥‥ (1)
1/2・(VIN+VR) (at VIN<0) ‥‥‥ (2)
図5は、本発明者等が本発明前に検討したスイッチトキャパシタ回路を示している。このスイッチトキャパシタ回路は、サンプル期間に入力電圧VINをサンプルする2つのキャパシタCA、CBと、キャパシタCAを入力電圧VIN、接地電圧線および差動アンプDAMPに接続し、キャパシタCBを入力電圧VIN、参照電圧+VR、−VRおよび接地電圧線に接続するスイッチ群とを有している。各スイッチの”S”および”H”は、サンプル期間およびホールド期間に切り替わる側を示している。
【0031】
図6は、図5に示したスイッチトキャパシタ回路のホールド動作で生成される出力電圧VOUTを示している。出力電圧VOUTは、式(3)、(4)にしたがって生成される。
【0032】
2VIN−VR (at VIN≧0) ‥‥‥ (3)
2VIN+VR (at VIN<0) ‥‥‥ (4)
本発明のスイッチトキャパシタ回路200の特性を示す上述した式(1)、(2)において、入力電圧VINを4・VINとし、参照電圧VRを2・VR、参照電圧−VRを2・(−VR)とすると、式(1)、(2)は、式(3)、(4)に等しくなる。このため、図2に示したパイプラインA/D変換回路100において、2倍の参照電圧VR、−VRを供給し、ステージSTG1の入力において入力電圧を4倍することで、図5に示したスイッチトキャパシタ回路を用いて構成されるパイプラインA/D変換回路と同じ特性を有するパイプラインA/D変換回路を構成できる。
【0033】
図7は、本発明のスイッチトキャパシタ回路の特徴を示している。gmは相互コンダクタンスを示す。差動アンプDAMPの出力電圧Vn2(OUT)は、キャパシタCIN、C1で分割されることなく、キャパシタCIN、C1を介してそのまま差動アンプDAMPの入力電圧Vn2(in)になる。一方、図5に示したスイッチトキャパシタ回路では、差動アンプDAMPの出力電圧Vn1(OUT)は、キャパシタCA、CBで分割されるため、入力電圧Vn1(in)は出力電圧Vn1(OUT)より低くなる(増幅率が2倍)。このため、スイッチトキャパシタ回路200の帰還係数βは、図4のスイッチトキャパシタ回路の帰還係数βの2倍になる。
【0034】
また、キャパシタC1、C2は、差動アンプDAMPの負荷として見えない。このため、スイッチトキャパシタ回路200のホールド動作中のGBW積(Gain BandWidth product)は、図4のスイッチトキャパシタ回路のGBW積に比べて、2倍以上になる。したがって、スイッチキャパシタ回路200およびパイプラインA/D変換回路100の動作速度を従来と同等に設計するときに、消費電力を半分以下にできる。消費電力を従来と同程度に設計するとき、動作速度(変換速度)を大幅に向上できる。さらに、スイッチトキャパシタ回路200の差動アンプDAMPの入力換算ノイズは、帰還係数βと同様の理由により、図5のスイッチトキャパシタ回路に比べ半減される。S/N比を改善できるため、高精度のパイプラインA/D変換回路を構成できる。
【0035】
図8は、スイッチトキャパシタ回路200が動作するときの出力電圧VOUTの変化を示している。ホールド期間の出力電圧VOUTは、最終値Vfinalに到達するようにセトリングされる。この時、出力電圧の精度を上げるために、最終値Vfinalに対して所望の精度の電圧までセトリングすることが重要である。特に、パイプラインA/D変換回路では、初段のアナログ入力に近いスイッチトキャパシタ回路ほど、高精度のセトリングが要求される。
【0036】
ホールド期間におけるスイッチトキャパシタ回路200の伝達特性を1次とする場合、出力電圧VOUT(t)は、式(5)で表される。ここで、GBWは、スイッチトキャパシタ回路200のホールド期間におけるGBW積(図6のGBWsc)を示している。
【0037】
VOUT(t)=Vfinal・(1−e−GBW・t) ‥‥‥ (5)
ホールド期間に出力電圧VOUTがnビットのセトリングに要する時間tsは、式(6)で表される。時間tsがスイッチトキャパシタ回路200全体の変換周期(=変換速度の逆数)に占める割合をαとすると、nビットのセトリングが必要なスイッチトキャパシタ回路200の変換速度fsは、式(7)が最大になる。ここで、多くの場合、α=0.5である。式(7)より、スイッチトキャパシタ回路200の変換速度は、GBW積に比例し、GBW積が大きいほど変換速度を上げることができる。
【0038】
ts=(n/GBW)・ln2 ‥‥‥ (6)
fs=α/ts=(α・GBW)/(n・ln2) ‥‥‥ (7)
以上、第1の実施形態では、図7に示したように、差動アンプDAMPの帰還係数を小さくできるため、GBW積を大きくできる。差動アンプDAMPの入力換算ノイズを小さ
くできる。したがって、差動アンプDAMPの消費電力を小さくできる。消費電力を従来と同等にする場合、差動アンプDAMPの動作速度を向上できる。この結果、動作速度を従来と同等にする場合、スイッチトキャパシタ回路200の消費電力を半分以下にできる。消費電力を従来と同等にする場合、スイッチトキャパシタ回路200の動作速度を大幅に向上できる。さらに、アンプの帰還係数を小さくできるため、アンプの入力換算ノイズを減らすことができ、S/N比を改善できる。スイッチトキャパシタ回路200を用いることで、消費電力の小さいパイプラインA/D変換回路100を構成できる。あるいは、動作速度の速いパイプラインA/D変換回路100を構成できる。また、高いS/N比を有する高精度のパイプラインA/D変換回路100を構成できる。スイッチトキャパシタ回路200は、図1に示したように、キャパシタCIN、C1、C2および簡易なスイッチS1−10により構成できるため、回路規模を増大することなく、スイッチトキャパシタ回路200およびパイプラインA/D変換回路100を構成できる。
【0039】
図9および図10は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第2の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【0040】
図9は、スイッチトキャパシタ回路200Aの詳細を示している。スイッチトキャパシタ回路200Aは、スイッチトキャパシタ回路200からスイッチS7−10を削除して構成されている。入力キャパシタCINおよびスイッチS1、S2の接続関係は、第1の実施形態と同じである。参照キャパシタC1は、スイッチS3、S4(参照スイッチ)の”H1ノード”を介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS3、S4のノードSを介して参照電圧線+VR(第1参照電圧線)および接地電圧線にそれぞれ接続されている。同様に、参照キャパシタC2は、スイッチS5、S6(参照スイッチ)の”H2ノード”を介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS5、S6のノードSを介して参照電圧線−VR(第2参照電圧線)および接地電圧線にそれぞれ接続されている。スイッチトキャパシタ回路200Aの動作タイミングは、第1の実施形態(図3)と同じである。
【0041】
スイッチS3−4の”H1”は、高レベルの制御信号H1を受けたときにオンすることを示している。スイッチS5−6の”H2”は、高レベルの制御信号H2を受けたときにオンすることを示している。本実施形態では、各キャパシタC1、C2と差動アンプDAMPとを、一組のスイッチC3−4(または、C5−6)で接続できる。スイッチの数を削減できるため、スイッチトキャパシタ回路200Aを簡易に構成できる。
【0042】
図10は、図9に示したスイッチトキャパシタ回路200Aを入力フロントエンド回路(STG1)に適用したパイプラインA/D変換回路100Aを示している。パイプラインA/D変換回路100Aは、スイッチトキャパシタ回路200Aおよびスイッチ制御回路16Aが、第1の実施形態のパイプラインA/D変換回路100のスイッチトキャパシタ回路200およびスイッチ制御回路16と相違している。その他の構成は、パイプラインA/D変換回路100と同じである。スイッチ制御回路16Aは、ステージSTG1のサブA/D変換器ADCから出力されるデジタル値の論理にホールド信号Hの論理を加えて制御信号H1、H2を生成する。
【0043】
以上、第2の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スイッチトキャパシタ回路200AおよびパイプラインA/D変換回路100Aを回路規模を小さく構成できる。
【0044】
図11は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第3の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同
一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインA/D変換回路100Bは、スイッチトキャパシタ回路200Bが、第1の実施形態のパイプラインA/D変換回路100のスイッチトキャパシタ回路200と相違している。その他の構成は、パイプラインA/D変換回路100と同じである。
【0045】
スイッチトキャパシタ回路200Bは、第1の実施形態のスイッチトキャパシタ回路200に対して、入力スイッチS2を削除し、短絡スイッチS11を追加して構成されている。参照スイッチS4、S6のノードSは、接地電圧線ではなく、差動アンプDAMPの”−入力”に接続されている。短絡スイッチS11は、サンプル期間中に、差動アンプDAMPの出力VOUTと”−入力”との間を接続し、仮想接地電圧点を生成する。このため、サンプル期間に、差動アンプDAMPのオフセット値をキャンセルできる。スイッチトキャパシタ回路200Bの動作タイミングは、第1の実施形態(図3)と同じである。
【0046】
以上、第3の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、短絡スイッチS11を形成することで差動アンプDAMPのオフセット値をキャンセルできるため、スイッチトキャパシタ回路200Bの出力電圧の精度を向上できる。
【0047】
図12は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第4の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインA/D変換回路100Cは、スイッチトキャパシタ回路200Cが、第1の実施形態のパイプラインA/D変換回路100のスイッチトキャパシタ回路200と相違している。その他の構成は、パイプラインA/D変換回路100と同じである。
【0048】
スイッチトキャパシタ回路200Cは、差動入力および差動出力を有する全差動型で構成されている。このため、スイッチトキャパシタ回路200Cは、入力電圧VIN+および参照電圧VR+、VR−を受けるサンプルホールド部(図中の差動アンプDAMPを除いた上半分)と、入力電圧VIN−および参照電圧VR+、VR−を受けるサンプルホールド部(図中の差動アンプDAMPを除いた下半分;符号の末尾に”a”を付したスイッチおよびキャパシタ)とを有している。上側のサンプルホールド部の回路構成は、スイッチトキャパシタ回路200のサンプルホールド部(差動アンプDAMPを除いた部分;符号の末尾に”b”を付したスイッチおよびキャパシタ)と同じである。下側のサンプルホールド部の回路構成は、参照電圧VR+、VR−に対応するキャパシタC1b、C2bおよびスイッチS3b−S10bを入れ替えたことを除き、スイッチトキャパシタ回路200のサンプルホールド部(差動アンプDAMPを除いた部分)と同じである。ここで、”入力電圧VIN+”から”入力電圧VIN−”を差し引いた値が、第1の実施形態の入力電圧VINを示す。”参照電圧VR+”から”参照電圧VR−”を差し引いた値が、第1の実施形態の参照電圧+VRを示す。”参照電圧VR−”から”参照電圧VR+”を差し引いた値が、第1の実施形態の参照電圧−VRを示す。
【0049】
ホールド期間において、出力電圧”VOUT+−VOUT−”は、制御信号H1が高レベルの場合と、制御信号H2が高レベルの場合とで、次の値になる。
【0050】
1/2((VIN+−VIN−)+(VR+−VR−)) ‥‥(H1=”H”)
1/2((VIN+−VIN−)−(VR+−VR−)) ‥‥(H2=”H”)
以上、第4の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。すなわち、全差動構成のスイッチトキャパシタ回路200Cおよびこのスイッチトキャパシタ回路200Cを用いるパイプラインA/D変換回路100Cにおいても、消費電力を削減でき、あるいは動作速度を向上できる。
【0051】
図13は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第5の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインA/D変換回路100Dは、スイッチトキャパシタ回路200Dが、第1の実施形態のパイプラインA/D変換回路100のスイッチトキャパシタ回路200と相違している。その他の構成は、その他の構成は、スイッチ制御回路(図示せず)が制御信号H1、H2だけでなく制御信号H0を出力する点、およびスイッチトキャパシタ回路200Gが参照電圧+VR、−VRだけでなくVR0を受ける点を除き、パイプラインA/D変換回路100(図2)と同じである。
【0052】
スイッチトキャパシタ回路200Dは、第1の実施形態のスイッチトキャパシタ回路200に参照キャパシタC0およびスイッチS12−15を加えて構成されている。参照キャパシタC0は、参照キャパシタC1、C2と同様に、参照スイッチS13、S14のノードHおよび参照スイッチS12、S15を介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS13、S14のノードSを介して第3参照電圧線VR0および接地電圧線にそれぞれ接続されている。参照電圧VR0は、参照電圧+VR、−VRの中間値に設定されている。
【0053】
この実施形態では、パイプラインA/D変換回路100Dの各ステージSTG1−4(図2参照)は、それぞれ1.5ビットを判定する。各スイッチトキャパシタ回路200は、ホールド期間にスイッチ制御回路の制御を受け、前段のサブA/D変換器ADCがデジタル値”11”(論理値”1”を示す)を出力するときに、参照電圧+VRが蓄積されたキャパシタC1を差動アンプDAMPに接続する。このときの出力電圧VOUTは、式(8)になる。同様に、前段のサブA/D変換器ADCがデジタル値”00”(論理値”0”を示す)を出力するときに、参照電圧−VRが蓄積されたキャパシタC2が差動アンプDAMPに接続される。このときの出力電圧VOUTは、式(9)になる。前段のサブA/D変換器ADCがデジタル値”01”(論理値”不定”を示す)を出力するときに、参照電圧VR0(例えば、接地電圧)が蓄積されたキャパシタC0が差動アンプDAMPに接続される。このときの出力電圧VOUTは、式(10)になる。
【0054】
VOUT=1/2(VIN+VR) ‥‥‥ (8)
VOUT=1/2VIN ‥‥‥ (9)
VOUT=1/2(VIN−VR) ‥‥‥ (10)
以上、第5の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、1.5ビットを判定するスイッチトキャパシタ回路200Dおよびこのスイッチトキャパシタ回路200Dを有するパイプラインA/D変換回路100Dに本発明を適用することで、高精度のパイプラインA/D変換回路100Dの消費電力を削減でき、あるいは動作速度を向上できる。
【0055】
図14は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第6の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインA/D変換回路100Eは、スイッチトキャパシタ回路200Eが、第1の実施形態のパイプラインA/D変換回路100のスイッチトキャパシタ回路200と相違している。その他の構成は、パイプラインA/D変換回路100と同じである。
【0056】
スイッチトキャパシタ回路200Eでは、各キャパシタCIN、C1、C2は、一対にサブキャパシタにより構成されている。キャパシタCIN、C1、C2を電圧線VIN、+VR、−VR、接地電圧線、差動アンプDAMPに接続するスイッチは、サブキャパシ
タにそれぞれ対応して形成されている。この実施形態では、第5の実施形態と同様に、パイプラインA/D変換回路100Eの各ステージSTG1−4(図2参照)は、それぞれ1.5ビットを判定する。
【0057】
各スイッチトキャパシタ回路200Eは、スイッチ制御回路16(図2参照)の制御を受け、前段のサブA/D変換器ADCがデジタル値”11”(論理値”1”を示す)を出力するときに、スイッチA、B、C、Dを図中の”+VR”の欄に示す状態に切り替える。このときの出力電圧VOUTは、式(11)になる(式(8)と同じ値)。同様に、前段のサブA/D変換器ADCがデジタル値”01”(論理値”不定”を示す)を出力するときに、スイッチA、B、C、Dを図中の”VR0”の欄に示す状態に切り替える。このときの出力電圧VOUTは、式(12)になる(式(9)と同じ値)。前段のサブA/D変換器ADCがデジタル値”00”(論理値”0”を示す)を出力するときに、スイッチA、B、C、Dを図中の”−VR”の欄に示す状態に切り替える。このときの出力電圧VOUTは、式(13)になる(式(10)と同じ値)。
【0058】
VOUT=1/4(2・VIN+VR+VR)
=1/2(VIN+VR) ‥‥‥ (11)
VOUT=1/4(2・VIN+VR−VR)
=1/2VIN ‥‥‥ (12)
VOUT=1/4(2・VIN−VR−VR)
=1/2(VIN−VR) ‥‥‥ (13)
以上、第6の実施形態においても、上述した第1および第5の実施形態と同様の効果を得ることができる。さらに、参照電圧VR0が不要になるため、参照電圧VR0を生成する電圧生成回路を不要にできる。この結果、パイプラインA/D変換回路100Eを搭載するシステムの回路規模および消費電力を削減できる。
【0059】
図15および図16は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第7の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【0060】
図15において、スイッチトキャパシタ回路200Fは、第1の実施形態のスイッチトキャパシタ回路200に比較回路18Fを加えて構成されている。比較回路18Fは、比較キャパシタCQ、比較スイッチS16、S17および比較器CMPを有している。比較キャパシタCQの一端および他端は、比較スイッチS16、S17のノードQを介して比較電圧線VRCおよび比較器CMPの入力にそれぞれ接続され、スイッチS16、S17のノードSを介して入力電圧線VINおよび接地電圧線にそれぞれ接続されている。比較キャパシタCQおよび比較スイッチS16、S17は、入力電圧VINをサンプル/ホールドするサンプルホールド回路として動作する。比較器CMPは、サンプルされた入力電圧VINをデジタル値に変換するサブA/D変換器ADCとして動作する。
【0061】
比較回路18Fでは、サンプル期間(第1期間)に、キャパシタCQは、一端が入力電圧線VINに接続され、他端が接地電圧線に接続され、入力電圧VINが、キャパシタCQにサンプルされる。サンプル期間に続く比較期間(第3期間)に、キャパシタCQは、一端が比較電圧線VRCに接続され、他端が比較器CMPの入力に接続される。そして、比較期間に、入力電圧VINに対応するデジタル値QOが生成される。各スイッチトキャパシタ回路200Fのデジタル値QOは、図15に示したデジタル値D1−4である。図15に示した各スイッチ制御回路16Fは、比較期間に続くホールド期間に、デジタル値QOに応じて、制御信号H1、H2のいずれかを出力する。
【0062】
図16は、図15に示したスイッチトキャパシタ回路200Fを入力フロントエンド回
路(STG1)に適用したパイプラインA/D変換回路100Fを示している。パイプラインA/D変換回路100Fのスイッチトキャパシタ回路200Fは、図2に示したステージSTG1のサブA/D変換器ADCを含んでいる。第1の実施形態で説明したように、一般に、入力フロントエンド回路のサンプルホールド回路は、精度を向上するために、消費電力が大きく回路規模の大きいアンプを内蔵している。本実施形態においても、入力フロントエンド回路のサンプルホールド回路を図15に示したように簡易に構成できる。したがって、従来のサンプルホールド回路と比較して消費電力および回路規模を大幅に削減できる。
【0063】
動作制御部12Fは、第1の実施形態の動作制御部12の機能に加えて、サンプル期間とホールド期間の間に設定される比較期間を定める比較期間信号Qを出力する機能を有している。スイッチ制御回路16Fは、スイッチトキャパシタ回路200Fに含まれるサブA/D変換器ADCから出力されるデジタル値D1(上述した図15のQOに等しい)に応じて、制御信号H1、H2のいずれかをホールド期間に高レベルに保持する機能を有している。その他の構成は、パイプラインA/D変換回路100と同じである。
【0064】
図17は、図15に示したスイッチトキャパシタ回路200Fを動作を示している。第1の実施形態(図3)と同じ動作については、詳細な説明を省略する。スイッチトキャパシタ回路200Fは、クロックCLKの遷移エッジ同期して順次切り替わるサンプル期間、比較期間およびホールド期間に、それぞれサンプル動作、比較動作およびホールド動作を実行する。サンプル期間およびホールド期間は、第1の実施形態と同じである。比較期間は、比較期間信号Qの高レベル期間である。ホールド期間では、比較期間に判定されたデジタル値QOに応じて、制御信号H1、H2のいずれかが高レベルに保持され、ホールド動作が実行される。
【0065】
以上、第7の実施形態においても、上述した第1および第6の実施形態と同様の効果を得ることができる。さらに、スイッチトキャパシタ回路200Fに比較回路18Fを形成することにより、スイッチトキャパシタ回路200Fにサンプルホールド回路およびサブA/D変換器ADCの機能を持たせることができる。したがって、パイプラインA/D変換回路100Fの初段STG1にスイッチトキャパシタ回路200Fを適用することで、入力フロントエンド回路のサンプルホールド回路を簡易に構成でき、消費電力および回路規模を従来に比べ大幅に削減できる。
【0066】
図18は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第8の実施形態を示している。第1、第5および第7の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインA/D変換回路100Gのスイッチトキャパシタ回路200Gは、第5の実施形態のスイッチトキャパシタ回路200Dに比較回路18Gを加えて構成されている。その他の構成は、スイッチ制御回路(図示せず)が制御信号H1、H2だけでなく制御信号H0を出力する点、およびスイッチトキャパシタ回路200Gが参照電圧+VR、−VRだけでなく参照電圧VR0を受ける点を除き、パイプラインA/D変換回路100F(図15)と同じである。
【0067】
比較回路18Gは、比較キャパシタCQ+、CQ−、比較スイッチS16−19および比較キャパシタCQ+、CQ−にそれぞれ対応する比較器CMP1−2を有している。比較キャパシタCQ+の一端および他端は、比較スイッチS16、S17のノードQを介して比較電圧線+VRCおよび比較器CMP1の入力にそれぞれ接続され、スイッチS16、S17のノードSを介して入力電圧線VINおよび接地電圧線にそれぞれ接続されている。比較キャパシタCQ−の一端および他端は、比較スイッチS18、S19のノードQを介して比較電圧線−VRCおよび比較器CMP2の入力にそれぞれ接続され、スイッチ
S18、S19のノードSを介して入力電圧線VINおよび接地電圧線にそれぞれ接続されている。比較キャパシタCQ+、比較スイッチS16、S17と比較キャパシタCQ−、比較スイッチS18、S19とは、それぞれ入力電圧VINをサンプル/ホールドするサンプルホールド回路として動作する。比較器CMP1−2は、サンプルされた入力電圧VINをデジタル値QOH、QOLに変換するサブA/D変換器ADCとして動作する。
【0068】
図19は、比較回路18Gの比較期間の動作を示している。比較電圧+VRC、−VRCは、参照電圧+VR、−VRの1/4にそれぞれ設定されている。比較回路18Gは、入力電圧VINが比較電圧+VRCより大きいときに、デジタル値QOH、QOL=”00”を出力し、入力電圧VINが比較電圧−VRCより小さいときに、デジタル値QOH、QOL=”11”を出力し、入力電圧VINが比較電圧−VRCと+VRCの間にあるときに、デジタル値QOH、QOL=”10”を出力する。すなわち、比較回路18Gは、サンプルホールド回路および1.5ビットを判定するサブA/D変換器ADCとして機能する。スイッチトキャパシタ回路200Gは、スイッチは、比較回路18Gから出力されるデジタル値QOH、QOLに応じて、スイッチトキャパシタ回路200Gの動作タイミングは、第7の実施形態(図17)と同じである。
【0069】
以上、第8の実施形態においても、上述した第1、第5および第7の実施形態と同様の効果を得ることができる。すなわち、本発明を1.5ビットを判定するスイッチトキャパシタ回路およびパイプラインA/D変換回路にすることで、入力フロントエンド回路のサンプルホールド回路を簡易に構成でき、消費電力および回路規模を従来に比べ大幅に削減できる。
【0070】
なお、上述した実施形態では、本発明のスイッチトキャパシタ回路を、パイプラインA/D変換回路の入力フロントエンド回路(STG1)に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明のスイッチトキャパシタ回路を、パイプラインA/D変換回路内の複数のステージSTG1に適用することでも、消費電力を大幅に削減でき、回路規模を大幅に削減できる。
【0071】
上述した実施形態では、本発明のスイッチトキャパシタ回路を、各ステージSTGにおいて1ビットまたは1.5ビットを判定するパイプラインA/D変換回路に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、各ステージSTGにおいて2ビット以上を判定するパイプラインA/D変換回路に適用してもよい。
【0072】
本発明のスイッチトキャパシタ回路は、上述した例に限らず、図20−図33に示すスイッチトキャパシタ回路200H−200Uでもよい。図20のスイッチトキャパシタ回路200Hは、第2の実施形態のスイッチトキャパシタ回路200A(図10)を全差動型に変更する例を示している。図21のスイッチトキャパシタ回路200Iは、第3の実施形態のスイッチトキャパシタ回路200B(図11)を全差動型に変更する例を示している。図22のスイッチトキャパシタ回路200Jは、第2の実施形態のスイッチトキャパシタ回路200A(図10)を仮想接地型に変更し、さらに全差動型に変更する例を示している。
【0073】
図23のスイッチトキャパシタ回路200Kは、第5の実施形態のスイッチトキャパシタ回路200D(図13)を全差動型に変更する例を示している。図24は、図23に示したスイッチトキャパシタ回路200Kを入力フロントエンド回路(STG1)に適用したパイプラインA/D変換回路100Kを示している。図25のスイッチトキャパシタ回路200Lは、第2の実施形態のスイッチトキャパシタ回路200A(図10)を1.5ビットを判定する型に変更し、さらに全差動型に変更する例を示している。図23および
図25において、ホールド期間の出力電圧”VOUT+−VOUT−”は、制御信号H1が高レベルの場合と、制御信号H0が高レベルの場合と、制御信号H2が高レベルの場合とで、次の値になる。
【0074】
1/2((VIN+−VIN−)+(VR+−VR−)) ‥‥(H1=”H”)
1/2(VIN+−VIN−) ‥‥(H0=”H”)
1/2((VIN+−VIN−)−(VR+−VR−)) ‥‥(H2=”H”)
図26のスイッチトキャパシタ回路200Mは、第6の実施形態のスイッチトキャパシタ回路200E(図14)を全差動型に変更する例を示している。図27のスイッチトキャパシタ回路200Nは、第6の実施形態のスイッチトキャパシタ回路200E(図14)のスイッチの一部を第2の実施形態と同様の手法で削除し、さらに全差動型に変更する例を示している。
【0075】
図28のスイッチトキャパシタ回路200Oは、第7の実施形態のスイッチトキャパシタ回路200F(図15)を全差動型に変更する例を示している。図29のスイッチトキャパシタ回路200Pは、図28のスイッチトキャパシタ回路200Oのスイッチの一部を第2の実施形態と同様の手法で削除する例を示している。
【0076】
図30−図33のスイッチトキャパシタ回路200Q、200R、200S、200Tは、スイッチトキャパシタ回路200K、200L、200M、200Nに、比較回路18Pを付加する例を示している。図34のスイッチトキャパシタ回路200Uは、第6の実施形態のスイッチトキャパシタ回路100E(図14)に、第8の実施形態の比較回路18G(図18)を付加する例を示している。
【0077】
以上の実施形態において説明した発明を整理して、付記として開示する。
(付記1)
前記第1期間に、入力電圧および第1〜第n参照電圧(nは、2以上の整数)をそれぞれサンプルする入力キャパシタおよび第1〜第n参照キャパシタと、
前記第1期間に続く第2期間に、前記入力電圧に対応する出力電圧を生成するアンプと、
前記第2期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第1〜第n参照キャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするスイッチトキャパシタ回路。
(付記2)
付記1記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび固定電圧のノードに接続し、前記第2期間に前記アンプの入力および出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記固定電圧のノードに接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
(付記3)
付記1記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの一端を、前記第1期間に前記入力電圧のノードに接続し、前記第2期間に前記アンプの出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記ア
ンプの入力に接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチと、
前記アンプの出力と入力を、前記第1期間に互いに短絡する短絡スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
(付記4)
付記1記載のスイッチトキャパシタ回路において、
前記アンプは、相補の入力と相補の出力を有する差動増幅型であり、
前記入力キャパシタおよび前記参照キャパシタは、前記アンプの各入出力対毎に形成されていることを特徴とするスイッチトキャパシタ回路。
(付記5)
付記1記載のスイッチトキャパシタ回路において、
前記各第1〜第n参照キャパシタは、並列に配置される複数のサブキャパシタで構成され、
前記スイッチ回路は、前記第2期間に前記制御信号に応じて前記サブキャパシタの少なくとも2つを前記アンプの出力と入力との間に接続することを特徴とするスイッチトキャパシタ回路。
(付記6)
付記1記載のスイッチトキャパシタ回路において、
前記第1期間と前記第2期間の間に設定される第3期間に、前記入力電圧と比較電圧との大きさを比較し、比較結果を前記制御信号として出力する比較回路を備えていることを特徴とするスイッチトキャパシタ回路。
(付記7)
付記6記載のスイッチトキャパシタ回路において、
前記各比較回路は、
前記入力電圧をサンプリングする比較キャパシタと、
入力が前記比較キャパシタの一端に接続され、出力から前記制御信号を出力する比較器と、
前記比較キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび前記固定電圧のノードに接続し、前記第3期間に前記比較電圧のノードおよび前記比較器の入力に接続する比較スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
(付記8)
アナログ電圧を上位桁から順にデジタル値に変換するための縦続接続された複数のステージを備え、
前記ステージの少なくともいずれかは、スイッチトキャパシタ回路を備え、
前記スイッチトキャパシタ回路は、
第1期間に、前記入力電圧および第1〜第n参照電圧(nは、2以上の整数)をそれぞれサンプルする入力キャパシタおよび第1〜第n参照キャパシタと、
前記第1期間に続く第2期間に、前記入力電圧に対応する前記出力電圧を生成するアンプと、
前記第2期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第1〜第nキャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするパイプラインA/D変換回路。
(付記9)
付記8記載のパイプラインA/D変換回路において、
前記ステージに形成されるサブA/D変換器からそれぞれ出力されるビット値をエンコードし、複数ビットで構成されるデジタル値を出力するエンコード部を備えていることを特徴とするパイプラインA/D変換回路。
(付記10)
付記8記載のパイプラインA/D変換回路において、
前記スイッチ回路をオン/オフするための前記制御信号を生成するスイッチ制御回路を備え、
前記各ステージは、前記デジタル値のビット値を生成するサブA/D変換器を備え、
前記スイッチ制御回路は、前記スイッチトキャパシタ回路の入力に接続される前記サブA/D変換器が出力する前記ビット値に応じて前記制御信号を生成することを特徴とするスイッチトキャパシタ回路。
(付記11)
付記8記載のパイプラインA/D変換回路において、
前記スイッチ回路は、
前記入力キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび固定電圧のノードに接続し、前記第2期間に前記アンプの入力および出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記固定電圧のノードに接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチとを備えていることを特徴とするパイプラインA/D変換回路。
(付記12)
付記8記載のパイプラインA/D変換回路において、
前記スイッチ回路は、
前記入力キャパシタの一端を、前記第1期間に前記入力電圧のノードに接続し、前記第2期間に前記アンプの出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記アンプの入力に接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチと、
前記アンプの出力と入力を、前記第1期間に互いに短絡する短絡スイッチとを備えていることを特徴とするパイプラインA/D変換回路。
(付記13)
付記8記載のパイプラインA/D変換回路において、
前記アンプは、相補の入力と相補の出力を有する差動増幅型であり、
前記入力キャパシタおよび前記参照キャパシタは、前記アンプの各入出力対毎に形成されていることを特徴とするパイプラインA/D変換回路。
(付記14)
付記8記載のパイプラインA/D変換回路において、
前記各第1〜第n参照キャパシタは、並列に配置される複数のサブキャパシタで構成され、
前記スイッチ回路は、前記第2期間に前記制御信号に応じて前記サブキャパシタの少なくとも2つを前記アンプの出力と入力との間に接続することを特徴とするパイプラインA/D変換回路。
(付記15)
付記8記載のパイプラインA/D変換回路において、
前記第1期間と前記第2期間の間に設定される第3期間に、前記入力電圧と比較電圧との大きさを比較し、比較結果を前記制御信号として出力する比較回路を備えていることを特徴とするパイプラインA/D変換回路。
(付記16)
付記15記載のパイプラインA/D変換回路において、
前記各比較回路は、
前記入力電圧をサンプリングする比較キャパシタと、
入力が前記比較キャパシタの一端に接続され、出力から前記制御信号を出力する比較器と、
前記比較キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび前記固定電
圧のノードに接続し、第3期間に前記比較電圧のノードおよび前記比較器の入力に接続する入力スイッチとを備えていることを特徴とするパイプラインA/D変換回路。
【0078】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【0079】
【図1】本発明の第1の実施形態のスイッチトキャパシタ回路の詳細を示す回路図である。
【図2】本発明の第1の実施形態のパイプラインA/D変換回路を示すブロック図である。
【図3】図1に示したスイッチトキャパシタ回路の動作を示すタイミング図である。
【図4】図1に示したスイッチトキャパシタ回路のホールド動作で生成される出力電圧を示す特性図である。
【図5】本発明者等が本発明前に検討したスイッチトキャパシタ回路を示す回路図である。
【図6】図5に示したスイッチトキャパシタ回路のホールド動作で生成される出力電圧を示す特性図である。
【図7】本発明のスイッチトキャパシタ回路の特徴を示す説明図である。
【図8】本発明の第1の実施形態におけるスイッチトキャパシタ回路の動作を示す説明図である。
【図9】本発明の第2の実施形態のスイッチトキャパシタ回路の詳細を示す回路図である。
【図10】本発明の第2の実施形態のパイプラインA/D変換回路を示すブロック図である。
【図11】本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第3の実施形態を示す回路図である。
【図12】本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第4の実施形態を示す回路図である。
【図13】本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第5の実施形態を示す回路図である。
【図14】本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第6の実施形態を示す回路図である。
【図15】本発明の第3の実施形態のスイッチトキャパシタ回路の詳細を示す回路図である。
【図16】本発明の第3の実施形態のパイプラインA/D変換回路を示すブロック図である。
【図17】図15に示したスイッチトキャパシタ回路の動作を示すタイミング図である。
【図18】本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第8の実施形態を示す回路図である。
【図19】図18に示した比較回路の動作を示すタイミング図である。
【図20】スイッチトキャパシタ回路の別の例を示す回路図である。
【図21】スイッチトキャパシタ回路の別の例を示す回路図である。
【図22】スイッチトキャパシタ回路の別の例を示す回路図である。
【図23】スイッチトキャパシタ回路の別の例を示す回路図である。
【図24】図23に示したスイッチトキャパシタ回路を適用したパイプラインA/D変換回路の例を示すブロック図である。
【図25】スイッチトキャパシタ回路の別の例を示す回路図である。
【図26】スイッチトキャパシタ回路の別の例を示す回路図である。
【図27】スイッチトキャパシタ回路の別の例を示す回路図である。
【図28】スイッチトキャパシタ回路の別の例を示す回路図である。
【図29】スイッチトキャパシタ回路の別の例を示す回路図である。
【図30】スイッチトキャパシタ回路の別の例を示す回路図である。
【図31】スイッチトキャパシタ回路の別の例を示す回路図である。
【図32】スイッチトキャパシタ回路の別の例を示す回路図である。
【図33】スイッチトキャパシタ回路の別の例を示す回路図である。
【図34】スイッチトキャパシタ回路の別の例を示す回路図である。
【符号の説明】
【0080】
10 A/D変換部
12、12F 動作制御部
14 エンコード部
16、16A、16F スイッチ制御回路
18G、18O、18P 比較回路
100、100A、100B、100C パイプラインA/D変換回路
100D、100E、100F、100G パイプラインA/D変換回路
200、200A、200B、200C スイッチトキャパシタ回路
200D、200E、200F、200G スイッチトキャパシタ回路
DAMP 差動アンプ
STG1−STG4 ステージ
ADC サブA/D変換器
DAC サブD/A変換器
SUB 減算器
AMP 増幅器
【技術分野】
【0001】
本発明は、スイッチトキャパシタ回路およびスイッチトキャパシタ回路を用いて構成されるパイプラインA/D変換回路に関する。
【背景技術】
【0002】
アナログ信号をデジタル信号に変換するA/D変換回路として、例えば、パイプラインA/D変換回路がある。パイプラインA/D変換回路は、縦続接続された複数のステージにより、デジタル値の上位桁から順にパイプライン動作を実施することでA/D変換を実行する。これにより、高速かつ高分解能のA/D変換を実現できる。
【0003】
また、パイプラインA/D変換回路による一連の信号処理を、簡易な回路かつ高い精度で行うために、スイッチトキャパシタ回路(SCN:Switched Capacitor Network)が広く使用されている。この種のスイッチトキャパシタ回路の一例は、特許文献1に開示されている。
【特許文献1】特開平5−55048号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
特許文献1等に示される従来のスイッチトキャパシタ回路では、アンプの出力から入力への帰還係数は1/2と小さい。このため、アンプの消費電力が相対的に大きくなるという問題があった。消費電力を抑えると、アンプの動作速度が相対的に低くなるという問題があった。さらに、アンプの入力換算ノイズは、2倍に増幅されるためS/N比が悪いという問題があった。
【0005】
本発明の目的は、スイッチトキャパシタ回路およびこのスイッチトキャパシタ回路を用いたパイプラインA/D変換回路の消費電力を低くし、動作速度を速くすることにある。
【課題を解決するための手段】
【0006】
本発明の第1の形態では、スイッチトキャパシタ回路は、入力キャパシタ、第1〜第n参照キャパシタ、アンプおよびスイッチ回路を有している。入力キャパシタおよび第1〜第n参照キャパシタは、サンプル期間に、入力電圧および第1〜第n参照電圧をそれぞれサンプルする。すなわち、電圧に応じた電荷がキャパシタにそれぞれ蓄積される。スイッチ回路は、サンプル期間に続くホールド期間に、入力キャパシタをアンプの出力と入力との間に接続するとともに、制御信号に応じて第1〜第n参照キャパシタの少なくともいずれかをアンプの出力と入力との間に接続する。
【0007】
アンプは、アンプに接続されたキャパシタの電荷に応じて、入力電圧に対応する出力電圧を生成する。入力キャパシタおよび参照キャパシタは、ホールド時にアンプの入力と出力との間にそれぞれ接続されるため、帰還係数は”1”になる。この結果、動作速度を従来と同等にする場合、スイッチトキャパシタ回路(アンプ)の消費電力を削減できる。消費電力を従来と同等にする場合、スイッチトキャパシタ回路の動作速度を向上できる。さらに、アンプの帰還係数を小さくできるため、アンプの入力換算ノイズを減らすことができ、S/N比を改善できる。
【0008】
本発明の第2の形態では、パイプラインA/D変換回路は、縦続接続された複数のステ
ージを有している。ステージの少なくともいずれかは、上記第1の形態と同じスイッチトキャパシタ回路を有している。このため、消費電力の小さいパイプラインA/D変換回路を構成できる。あるいは、動作速度の速いパイプラインA/D変換回路を構成できる。また、高いS/N比を有する高精度のパイプラインA/D変換回路を構成できる。
【0009】
本発明の上記形態における好ましい例では、スイッチ回路の入力スイッチは、入力キャパシタの両端を、サンプル期間に入力電圧のノードおよび固定電圧のノードに接続し、ホールド期間にアンプの入力および出力に接続する。スイッチ回路の参照スイッチは、各参照キャパシタの両端を、サンプル期間に各参照電圧のノードおよび固定電圧のノードに接続し、ホールド期間に制御信号に応じてアンプの入力および出力に接続する。このように、簡易なスイッチにより回路規模を増大することなく、上記特徴を有するスイッチトキャパシタ回路を構成できる。
【0010】
本発明の上記形態における好ましい例では、スイッチ回路の入力スイッチは、入力キャパシタの一端を、サンプル期間に入力電圧のノードに接続し、ホールド期間にアンプの出力に接続する。スイッチ回路の参照スイッチは、各参照キャパシタの両端を、サンプル期間に各参照電圧のノードおよびアンプの入力に接続し、ホールド期間に制御信号に応じてアンプの入力および出力に接続する。短絡スイッチは、アンプの出力と入力を、サンプル期間に互いに短絡する。短絡スイッチにより、アンプのオフセット値をキャンセルできる。
【0011】
本発明の上記形態における好ましい例では、アンプは、相補の入力と相補の出力を有する差動増幅型である。入力キャパシタおよび参照キャパシタは、アンプの各入出力対毎に形成されている。全差動構成のスイッチトキャパシタ回路においても、上記特徴を容易に実現できる。
【0012】
本発明の上記形態における好ましい例では、各第1〜第n参照キャパシタは、並列に配置される複数のサブキャパシタで構成されている。スイッチ回路は、ホールド期間に制御信号に応じてサブキャパシタの少なくとも2つをアンプの出力と入力との間に接続する。本発明では、ホールド期間にアンプに接続するサブキャパシタの種類および数に応じて、多くの種類の電圧を生成できる。したがって、スイッチトキャパシタ回路に供給する参照電圧の種類を少なくできる。換言すれば、参照電圧をそれぞれ生成する回路の幾つかを不要にできる。この結果、スイッチトキャパシタ回路を搭載するシステムの回路規模を削減できる。
【0013】
本発明の上記形態における好ましい例では、比較回路は、サンプル期間とホールド期間の間に設定される比較期間に、入力電圧と比較電圧との大きさを比較し、比較結果を制御信号として出力する。すなわち、比較回路は、入力電圧を受け、その大きさを示す制御信号を出力するA/D変換器として機能する。このため、例えば、スイッチトキャパシタ回路をパイプラインA/D変換回路に適用する場合に、サブA/D変換器の機能を兼ね備えることができる。この結果、パイプラインA/D変換回路を簡易に構成できる。
【0014】
本発明の上記形態における好ましい例では、各比較回路は、比較キャパシタ、比較器および比較スイッチを有している。比較器は、入力が比較キャパシタの一端に接続され、出力から制御信号を出力する。比較スイッチは、比較キャパシタの両端を、サンプル期間に入力電圧のノードおよび固定電圧のノードに接続し、比較期間に比較電圧のノードおよび比較器の入力に接続する。すなわち、比較キャパシタおよび比較スイッチは、入力電圧を保持するサンプルホールド回路として機能する。このため、例えば、スイッチトキャパシタ回路をパイプラインA/D変換回路の初段に適用する場合に、サンプルホールド回路を含む従来の入力フロントエンド回路を、本発明のスイッチトキャパシタ回路に置き換える
ことができる。一般に、パイプラインA/D変換回路において、入力フロントエンド回路は、A/D変換回路の性能(変換精度)に最も影響する回路である。入力フロントエンド回路内のサンプルホールド回路は、サンプルした入力電圧を高い精度で次段に受け渡すために、アンプ等の消費電力の大きい回路を用いて形成されている。本発明の適用により、簡易な回路構成で高い精度を有するサンプルホールド回路を構成できる。換言すれば、消費電力が少なく、回路面積が小さいフロントエンド回路を構成できる。
【0015】
本発明の第2の形態における好ましい例では、各サブA/D変換器は、前段から出力される電圧をA/D変換し、ビット値を出力する。エンコード部は、ステージからそれぞれ出力されるビット値をエンコードし、複数ビットで構成されるデジタル値を出力する。サブA/D変換器によりアナログ電圧を順次ビット値に変換することで、パイプライン動作が実施される。
【0016】
本発明の第2の形態における好ましい例では、パイプラインA/D変換回路のスイッチ制御回路は、スイッチトキャパシタ回路の入力に接続されるサブA/D変換器が出力するビット値に応じて、スイッチ回路をオン/オフするための制御信号を生成する。このため、サブA/D変換器の出力を用いて制御信号を容易に生成できる。
【発明の効果】
【0017】
本発明では、消費電力が低く、動作速度が速く、高いS/N比を有する高精度のスイッチトキャパシタ回路およびこのスイッチトキャパシタ回路を有するパイプラインA/D変換回路を構成できる。
【発明を実施するための最良の形態】
【0018】
以下、本発明の実施形態を図面を用いて説明する。以下の説明では、信号が伝達される信号線およびノードは、信号名と同じ符号を使用する。以下に示すパイプラインA/D変換回路100は、例えば、デジタルテレビ、液晶プロジェクタ等のデジタル家電製品のアナログフロントエンドチップに適用される。アナログフロントエンドチップは、例えば、シリコン基板に主にCMOSプロセスを使用して形成されている。
【0019】
図1〜図8は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第1の実施形態を示している。
【0020】
図1は、スイッチトキャパシタ回路200の詳細を示している。ここで、入力電圧VINおよび出力電圧VOUTは、各スイッチトキャパシタ回路200の入力電圧および出力電圧を示している。スイッチトキャパシタ回路200は、入力キャパシタCIN、第1および第2参照キャパシタC1、C2、スイッチS1−10で構成されるスイッチ回路および差動アンプDAMPを有している。キャパシタCIN、C1、C2のキャパシタンスは、互いに同一に設定されている。各スイッチS1−10は、ゲート電圧によりオン/オフするnMOSトランジスタ、pMOSトランジスタあるいは、CMOS伝達ゲートにより構成される。スイッチS1−6の”S”および”H”は、高レベルのサンプル信号Sおよび高レベルのホールド信号Hを受けたときに切り替わる側を示している。スイッチS7−8の”H1”は、高レベルの制御信号H1を受けたときにオンすることを示している。スイッチS9−10の”H2”は、高レベルの制御信号H2を受けたときにオンすることを示している。
【0021】
キャパシタCINの一端および他端は、入力スイッチS1、S2のノードHを介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS1、S2のノードSを介して入力電圧線VINおよび接地電圧線(固定電圧)にそれぞれ接続されている。キャパシタC1は、参照スイッチS3、S4のノードHおよび参照スイッチ
S7、S8を介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS3、S4のノードSを介して第1参照電圧線+VRおよび接地電圧線にそれぞれ接続されている。同様に、キャパシタC2は、参照スイッチS5、S6のノードHおよび参照スイッチS9、S10を介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS5、S6のノードSを介して第2参照電圧線−VRおよび接地電圧線にそれぞれ接続されている。差動アンプDAMPの”+入力”は、接地電圧線に接続されている。
【0022】
上述したスイッチトキャパシタ回路200では、サンプル期間(第1期間)に、キャパシタCIN、C1、C2は、一端が入力電圧線VIN、参照電圧線+VR、−VRにそれぞれ接続され、他端が接地電圧線に接続される。入力電圧VIN、参照電圧+VR、−VRは、キャパシタCIN、C1、C2にそれぞれサンプルされる。入力電圧VINをサンプルしたキャパシタCINは、サンプル期間に続くホールド期間(第2期間)に、差動アンプDAMPの入出力間に接続される。同時に、制御信号H1、H2のいずれかは、高レベルに変化し、参照電圧+VRをサンプルしたキャパシタC1または参照電圧−VRをサンプルしたキャパシタC2のいずれかは、差動アンプDAMPの入出力間に接続される。図では、制御信号H1が高レベルに変化する例を示している。そして、ホールド期間に、図1に示した減算器SUBとアンプAMPとが同時並行的に動作し、ホールド動作が実行され、出力電圧VOUTが生成される。
【0023】
図2は、図1に示したスイッチトキャパシタ回路200を入力フロントエンド回路(STG1)に適用したパイプラインA/D変換回路100を示している。パイプラインA/D変換回路100は、A/D変換部10、動作制御部12およびエンコード部14を有している。パイプラインA/D変換回路100は、クロックに同期して動作するが、クロックの記載を省略している。
【0024】
A/D変換部10は、縦続接続された複数のステージSTG1−4と、ステージSTG4の出力電圧をデジタル値D5に変換するサブA/D変換器ADCと、ステージSTG1に対応するスイッチ制御回路16とを有している。初段のステージSTG1は、入力電圧AIN(デジタル信号に変換されるアナログ電圧)を受けるスイッチトキャパシタ回路200およびアナログ電圧AINをデジタル値に変換するサブA/D変換器ADCを有している。ステージSTG1のサブA/D変換器ADCは、アナログ電圧を例えば1ビットのデジタル値D1に変換する(a=1ビット)。デジタル値D1は、ステージSTG2のスイッチトキャパシタ利得段202およびエンコード部14に供給される。ステージSTG2−4は、公知のスイッチトキャパシタ利得段202と、スイッチトキャパシタ利得段202の出力電圧をデジタル値に変換するサブA/D変換器ADCとを有している。スイッチトキャパシタ利得段202は、サブD/A変換器DAC、減算器SUBおよび増幅器AMPを有している。
【0025】
スイッチトキャパシタ回路200は、入力フロントエンド回路のサンプルホールド回路としても機能する。一般に、入力フロントエンド回路のサンプルホールド回路は、アナログ入力の全範囲に対して線形にサンプルし、かつサンプルした信号を高い精度で次段に伝えるために、高精度のアンプを内蔵している。このため、サンプルホールド回路の消費電力は、比較的大きい。本発明では、初段のサンプルホールド回路にスイッチトキャパシタ回路200を使用することで、後述するように、消費電力を低くでき、ノイズを減らすことができる。
【0026】
ステージSTG2のスイッチトキャパシタ利得段202のサブD/A変換器DACは、前のステージSTGのサブA/D変換器ADCから出力されるデジタル値をアナログ電圧に変換する。減算器SUBは、前のステージSTGから出力されるアナログ電圧からサブ
D/A変換器DACが出力するアナログ電圧を減算し、得られたアナログ電圧を増幅器AMPに出力する。増幅器AMPは、減算器SUBから出力されるアナログ電圧を2のb乗倍し、自身のサブA/D変換器ADCおよび次段の減算器SUBに出力する。ここで、定数bは、ステージSTG2が出力するデジタル値D2ビット数bに等しい。ステージSTG3−4のスイッチトキャパシタ利得段202の増幅器AMP(図示せず)は、減算器SUBから出力されるアナログ電圧を2のb乗倍およびc乗倍する。この例では、定数b、c、dは、何れも1ビットである。すなわち、各増幅器AMPは、受けた電圧値を2倍の出力電圧を生成する。なお、常数a、eも1ビットである。
【0027】
スイッチ制御回路16は、ステージSTG1のサブA/D変換器ADCから出力されるデジタル値に応じて、図1で説明したスイッチトキャパシタ回路200に含まれるスイッチS1−10を制御するための制御信号H1、H2を生成する。制御信号H1、H2は、ホールド信号Hの高レベル期間に同期して生成される。動作制御部12は、各スイッチトキャパシタ回路200のサンプル期間およびホールド期間を定める高レベルのサンプル信号Sおよび高レベルのホールド信号Hを所定の周期で交互に生成する。エンコード部14は、A/D変換部10のステージSTG1−4および最終段のサブA/D変換器ADCにより順次に生成されるデジタル値D1−5をエンコードし、例えば、5ビットのデジタル信号DOUTを出力する。すなわち、パイプラインA/D変換回路100により、アナログ信号AINが5ビットのデジタル信号DOUTに変換される。ここで、デジタル値D1は最上位のビットであり、デジタル値D5は最下位のビットである。
【0028】
図3は、図1に示したスイッチトキャパシタ回路200の動作を示している。スイッチトキャパシタ回路200は、クロックCLKの遷移エッジ同期して交互に切り替わるサンプル期間およびホールド期間に、それぞれサンプル動作およびホールド動作を実行する。サンプル期間は、サンプル信号Sの高レベル期間であり、ホールド期間は、ホールド信号Hの高レベル期間である。サンプル信号Sおよびホールド信号Hは、高レベル期間が重ならない相補の信号である。ホールド期間中、制御信号H1、H2のいずれかが高レベルに保持され、上述したホールド動作が実行される。図では、最初のホールド期間に制御信号H1が高レベルに変化し、次のホールド期間に制御信号H2が高レベルに変化する例を示している。
【0029】
図4は、図1に示したスイッチトキャパシタ回路200のホールド動作で生成される出力電圧VOUTを示している。出力電圧VOUTは、式(1)、(2)にしたがって生成される。
【0030】
1/2・(VIN−VR) (at VIN≧0) ‥‥‥ (1)
1/2・(VIN+VR) (at VIN<0) ‥‥‥ (2)
図5は、本発明者等が本発明前に検討したスイッチトキャパシタ回路を示している。このスイッチトキャパシタ回路は、サンプル期間に入力電圧VINをサンプルする2つのキャパシタCA、CBと、キャパシタCAを入力電圧VIN、接地電圧線および差動アンプDAMPに接続し、キャパシタCBを入力電圧VIN、参照電圧+VR、−VRおよび接地電圧線に接続するスイッチ群とを有している。各スイッチの”S”および”H”は、サンプル期間およびホールド期間に切り替わる側を示している。
【0031】
図6は、図5に示したスイッチトキャパシタ回路のホールド動作で生成される出力電圧VOUTを示している。出力電圧VOUTは、式(3)、(4)にしたがって生成される。
【0032】
2VIN−VR (at VIN≧0) ‥‥‥ (3)
2VIN+VR (at VIN<0) ‥‥‥ (4)
本発明のスイッチトキャパシタ回路200の特性を示す上述した式(1)、(2)において、入力電圧VINを4・VINとし、参照電圧VRを2・VR、参照電圧−VRを2・(−VR)とすると、式(1)、(2)は、式(3)、(4)に等しくなる。このため、図2に示したパイプラインA/D変換回路100において、2倍の参照電圧VR、−VRを供給し、ステージSTG1の入力において入力電圧を4倍することで、図5に示したスイッチトキャパシタ回路を用いて構成されるパイプラインA/D変換回路と同じ特性を有するパイプラインA/D変換回路を構成できる。
【0033】
図7は、本発明のスイッチトキャパシタ回路の特徴を示している。gmは相互コンダクタンスを示す。差動アンプDAMPの出力電圧Vn2(OUT)は、キャパシタCIN、C1で分割されることなく、キャパシタCIN、C1を介してそのまま差動アンプDAMPの入力電圧Vn2(in)になる。一方、図5に示したスイッチトキャパシタ回路では、差動アンプDAMPの出力電圧Vn1(OUT)は、キャパシタCA、CBで分割されるため、入力電圧Vn1(in)は出力電圧Vn1(OUT)より低くなる(増幅率が2倍)。このため、スイッチトキャパシタ回路200の帰還係数βは、図4のスイッチトキャパシタ回路の帰還係数βの2倍になる。
【0034】
また、キャパシタC1、C2は、差動アンプDAMPの負荷として見えない。このため、スイッチトキャパシタ回路200のホールド動作中のGBW積(Gain BandWidth product)は、図4のスイッチトキャパシタ回路のGBW積に比べて、2倍以上になる。したがって、スイッチキャパシタ回路200およびパイプラインA/D変換回路100の動作速度を従来と同等に設計するときに、消費電力を半分以下にできる。消費電力を従来と同程度に設計するとき、動作速度(変換速度)を大幅に向上できる。さらに、スイッチトキャパシタ回路200の差動アンプDAMPの入力換算ノイズは、帰還係数βと同様の理由により、図5のスイッチトキャパシタ回路に比べ半減される。S/N比を改善できるため、高精度のパイプラインA/D変換回路を構成できる。
【0035】
図8は、スイッチトキャパシタ回路200が動作するときの出力電圧VOUTの変化を示している。ホールド期間の出力電圧VOUTは、最終値Vfinalに到達するようにセトリングされる。この時、出力電圧の精度を上げるために、最終値Vfinalに対して所望の精度の電圧までセトリングすることが重要である。特に、パイプラインA/D変換回路では、初段のアナログ入力に近いスイッチトキャパシタ回路ほど、高精度のセトリングが要求される。
【0036】
ホールド期間におけるスイッチトキャパシタ回路200の伝達特性を1次とする場合、出力電圧VOUT(t)は、式(5)で表される。ここで、GBWは、スイッチトキャパシタ回路200のホールド期間におけるGBW積(図6のGBWsc)を示している。
【0037】
VOUT(t)=Vfinal・(1−e−GBW・t) ‥‥‥ (5)
ホールド期間に出力電圧VOUTがnビットのセトリングに要する時間tsは、式(6)で表される。時間tsがスイッチトキャパシタ回路200全体の変換周期(=変換速度の逆数)に占める割合をαとすると、nビットのセトリングが必要なスイッチトキャパシタ回路200の変換速度fsは、式(7)が最大になる。ここで、多くの場合、α=0.5である。式(7)より、スイッチトキャパシタ回路200の変換速度は、GBW積に比例し、GBW積が大きいほど変換速度を上げることができる。
【0038】
ts=(n/GBW)・ln2 ‥‥‥ (6)
fs=α/ts=(α・GBW)/(n・ln2) ‥‥‥ (7)
以上、第1の実施形態では、図7に示したように、差動アンプDAMPの帰還係数を小さくできるため、GBW積を大きくできる。差動アンプDAMPの入力換算ノイズを小さ
くできる。したがって、差動アンプDAMPの消費電力を小さくできる。消費電力を従来と同等にする場合、差動アンプDAMPの動作速度を向上できる。この結果、動作速度を従来と同等にする場合、スイッチトキャパシタ回路200の消費電力を半分以下にできる。消費電力を従来と同等にする場合、スイッチトキャパシタ回路200の動作速度を大幅に向上できる。さらに、アンプの帰還係数を小さくできるため、アンプの入力換算ノイズを減らすことができ、S/N比を改善できる。スイッチトキャパシタ回路200を用いることで、消費電力の小さいパイプラインA/D変換回路100を構成できる。あるいは、動作速度の速いパイプラインA/D変換回路100を構成できる。また、高いS/N比を有する高精度のパイプラインA/D変換回路100を構成できる。スイッチトキャパシタ回路200は、図1に示したように、キャパシタCIN、C1、C2および簡易なスイッチS1−10により構成できるため、回路規模を増大することなく、スイッチトキャパシタ回路200およびパイプラインA/D変換回路100を構成できる。
【0039】
図9および図10は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第2の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【0040】
図9は、スイッチトキャパシタ回路200Aの詳細を示している。スイッチトキャパシタ回路200Aは、スイッチトキャパシタ回路200からスイッチS7−10を削除して構成されている。入力キャパシタCINおよびスイッチS1、S2の接続関係は、第1の実施形態と同じである。参照キャパシタC1は、スイッチS3、S4(参照スイッチ)の”H1ノード”を介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS3、S4のノードSを介して参照電圧線+VR(第1参照電圧線)および接地電圧線にそれぞれ接続されている。同様に、参照キャパシタC2は、スイッチS5、S6(参照スイッチ)の”H2ノード”を介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS5、S6のノードSを介して参照電圧線−VR(第2参照電圧線)および接地電圧線にそれぞれ接続されている。スイッチトキャパシタ回路200Aの動作タイミングは、第1の実施形態(図3)と同じである。
【0041】
スイッチS3−4の”H1”は、高レベルの制御信号H1を受けたときにオンすることを示している。スイッチS5−6の”H2”は、高レベルの制御信号H2を受けたときにオンすることを示している。本実施形態では、各キャパシタC1、C2と差動アンプDAMPとを、一組のスイッチC3−4(または、C5−6)で接続できる。スイッチの数を削減できるため、スイッチトキャパシタ回路200Aを簡易に構成できる。
【0042】
図10は、図9に示したスイッチトキャパシタ回路200Aを入力フロントエンド回路(STG1)に適用したパイプラインA/D変換回路100Aを示している。パイプラインA/D変換回路100Aは、スイッチトキャパシタ回路200Aおよびスイッチ制御回路16Aが、第1の実施形態のパイプラインA/D変換回路100のスイッチトキャパシタ回路200およびスイッチ制御回路16と相違している。その他の構成は、パイプラインA/D変換回路100と同じである。スイッチ制御回路16Aは、ステージSTG1のサブA/D変換器ADCから出力されるデジタル値の論理にホールド信号Hの論理を加えて制御信号H1、H2を生成する。
【0043】
以上、第2の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スイッチトキャパシタ回路200AおよびパイプラインA/D変換回路100Aを回路規模を小さく構成できる。
【0044】
図11は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第3の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同
一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインA/D変換回路100Bは、スイッチトキャパシタ回路200Bが、第1の実施形態のパイプラインA/D変換回路100のスイッチトキャパシタ回路200と相違している。その他の構成は、パイプラインA/D変換回路100と同じである。
【0045】
スイッチトキャパシタ回路200Bは、第1の実施形態のスイッチトキャパシタ回路200に対して、入力スイッチS2を削除し、短絡スイッチS11を追加して構成されている。参照スイッチS4、S6のノードSは、接地電圧線ではなく、差動アンプDAMPの”−入力”に接続されている。短絡スイッチS11は、サンプル期間中に、差動アンプDAMPの出力VOUTと”−入力”との間を接続し、仮想接地電圧点を生成する。このため、サンプル期間に、差動アンプDAMPのオフセット値をキャンセルできる。スイッチトキャパシタ回路200Bの動作タイミングは、第1の実施形態(図3)と同じである。
【0046】
以上、第3の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、短絡スイッチS11を形成することで差動アンプDAMPのオフセット値をキャンセルできるため、スイッチトキャパシタ回路200Bの出力電圧の精度を向上できる。
【0047】
図12は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第4の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインA/D変換回路100Cは、スイッチトキャパシタ回路200Cが、第1の実施形態のパイプラインA/D変換回路100のスイッチトキャパシタ回路200と相違している。その他の構成は、パイプラインA/D変換回路100と同じである。
【0048】
スイッチトキャパシタ回路200Cは、差動入力および差動出力を有する全差動型で構成されている。このため、スイッチトキャパシタ回路200Cは、入力電圧VIN+および参照電圧VR+、VR−を受けるサンプルホールド部(図中の差動アンプDAMPを除いた上半分)と、入力電圧VIN−および参照電圧VR+、VR−を受けるサンプルホールド部(図中の差動アンプDAMPを除いた下半分;符号の末尾に”a”を付したスイッチおよびキャパシタ)とを有している。上側のサンプルホールド部の回路構成は、スイッチトキャパシタ回路200のサンプルホールド部(差動アンプDAMPを除いた部分;符号の末尾に”b”を付したスイッチおよびキャパシタ)と同じである。下側のサンプルホールド部の回路構成は、参照電圧VR+、VR−に対応するキャパシタC1b、C2bおよびスイッチS3b−S10bを入れ替えたことを除き、スイッチトキャパシタ回路200のサンプルホールド部(差動アンプDAMPを除いた部分)と同じである。ここで、”入力電圧VIN+”から”入力電圧VIN−”を差し引いた値が、第1の実施形態の入力電圧VINを示す。”参照電圧VR+”から”参照電圧VR−”を差し引いた値が、第1の実施形態の参照電圧+VRを示す。”参照電圧VR−”から”参照電圧VR+”を差し引いた値が、第1の実施形態の参照電圧−VRを示す。
【0049】
ホールド期間において、出力電圧”VOUT+−VOUT−”は、制御信号H1が高レベルの場合と、制御信号H2が高レベルの場合とで、次の値になる。
【0050】
1/2((VIN+−VIN−)+(VR+−VR−)) ‥‥(H1=”H”)
1/2((VIN+−VIN−)−(VR+−VR−)) ‥‥(H2=”H”)
以上、第4の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。すなわち、全差動構成のスイッチトキャパシタ回路200Cおよびこのスイッチトキャパシタ回路200Cを用いるパイプラインA/D変換回路100Cにおいても、消費電力を削減でき、あるいは動作速度を向上できる。
【0051】
図13は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第5の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインA/D変換回路100Dは、スイッチトキャパシタ回路200Dが、第1の実施形態のパイプラインA/D変換回路100のスイッチトキャパシタ回路200と相違している。その他の構成は、その他の構成は、スイッチ制御回路(図示せず)が制御信号H1、H2だけでなく制御信号H0を出力する点、およびスイッチトキャパシタ回路200Gが参照電圧+VR、−VRだけでなくVR0を受ける点を除き、パイプラインA/D変換回路100(図2)と同じである。
【0052】
スイッチトキャパシタ回路200Dは、第1の実施形態のスイッチトキャパシタ回路200に参照キャパシタC0およびスイッチS12−15を加えて構成されている。参照キャパシタC0は、参照キャパシタC1、C2と同様に、参照スイッチS13、S14のノードHおよび参照スイッチS12、S15を介して差動アンプDAMPの出力VOUTおよび”−入力”にそれぞれ接続され、スイッチS13、S14のノードSを介して第3参照電圧線VR0および接地電圧線にそれぞれ接続されている。参照電圧VR0は、参照電圧+VR、−VRの中間値に設定されている。
【0053】
この実施形態では、パイプラインA/D変換回路100Dの各ステージSTG1−4(図2参照)は、それぞれ1.5ビットを判定する。各スイッチトキャパシタ回路200は、ホールド期間にスイッチ制御回路の制御を受け、前段のサブA/D変換器ADCがデジタル値”11”(論理値”1”を示す)を出力するときに、参照電圧+VRが蓄積されたキャパシタC1を差動アンプDAMPに接続する。このときの出力電圧VOUTは、式(8)になる。同様に、前段のサブA/D変換器ADCがデジタル値”00”(論理値”0”を示す)を出力するときに、参照電圧−VRが蓄積されたキャパシタC2が差動アンプDAMPに接続される。このときの出力電圧VOUTは、式(9)になる。前段のサブA/D変換器ADCがデジタル値”01”(論理値”不定”を示す)を出力するときに、参照電圧VR0(例えば、接地電圧)が蓄積されたキャパシタC0が差動アンプDAMPに接続される。このときの出力電圧VOUTは、式(10)になる。
【0054】
VOUT=1/2(VIN+VR) ‥‥‥ (8)
VOUT=1/2VIN ‥‥‥ (9)
VOUT=1/2(VIN−VR) ‥‥‥ (10)
以上、第5の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、1.5ビットを判定するスイッチトキャパシタ回路200Dおよびこのスイッチトキャパシタ回路200Dを有するパイプラインA/D変換回路100Dに本発明を適用することで、高精度のパイプラインA/D変換回路100Dの消費電力を削減でき、あるいは動作速度を向上できる。
【0055】
図14は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第6の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインA/D変換回路100Eは、スイッチトキャパシタ回路200Eが、第1の実施形態のパイプラインA/D変換回路100のスイッチトキャパシタ回路200と相違している。その他の構成は、パイプラインA/D変換回路100と同じである。
【0056】
スイッチトキャパシタ回路200Eでは、各キャパシタCIN、C1、C2は、一対にサブキャパシタにより構成されている。キャパシタCIN、C1、C2を電圧線VIN、+VR、−VR、接地電圧線、差動アンプDAMPに接続するスイッチは、サブキャパシ
タにそれぞれ対応して形成されている。この実施形態では、第5の実施形態と同様に、パイプラインA/D変換回路100Eの各ステージSTG1−4(図2参照)は、それぞれ1.5ビットを判定する。
【0057】
各スイッチトキャパシタ回路200Eは、スイッチ制御回路16(図2参照)の制御を受け、前段のサブA/D変換器ADCがデジタル値”11”(論理値”1”を示す)を出力するときに、スイッチA、B、C、Dを図中の”+VR”の欄に示す状態に切り替える。このときの出力電圧VOUTは、式(11)になる(式(8)と同じ値)。同様に、前段のサブA/D変換器ADCがデジタル値”01”(論理値”不定”を示す)を出力するときに、スイッチA、B、C、Dを図中の”VR0”の欄に示す状態に切り替える。このときの出力電圧VOUTは、式(12)になる(式(9)と同じ値)。前段のサブA/D変換器ADCがデジタル値”00”(論理値”0”を示す)を出力するときに、スイッチA、B、C、Dを図中の”−VR”の欄に示す状態に切り替える。このときの出力電圧VOUTは、式(13)になる(式(10)と同じ値)。
【0058】
VOUT=1/4(2・VIN+VR+VR)
=1/2(VIN+VR) ‥‥‥ (11)
VOUT=1/4(2・VIN+VR−VR)
=1/2VIN ‥‥‥ (12)
VOUT=1/4(2・VIN−VR−VR)
=1/2(VIN−VR) ‥‥‥ (13)
以上、第6の実施形態においても、上述した第1および第5の実施形態と同様の効果を得ることができる。さらに、参照電圧VR0が不要になるため、参照電圧VR0を生成する電圧生成回路を不要にできる。この結果、パイプラインA/D変換回路100Eを搭載するシステムの回路規模および消費電力を削減できる。
【0059】
図15および図16は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第7の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【0060】
図15において、スイッチトキャパシタ回路200Fは、第1の実施形態のスイッチトキャパシタ回路200に比較回路18Fを加えて構成されている。比較回路18Fは、比較キャパシタCQ、比較スイッチS16、S17および比較器CMPを有している。比較キャパシタCQの一端および他端は、比較スイッチS16、S17のノードQを介して比較電圧線VRCおよび比較器CMPの入力にそれぞれ接続され、スイッチS16、S17のノードSを介して入力電圧線VINおよび接地電圧線にそれぞれ接続されている。比較キャパシタCQおよび比較スイッチS16、S17は、入力電圧VINをサンプル/ホールドするサンプルホールド回路として動作する。比較器CMPは、サンプルされた入力電圧VINをデジタル値に変換するサブA/D変換器ADCとして動作する。
【0061】
比較回路18Fでは、サンプル期間(第1期間)に、キャパシタCQは、一端が入力電圧線VINに接続され、他端が接地電圧線に接続され、入力電圧VINが、キャパシタCQにサンプルされる。サンプル期間に続く比較期間(第3期間)に、キャパシタCQは、一端が比較電圧線VRCに接続され、他端が比較器CMPの入力に接続される。そして、比較期間に、入力電圧VINに対応するデジタル値QOが生成される。各スイッチトキャパシタ回路200Fのデジタル値QOは、図15に示したデジタル値D1−4である。図15に示した各スイッチ制御回路16Fは、比較期間に続くホールド期間に、デジタル値QOに応じて、制御信号H1、H2のいずれかを出力する。
【0062】
図16は、図15に示したスイッチトキャパシタ回路200Fを入力フロントエンド回
路(STG1)に適用したパイプラインA/D変換回路100Fを示している。パイプラインA/D変換回路100Fのスイッチトキャパシタ回路200Fは、図2に示したステージSTG1のサブA/D変換器ADCを含んでいる。第1の実施形態で説明したように、一般に、入力フロントエンド回路のサンプルホールド回路は、精度を向上するために、消費電力が大きく回路規模の大きいアンプを内蔵している。本実施形態においても、入力フロントエンド回路のサンプルホールド回路を図15に示したように簡易に構成できる。したがって、従来のサンプルホールド回路と比較して消費電力および回路規模を大幅に削減できる。
【0063】
動作制御部12Fは、第1の実施形態の動作制御部12の機能に加えて、サンプル期間とホールド期間の間に設定される比較期間を定める比較期間信号Qを出力する機能を有している。スイッチ制御回路16Fは、スイッチトキャパシタ回路200Fに含まれるサブA/D変換器ADCから出力されるデジタル値D1(上述した図15のQOに等しい)に応じて、制御信号H1、H2のいずれかをホールド期間に高レベルに保持する機能を有している。その他の構成は、パイプラインA/D変換回路100と同じである。
【0064】
図17は、図15に示したスイッチトキャパシタ回路200Fを動作を示している。第1の実施形態(図3)と同じ動作については、詳細な説明を省略する。スイッチトキャパシタ回路200Fは、クロックCLKの遷移エッジ同期して順次切り替わるサンプル期間、比較期間およびホールド期間に、それぞれサンプル動作、比較動作およびホールド動作を実行する。サンプル期間およびホールド期間は、第1の実施形態と同じである。比較期間は、比較期間信号Qの高レベル期間である。ホールド期間では、比較期間に判定されたデジタル値QOに応じて、制御信号H1、H2のいずれかが高レベルに保持され、ホールド動作が実行される。
【0065】
以上、第7の実施形態においても、上述した第1および第6の実施形態と同様の効果を得ることができる。さらに、スイッチトキャパシタ回路200Fに比較回路18Fを形成することにより、スイッチトキャパシタ回路200Fにサンプルホールド回路およびサブA/D変換器ADCの機能を持たせることができる。したがって、パイプラインA/D変換回路100Fの初段STG1にスイッチトキャパシタ回路200Fを適用することで、入力フロントエンド回路のサンプルホールド回路を簡易に構成でき、消費電力および回路規模を従来に比べ大幅に削減できる。
【0066】
図18は、本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第8の実施形態を示している。第1、第5および第7の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインA/D変換回路100Gのスイッチトキャパシタ回路200Gは、第5の実施形態のスイッチトキャパシタ回路200Dに比較回路18Gを加えて構成されている。その他の構成は、スイッチ制御回路(図示せず)が制御信号H1、H2だけでなく制御信号H0を出力する点、およびスイッチトキャパシタ回路200Gが参照電圧+VR、−VRだけでなく参照電圧VR0を受ける点を除き、パイプラインA/D変換回路100F(図15)と同じである。
【0067】
比較回路18Gは、比較キャパシタCQ+、CQ−、比較スイッチS16−19および比較キャパシタCQ+、CQ−にそれぞれ対応する比較器CMP1−2を有している。比較キャパシタCQ+の一端および他端は、比較スイッチS16、S17のノードQを介して比較電圧線+VRCおよび比較器CMP1の入力にそれぞれ接続され、スイッチS16、S17のノードSを介して入力電圧線VINおよび接地電圧線にそれぞれ接続されている。比較キャパシタCQ−の一端および他端は、比較スイッチS18、S19のノードQを介して比較電圧線−VRCおよび比較器CMP2の入力にそれぞれ接続され、スイッチ
S18、S19のノードSを介して入力電圧線VINおよび接地電圧線にそれぞれ接続されている。比較キャパシタCQ+、比較スイッチS16、S17と比較キャパシタCQ−、比較スイッチS18、S19とは、それぞれ入力電圧VINをサンプル/ホールドするサンプルホールド回路として動作する。比較器CMP1−2は、サンプルされた入力電圧VINをデジタル値QOH、QOLに変換するサブA/D変換器ADCとして動作する。
【0068】
図19は、比較回路18Gの比較期間の動作を示している。比較電圧+VRC、−VRCは、参照電圧+VR、−VRの1/4にそれぞれ設定されている。比較回路18Gは、入力電圧VINが比較電圧+VRCより大きいときに、デジタル値QOH、QOL=”00”を出力し、入力電圧VINが比較電圧−VRCより小さいときに、デジタル値QOH、QOL=”11”を出力し、入力電圧VINが比較電圧−VRCと+VRCの間にあるときに、デジタル値QOH、QOL=”10”を出力する。すなわち、比較回路18Gは、サンプルホールド回路および1.5ビットを判定するサブA/D変換器ADCとして機能する。スイッチトキャパシタ回路200Gは、スイッチは、比較回路18Gから出力されるデジタル値QOH、QOLに応じて、スイッチトキャパシタ回路200Gの動作タイミングは、第7の実施形態(図17)と同じである。
【0069】
以上、第8の実施形態においても、上述した第1、第5および第7の実施形態と同様の効果を得ることができる。すなわち、本発明を1.5ビットを判定するスイッチトキャパシタ回路およびパイプラインA/D変換回路にすることで、入力フロントエンド回路のサンプルホールド回路を簡易に構成でき、消費電力および回路規模を従来に比べ大幅に削減できる。
【0070】
なお、上述した実施形態では、本発明のスイッチトキャパシタ回路を、パイプラインA/D変換回路の入力フロントエンド回路(STG1)に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明のスイッチトキャパシタ回路を、パイプラインA/D変換回路内の複数のステージSTG1に適用することでも、消費電力を大幅に削減でき、回路規模を大幅に削減できる。
【0071】
上述した実施形態では、本発明のスイッチトキャパシタ回路を、各ステージSTGにおいて1ビットまたは1.5ビットを判定するパイプラインA/D変換回路に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、各ステージSTGにおいて2ビット以上を判定するパイプラインA/D変換回路に適用してもよい。
【0072】
本発明のスイッチトキャパシタ回路は、上述した例に限らず、図20−図33に示すスイッチトキャパシタ回路200H−200Uでもよい。図20のスイッチトキャパシタ回路200Hは、第2の実施形態のスイッチトキャパシタ回路200A(図10)を全差動型に変更する例を示している。図21のスイッチトキャパシタ回路200Iは、第3の実施形態のスイッチトキャパシタ回路200B(図11)を全差動型に変更する例を示している。図22のスイッチトキャパシタ回路200Jは、第2の実施形態のスイッチトキャパシタ回路200A(図10)を仮想接地型に変更し、さらに全差動型に変更する例を示している。
【0073】
図23のスイッチトキャパシタ回路200Kは、第5の実施形態のスイッチトキャパシタ回路200D(図13)を全差動型に変更する例を示している。図24は、図23に示したスイッチトキャパシタ回路200Kを入力フロントエンド回路(STG1)に適用したパイプラインA/D変換回路100Kを示している。図25のスイッチトキャパシタ回路200Lは、第2の実施形態のスイッチトキャパシタ回路200A(図10)を1.5ビットを判定する型に変更し、さらに全差動型に変更する例を示している。図23および
図25において、ホールド期間の出力電圧”VOUT+−VOUT−”は、制御信号H1が高レベルの場合と、制御信号H0が高レベルの場合と、制御信号H2が高レベルの場合とで、次の値になる。
【0074】
1/2((VIN+−VIN−)+(VR+−VR−)) ‥‥(H1=”H”)
1/2(VIN+−VIN−) ‥‥(H0=”H”)
1/2((VIN+−VIN−)−(VR+−VR−)) ‥‥(H2=”H”)
図26のスイッチトキャパシタ回路200Mは、第6の実施形態のスイッチトキャパシタ回路200E(図14)を全差動型に変更する例を示している。図27のスイッチトキャパシタ回路200Nは、第6の実施形態のスイッチトキャパシタ回路200E(図14)のスイッチの一部を第2の実施形態と同様の手法で削除し、さらに全差動型に変更する例を示している。
【0075】
図28のスイッチトキャパシタ回路200Oは、第7の実施形態のスイッチトキャパシタ回路200F(図15)を全差動型に変更する例を示している。図29のスイッチトキャパシタ回路200Pは、図28のスイッチトキャパシタ回路200Oのスイッチの一部を第2の実施形態と同様の手法で削除する例を示している。
【0076】
図30−図33のスイッチトキャパシタ回路200Q、200R、200S、200Tは、スイッチトキャパシタ回路200K、200L、200M、200Nに、比較回路18Pを付加する例を示している。図34のスイッチトキャパシタ回路200Uは、第6の実施形態のスイッチトキャパシタ回路100E(図14)に、第8の実施形態の比較回路18G(図18)を付加する例を示している。
【0077】
以上の実施形態において説明した発明を整理して、付記として開示する。
(付記1)
前記第1期間に、入力電圧および第1〜第n参照電圧(nは、2以上の整数)をそれぞれサンプルする入力キャパシタおよび第1〜第n参照キャパシタと、
前記第1期間に続く第2期間に、前記入力電圧に対応する出力電圧を生成するアンプと、
前記第2期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第1〜第n参照キャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするスイッチトキャパシタ回路。
(付記2)
付記1記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび固定電圧のノードに接続し、前記第2期間に前記アンプの入力および出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記固定電圧のノードに接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
(付記3)
付記1記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの一端を、前記第1期間に前記入力電圧のノードに接続し、前記第2期間に前記アンプの出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記ア
ンプの入力に接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチと、
前記アンプの出力と入力を、前記第1期間に互いに短絡する短絡スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
(付記4)
付記1記載のスイッチトキャパシタ回路において、
前記アンプは、相補の入力と相補の出力を有する差動増幅型であり、
前記入力キャパシタおよび前記参照キャパシタは、前記アンプの各入出力対毎に形成されていることを特徴とするスイッチトキャパシタ回路。
(付記5)
付記1記載のスイッチトキャパシタ回路において、
前記各第1〜第n参照キャパシタは、並列に配置される複数のサブキャパシタで構成され、
前記スイッチ回路は、前記第2期間に前記制御信号に応じて前記サブキャパシタの少なくとも2つを前記アンプの出力と入力との間に接続することを特徴とするスイッチトキャパシタ回路。
(付記6)
付記1記載のスイッチトキャパシタ回路において、
前記第1期間と前記第2期間の間に設定される第3期間に、前記入力電圧と比較電圧との大きさを比較し、比較結果を前記制御信号として出力する比較回路を備えていることを特徴とするスイッチトキャパシタ回路。
(付記7)
付記6記載のスイッチトキャパシタ回路において、
前記各比較回路は、
前記入力電圧をサンプリングする比較キャパシタと、
入力が前記比較キャパシタの一端に接続され、出力から前記制御信号を出力する比較器と、
前記比較キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび前記固定電圧のノードに接続し、前記第3期間に前記比較電圧のノードおよび前記比較器の入力に接続する比較スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
(付記8)
アナログ電圧を上位桁から順にデジタル値に変換するための縦続接続された複数のステージを備え、
前記ステージの少なくともいずれかは、スイッチトキャパシタ回路を備え、
前記スイッチトキャパシタ回路は、
第1期間に、前記入力電圧および第1〜第n参照電圧(nは、2以上の整数)をそれぞれサンプルする入力キャパシタおよび第1〜第n参照キャパシタと、
前記第1期間に続く第2期間に、前記入力電圧に対応する前記出力電圧を生成するアンプと、
前記第2期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第1〜第nキャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするパイプラインA/D変換回路。
(付記9)
付記8記載のパイプラインA/D変換回路において、
前記ステージに形成されるサブA/D変換器からそれぞれ出力されるビット値をエンコードし、複数ビットで構成されるデジタル値を出力するエンコード部を備えていることを特徴とするパイプラインA/D変換回路。
(付記10)
付記8記載のパイプラインA/D変換回路において、
前記スイッチ回路をオン/オフするための前記制御信号を生成するスイッチ制御回路を備え、
前記各ステージは、前記デジタル値のビット値を生成するサブA/D変換器を備え、
前記スイッチ制御回路は、前記スイッチトキャパシタ回路の入力に接続される前記サブA/D変換器が出力する前記ビット値に応じて前記制御信号を生成することを特徴とするスイッチトキャパシタ回路。
(付記11)
付記8記載のパイプラインA/D変換回路において、
前記スイッチ回路は、
前記入力キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび固定電圧のノードに接続し、前記第2期間に前記アンプの入力および出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記固定電圧のノードに接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチとを備えていることを特徴とするパイプラインA/D変換回路。
(付記12)
付記8記載のパイプラインA/D変換回路において、
前記スイッチ回路は、
前記入力キャパシタの一端を、前記第1期間に前記入力電圧のノードに接続し、前記第2期間に前記アンプの出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記アンプの入力に接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチと、
前記アンプの出力と入力を、前記第1期間に互いに短絡する短絡スイッチとを備えていることを特徴とするパイプラインA/D変換回路。
(付記13)
付記8記載のパイプラインA/D変換回路において、
前記アンプは、相補の入力と相補の出力を有する差動増幅型であり、
前記入力キャパシタおよび前記参照キャパシタは、前記アンプの各入出力対毎に形成されていることを特徴とするパイプラインA/D変換回路。
(付記14)
付記8記載のパイプラインA/D変換回路において、
前記各第1〜第n参照キャパシタは、並列に配置される複数のサブキャパシタで構成され、
前記スイッチ回路は、前記第2期間に前記制御信号に応じて前記サブキャパシタの少なくとも2つを前記アンプの出力と入力との間に接続することを特徴とするパイプラインA/D変換回路。
(付記15)
付記8記載のパイプラインA/D変換回路において、
前記第1期間と前記第2期間の間に設定される第3期間に、前記入力電圧と比較電圧との大きさを比較し、比較結果を前記制御信号として出力する比較回路を備えていることを特徴とするパイプラインA/D変換回路。
(付記16)
付記15記載のパイプラインA/D変換回路において、
前記各比較回路は、
前記入力電圧をサンプリングする比較キャパシタと、
入力が前記比較キャパシタの一端に接続され、出力から前記制御信号を出力する比較器と、
前記比較キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび前記固定電
圧のノードに接続し、第3期間に前記比較電圧のノードおよび前記比較器の入力に接続する入力スイッチとを備えていることを特徴とするパイプラインA/D変換回路。
【0078】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【0079】
【図1】本発明の第1の実施形態のスイッチトキャパシタ回路の詳細を示す回路図である。
【図2】本発明の第1の実施形態のパイプラインA/D変換回路を示すブロック図である。
【図3】図1に示したスイッチトキャパシタ回路の動作を示すタイミング図である。
【図4】図1に示したスイッチトキャパシタ回路のホールド動作で生成される出力電圧を示す特性図である。
【図5】本発明者等が本発明前に検討したスイッチトキャパシタ回路を示す回路図である。
【図6】図5に示したスイッチトキャパシタ回路のホールド動作で生成される出力電圧を示す特性図である。
【図7】本発明のスイッチトキャパシタ回路の特徴を示す説明図である。
【図8】本発明の第1の実施形態におけるスイッチトキャパシタ回路の動作を示す説明図である。
【図9】本発明の第2の実施形態のスイッチトキャパシタ回路の詳細を示す回路図である。
【図10】本発明の第2の実施形態のパイプラインA/D変換回路を示すブロック図である。
【図11】本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第3の実施形態を示す回路図である。
【図12】本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第4の実施形態を示す回路図である。
【図13】本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第5の実施形態を示す回路図である。
【図14】本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第6の実施形態を示す回路図である。
【図15】本発明の第3の実施形態のスイッチトキャパシタ回路の詳細を示す回路図である。
【図16】本発明の第3の実施形態のパイプラインA/D変換回路を示すブロック図である。
【図17】図15に示したスイッチトキャパシタ回路の動作を示すタイミング図である。
【図18】本発明のスイッチトキャパシタ回路およびパイプラインA/D変換回路の第8の実施形態を示す回路図である。
【図19】図18に示した比較回路の動作を示すタイミング図である。
【図20】スイッチトキャパシタ回路の別の例を示す回路図である。
【図21】スイッチトキャパシタ回路の別の例を示す回路図である。
【図22】スイッチトキャパシタ回路の別の例を示す回路図である。
【図23】スイッチトキャパシタ回路の別の例を示す回路図である。
【図24】図23に示したスイッチトキャパシタ回路を適用したパイプラインA/D変換回路の例を示すブロック図である。
【図25】スイッチトキャパシタ回路の別の例を示す回路図である。
【図26】スイッチトキャパシタ回路の別の例を示す回路図である。
【図27】スイッチトキャパシタ回路の別の例を示す回路図である。
【図28】スイッチトキャパシタ回路の別の例を示す回路図である。
【図29】スイッチトキャパシタ回路の別の例を示す回路図である。
【図30】スイッチトキャパシタ回路の別の例を示す回路図である。
【図31】スイッチトキャパシタ回路の別の例を示す回路図である。
【図32】スイッチトキャパシタ回路の別の例を示す回路図である。
【図33】スイッチトキャパシタ回路の別の例を示す回路図である。
【図34】スイッチトキャパシタ回路の別の例を示す回路図である。
【符号の説明】
【0080】
10 A/D変換部
12、12F 動作制御部
14 エンコード部
16、16A、16F スイッチ制御回路
18G、18O、18P 比較回路
100、100A、100B、100C パイプラインA/D変換回路
100D、100E、100F、100G パイプラインA/D変換回路
200、200A、200B、200C スイッチトキャパシタ回路
200D、200E、200F、200G スイッチトキャパシタ回路
DAMP 差動アンプ
STG1−STG4 ステージ
ADC サブA/D変換器
DAC サブD/A変換器
SUB 減算器
AMP 増幅器
【特許請求の範囲】
【請求項1】
第1期間に、入力電圧および第1〜第n参照電圧(nは、2以上の整数)をそれぞれサンプルする入力キャパシタおよび第1〜第n参照キャパシタと、
前記第1期間に続く第2期間に、前記入力電圧に対応する出力電圧を生成するアンプと、
前記第2期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第1〜第n参照キャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするスイッチトキャパシタ回路。
【請求項2】
請求項1記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび固定電圧のノードに接続し、前記第2期間に前記アンプの入力および出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記固定電圧のノードに接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
【請求項3】
請求項1記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの一端を、前記第1期間に前記入力電圧のノードに接続し、前記第2期間に前記アンプの出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記アンプの入力に接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチと、
前記アンプの出力と入力を、前記第1期間に互いに短絡する短絡スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
【請求項4】
請求項1記載のスイッチトキャパシタ回路において、
前記アンプは、相補の入力と相補の出力を有する差動増幅型であり、
前記入力キャパシタおよび前記参照キャパシタは、前記アンプの各入出力対毎に形成されていることを特徴とするスイッチトキャパシタ回路。
【請求項5】
請求項1記載のスイッチトキャパシタ回路において、
前記各第1〜第n参照キャパシタは、並列に配置される複数のサブキャパシタで構成され、
前記スイッチ回路は、前記第2期間に前記制御信号に応じて前記サブキャパシタの少なくとも2つを前記アンプの出力と入力との間に接続することを特徴とするスイッチトキャパシタ回路。
【請求項6】
請求項1記載のスイッチトキャパシタ回路において、
前記第1期間と前記第2期間の間に設定される第3期間に、前記入力電圧と比較電圧との大きさを比較し、比較結果を前記制御信号として出力する比較回路を備えていることを特徴とするスイッチトキャパシタ回路。
【請求項7】
請求項6記載のスイッチトキャパシタ回路において、
前記各比較回路は、
前記入力電圧をサンプリングする比較キャパシタと、
入力が前記比較キャパシタの一端に接続され、出力から前記制御信号を出力する比較器と、
前記比較キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび前記固定電圧のノードに接続し、前記第3期間に前記比較電圧のノードおよび前記比較器の入力に接続する比較スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
【請求項8】
アナログ電圧を上位桁から順にデジタル値に変換するための縦続接続された複数のステージを備え、
前記ステージの少なくともいずれかは、スイッチトキャパシタ回路を備え、
前記スイッチトキャパシタ回路は、
第1期間に、前記入力電圧および第1〜第n参照電圧(nは、2以上の整数)をそれぞれサンプルする入力キャパシタおよび第1〜第n参照キャパシタと、
前記第1期間に続く第2期間に、前記入力電圧に対応する前記出力電圧を生成するアンプと、
前記第2期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第1〜第nキャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするパイプラインA/D変換回路。
【請求項9】
請求項8記載のパイプラインA/D変換回路において、
前記ステージに形成されるサブA/D変換器からそれぞれ出力されるビット値をエンコードし、複数ビットで構成されるデジタル値を出力するエンコード部を備えていることを特徴とするパイプラインA/D変換回路。
【請求項10】
請求項8記載のパイプラインA/D変換回路において、
前記スイッチ回路をオン/オフするための前記制御信号を生成するスイッチ制御回路を備え、
前記各ステージは、前記デジタル値のビット値を生成するサブA/D変換器を備え、
前記スイッチ制御回路は、前記スイッチトキャパシタ回路の入力に接続される前記サブA/D変換器が出力する前記ビット値に応じて前記制御信号を生成することを特徴とするスイッチトキャパシタ回路。
【請求項1】
第1期間に、入力電圧および第1〜第n参照電圧(nは、2以上の整数)をそれぞれサンプルする入力キャパシタおよび第1〜第n参照キャパシタと、
前記第1期間に続く第2期間に、前記入力電圧に対応する出力電圧を生成するアンプと、
前記第2期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第1〜第n参照キャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするスイッチトキャパシタ回路。
【請求項2】
請求項1記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび固定電圧のノードに接続し、前記第2期間に前記アンプの入力および出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記固定電圧のノードに接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
【請求項3】
請求項1記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの一端を、前記第1期間に前記入力電圧のノードに接続し、前記第2期間に前記アンプの出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第1期間に前記各参照電圧のノードおよび前記アンプの入力に接続し、前記第2期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチと、
前記アンプの出力と入力を、前記第1期間に互いに短絡する短絡スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
【請求項4】
請求項1記載のスイッチトキャパシタ回路において、
前記アンプは、相補の入力と相補の出力を有する差動増幅型であり、
前記入力キャパシタおよび前記参照キャパシタは、前記アンプの各入出力対毎に形成されていることを特徴とするスイッチトキャパシタ回路。
【請求項5】
請求項1記載のスイッチトキャパシタ回路において、
前記各第1〜第n参照キャパシタは、並列に配置される複数のサブキャパシタで構成され、
前記スイッチ回路は、前記第2期間に前記制御信号に応じて前記サブキャパシタの少なくとも2つを前記アンプの出力と入力との間に接続することを特徴とするスイッチトキャパシタ回路。
【請求項6】
請求項1記載のスイッチトキャパシタ回路において、
前記第1期間と前記第2期間の間に設定される第3期間に、前記入力電圧と比較電圧との大きさを比較し、比較結果を前記制御信号として出力する比較回路を備えていることを特徴とするスイッチトキャパシタ回路。
【請求項7】
請求項6記載のスイッチトキャパシタ回路において、
前記各比較回路は、
前記入力電圧をサンプリングする比較キャパシタと、
入力が前記比較キャパシタの一端に接続され、出力から前記制御信号を出力する比較器と、
前記比較キャパシタの両端を、前記第1期間に前記入力電圧のノードおよび前記固定電圧のノードに接続し、前記第3期間に前記比較電圧のノードおよび前記比較器の入力に接続する比較スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
【請求項8】
アナログ電圧を上位桁から順にデジタル値に変換するための縦続接続された複数のステージを備え、
前記ステージの少なくともいずれかは、スイッチトキャパシタ回路を備え、
前記スイッチトキャパシタ回路は、
第1期間に、前記入力電圧および第1〜第n参照電圧(nは、2以上の整数)をそれぞれサンプルする入力キャパシタおよび第1〜第n参照キャパシタと、
前記第1期間に続く第2期間に、前記入力電圧に対応する前記出力電圧を生成するアンプと、
前記第2期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第1〜第nキャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするパイプラインA/D変換回路。
【請求項9】
請求項8記載のパイプラインA/D変換回路において、
前記ステージに形成されるサブA/D変換器からそれぞれ出力されるビット値をエンコードし、複数ビットで構成されるデジタル値を出力するエンコード部を備えていることを特徴とするパイプラインA/D変換回路。
【請求項10】
請求項8記載のパイプラインA/D変換回路において、
前記スイッチ回路をオン/オフするための前記制御信号を生成するスイッチ制御回路を備え、
前記各ステージは、前記デジタル値のビット値を生成するサブA/D変換器を備え、
前記スイッチ制御回路は、前記スイッチトキャパシタ回路の入力に接続される前記サブA/D変換器が出力する前記ビット値に応じて前記制御信号を生成することを特徴とするスイッチトキャパシタ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【公開番号】特開2006−86981(P2006−86981A)
【公開日】平成18年3月30日(2006.3.30)
【国際特許分類】
【出願番号】特願2004−271766(P2004−271766)
【出願日】平成16年9月17日(2004.9.17)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成18年3月30日(2006.3.30)
【国際特許分類】
【出願日】平成16年9月17日(2004.9.17)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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