ナノ結晶を有する半導体デバイスを形成する方法
【課題】
ナノ結晶を有する半導体デバイスを形成する方法を提供する。
【解決手段】
ナノ結晶を有する半導体デバイス10を形成する方法は、基板12を設けるステップと、基板の表面の上方に第1絶縁層14を形成するステップと、第1絶縁層上に第1の複数のナノ結晶26(21、22)を形成するステップと、第1の複数のナノ結晶上に第2絶縁層28を形成するステップと、第2絶縁層に第1材料を注入するステップと、第1材料をアニールして第2絶縁層内に第2の複数のナノ結晶34(36、37)を形成するステップとを含む。この方法は、より高いナノ結晶密度を有する不揮発性メモリの電荷格納層を提供するために使用され得る。
ナノ結晶を有する半導体デバイスを形成する方法を提供する。
【解決手段】
ナノ結晶を有する半導体デバイス10を形成する方法は、基板12を設けるステップと、基板の表面の上方に第1絶縁層14を形成するステップと、第1絶縁層上に第1の複数のナノ結晶26(21、22)を形成するステップと、第1の複数のナノ結晶上に第2絶縁層28を形成するステップと、第2絶縁層に第1材料を注入するステップと、第1材料をアニールして第2絶縁層内に第2の複数のナノ結晶34(36、37)を形成するステップとを含む。この方法は、より高いナノ結晶密度を有する不揮発性メモリの電荷格納層を提供するために使用され得る。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して半導体処理に関するものであり、さらに詳しくはナノ結晶を有する半導体デバイスを形成する方法に関するものである。
【背景技術】
【0002】
不揮発性データストレージは集積回路に広く使用されている。不揮発性データストレージに用いられる1つのタイプの半導体デバイス構造において、ナノ結晶が電荷を格納するために用いられる。ナノ結晶の電荷捕獲能力はナノ結晶の密度、サイズ、および分布によって影響される。密度を増加するために、より小さなナノ結晶がより近くに形成され得る。しかしながら、より近い間隔は、ナノ結晶をリークに対して影響を受けやすくするとともに隣接ナノ結晶を物理的に接触させ、それによって性能を低下させる可能性がある。また、より小さなナノ結晶は、より大きなナノ結晶と比較して減少された電荷容量を有する。より小さなナノ結晶と比較して、より大きなナノ結晶は典型的に互いにより離れて配置され、リークの影響を受けにくくすることが可能である。しかしながら、より大きな間隔は、ナノ結晶同士の間に酸化物のより大きな領域を生じさせ、よって、動作中に過剰な電子をトラップし得る。これは、ストレージデバイスの低減されたサイクル耐性をもたらし得る。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第5937295号明細書
【特許文献2】米国特許第6060743号明細書
【特許文献3】米国特許第6808986号明細書
【特許文献4】米国特許第7799634号明細書
【非特許文献】
【0004】
【非特許文献1】Hori等、「A MOSFET with Si-implanted Gate-SiO2 Insulator for Nonvolatile Memory Applications」、IEDM、1992年、pp.17.7.1-17.7.4
【非特許文献2】Ohzone等、「Erase/Write Cycle Tests of n-MOSFET’s with Si-implanted Gate-SiO2」、IEEE Transactions on Electron Devices、1996年9月、第43巻、第9号
【非特許文献3】Zacharias等、「Size-Controlled Si Nanocrystals」、2006年、2 Pg Abstract、Max Planck Institute for Microstructure Physics
【非特許文献4】Lu等、「Multilevel charge storage in silicon nanocrystal multilayers」、IEEE Applied Physics Letters、2005年11月、第87巻、第20号、pp.44-45
【発明の概要】
【発明が解決しようとする課題】
【0005】
ナノ結晶を有する半導体デバイスを形成する方法を提供する。
【課題を解決するための手段】
【0006】
ナノ結晶を有する半導体デバイスを形成する方法は、基板を設け、基板の表面の上方に第1絶縁層を形成し、第1絶縁層上に第1の複数のナノ結晶を形成し、第1の複数のナノ結晶上に第2絶縁層を形成し、第2絶縁層に第1材料を注入し、第1材料をアニールして第2絶縁層内に第2の複数のナノ結晶を形成することを含む。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施形態に従った処理段階での半導体デバイスを示す図である。
【図2】本発明の一実施形態に従った後続処理段階での図1の半導体デバイスを示す図である。
【図3】本発明の一実施形態に従った後続処理段階での図2の半導体デバイスを示す図である。
【図4】本発明の一実施形態に従った後続処理段階での図3の半導体デバイスを示す図である。
【図5】本発明の一実施形態に従った後続処理段階での図4の半導体デバイスを示す図である。
【図6】本発明の一実施形態に従った後続処理段階での図5の半導体デバイスを示す図である。
【図7】本発明の一実施形態に従った後続処理段階での図6の半導体デバイスを示す図である。
【図8】本発明の一実施形態に従った後続処理段階での図7の半導体デバイスを示すである。
【図9】本発明の一実施形態に従った後続処理段階での図8の半導体デバイスを示す図である。
【図10】本発明の一実施形態に従った処理段階での半導体デバイスを示す図である。
【図11】本発明の一実施形態に従った後続処理段階での図10の半導体デバイスを示す図である。
【図12】本発明の一実施形態に従った後続処理段階での図11の半導体デバイスを示す図である。
【図13】本発明の一実施形態に従った後続処理段階での図12の半導体デバイスを示す図である。
【図14】本発明の一実施形態に従った後続処理段階での図13の半導体デバイスを示す図である。
【図15】本発明の一実施形態に従った後続処理段階での図14の半導体デバイスを示す図である。
【発明を実施するための形態】
【0008】
本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は同様の要素を示す。図中の要素は簡潔さと明瞭さのために例示されたものであり、必ずしも寸法通りに描かれていない。
【0009】
上述のように、ナノ結晶の電荷格納能力はナノ結晶のサイズ、密度、および分布によって影響される。本発明の1つの実施形態において、まず第1の複数のナノ結晶が形成され、第1の複数のナノ結晶の形成の後、第1の複数のナノ結晶のナノ結晶同士の間に位置する絶縁材料の領域に第2の複数のナノ結晶のナノ結晶が形成されるように第2の複数のナノ結晶が形成される。
【0010】
図1は、半導体基板12の表面の上方の第1絶縁層14および第1絶縁層14の上方の半導体層16の形成の後の半導体デバイス10を示す。半導体基板12は、例えばガリウム砒素、シリコンゲルマニウム、シリコン・オン・インシュレータ(SOI)、シリコン、単結晶シリコン、およびこれらのものの組み合わせのような、如何なる半導体材料または材料の組み合わせであってよい。第1絶縁層14は、例えば、成長または堆積によって基板12の上方に形成され、半導体層16は、例えば化学気相成長(CVD)を使用することによって、絶縁層14の上方に堆積される。半導体層16は、連続膜であってもよいし、離散的な膜であってもよい。1つの実施形態において、第1絶縁層は酸化物を含んでおり、第1誘電体層又は底部誘電体層と呼ばれることもある。1つの実施形態において、半導体層16は、シリコン(例えば、アモルファスシリコン)、ゲルマニウム、などのような半導体材料を含む。他の例では、半導体層16は金属を含んでもよい。
【0011】
図2は、アニール18が実行される後続処理段階での半導体デバイス10を示す。半導体層16は、第1の複数のナノ結晶26(図3に示す)を形成するためにアニールされる。1つの実施形態において、アニールは約600〜950℃の範囲の温度で実行される。1つの実施形態において、アニールは約750℃の温度で実行される。図3に示すように、アニール18の結果として、ナノ結晶20〜24を含む第1の複数のナノ結晶26が第1絶縁層14の上方に形成される。1つの実施形態において、第1の複数のナノ結晶26は、約50〜150オングストロームの範囲内の平均直径を有する。
【0012】
なお、代替実施形態において、半導体材料の堆積ステップ(例えば、半導体層16のCVD)およびそれに続くアニーリングステップ(例えば、アニール18)は、第1の複数のナノ結晶26を形成するために所定の反復回数だけ繰り返され得る。例えば、1つの実施形態において、図2のアニール18の後、第1の複数のナノ結晶26の密度および/またはサイズを増大させるために、複数のナノ結晶の上方に半導体材料の別の層が(例えば、CVDによって)堆積されて、別のアニールが実行され得る。また別のさらなる実施形態において、第1の複数のナノ結晶26を形成するために他の方法が使用されてもよい。例えば、1つの実施形態において、プリフォームされたナノ結晶が第1絶縁層14の上方に堆積され得る。別の実施形態において、半導体材料が第1絶縁層14に注入されて、その後、第1の複数のナノ結晶26を形成するためにアニールされてもよい。この実施形態において、ナノ結晶20〜24は絶縁材料によって囲まれてもよい。また、この後続アニールは、例えばデバイスのソースおよびドレイン領域がアニールされる時など、プロセスの後の段階で実行されてもよい。
【0013】
図4は、第1の複数のナノ結晶26の上方(ナノ結晶20〜24の上方)の第2絶縁層28の形成の後の半導体デバイス10を示す。図4に示すように、第1の複数のナノ結晶26の形成が完了した後、第2絶縁層28が、例えば堆積によって、第1の複数のナノ結晶26の上方に形成され得る。1つの実施形態において、第2絶縁層28は酸化物を含んでおり、上部誘電体層と呼ばれることもある。
【0014】
図5は、第2絶縁層28に注入30が実行される後続処理段階での半導体デバイス10を示す。1つの実施形態において、注入30に用いられる注入材料は、例えばシリコン、ゲルマニウムなどのような半導体材料を含んでもよいし、または金属を含んでもよい。1つの実施形態において、注入30は浅い注入であり、注入エネルギーの制御によって、基板12内まで広がらず且つ第2絶縁層28内に中心を有するようにされる。
【0015】
図6は、アニール32が実行される後続処理段階での半導体デバイス10を示す。よって、注入30が実行された後、図7に示す第2の複数のナノ結晶を形成するために、注入材料がアニールされる。例えば、このアニールは、注入材料からなるナノ結晶を形成するように注入材料が結晶化することをもたらす。よって、図7に示すように、ナノ結晶35〜38を含む第2の複数のナノ結晶34が形成される。ナノ結晶35〜38は、ナノ結晶20〜23の間に位置する絶縁材料の領域に形成される。なお、ナノ結晶35〜38は第2絶縁層28内の様々な異なる深さに形成されてもよく、それは、例えばエネルギーなどの注入条件によって制御され得る。1つの実施形態において、第2の複数のナノ結晶34は約30〜70オングストロームの範囲内の平均直径を有する。1つの実施形態において、第2の複数のナノ結晶34の平均直径は第1の複数のナノ結晶26の平均直径未満である。また、1つの実施形態において、第1および第2の複数のナノ結晶が合わさって、1平方センチメートル(cm2)あたり約1E12ナノ結晶より大きなナノ結晶密度をもたらす。
【0016】
図8は、第2絶縁層28の上方の半導体ゲート層40の形成の後の半導体デバイス10を示す。1つの実施形態において、半導体ゲート層40はポリシリコン層である。
【0017】
図9は、ゲートスタックを形成するように半導体ゲート層40をパターニングした後、且つ側壁スペーサ42およびソース/ドレイン領域44および46の形成後の、半導体デバイス10を示す。半導体ゲート層40はゲートスタックを形成するようにパターニングされ、ここで、ゲートスタックは、第1絶縁層14の部分、第1絶縁材料14の部分の上方の第1の複数のナノ結晶26の部分(例えば、ナノ結晶21および22を含む)、第1絶縁材料14の部分の上方の第2の複数のナノ結晶34の部分(例えば、ナノ結晶36および37を含む)、第1および第2の複数のナノ結晶の上方の第2絶縁層28の部分、および第2絶縁層28の部分の上方の半導体ゲート層40の部分を含む。ゲートスタックの形成後、側壁スペーサ42がゲートスタックを囲んで形成され、ソース/ドレイン領域44および46が、ゲートスタックの側壁に横方向に隣接して、基板12内に形成され得る。よって、1つの実施形態において、図9の半導体デバイス10は、実質的に完成された半導体デバイスであり、例えば、不揮発性メモリセルの不揮発性ストレージデバイスとして使用され得る。
【0018】
なお、第1の複数のナノ結晶の形成に続いての第2の複数のナノ結晶(例えば、ナノ結晶36および37)の形成は、第1の複数のナノ結晶のナノ結晶(例えば、ナノ結晶21および22)の間に存在する絶縁材料の空間を減少させる。斯くして、より大きな電荷量をナノ結晶(第1および第2の複数のナノ結晶の両方)内に格納することが可能であり、同時に、ナノ結晶間の絶縁材料内にトラップされ得る電子の量が減少される。これは、例えば、メモリセルの向上された性能および向上されたサイクル耐性をもたらし得る。また、第1の複数のナノ結晶26および第2の複数のナノ結晶34は異なる材料から形成され得ることに注意されたい。
【0019】
図10は、半導体基板52の表面の上方の第1絶縁層54および第1絶縁層54の上方の第1の複数のナノ結晶53の形成後の半導体デバイス50を示す。半導体基板52は、例えばガリウム砒素、シリコンゲルマニウム、シリコン・オン・インシュレータ(SOI)、シリコン、単結晶シリコン、およびこれらのものの組み合わせのような、如何なる半導体材料または材料の組み合わせであってよい。1つの実施形態において、第1絶縁層54は酸化物を含んでおり、第1誘電体層または底部誘電体層と呼ばれることもある。第1の複数のナノ結晶53は、シリコンまたはゲルマニウムなどのような半導体材料を含んでもよく、または金属を含んでもよい。1つの実施形態において、第1の複数のナノ結晶53(ナノ結晶55〜59を含む)は、第1の複数のナノ結晶26に関して図1〜3を参照して説明したようにして、第1絶縁層54の上方に形成される。すなわち、例えば、半導体材料(例えば、アモルファスシリコン)の層が第1絶縁層54の上方に堆積され(例えば、CVDによって)、その後、アニール(上述のアニール18と同様)が実行されてもよい。この半導体材料の堆積および後続アニールも、第1複数のナノ結晶53を形成するために、必要に応じて、所定の反復回数だけ繰り返され得る。他の例では、第1の複数のナノ結晶53を形成するために他の方法が使用されてもよい。例えば、プリフォームされたナノ結晶が第1絶縁層54の上方に堆積され得る。
【0020】
図11は、注入エネルギーによって制御される深さで第1絶縁層54に注入60が実行される後続処理段階での半導体デバイス50を示す。1つの実施形態において、注入60に使用される注入材料は、例えばシリコン、ゲルマニウムなどのような半導体材料を含んでもよく、または金属を含んでもよい。1つの実施形態において、注入60は、基板52内には広がらない浅い注入である。また、注入60の注入材料は、第1の複数のナノ結晶53を形成するために使用される材料と異なる材料であってよいことに注意されたい。また、注入60において、第1の複数のナノ結晶53、例えばナノ結晶55〜59、は注入中にマスクとして機能し、それにより、注入材料は、ナノ結晶同士の間のナノ結晶の真下ではないところに位置する第1絶縁層54の領域に行き着くことになる。
【0021】
図12は、アニール62が実行される後続処理段階での半導体デバイス50を示す。よって、注入60が実行された後、図13に示す第2の複数のナノ結晶を形成するために、注入材料がアニールされる。例えば、このアニールは、注入材料からなるナノ結晶を形成するように注入材料を結晶化することをもたらす。よって、図13に示すように、ナノ結晶64〜67を含む第2の複数のナノ結晶63が第1絶縁層54内に形成される。ナノ結晶55〜59が注入60の間マスクとして機能して、注入材料がナノ結晶自体の下に行き着くことを実質的に防止するので、ナノ結晶64〜67は、ナノ結晶55〜59間に位置する絶縁材料の領域に形成される。なお、ナノ結晶64〜67は第1絶縁層54内の様々な異なる深さに形成され得ることを注意されたい。また、第2の複数のナノ結晶63は第1の複数のナノ結晶53の下の層(第1絶縁層54)内に配置されるので、第2の複数のナノ結晶63は第1の複数のナノ結晶53の下方に配置される。1つの実施形態において、第2の複数のナノ結晶63は約30〜70オングストロームの範囲内の平均直径を有する。1つの実施形態において、第2の複数のナノ結晶53の平均直径は第1の複数のナノ結晶53の平均直径未満である。また、1つの実施形態において、第1および第2の複数のナノ結晶が合わさって、1平方センチメートル(cm2)あたり約1E12ナノ結晶より大きなナノ結晶の密度をもたらす。
【0022】
なお、第1の複数のナノ結晶53が注入60の間マスクとして作用するので、堆積による第1の複数のナノ結晶53の形成は、第1の複数のナノ結晶53の形成および得られる密度の、改善された制御を可能にし得る。斯くして、第2の複数のナノ結晶63のナノ結晶は、第1の複数のナノ結晶53のナノ結晶に過度に接近して配置されずに、第1の複数のナノ結晶53のナノ結晶間に位置する絶縁材料の領域に形成される可能性が高くなる。また、注入60の間、注入60に使用される注入材料に依存して、第1の複数のナノ結晶53のナノ結晶はサイズを増加し得る。
【0023】
図14は、第1の複数のナノ結晶53の上方(ナノ結晶55〜59の上方)の第2結晶絶縁層68の形成および第2絶縁層68の上方の半導体ゲート層70の形成の後の半導体デバイス50を示す。図14に示すように、第1絶縁層54の上方の第1の複数のナノ結晶53の形成および第1絶縁層54内の第2の複数のナノ結晶63の形成が完了した後、第2絶縁層68が、例えば堆積によって、第1の複数のナノ結晶53の上方に形成され得る。1つの実施形態において、第2絶縁層68は酸化物を含んでおり、上部誘電体層と呼ばれることもある。また、1つの実施形態において、半導体ゲート層70はポリシリコン層である。
【0024】
図15は、ゲートスタックを形成するように半導体ゲート層70をパターニングした後、且つ側壁スペーサ72およびソース/ドレイン領域74および76の形成の後の、半導体デバイス50を示す。半導体ゲート層70はゲートスタックを形成するようにパターニングされ、ここで、ゲートスタックは、第1絶縁層54の部分、第1絶縁層54内の第2の複数のナノ結晶63の部分(例えば、ナノ結晶65および66を含む)、第1絶縁層54の部分の上方の第1の複数のナノ結晶53の部分(例えば、ナノ結晶56および57を含む)、第1の複数のナノ結晶53の部分の上方の第2絶縁層68の部分、および第2絶縁層68の部分の上方の半導体ゲート層70の部分を含む。ゲートスタックの形成後、側壁スペーサ72がゲートスタックを囲んで形成され、ソース/ドレイン領域74および76が、ゲートスタックの側壁に横方向に隣接して、基板22内に形成され得る。よって、1つの実施形態において、図15の半導体デバイスは、実質的に完成された半導体デバイスであり、例えば、不揮発性メモリセルの不揮発性ストレージデバイスとして使用され得る。
【0025】
なお、第1の複数のナノ結晶の形成に続いての第2の複数のナノ結晶(例えば、ナノ結晶65および66)の形成は、第1の複数のナノ結晶のナノ結晶(例えば、ナノ結晶56および57)の間に存在する絶縁材料の空間を減少させる。斯くして、より大きな電荷量をナノ結晶(第1および第2の複数のナノ結晶の両方)内に格納することが可能であり、同時に、ナノ結晶間の絶縁材料内にトラップされ得る電子の量が減少される。これは、例えば、メモリセルの向上された性能および向上されるたサイクル耐性をもたらし得る。また、第1の複数のナノ結晶53および第2の複数のナノ結晶63は異なる材料から形成されてもよい。
【0026】
ここまでで認識されるように、第1の複数のナノ結晶の形成後に、第2複数のナノ結晶が、第1の複数のナノ結晶のナノ結晶間に位置する絶縁材料の領域内に形成される、半導体デバイスを形成する方法が提供される。1つの実施形態において、第2の複数のナノ結晶は、底部誘電体層または上部誘電体層のような絶縁材料の領域に注入材料を注入し、次に、注入材料をアニールすることによって形成される。斯くして、第2の複数のナノ結晶は、(第1および第2の複数のナノ結晶の双方の)トータルのナノ結晶の密度を増大させ、よって、性能およびサイクル耐性を高め得る。
【0027】
ここでは具体的な実施の形態を参照しながら本発明を説明した。しかし、添付の特許請求の範囲で定められる本発明の範囲を逸脱することなく、様々な修正及び変更が加えられ得ることが理解されよう。例えば、第1の複数のナノ結晶のナノ結晶間に位置する絶縁材料の領域に形成される第2の複数のナノ結晶は、底部誘電体層または上部誘電体層のいずれに配置されてもよい。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものである。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。
【0028】
さらに、明細書及び特許請求の範囲において、「前方」、「後方」、「上方」、「下方」、「上に」、「下に」など用語が、もしあるとすれば、説明の目的で用いられているが、これは必ずしも恒久的な相対関係を説明するものではない。これらのそのように用いられた用語は、適切な状況下においては交換可能であり、本明細書において説明される発明の実施形態は、例えば、明細書において図示または説明されたもの以外の位置づけによる動作が可能である。
【0029】
特に明記しない限り、「第1」及び「第2」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【0030】
以下は、本発明の様々な実施形態である。
【0031】
項目1は半導体デバイスを形成する方法を含み、該方法は、基板を設けるステップと、前記基板の表面の上方に第1絶縁層を形成するステップと、前記第1絶縁層上に第1の複数のナノ結晶を形成するステップと、前記第1複数のナノ結晶の上方に第2絶縁層を形成するステップと、前記第2絶縁層に第1材料を注入するステップと、前記第1材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップとを含む。項目2は項目1の方法を含み、前記第1の複数のナノ結晶を形成するステップは、前記第1絶縁層上に第2材料を堆積するステップと、前記第2材料をアニールして前記第1の複数のナノ結晶を形成するステップとを含む。項目3は項目2の方法を含み、前記第2材料は半導体材料または金属を含み得る。項目4は項目2の方法を含み、前記第2材料はアモルファスシリコンである。項目5は項目1の方法を含み、前記第2絶縁層の上方にポリシリコン層を形成するステップと、不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップとをさらに含む。項目6は項目1の方法を含み、前記第1材料をアニールするステップは、約600と950℃との間の温度で前記第1材料をアニールすることを含む。項目7は項目1の方法を含み、前記第1および第2の複数のナノ結晶が合わさって、1平方センチメートル(cm2)あたり約1E12ナノ結晶より高いナノ結晶密度を提供する。項目8は項目1の方法を含み、前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する。項目9は項目1の方法を含み、前記第1および第2の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する。
【0032】
項目10は半導体デバイスを形成する方法を含み、該方法は、基板を設けるステップと、前記基板の表面の上方に第1絶縁層を形成するステップと、前記第1絶縁層上に第1材料を堆積するステップと、前記第1材料をアニールして第1の複数のナノ結晶を形成するステップと、前記第1の複数のナノ結晶の上方に第2絶縁層を形成するステップと、前記第2絶縁層に第2材料を注入するステップと、前記第2材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップとを含む。項目11は項目10の方法を含み、前記第1材料を堆積するステップおよび前記第1材料をアニールするステップは、所定の反復回数、前記第1材料を堆積およびアニールするステップを含む。項目12は項目10の方法を含み、前記第2絶縁層の上方にポリシリコン層を形成するステップと、不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、をさらに含む。項目13は項目10の方法を含み、前記第1材料をアニールするステップは、約600と950℃との間の温度で前記第1材料をアニーリングすることを含み、前記第2材料をアニールするステップは、約600と950℃との間の温度で前記第2材料をアニーリングすることを含む。項目14は項目10の方法を含み、前記第1および第2の複数のナノ結晶が合わさって、1平方センチメートル(cm2)あたり1E12ナノ結晶より高いナノ結晶密度を提供する。項目15は項目10の方法を含み、前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する。項目16は項目10の方法を含み、前記第1および第2の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する。
【0033】
項目17は半導体デバイスを形成する方法を含み、該方法は、半導体基板を設けるステップと、前記基板の表面の上方に第1絶縁層を形成するステップと、前記第1絶縁層上にアモルファスシリコンを堆積するステップと、前記アモルファスシリコンをアニールして第1の複数のナノ結晶を形成するステップと、前記第1の複数のナノ結晶の上方に第2絶縁層を形成するステップと、前記第2絶縁層に半導体材料を注入するステップと、前記半導体材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップと、前記第2絶縁層の上方にポリシリコン層を形成するステップと、不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップとを含む。項目18は項目17の方法を含み、前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する。項目19は項目17の方法を含み、前記アモルファスシリコンを堆積するステップおよび前記アモルファスシリコンをアニールするステップは、所定の反復回数、アモルファスシリコンを堆積およびアニールするステップを含む。項目20は項目17の方法を含み、前記第1および第2の複数のナノ結晶が合わさって、1平方センチメートル(cm2)あたり約1E12ナノ結晶より高いナノ結晶密度を提供する。
【符号の説明】
【0034】
10 半導体デバイス
12、52 基板
14、28、54、68 絶縁層
16 半導体層
18、32、62 アニール
20−24、26、53、55−59 (第1の)ナノ結晶
30、60 注入
34−38、63−67 (第2の)ナノ結晶
40、70 ゲート層
42、72 側壁スペーサ
44、46、74、76 ソース/ドレイン領域
【技術分野】
【0001】
本発明は、概して半導体処理に関するものであり、さらに詳しくはナノ結晶を有する半導体デバイスを形成する方法に関するものである。
【背景技術】
【0002】
不揮発性データストレージは集積回路に広く使用されている。不揮発性データストレージに用いられる1つのタイプの半導体デバイス構造において、ナノ結晶が電荷を格納するために用いられる。ナノ結晶の電荷捕獲能力はナノ結晶の密度、サイズ、および分布によって影響される。密度を増加するために、より小さなナノ結晶がより近くに形成され得る。しかしながら、より近い間隔は、ナノ結晶をリークに対して影響を受けやすくするとともに隣接ナノ結晶を物理的に接触させ、それによって性能を低下させる可能性がある。また、より小さなナノ結晶は、より大きなナノ結晶と比較して減少された電荷容量を有する。より小さなナノ結晶と比較して、より大きなナノ結晶は典型的に互いにより離れて配置され、リークの影響を受けにくくすることが可能である。しかしながら、より大きな間隔は、ナノ結晶同士の間に酸化物のより大きな領域を生じさせ、よって、動作中に過剰な電子をトラップし得る。これは、ストレージデバイスの低減されたサイクル耐性をもたらし得る。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第5937295号明細書
【特許文献2】米国特許第6060743号明細書
【特許文献3】米国特許第6808986号明細書
【特許文献4】米国特許第7799634号明細書
【非特許文献】
【0004】
【非特許文献1】Hori等、「A MOSFET with Si-implanted Gate-SiO2 Insulator for Nonvolatile Memory Applications」、IEDM、1992年、pp.17.7.1-17.7.4
【非特許文献2】Ohzone等、「Erase/Write Cycle Tests of n-MOSFET’s with Si-implanted Gate-SiO2」、IEEE Transactions on Electron Devices、1996年9月、第43巻、第9号
【非特許文献3】Zacharias等、「Size-Controlled Si Nanocrystals」、2006年、2 Pg Abstract、Max Planck Institute for Microstructure Physics
【非特許文献4】Lu等、「Multilevel charge storage in silicon nanocrystal multilayers」、IEEE Applied Physics Letters、2005年11月、第87巻、第20号、pp.44-45
【発明の概要】
【発明が解決しようとする課題】
【0005】
ナノ結晶を有する半導体デバイスを形成する方法を提供する。
【課題を解決するための手段】
【0006】
ナノ結晶を有する半導体デバイスを形成する方法は、基板を設け、基板の表面の上方に第1絶縁層を形成し、第1絶縁層上に第1の複数のナノ結晶を形成し、第1の複数のナノ結晶上に第2絶縁層を形成し、第2絶縁層に第1材料を注入し、第1材料をアニールして第2絶縁層内に第2の複数のナノ結晶を形成することを含む。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施形態に従った処理段階での半導体デバイスを示す図である。
【図2】本発明の一実施形態に従った後続処理段階での図1の半導体デバイスを示す図である。
【図3】本発明の一実施形態に従った後続処理段階での図2の半導体デバイスを示す図である。
【図4】本発明の一実施形態に従った後続処理段階での図3の半導体デバイスを示す図である。
【図5】本発明の一実施形態に従った後続処理段階での図4の半導体デバイスを示す図である。
【図6】本発明の一実施形態に従った後続処理段階での図5の半導体デバイスを示す図である。
【図7】本発明の一実施形態に従った後続処理段階での図6の半導体デバイスを示す図である。
【図8】本発明の一実施形態に従った後続処理段階での図7の半導体デバイスを示すである。
【図9】本発明の一実施形態に従った後続処理段階での図8の半導体デバイスを示す図である。
【図10】本発明の一実施形態に従った処理段階での半導体デバイスを示す図である。
【図11】本発明の一実施形態に従った後続処理段階での図10の半導体デバイスを示す図である。
【図12】本発明の一実施形態に従った後続処理段階での図11の半導体デバイスを示す図である。
【図13】本発明の一実施形態に従った後続処理段階での図12の半導体デバイスを示す図である。
【図14】本発明の一実施形態に従った後続処理段階での図13の半導体デバイスを示す図である。
【図15】本発明の一実施形態に従った後続処理段階での図14の半導体デバイスを示す図である。
【発明を実施するための形態】
【0008】
本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は同様の要素を示す。図中の要素は簡潔さと明瞭さのために例示されたものであり、必ずしも寸法通りに描かれていない。
【0009】
上述のように、ナノ結晶の電荷格納能力はナノ結晶のサイズ、密度、および分布によって影響される。本発明の1つの実施形態において、まず第1の複数のナノ結晶が形成され、第1の複数のナノ結晶の形成の後、第1の複数のナノ結晶のナノ結晶同士の間に位置する絶縁材料の領域に第2の複数のナノ結晶のナノ結晶が形成されるように第2の複数のナノ結晶が形成される。
【0010】
図1は、半導体基板12の表面の上方の第1絶縁層14および第1絶縁層14の上方の半導体層16の形成の後の半導体デバイス10を示す。半導体基板12は、例えばガリウム砒素、シリコンゲルマニウム、シリコン・オン・インシュレータ(SOI)、シリコン、単結晶シリコン、およびこれらのものの組み合わせのような、如何なる半導体材料または材料の組み合わせであってよい。第1絶縁層14は、例えば、成長または堆積によって基板12の上方に形成され、半導体層16は、例えば化学気相成長(CVD)を使用することによって、絶縁層14の上方に堆積される。半導体層16は、連続膜であってもよいし、離散的な膜であってもよい。1つの実施形態において、第1絶縁層は酸化物を含んでおり、第1誘電体層又は底部誘電体層と呼ばれることもある。1つの実施形態において、半導体層16は、シリコン(例えば、アモルファスシリコン)、ゲルマニウム、などのような半導体材料を含む。他の例では、半導体層16は金属を含んでもよい。
【0011】
図2は、アニール18が実行される後続処理段階での半導体デバイス10を示す。半導体層16は、第1の複数のナノ結晶26(図3に示す)を形成するためにアニールされる。1つの実施形態において、アニールは約600〜950℃の範囲の温度で実行される。1つの実施形態において、アニールは約750℃の温度で実行される。図3に示すように、アニール18の結果として、ナノ結晶20〜24を含む第1の複数のナノ結晶26が第1絶縁層14の上方に形成される。1つの実施形態において、第1の複数のナノ結晶26は、約50〜150オングストロームの範囲内の平均直径を有する。
【0012】
なお、代替実施形態において、半導体材料の堆積ステップ(例えば、半導体層16のCVD)およびそれに続くアニーリングステップ(例えば、アニール18)は、第1の複数のナノ結晶26を形成するために所定の反復回数だけ繰り返され得る。例えば、1つの実施形態において、図2のアニール18の後、第1の複数のナノ結晶26の密度および/またはサイズを増大させるために、複数のナノ結晶の上方に半導体材料の別の層が(例えば、CVDによって)堆積されて、別のアニールが実行され得る。また別のさらなる実施形態において、第1の複数のナノ結晶26を形成するために他の方法が使用されてもよい。例えば、1つの実施形態において、プリフォームされたナノ結晶が第1絶縁層14の上方に堆積され得る。別の実施形態において、半導体材料が第1絶縁層14に注入されて、その後、第1の複数のナノ結晶26を形成するためにアニールされてもよい。この実施形態において、ナノ結晶20〜24は絶縁材料によって囲まれてもよい。また、この後続アニールは、例えばデバイスのソースおよびドレイン領域がアニールされる時など、プロセスの後の段階で実行されてもよい。
【0013】
図4は、第1の複数のナノ結晶26の上方(ナノ結晶20〜24の上方)の第2絶縁層28の形成の後の半導体デバイス10を示す。図4に示すように、第1の複数のナノ結晶26の形成が完了した後、第2絶縁層28が、例えば堆積によって、第1の複数のナノ結晶26の上方に形成され得る。1つの実施形態において、第2絶縁層28は酸化物を含んでおり、上部誘電体層と呼ばれることもある。
【0014】
図5は、第2絶縁層28に注入30が実行される後続処理段階での半導体デバイス10を示す。1つの実施形態において、注入30に用いられる注入材料は、例えばシリコン、ゲルマニウムなどのような半導体材料を含んでもよいし、または金属を含んでもよい。1つの実施形態において、注入30は浅い注入であり、注入エネルギーの制御によって、基板12内まで広がらず且つ第2絶縁層28内に中心を有するようにされる。
【0015】
図6は、アニール32が実行される後続処理段階での半導体デバイス10を示す。よって、注入30が実行された後、図7に示す第2の複数のナノ結晶を形成するために、注入材料がアニールされる。例えば、このアニールは、注入材料からなるナノ結晶を形成するように注入材料が結晶化することをもたらす。よって、図7に示すように、ナノ結晶35〜38を含む第2の複数のナノ結晶34が形成される。ナノ結晶35〜38は、ナノ結晶20〜23の間に位置する絶縁材料の領域に形成される。なお、ナノ結晶35〜38は第2絶縁層28内の様々な異なる深さに形成されてもよく、それは、例えばエネルギーなどの注入条件によって制御され得る。1つの実施形態において、第2の複数のナノ結晶34は約30〜70オングストロームの範囲内の平均直径を有する。1つの実施形態において、第2の複数のナノ結晶34の平均直径は第1の複数のナノ結晶26の平均直径未満である。また、1つの実施形態において、第1および第2の複数のナノ結晶が合わさって、1平方センチメートル(cm2)あたり約1E12ナノ結晶より大きなナノ結晶密度をもたらす。
【0016】
図8は、第2絶縁層28の上方の半導体ゲート層40の形成の後の半導体デバイス10を示す。1つの実施形態において、半導体ゲート層40はポリシリコン層である。
【0017】
図9は、ゲートスタックを形成するように半導体ゲート層40をパターニングした後、且つ側壁スペーサ42およびソース/ドレイン領域44および46の形成後の、半導体デバイス10を示す。半導体ゲート層40はゲートスタックを形成するようにパターニングされ、ここで、ゲートスタックは、第1絶縁層14の部分、第1絶縁材料14の部分の上方の第1の複数のナノ結晶26の部分(例えば、ナノ結晶21および22を含む)、第1絶縁材料14の部分の上方の第2の複数のナノ結晶34の部分(例えば、ナノ結晶36および37を含む)、第1および第2の複数のナノ結晶の上方の第2絶縁層28の部分、および第2絶縁層28の部分の上方の半導体ゲート層40の部分を含む。ゲートスタックの形成後、側壁スペーサ42がゲートスタックを囲んで形成され、ソース/ドレイン領域44および46が、ゲートスタックの側壁に横方向に隣接して、基板12内に形成され得る。よって、1つの実施形態において、図9の半導体デバイス10は、実質的に完成された半導体デバイスであり、例えば、不揮発性メモリセルの不揮発性ストレージデバイスとして使用され得る。
【0018】
なお、第1の複数のナノ結晶の形成に続いての第2の複数のナノ結晶(例えば、ナノ結晶36および37)の形成は、第1の複数のナノ結晶のナノ結晶(例えば、ナノ結晶21および22)の間に存在する絶縁材料の空間を減少させる。斯くして、より大きな電荷量をナノ結晶(第1および第2の複数のナノ結晶の両方)内に格納することが可能であり、同時に、ナノ結晶間の絶縁材料内にトラップされ得る電子の量が減少される。これは、例えば、メモリセルの向上された性能および向上されたサイクル耐性をもたらし得る。また、第1の複数のナノ結晶26および第2の複数のナノ結晶34は異なる材料から形成され得ることに注意されたい。
【0019】
図10は、半導体基板52の表面の上方の第1絶縁層54および第1絶縁層54の上方の第1の複数のナノ結晶53の形成後の半導体デバイス50を示す。半導体基板52は、例えばガリウム砒素、シリコンゲルマニウム、シリコン・オン・インシュレータ(SOI)、シリコン、単結晶シリコン、およびこれらのものの組み合わせのような、如何なる半導体材料または材料の組み合わせであってよい。1つの実施形態において、第1絶縁層54は酸化物を含んでおり、第1誘電体層または底部誘電体層と呼ばれることもある。第1の複数のナノ結晶53は、シリコンまたはゲルマニウムなどのような半導体材料を含んでもよく、または金属を含んでもよい。1つの実施形態において、第1の複数のナノ結晶53(ナノ結晶55〜59を含む)は、第1の複数のナノ結晶26に関して図1〜3を参照して説明したようにして、第1絶縁層54の上方に形成される。すなわち、例えば、半導体材料(例えば、アモルファスシリコン)の層が第1絶縁層54の上方に堆積され(例えば、CVDによって)、その後、アニール(上述のアニール18と同様)が実行されてもよい。この半導体材料の堆積および後続アニールも、第1複数のナノ結晶53を形成するために、必要に応じて、所定の反復回数だけ繰り返され得る。他の例では、第1の複数のナノ結晶53を形成するために他の方法が使用されてもよい。例えば、プリフォームされたナノ結晶が第1絶縁層54の上方に堆積され得る。
【0020】
図11は、注入エネルギーによって制御される深さで第1絶縁層54に注入60が実行される後続処理段階での半導体デバイス50を示す。1つの実施形態において、注入60に使用される注入材料は、例えばシリコン、ゲルマニウムなどのような半導体材料を含んでもよく、または金属を含んでもよい。1つの実施形態において、注入60は、基板52内には広がらない浅い注入である。また、注入60の注入材料は、第1の複数のナノ結晶53を形成するために使用される材料と異なる材料であってよいことに注意されたい。また、注入60において、第1の複数のナノ結晶53、例えばナノ結晶55〜59、は注入中にマスクとして機能し、それにより、注入材料は、ナノ結晶同士の間のナノ結晶の真下ではないところに位置する第1絶縁層54の領域に行き着くことになる。
【0021】
図12は、アニール62が実行される後続処理段階での半導体デバイス50を示す。よって、注入60が実行された後、図13に示す第2の複数のナノ結晶を形成するために、注入材料がアニールされる。例えば、このアニールは、注入材料からなるナノ結晶を形成するように注入材料を結晶化することをもたらす。よって、図13に示すように、ナノ結晶64〜67を含む第2の複数のナノ結晶63が第1絶縁層54内に形成される。ナノ結晶55〜59が注入60の間マスクとして機能して、注入材料がナノ結晶自体の下に行き着くことを実質的に防止するので、ナノ結晶64〜67は、ナノ結晶55〜59間に位置する絶縁材料の領域に形成される。なお、ナノ結晶64〜67は第1絶縁層54内の様々な異なる深さに形成され得ることを注意されたい。また、第2の複数のナノ結晶63は第1の複数のナノ結晶53の下の層(第1絶縁層54)内に配置されるので、第2の複数のナノ結晶63は第1の複数のナノ結晶53の下方に配置される。1つの実施形態において、第2の複数のナノ結晶63は約30〜70オングストロームの範囲内の平均直径を有する。1つの実施形態において、第2の複数のナノ結晶53の平均直径は第1の複数のナノ結晶53の平均直径未満である。また、1つの実施形態において、第1および第2の複数のナノ結晶が合わさって、1平方センチメートル(cm2)あたり約1E12ナノ結晶より大きなナノ結晶の密度をもたらす。
【0022】
なお、第1の複数のナノ結晶53が注入60の間マスクとして作用するので、堆積による第1の複数のナノ結晶53の形成は、第1の複数のナノ結晶53の形成および得られる密度の、改善された制御を可能にし得る。斯くして、第2の複数のナノ結晶63のナノ結晶は、第1の複数のナノ結晶53のナノ結晶に過度に接近して配置されずに、第1の複数のナノ結晶53のナノ結晶間に位置する絶縁材料の領域に形成される可能性が高くなる。また、注入60の間、注入60に使用される注入材料に依存して、第1の複数のナノ結晶53のナノ結晶はサイズを増加し得る。
【0023】
図14は、第1の複数のナノ結晶53の上方(ナノ結晶55〜59の上方)の第2結晶絶縁層68の形成および第2絶縁層68の上方の半導体ゲート層70の形成の後の半導体デバイス50を示す。図14に示すように、第1絶縁層54の上方の第1の複数のナノ結晶53の形成および第1絶縁層54内の第2の複数のナノ結晶63の形成が完了した後、第2絶縁層68が、例えば堆積によって、第1の複数のナノ結晶53の上方に形成され得る。1つの実施形態において、第2絶縁層68は酸化物を含んでおり、上部誘電体層と呼ばれることもある。また、1つの実施形態において、半導体ゲート層70はポリシリコン層である。
【0024】
図15は、ゲートスタックを形成するように半導体ゲート層70をパターニングした後、且つ側壁スペーサ72およびソース/ドレイン領域74および76の形成の後の、半導体デバイス50を示す。半導体ゲート層70はゲートスタックを形成するようにパターニングされ、ここで、ゲートスタックは、第1絶縁層54の部分、第1絶縁層54内の第2の複数のナノ結晶63の部分(例えば、ナノ結晶65および66を含む)、第1絶縁層54の部分の上方の第1の複数のナノ結晶53の部分(例えば、ナノ結晶56および57を含む)、第1の複数のナノ結晶53の部分の上方の第2絶縁層68の部分、および第2絶縁層68の部分の上方の半導体ゲート層70の部分を含む。ゲートスタックの形成後、側壁スペーサ72がゲートスタックを囲んで形成され、ソース/ドレイン領域74および76が、ゲートスタックの側壁に横方向に隣接して、基板22内に形成され得る。よって、1つの実施形態において、図15の半導体デバイスは、実質的に完成された半導体デバイスであり、例えば、不揮発性メモリセルの不揮発性ストレージデバイスとして使用され得る。
【0025】
なお、第1の複数のナノ結晶の形成に続いての第2の複数のナノ結晶(例えば、ナノ結晶65および66)の形成は、第1の複数のナノ結晶のナノ結晶(例えば、ナノ結晶56および57)の間に存在する絶縁材料の空間を減少させる。斯くして、より大きな電荷量をナノ結晶(第1および第2の複数のナノ結晶の両方)内に格納することが可能であり、同時に、ナノ結晶間の絶縁材料内にトラップされ得る電子の量が減少される。これは、例えば、メモリセルの向上された性能および向上されるたサイクル耐性をもたらし得る。また、第1の複数のナノ結晶53および第2の複数のナノ結晶63は異なる材料から形成されてもよい。
【0026】
ここまでで認識されるように、第1の複数のナノ結晶の形成後に、第2複数のナノ結晶が、第1の複数のナノ結晶のナノ結晶間に位置する絶縁材料の領域内に形成される、半導体デバイスを形成する方法が提供される。1つの実施形態において、第2の複数のナノ結晶は、底部誘電体層または上部誘電体層のような絶縁材料の領域に注入材料を注入し、次に、注入材料をアニールすることによって形成される。斯くして、第2の複数のナノ結晶は、(第1および第2の複数のナノ結晶の双方の)トータルのナノ結晶の密度を増大させ、よって、性能およびサイクル耐性を高め得る。
【0027】
ここでは具体的な実施の形態を参照しながら本発明を説明した。しかし、添付の特許請求の範囲で定められる本発明の範囲を逸脱することなく、様々な修正及び変更が加えられ得ることが理解されよう。例えば、第1の複数のナノ結晶のナノ結晶間に位置する絶縁材料の領域に形成される第2の複数のナノ結晶は、底部誘電体層または上部誘電体層のいずれに配置されてもよい。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものである。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。
【0028】
さらに、明細書及び特許請求の範囲において、「前方」、「後方」、「上方」、「下方」、「上に」、「下に」など用語が、もしあるとすれば、説明の目的で用いられているが、これは必ずしも恒久的な相対関係を説明するものではない。これらのそのように用いられた用語は、適切な状況下においては交換可能であり、本明細書において説明される発明の実施形態は、例えば、明細書において図示または説明されたもの以外の位置づけによる動作が可能である。
【0029】
特に明記しない限り、「第1」及び「第2」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【0030】
以下は、本発明の様々な実施形態である。
【0031】
項目1は半導体デバイスを形成する方法を含み、該方法は、基板を設けるステップと、前記基板の表面の上方に第1絶縁層を形成するステップと、前記第1絶縁層上に第1の複数のナノ結晶を形成するステップと、前記第1複数のナノ結晶の上方に第2絶縁層を形成するステップと、前記第2絶縁層に第1材料を注入するステップと、前記第1材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップとを含む。項目2は項目1の方法を含み、前記第1の複数のナノ結晶を形成するステップは、前記第1絶縁層上に第2材料を堆積するステップと、前記第2材料をアニールして前記第1の複数のナノ結晶を形成するステップとを含む。項目3は項目2の方法を含み、前記第2材料は半導体材料または金属を含み得る。項目4は項目2の方法を含み、前記第2材料はアモルファスシリコンである。項目5は項目1の方法を含み、前記第2絶縁層の上方にポリシリコン層を形成するステップと、不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップとをさらに含む。項目6は項目1の方法を含み、前記第1材料をアニールするステップは、約600と950℃との間の温度で前記第1材料をアニールすることを含む。項目7は項目1の方法を含み、前記第1および第2の複数のナノ結晶が合わさって、1平方センチメートル(cm2)あたり約1E12ナノ結晶より高いナノ結晶密度を提供する。項目8は項目1の方法を含み、前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する。項目9は項目1の方法を含み、前記第1および第2の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する。
【0032】
項目10は半導体デバイスを形成する方法を含み、該方法は、基板を設けるステップと、前記基板の表面の上方に第1絶縁層を形成するステップと、前記第1絶縁層上に第1材料を堆積するステップと、前記第1材料をアニールして第1の複数のナノ結晶を形成するステップと、前記第1の複数のナノ結晶の上方に第2絶縁層を形成するステップと、前記第2絶縁層に第2材料を注入するステップと、前記第2材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップとを含む。項目11は項目10の方法を含み、前記第1材料を堆積するステップおよび前記第1材料をアニールするステップは、所定の反復回数、前記第1材料を堆積およびアニールするステップを含む。項目12は項目10の方法を含み、前記第2絶縁層の上方にポリシリコン層を形成するステップと、不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、をさらに含む。項目13は項目10の方法を含み、前記第1材料をアニールするステップは、約600と950℃との間の温度で前記第1材料をアニーリングすることを含み、前記第2材料をアニールするステップは、約600と950℃との間の温度で前記第2材料をアニーリングすることを含む。項目14は項目10の方法を含み、前記第1および第2の複数のナノ結晶が合わさって、1平方センチメートル(cm2)あたり1E12ナノ結晶より高いナノ結晶密度を提供する。項目15は項目10の方法を含み、前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する。項目16は項目10の方法を含み、前記第1および第2の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する。
【0033】
項目17は半導体デバイスを形成する方法を含み、該方法は、半導体基板を設けるステップと、前記基板の表面の上方に第1絶縁層を形成するステップと、前記第1絶縁層上にアモルファスシリコンを堆積するステップと、前記アモルファスシリコンをアニールして第1の複数のナノ結晶を形成するステップと、前記第1の複数のナノ結晶の上方に第2絶縁層を形成するステップと、前記第2絶縁層に半導体材料を注入するステップと、前記半導体材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップと、前記第2絶縁層の上方にポリシリコン層を形成するステップと、不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップとを含む。項目18は項目17の方法を含み、前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する。項目19は項目17の方法を含み、前記アモルファスシリコンを堆積するステップおよび前記アモルファスシリコンをアニールするステップは、所定の反復回数、アモルファスシリコンを堆積およびアニールするステップを含む。項目20は項目17の方法を含み、前記第1および第2の複数のナノ結晶が合わさって、1平方センチメートル(cm2)あたり約1E12ナノ結晶より高いナノ結晶密度を提供する。
【符号の説明】
【0034】
10 半導体デバイス
12、52 基板
14、28、54、68 絶縁層
16 半導体層
18、32、62 アニール
20−24、26、53、55−59 (第1の)ナノ結晶
30、60 注入
34−38、63−67 (第2の)ナノ結晶
40、70 ゲート層
42、72 側壁スペーサ
44、46、74、76 ソース/ドレイン領域
【特許請求の範囲】
【請求項1】
半導体デバイスを形成する方法であって、
基板を設けるステップと、
前記基板の表面の上方に第1絶縁層を形成するステップと、
前記第1絶縁層上に第1の複数のナノ結晶を形成するステップと、
前記第1複数のナノ結晶の上方に第2絶縁層を形成するステップと、
前記第2絶縁層に第1材料を注入するステップと、
前記第1材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップと、
を含む方法。
【請求項2】
前記第1の複数のナノ結晶を形成するステップは、
前記第1絶縁層上に第2材料を堆積するステップと、
前記第2材料をアニールして前記第1の複数のナノ結晶を形成するステップと、
を含む、請求項1に記載の方法。
【請求項3】
前記第2材料は半導体材料または金属を含む、請求項2に記載の方法。
【請求項4】
前記第2材料はアモルファスシリコンである、請求項2に記載の方法。
【請求項5】
前記第2絶縁層の上方にポリシリコン層を形成するステップと、
不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、
をさらに含む請求項1に記載の方法。
【請求項6】
前記第1材料をアニールするステップは、約600と950℃との間の温度で前記第1材料をアニールすることを含む、請求項1に記載の方法。
【請求項7】
前記第1および第2の複数のナノ結晶が合わさって、1cm2あたり約1E12ナノ結晶より高いナノ結晶密度を提供する、請求項1に記載の方法。
【請求項8】
前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する、請求項1に記載の方法。
【請求項9】
前記第1および第2の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する、請求項1に記載の方法。
【請求項10】
半導体デバイスを形成する方法であって、
基板を設けるステップと、
前記基板の表面の上方に第1絶縁層を形成するステップと、
前記第1絶縁層上に第1材料を堆積するステップと、
前記第1材料をアニールして第1の複数のナノ結晶を形成するステップと、
前記第1の複数のナノ結晶の上方に第2絶縁層を形成するステップと、
前記第2絶縁層に第2材料を注入するステップと、
前記第2材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップと、
を含む方法。
【請求項11】
前記第1材料を堆積するステップおよび前記第1材料をアニールするステップは、所定の反復回数、前記第1材料を堆積およびアニールするステップを含む、請求項10に記載の方法。
【請求項12】
前記第2絶縁層の上方にポリシリコン層を形成するステップと、
不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、
をさらに含む請求項10に記載の方法。
【請求項13】
前記第1材料をアニールするステップは、約600と950℃との間の温度で前記第1材料をアニーリングすることを含み、前記第2材料をアニールするステップは、約600と950℃との間の温度で前記第2材料をアニーリングすることを含む、請求項10に記載の方法。
【請求項14】
前記第1および第2の複数のナノ結晶が合わさって、1cm2あたり1E12ナノ結晶より高いナノ結晶密度を提供する、請求項10に記載の方法。
【請求項15】
前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する、請求項10に記載の方法。
【請求項16】
前記第1および第2の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する、請求項10に記載の方法。
【請求項17】
半導体デバイスを形成する方法であって、
半導体基板を設けるステップと、
前記基板の表面の上方に第1絶縁層を形成するステップと、
前記第1絶縁層上にアモルファスシリコンを堆積するステップと、
前記アモルファスシリコンをアニールして第1の複数のナノ結晶を形成するステップと、
前記第1の複数のナノ結晶の上方に第2絶縁層を形成するステップと、
前記第2絶縁層に半導体材料を注入するステップと、
前記半導体材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップと、
前記第2絶縁層の上方にポリシリコン層を形成するステップと、
不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、
を含む方法。
【請求項18】
前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する、請求項17に記載の方法。
【請求項19】
前記アモルファスシリコンを堆積するステップおよび前記アモルファスシリコンをアニールするステップは、所定の反復回数、アモルファスシリコンを堆積およびアニールするステップを含む、請求項17に記載の方法。
【請求項20】
前記第1および第2の複数のナノ結晶が合わさって、1cm2あたり約1E12ナノ結晶より高いナノ結晶密度を提供する、請求項17に記載の方法。
【請求項1】
半導体デバイスを形成する方法であって、
基板を設けるステップと、
前記基板の表面の上方に第1絶縁層を形成するステップと、
前記第1絶縁層上に第1の複数のナノ結晶を形成するステップと、
前記第1複数のナノ結晶の上方に第2絶縁層を形成するステップと、
前記第2絶縁層に第1材料を注入するステップと、
前記第1材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップと、
を含む方法。
【請求項2】
前記第1の複数のナノ結晶を形成するステップは、
前記第1絶縁層上に第2材料を堆積するステップと、
前記第2材料をアニールして前記第1の複数のナノ結晶を形成するステップと、
を含む、請求項1に記載の方法。
【請求項3】
前記第2材料は半導体材料または金属を含む、請求項2に記載の方法。
【請求項4】
前記第2材料はアモルファスシリコンである、請求項2に記載の方法。
【請求項5】
前記第2絶縁層の上方にポリシリコン層を形成するステップと、
不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、
をさらに含む請求項1に記載の方法。
【請求項6】
前記第1材料をアニールするステップは、約600と950℃との間の温度で前記第1材料をアニールすることを含む、請求項1に記載の方法。
【請求項7】
前記第1および第2の複数のナノ結晶が合わさって、1cm2あたり約1E12ナノ結晶より高いナノ結晶密度を提供する、請求項1に記載の方法。
【請求項8】
前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する、請求項1に記載の方法。
【請求項9】
前記第1および第2の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する、請求項1に記載の方法。
【請求項10】
半導体デバイスを形成する方法であって、
基板を設けるステップと、
前記基板の表面の上方に第1絶縁層を形成するステップと、
前記第1絶縁層上に第1材料を堆積するステップと、
前記第1材料をアニールして第1の複数のナノ結晶を形成するステップと、
前記第1の複数のナノ結晶の上方に第2絶縁層を形成するステップと、
前記第2絶縁層に第2材料を注入するステップと、
前記第2材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップと、
を含む方法。
【請求項11】
前記第1材料を堆積するステップおよび前記第1材料をアニールするステップは、所定の反復回数、前記第1材料を堆積およびアニールするステップを含む、請求項10に記載の方法。
【請求項12】
前記第2絶縁層の上方にポリシリコン層を形成するステップと、
不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、
をさらに含む請求項10に記載の方法。
【請求項13】
前記第1材料をアニールするステップは、約600と950℃との間の温度で前記第1材料をアニーリングすることを含み、前記第2材料をアニールするステップは、約600と950℃との間の温度で前記第2材料をアニーリングすることを含む、請求項10に記載の方法。
【請求項14】
前記第1および第2の複数のナノ結晶が合わさって、1cm2あたり1E12ナノ結晶より高いナノ結晶密度を提供する、請求項10に記載の方法。
【請求項15】
前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する、請求項10に記載の方法。
【請求項16】
前記第1および第2の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する、請求項10に記載の方法。
【請求項17】
半導体デバイスを形成する方法であって、
半導体基板を設けるステップと、
前記基板の表面の上方に第1絶縁層を形成するステップと、
前記第1絶縁層上にアモルファスシリコンを堆積するステップと、
前記アモルファスシリコンをアニールして第1の複数のナノ結晶を形成するステップと、
前記第1の複数のナノ結晶の上方に第2絶縁層を形成するステップと、
前記第2絶縁層に半導体材料を注入するステップと、
前記半導体材料をアニールして前記第2絶縁層内に第2の複数のナノ結晶を形成するステップと、
前記第2絶縁層の上方にポリシリコン層を形成するステップと、
不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、
を含む方法。
【請求項18】
前記第1の複数のナノ結晶は約50〜150オングストロームの間の平均直径を有し、前記第2の複数のナノ結晶は約30〜70オングストロームの間の平均直径を有する、請求項17に記載の方法。
【請求項19】
前記アモルファスシリコンを堆積するステップおよび前記アモルファスシリコンをアニールするステップは、所定の反復回数、アモルファスシリコンを堆積およびアニールするステップを含む、請求項17に記載の方法。
【請求項20】
前記第1および第2の複数のナノ結晶が合わさって、1cm2あたり約1E12ナノ結晶より高いナノ結晶密度を提供する、請求項17に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−222364(P2012−222364A)
【公開日】平成24年11月12日(2012.11.12)
【国際特許分類】
【出願番号】特願2012−90521(P2012−90521)
【出願日】平成24年4月11日(2012.4.11)
【出願人】(504199127)フリースケール セミコンダクター インコーポレイテッド (806)
【Fターム(参考)】
【公開日】平成24年11月12日(2012.11.12)
【国際特許分類】
【出願日】平成24年4月11日(2012.4.11)
【出願人】(504199127)フリースケール セミコンダクター インコーポレイテッド (806)
【Fターム(参考)】
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