不揮発性メモリ素子及びその形成方法
【課題】不揮発性メモリ素子およびその形成方法を提供する。
【解決手段】本発明の不揮発性メモリ素子は、半導体基板に形成された第１及び第２不純物拡散領域、前記第１及び第２不純物拡散領域の間の半導体基板のチャンネル領域上に形成されたメモリセルを含む。前記メモリセルは前記チャンネル領域上に形成された積層ゲート構造及び前記チャンネル領域上に、そして前記積層ゲート構造の両側壁上に形成された第１及び第２選択ゲートを含む。前記第１及び第２選択ゲートがスペーサ形態で前記積層ゲート構造の両側壁に自己整列されるので、メモリセルの大きさを減らすことができるので、素子の集積度を向上させることができる。
【解決手段】本発明の不揮発性メモリ素子は、半導体基板に形成された第１及び第２不純物拡散領域、前記第１及び第２不純物拡散領域の間の半導体基板のチャンネル領域上に形成されたメモリセルを含む。前記メモリセルは前記チャンネル領域上に形成された積層ゲート構造及び前記チャンネル領域上に、そして前記積層ゲート構造の両側壁上に形成された第１及び第２選択ゲートを含む。前記第１及び第２選択ゲートがスペーサ形態で前記積層ゲート構造の両側壁に自己整列されるので、メモリセルの大きさを減らすことができるので、素子の集積度を向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその形成方法に係り、さらに詳細には不揮発性メモリ素子及びその形成方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭは電気的にデータの消去と貯蔵（プログラム）が可能であり、電源供給が遮断されてもデータの保存が可能な不揮発性メモリ素子の一種である。
【０００３】
一般的に、不揮発性メモリ素子のメモリセル構造はスプリットゲート型（ｓｐｌｉｔ ｇａｔｅ ｔｙｐｅ）及び積層ゲート型（ｓｔａｃｋｅｄ ｇａｔｅ ｔｙｐｅ）の二つの構造とすることができる。図１に通常の積層ゲートセルが示されている。図１を参照すると、通常の積層ゲートセルでは基板１１上にフローティングゲート１５及びコントロールゲート１９が順次に積層されており、基板１１とフローティングゲート１５との間にはトンネリング酸化膜１３が、フローティングゲート１５とコントロールゲート１９との間にはブロッキング酸化膜１７が介在する。そして、積層ゲート構造の両側の基板にソース及びドレイン接合領域２１Ｓ、２１Ｄが位置する。このような積層ゲートセルはチャンネルホットキャリアインジェクション（ＣＨＥＩ:ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎｉｎｊｅｃｔｉｏｎ）を利用してドレイン側２１Ｄでプログラミング（ｐｒｏｇｒａｍｍｉｎｇ）動作を実施し、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング（ｔｕｎｎｅｌｉｎｇ）を利用してソース側２１Ｓで消去動作を実施する。このような積層ゲートセルは大きさが小さくて高集積化に有利であるので、創始期に多用した。
【０００４】
しかし、このような積層ゲートセルの短所では、過剰消去（０ｖｅｒ−ｅｒａｓｅ）の問題が報告されている。過剰消去問題は積層ゲートセルでの消去動作のうちフローティングゲートが過度に放電（ｄｉｓｃｈａｒｇｅｄ）された時に発生する。過度に放電したセルのスレッショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅｓ）はマイナスの値を示す。したがって、セルが選択されない、すなわちコントロールゲートに読み出し電圧（ｒｅａｄ ｖｏｌｔａｇｅ）を加えない状態でも電流が流れるようになる問題が発生する。
【０００５】
このような過剰消去問題を解決するため、二つの構造のセルが導入した。一つは、２トランジスタセル（ｔｗｏ−ｔｒａｎｓｉｓｔｏｒ ｃｅｌｌ）であり、他の一つは、スプリットゲートセルである。図２は通常の２トランジスタセルを示す。図２を参照すると、通常の２トランジスタセルでは通常の積層ゲートセル１０から離隔された選択トランジスタ（ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）２０が追加採用された。プログラム及び消去は通常の積層ゲートセル構造１０からなる。セルが選択されない時には、選択ゲート（ｓｅｌｅｃｔ ｇａｔｅ）１５ｓが過度に放電されたフローティングゲート１５による漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）を防止する。しかし、このような２トランジスタセル構造は積層ゲートセル１０と選択トランジスタ２０との間に不純物拡散領域２１Ｄが存在するので、メモリ素子の高集積化の実現が困難となっている。
【０００６】
一方、図３は通常のスプリットゲートセル３０を示す。通常のスプリットゲートセル３０は図２の選択ゲート１５s 及び積層ゲートセルのコントロールゲート１９が一つのコントロールゲート３９に合された構造を有する。コントロールゲート３９の一部はフローティングゲート３５の媒介なしに、基板３１上に形成され、コントロールゲート３９の一部はフローティングゲート３５を媒介して基板３１上に形成される。すなわち、積層ゲートの下部に二つのスプリットチャンネル４３ｃ１、４３ｃ２が存在する。コントロールゲート３９がターン−オフ（ｔｕｒｎ−ｏｆｆ）された時、コントロールゲート３９の下部に位置した選択ゲートチャンネル４３ｃ１が過度に放電されたフローティングゲート３５の下部に位置したフローティングゲートチャンネル４３ｃ２からの漏洩電流を防止する。しかし、スプリットゲートセルの主要短所は低いプログラミング効率及びプログラミング時、相対的に高いドレイン電圧を要求するというのである。またスプリットゲートセルにおいて、コントロールゲート３９下の選択ゲートチャンネル４３ｃ１の長さを一定にする必要があるのに、素子の高集積化によってコントロールゲート３９形成で誤整列が発生する可能性が高く、これによって、選択ゲートチャンネル４３ｃ１の長さを一定に確保することができなくなるという問題点が発生し得る。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、このような状況を考慮して案出され、本発明の目的は小さい大きさのメモリセルを有する不揮発性メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の目的を達成するために、本発明の実施形態は不揮発性メモリ素子を提供する。この不揮発性メモリ素子は、Ｆ−Ｎトンネリングを利用してプログラム及び消去動作を実行する。この不揮発性メモリ素子は、半導体基板上にフローティングゲート電極及びコントロールゲート電極が積層された積層ゲート構造及び前記積層ゲート構造の両側壁上に自己整列された第１及び第２選択ゲート電極を含むことを一特徴とする。
【０００９】
前記積層ゲート構造と前記基板の間にはＦ−Ｎトンネリングが起こる第１絶縁膜が介在する。前記フローティングゲート電極及び前記コントロールゲート電極の間には第２絶縁膜が位置する。前記選択ゲート電極及び前記積層ゲート構造、そして前記選択ゲート電極及び前記基板の間には第３絶縁膜が介在する。
【００１０】
このような不揮発性メモリ素子によると、前記選択ゲート電極が積層ゲート構造の両側壁に自己整列されるので、不揮発性メモリ素子の大きさを減らすことができる。また、前記選択ゲート電極によって過剰消去問題を避けることができる。
【００１１】
前記第１及び第２選択ゲート電極外側の半導体基板にドレイン領域及びソース領域として作用する第１不純物拡散領域及び第２不純物拡散領域が位置する。すなわち、前記第１及び第２不純物拡散領域の間に前記積層ゲート構造及び前記選択ゲートが位置する。結果的に、前記積層ゲート構造及び前記選択ゲート電極の下の基板にチャンネル領域が形成される。すなわち、前記積層ゲート構造と前記第１及び第２選択ゲート電極の間の基板にソース領域及びドレイン領域が位置しない。
【００１２】
これら不純物拡散領域のうちのいずれか一つ（例えば、第１不純物拡散領域、ドレイン領域）にビットラインが接続する。例えば、前記第１不純物拡散領域は前記第１選択ゲート電極に隣接して位置し、前記第２不純物拡散領域（ソース領域）は前記第２選択ゲート電極に隣接して位置する。
【００１３】
望ましくは、前記半導体基板はｎ型ウェル内に互いに離隔された複数個のｐ型ポケットウェルを含む。各々のｐ型ポケットウェル内に複数個のメモリセルが配列される。この際、コントロールゲート電極は行方向に伸ばしてワードラインを形成する。第１選択ゲート電極及び第２選択ゲート電極は行方向に伸ばして各々第１選択ライン及び第２選択ラインを形成する。第２不純物拡散領域は行方向に伸ばして共通ソースラインを形成する。列方向の第１不純物拡散領域（ドレイン領域）はビットラインに電気的に連結される。
【００１４】
この際、隣接たメモリセルの第１不純物拡散領域は互いに隣接し、隣接したメモリセルの第２不純物拡散領域は互いに隣接する。隣接した第１不純物拡散領域は等しいポケットウェルに形成されるか、または互いに異なるポケットウェルに形成されることができる。同様に、隣接した第２不純物拡散領域は等しいポケットウェルに形成されるか、または互いに異なるポケットウェルに形成されることができる。
【００１５】
本発明の一実施形態によると、各々のｐ型ポケットウェルはｋ×８ｎ個のメモリセル及びこれらメモリセルの各々の両側の第１及び第２不純物拡散領域を含む。ここでｎ及びｋは自然数である。また行列に配列されたメモリセルアレイでｋは行の数であり、８ｎは列の数である。この場合、列方向に隣接したソース領域（第１不純物拡散領域）は互いに異なるポケットウェルに形成されるか、等しいポケットウェルが形成されることができ、ドレイン領域の場合も同様である。
【００１６】
一方、隣接したドレイン領域が等しいポケットウェルに形成される場合、各々のｐ型ポケットウェルは２ｋ×８ｎ個のメモリセル及びこれらメモリセルの各々の両側の第１及び第２不純物拡散領域を含むことができる。ここで、ｎ及びｋは自然数であり、２ｋは行の数であり、８ｎは列の数である。すなわち、一つのｐ型ポケットウェルを通るワードライン数は２ｋ−１であり、ビットライン数は８ｎである。この場合、列方向に隣接したソース領域（第１不純物拡散領域）は互いに異なるポケットウェルに形成されるか、等しいポケットウェルが形成されることができる。
【００１７】
このようなメモリセルアレイで特定メモリセル（選択メモリセル）に対するプログラムのためには前記選択メモリセルに連結された選択ワードラインにプログラム電圧Ｖｐｐを印加し、前記選択ワードライン外の非選択ワードラインはフローティングさせ、前記第１選択ラインには動作電圧を印加し、前記第２選択ラインには接地電圧を印加し、前記選択メモリセルに連結された選択ビットラインには接地電圧を、前記選択ビットライン外の非選択ビットラインには動作電圧を印加し、前記共通ソースライン及びポケットウェルには接地電圧を印加する。これによって、前記選択メモリセルのフローティングゲート電極下部のチャンネル領域に強い電場が誘起されて前記特定メモリセルの第１絶縁膜を通じるＦ−Ｎトンネリングによって前記フローティング電極に電荷が充電される。
【００１８】
一方、前記選択メモリセル外のメモリセル（非選択メモリセル）のフローティングゲート下部の電場は前記非選択ビットラインによる動作電圧の影響を受けるので、前記非選択メモリセルに対するプログラムは発生しない。
【００１９】
一方、消去動作はバイト単位またはセクタ単位で行われる。すなわち、消去動作は一つのポケットウェルに形成されたバイト単位またはセクタ単位のメモリセルに対して行われる。
【００２０】
消去しようとするバイト単位またはセクタ単位のメモリセル（選択メモリセル）に連結された選択ワードラインに接地電圧０Ｖを印加し、前記選択ワードライン外の非選択ワードラインはフローティングさせる。前記選択メモリセルを含むポケットウェルに消去電圧Ｖｅｅを印加し、残りのポケットウェルには接地電圧を印加する。そして前記第１選択ライン、前記第２選択ライン、前記共通ソースライン及び前記ビットラインをフローティングさせる。これによって、選択メモリセルのフローティングゲート電極に貯蔵された電荷がＦ−Ｎトンネリングによって前記第１絶縁膜を通じてポケットウェルにすり抜けるようになる。
【００２１】
例えば、ｐ型ポケットウェルが１*８個のメモリセル（行方向に８個のメモリセル）有する場合、１バイト単位の消去動作が可能になる。
【００２２】
一方、ｐ型ポケットウェルが２*８個のメモリセル（行方向に８個のメモリセル及び列方向に２個のメモリセル）を有する場合を仮定する。この際、ｐ型ポケットウェルの２個のメモリセル列は互いに異なるワードラインによって制御される。したがって、この場合、等しいポケットウェルのワードラインを全部接地させれば、２バイト単位の消去動作が行われ、いずれか一つのワードラインだけ接地させれば、接地されたワードラインに連結された８個のメモリセルが消去される。すなわち、１バイト単位の消去動作が行われる。
【００２３】
特定メモリセル（選択メモリセル）に貯蔵された情報を判読するための読み出し動作のために共通ソースライン及びポケットウェルには接地電圧０Ｖを印加する。前記選択メモリセルに連結された選択ビットラインには第１読み出し電圧Ｖｒｅａｄ１を印加し、選択ビットライン外のビットラインには接地電圧を印加する。前記選択メモリセルに連結された選択ワードラインには第２読み出し電圧Ｖｒｅａｄ２を、選択ワードライン外の非選択ワードラインには遮断電圧Ｖｂｌｏｃｋを印加する。前記選択メモリセルの選択第１選択ラインには動作電圧を印加し、前記選択第１選択ライン外の非選択第１選択ラインには接地電圧を印加する。第２選択ラインには動作電圧を印加する。
【００２４】
前記本発明の目的を達成するために本発明の実施形態は不揮発性メモリ素子を提供する。この不揮発性メモリ素子は行方向及び列方向に配列されたメモリセルと前記メモリセル両側の基板に形成されたソース領域及びドレイン領域を含む。
【００２５】
前記メモリセルの各々は半導体基板上に第１絶縁膜を間に置いて積層されたフローティングゲート、第２絶縁膜及びコントロールゲートからなる積層ゲート構造、および第３絶縁膜を間に置いて前記積層ゲート構造の両側壁上に自己整列された第１選択ゲート及び第２選択ゲートを含む。行方向のメモリセルのコントロールゲートは互いに連結されてワードラインを形成し、行方向の第１選択ゲートは互いに連結されて第１選択ラインを、行方向の第２選択ゲートは互いに連結されて第２選択ラインを形成する。
【００２６】
列方向に隣合う一対のメモリセルのソース領域は互いに隣接し、列方向に隣合う一対のメモリセルのドレイン領域は互いに隣接する。特定行方向のソース領域は互いに連結されて共通ソースラインを形成する。特定列方向のドレイン領域はビットラインに電気的に連結され、前記ビットラインは前記ワードラインに直交する。
【００２７】
前記本発明の目的を達成するために本発明の実施形態は不揮発性メモリ素子形成方法を提供する。この方法は第１導電型の半導体基板を準備し、前記第１導電型の半導体基板上に第１絶縁膜を間に置いて電荷貯蔵膜、第２絶縁膜及び第１ゲート電極からなる積層ゲート構造を形成し、第３絶縁膜を間に置いて前記積層ゲート構造の両側壁及び前記基板上に第２ゲート電極スペーサ及び第３ゲート電極スペーサを形成して前記積層ゲート構造及びその両側壁上の第２及び第３ゲート電極スペーサで構成されたメモリセルを形成し、前記メモリセル両側の半導体基板に前記第２ゲート電極スペーサに隣接する第１不純物拡散領域及び前記第３ゲート電極スペーサに隣接した第２不純物拡散領域を形成することを含む。
【００２８】
本方法によると、前記第１ゲート電極スペーサ及び第２ゲート電極スペーサが前記積層ゲート構造の両側壁上に自己整列的な方式で形成される。したがって、メモリセルの大きさを減らすことができので、高い集積度を有する不揮発性メモリ素子を形成することができる。
【発明の効果】
【００２９】
本発明の多くの実施形態によると、選択ゲートが積層ゲート構造の両側壁に自己整列的な方式で形成される。したがって、追加的な写真工程の必要なしに選択ゲートを形成することだけではなく、メモリセルの大きさも減らすことができる。
【発明を実施するための最良の形態】
【００３０】
以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の望ましい実施形態を通じて容易に理解されるであろう。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。
【００３１】
本明細書で、どんな膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成されることができるもの、またはそれらの間に第３の膜が介在されることもできるものを意味する。また、図において、層及び領域の厚さは明確性のために誇張されたものである。また本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜などを記述するために使われたが、これら領域、膜がこのような用語によって限定されてはいけない。また、これら用語はただある所定領域または膜を他の領域または膜と区別させるために使われただけである。したがって、ある実施形態での第１膜に言及された膜が他の実施形態では第２膜に言及されることもできる。
【００３２】
図４及び図５は本発明の一実施形態による単位メモリセルの断面を示す半導体基板の断面図である。図４はビットライン方向（図６ＢのＩ−Ｉ'方向、列方向）で切断した時の断面図であり、図５はワードライン方向（図６ＢのＩＩ−ＩＩ’方向、行方向）で切断した時の断面図である。
【００３３】
まず、図４及び図５を参照すると、本発明の一実施形態による不揮発性メモリセルＭＣ１１は基板の活性領域１０７上に第１絶縁膜１１１を間に置いて形成された積層ゲート構造１１８及び前記積層ゲート構造１１８の両側壁上に第３絶縁膜１１９を間に置いて自己整列されたスペーサ形態の第１選択ゲート１２１ａ及び第２選択ゲート１２１ｂを含む。積層ゲート構造１１８はフローティングゲート１１３、第２絶縁膜１１５及びコントロールゲート１１７を含む。結局、本発明による不揮発性メモリセルは３個のゲート、すなわち、コントロールゲート１１７、第１選択ゲート１２１ａ及び第２選択ゲート１２１ｂを含む。第１及び第２不純物拡散領域１２３Ｄ、１２３Ｓが第１及び第２選択ゲート１２１ａ、１２１ｂ外側の基板に位置する。すなわち、第１及び第２不純物拡散領域１２３Ｄ、１２３Ｓの間に積層ゲート構造１１８及び第１及び第２選択ゲート１２１ａ、１２１ｂが位置する。したがって、積層ゲート構造１１８下の基板と、第１及び第２選択ゲート１２１ａ、１２１ｂ下の基板に各々チャンネル領域１０５＿ｃ１、１０５＿ｃ２、１０５＿ｃ３が形成される。
【００３４】
第１絶縁膜１１１はトンネリング絶縁膜として、こちらでプログラム及び消去動作時電荷のトンネリング（Ｆ−Ｎトンネリング）が起こる。第１絶縁膜１１１は例えば熱酸化膜からなり、プログラム及び消去動作条件を考慮して適切な厚さを有する。第２絶縁膜１１５はフローティングゲート１１３及びコントロールゲート１１７の間に介在する絶縁膜として、これらの間の電荷流れ経路を遮断するいわゆるブロッキング絶縁膜である。例えば、第２絶縁膜１１５は酸化膜−窒化膜−酸化膜または酸化膜−窒化膜が順次に積層された多層膜からなる。第３絶縁膜１１９は第１及び第２選択ゲート１２１ａ、１２１ｂを積層ゲート構造１１８及び基板の活性領域１０７と電気的に隔離させる。例えば、第３絶縁膜１１９は化学気相蒸着法によって形成される酸化膜である。
【００３５】
基板の活性領域１０７はｐ型のバルク基板１０１に形成されたｎ型ウェル１０３及び前記ｎ型ウェル１０３内に形成されたｐ型ポケットウェル１０５を含む。後述するが、ｎ型ウェル１０３は複数個のｐ型ポケットウェル１０５を含むことができる。
【００３６】
また、各々のｐ型ポケットウェルはｋ*８ｎ個のメモリセル（ここでｎ及びｋは自然数であり、ｋは行の数であり、８ｎは列の数である）及びこれらメモリセルの各々の両側の第１及び第２不純物拡散領域を含む。望ましくは、各ｐ型ポケットウェル１０５には２ｋ−１（ここでｋは自然数）行、８ｎ列（ここでｎは自然数）個のメモリセルが位置することができる。すなわち、各ｐ型ポケットウェルには２ｋ−１*２ｎ個（ここで、ｎ及びｋは自然数であり、２ｋ−１は行方向に配列されたメモリセル個数であり、２ｎは列方向に配列されたメモリセルの個数）のメモリセルが位置することができる。これによって、消去動作時、ｐ型ポケットウェル１０５に適切なバイアス電圧を加えることで、バイト単位またはセクタ単位の消去動作が可能になる。
【００３７】
メモリセルＭＣ１１の両側の基板の活性領域１０７、すなわちｐ型ポケットウェル１０５には第１及び第２不純物拡散領域１２３Ｄ、１２３Ｓが位置する。第１不純物拡散領域１２３Ｄは第１選択ゲート１２１ａの外側に位置し、第２不純物拡散領域１２３Ｓは第製２選択ゲート１２１ｂの外側に隣接する。不純物拡散領域１２３Ｄ、１２３Ｓは選択ゲート１２１ａ、１２１ｂと一部重畳されることができる。
【００３８】
第１選択ゲート１２１ａ外側の第１不純物拡散領域１２３Ｄにビットライン１２７が電気的に接続する。
【００３９】
このようなメモリセルＭＣ１１の第１及び第２選択ゲート１２１ａ、１２１ｂがスペーサ形態で自己整列的に積層ゲート構造１１８の両側壁上に形成されるので、メモリセルＭＣ１１は小さい大きさを有し、狭い面積を占めるようになる。
【００４０】
メモリセルＭＣ１１のプログラム及び消去方式は第１絶縁膜１１１を通じるＦ−Ｎトンネリングを利用する。
【００４１】
すなわち、プログラム動作のため、コントロールゲート１１７にはプログラム電圧Ｖｐｐを、第１選択ゲート１２１ａには動作電圧Ｖｃｃを、そしてドレイン領域１２３Ｄ、第２選択ゲート１２１ｂ、ソース領域１２３Ｓ及びｐ型ポケットウェル１０５には接地電圧０Ｖを印加することによって、ｐ型ポケットウェル１０５から電荷がフローティングゲート１１３に注入される。これによって、メモリセルは例えば第１スレッショルド電圧Ｖｔｈ１を有するようになる。
【００４２】
消去動作のため、コントロールゲート１１７には接地電圧０Ｖを、ｐ型ポケットウェル１０５には消去電圧Ｖｅｅを、そして第１選択ゲート１２１ａ、第２選択ゲート１２１ｂ、ソース領域１２３Ｓ及びドレイン領域１２３Ｄはフローティングさせることによって、フローティングゲート１１３に貯蔵された電荷がｐ型ポケットウェル１０５に放出される。これによって、メモリセルは例えば第２スレッショルド電圧Ｖｔｈ２を有するようになる。
【００４３】
一方、ソース領域１２３Ｓ及びｐ型ポケットウェル１０５には接地電圧０Ｖを、ドレイン領域１２３Ｄには第１読み出し電圧Ｖｒｅａｄ１を、コントロールゲート１１７には第２読み出し電圧Ｖｒｅａｄ２、第１及び第２選択ゲート１２１ａ、１２１ｂには動作電圧Ｖｃｃを各々印加することによって、メモリセル１１８に対する読み出し動作が行われる。
【００４４】
プログラム動作が行われたメモリセルの第１スレッショルド電圧Ｖｔｈ１及び消去動作が行われたメモリセルの第２スレッショルド電圧Ｖｔｈ２は多様な値を有することができる。この際、コントロールゲート１１７に印加される第２読み出し電圧Ｖｒｅａｄ２はメモリセルの第１スレッショルド電圧Ｖｔｈ１及び第２スレッショルド電圧Ｖｔｈ２の間の値を有することができる。例えば、プログラムされたメモリセルの第１スレッショルド電圧が約５Ｖであり、消去されたメモリセルのスレッショルド電圧が約１Ｖである場合、コントロールゲート１１７に加えられる第２読み出し電圧Ｖｒｅａｄ２は１Ｖと５Ｖの間の値を有することができ、例えば、約３Ｖ内外を有することができる。一方、第１スレッショルド電圧が約２Ｖであり、第２スレッショルド電圧が約−２Ｖの場合、第２読み出し電圧Ｖｒｅａｄ２は−２Ｖと２Ｖとの間の値を有することができる、例えば、約０Ｖである。
【００４５】
例えば、メモリセルＭＣ１１がプログラムされた場合、メモリセルＭＣ１１、すなわち積層ゲート構造１１８のスレッショルド電圧は第１スレッショルド電圧を有するようになる。したがって、コントロールゲート１１７に第２読み出し電圧Ｖｒｅａｄ２を、そしてドレイン領域１２３Ｄには第１読み出し電圧Ｖｒｅａｄ１を、ソース領域１２３Ｓには接地電圧を印加し、第１及び第２選択ゲート１２１ａ、１２１ｂに動作電圧Ｖｃｃを印加する読み出し動作条件で、ソース領域１２３Ｓ及びドレイン領域１２３Ｄの間にチャンネルが（ソース領域からドレイン領域へ電荷の流れ）が生成されない。一方、メモリセルＭＣ１１が消去された場合、メモリセルＭＣ１１の積層ゲート構造１１８は第２スレッショルド電圧を有するようになり、等しい読み出し動作条件で選択メモリセルＭＣ１１のソース領域１２３Ｓ及びドレイン領域１２３Ｄの間にチャンネルが形成される。したがって、メモリセルＭＣ１１は互いに異なるスレッショルド電圧を有することによって、二進情報を貯蔵することができるようになる。
【００４６】
図６Ａは図４及び図５の単位メモリセルＭＣ１１に対する平面図であり、図６Ｂは単位メモリセルの例示的なセル配置を示す。図６ＢにメモリセルＭＣ１１〜ＭＣ１ｎ、ＭＣ２１〜ＭＣ２ｎ、．．．ＭＣｍ１〜ＭＣｍｎが行方向（ｘ軸方向、ワードライン方向）及び列方向（ｙ軸方向、ビットライン方向）に配置されている。図６Ａ及び図６Ｂを参照すると、素子分離領域１０９によって活性領域１０７が限定される。例えば、活性領域１０７はメッシュ（ｍｅｓｈ）形態を示す。水平方向（行方向）に伸ばした活性領域部分は行方向に配列された隣接したソース領域１２３Ｓを連結させるためのことである。垂直方向（列方向）に伸ばした活性領域部分に積層ゲート構造が位置する。また垂直に伸ばした活性領域部分にドレイン領域１２３Ｄが積層ゲート構造の外側に、そしてソース領域１２３Ｓの向かい側に位置する。
【００４７】
複数個のワードラインＷＬ＿１ 〜 ＷＬ＿ｍ（コントロールゲート電極）が垂直方向（ｙ軸方向）に伸ばした活性領域１０７と直交しながらｘ軸方向（行方向）に走る。複数個のビットラインＢL＿１〜ＢＬ＿ｎがワードラインと直交しながら活性領域１０７上を走り、ビットラインコンタクト１２８を通じてドレイン領域１２３Ｄに電気的に連結される。
【００４８】
各ワードラインと基板との間には第２絶縁膜１１５、フローティングゲート１１３及び第１絶縁膜１１１が位置する。フローティングゲート１１３、第２絶縁膜１１５及びワードライン（コントロールゲート）１１７が積層ゲート構造１１８（図４及び図５参照）を構成する。各ワードライン両側に第１選択ライン及び第２選択ラインがワードラインと並んで走る。例えばワードラインＷＬ＿１の両側に第１選択ラインＳＬ＿１１及び第２選択ラインＳＬ＿１２が走る。第１選択ライン及び第２選択ラインは図４ 及び図５の第１選択ゲート１２１ａ及び第２選択ゲート１２１ｂに各々対応する。第１選択ラインＳＬ＿１１ 〜 ＳＬ＿ｍ１外側の基板にドレイン領域１２３Ｄが、第２選択ラインＳＬ＿１２ 〜 ＳＬ＿ｍ２外側の基板にソース領域１２３Ｓが位置する。
【００４９】
等しい列に配列されたドレイン領域１２３Ｄは等しいビットラインに電気的に接続する。 列方向に隣接したメモリセルのソース領域１２３Ｓは互いに電気的に連結され、行方向に隣接したソース領域１２３Ｓは水平方向に伸ばした活性領域部分によって互いに電気的に連結され、共通ソースラインＣＳＬを形成する。等しい列のドレイン領域１２３Ｄは等しいビットラインに電気的に連結される。
【００５０】
ｐ型ポケットウェルをどんなに形成するかによって列方向に隣接したセルのドレイン領域及びソース領域は互いに等しいｐ型ポケットウェルに形成されるか、または他のポケットウェルに形成されることができる。すなわち、列方向に隣接したセルのソース領域が等しいｐ型ポケットウェルに形成されるか、互いに異なるｐ型ポケットウェルに形成されることができる。しかし、どの場合でも行方向に隣接したソース領域は互いに連結されて共通ソースラインＣＳＬを形成する。同様に、列方向に隣接したドレイン領域も等しいポケットウェルに形成されるか、互いに異なるポケットウェルに形成されることができる。望ましくは、列方向に隣接したセルのドレイン領域は等しいｐ型ポケットウェルに形成される。
【００５１】
例えば、一つのｐ型ポケットウェルはｋ*８ｎ個のメモリセル（ここでｎ及びｋは自然数であり、ｋは行の数であり、８ｎは列の数である）を含む。
【００５２】
さらに望ましくは、一つのｐ型ポケットウェルは行方向（ワードライン方向）に配列された８ｎ個（ここでｎは自然数）のメモリセル及び列方向に配列された２ｋ−１個（ここでｋは自然数）のメモリセルが位置することができる。すなわち、一つのｐ型ポケットウェルが２ｋ−１*８ｎ個（ここで、ｎ及びｋは自然数であり、２ｋ−１は列方向に配列されたメモリセルの個数であり、８ｎは行方向に配列されたメモリセルの個数）のメモリセルを含むことができる。
【００５３】
図７Ａおよび図７Ｂ、そして図８Ａ及び図８Ｂを参照してｐ型ポケットウェルにメモリセルが配置される例示的な方式を説明する。
【００５４】
図７Ａ及び図８Ａは図６のＩ−Ｉ'線に沿って切断した時の断面図であり、図７Ｂ及び図８Ｂは図６のＩＩ−ＩＩ'線に沿って切断した時の断面図である。
【００５５】
図７Ａ及び図７Ｂは一つのｐ型ポケットウェルに２行８列の１６個のメモリセルが形成される場合を示し、図８Ａ及び図８Ｂは４行８列の３２個のメモリセルが形成される場合、一つのｐ型ポケットウェルに形成された場合を示す。
【００５６】
図７Ａ及び図７Ｂを参照すると、行方向の８個のメモリセル及び列方向の２個のメモリセル、例えば、メモリセルＭＣ１１〜ＭＣ１８、ＭＣ２１〜ＭＣ２８が等しいｐ型ポケットウェルに形成される。すなわち、二つのワードラインが一つのｐ型ポケットウェルを通る。列方向に隣接したセルのソース領域は活性領域を共有し、互いに異なるｐ型ポケットウェルに形成される。一方、列方向に隣接したセルのドレイン領域は互いに等しいｐ型ポケットウェルに形成される。このようなメモリセル配置の場合、１バイト単位または２バイト単位で消去動作が可能になる。隣接したセルのソース領域が互いに異なるポケットウェルに形成されても局所配線によって互いに電気的に連結されることが望ましい。
【００５７】
一方、図８Ａ及び図８Ｂを参照すると、４行８列のメモリセル、すなわちメモリセル ＭＣ１１〜ＭＣ１８、ＭＣ２１〜ＭＣ２８、ＭＣ３１〜ＭＣ３８、ＭＣ４１〜ＭＣ４８が等しいｐ型ポケットウェルに属する。すなわち、４個のワードラインが一つのｐ型ポケットウェルを通る。したがって、この場合、ポケットウェル内の各ワードラインに適切なバイアス電圧を印加することによって、１バイト、２バイト、３バイトまたは４バイト単位の消去動作が可能になる。
【００５８】
図９は図６Ｂのメモリセルアレイに対する等価回路図である。図９を参照すると、ただ例示的なこととして２行８列のメモリセル（１６個のメモリセル）が一つのｐ型ポケットウェル内に形成される場合（図７Ａ及び図７Ｂ参照）におけるメモリセル配置に対する動作条件を説明する。図９を参照すると、複数個のワードラインＷＬ＿１〜ＷＬ＿ｍが行方向に走って、これらワードラインと直交しながら複数個のビットラインＢＬ＿１〜ＢＬ＿ｎが列方向に走る。
【００５９】
各ワードライン両側に第１選択ラインＳＬ＿１１〜ＳＬ＿ｍ１及び第２選択ライン ＳＬ＿１２〜ＳＬ＿ｍ２がワードラインと平行に走る。第１選択ラインＳＬ＿１１〜ＳＬ＿ｍ１外側のドレイン領域にビットラインが電気的に連結される。第２選択ラインＳＬ＿１２〜ＳＬ＿ｍ２外側のソース領域は互いに連結されて行方向に走るソースラインを形成し、隣接したソースラインが互いに連結されて共通ソースラインＣＳＬを形成する。ｐ型ポケットウェルは２行８列の１６個のメモリセルを有する。すなわち、一つのポケットウェルに２個のワードライン、すなわちポケットｐウェルｐ−Ｗｅｌｌ＿１にワードラインＷＬ＿１、ＷＬ＿２が通る。
【００６０】
一例として第１行、第１列のメモリセルＭＣ１１に対するプログラム及び読み出し、そしてポケットウェルｐ−Ｗｅｌｌ＿１内の８個のメモリセル、すなわち、第１行の８個のメモリセルＭＣ１１ 〜 ＭＣ１８に対する１バイト単位消去動作に対して説明する。下の表１はこのようなメモリセル配置に対する動作条件を示す。
【００６１】
【表１】
【００６２】
（プログラム動作）
プログラム対象である選択メモリセルＭＣ１１に対するプログラムのためには、第１行のワードラインＷＬ＿１選択ウォーラインにプログラム電圧Ｖｐｐを印加し、その外のワードラインＷＬ＿２〜ＷＬ＿ｍ非選択ワードラインはフローティングさせる。第１列のビットライン ＢＬ＿１選択ビットラインに接地電圧０Ｖを印加し、その外のビットラインＢＬ＿２〜ＢＬ＿ｎ（非選択ビットライン）に動作電圧Ｖｃｃを加える。第１行の第１選択ライン ＳＬ＿１１（選択第１選択ライン）には動作電圧Ｖｃｃを、その以の第１選択ラインＳＬ＿２１、．．．、ＳＬ＿ｍ１非選択第１選択ラインには接地電圧０Ｖを印加する。選択メモリセルを含む選択ポケットウェル及び選択ポケットウェル外の非選択ポケットウェルに接地電圧０Ｖを印加する。選択メモリセルに連結された選択共通ソースラインＣＬＳ及び選択共通ソースライン外の非選択ソースラインＣＳＬに接地電圧０Ｖを印加する。選択メモリセルの選択第２選択ラインＳＬ＿１２及び選択第２選択ライン外の非選択第２選択ラインＳＬ＿２２、．．．ＳＬ＿ｍ２に接地電圧０Ｖを印加する。
【００６３】
プログラム電圧は例えば約１５乃至約２０Ｖ程度である。動作電圧Ｖｃｃは第１選択ゲートの下にチャンネルが生成される程度の値を有し、例えば、約３．５Ｖ程度である。プログラム電圧及び動作電圧が設計によって多様に変更されることができることは当業者において自明である。
【００６４】
選択ワードラインＷＬ＿１にプログラム電圧が、選択ビットラインＢＬ＿１に接地電圧が、そして選択第１選択ラインＳＬ＿１１に動作電圧が印加されるので、選択メモリセルＭＣ１１のフローティングゲートの下部に強い電場が誘起されてＦ−Ｎトンネリングが起こり、したがって、選択ワードラインＷＬ＿１に連結された選択メモリセルＭＣ１１がプログラムされる。しかし、非選択ビットラインＢＬ＿２〜ＢＬ＿ｎに動作電圧が印加され、第１行の選択第１選択ラインには動作電圧が印加されるので、第１行の非選択メモリセルＭＣ１２〜ＭＣ１ｎには動作電圧Ｖｃｃがそのまま伝達されて該当の非選択メモリセル ＭＣ１２〜ＭＣ１ｎのフローティングゲートの下部で電場が弱くなる。したがって、選択メモリセルＭＣ１１を除いた第１行の非選択メモリセルＭＣ１２〜ＭＣ１ｎはプログラムされない。すなわち、選択ワードラインＷＬ＿１によるプログラム妨害、すなわち、ワードライン妨害（ｗｏｒｄ ｌｉｎｅ ｄｉｓｔｕｒｂａｎｃｅ）は発生しない。
【００６５】
一方、選択第２選択ライン ＳＬ＿１２に接地電圧が印加されるので、選択共通ソースラインＣＳＬを共有する他のメモリセルから選択メモリセルＭＣ１１が影響を受けなくなる。
【００６６】
また、非選択ワードラインＷＬ＿２〜ＷＬ＿ｍはフローティングされるので、たとえ選択ビットラインＢＬ＿１が接地され、非選択第１選択ラインＳＬ＿２１ 〜 ＳＬ＿ｍ１ に接地電圧が印加されても（非選択第１選択ラインに動作電圧が印加されても）第１列の非選択メモリセルＭＣ２１〜ＭＣｍ１のフローティングゲートの下部に強い電場が誘起されない。したがって、選択ビットラインＢＬ＿１によるプログラム妨害、すなわちビットライン妨害（ｂｉｔ ｌｉｎｅ ｄｉｓｔｕｒｂａｎｃｅ）は発生しない。
【００６７】
また、非選択ワードラインＷＬ＿２〜ＷＬ＿ｍはフローティングされ、非選択ビットラインＢＬ＿２〜ＢＬ＿ｎには動作電圧が印加されるので、非選択メモリセルＭＣ２２〜ＭＣ２ｎ、ＭＣ３２〜ＭＣ３ｎ、．．． 、ＭＣｍ２〜ＭＣｍｎはプログラムされない。
【００６８】
（消去動作）
＜１バイト単位消去動作＞
消去しようとする第１行の８個のメモリセルＭＣ１１〜ＭＣ１８（選択メモリセル）を含む選択ポケットウェルｐ−ｗｅｌｌ＿１に消去電圧Ｖｅｅを、選択ポケットウェル外の非選択ポケットウェルに接地電圧を印加する。選択メモリセルに連結された選択ワードライン ＷＬ＿１に接地電圧０Ｖを印加し、選択ワードライン外の非選択ワードラインＷＬ＿２〜ＷＬ＿ｍをフローティングさせる。残りの端子、すなわち、（選択及び非選択）ビットライン、（選択及び非選択）第１選択ライン、（選択及び非選択）第２選択ライン、及び（選択及び非選択）共通ソースラインをフローティングさせる。例えば、消去電圧はプログラム電圧と等しい値を有することができる。
【００６９】
このような動作条件によると、選択ポケットウェルｐ−ｗｅｌｌ＿１内の８個のメモリセル、すなわち、第１行の８個のメモリセルＭＣ１１ 〜 ＭＣ１８に貯蔵された電荷が放電され、これによって、１バイト単位の消去動作が行われる。選択メモリセルＭＣ１１ 〜 ＭＣ１８に隣接した非選択メモリセルの消去を防止するために非選択ワードラインＷＬ＿２〜ＷＬ＿ｍはフローティングさせ、非選択ポケットウェルは接地０Ｖさせる。ここで、等しいポケットウェルに形成される第２列の８個のメモリセルＭＣ２１〜ＭＣ２８に連結された非選択ワードラインＷＬ＿２はフローティングされるので、これらメモリセルに対する消去動作は発生しない。しかし、後述するように、選択ワードラインＷＬ＿１だけでなく非選択ワードラインＷＬ＿２にも接地電圧が印加される場合、２バイト単位の消去動作が可能になるであろう。
【００７０】
＜２バイト単位消去動作＞
選択ポケットウェルｐ−ｗｅｌｌ＿１に消去電圧Ｖｅｅを、選択ビットラインＷＬ＿１ 及びＷＬ＿２に接地電圧０Ｖを印加し、共通ソースラインＣＳＬ、第１及び第２選択ライン、ビットラインをフローティングさせる。したがって、選択ポケットウェルｐ−ウェル_１内の１６個のメモリセル、すなわち、第１行の８個のメモリセルＭＣ１１ 〜 ＭＣ１８及び第２行の８個のメモリセルＭＣ２１〜ＭＣ２８に貯蔵された電荷が放電され、これによって、２バイト単位の消去動作が行われる。選択メモリセルＭＣ１１〜ＭＣ１８及びＭＣ２１〜ＭＣ２８に隣接した非選択メモリセルの消去を防止するために非選択ワードラインＷＬ＿３〜ＷＬ＿ｍはフローティングさせ、非選択ポケットウェルは接地０Ｖさせる。
【００７１】
上述のようにポケットウェルをどんなに形成するかによって多様なバイト単位またはセクタ単位の消去動作が可能になる。
【００７２】
（読み出し動作）
選択メモリセルＭＣ１１に対する読み出し動作は次のとおりである。第１列の選択ビットラインＢＬ＿１には第１読み出し電圧Ｖｒｅａｄ１を、非選択ビットラインＢＬ＿２ 〜ＢＬ＿ｎには接地電圧０Ｖを印加する。第１行の選択第１選択ラインＳＬ＿１１には動作電圧Ｖｃｃを、非選択第１選択ラインＳＬ＿２１〜ＳＬ＿ｍ１には接地電圧０Ｖを印加する。選択ワードラインＷＬ＿１には第２読み出し電圧Ｖｒｅａｄ２を印加し、非選択ワードライン ＷＬ＿２〜ＷＬ＿ｍには遮断電圧Ｖｂｌｏｃｋを印加する。第２選択ラインＳＬ＿１２〜ＳＬ＿ｍ２には動作電圧Ｖｃｃを印加する。残りの端子、すなわち、ポケットウェル、共通ソースラインＣＳＬには接地電圧０Ｖを印加する。
【００７３】
第２読み出し電圧Ｖｒｅａｄ２はプログラムされたメモリセルのスレッショルド電圧Ｖｔｈ１及び消去されたメモリセルのスレッショルド電圧Ｖｔｈ２の中間値、すなわち平均値を有する。第１読み出し電圧Ｖｒｅａｄ１は読み出し動作でソースとドレインとの間に電場を形成させるために印加されることとして、約１．８Ｖである。第２読み出し電圧Ｖｒｅａｄ２がプラスの値を有する場合、例えば第２読み出し電圧Ｖｒｅａｄ２が動作電圧を有する場合、第１読み出し電圧Ｖｒｅａｄ１が第２読み出し電圧Ｖｒｅａｄ１と等しい値を有することができる。非選択ワードラインＷＬ＿２〜ＷＬ＿ｍに加えられる遮断電圧Ｖｂｌｏｃｋは非選択メモリセルの下部にチャンネルが形成されないようにする大きさを有することができる。例えば、非選択メモリセルのスレッショルド電圧が全部プラスの値を有する場合、遮断電圧Ｖｂｌｏｃｋは接地電圧でありうる。
【００７４】
読み出し動作で、非選択第１選択ラインＳＬ＿２１〜ＳＬ＿ｍ１に接地電圧が印加され、非選択ワードラインＷＬ＿１〜ＷＬ＿ｍには遮断電圧Ｖｂｌｏｃｋが印加されるので、非選択メモリセルによる読み出し妨害は発生しない。
【００７５】
以下では、本発明の一実施形態による不揮発性メモリ素子の形成方法に対して図１０Ａ乃至図１６Ａ及び図１０Ｂ乃至図１６Ｂを参照して説明する。本実施形態では一つのポケットウェルに１６個のメモリセルが形成される場合に限って説明する。またｐ型半導体基板が使われた場合を説明する。
【００７６】
図１０Ａ乃至図１６Ａは図６のＩ−Ｉ'線方向で切断した時の断面図であり、図１０Ｂ乃至図１６Ｂは図６のＩＩ−ＩＩ'線方向で切断した時の断面図である。
【００７７】
まず、図１０Ａ乃至図１０Ｂを参照すると、ｐ型半導体基板１０１上にｎ型ウェル領域１０３を形成した後、前記ｎ型ウェル１０３にｐ型ポケットウェル１０５を形成する。続いて、素子分離工程を通じて活性領域を限定する素子分離領域１０９を形成する。この際、図１０Ｂに示したように、各ｐ型ポケットウェル１０５には素子分離領域１０９によって行方向に８個の活性領域が画定されるようにｐ型ポケットウェル１０５及び素子分離領域１０９が形成される。素子分離領域１０９は例えば浅いトレンチ隔離技術などによる通常の方法を使用して形成される。
【００７８】
次に、図１１Ａおよび図１１Ｂを参照すると、Ｆ−Ｎトンネリングが起こる第１絶縁膜１１１を形成した後、ポケットウェル１０５上の活性領域にフローティングゲート電極パターン１１３pを形成する。第１絶縁膜１１１は例えば熱酸化膜で形成され、ローティング電極パターン１１３pは不純物にドーピングされたシリコンで形成される。
【００７９】
次に、図１２Ａおよび図１２Ｂを参照すると、第２絶縁膜１１５ａ及びコントロールゲート電極膜１１７ａを形成する。第２絶縁膜１１５ａは例えば酸化膜−窒化膜−酸化膜を順次に積層させることによって形成されるか、酸化膜−窒化膜を順次に積層させることによって形成されることができる。コントロールゲート電極膜１１７ａは例えば不純物にドーピングされたシリコンで形成される。
【００８０】
次に、図１３Ａ及び図１３Ｂを参照すると、積層された膜をパターニングして第１絶縁膜１１１、フローティングゲート電極１１３、第２絶縁膜１１５及びコントロールゲート電極１１７からなる積層ゲート構造１１８を形成する。次に、基板の全面に第３絶縁膜１１９を形成する。第３絶縁膜１１９は例えば化学気相蒸着法などの方法を使用して形成されることができる。
【００８１】
次に、図１４Ａ及び図１４Ｂを参照すると、導電膜１２１を第３絶縁膜１１９上に形成する。導電膜１２１は例えば不純物にドーピングされたシリコンで形成される。
【００８２】
次に、図１５Ａ及び図１５Ｂを参照すると、導電膜１２１に対する全面エッチング工程を進行して各々の積層ゲート構造１１８の両側壁に自己整列された第１選択ゲート（第１選択ライン）１２１ａ及び第２選択ゲート（第２選択ライン）１２１ｂを形成する。
【００８３】
続いて、図１５Ａ及び図１５Ｂを参照すると、イオン注入工程を進行して第１及び第２選択ゲート１２１ａ、１２１ｂの両側のｐ型ポケットウェル１０５にソース領域１２３Ｓ 及びドレイン領域１２３Ｄを形成する。
【００８４】
次に、図１６Ａ及び図１６Ｂを参照すると、層間絶縁膜１２５を形成した後、これをパターニングしてドレイン領域１２３Ｄを露出させるコンタクトホール１２７を形成する。続いて、コンタクトホール１２７を満たすように層間絶縁膜１２５上に導電物質を蒸着した後、これをパターニングしてドレイン領域１２３Ｄに電気的に接続するビットライン１２９を形成する。
【００８５】
このような本発明による不揮発性メモリ素子形成方法によると、第１選択ゲート及び第２選択ゲートが自己整列的な方式で積層ゲート構造の両側壁に形成されるので、メモリセルの大きさを減らすことができる。
【００８６】
一方、フローティングゲートパターン１１３ｐが自己整列的な方式によって、すなわち素子分離工程で自己整列的な方式で形成されることができる。これは図１７Ａ乃至図１９Ａ及び図１７Ｂ乃至図１９Ｂを参照して説明する。まず、図１７Ａ及び図１７Ｂを参照すると、上述のように、ｎ型ウェル１０３及びｐ型ポケットウェル１０５を形成した後、基板１０７上に第１絶縁膜及びフローティングゲート電極膜を形成した後、これらをパターニングして活性領域を限定する第１絶縁膜パターン１１１及びフローティングゲート電極パターン１１３ｐからなるトレンチエッチングマスク１１４を形成する。
【００８７】
次に、図１８Ａ及び図１８Ｂを参照すると、トレンチエッチングマスク１１４を使用して露出された基板をエッチングしてトレンチ１１６を形成した後、トレンチ１１６を満たすようにフローティングゲート電極パターン１１３p上に絶縁物質１０９ａを形成する。
【００８８】
次に、図１９Ａおよび図１９Ｂを参照すると、トレンチエッチングマスク１１４が露出されるまで絶縁物質１０９ａを平坦化エッチングして図１９Ａ及び図１９Ｂに示したように素子分離領域１０９を形成する。これによって、素子分離領域１０９を形成することと同時にフローティングゲート電極パターン１１３ｐが素子分離領域１０９の間に自己整列的な方式で形成される。後続工程は上述の方式と等しく進行される。
【００８９】
今まで本発明に対してその望ましい実施形態を中心によく見た。本発明が属する技術分野で、通常の知識を持った者は本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態に実現されることができることを理解することができるであろう。したがって、本開示された実施形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それと同等な範囲内にあるすべての差異は本発明に含まれると解釈されなければならないであろう。
【図面の簡単な説明】
【００９０】
【図１】通常の積層ゲートセルを示す。
【図２】通常の２トランジスタセルを示す。
【図３】通常のスプリットゲートセルを示す。
【図４】本発明の望ましい実施形態による単位不揮発性メモリセルを示す。
【図５】本発明の望ましい実施形態による単位不揮発性メモリセルを示す。
【図６Ａ】単位メモリセルに対する平面図である。
【図６Ｂ】本発明の一実施形態による単位メモリセルの配置を示す。
【図７Ａ】図６のＩ−Ｉ'線に沿って切断した時の本発明の一実施形態によるメモリセル配置を示す断面図である。
【図７Ｂ】図６の ＩＩ−ＩＩ' 線に沿って切断した時の本発明の一実施形態によるメモリセルの配置を示す断面図である。
【図８Ａ】図６のＩ−Ｉ'線に沿って切断した時の本発明の一実施形態によるメモリセル配置を示す断面図である。
【図８Ｂ】図６のＩＩ−ＩＩ' 線に沿って切断した時の本発明の一実施形態によるメモリセルの配置を示す断面図である。
【図９】図６のメモリセル配置に対応する等価回路図である。
【図１０Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１０Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１１Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１１Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１２Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１２Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１３Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１３Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１４Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１４Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１５Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１５Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１６Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１６Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１７Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１７Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１８Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１８Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１９Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１９Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【符号の説明】
【００９１】
１１
１０７ 活性領域
１１１ 第１絶縁膜
１１３ フローティングゲート
１１７ コントロールゲート
１１８ 積層ゲート構造
１１９ 第３絶縁膜
１２１ａ 第１選択ゲート
１２１ｂ 第２選択ゲート
【技術分野】
【０００１】
本発明は半導体素子及びその形成方法に係り、さらに詳細には不揮発性メモリ素子及びその形成方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭは電気的にデータの消去と貯蔵（プログラム）が可能であり、電源供給が遮断されてもデータの保存が可能な不揮発性メモリ素子の一種である。
【０００３】
一般的に、不揮発性メモリ素子のメモリセル構造はスプリットゲート型（ｓｐｌｉｔ ｇａｔｅ ｔｙｐｅ）及び積層ゲート型（ｓｔａｃｋｅｄ ｇａｔｅ ｔｙｐｅ）の二つの構造とすることができる。図１に通常の積層ゲートセルが示されている。図１を参照すると、通常の積層ゲートセルでは基板１１上にフローティングゲート１５及びコントロールゲート１９が順次に積層されており、基板１１とフローティングゲート１５との間にはトンネリング酸化膜１３が、フローティングゲート１５とコントロールゲート１９との間にはブロッキング酸化膜１７が介在する。そして、積層ゲート構造の両側の基板にソース及びドレイン接合領域２１Ｓ、２１Ｄが位置する。このような積層ゲートセルはチャンネルホットキャリアインジェクション（ＣＨＥＩ:ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎｉｎｊｅｃｔｉｏｎ）を利用してドレイン側２１Ｄでプログラミング（ｐｒｏｇｒａｍｍｉｎｇ）動作を実施し、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング（ｔｕｎｎｅｌｉｎｇ）を利用してソース側２１Ｓで消去動作を実施する。このような積層ゲートセルは大きさが小さくて高集積化に有利であるので、創始期に多用した。
【０００４】
しかし、このような積層ゲートセルの短所では、過剰消去（０ｖｅｒ−ｅｒａｓｅ）の問題が報告されている。過剰消去問題は積層ゲートセルでの消去動作のうちフローティングゲートが過度に放電（ｄｉｓｃｈａｒｇｅｄ）された時に発生する。過度に放電したセルのスレッショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅｓ）はマイナスの値を示す。したがって、セルが選択されない、すなわちコントロールゲートに読み出し電圧（ｒｅａｄ ｖｏｌｔａｇｅ）を加えない状態でも電流が流れるようになる問題が発生する。
【０００５】
このような過剰消去問題を解決するため、二つの構造のセルが導入した。一つは、２トランジスタセル（ｔｗｏ−ｔｒａｎｓｉｓｔｏｒ ｃｅｌｌ）であり、他の一つは、スプリットゲートセルである。図２は通常の２トランジスタセルを示す。図２を参照すると、通常の２トランジスタセルでは通常の積層ゲートセル１０から離隔された選択トランジスタ（ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）２０が追加採用された。プログラム及び消去は通常の積層ゲートセル構造１０からなる。セルが選択されない時には、選択ゲート（ｓｅｌｅｃｔ ｇａｔｅ）１５ｓが過度に放電されたフローティングゲート１５による漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）を防止する。しかし、このような２トランジスタセル構造は積層ゲートセル１０と選択トランジスタ２０との間に不純物拡散領域２１Ｄが存在するので、メモリ素子の高集積化の実現が困難となっている。
【０００６】
一方、図３は通常のスプリットゲートセル３０を示す。通常のスプリットゲートセル３０は図２の選択ゲート１５s 及び積層ゲートセルのコントロールゲート１９が一つのコントロールゲート３９に合された構造を有する。コントロールゲート３９の一部はフローティングゲート３５の媒介なしに、基板３１上に形成され、コントロールゲート３９の一部はフローティングゲート３５を媒介して基板３１上に形成される。すなわち、積層ゲートの下部に二つのスプリットチャンネル４３ｃ１、４３ｃ２が存在する。コントロールゲート３９がターン−オフ（ｔｕｒｎ−ｏｆｆ）された時、コントロールゲート３９の下部に位置した選択ゲートチャンネル４３ｃ１が過度に放電されたフローティングゲート３５の下部に位置したフローティングゲートチャンネル４３ｃ２からの漏洩電流を防止する。しかし、スプリットゲートセルの主要短所は低いプログラミング効率及びプログラミング時、相対的に高いドレイン電圧を要求するというのである。またスプリットゲートセルにおいて、コントロールゲート３９下の選択ゲートチャンネル４３ｃ１の長さを一定にする必要があるのに、素子の高集積化によってコントロールゲート３９形成で誤整列が発生する可能性が高く、これによって、選択ゲートチャンネル４３ｃ１の長さを一定に確保することができなくなるという問題点が発生し得る。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、このような状況を考慮して案出され、本発明の目的は小さい大きさのメモリセルを有する不揮発性メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の目的を達成するために、本発明の実施形態は不揮発性メモリ素子を提供する。この不揮発性メモリ素子は、Ｆ−Ｎトンネリングを利用してプログラム及び消去動作を実行する。この不揮発性メモリ素子は、半導体基板上にフローティングゲート電極及びコントロールゲート電極が積層された積層ゲート構造及び前記積層ゲート構造の両側壁上に自己整列された第１及び第２選択ゲート電極を含むことを一特徴とする。
【０００９】
前記積層ゲート構造と前記基板の間にはＦ−Ｎトンネリングが起こる第１絶縁膜が介在する。前記フローティングゲート電極及び前記コントロールゲート電極の間には第２絶縁膜が位置する。前記選択ゲート電極及び前記積層ゲート構造、そして前記選択ゲート電極及び前記基板の間には第３絶縁膜が介在する。
【００１０】
このような不揮発性メモリ素子によると、前記選択ゲート電極が積層ゲート構造の両側壁に自己整列されるので、不揮発性メモリ素子の大きさを減らすことができる。また、前記選択ゲート電極によって過剰消去問題を避けることができる。
【００１１】
前記第１及び第２選択ゲート電極外側の半導体基板にドレイン領域及びソース領域として作用する第１不純物拡散領域及び第２不純物拡散領域が位置する。すなわち、前記第１及び第２不純物拡散領域の間に前記積層ゲート構造及び前記選択ゲートが位置する。結果的に、前記積層ゲート構造及び前記選択ゲート電極の下の基板にチャンネル領域が形成される。すなわち、前記積層ゲート構造と前記第１及び第２選択ゲート電極の間の基板にソース領域及びドレイン領域が位置しない。
【００１２】
これら不純物拡散領域のうちのいずれか一つ（例えば、第１不純物拡散領域、ドレイン領域）にビットラインが接続する。例えば、前記第１不純物拡散領域は前記第１選択ゲート電極に隣接して位置し、前記第２不純物拡散領域（ソース領域）は前記第２選択ゲート電極に隣接して位置する。
【００１３】
望ましくは、前記半導体基板はｎ型ウェル内に互いに離隔された複数個のｐ型ポケットウェルを含む。各々のｐ型ポケットウェル内に複数個のメモリセルが配列される。この際、コントロールゲート電極は行方向に伸ばしてワードラインを形成する。第１選択ゲート電極及び第２選択ゲート電極は行方向に伸ばして各々第１選択ライン及び第２選択ラインを形成する。第２不純物拡散領域は行方向に伸ばして共通ソースラインを形成する。列方向の第１不純物拡散領域（ドレイン領域）はビットラインに電気的に連結される。
【００１４】
この際、隣接たメモリセルの第１不純物拡散領域は互いに隣接し、隣接したメモリセルの第２不純物拡散領域は互いに隣接する。隣接した第１不純物拡散領域は等しいポケットウェルに形成されるか、または互いに異なるポケットウェルに形成されることができる。同様に、隣接した第２不純物拡散領域は等しいポケットウェルに形成されるか、または互いに異なるポケットウェルに形成されることができる。
【００１５】
本発明の一実施形態によると、各々のｐ型ポケットウェルはｋ×８ｎ個のメモリセル及びこれらメモリセルの各々の両側の第１及び第２不純物拡散領域を含む。ここでｎ及びｋは自然数である。また行列に配列されたメモリセルアレイでｋは行の数であり、８ｎは列の数である。この場合、列方向に隣接したソース領域（第１不純物拡散領域）は互いに異なるポケットウェルに形成されるか、等しいポケットウェルが形成されることができ、ドレイン領域の場合も同様である。
【００１６】
一方、隣接したドレイン領域が等しいポケットウェルに形成される場合、各々のｐ型ポケットウェルは２ｋ×８ｎ個のメモリセル及びこれらメモリセルの各々の両側の第１及び第２不純物拡散領域を含むことができる。ここで、ｎ及びｋは自然数であり、２ｋは行の数であり、８ｎは列の数である。すなわち、一つのｐ型ポケットウェルを通るワードライン数は２ｋ−１であり、ビットライン数は８ｎである。この場合、列方向に隣接したソース領域（第１不純物拡散領域）は互いに異なるポケットウェルに形成されるか、等しいポケットウェルが形成されることができる。
【００１７】
このようなメモリセルアレイで特定メモリセル（選択メモリセル）に対するプログラムのためには前記選択メモリセルに連結された選択ワードラインにプログラム電圧Ｖｐｐを印加し、前記選択ワードライン外の非選択ワードラインはフローティングさせ、前記第１選択ラインには動作電圧を印加し、前記第２選択ラインには接地電圧を印加し、前記選択メモリセルに連結された選択ビットラインには接地電圧を、前記選択ビットライン外の非選択ビットラインには動作電圧を印加し、前記共通ソースライン及びポケットウェルには接地電圧を印加する。これによって、前記選択メモリセルのフローティングゲート電極下部のチャンネル領域に強い電場が誘起されて前記特定メモリセルの第１絶縁膜を通じるＦ−Ｎトンネリングによって前記フローティング電極に電荷が充電される。
【００１８】
一方、前記選択メモリセル外のメモリセル（非選択メモリセル）のフローティングゲート下部の電場は前記非選択ビットラインによる動作電圧の影響を受けるので、前記非選択メモリセルに対するプログラムは発生しない。
【００１９】
一方、消去動作はバイト単位またはセクタ単位で行われる。すなわち、消去動作は一つのポケットウェルに形成されたバイト単位またはセクタ単位のメモリセルに対して行われる。
【００２０】
消去しようとするバイト単位またはセクタ単位のメモリセル（選択メモリセル）に連結された選択ワードラインに接地電圧０Ｖを印加し、前記選択ワードライン外の非選択ワードラインはフローティングさせる。前記選択メモリセルを含むポケットウェルに消去電圧Ｖｅｅを印加し、残りのポケットウェルには接地電圧を印加する。そして前記第１選択ライン、前記第２選択ライン、前記共通ソースライン及び前記ビットラインをフローティングさせる。これによって、選択メモリセルのフローティングゲート電極に貯蔵された電荷がＦ−Ｎトンネリングによって前記第１絶縁膜を通じてポケットウェルにすり抜けるようになる。
【００２１】
例えば、ｐ型ポケットウェルが１*８個のメモリセル（行方向に８個のメモリセル）有する場合、１バイト単位の消去動作が可能になる。
【００２２】
一方、ｐ型ポケットウェルが２*８個のメモリセル（行方向に８個のメモリセル及び列方向に２個のメモリセル）を有する場合を仮定する。この際、ｐ型ポケットウェルの２個のメモリセル列は互いに異なるワードラインによって制御される。したがって、この場合、等しいポケットウェルのワードラインを全部接地させれば、２バイト単位の消去動作が行われ、いずれか一つのワードラインだけ接地させれば、接地されたワードラインに連結された８個のメモリセルが消去される。すなわち、１バイト単位の消去動作が行われる。
【００２３】
特定メモリセル（選択メモリセル）に貯蔵された情報を判読するための読み出し動作のために共通ソースライン及びポケットウェルには接地電圧０Ｖを印加する。前記選択メモリセルに連結された選択ビットラインには第１読み出し電圧Ｖｒｅａｄ１を印加し、選択ビットライン外のビットラインには接地電圧を印加する。前記選択メモリセルに連結された選択ワードラインには第２読み出し電圧Ｖｒｅａｄ２を、選択ワードライン外の非選択ワードラインには遮断電圧Ｖｂｌｏｃｋを印加する。前記選択メモリセルの選択第１選択ラインには動作電圧を印加し、前記選択第１選択ライン外の非選択第１選択ラインには接地電圧を印加する。第２選択ラインには動作電圧を印加する。
【００２４】
前記本発明の目的を達成するために本発明の実施形態は不揮発性メモリ素子を提供する。この不揮発性メモリ素子は行方向及び列方向に配列されたメモリセルと前記メモリセル両側の基板に形成されたソース領域及びドレイン領域を含む。
【００２５】
前記メモリセルの各々は半導体基板上に第１絶縁膜を間に置いて積層されたフローティングゲート、第２絶縁膜及びコントロールゲートからなる積層ゲート構造、および第３絶縁膜を間に置いて前記積層ゲート構造の両側壁上に自己整列された第１選択ゲート及び第２選択ゲートを含む。行方向のメモリセルのコントロールゲートは互いに連結されてワードラインを形成し、行方向の第１選択ゲートは互いに連結されて第１選択ラインを、行方向の第２選択ゲートは互いに連結されて第２選択ラインを形成する。
【００２６】
列方向に隣合う一対のメモリセルのソース領域は互いに隣接し、列方向に隣合う一対のメモリセルのドレイン領域は互いに隣接する。特定行方向のソース領域は互いに連結されて共通ソースラインを形成する。特定列方向のドレイン領域はビットラインに電気的に連結され、前記ビットラインは前記ワードラインに直交する。
【００２７】
前記本発明の目的を達成するために本発明の実施形態は不揮発性メモリ素子形成方法を提供する。この方法は第１導電型の半導体基板を準備し、前記第１導電型の半導体基板上に第１絶縁膜を間に置いて電荷貯蔵膜、第２絶縁膜及び第１ゲート電極からなる積層ゲート構造を形成し、第３絶縁膜を間に置いて前記積層ゲート構造の両側壁及び前記基板上に第２ゲート電極スペーサ及び第３ゲート電極スペーサを形成して前記積層ゲート構造及びその両側壁上の第２及び第３ゲート電極スペーサで構成されたメモリセルを形成し、前記メモリセル両側の半導体基板に前記第２ゲート電極スペーサに隣接する第１不純物拡散領域及び前記第３ゲート電極スペーサに隣接した第２不純物拡散領域を形成することを含む。
【００２８】
本方法によると、前記第１ゲート電極スペーサ及び第２ゲート電極スペーサが前記積層ゲート構造の両側壁上に自己整列的な方式で形成される。したがって、メモリセルの大きさを減らすことができので、高い集積度を有する不揮発性メモリ素子を形成することができる。
【発明の効果】
【００２９】
本発明の多くの実施形態によると、選択ゲートが積層ゲート構造の両側壁に自己整列的な方式で形成される。したがって、追加的な写真工程の必要なしに選択ゲートを形成することだけではなく、メモリセルの大きさも減らすことができる。
【発明を実施するための最良の形態】
【００３０】
以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の望ましい実施形態を通じて容易に理解されるであろう。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。
【００３１】
本明細書で、どんな膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成されることができるもの、またはそれらの間に第３の膜が介在されることもできるものを意味する。また、図において、層及び領域の厚さは明確性のために誇張されたものである。また本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜などを記述するために使われたが、これら領域、膜がこのような用語によって限定されてはいけない。また、これら用語はただある所定領域または膜を他の領域または膜と区別させるために使われただけである。したがって、ある実施形態での第１膜に言及された膜が他の実施形態では第２膜に言及されることもできる。
【００３２】
図４及び図５は本発明の一実施形態による単位メモリセルの断面を示す半導体基板の断面図である。図４はビットライン方向（図６ＢのＩ−Ｉ'方向、列方向）で切断した時の断面図であり、図５はワードライン方向（図６ＢのＩＩ−ＩＩ’方向、行方向）で切断した時の断面図である。
【００３３】
まず、図４及び図５を参照すると、本発明の一実施形態による不揮発性メモリセルＭＣ１１は基板の活性領域１０７上に第１絶縁膜１１１を間に置いて形成された積層ゲート構造１１８及び前記積層ゲート構造１１８の両側壁上に第３絶縁膜１１９を間に置いて自己整列されたスペーサ形態の第１選択ゲート１２１ａ及び第２選択ゲート１２１ｂを含む。積層ゲート構造１１８はフローティングゲート１１３、第２絶縁膜１１５及びコントロールゲート１１７を含む。結局、本発明による不揮発性メモリセルは３個のゲート、すなわち、コントロールゲート１１７、第１選択ゲート１２１ａ及び第２選択ゲート１２１ｂを含む。第１及び第２不純物拡散領域１２３Ｄ、１２３Ｓが第１及び第２選択ゲート１２１ａ、１２１ｂ外側の基板に位置する。すなわち、第１及び第２不純物拡散領域１２３Ｄ、１２３Ｓの間に積層ゲート構造１１８及び第１及び第２選択ゲート１２１ａ、１２１ｂが位置する。したがって、積層ゲート構造１１８下の基板と、第１及び第２選択ゲート１２１ａ、１２１ｂ下の基板に各々チャンネル領域１０５＿ｃ１、１０５＿ｃ２、１０５＿ｃ３が形成される。
【００３４】
第１絶縁膜１１１はトンネリング絶縁膜として、こちらでプログラム及び消去動作時電荷のトンネリング（Ｆ−Ｎトンネリング）が起こる。第１絶縁膜１１１は例えば熱酸化膜からなり、プログラム及び消去動作条件を考慮して適切な厚さを有する。第２絶縁膜１１５はフローティングゲート１１３及びコントロールゲート１１７の間に介在する絶縁膜として、これらの間の電荷流れ経路を遮断するいわゆるブロッキング絶縁膜である。例えば、第２絶縁膜１１５は酸化膜−窒化膜−酸化膜または酸化膜−窒化膜が順次に積層された多層膜からなる。第３絶縁膜１１９は第１及び第２選択ゲート１２１ａ、１２１ｂを積層ゲート構造１１８及び基板の活性領域１０７と電気的に隔離させる。例えば、第３絶縁膜１１９は化学気相蒸着法によって形成される酸化膜である。
【００３５】
基板の活性領域１０７はｐ型のバルク基板１０１に形成されたｎ型ウェル１０３及び前記ｎ型ウェル１０３内に形成されたｐ型ポケットウェル１０５を含む。後述するが、ｎ型ウェル１０３は複数個のｐ型ポケットウェル１０５を含むことができる。
【００３６】
また、各々のｐ型ポケットウェルはｋ*８ｎ個のメモリセル（ここでｎ及びｋは自然数であり、ｋは行の数であり、８ｎは列の数である）及びこれらメモリセルの各々の両側の第１及び第２不純物拡散領域を含む。望ましくは、各ｐ型ポケットウェル１０５には２ｋ−１（ここでｋは自然数）行、８ｎ列（ここでｎは自然数）個のメモリセルが位置することができる。すなわち、各ｐ型ポケットウェルには２ｋ−１*２ｎ個（ここで、ｎ及びｋは自然数であり、２ｋ−１は行方向に配列されたメモリセル個数であり、２ｎは列方向に配列されたメモリセルの個数）のメモリセルが位置することができる。これによって、消去動作時、ｐ型ポケットウェル１０５に適切なバイアス電圧を加えることで、バイト単位またはセクタ単位の消去動作が可能になる。
【００３７】
メモリセルＭＣ１１の両側の基板の活性領域１０７、すなわちｐ型ポケットウェル１０５には第１及び第２不純物拡散領域１２３Ｄ、１２３Ｓが位置する。第１不純物拡散領域１２３Ｄは第１選択ゲート１２１ａの外側に位置し、第２不純物拡散領域１２３Ｓは第製２選択ゲート１２１ｂの外側に隣接する。不純物拡散領域１２３Ｄ、１２３Ｓは選択ゲート１２１ａ、１２１ｂと一部重畳されることができる。
【００３８】
第１選択ゲート１２１ａ外側の第１不純物拡散領域１２３Ｄにビットライン１２７が電気的に接続する。
【００３９】
このようなメモリセルＭＣ１１の第１及び第２選択ゲート１２１ａ、１２１ｂがスペーサ形態で自己整列的に積層ゲート構造１１８の両側壁上に形成されるので、メモリセルＭＣ１１は小さい大きさを有し、狭い面積を占めるようになる。
【００４０】
メモリセルＭＣ１１のプログラム及び消去方式は第１絶縁膜１１１を通じるＦ−Ｎトンネリングを利用する。
【００４１】
すなわち、プログラム動作のため、コントロールゲート１１７にはプログラム電圧Ｖｐｐを、第１選択ゲート１２１ａには動作電圧Ｖｃｃを、そしてドレイン領域１２３Ｄ、第２選択ゲート１２１ｂ、ソース領域１２３Ｓ及びｐ型ポケットウェル１０５には接地電圧０Ｖを印加することによって、ｐ型ポケットウェル１０５から電荷がフローティングゲート１１３に注入される。これによって、メモリセルは例えば第１スレッショルド電圧Ｖｔｈ１を有するようになる。
【００４２】
消去動作のため、コントロールゲート１１７には接地電圧０Ｖを、ｐ型ポケットウェル１０５には消去電圧Ｖｅｅを、そして第１選択ゲート１２１ａ、第２選択ゲート１２１ｂ、ソース領域１２３Ｓ及びドレイン領域１２３Ｄはフローティングさせることによって、フローティングゲート１１３に貯蔵された電荷がｐ型ポケットウェル１０５に放出される。これによって、メモリセルは例えば第２スレッショルド電圧Ｖｔｈ２を有するようになる。
【００４３】
一方、ソース領域１２３Ｓ及びｐ型ポケットウェル１０５には接地電圧０Ｖを、ドレイン領域１２３Ｄには第１読み出し電圧Ｖｒｅａｄ１を、コントロールゲート１１７には第２読み出し電圧Ｖｒｅａｄ２、第１及び第２選択ゲート１２１ａ、１２１ｂには動作電圧Ｖｃｃを各々印加することによって、メモリセル１１８に対する読み出し動作が行われる。
【００４４】
プログラム動作が行われたメモリセルの第１スレッショルド電圧Ｖｔｈ１及び消去動作が行われたメモリセルの第２スレッショルド電圧Ｖｔｈ２は多様な値を有することができる。この際、コントロールゲート１１７に印加される第２読み出し電圧Ｖｒｅａｄ２はメモリセルの第１スレッショルド電圧Ｖｔｈ１及び第２スレッショルド電圧Ｖｔｈ２の間の値を有することができる。例えば、プログラムされたメモリセルの第１スレッショルド電圧が約５Ｖであり、消去されたメモリセルのスレッショルド電圧が約１Ｖである場合、コントロールゲート１１７に加えられる第２読み出し電圧Ｖｒｅａｄ２は１Ｖと５Ｖの間の値を有することができ、例えば、約３Ｖ内外を有することができる。一方、第１スレッショルド電圧が約２Ｖであり、第２スレッショルド電圧が約−２Ｖの場合、第２読み出し電圧Ｖｒｅａｄ２は−２Ｖと２Ｖとの間の値を有することができる、例えば、約０Ｖである。
【００４５】
例えば、メモリセルＭＣ１１がプログラムされた場合、メモリセルＭＣ１１、すなわち積層ゲート構造１１８のスレッショルド電圧は第１スレッショルド電圧を有するようになる。したがって、コントロールゲート１１７に第２読み出し電圧Ｖｒｅａｄ２を、そしてドレイン領域１２３Ｄには第１読み出し電圧Ｖｒｅａｄ１を、ソース領域１２３Ｓには接地電圧を印加し、第１及び第２選択ゲート１２１ａ、１２１ｂに動作電圧Ｖｃｃを印加する読み出し動作条件で、ソース領域１２３Ｓ及びドレイン領域１２３Ｄの間にチャンネルが（ソース領域からドレイン領域へ電荷の流れ）が生成されない。一方、メモリセルＭＣ１１が消去された場合、メモリセルＭＣ１１の積層ゲート構造１１８は第２スレッショルド電圧を有するようになり、等しい読み出し動作条件で選択メモリセルＭＣ１１のソース領域１２３Ｓ及びドレイン領域１２３Ｄの間にチャンネルが形成される。したがって、メモリセルＭＣ１１は互いに異なるスレッショルド電圧を有することによって、二進情報を貯蔵することができるようになる。
【００４６】
図６Ａは図４及び図５の単位メモリセルＭＣ１１に対する平面図であり、図６Ｂは単位メモリセルの例示的なセル配置を示す。図６ＢにメモリセルＭＣ１１〜ＭＣ１ｎ、ＭＣ２１〜ＭＣ２ｎ、．．．ＭＣｍ１〜ＭＣｍｎが行方向（ｘ軸方向、ワードライン方向）及び列方向（ｙ軸方向、ビットライン方向）に配置されている。図６Ａ及び図６Ｂを参照すると、素子分離領域１０９によって活性領域１０７が限定される。例えば、活性領域１０７はメッシュ（ｍｅｓｈ）形態を示す。水平方向（行方向）に伸ばした活性領域部分は行方向に配列された隣接したソース領域１２３Ｓを連結させるためのことである。垂直方向（列方向）に伸ばした活性領域部分に積層ゲート構造が位置する。また垂直に伸ばした活性領域部分にドレイン領域１２３Ｄが積層ゲート構造の外側に、そしてソース領域１２３Ｓの向かい側に位置する。
【００４７】
複数個のワードラインＷＬ＿１ 〜 ＷＬ＿ｍ（コントロールゲート電極）が垂直方向（ｙ軸方向）に伸ばした活性領域１０７と直交しながらｘ軸方向（行方向）に走る。複数個のビットラインＢL＿１〜ＢＬ＿ｎがワードラインと直交しながら活性領域１０７上を走り、ビットラインコンタクト１２８を通じてドレイン領域１２３Ｄに電気的に連結される。
【００４８】
各ワードラインと基板との間には第２絶縁膜１１５、フローティングゲート１１３及び第１絶縁膜１１１が位置する。フローティングゲート１１３、第２絶縁膜１１５及びワードライン（コントロールゲート）１１７が積層ゲート構造１１８（図４及び図５参照）を構成する。各ワードライン両側に第１選択ライン及び第２選択ラインがワードラインと並んで走る。例えばワードラインＷＬ＿１の両側に第１選択ラインＳＬ＿１１及び第２選択ラインＳＬ＿１２が走る。第１選択ライン及び第２選択ラインは図４ 及び図５の第１選択ゲート１２１ａ及び第２選択ゲート１２１ｂに各々対応する。第１選択ラインＳＬ＿１１ 〜 ＳＬ＿ｍ１外側の基板にドレイン領域１２３Ｄが、第２選択ラインＳＬ＿１２ 〜 ＳＬ＿ｍ２外側の基板にソース領域１２３Ｓが位置する。
【００４９】
等しい列に配列されたドレイン領域１２３Ｄは等しいビットラインに電気的に接続する。 列方向に隣接したメモリセルのソース領域１２３Ｓは互いに電気的に連結され、行方向に隣接したソース領域１２３Ｓは水平方向に伸ばした活性領域部分によって互いに電気的に連結され、共通ソースラインＣＳＬを形成する。等しい列のドレイン領域１２３Ｄは等しいビットラインに電気的に連結される。
【００５０】
ｐ型ポケットウェルをどんなに形成するかによって列方向に隣接したセルのドレイン領域及びソース領域は互いに等しいｐ型ポケットウェルに形成されるか、または他のポケットウェルに形成されることができる。すなわち、列方向に隣接したセルのソース領域が等しいｐ型ポケットウェルに形成されるか、互いに異なるｐ型ポケットウェルに形成されることができる。しかし、どの場合でも行方向に隣接したソース領域は互いに連結されて共通ソースラインＣＳＬを形成する。同様に、列方向に隣接したドレイン領域も等しいポケットウェルに形成されるか、互いに異なるポケットウェルに形成されることができる。望ましくは、列方向に隣接したセルのドレイン領域は等しいｐ型ポケットウェルに形成される。
【００５１】
例えば、一つのｐ型ポケットウェルはｋ*８ｎ個のメモリセル（ここでｎ及びｋは自然数であり、ｋは行の数であり、８ｎは列の数である）を含む。
【００５２】
さらに望ましくは、一つのｐ型ポケットウェルは行方向（ワードライン方向）に配列された８ｎ個（ここでｎは自然数）のメモリセル及び列方向に配列された２ｋ−１個（ここでｋは自然数）のメモリセルが位置することができる。すなわち、一つのｐ型ポケットウェルが２ｋ−１*８ｎ個（ここで、ｎ及びｋは自然数であり、２ｋ−１は列方向に配列されたメモリセルの個数であり、８ｎは行方向に配列されたメモリセルの個数）のメモリセルを含むことができる。
【００５３】
図７Ａおよび図７Ｂ、そして図８Ａ及び図８Ｂを参照してｐ型ポケットウェルにメモリセルが配置される例示的な方式を説明する。
【００５４】
図７Ａ及び図８Ａは図６のＩ−Ｉ'線に沿って切断した時の断面図であり、図７Ｂ及び図８Ｂは図６のＩＩ−ＩＩ'線に沿って切断した時の断面図である。
【００５５】
図７Ａ及び図７Ｂは一つのｐ型ポケットウェルに２行８列の１６個のメモリセルが形成される場合を示し、図８Ａ及び図８Ｂは４行８列の３２個のメモリセルが形成される場合、一つのｐ型ポケットウェルに形成された場合を示す。
【００５６】
図７Ａ及び図７Ｂを参照すると、行方向の８個のメモリセル及び列方向の２個のメモリセル、例えば、メモリセルＭＣ１１〜ＭＣ１８、ＭＣ２１〜ＭＣ２８が等しいｐ型ポケットウェルに形成される。すなわち、二つのワードラインが一つのｐ型ポケットウェルを通る。列方向に隣接したセルのソース領域は活性領域を共有し、互いに異なるｐ型ポケットウェルに形成される。一方、列方向に隣接したセルのドレイン領域は互いに等しいｐ型ポケットウェルに形成される。このようなメモリセル配置の場合、１バイト単位または２バイト単位で消去動作が可能になる。隣接したセルのソース領域が互いに異なるポケットウェルに形成されても局所配線によって互いに電気的に連結されることが望ましい。
【００５７】
一方、図８Ａ及び図８Ｂを参照すると、４行８列のメモリセル、すなわちメモリセル ＭＣ１１〜ＭＣ１８、ＭＣ２１〜ＭＣ２８、ＭＣ３１〜ＭＣ３８、ＭＣ４１〜ＭＣ４８が等しいｐ型ポケットウェルに属する。すなわち、４個のワードラインが一つのｐ型ポケットウェルを通る。したがって、この場合、ポケットウェル内の各ワードラインに適切なバイアス電圧を印加することによって、１バイト、２バイト、３バイトまたは４バイト単位の消去動作が可能になる。
【００５８】
図９は図６Ｂのメモリセルアレイに対する等価回路図である。図９を参照すると、ただ例示的なこととして２行８列のメモリセル（１６個のメモリセル）が一つのｐ型ポケットウェル内に形成される場合（図７Ａ及び図７Ｂ参照）におけるメモリセル配置に対する動作条件を説明する。図９を参照すると、複数個のワードラインＷＬ＿１〜ＷＬ＿ｍが行方向に走って、これらワードラインと直交しながら複数個のビットラインＢＬ＿１〜ＢＬ＿ｎが列方向に走る。
【００５９】
各ワードライン両側に第１選択ラインＳＬ＿１１〜ＳＬ＿ｍ１及び第２選択ライン ＳＬ＿１２〜ＳＬ＿ｍ２がワードラインと平行に走る。第１選択ラインＳＬ＿１１〜ＳＬ＿ｍ１外側のドレイン領域にビットラインが電気的に連結される。第２選択ラインＳＬ＿１２〜ＳＬ＿ｍ２外側のソース領域は互いに連結されて行方向に走るソースラインを形成し、隣接したソースラインが互いに連結されて共通ソースラインＣＳＬを形成する。ｐ型ポケットウェルは２行８列の１６個のメモリセルを有する。すなわち、一つのポケットウェルに２個のワードライン、すなわちポケットｐウェルｐ−Ｗｅｌｌ＿１にワードラインＷＬ＿１、ＷＬ＿２が通る。
【００６０】
一例として第１行、第１列のメモリセルＭＣ１１に対するプログラム及び読み出し、そしてポケットウェルｐ−Ｗｅｌｌ＿１内の８個のメモリセル、すなわち、第１行の８個のメモリセルＭＣ１１ 〜 ＭＣ１８に対する１バイト単位消去動作に対して説明する。下の表１はこのようなメモリセル配置に対する動作条件を示す。
【００６１】
【表１】
【００６２】
（プログラム動作）
プログラム対象である選択メモリセルＭＣ１１に対するプログラムのためには、第１行のワードラインＷＬ＿１選択ウォーラインにプログラム電圧Ｖｐｐを印加し、その外のワードラインＷＬ＿２〜ＷＬ＿ｍ非選択ワードラインはフローティングさせる。第１列のビットライン ＢＬ＿１選択ビットラインに接地電圧０Ｖを印加し、その外のビットラインＢＬ＿２〜ＢＬ＿ｎ（非選択ビットライン）に動作電圧Ｖｃｃを加える。第１行の第１選択ライン ＳＬ＿１１（選択第１選択ライン）には動作電圧Ｖｃｃを、その以の第１選択ラインＳＬ＿２１、．．．、ＳＬ＿ｍ１非選択第１選択ラインには接地電圧０Ｖを印加する。選択メモリセルを含む選択ポケットウェル及び選択ポケットウェル外の非選択ポケットウェルに接地電圧０Ｖを印加する。選択メモリセルに連結された選択共通ソースラインＣＬＳ及び選択共通ソースライン外の非選択ソースラインＣＳＬに接地電圧０Ｖを印加する。選択メモリセルの選択第２選択ラインＳＬ＿１２及び選択第２選択ライン外の非選択第２選択ラインＳＬ＿２２、．．．ＳＬ＿ｍ２に接地電圧０Ｖを印加する。
【００６３】
プログラム電圧は例えば約１５乃至約２０Ｖ程度である。動作電圧Ｖｃｃは第１選択ゲートの下にチャンネルが生成される程度の値を有し、例えば、約３．５Ｖ程度である。プログラム電圧及び動作電圧が設計によって多様に変更されることができることは当業者において自明である。
【００６４】
選択ワードラインＷＬ＿１にプログラム電圧が、選択ビットラインＢＬ＿１に接地電圧が、そして選択第１選択ラインＳＬ＿１１に動作電圧が印加されるので、選択メモリセルＭＣ１１のフローティングゲートの下部に強い電場が誘起されてＦ−Ｎトンネリングが起こり、したがって、選択ワードラインＷＬ＿１に連結された選択メモリセルＭＣ１１がプログラムされる。しかし、非選択ビットラインＢＬ＿２〜ＢＬ＿ｎに動作電圧が印加され、第１行の選択第１選択ラインには動作電圧が印加されるので、第１行の非選択メモリセルＭＣ１２〜ＭＣ１ｎには動作電圧Ｖｃｃがそのまま伝達されて該当の非選択メモリセル ＭＣ１２〜ＭＣ１ｎのフローティングゲートの下部で電場が弱くなる。したがって、選択メモリセルＭＣ１１を除いた第１行の非選択メモリセルＭＣ１２〜ＭＣ１ｎはプログラムされない。すなわち、選択ワードラインＷＬ＿１によるプログラム妨害、すなわち、ワードライン妨害（ｗｏｒｄ ｌｉｎｅ ｄｉｓｔｕｒｂａｎｃｅ）は発生しない。
【００６５】
一方、選択第２選択ライン ＳＬ＿１２に接地電圧が印加されるので、選択共通ソースラインＣＳＬを共有する他のメモリセルから選択メモリセルＭＣ１１が影響を受けなくなる。
【００６６】
また、非選択ワードラインＷＬ＿２〜ＷＬ＿ｍはフローティングされるので、たとえ選択ビットラインＢＬ＿１が接地され、非選択第１選択ラインＳＬ＿２１ 〜 ＳＬ＿ｍ１ に接地電圧が印加されても（非選択第１選択ラインに動作電圧が印加されても）第１列の非選択メモリセルＭＣ２１〜ＭＣｍ１のフローティングゲートの下部に強い電場が誘起されない。したがって、選択ビットラインＢＬ＿１によるプログラム妨害、すなわちビットライン妨害（ｂｉｔ ｌｉｎｅ ｄｉｓｔｕｒｂａｎｃｅ）は発生しない。
【００６７】
また、非選択ワードラインＷＬ＿２〜ＷＬ＿ｍはフローティングされ、非選択ビットラインＢＬ＿２〜ＢＬ＿ｎには動作電圧が印加されるので、非選択メモリセルＭＣ２２〜ＭＣ２ｎ、ＭＣ３２〜ＭＣ３ｎ、．．． 、ＭＣｍ２〜ＭＣｍｎはプログラムされない。
【００６８】
（消去動作）
＜１バイト単位消去動作＞
消去しようとする第１行の８個のメモリセルＭＣ１１〜ＭＣ１８（選択メモリセル）を含む選択ポケットウェルｐ−ｗｅｌｌ＿１に消去電圧Ｖｅｅを、選択ポケットウェル外の非選択ポケットウェルに接地電圧を印加する。選択メモリセルに連結された選択ワードライン ＷＬ＿１に接地電圧０Ｖを印加し、選択ワードライン外の非選択ワードラインＷＬ＿２〜ＷＬ＿ｍをフローティングさせる。残りの端子、すなわち、（選択及び非選択）ビットライン、（選択及び非選択）第１選択ライン、（選択及び非選択）第２選択ライン、及び（選択及び非選択）共通ソースラインをフローティングさせる。例えば、消去電圧はプログラム電圧と等しい値を有することができる。
【００６９】
このような動作条件によると、選択ポケットウェルｐ−ｗｅｌｌ＿１内の８個のメモリセル、すなわち、第１行の８個のメモリセルＭＣ１１ 〜 ＭＣ１８に貯蔵された電荷が放電され、これによって、１バイト単位の消去動作が行われる。選択メモリセルＭＣ１１ 〜 ＭＣ１８に隣接した非選択メモリセルの消去を防止するために非選択ワードラインＷＬ＿２〜ＷＬ＿ｍはフローティングさせ、非選択ポケットウェルは接地０Ｖさせる。ここで、等しいポケットウェルに形成される第２列の８個のメモリセルＭＣ２１〜ＭＣ２８に連結された非選択ワードラインＷＬ＿２はフローティングされるので、これらメモリセルに対する消去動作は発生しない。しかし、後述するように、選択ワードラインＷＬ＿１だけでなく非選択ワードラインＷＬ＿２にも接地電圧が印加される場合、２バイト単位の消去動作が可能になるであろう。
【００７０】
＜２バイト単位消去動作＞
選択ポケットウェルｐ−ｗｅｌｌ＿１に消去電圧Ｖｅｅを、選択ビットラインＷＬ＿１ 及びＷＬ＿２に接地電圧０Ｖを印加し、共通ソースラインＣＳＬ、第１及び第２選択ライン、ビットラインをフローティングさせる。したがって、選択ポケットウェルｐ−ウェル_１内の１６個のメモリセル、すなわち、第１行の８個のメモリセルＭＣ１１ 〜 ＭＣ１８及び第２行の８個のメモリセルＭＣ２１〜ＭＣ２８に貯蔵された電荷が放電され、これによって、２バイト単位の消去動作が行われる。選択メモリセルＭＣ１１〜ＭＣ１８及びＭＣ２１〜ＭＣ２８に隣接した非選択メモリセルの消去を防止するために非選択ワードラインＷＬ＿３〜ＷＬ＿ｍはフローティングさせ、非選択ポケットウェルは接地０Ｖさせる。
【００７１】
上述のようにポケットウェルをどんなに形成するかによって多様なバイト単位またはセクタ単位の消去動作が可能になる。
【００７２】
（読み出し動作）
選択メモリセルＭＣ１１に対する読み出し動作は次のとおりである。第１列の選択ビットラインＢＬ＿１には第１読み出し電圧Ｖｒｅａｄ１を、非選択ビットラインＢＬ＿２ 〜ＢＬ＿ｎには接地電圧０Ｖを印加する。第１行の選択第１選択ラインＳＬ＿１１には動作電圧Ｖｃｃを、非選択第１選択ラインＳＬ＿２１〜ＳＬ＿ｍ１には接地電圧０Ｖを印加する。選択ワードラインＷＬ＿１には第２読み出し電圧Ｖｒｅａｄ２を印加し、非選択ワードライン ＷＬ＿２〜ＷＬ＿ｍには遮断電圧Ｖｂｌｏｃｋを印加する。第２選択ラインＳＬ＿１２〜ＳＬ＿ｍ２には動作電圧Ｖｃｃを印加する。残りの端子、すなわち、ポケットウェル、共通ソースラインＣＳＬには接地電圧０Ｖを印加する。
【００７３】
第２読み出し電圧Ｖｒｅａｄ２はプログラムされたメモリセルのスレッショルド電圧Ｖｔｈ１及び消去されたメモリセルのスレッショルド電圧Ｖｔｈ２の中間値、すなわち平均値を有する。第１読み出し電圧Ｖｒｅａｄ１は読み出し動作でソースとドレインとの間に電場を形成させるために印加されることとして、約１．８Ｖである。第２読み出し電圧Ｖｒｅａｄ２がプラスの値を有する場合、例えば第２読み出し電圧Ｖｒｅａｄ２が動作電圧を有する場合、第１読み出し電圧Ｖｒｅａｄ１が第２読み出し電圧Ｖｒｅａｄ１と等しい値を有することができる。非選択ワードラインＷＬ＿２〜ＷＬ＿ｍに加えられる遮断電圧Ｖｂｌｏｃｋは非選択メモリセルの下部にチャンネルが形成されないようにする大きさを有することができる。例えば、非選択メモリセルのスレッショルド電圧が全部プラスの値を有する場合、遮断電圧Ｖｂｌｏｃｋは接地電圧でありうる。
【００７４】
読み出し動作で、非選択第１選択ラインＳＬ＿２１〜ＳＬ＿ｍ１に接地電圧が印加され、非選択ワードラインＷＬ＿１〜ＷＬ＿ｍには遮断電圧Ｖｂｌｏｃｋが印加されるので、非選択メモリセルによる読み出し妨害は発生しない。
【００７５】
以下では、本発明の一実施形態による不揮発性メモリ素子の形成方法に対して図１０Ａ乃至図１６Ａ及び図１０Ｂ乃至図１６Ｂを参照して説明する。本実施形態では一つのポケットウェルに１６個のメモリセルが形成される場合に限って説明する。またｐ型半導体基板が使われた場合を説明する。
【００７６】
図１０Ａ乃至図１６Ａは図６のＩ−Ｉ'線方向で切断した時の断面図であり、図１０Ｂ乃至図１６Ｂは図６のＩＩ−ＩＩ'線方向で切断した時の断面図である。
【００７７】
まず、図１０Ａ乃至図１０Ｂを参照すると、ｐ型半導体基板１０１上にｎ型ウェル領域１０３を形成した後、前記ｎ型ウェル１０３にｐ型ポケットウェル１０５を形成する。続いて、素子分離工程を通じて活性領域を限定する素子分離領域１０９を形成する。この際、図１０Ｂに示したように、各ｐ型ポケットウェル１０５には素子分離領域１０９によって行方向に８個の活性領域が画定されるようにｐ型ポケットウェル１０５及び素子分離領域１０９が形成される。素子分離領域１０９は例えば浅いトレンチ隔離技術などによる通常の方法を使用して形成される。
【００７８】
次に、図１１Ａおよび図１１Ｂを参照すると、Ｆ−Ｎトンネリングが起こる第１絶縁膜１１１を形成した後、ポケットウェル１０５上の活性領域にフローティングゲート電極パターン１１３pを形成する。第１絶縁膜１１１は例えば熱酸化膜で形成され、ローティング電極パターン１１３pは不純物にドーピングされたシリコンで形成される。
【００７９】
次に、図１２Ａおよび図１２Ｂを参照すると、第２絶縁膜１１５ａ及びコントロールゲート電極膜１１７ａを形成する。第２絶縁膜１１５ａは例えば酸化膜−窒化膜−酸化膜を順次に積層させることによって形成されるか、酸化膜−窒化膜を順次に積層させることによって形成されることができる。コントロールゲート電極膜１１７ａは例えば不純物にドーピングされたシリコンで形成される。
【００８０】
次に、図１３Ａ及び図１３Ｂを参照すると、積層された膜をパターニングして第１絶縁膜１１１、フローティングゲート電極１１３、第２絶縁膜１１５及びコントロールゲート電極１１７からなる積層ゲート構造１１８を形成する。次に、基板の全面に第３絶縁膜１１９を形成する。第３絶縁膜１１９は例えば化学気相蒸着法などの方法を使用して形成されることができる。
【００８１】
次に、図１４Ａ及び図１４Ｂを参照すると、導電膜１２１を第３絶縁膜１１９上に形成する。導電膜１２１は例えば不純物にドーピングされたシリコンで形成される。
【００８２】
次に、図１５Ａ及び図１５Ｂを参照すると、導電膜１２１に対する全面エッチング工程を進行して各々の積層ゲート構造１１８の両側壁に自己整列された第１選択ゲート（第１選択ライン）１２１ａ及び第２選択ゲート（第２選択ライン）１２１ｂを形成する。
【００８３】
続いて、図１５Ａ及び図１５Ｂを参照すると、イオン注入工程を進行して第１及び第２選択ゲート１２１ａ、１２１ｂの両側のｐ型ポケットウェル１０５にソース領域１２３Ｓ 及びドレイン領域１２３Ｄを形成する。
【００８４】
次に、図１６Ａ及び図１６Ｂを参照すると、層間絶縁膜１２５を形成した後、これをパターニングしてドレイン領域１２３Ｄを露出させるコンタクトホール１２７を形成する。続いて、コンタクトホール１２７を満たすように層間絶縁膜１２５上に導電物質を蒸着した後、これをパターニングしてドレイン領域１２３Ｄに電気的に接続するビットライン１２９を形成する。
【００８５】
このような本発明による不揮発性メモリ素子形成方法によると、第１選択ゲート及び第２選択ゲートが自己整列的な方式で積層ゲート構造の両側壁に形成されるので、メモリセルの大きさを減らすことができる。
【００８６】
一方、フローティングゲートパターン１１３ｐが自己整列的な方式によって、すなわち素子分離工程で自己整列的な方式で形成されることができる。これは図１７Ａ乃至図１９Ａ及び図１７Ｂ乃至図１９Ｂを参照して説明する。まず、図１７Ａ及び図１７Ｂを参照すると、上述のように、ｎ型ウェル１０３及びｐ型ポケットウェル１０５を形成した後、基板１０７上に第１絶縁膜及びフローティングゲート電極膜を形成した後、これらをパターニングして活性領域を限定する第１絶縁膜パターン１１１及びフローティングゲート電極パターン１１３ｐからなるトレンチエッチングマスク１１４を形成する。
【００８７】
次に、図１８Ａ及び図１８Ｂを参照すると、トレンチエッチングマスク１１４を使用して露出された基板をエッチングしてトレンチ１１６を形成した後、トレンチ１１６を満たすようにフローティングゲート電極パターン１１３p上に絶縁物質１０９ａを形成する。
【００８８】
次に、図１９Ａおよび図１９Ｂを参照すると、トレンチエッチングマスク１１４が露出されるまで絶縁物質１０９ａを平坦化エッチングして図１９Ａ及び図１９Ｂに示したように素子分離領域１０９を形成する。これによって、素子分離領域１０９を形成することと同時にフローティングゲート電極パターン１１３ｐが素子分離領域１０９の間に自己整列的な方式で形成される。後続工程は上述の方式と等しく進行される。
【００８９】
今まで本発明に対してその望ましい実施形態を中心によく見た。本発明が属する技術分野で、通常の知識を持った者は本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態に実現されることができることを理解することができるであろう。したがって、本開示された実施形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それと同等な範囲内にあるすべての差異は本発明に含まれると解釈されなければならないであろう。
【図面の簡単な説明】
【００９０】
【図１】通常の積層ゲートセルを示す。
【図２】通常の２トランジスタセルを示す。
【図３】通常のスプリットゲートセルを示す。
【図４】本発明の望ましい実施形態による単位不揮発性メモリセルを示す。
【図５】本発明の望ましい実施形態による単位不揮発性メモリセルを示す。
【図６Ａ】単位メモリセルに対する平面図である。
【図６Ｂ】本発明の一実施形態による単位メモリセルの配置を示す。
【図７Ａ】図６のＩ−Ｉ'線に沿って切断した時の本発明の一実施形態によるメモリセル配置を示す断面図である。
【図７Ｂ】図６の ＩＩ−ＩＩ' 線に沿って切断した時の本発明の一実施形態によるメモリセルの配置を示す断面図である。
【図８Ａ】図６のＩ−Ｉ'線に沿って切断した時の本発明の一実施形態によるメモリセル配置を示す断面図である。
【図８Ｂ】図６のＩＩ−ＩＩ' 線に沿って切断した時の本発明の一実施形態によるメモリセルの配置を示す断面図である。
【図９】図６のメモリセル配置に対応する等価回路図である。
【図１０Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１０Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１１Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１１Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１２Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１２Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１３Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１３Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１４Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１４Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１５Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１５Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１６Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１６Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として、図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１７Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１７Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１８Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１８Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【図１９Ａ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩ−Ｉ'線に沿って切断した時の断面に対応する。
【図１９Ｂ】本発明の望ましい一実施形態による不揮発性メモリセル形成方法を説明するための断面図として図６のＩＩ−ＩＩ'線に沿って切断した時の断面に対応する。
【符号の説明】
【００９１】
１１
１０７ 活性領域
１１１ 第１絶縁膜
１１３ フローティングゲート
１１７ コントロールゲート
１１８ 積層ゲート構造
１１９ 第３絶縁膜
１２１ａ 第１選択ゲート
１２１ｂ 第２選択ゲート
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された第２導電型の第１不純物拡散領域及び第２導電型の第２不純物拡散領域と、
前記第１不純物拡散領域及び第２不純物拡散領域の間の半導体基板のチャンネル領域上に形成されたメモリセルとを含み、
前記メモリセルは前記チャンネル上に第１絶縁膜を間に置いて形成されたフローティングゲート、第２絶縁膜及び第１ゲート電極からなる積層ゲート構造と、
第３絶縁膜を間に置いて前記積層ゲート構造の両側壁及び前記チャンネル領域上に形成され、前記第１不純物拡散領域に隣接した第２ゲート電極スペーサ及び前記第２不純物拡散領域に隣接した第３ゲート電極スペーサを含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記フローティングゲート、前記第１ゲート電極、前記第２ゲート電極スペーサ、および前記第３ゲート電極スペーサはドーピングされたシリコンであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１絶縁膜は熱酸化膜であり、前記第２絶縁膜は酸化膜−窒化膜−酸化膜または窒化膜−酸化膜の多層膜であり、前記第３絶縁膜は化学的気相蒸着法により形成された酸化膜であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１及び第２不純物拡散領域は前記メモリセル両側の半導体基板に前記メモリセルによって自己整列されることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記第２ゲート電極スペーサ及び前記第３ゲート電極スペーサには互いに独立にバイアス電圧が印加されることを特徴とする請求項１または４に記載の不揮発性メモリ素子。
【請求項６】
前記メモリセルに対するプログラム動作はＦ−Ｎトンネリング方式からなることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記メモリセルに対するプログラム動作は前記第１ゲート電極にはプログラム電圧（Ｖｐｐ）を印加し、前記第２ゲート電極スペーサには動作電圧（Ｖｃｃ）を印加し、そして前記第１不純物拡散領域、前記第３ゲート電極スペーサ、前記第２不純物拡散領域及び前記半導体基板には接地電圧（０Ｖ）を印加することによって行われることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記メモリセルに対する消去動作は、前記第１ゲート電極には接地電圧（０Ｖ）を印加し、前記半導体基板には消去電圧（Ｖｅｅ）を印加し、そして前記第２ゲート電極スペーサ、前記第３ゲート電極スペーサ、前記第１及び第２不純物拡散領域はフローティングさせることによって行われることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記メモリセルに対する読み出し動作は、前記第２不純物拡散領域及び前記半導体基板には接地電圧（０Ｖ）を印加し、前記第１不純物拡散領域には第１読み出し電圧（Ｖｒｅａｄ）を印加し、前記第１ゲート電極には第２読み出し電圧（Ｖｒｅａｄ２）を印加し、前記第２ゲート電極スペーサ及び前記第３ゲート電極スペーサには動作電圧（Ｖｃｃ）を各々印加することによって行われることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記半導体基板内に形成された第２導電型のウェル及び前記第２導電型のウェル内に形成された第１導電型のポケットウェルをさらに含み、
前記メモリセル及び前記不純物拡散領域は前記第１導電型のポケットウェルに形成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記第２導電型のウェルは複数個の前記第１導電型のポケットウェルを含み、
前記複数個の第１導電型のポケットウェルの各々は、
ｋ＊８ｎ個（ここで、ｎ及びｋは自然数であり、ｋは行列に配列されたメモリセル配列で行の個数、８ｎは列の個数）のメモリセルを含み、
前記第１ゲート電極は行方向に伸ばしてワードラインを形成し、前記第２ゲート電極スペーサ及び前記第３ゲート電極スペーサは行方向に伸ばして各々第１選択ライン及び第２選択ラインを形成し、前記第２不純物拡散領域は行方向に伸ばして共通ソースラインを形成し、列方向の第１不純物拡散領域にビットラインが電気的に連結されることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記メモリセルに対するプログラム動作はＦ−Ｎトンネリング方式からなることを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
前記メモリセルのうち選択メモリセルに対するプログラム動作は、
前記選択メモリセルの選択ワードラインにはプログラム電圧（Ｖｐｐ）を、
前記選択メモリセルに連結された選択ビットラインには接地電圧（０Ｖ）を、
前記選択メモリセルの選択第１選択ラインには動作電圧（Ｖｃｃ）を、
前記選択メモリセルの選択第２選択ライン、前記選択メモリセルに連結された共通ソースライン及び前記選択メモリセルを含む選択ポケットウェルには接地電圧（０Ｖ）を印加することによって実行されることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記選択ワードライン外の非選択ワードラインはフローティングさせ、
前記選択ビットライン以の非選択ビットラインには動作電圧（Ｖｃｃ）を印加し、
前記選択第１選択ライン外の非選択第１選択ライン、前記選択第２選択ライン外の非選択第２選択ライン、前記選択共通ソースライン外の非選択共通ソースライン、前記選択ポケットウェル外の非選択ポケットウェルには前記接地電圧（０Ｖ）を印加することを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１５】
前記第１導電型のポケットウェルのうち選択ポケットウェルに配列された選択メモリセルに対する消去動作は、
ビットライン、共通ソースライン、第１選択ライン及び第２選択ラインはフローティングさせ、
前記選択メモリセルに連結された少なくとも一つの選択ワードラインには接地電圧（０Ｖ）を印加し、前記少なくとも一つの選択ワードライン外の非選択ワードラインはプローティングさせ、
前記選択ポケットウェルには消去電圧（Ｖｅｅ）を印加し、前記選択ポケットウェル外の非選択ポケットウェルには接地電圧（０Ｖ）を印加することによって行われることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１６】
前記メモリセルのうち選択メモリセルに対する読み出し動作は、
前記選択メモリセルに連結された選択共通ソースライン及び前記選択メモリセルを含む選択ポケットウェルには接地電圧（０Ｖ）を印加し、
前記選択メモリセルの選択第１選択ラインには動作電圧（Ｖｃｃ）を印加し、
前記選択メモリセルの第２選択ラインには動作電圧（Ｖｃｃ）を印加し
前記選択メモリセルに連結された選択ビットラインには第１読み出し電圧（Ｖｒｅａｄ１）を印加し、
前記選択メモリセルの選択ワードラインには第２読み出し電圧（Ｖｒｅａｄ２）を印加することによって行われることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１７】
前記選択共通ソースライ外の非選択共通ソースライン及び前記選択ポケットウェル外の非選択ポケットウェルには接地電圧０Ｖを印加し、
前記選択第１選択ライン外の非選択第１選択ラインには接地電圧（０Ｖ）を印加し、
前記選択第２選択ライン外の非選択第２選択ラインには動作電圧（Ｖｃｃ）を印加し、
前記選択ビットライン外の非選択ビットラインには接地電圧（０Ｖ）を印加し、
前記選択ワードライン外の非選択ワードラインには遮断電圧（Ｖｂｌｏｃｋ）を印加することを特徴とする請求項１６に記載の不揮発性メモリ素子。
【請求項１８】
列方向に隣接したメモリセルはそれらの間の第１不純物拡散領域を共通ドレイン領域で共有することを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１９】
半導体基板を準備し、
前記半導体基板上に第１絶縁膜を間に置いてフローティングゲート、第２絶縁膜及び第１ゲート電極からなる積層ゲート構造を形成し、
第３絶縁膜を間に置いて前記積層ゲート構造の両側壁及び前記基板上に第２ゲート電極スペーサ及び第３ゲート電極スペーサを形成して前記積層ゲート構造及びその両側壁上の第２及び第３ゲート電極スペーサで構成されたメモリセルを形成し、
前記メモリセル両側の半導体基板に前記第２ゲート電極スペーサに隣接する第１不純物拡散領域及び前記第３ゲート電極スペーサに隣接する第２不純物拡散領域を形成することを含むことを特徴とする不揮発性メモリ素子形成方法。
【請求項２０】
前記フローティングゲート、前記第１ゲート電極、前記第２ゲート電極スペーサ、および前記第３ゲート電極スペーサはドーピングされたシリコンで形成されることを特徴とする請求項１９に記載の不揮発性メモリ素子形成方法。
【請求項２１】
前記第１絶縁膜は熱酸化膜で形成され、前記第２絶縁膜は酸化膜−窒化膜−酸化膜または窒化膜−酸化膜の多層膜で形成され、前記第３絶縁膜は化学的気相蒸着法により形成された酸化膜で形成されること特徴とする請求項１９に記載の不揮発性メモリ素子形成方法。
【請求項２２】
前記半導体基板を準備することは、
第１導電型の半導体基板に第２導電型のウェルを形成し、
前記第２導電型のウェル内に第１導電型のポケットウェルを形成することを含んでなされ、
前記メモリセル及び不純物拡散領域は前記第１導電型のポケットウェルに形成されることを特徴とする請求項１９に記載の不揮発性メモリ素子形成方法。
【請求項２３】
前記第２導電型のウェル内に複数個の第１導電型のポケットウェルが形成され、前記複数個の第１導電型のポケットウェルの各々にｋ*８ｎ個（ここで、ｎ及びｋは自然数であり、ｋは行列に配列されたメモリセル配列で行の数であり、８ｎは列の数）のメモリセル及びこれらメモリセルの各々の両側の第１及び第２不純物拡散領域が同時に形成されることを特徴とする請求項２２に記載の不揮発性メモリ素子形成方法。
【請求項２４】
層間絶縁膜を形成し、
前記層間絶縁膜を貫通して前記第１不純物拡散領域に電気的に接続するビットラインを形成することをさらに含むことを特徴とする請求項２０または２３に記載の不揮発性メモリ素子形成方法。
【請求項２５】
第３絶縁膜を間に置いて前記積層ゲート構造の両側壁及び前記基板上に第２ゲート電極スペーサ及び第３ゲート電極スペーサを形成することは、
前記第３絶縁膜を前記半導体基板及び前記積層ゲート構造上に形成し、
前記第３絶縁膜上に導電膜を形成し、
前記導電膜の全面再エッチングして前記積層ゲート構造の両側壁上にだけ残すことを含んでなされることを特徴とする請求項２０または２３に記載の不揮発性メモリ素子形成方法。
【請求項２６】
前記半導体基板を準備することは、
前記半導体基板上に前記第１絶縁膜を形成し、
前記第１絶縁膜上に前記フローティングゲートのためのフローティングゲート電極膜を形成し、
前記導電膜、第１絶縁膜及び基板の一部をエッチングして素子分離のためのトレンチを形成し、
前記トレンチを絶縁物質で満たして素子分離膜を形成することを含むことを特徴とする請求項１９に記載の不揮発性メモリ素子形成方法。
【請求項２７】
行列に配列されたメモリセルと、
前記メモリセルの各々の両側の基板に自己整列されたソース領域及びドレイン領域、列方向に隣接した一対のメモリセルはソース領域を共有し、行方向の共有されたソース領域は互いに連結されて共通ソースラインを形成し、
列方向のドレイン領域に電気的に連結されるビットラインとを含み、
前記メモリセルの各々は半導体基板上に第１絶縁膜を間に置いて積層されたフローティングゲート、第２絶縁膜及びコントロールゲートからなる積層ゲート構造、および第３絶縁膜を間に置いて前記積層ゲート構造の両側壁上に自己整列された第１選択ゲート及び第２選択ゲートを含み、
前記コントロールゲートは行方向に伸ばしてワードラインを形成し、前記第１選択ゲート及び第２選択ゲートは行方向に伸ばして各々第１選択ライン及び第２選択ラインを形成することを特徴とする不揮発性メモリ素子。
【請求項２８】
前記第１選択ライン及び前記第２選択ラインには互いに独立にバイアス電圧が印加されることを特徴とする請求項２７に記載の不揮発性メモリ素子。
【請求項２９】
前記半導体基板はｎ型ウェルによって分離された複数個のｐ型のポケットウェルを含み、
前記ｐ型のポケットウェルの各々は、
２ｋ−１*８ｎ個（ここで、ｎ及びｋは自然数であり、２ｋ−１は列方向に配列されたメモリセル個数であり、８ｎは行方向に配列されたメモリセル個数）のメモリセル及びこれらメモリセルの各々の両側の第１及び第２不純物拡散領域を含むことを特徴とする請求項２７に記載の不揮発性メモリ素子。
【請求項３０】
前記メモリセルに対するプログラム動作はＦ−Ｎトンネリング方式からなることを特徴とする請求項２９に記載の不揮発性メモリ素子。
【請求項３１】
前記メモリセルのうち選択メモリセルに対するプログラム動作は、
前記選択メモリセルの選択ワードラインにはプログラム電圧（Ｖｐｐ）を印加し、前記選択ワードライン外の非選択ワードラインはフローティングさせ、
前記選択メモリセルに連結された選択ビットラインには接地電圧（０Ｖ）を印加し、前記選択ビットライン外の非選択ビットラインには動作電圧（Ｖｃｃ）を印加し、
前記選択メモリセルの選択第１選択ラインには動作電圧（Ｖｃｃ）を印加し、前記選択第１選択ライン外の非選択第１選択ラインには接地電圧（０Ｖ）を印加し、
前記第２選択ライン、前記共通ソースライン及び前記ｐ型ポケットウェルには接地電圧（０Ｖ）を印加することによって実行されることを特徴とする請求項３０に記載の不揮発性メモリ素子。
【請求項３２】
前記ｐ型ポケットウェルのうち選択ポケットウェルに配列された選択メモリセルに対する消去動作は、
ビットライン、共通ソースライン、第１選択ライン及び第２選択ラインはフローティングさせ、
前記選択メモリセルに連結された少なくとも一つの選択ワードラインには接地電圧（０Ｖ）を、前記少なくとも一つの選択ワードライン外の非選択ワードラインはフローティングさせ、
前記選択ポケットウェルには消去電圧（Ｖｅｅ）を、前記選択ポケットウェル外のポケットウェルには接地電圧（０Ｖ）を印加することによって行われることを特徴とする請求項３０に記載の不揮発性メモリ素子。
【請求項３３】
選択メモリセルに対する読み出し動作は、
共通ソースライン、そして前記ｐ型ポケットウェルには接地電圧（０Ｖ）を印加し、
前記選択メモリセルの選択第１選択ラインには動作電圧（Ｖｃｃ）を、前記選択第１選択ライン外の非選択第１選択ラインには接地電圧（０Ｖ）を印加し、
第２選択ラインには動作電圧（Ｖｃｃ）を印加し
前記選択メモリセルに連結された選択ビットラインには第１読み出し電圧（Ｖｒｅａｄ１）を、前記選択ビットライン外のビットラインには接地電圧（０Ｖ）を印加し、
前記選択メモリセルの選択ワードラインには第２読み出し電圧（Ｖｒｅａｄ２）を、前記選択ワードライン外の非選択ワードラインには遮断電圧（Ｖｂｌｏｃｋ）を印加することによって行われることを特徴とする請求項３０に記載の不揮発性メモリ素子。
【請求項３４】
ｎ型ウェル及び前記ｎ型ウェル内に形成されたｐ型ポケットウェルを含むｐ型半導体基板と、
第１絶縁膜を間に置いて前記ｐ型ポケットウェル上に形成されたフローティングゲート、第２絶縁膜及びコントロールゲートからなる積層ゲート構造と、
前記半導体基板及び前記積層ゲート構造上に形成された第３絶縁膜と、
前記第３絶縁膜を間に置いて前記積層ゲート構の造両側壁上に自己整列された第１選択ゲート及び第２選択ゲートと、
前記第１及び第２選択ゲート両側のｐ型ポケットウェルに各々自己整列されたｎ型ドレイン領域及びｎ型ソース領域を含むことを特徴とする不揮発性メモリ素子。
【請求項３５】
前記第１選択ゲート及び前記第２選択ゲートには互いに独立にバイアス電圧が印加されることを特徴とする請求項３４に記載の不揮発性メモリ素子。
【請求項３６】
前記メモリセルに対するプログラム動作は前記コントロールゲートにはプログラム電圧Ｖｐｐを、前記第１選択ゲートには動作電圧（Ｖｃｃ）を、そして前記ドレイン領域、前記第２選択ゲート、前記ソース領域及び前記ｐ型ポケットウェルには接地電圧（０Ｖ）を印加することによって行われることを特徴とする請求項３４に記載の不揮発性メモリ素子。
【請求項３７】
前記ソース領域及び前記ｐ型ポケットウェルには接地電圧（０Ｖ）を、前記ドレイン領域には第１読み出し電圧（Ｖｒｅａｄ１）を、前記コントロールゲートには第２読み出し電圧（Ｖｒｅａｄ２）を、前記第１及び第２選択ゲートには動作電圧（Ｖｃｃ）を各々印加することによって前記フローティングゲートに貯蔵された電荷の有無を感知することを特徴とする請求項３４に記載の不揮発性メモリ素子。
【請求項３８】
半導体基板に行列に配列された複数個のフローティングゲート電極と、
各々が行方向の複数個のフローティングゲート電極の上部を走る複数個のワードラインと、
各々のワードライン両側壁及びその下部のフローティングゲート電極の両側面上に自己整列された第１選択ライン及び第２選択ラインと、
第１選択ライン外側の半導体基板に形成されたドレイン領域と、
各々が対応する列方向のドレイン領域に連結され、前記ワードラインに直交する複数個のビットラインと、
第２選択ライン外側の半導体基板に形成されたソース領域とを含み、
行方向のソース領域は互いに連結されて共通ソースラインを形成し、
前記半導体基板は複数個のポケットウェルを含み、前記複数個のポケットウェルの各々はｋ*８ｎ個（ここで、ｎ及びｋは自然数であり、ｋは行列に配列されたフローティングゲート電極配列で行の個数、８ｎは列の個数）のフローティングゲート電極を含むことを特徴とする不揮発性メモリ素子。
【請求項３９】
列方向の隣接したメモリセルはそれらの間のドレイン領域を互いに共有することを特徴とする請求項３８に記載の不揮発性メモリ素子。
【請求項４０】
前記メモリセルに対するプログラム、消去及び読み出し動作で前記第１選択ライン及び前記第２選択ラインに互いに独立にバイアス電圧が印加されることを特徴とする請求項３８に記載の不揮発性メモリ素子。
【請求項４１】
前記メモリセルに対するプログラム動作はＦ−Ｎトンネリングによって行われることを特徴とする請求項３８に記載の不揮発性メモリ素子。
【請求項１】
第１導電型の半導体基板に形成された第２導電型の第１不純物拡散領域及び第２導電型の第２不純物拡散領域と、
前記第１不純物拡散領域及び第２不純物拡散領域の間の半導体基板のチャンネル領域上に形成されたメモリセルとを含み、
前記メモリセルは前記チャンネル上に第１絶縁膜を間に置いて形成されたフローティングゲート、第２絶縁膜及び第１ゲート電極からなる積層ゲート構造と、
第３絶縁膜を間に置いて前記積層ゲート構造の両側壁及び前記チャンネル領域上に形成され、前記第１不純物拡散領域に隣接した第２ゲート電極スペーサ及び前記第２不純物拡散領域に隣接した第３ゲート電極スペーサを含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記フローティングゲート、前記第１ゲート電極、前記第２ゲート電極スペーサ、および前記第３ゲート電極スペーサはドーピングされたシリコンであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１絶縁膜は熱酸化膜であり、前記第２絶縁膜は酸化膜−窒化膜−酸化膜または窒化膜−酸化膜の多層膜であり、前記第３絶縁膜は化学的気相蒸着法により形成された酸化膜であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１及び第２不純物拡散領域は前記メモリセル両側の半導体基板に前記メモリセルによって自己整列されることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記第２ゲート電極スペーサ及び前記第３ゲート電極スペーサには互いに独立にバイアス電圧が印加されることを特徴とする請求項１または４に記載の不揮発性メモリ素子。
【請求項６】
前記メモリセルに対するプログラム動作はＦ−Ｎトンネリング方式からなることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記メモリセルに対するプログラム動作は前記第１ゲート電極にはプログラム電圧（Ｖｐｐ）を印加し、前記第２ゲート電極スペーサには動作電圧（Ｖｃｃ）を印加し、そして前記第１不純物拡散領域、前記第３ゲート電極スペーサ、前記第２不純物拡散領域及び前記半導体基板には接地電圧（０Ｖ）を印加することによって行われることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記メモリセルに対する消去動作は、前記第１ゲート電極には接地電圧（０Ｖ）を印加し、前記半導体基板には消去電圧（Ｖｅｅ）を印加し、そして前記第２ゲート電極スペーサ、前記第３ゲート電極スペーサ、前記第１及び第２不純物拡散領域はフローティングさせることによって行われることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記メモリセルに対する読み出し動作は、前記第２不純物拡散領域及び前記半導体基板には接地電圧（０Ｖ）を印加し、前記第１不純物拡散領域には第１読み出し電圧（Ｖｒｅａｄ）を印加し、前記第１ゲート電極には第２読み出し電圧（Ｖｒｅａｄ２）を印加し、前記第２ゲート電極スペーサ及び前記第３ゲート電極スペーサには動作電圧（Ｖｃｃ）を各々印加することによって行われることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記半導体基板内に形成された第２導電型のウェル及び前記第２導電型のウェル内に形成された第１導電型のポケットウェルをさらに含み、
前記メモリセル及び前記不純物拡散領域は前記第１導電型のポケットウェルに形成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記第２導電型のウェルは複数個の前記第１導電型のポケットウェルを含み、
前記複数個の第１導電型のポケットウェルの各々は、
ｋ＊８ｎ個（ここで、ｎ及びｋは自然数であり、ｋは行列に配列されたメモリセル配列で行の個数、８ｎは列の個数）のメモリセルを含み、
前記第１ゲート電極は行方向に伸ばしてワードラインを形成し、前記第２ゲート電極スペーサ及び前記第３ゲート電極スペーサは行方向に伸ばして各々第１選択ライン及び第２選択ラインを形成し、前記第２不純物拡散領域は行方向に伸ばして共通ソースラインを形成し、列方向の第１不純物拡散領域にビットラインが電気的に連結されることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記メモリセルに対するプログラム動作はＦ−Ｎトンネリング方式からなることを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
前記メモリセルのうち選択メモリセルに対するプログラム動作は、
前記選択メモリセルの選択ワードラインにはプログラム電圧（Ｖｐｐ）を、
前記選択メモリセルに連結された選択ビットラインには接地電圧（０Ｖ）を、
前記選択メモリセルの選択第１選択ラインには動作電圧（Ｖｃｃ）を、
前記選択メモリセルの選択第２選択ライン、前記選択メモリセルに連結された共通ソースライン及び前記選択メモリセルを含む選択ポケットウェルには接地電圧（０Ｖ）を印加することによって実行されることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記選択ワードライン外の非選択ワードラインはフローティングさせ、
前記選択ビットライン以の非選択ビットラインには動作電圧（Ｖｃｃ）を印加し、
前記選択第１選択ライン外の非選択第１選択ライン、前記選択第２選択ライン外の非選択第２選択ライン、前記選択共通ソースライン外の非選択共通ソースライン、前記選択ポケットウェル外の非選択ポケットウェルには前記接地電圧（０Ｖ）を印加することを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１５】
前記第１導電型のポケットウェルのうち選択ポケットウェルに配列された選択メモリセルに対する消去動作は、
ビットライン、共通ソースライン、第１選択ライン及び第２選択ラインはフローティングさせ、
前記選択メモリセルに連結された少なくとも一つの選択ワードラインには接地電圧（０Ｖ）を印加し、前記少なくとも一つの選択ワードライン外の非選択ワードラインはプローティングさせ、
前記選択ポケットウェルには消去電圧（Ｖｅｅ）を印加し、前記選択ポケットウェル外の非選択ポケットウェルには接地電圧（０Ｖ）を印加することによって行われることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１６】
前記メモリセルのうち選択メモリセルに対する読み出し動作は、
前記選択メモリセルに連結された選択共通ソースライン及び前記選択メモリセルを含む選択ポケットウェルには接地電圧（０Ｖ）を印加し、
前記選択メモリセルの選択第１選択ラインには動作電圧（Ｖｃｃ）を印加し、
前記選択メモリセルの第２選択ラインには動作電圧（Ｖｃｃ）を印加し
前記選択メモリセルに連結された選択ビットラインには第１読み出し電圧（Ｖｒｅａｄ１）を印加し、
前記選択メモリセルの選択ワードラインには第２読み出し電圧（Ｖｒｅａｄ２）を印加することによって行われることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１７】
前記選択共通ソースライ外の非選択共通ソースライン及び前記選択ポケットウェル外の非選択ポケットウェルには接地電圧０Ｖを印加し、
前記選択第１選択ライン外の非選択第１選択ラインには接地電圧（０Ｖ）を印加し、
前記選択第２選択ライン外の非選択第２選択ラインには動作電圧（Ｖｃｃ）を印加し、
前記選択ビットライン外の非選択ビットラインには接地電圧（０Ｖ）を印加し、
前記選択ワードライン外の非選択ワードラインには遮断電圧（Ｖｂｌｏｃｋ）を印加することを特徴とする請求項１６に記載の不揮発性メモリ素子。
【請求項１８】
列方向に隣接したメモリセルはそれらの間の第１不純物拡散領域を共通ドレイン領域で共有することを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１９】
半導体基板を準備し、
前記半導体基板上に第１絶縁膜を間に置いてフローティングゲート、第２絶縁膜及び第１ゲート電極からなる積層ゲート構造を形成し、
第３絶縁膜を間に置いて前記積層ゲート構造の両側壁及び前記基板上に第２ゲート電極スペーサ及び第３ゲート電極スペーサを形成して前記積層ゲート構造及びその両側壁上の第２及び第３ゲート電極スペーサで構成されたメモリセルを形成し、
前記メモリセル両側の半導体基板に前記第２ゲート電極スペーサに隣接する第１不純物拡散領域及び前記第３ゲート電極スペーサに隣接する第２不純物拡散領域を形成することを含むことを特徴とする不揮発性メモリ素子形成方法。
【請求項２０】
前記フローティングゲート、前記第１ゲート電極、前記第２ゲート電極スペーサ、および前記第３ゲート電極スペーサはドーピングされたシリコンで形成されることを特徴とする請求項１９に記載の不揮発性メモリ素子形成方法。
【請求項２１】
前記第１絶縁膜は熱酸化膜で形成され、前記第２絶縁膜は酸化膜−窒化膜−酸化膜または窒化膜−酸化膜の多層膜で形成され、前記第３絶縁膜は化学的気相蒸着法により形成された酸化膜で形成されること特徴とする請求項１９に記載の不揮発性メモリ素子形成方法。
【請求項２２】
前記半導体基板を準備することは、
第１導電型の半導体基板に第２導電型のウェルを形成し、
前記第２導電型のウェル内に第１導電型のポケットウェルを形成することを含んでなされ、
前記メモリセル及び不純物拡散領域は前記第１導電型のポケットウェルに形成されることを特徴とする請求項１９に記載の不揮発性メモリ素子形成方法。
【請求項２３】
前記第２導電型のウェル内に複数個の第１導電型のポケットウェルが形成され、前記複数個の第１導電型のポケットウェルの各々にｋ*８ｎ個（ここで、ｎ及びｋは自然数であり、ｋは行列に配列されたメモリセル配列で行の数であり、８ｎは列の数）のメモリセル及びこれらメモリセルの各々の両側の第１及び第２不純物拡散領域が同時に形成されることを特徴とする請求項２２に記載の不揮発性メモリ素子形成方法。
【請求項２４】
層間絶縁膜を形成し、
前記層間絶縁膜を貫通して前記第１不純物拡散領域に電気的に接続するビットラインを形成することをさらに含むことを特徴とする請求項２０または２３に記載の不揮発性メモリ素子形成方法。
【請求項２５】
第３絶縁膜を間に置いて前記積層ゲート構造の両側壁及び前記基板上に第２ゲート電極スペーサ及び第３ゲート電極スペーサを形成することは、
前記第３絶縁膜を前記半導体基板及び前記積層ゲート構造上に形成し、
前記第３絶縁膜上に導電膜を形成し、
前記導電膜の全面再エッチングして前記積層ゲート構造の両側壁上にだけ残すことを含んでなされることを特徴とする請求項２０または２３に記載の不揮発性メモリ素子形成方法。
【請求項２６】
前記半導体基板を準備することは、
前記半導体基板上に前記第１絶縁膜を形成し、
前記第１絶縁膜上に前記フローティングゲートのためのフローティングゲート電極膜を形成し、
前記導電膜、第１絶縁膜及び基板の一部をエッチングして素子分離のためのトレンチを形成し、
前記トレンチを絶縁物質で満たして素子分離膜を形成することを含むことを特徴とする請求項１９に記載の不揮発性メモリ素子形成方法。
【請求項２７】
行列に配列されたメモリセルと、
前記メモリセルの各々の両側の基板に自己整列されたソース領域及びドレイン領域、列方向に隣接した一対のメモリセルはソース領域を共有し、行方向の共有されたソース領域は互いに連結されて共通ソースラインを形成し、
列方向のドレイン領域に電気的に連結されるビットラインとを含み、
前記メモリセルの各々は半導体基板上に第１絶縁膜を間に置いて積層されたフローティングゲート、第２絶縁膜及びコントロールゲートからなる積層ゲート構造、および第３絶縁膜を間に置いて前記積層ゲート構造の両側壁上に自己整列された第１選択ゲート及び第２選択ゲートを含み、
前記コントロールゲートは行方向に伸ばしてワードラインを形成し、前記第１選択ゲート及び第２選択ゲートは行方向に伸ばして各々第１選択ライン及び第２選択ラインを形成することを特徴とする不揮発性メモリ素子。
【請求項２８】
前記第１選択ライン及び前記第２選択ラインには互いに独立にバイアス電圧が印加されることを特徴とする請求項２７に記載の不揮発性メモリ素子。
【請求項２９】
前記半導体基板はｎ型ウェルによって分離された複数個のｐ型のポケットウェルを含み、
前記ｐ型のポケットウェルの各々は、
２ｋ−１*８ｎ個（ここで、ｎ及びｋは自然数であり、２ｋ−１は列方向に配列されたメモリセル個数であり、８ｎは行方向に配列されたメモリセル個数）のメモリセル及びこれらメモリセルの各々の両側の第１及び第２不純物拡散領域を含むことを特徴とする請求項２７に記載の不揮発性メモリ素子。
【請求項３０】
前記メモリセルに対するプログラム動作はＦ−Ｎトンネリング方式からなることを特徴とする請求項２９に記載の不揮発性メモリ素子。
【請求項３１】
前記メモリセルのうち選択メモリセルに対するプログラム動作は、
前記選択メモリセルの選択ワードラインにはプログラム電圧（Ｖｐｐ）を印加し、前記選択ワードライン外の非選択ワードラインはフローティングさせ、
前記選択メモリセルに連結された選択ビットラインには接地電圧（０Ｖ）を印加し、前記選択ビットライン外の非選択ビットラインには動作電圧（Ｖｃｃ）を印加し、
前記選択メモリセルの選択第１選択ラインには動作電圧（Ｖｃｃ）を印加し、前記選択第１選択ライン外の非選択第１選択ラインには接地電圧（０Ｖ）を印加し、
前記第２選択ライン、前記共通ソースライン及び前記ｐ型ポケットウェルには接地電圧（０Ｖ）を印加することによって実行されることを特徴とする請求項３０に記載の不揮発性メモリ素子。
【請求項３２】
前記ｐ型ポケットウェルのうち選択ポケットウェルに配列された選択メモリセルに対する消去動作は、
ビットライン、共通ソースライン、第１選択ライン及び第２選択ラインはフローティングさせ、
前記選択メモリセルに連結された少なくとも一つの選択ワードラインには接地電圧（０Ｖ）を、前記少なくとも一つの選択ワードライン外の非選択ワードラインはフローティングさせ、
前記選択ポケットウェルには消去電圧（Ｖｅｅ）を、前記選択ポケットウェル外のポケットウェルには接地電圧（０Ｖ）を印加することによって行われることを特徴とする請求項３０に記載の不揮発性メモリ素子。
【請求項３３】
選択メモリセルに対する読み出し動作は、
共通ソースライン、そして前記ｐ型ポケットウェルには接地電圧（０Ｖ）を印加し、
前記選択メモリセルの選択第１選択ラインには動作電圧（Ｖｃｃ）を、前記選択第１選択ライン外の非選択第１選択ラインには接地電圧（０Ｖ）を印加し、
第２選択ラインには動作電圧（Ｖｃｃ）を印加し
前記選択メモリセルに連結された選択ビットラインには第１読み出し電圧（Ｖｒｅａｄ１）を、前記選択ビットライン外のビットラインには接地電圧（０Ｖ）を印加し、
前記選択メモリセルの選択ワードラインには第２読み出し電圧（Ｖｒｅａｄ２）を、前記選択ワードライン外の非選択ワードラインには遮断電圧（Ｖｂｌｏｃｋ）を印加することによって行われることを特徴とする請求項３０に記載の不揮発性メモリ素子。
【請求項３４】
ｎ型ウェル及び前記ｎ型ウェル内に形成されたｐ型ポケットウェルを含むｐ型半導体基板と、
第１絶縁膜を間に置いて前記ｐ型ポケットウェル上に形成されたフローティングゲート、第２絶縁膜及びコントロールゲートからなる積層ゲート構造と、
前記半導体基板及び前記積層ゲート構造上に形成された第３絶縁膜と、
前記第３絶縁膜を間に置いて前記積層ゲート構の造両側壁上に自己整列された第１選択ゲート及び第２選択ゲートと、
前記第１及び第２選択ゲート両側のｐ型ポケットウェルに各々自己整列されたｎ型ドレイン領域及びｎ型ソース領域を含むことを特徴とする不揮発性メモリ素子。
【請求項３５】
前記第１選択ゲート及び前記第２選択ゲートには互いに独立にバイアス電圧が印加されることを特徴とする請求項３４に記載の不揮発性メモリ素子。
【請求項３６】
前記メモリセルに対するプログラム動作は前記コントロールゲートにはプログラム電圧Ｖｐｐを、前記第１選択ゲートには動作電圧（Ｖｃｃ）を、そして前記ドレイン領域、前記第２選択ゲート、前記ソース領域及び前記ｐ型ポケットウェルには接地電圧（０Ｖ）を印加することによって行われることを特徴とする請求項３４に記載の不揮発性メモリ素子。
【請求項３７】
前記ソース領域及び前記ｐ型ポケットウェルには接地電圧（０Ｖ）を、前記ドレイン領域には第１読み出し電圧（Ｖｒｅａｄ１）を、前記コントロールゲートには第２読み出し電圧（Ｖｒｅａｄ２）を、前記第１及び第２選択ゲートには動作電圧（Ｖｃｃ）を各々印加することによって前記フローティングゲートに貯蔵された電荷の有無を感知することを特徴とする請求項３４に記載の不揮発性メモリ素子。
【請求項３８】
半導体基板に行列に配列された複数個のフローティングゲート電極と、
各々が行方向の複数個のフローティングゲート電極の上部を走る複数個のワードラインと、
各々のワードライン両側壁及びその下部のフローティングゲート電極の両側面上に自己整列された第１選択ライン及び第２選択ラインと、
第１選択ライン外側の半導体基板に形成されたドレイン領域と、
各々が対応する列方向のドレイン領域に連結され、前記ワードラインに直交する複数個のビットラインと、
第２選択ライン外側の半導体基板に形成されたソース領域とを含み、
行方向のソース領域は互いに連結されて共通ソースラインを形成し、
前記半導体基板は複数個のポケットウェルを含み、前記複数個のポケットウェルの各々はｋ*８ｎ個（ここで、ｎ及びｋは自然数であり、ｋは行列に配列されたフローティングゲート電極配列で行の個数、８ｎは列の個数）のフローティングゲート電極を含むことを特徴とする不揮発性メモリ素子。
【請求項３９】
列方向の隣接したメモリセルはそれらの間のドレイン領域を互いに共有することを特徴とする請求項３８に記載の不揮発性メモリ素子。
【請求項４０】
前記メモリセルに対するプログラム、消去及び読み出し動作で前記第１選択ライン及び前記第２選択ラインに互いに独立にバイアス電圧が印加されることを特徴とする請求項３８に記載の不揮発性メモリ素子。
【請求項４１】
前記メモリセルに対するプログラム動作はＦ−Ｎトンネリングによって行われることを特徴とする請求項３８に記載の不揮発性メモリ素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【公開番号】特開２００６−９３６９５（Ｐ２００６−９３６９５Ａ）
【公開日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願番号】特願２００５−２６７４３２（Ｐ２００５−２６７４３２）
【出願日】平成１７年９月１４日（２００５．９．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願日】平成１７年９月１４日（２００５．９．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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