不揮発性メモリ装置及びその形成方法
【課題】不揮発性メモリ装置を提供する。
【解決手段】フラッシュＥＥＰＲＯＭアレイは第１浮遊ゲート電極４０を有するＥＥＰＲＯＭセル第１行と第２浮遊ゲート電極４０を有するＥＥＰＲＯＭセル第２行を含む。第１浮遊ゲート電極４０は第１方向に向けて集合的に第１浮遊ゲート電極４０のＬ断部分を定義する水平分節４０ｈ及び垂直分節４０ｖを含む。第２浮遊ゲート電極４０は前記第１方向の反対である第２方向に向けて集合的に第２浮遊ゲート電極４０のＬ断部分を定義する水平分節４０ｈ及び垂直分節４０ｖを含む。
【解決手段】フラッシュＥＥＰＲＯＭアレイは第１浮遊ゲート電極４０を有するＥＥＰＲＯＭセル第１行と第２浮遊ゲート電極４０を有するＥＥＰＲＯＭセル第２行を含む。第１浮遊ゲート電極４０は第１方向に向けて集合的に第１浮遊ゲート電極４０のＬ断部分を定義する水平分節４０ｈ及び垂直分節４０ｖを含む。第２浮遊ゲート電極４０は前記第１方向の反対である第２方向に向けて集合的に第２浮遊ゲート電極４０のＬ断部分を定義する水平分節４０ｈ及び垂直分節４０ｖを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路メモリ素子及びその形成方法に係り、より詳細には不揮発性メモリ素子及びその形成方法に関する。
【背景技術】
【０００２】
電気的消去及びプログラム可能である読み出し専用メモリＥＥＰＲＯＭは、不揮発性メモリ素子の一種類として、エンベデッドアプリケーション及び大量貯蔵アプリケーションを含む多くのアプリケーションに用いることができる。典型的なエンベデッドアプリケーションにおいて、ＥＥＰＲＯＭ素子は、例えば、高速のランダムアクセス読み出し時間が要求されるパーソナルコンピュータまたはモバイルフォーンでコードを記憶するために用いることができる。典型的な大量貯蔵アプリケーションは大記憶容量及び低コストを要求するメモリカードアプリケーションを含む。
【０００３】
ＮＡＮＤ型フラッシュメモリはＥＥＰＲＯＭの一種として、他の不揮発性メモリ素子に比べて低コスト及び大記憶容量を提供することができる。典型的なＮＡＮＤ型フラッシュメモリは並んで配置された多数のＮＡＮＤ型ストリングを含む。ＮＡＮＤ型ストリング内のそれぞれのＥＥＰＲＯＭセルは対応するワードラインに電気的に連結され、浮遊ゲート電極及び制御ゲート電極を含む。このＥＥＰＲＯＭセルはシングルレベルまたはマルチレベルプログラム状態を支援するセルであることができる。シングルプログラム状態を支援するＥＥＰＲＯＭセルはシングルレベルセルＳＬＣと称される。特に、ＳＬＣは論理１貯蔵値と思われる消去状態及び論理０貯蔵値と思われるプログラム状態を支援する。ＳＬＣは消去状態で陰の閾値電圧Ｖｔｈ（例えば、‐３Ｖ＜Ｖｔｈ←１Ｖ）を有することができ、プログラム状態で陽の閾値電圧（例えば、１Ｖ＜Ｖｔｈ＜３Ｖ）を有することができる。
【０００４】
ＥＥＰＲＯＭセルの状態は選択セルに対して読み出し動作を実行することによって判読することができる。本発明が属する技術分野でよく知られているように、ＮＡＮＤストリングは、選択セルが消去状態であり、選択ワードライン電圧（例えば０Ｖ）が選択セルの閾値電圧より大きい時、プリチャージングされたビットラインＢＬを放電する動作をする。しかし、選択セルがプログラム状態であれば、選択ワードライン電圧（例えば０Ｖ）が選択セルの閾値電圧より低くて選択セルが‘オフ’を維持するから、ＮＡＮＤストリングはプリチャージングされたビットラインに開放回路を提供する。ＮＡＮＤ型フラッシュメモリの他の特性は特許文献及び非特許文献１に開示されてあり、この開示内容が本明細書に含まれる。
【０００５】
ＥＥＰＲＯＭセルをプログラムまたは消去する動作は高いプログラムまたは消去電圧をＥＥＰＲＯＭセルの制御電極またはチャネル領域に印加することを含む。本発明が属する技術分野でよく知られているように、プログラム電圧は充分に大きくて十分な個数の電子をセル内の浮遊ゲート引き集めるべきであり、消去電圧は充分に大きくて浮遊ゲートに蓄積された電子の大部分を放出すべきである。このような電子の蓄積及び放出動作はＥＥＰＲＯＭセルの閾値電圧の変動に引き続く。前述のシングル及びマルチレベルセルで、例えば、ＥＥＰＲＯＭ セルをプログラムする動作はＥＥＰＲＯＭセルの閾値電圧を増加させ、ＥＥＰＲＯＭ セルを消去する動作はＥＥＰＲＯＭセルの閾値電圧を減少させる。
【０００６】
しかし、ＥＥＰＲＯＭ素子の集積度が増加することによって、非常に近く隣接したＥＥＰＲＯＭセルの浮遊ゲート電極との間の寄生容量が増加する。図１Ａ‐１Ｃに図示されているように、この寄生容量は隣接した浮遊ゲート電極との間の重畳面積に直接的に比例し、これらの間の側面距離に反比例する。ところが、この側面距離は素子の集積度が増加することに沿って減少する。特に、図１ＡはＮＡＮＤ型ＥＥＰＲＯＭ 素子のアレイを図示する。このアレイは一定間隔を置いて離れて二次元的に（例えば、行及び列方向に）配列された複数個の浮遊ゲート電極１９を含む。浮遊ゲート電極１９のそれぞれは基板１１の活性領域１３からトンネル絶縁膜１７によって離されている。活性領域１３はトレンチ隔離領域１５によって定義される。特定行にある各ＥＥＰＲＯＭセルの制御ゲートは連結されて対応するワードライン２３（図面でワードラインＡ、Ｂ、Ｃ）を形成する。各浮遊ゲート電極１９はゲート間誘電膜２１によって対応するワードラインから離されている。図１Ｂ及び１Ｃに図示されているように、制御ゲート電極１９はビットライン方向でソース／ドレイン領域２５によって互いに離されており、ワードライン方向では素子分離領域１５によって互いに離されている。ビットライン方向で浮遊ゲート電極との間の重畳面積はｈ１Ｗ１であり、ワードライン方向で浮遊ゲート電極との間の重畳面積はｈ１Ｗ２である。
【０００７】
高集積化による寄生容量の増加による前述の影響及び他の影響は浮遊ゲートとの間の干渉を引き起こす。このような干渉が充分に大きければ、選択ＥＥＰＲＯＭセルのプログラム動作は選択セルに隣接したＥＥＰＲＯＭセルの閾値電圧が移動する結果をもたらす。このような閾値電圧の移動はデータ読み出し動作でビートエラーを誘発してメモリ素子の信頼性を減少させる。隣接した浮遊ゲート電極との間の寄生容量の増加は非特許文献２に開示されている。
【特許文献１】米国特許出願１１／３５８，６４８号明細書
【非特許文献１】１９９７年１１月のＩＥＥＥ論文Ｖｏｌ．３２、Ｎｏ．１１、ｐｐ．１７４８‐１７５７の“Ａ３．３Ｖｏｌｔ Ｓｉｎｇｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ １６‐Ｍｂ Ｎｏｎｖｏｌａｔｉｌｅ Ｖｉｒｔｕａｌ ＤＲＡＭ Ｕｓｉｎｇ ａ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ”
【非特許文献２】２００２年５月のＩＥＥＥ電子装置レター、Ｖｏｌ．２３、Ｎｏ．５、ｐｐ．２６４‐２６６の“Ｅｆｆｅｃｔｓ ｏｆ Ｆｌｏａｔｉｎｇ‐Ｇａｔｅ Ｉｎｔｅｒｆｅｒｅｎｃｅ ｏｎ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｏｐｅｒａｔｉｏｎ”
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、高い集積度のメモリ装置を実現に適合させることができる不揮発性メモリ装置及びその形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施形態はセル間の結合容量が減少されたメモリセルを有する不揮発性メモリ素子を含む。これらの実施形態によれば、不揮発性メモリ素子、例えばＮＡＮＤ型フラッシュＥＥＰＲＯＭ素子は浮遊ゲート電極を有する複数のメモリセルを含む。制御ゲート電極及び浮遊ゲート電極との間の高い結合の比率を維持したまま、ビットライン方向でセル間の寄生容量を減らすように、浮遊ゲート電極はオープンエンデッドラップアラウンド（ｏｐｅｎ‐ｅｎｄｅｄ ｗｒａｐａｒｏｕｎｄ）模様で形成される。特に、各メモリセルはＥＥＰＲＯＭトランジスタを含む。ＥＥＰＲＯＭトランジスタは基板のチャネル領域上に形成されたトンネル絶縁膜及び前記トンネル絶縁膜上に形成された浮遊ゲート電極を含む。浮遊ゲート電極は絶縁性領域で満たされたオープンエンデッドラップアラウンド模様を示す。いくつかの実施形態によれば、浮遊ゲート電極は絶縁性領域で満たされるホロウセンタ（ｈｏｌｌｏｗ ｃｅｎｔｅｒ）を有する四角形シリンダ形態であることができる。
【００１０】
本発明の他の実施形態によれば、不揮発性メモリアレイは基板及び前記基板に形成されたＥＥＰＲＯＭセルの少なくとも一つのＮＡＮＤストリングを含む。このＥＥＰＲＯＭセルの少なくとも一つのＮＡＮＤストリングは絶縁物質が充填された第１オープンエンデッドラップアラウンド形態の浮遊ゲート電極を具備する第１不揮発性メモリセル及び絶縁物質が充填された第２オープンエンデッドラップアラウンド形態の浮遊ゲート電極を具備する第２不揮発性メモリセルを含む。この浮遊ゲート電極は前記第１オープンエンデッドラップアラウンド浮遊ゲート電極の縦軸が前記第２オープンエンデッドラップアラウンド浮遊ゲート電極の縦軸と同一線上にあるように構成される。前記少なくとも一つのＮＡＮＤストリングは絶縁物質が充填された第３オープンエンデッドラップアラウンド浮遊ゲートを具備するストリング選択トランジスタ及び絶縁物質が充填された第４オープンエンデッドラップアラウンドの浮遊ゲートを具備するグラウンド選択トランジスタをさらに含むことができる。この実施形態で、前記第１不揮発性メモリセルと連関されたワードラインは第１ゲート間絶縁膜によって前記第１オープンエンデッドラップアラウンド浮遊ゲートと分離され、前記ストリング選択トランジスタと連関されたワードラインは前記第３オープンエンデッドラップアラウンド浮遊ゲートと電気的にショートされる。
【００１１】
本発明のまた他の実施形態によれば、不揮発性メモリアレイ形成方法は、活性領域によって互いに離れた第１及び第２トレンチ分離領域を有する基板を形成することを含む。トンネル絶縁膜が前記活性領域上に形成され、第１導電膜が第１及び第２トレンチ分離領域の側壁及び前記トンネル絶縁膜上に形成される。絶縁性領域が前記トンネル絶縁膜の向かい側に拡張する第１導電膜の一部分上に形成される。第２導電膜が前記絶縁性領域上に形成される。前記第２導電膜、前記絶縁性領域及び前記第１導電膜がパターニングされて絶縁性領域で満足されたラップアラウンド浮遊ゲート電極が形成される。
【００１２】
前記パターニング段階以前に前記第２導電膜上にゲート間絶縁膜を形成する段階と、前記ゲート間絶縁膜上に第３導電膜を形成する段階をさらに含むことができる。また、前記パターニング段階以前に前記ゲート間絶縁膜を貫通して前記第２導電膜を露出するコンタクトホールを形成する段階をさらに含むことができる。この場合、前記第３導電膜を形成する段階は前記第３導電膜を前記コンタクトホール内に蒸着することを含む。前記パターニング段階は前記第３導電膜、前記ゲート間絶縁膜、前記第２導電膜、前記絶縁性領域そして前記第１導電膜を順次にパターニングしてストリング選択ラインＳＳＬを定義することを含む。前記ストリング選択ラインはパターニングされた第３導電膜の第１部分及び前記コンタクトホール位置で前記パターニングされた第３導電膜の第１部分に電気的に連結されるパターニングされた第２導電膜の第１部分を含む。
【００１３】
前記パターニング段階以後に前記ラップアラウンド浮遊ゲートからパターニングされた絶縁性領域を除去する段階をさらに含むことができる。前記除去段階以後に絶縁性物質で前記ラップアラウンド浮遊ゲートの内部を再度満たすために前記基板上に絶縁膜を蒸着する段階をさらに含むことができる。前記絶縁性物質は相対的に低い誘電定数を有することができる。例えば、除去された絶縁性領域よりもさらに低い誘電定数を有することができる。
【００１４】
本発明のまた他の実施形態によれば、不揮発性メモリ素子は活性領域を具備する基板を含む。前記基板は第１導電型のソース及びドレイン領域及び、前記ソース及びドレイン領域との間のチャネル領域を含む。トンネル絶縁膜が前記チャネル領域上に具備され、浮遊ゲート電極が前記トンネル絶縁膜上に具備される。浮遊ゲート電極は複数個の分節（ｓｅｇｍｅｎｔｓ）によって定義される非対称的な横断面（例えば、Ｌ断面形状）を示す。この分節は横に延長してチャネル領域の全体幅を横切る少なくとも一つの水平分節及び前記水平分節の側面から上方へ延長する少なくとも一つの垂直分節を含む。制御ゲート電極は浮遊ゲート電極上に具備される。この制御ゲート電極はゲート間絶縁膜によって浮遊ゲート電極から分離する。
【００１５】
本発明のまた他の実施形態による不揮発性メモリアレイは基板及び第１非対称横断面形状を有する浮遊ゲート電極を具備する不揮発性メモリセル第１行を含む。不揮発性メモリセル第２行が具備される。前記不揮発性メモリセル第２行は前記不揮発性メモリセル第１行にすぐ隣接して延長する。前記不揮発性メモリセル第２行は第２非対称横断面形状を有する浮遊ゲート電極を具備する。この２非対称横断面形状を有する浮遊ゲート電極は前記基板の法線（ｎｏｒｍａｌ）に対して相対的に１８０度回転すれば、前記第１非対称横断面形状を有する浮遊ゲート電極と一致する。このような非対称浮遊ゲート電極は互いに向き合う第１及び第２浮遊ゲート電極の対向面（ｏｐｐｏｓｉｎｇ ｓｕｒｆａｃｅ）との間の重畳面積が第１浮遊ゲート電極の横断面形状の全体面積の約７５％程度になることが望ましい。
【００１６】
本発明のまた他の実施形態によるフラッシュＥＥＰＲＯＭアレイは第１浮遊ゲート電極を有するＥＥＰＲＯＭセル第１行を含む。この第１浮遊ゲート電極は少なくとも一つの水平分節及び少なくとも一つの垂直分節を含み、前記水平分節及び垂直分節は集合的に前記第１浮遊ゲート電極の第１Ｌ断部分を定義し、この第１Ｌ断部分は第１方向を向ける。前記ＥＥＰＲＯＭセル第１行にすぐ隣接して延長するＥＥＰＲＯＭセル第２行がさらに具備される。前記ＥＥＰＲＯＭセル第２行は第２浮遊ゲート電極を具備する。この第２浮遊ゲート電極は少なくとも一つの水平分節及び少なくとも一つの垂直分節を含み、前記水平分節及び垂直分節は集合的に前記第２浮遊ゲート電極の第２Ｌ断部分を定義し、この第２Ｌ断部分は前記第１方向と反対方向である第２方向を向ける。
【００１７】
本発明のまた他の実施形態によるフラッシュＥＥＰＲＯＭ 素子形成方法は基板で並んで位置してその間に活性領域を限定する第１の浅いトレンチ隔離領域及び第２の浅いトレンチ隔離領域を形成する段階を含む。トンネル絶縁膜が前記活性領域上に形成され、導電層が前記トンネル絶縁膜上そして前記第１及び第２の浅いトレンチ隔離領域の側面上に形成される。絶縁性バッファ領域が前記第１及び第２の浅いトレンチ隔離領域との間で延長した導電膜部分上に形成される。浮遊ゲート電極マスクパターンが前記絶縁性バッファ領域上そして前記導電膜上に形成される。前記導電膜を選択的にエッチングする段階が実行されて前記第１及び第２の浅いトレンチ隔離領域の対向する側面との間で延長するＬ断浮遊ゲート電極が形成される。この選択的エッチング段階は前記絶縁性バッファ領域及び前記浮遊ゲートマスクパターンをエッチングマスクで用いて実行される。
【００１８】
前記フラッシュＥＥＰＲＯＭ素子形成方法は前記選択的エッチング段階以後に前記浮遊ゲート電極マスク及び少なくとも前記バッファ領域の一部分を除去する段階と前記Ｌ断浮遊ゲート電極上にゲート間絶縁膜を蒸着する段階をさらに含むことができる。前記ゲート間絶縁膜を蒸着する段階以前に前記第１及び第２の浅いトレンチ隔離領域の対向する側面をエッチバックする段階をさらに進行させることができる。
【００１９】
前記フラッシュＥＥＰＲＯＭ素子形成方法は前記ゲート間絶縁膜上に導電膜を蒸着する段階及び前記導電膜をパターニングしてワードラインを形成する段階をさらに含むことができる。前記トンネル絶縁膜を形成する段階は前記第１及び第２の浅いトレンチ隔離領域との間で延長する活性領域部分を熱酸化することを含む。前記第１及び第２の浅いトレンチ隔離領域を形成する段階は前記基板に並んで位置する第１及び第２ストライプ形状トレンチを形成する段階、前記トレンチを絶縁物質で満たす段階そして前記絶縁物質をエッチバックする段階を含む。
【発明の効果】
【００２０】
本発明によれば、浮遊ゲートは隣接する活性領域を横切る方向で水平部及び垂直部を有するＬまたは逆Ｌ形態で形成されて隣接するＬと逆Ｌ形態の浮遊ゲート間の容量性結合またはＬと逆Ｌ形態の浮遊ゲート間の容量性結合を減らすことができる。
【００２１】
本発明によれば、活性領域を伸長する方向に沿って水平部及び垂直部を有するＬと逆Ｌ形態の浮遊ゲートが互いに交代に形成されて隣接するＬと逆Ｌ形態の浮遊ゲート間の容量性結合を減らすことができる。
【００２２】
本発明によれば、浮遊ゲートが水平部及び垂直部を有するＬと逆Ｌ形態を示し、垂直部の外側壁及び内側壁そして水平部の上部面の制御ゲートと重畳して制御ゲートと浮遊ゲートとの間の結合比を増加させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付する図面を参照して本発明の望ましい実施形態を詳しく説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底で完全になることができるようにそして当業者に本発明の思想が充分に理解されるようにするために提供されるものである。明細書全体にかけて同一参照番号は同一構成要素を示す。
【００２４】
本発明の第１実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子が図２Ａ−２Ｄに概略的に図示されている。図２ＡはＮＡＮＤ型ＥＥＰＲＯＭ素子の平面図として、活性領域１０５を具備する基板１００を第１方向で横切る互いに平行する複数個のビットライン１４８を図示する。図２Ｂに図示されているように、活性領域１０５は隣接するトレンチ隔離領域１０６との間で拡張する。トレンチ隔離領域１０６は浅いトレンチ１０４内に位置する。ビットライン１４８は対応する活性領域１０５にコンタクトプラグ１４６によって連結される。ビットラインコンタクトプラグ１４６はコンタクトオープニング１４４内に形成される。図２Ａはまた基板１００を第２方向に横切るワードライン１３２ａ、ストリング選択ライン１３２ｂ、グラウンド選択ライン１３２ｃ及び共通ソースライン１４０を図示する。この第１及び第２方向はビットライン方向及びワードライン方向とそれぞれ称される。
【００２５】
図２Ｂは図２ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭ素子のビットライン方向断面を図示する。図２Ｂに図示されているように、各ビットライン１４８は対応するＥＥＰＲＯＭセルＮＡＮＤストリング内の対応するストリング選択トランジスタＳＳＴのドレイン領域１３６ａに電気的に連結される。この電気的連結はビットラインコンタクトプラグ１４６（例えば、金属プラグ）によって提供される。このビットラインコンタクトプラグ１４６は第１層間絶縁膜１３８及び第２層間絶縁膜１４２の積層配列を貫通する。ストリング選択トランジスタＳＳＴはまたソース／ドレイン領域１３４、ゲート絶縁膜１１０ｂ、下部ストリング選択ゲート電極１２０ｂ、絶縁領域１１５ｂ及び上部ストリング選択ゲート電極１２８ｂを含み、上部ストリング選択ゲート電極１２８ｂは下部ストリング選択ゲート電極１２０ｂに電気的に連結される。絶縁領域１１５ｂは下部ストリング選択ゲート電極１２０ｂの下部の上部表面１１９ｂ上に形成される。上部ストリング選択ゲート電極１２８ｂは図２Ａに図示されているように、ストリング選択ライン１３２ｂの一部分である。上部ストリング選択ゲート電極１２８ｂは絶縁性ハードマスクパターン１３０ｂで覆われる。領域１２２ｂはコンタクトオープニング１２６ａを具備するゲート間絶縁膜パターンを示し、領域１２４ｂは下部導電パターンを示す。領域１２２ｂ、１２４ｂは集合的にバッファパターン１２５ａを形成する。
【００２６】
グラウンド選択トランジスタＧＳＴは共通ソースライン１４０に電気的に連結されたソース領域１３６ｂ、ソース／ドレイン領域１３４、ゲート絶縁膜１１０ｃ、下部グラウンド選択ゲート電極１２０ｃ、絶縁領域１１５ｃ及び上部グラウンド選択ゲート電極１２８ｃを含む。上部グラウンド選択ゲート電極１２８ｃは下部グラウンド選択ゲート電極１２０ｃに電気的に連結される。絶縁領域１１５ｃは下部グラウンド選択ゲート電極１２０ｃの下部の上部面１１９ｃ上に形成される。前記グラウンド選択ゲート電極１２８ｃは図２Ａに図示されているようにグラウンド選択ライン１３２ｃの部分である。上部グラウンド選択ゲート電極１２８ｃは絶縁性ハードマスクパターン１３０ｃによって覆われて保護される。領域１２２ｃはコンタクトオープニング１２２ｃを具備するゲート間絶縁膜を示し、領域１２４ｃは下部導電膜パターンを示す。領域１２２ｃ、１２４ｃは集合的にバッファパターン１２５ｂを形成する。
【００２７】
図２Ｂはまた対応するビットライン１４８と連関されたＮＡＮＤ型ストリングの複数個のＥＥＰＲＯＭ セルを図示する。このＥＥＰＲＯＭセルはグラウンド選択ラインと接地選択ラインとの間で直列に延長する。各ＥＥＰＲＯＭセルは一組のソース／ドレイン領域１３４、トンネル酸化膜１１０ａ、及び前記トンネル酸化膜１１０ａ上に形成された浮遊ゲート電極１２０ａを含む。トンネル酸化膜１１０ａは基板１１０内の対応するチャネル領域に対向して延長する。各チャネル領域は各ＥＥＰＲＯＭセル内の対応する一組みのソース／ドレイン領域との間で延長する。
【００２８】
以下でより詳細に説明されるが、浮遊ゲート電極１２０ａはオープンエンデッドラップアラウンド形態であり、その内部が絶縁性領域１１５ａで満たされる。この絶縁性領域１１５ａは浮遊ゲート電極１２０ａの下部の上部面１１９ａ上に拡張する。ゲート間絶縁膜パターン１２２ａは浮遊ゲート電極１２０ａ上に形成される。制御ゲート電極１３２ａは対応するワードラインの一部分を示し、下部導電膜パターン１２４ａ及び上部導電膜パターン１２８ａを含む。上部導電膜パターン１２８ａは絶縁性ハードマスクパターン１３０ａで覆われて保護される。
【００２９】
図２ＡのＮＡＮＤ型ＥＥＰＲＯＭ素子の断面が図２Ｃに概略的に図示されている。特に図２Ｃワードライン方向（例えば、図２ＡのＣ‐Ｃ´ライン）で並んで延長する複数個のＥＥＰＲＯＭセルを図示する。このワードライン方向は第２層間絶縁膜１４２が上部に拡張したビットライン１４８の方向に垂直である。各ＥＥＰＲＯＭセルはオープンエンデッドラップアラウンド浮遊ゲート電極１２０ａを含む。このオープンエンデッドラップアラウンド浮遊ゲート電極１２０ａは底電極部分１７１ａ、上部電極部分１７３ａ及び側面電極部分１７２ａを含む。この電極部分は集合的に、ビットライン方向に縦軸を有する四角形態のシリンダ模様を示す浮遊ゲート電極を定義する。この四角形態のシリンダは前記絶縁性領域１１５ａで満たされる。
【００３０】
図２Ｃをまた参照すれば、各ＥＥＰＲＯＭのソース、ドレインそしてチャネル領域は対応する隔離領域１０６によって隣接するセルのソース、ドレインそしてチャネル領域と分離される。隔離領域１１６は対応する浅いトレンチ１０４内に位置する。トンネル酸化膜１１０ａはまた浅いトレンチ１０４の上部側面との間で拡張する。ゲート間絶縁膜パターン１２２ａ、下部導電膜パターン１２４ａ、上部導電膜パターン１２８ａそしてハードマスクパターン１３０ａはワードライン方向に連続する。
【００３１】
図２ＡのＮＡＮＤ型ＥＥＰＲＯＭ素子の第２断面が図２Ｄに図示されている。図２Ｄはワードライン方向（例えば、図２ＡのＤ−Ｄ´線方向）で並んで延長する複数個のストリング選択トランジスタＳＳＴを図示する。各ストリング選択トランジスタはオープンエンデッドラップアラウンド型の下部ストリング選択ゲート電極１２０ｂ、絶縁性領域１１５ｂ、そして上部ストリング選択ゲート電極１２８ｂ（ストリング選択ワードライン）を含む。下部ストリング選択ゲート電極１２０ｂは底電極部分１７１ｂ、上部電極部分１７３ｂ、そして側面電極部分１７２ｂを含む。この電極部分は集合的に四角形状シリンダ形態を示す下部ストリング選択ゲート電極を定義する。この四角形状シリンダは絶縁性領域１１５ｂで満たされる。
【００３２】
図２Ａ‐図２ＤのＮＡＮＤ型ＥＥＰＲＯＭ素子を形成する方法に対して図３Ａ‐図３Ｉ及び図４Ａ‐図４Ｉを参照して説明をする。図３Ａ‐図３Ｉはビットライン方向の断面であり、図４Ａ‐図４Ｉはワードライン方向の断面である。図３Ｉは図２Ｂの右側部分に対応し、図４Ｉは図２Ｃの断面に対応する。
【００３３】
図３Ａ及び図４Ａを参照すれば、本発明の実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子形成方法は基板１００の主表面上にハードマスクパターン１０２を形成することを含む。このハードマスクパターン１０２はシリコン窒化膜及びシリコン酸化膜の複合層で形成されて約３００Å〜２０００Åの厚さ範囲で形成されることができる。活性領域１０５はハードマスクパターン１０２を用いて基板１００をエッチングして浅いトレンチ１０４を形成することによって定義されることができる。このトレンチ１０４はトレンチ隔離物質（例えば、酸化物）で充填される。トレンチ１０４の充填は絶縁性物質をトレンチ１０４に蒸着し、蒸着された絶縁性物質の上部面がハードマスク１０２の上部面と実質的に同一の高さを有するように平坦化またはエッチングバック工程を進行することによって形成することができる。これによって、基板１００内に複数個のトレンチ隔離領域１０６が定義される。
【００３４】
図３Ｂ及び図４Ｂを参照すれば、ハードマスクパターン１０２が除去されてトレンチ隔離領域１０６内にリセス１０８を露出する。続いて、図３Ｃ及び図４Ｃに図示されているように、複数個の膜質が基板１００上に形成される。この膜質はトンネル酸化膜１１０を含む。トンネル酸化膜１１０は活性領域１０５の露出された部分を熱酸化することによって形成することができる。このトンネル酸化膜１１０は約６０Åないし１００Åの厚さ範囲で形成される。第１ポリシリコン膜１１２がトレンチ隔離領域１０６及びトンネル酸化膜１１０上にコンフォーマルに形成される。第１ポリシリコン膜１１２は約５０Åないし２００Åの厚さの範囲のドーピングされたまたはドーピングされない膜で形成することができる。続いて相対的に厚い絶縁性膜１１４が第１ポリシリコン膜１１２上に形成される。絶縁性膜１１４は例えば約２００Åないし１０００Åの厚さの範囲で形成することができ、リセス１０８を完全に埋め立てるに充分な厚さで形成される。
【００３５】
図３Ｄ及び図４Ｄを参照すれば、絶縁性膜１１４と第１ポリシリコン膜１１２がエッチバックまたは科学的機械的研磨などによって平坦化される。この平坦化段階はトレンチ隔離領域１０６の上部面を露出するように十分な時間の間に進行され、これによってポリシリコンパターン１１２ａが定義される。平坦化された絶縁性膜１１４の上部面はまたさらにエッチバックされてリセス１０８内に絶縁性領域１１５が定義される。図示されているように、この絶縁性領域１１５の上部面はトレンチ隔離領域１０６の上部面に比べて相対的に陥没されている。
【００３６】
続いて図３Ｅ及び図４Ｅに図示されているように、第２ポリシリコン膜１１７が図３Ｄ及び図４Ｄの構造上にコンフォーマルに形成される。特に第２ポリシリコン膜１１７はトレンチ隔離領域１０６、絶縁性領域１１５及び第１ポリシリコンパターン１１２ａ上に形成される。第２ポリシリコン膜１１７が平坦化になって第２ポリシリコンパターン１１７ａが定義される。第２ポリシリコンパターン１１７ａはトレンチ隔離領域１０６の上部面と同一の高さの上部面を有する。図３Ｆ及び図４Ｆに図示されているように、第２ポリシリコンパターン１１７ａ及び対応する第１ポリシリコンパターン１１２ａは集合的に予備浮遊ゲート電極パターン１２０を形成する。図３Ｆに図示されているように、予備浮遊ゲート電極パターン１２０はビットライン方向にＮＡＮＤストリングの全体長さで（すなわち、複数個のＥＥＰＲＯＭセルを横切って）延長する。
【００３７】
図３Ｇ及び図４Ｇを参照すれば、選択的なエッチバック段階が進行されてトレンチ隔離領域１０６をリセスし、第１ポリシリコンパターン１１２ａの側面を完全に露出する。続いて、ゲート間絶縁膜１２２及び下部導電膜１２４（例えば、第３ポリシリコン膜）が予備浮遊ゲート電極パターン１２０及びリセスされたトレンチ隔離領域１０６上に順次に蒸着される。ゲート間絶縁膜１２２は例えば酸化膜−窒化膜−酸化膜のＯＮＯ層で形成され約１００Åないし２００Åの厚さの範囲で形成される。下部導電膜１２４は例えば、約３０Åないし２００Åの厚さ範囲のドーピングされたポリシリコンで形成することができる。
【００３８】
選択的エッチング工程が進行されてコンタクトオープニング１２６ａそして図３Ｇに図示されないコンタクトオープニング１２６ｂを定義する。このコンタクトオープニング１２６ａは下部導電膜１２４及びゲート間絶縁膜１２２を貫通して予備浮遊ゲート電極パターン１２０の上部面を露出する。上部導電膜１２８（例えば、第４ポリシリコン膜）及び絶縁性のハードマスク膜１３０が蒸着される。上部導電膜１２８は例えば２００Åないし１０００Åの厚さ範囲で形成され、ハードマスク膜１３０は５００Åないし２５００Åの範囲のシリコン酸化膜で形成される。
【００３９】
図３Ｈ及び図４Ｈに図示されているように、選択的なエッチング段階が実行されてハードマスク膜１３０、上部導電膜１２８、下部導電膜１２４、ゲート間絶縁膜１２２、予備浮遊ゲート電極パターン１２０及び絶縁性領域１１５が順次にエッチングされる。この選択的エッチング段階によってハードマスクパターン１３０ａ、１３０ｂ、１３０ｃ（図２Ｂ参照）、ワードライン１３２ａ、浮遊ゲート電極１２０ａ、ストリング選択ライン１３２ｂを定義する。ストリング選択ライン１３２ｂはどの行のストリング選択トランジスタＳＳＴのゲート電極を連結する。グラウンド選択ライン１３２ｃ（図３Ｈでは見えないが図２Ｂでは見ることができる）も定義される。この選択的なエッチング段階はまた浮遊ゲート電極１２０ａと連関された絶縁性領域１１５ａ及びストリング選択トランジスタＳＳＴと連関された絶縁性領域１１５ｂも定義する。図２Ｄを参照して説明をしたように、図４Ｈに図示されたように各浮遊ゲート電極１２０ａは底電極部分１７１ａ、上部電極部分１７３ａ及び側面電極部分１７２ａを含む。
【００４０】
図２Ｂ、３Ｉ、及び４Ｉを参照して、選択的なイオン注入／ドライブ−イン段階が進行されてＥＥＰＲＯＭセルのソース／ドレイン領域、ストリング選択トランジスタ及びグラウンド選択トランジスタが定義される。このソース／ドレイン領域は図２Ｂの参照番号１３４、１３６ａ、１３６ｂによって示される。続いて、第１層間絶縁膜１３８が基板１００上に形成される。この第１層間絶縁膜１３８は約３０００Åないし８０００Åの範囲のシリコン酸化膜で形成することができる。図２Ｂに図示されているように、第１層間絶縁膜１３８はパターニングされてコンタクトオープニングが定義され、共通ソースライン１４０がコンタクトオープニングに形成することができる。この共通ソースライン１４０はグラウンド選択トランジスタのソース領域１３６ｂに電気的に連結される。第２層間絶縁膜１４２が共通ソースライン１４０及び第１層間絶縁膜１３８上に形成される。この第２層間絶縁膜１４２は約５００Åないし２０００Åの範囲のシリコン酸化膜で形成することができる。選択的なエッチング段階が進行されて第１及び第２層間絶縁膜１３８、１４２を貫通してストリング選択トランジスタＳＳＴのドレイン領域１３６ａを露出するビットラインコンタクトオープニング１４４が定義される。このビットラインコンタクトオープニング１４４はビットラインコンタクトプラグ１４６で満たされる。
【００４１】
図５Ａ‐５Ｅ及び図６Ａ‐図６Ｅは本発明のまた他の実施形態によるＥＥＰＲＯＭ素子を形成する方法を説明するための断面図である。図５Ａ及び図６Ａは図３Ｂ及び図４Ｂに図示された構造上にトンネル酸化膜パターン１１０及びポリシリコンパターン２１２を形成する段階を図示する。このポリシリコンパターン２１２はブランケットポリシリコン層を蒸着した後にトレンチ隔離領域１０６の上部面が露出されるまで充分な時間の間平坦化工程を進行することによって形成することができる。図５Ｂ及び図６Ｂを参照すれば、このポリシリコンパターン２１２はエッチバックされて対応するトンネル酸化膜パターン１１０上に相対的に薄い厚さのポリシリコンパターン２１２ａが定義される。他のポリシリコン膜２１４がトレンチ隔離領域１０６及びポリシリコンパターン２１２ａ上にコンフォーマルに形成される。
【００４２】
図５Ｃ及び図６Ｃに図示されているように、ポリシリコン膜２１４が選択的にエッチバックされてトレンチ隔離領域１０６のオープニング１０８の側壁上にポリシリコン側壁スペーサ２１４ａが形成される。絶縁性膜質がオープニング及びトレンチ隔離領域上に蒸着され、平坦化及びエッチバックされて対応するオープニング１０８内でリセスされた上部面を有する絶縁性領域１１５を定義する。ポリシリコン膜２１６はトレンチ隔離領域１０６及び絶縁性領域１１５上にコンフォーマルに蒸着される。このポリシリコン膜２１６はオープニング１０８を完全に満たすように充分な厚さで形成される。
【００４３】
図５Ｄ及び図６Ｄを参照すれば、ポリシリコン膜２１６が平坦化されてトレンチ隔離領域１０６を露出し、ポリシリコンパターン２１６ａを定義する。この平坦化段階は化学的機械的研磨そしてまたは化学的エッチバックを含む。ポリシリコン膜２１６に対する平坦化によって複数個の予備浮遊ゲート電極構造１２０´が定義される。各予備浮遊ゲート電極構造１２０´は対応するポリシリコンパターン２１６ａ、一組みのポリシリコン側壁スペーサ２１４ａそしてポリシリコンパターン２１２ａを含む。
【００４４】
図５Ｄ及び図６Ｄの構造は図３Ｆ及び図４Ｆの構造と類似しており、図３Ｇ‐３Ｈ及び図４Ｇ‐４Ｈと関連して言及した工程段階を経る。しかし、図５Ｅ及び図６Ｅに図示されているように、絶縁性領域１１５はエッチング（例えば、湿式エッチング）によって除去されて複数個のトンネル通路１２１ａ、１２１ｂを定義する。
【００４５】
続いて、図２Ｂ、３Ｉ、及び４Ｉに図示されているように、選択的なイオン注入／ドライブ−イン段階が進行されてＥＥＰＲＯＭセルのソース／ドレイン領域、ストリング選択トランジスタ、及びグラウンド選択トランジスタを定義する。このソース／ドレイン領域は図２Ｂの参照番号１３４、１３６ａ、１３６ｂによって示される。続いて、第１層間絶縁膜１３８が基板１００上に形成される。この第１層間絶縁膜１３８は約３０００Åないし８０００Åの範囲のシリコン酸化膜で形成することができ、トンネル通路１２１ａ、１２１ｂを再充填する。
【００４６】
続いて、図２Ｂに図示されているように、第１層間絶縁膜１３８はパターニングされてコンタクトオープニングが定義され、共通ソースライン１４０をコンタクトオープニングに形成することができる。この共通ソースライン１４０はグラウンド選択トランジスタのソース領域１３６ｂに電気的に連結される。第２層間絶縁膜１４２が共通ソースライン１４０及び第１層間絶縁膜１３８上に形成される。選択的なエッチング段階が進行されて第１及び第２層間絶縁膜１３８、１４２を貫通してストリング選択トランジスタＳＳＴのドレイン領域１３６ａを露出するビットラインコンタクトオープニング１４４が定義される。このビットラインコンタクトオープニング１４４はビットラインコンタクトプラグ１４６で満たされる。
【００４７】
本発明のまた他の実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子が図７Ａ‐図７Ｅに概略的に図示されている。図７Ａは特にＬ断浮遊ゲート電極４０を有するＮＡＮＤ型ＥＥＰＲＯＭセルアレイの部分を図示する。このＬ断浮遊ゲート電極４０はプログラム間の制御ゲート電極及び浮遊ゲート電極との間の高い結合の比率を維持しながらもビットライン及びワードライン方向全部でセル間の容量性キャパシタンスを減少させる作用をする。図７Ａに図示されているように、ＥＥＰＲＯＭセルの第１ＮＡＮＤストリングの一部分はＬ断浮遊ゲート電極４０Ｇ１、４０Ｇ３を含み、第２ＮＡＮＤストリングの一部分はＬ断浮遊ゲート電極４０Ｇ２、４０Ｇ４を含む。この浮遊ゲート電極は互いに離れた浅いトレンチ隔離領域３０によって定義された対応する活性領域２０を具備する基板１１上に提供される。この活性領域は幅ｗ１を有することと図示されている。ソース／ドレイン領域Ｓ／Ｄ５０及びチャネル領域は活性領域２０に形成される。当業係によく知られているように、チャネル領域は浮遊ゲート電極４０の下の（そしてソース及びドレイン領域の間の）活性領域を示す。
【００４８】
Ｌ断浮遊ゲート電極４０は水平分節及び垂直分節を含む。水平分節は図示されているように厚さｔ１、幅ｗ´１及び長さｗ２を有する。垂直分節は図示されているように厚さｔ２、幅ｗ２及び長さｈ１を有する。ワードライン方向で隣接する浮遊ゲート電極との間の距離はｄ１に図示され、ビットライン方向で隣接した浮遊ゲート電極との間の距離はｄ２に図示された。
【００４９】
図７Ｂは対応するトンネル絶縁領域１７上に形成されたＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルネンドアレイの部分を図示した斜視図である。図示されているように、Ｌ断浮遊ゲート電極４０は各行で交代に左／右の順に配列される。このようなＬ断浮遊ゲート電極の左右交代配列によって、浮遊ゲート電極の垂直分節との間の有効距離が増加し、ビットライン方向で隣接セル間の寄生容量性キャパシタンスが減少する。従って、図７Ｂで（ワードライン方向で）ＥＥＰＲＯＭセルの一行は垂直分節の右側に水平分節を有するＬ断浮遊ゲート電極を含み、すぐ隣接した他の行は垂直分節の左側に水平分節を有するＬ断浮遊ゲート電極を含む。図７Ｂはまたゲート間絶縁膜６０及びワードライン７０を含む。ワードライン７０はＥＥＰＲＯＭセルの制御ゲート電極で作動する。
【００５０】
図７Ｃは図７ＢのＣ‐Ｃ´線に沿って切断した時のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの断面図であり、図７ＢのＤ‐Ｄ´線に沿って切断した時のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの断面図である。図７Ｃ及び図７Ｄに図示されているように、高さｈ１を有する浮遊ゲート電極４０の垂直分節は浅いトレンチ隔離領域３０上に位置し、垂直分節はＥＥＰＲＯＭセルのチャネル領域を横切って拡張する。図７Ｅは図７ＢのＥ‐Ｅ´線に沿って切断した時のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの断面図である。図７Ｅに図示されているように、浮遊ゲート電極４０の水平分節は厚さｔ１を有し、ゲート間絶縁膜６０が水平分節上に配置されている。参照番号５０はソース／ドレイン領域を示す。
【００５１】
図８は本発明のまた他の実施形態による対応するトンネル絶縁膜１７上に拡張したＬ断浮遊ゲート電極４０を具備するＥＥＰＲＯＭセルＮＡＮＤストリングアレイの一部に対する斜視図である。図７ＢのＥＥＰＲＯＭセルＮＡＮＤストリングアレイと異なり、Ｌ断浮遊ゲート電極４０は各行で交代に左／右手順に配列されない。従って、ビットライン方向で図７Ｂのアレイに比べて図８のアレイは隣接浮遊ゲート電極との間の重畳面積が多少増加し、寄生容量キャパシタンスが多少増加する。
【００５２】
図９Ａ‐９Ｍを参照して本発明のまた他の実施形態によるＥＥＰＲＯＭセルを説明する。図９Ａで、Ｌ断浮遊ゲート電極４０は水平分節４０ｈ及び垂直分節４０ｖを含む。リセスが浅いトレンチ隔離領域３０に形成され、ゲート間絶縁膜６０にこのリセスがライニングされる。トレンチ隔離領域３０のリセスの程度はゲート間絶縁膜６０が活性領域２０及びトンネル絶縁膜１７との間の界面の下に拡張するように実現することができる。リセス程度はまたゲート間絶縁膜６０が浮遊ゲート電極４０の側面を覆うように実現される。また浮遊ゲート電極４０の幅が活性領域２０の幅より広くて浮遊ゲート電極４０がその両側のトレンチ隔離領域３０上に拡張する。
【００５３】
一方、図９Ｂの実施形態ではトンネル絶縁膜１７が隣接したトレンチ隔離領域３０の上部面下にリセスされる。この場合、浮遊ゲート電極４０の側面一部分はトレンチ隔離領域３０で覆われ、トレンチ隔離領域３０が浮遊ゲート電極４０の水平分節４０ｈの上方へ延長する。従って、ゲート間絶縁膜６０は浮遊ゲート電極４０の側面を完全に覆わない。また浮遊ゲート電極４０の幅が活性領域２０の幅より広くて浮遊ゲート電極４０がその両側のトレンチ隔離領域３０上に拡張する。
【００５４】
図９Ｃの実施形態ではトンネル絶縁膜１７が隣接したトレンチ隔離領域３０の上部面の上方へ突出する。この場合、水平分節４０ｈの側面及びトンネル絶縁膜１７の側面はゲート間絶縁膜６０で覆われる。本実施形態のセルは図９Ａと類似であるが、水平分節４０ｈが図９Ａより狭い。例えば、浮遊ゲート電極４０がその一側のトレンチ隔離領域３０上に拡張してその他側の水平分節４０ｈの側面が活性領域２０の側面に整列される。
【００５５】
図９Ｄのセルは図９Ｃと類似であるが、図９Ｃに比べて水平分節４０ｈが狭い。浮遊ゲート電極４０が活性領域２０上に自己整列される。例えば、水平分節４０ｈの両側が活性領域の両側に自己整列されてその幅が互いに同一である。
【００５６】
図９Ｅのセルは図９Ｄのセルと類似であるが、水平分節４０ｈが図９Ｄの水平分節よりさらに狭い。例えば、水平分節４０ｈの幅が活性領域２０の幅より小さい。従って、ゲート間絶縁膜６０がトンネル絶縁膜１７の上部面と接触する。
【００５７】
図９Ｆのセルは図９Ａのセルと類似であるが、バッファパターン６５が水平分節４０ｈ及びゲート間絶縁膜６０との間にさらに提供される。このバッファパターン６５は酸化物、窒化物または高い誘電定数を有する誘電物質などで形成することができる。
【００５８】
図９Ｇのセルは図９Ｂと類似であるが、バッファパターン６５が水平分節４０ｈ及びゲート間絶縁膜６０との間にさらに提供される。
【００５９】
図９Ｈのセルは図７Ｃのセルと類似であるが、水平分節４０ｈの厚さｔ１が垂直分節４０ｖの厚さｔ２より薄い。
【００６０】
図９Ｉのセルは図７Ｃのセルと類似であるが、水平分節４０ｈの厚さｔ１が垂直分節４０ｖの厚さｔ２より厚い。
【００６１】
図９Ｊのセルは図７Ｃのセルと類似であるが、浮遊ゲート電極４０が二つの垂直分節４０ｖ１、４０ｖ２を具備する。垂直分節４０ｖ１は高さｈ１を、垂直分節４０ｖ２は高さｈ２を有する。この時、垂直分節４０ｖ１の高さｈ１垂直分節４０ｖ１の高さｈ２より高い。
【００６２】
図９Ｋのセルは図９Ｂのセルと類似であるが、浮遊ゲート電極は下部水平分節４０ｈｌ及び中心水平分節４０ｈｃ及び上部垂直分節４０ｖｕに区分される。
【００６３】
図９Ｌのセルは図７Ｃのセルと類似であるが、水平分節が下部水平分節４０ｈｌ及び上部水平分節４０ｈｕを含む。下部水平分節４０ｈｌの幅は活性領域２０の幅と同一であり、上部水平分節４０ｈｕの幅は活性領域２０の幅より大きい。
【００６４】
図９Ｍのセルは図９Ｌのセルと類似であるが、下部水平分節４０ｈｌ及び上部水平分節４０ｈｕが活性領域２０の幅と同一の幅を有する。
【００６５】
図１０Ａ−図１０Ｊ及び図１１Ａ‐図１１Ｊを参照してＬ断浮遊ゲート電極を有するＥＥＰＲＯＭメモリ素子形成方法に対して説明をする。図１０Ａ及び図１１Ａを参照すれば、パッド酸化膜１４及びトレンチハードマスクパターン１８（例えば、シリコン窒化膜）を形成する。トレンチハードマスクパターン１８は多数個のストライプ形状オープニングを具備する。選択的なエッチング段階が進行されて図１０Ｂ及び図１１Ｂに図示されているように基板１１に複数個の浅いトレンチ９を定義する。この選択的なエッチング段階でトレンチハードマスクパターン１８がエッチングマスクで使用され、複数個の活性領域２０が基板１１定義される。
【００６６】
図１０Ｃ及び図１１Ｃを参照して、浅いトレンチ９が絶縁物質で満たされて浅いトレンチ隔離領域３０が形成される。このトレンチ隔離領域３０は相対的に厚い絶縁物質を図１０Ｂ及び図１１Ｂの構造上に蒸着した後、化学的機械的研磨工程などを使用して蒸着された絶縁物質をエッチバックすることによって形成することができる。このエッチバック工程はトレンチハードマスクパターン１８の上部面が露出するように十分な時間の間進行される。
【００６７】
図１０Ｄ及び図１１Ｄはトレンチハードマスクパターン１８とパッド酸化膜１４を除去してトレンチ隔離領域３０との間にオープニング２２を定義する段階を図示する。図示されているように、パッド酸化膜１４が除去される時、トレンチ隔離領域３０が側面でリセス（エッチング）される。活性領域２０の上部面を熱酸化する段階が進行されて活性領域２０上にトンネル酸化膜１７が定義される。トンネル酸化膜１７は蒸着技術例えば、化学的気相蒸着技術などによっても形成することができる。
【００６８】
図１０Ｅ及び図１１Ｅを参照して、ポリシリコン膜４０´がトレンチ隔離領域３０及びトンネル酸化膜１７上にコンフォーマルに形成される。ポリシリコン膜４０´はトレンチ隔離領域３０の側壁上に対向する垂直分節４０ｖ１´、４０ｖ２´を含む。この対向する垂直分節４０ｖ１´、４０ｖ２´はトレンチ隔離領域３０との間に第２オープニング２２´を定義する。
【００６９】
図１０Ｆ及び図１１Ｆを参照して、バッファ領域６５´第２オープニング２０´内に形成される。このバッファ領域６５´は酸化物、窒化物、またはアルミニウム酸化物などで形成されることができる。このバッファ領域６５´は第２オープニング２２´を満たすようにポリシリコン膜４０´上に絶縁物質を蒸着した後、ポリシリコン膜４０´が露出するまで蒸着された絶縁物質に対する平坦化工程を進行することによって形成されることができる。この平坦化工程は化学的機械的研磨を使用することができる。
【００７０】
図１０Ｇ及び図１１Ｇを参照して、図１０Ｆ及び図１１Ｆの構造上にゲートマスク膜を形成し、これをパターニングしてビットライン方向に身長する多数個のストライプ型の浮遊ゲートマスクパターン５５を形成する。図示されているように、この浮遊ゲートマスクパターン５５それぞれはポリシリコン膜４０´の対応する垂直分節４０ｖ２´を覆う。
【００７１】
図１０Ｈ図１１Ｈを参照して、浮遊ゲートマスクパターン５５をエッチングマスクで使用してポリシリコン膜４０´を選択的にエッチングするエッチング工程が実行されて水平分節４０ｈ´及び垂直分節４０ｖ´を含むＬ断浮遊ゲート電極４０´´が形成される。続いて、バッファ領域６５´の少なくとも一部分が選択的に除去される。この時、トレンチ隔離領域３０の一部分がリセスされることがある。バッファ領域６５´が完全に除去される場合、追加的なエッチング工程が進行されて図９Ｈ及び図９Ｉに図示されているように薄い垂直または水平分節が形成されることができる。
【００７２】
図１０Ｉ及び図１１Ｉを参照して、ゲート間絶縁膜６０´がＬ断浮遊ゲート電極４０´´ 及びトレンチ隔離領域３０上に形成される。このゲート間絶縁膜６０´は酸化膜−窒化膜−酸化膜または高い誘電定数を有する高誘電膜（例えば、アルミニウム酸化膜）などで形成することができる。
【００７３】
図１０Ｊ及び図１１Ｊは複数個のワードライン７０及びＬ断浮遊ゲート電極４０を形成する段階を図示する。ワードライン７０のためのブランケット導電膜を積層した後、このブランケット導電膜、ゲート間絶縁膜、浮遊ゲート電極をパターニングすることによってワードライン７０及びＬ断浮遊ゲート電極４０を形成することができる。ワードライン７０をイオン注入マスクで使用してイオン注入工程を進行することによってソース／ドレイン領域が活性領域２０に形成される
ＥＥＰＲＯＭメモリ素子を形成するまた他の方法はビットライン方向に沿って交代に左／右の順に配列されるＬ断浮遊ゲート電極を形成することを含む。この方法は図１０Ａ‐１０Ｊ及び図１１Ａ‐１１Ｊに図示された方法と類似であるが、ストライプ型浮遊ゲートマスクパターン５５を形成する段階が図１２Ａのメッシュ型ゲートマスクパターン５５´を形成する段階に代置される。メッシュ型ゲートマスクパターン５５´は複数個のオープニングを含み、このオープニングはビットライン方向に沿ってジグザグ状にねじまげられて配置される。このようなオープニングのねじ曲げられた配列によって図１２Ｂに図示されたようにビットライン方向に沿ってねじ曲げられて交代に左右に向いたＬ断浮遊ゲート電極４０´´が形成される。図１２Ｂの構造に対して図１０Ｉ−図１０Ｊ及び図１１Ｉ−図１１Ｊの段階が実行されて複数個のワードライン７０が形成される。
【００７４】
図面及び明細書で本発明の典型的な実施形態が開示され、特定の用語を使用したが、これは本発明の技術的範囲を制限しようとするものではなく、本発明の理解を容易にするために記述したものであって、本発明の範囲は特許請求範囲に記載された事項によって決められるべきである。
【産業上の利用可能性】
【００７５】
本発明は、集積度を増しても安定した信頼性が得られるＮＡＮＤ型ＥＥＰＲＯＭ素子に適用可能である。
【図面の簡単な説明】
【００７６】
【図１Ａ】通常的なＮＡＮＤ型ＥＥＰＲＯＭ素子の斜視図である。
【図１Ｂ】図１ＡのＩ‐Ｉ´線に沿って切断した時の通常的なＮＡＮＤ型ＥＥＰＲＯＭ素子の断面図である。
【図１Ｃ】図１ＡのＩＩ‐ＩＩ´線に沿って切断した時の通常的なＥＥＰＲＯＭ素子の断面図である
【図２Ａ】本発明の一実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子の平面図である。
【図２Ｂ】図２ＡのＢ‐Ｂ´線に沿って切断した時の本発明の一実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子の断面図である。
【図２Ｃ】図２ＡのＣ‐Ｃ´線に沿って切断したときの本発明の一事実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子の断面図である。
【図２Ｄ】図２ＡのＤ‐Ｄ´線に沿って切断したときの本発明の一実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子の断面図である。
【図３Ａ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｂ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｃ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｄ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｅ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｆ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｇ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｈ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｉ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ａ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｂ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｃ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｄ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｅ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｆ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｇ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｈ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｉ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図５Ａ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図５Ｂ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図５Ｃ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図５Ｄ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図５Ｅ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図６Ａ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図６Ｂ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図６Ｃ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図６Ｄ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図６Ｅ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図７Ａ】本発明の実施形態によるフラッシュＥＥＰＲＯＭアレイのＬ断浮遊ゲート電極のアレイを示す斜視図である。
【図７Ｂ】本発明の実施形態によるＬ断浮遊ゲート電極を有するフラッシュＥＥＰＲＯＭアレイの一部分を示す斜視図である。
【図７Ｃ】図７ＢのＣ‐Ｃ´線に沿って切断した時のフラッシュＥＥＰＲＯＭアレイの断面図である。
【図７Ｄ】図７ＢのＤ‐Ｄ´線に沿って切断した時のフラッシュＥＥＰＲＯＭアレイの断面図である。
【図７Ｅ】図７ＢのＥ‐Ｅ´線に沿って切断した時のフラッシュＥＥＰＲＯＭアレイの断面図である。
【図８】本発明の一実施形態によるＬ断浮遊ゲート電極を有するフラッシュＥＥＰＲＯＭ素子の一部分を示す斜視図である。
【図９Ａ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｂ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｃ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｄ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｅ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｆ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｇ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｈ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｉ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｊ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｋ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｌ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｍ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図１０Ａ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｂ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｃ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｄ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｅ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｆ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｇ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｈ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｉ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｊ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ａ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｂ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｃ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｄ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｅ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｆ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｇ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｈ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｉ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｊ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１２Ａ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための斜視図である。
【図１２Ｂ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための斜視図である。
【符号の説明】
【００７７】
９ トレンチ
１１ 基板
１４ パッド酸化膜
１７ トンネル酸化膜
１７ トンネル絶縁膜
１７ トンネル絶縁領域
１８ トレンチハードマスクパターン
２２ オープニング
３０ トレンチ隔離領域
４０ ポリシリコン膜
４０ｈｌ 下部水平分節
４０ｖｕ 上部垂直分節
４０ｈｕ 上部水平分節
４０ｖ 垂直分節
４０ｖ１、４０ｖ２ 垂直分節
４０ｈ 水平分節
４０Ｇ１、４０Ｇ２ 断浮遊ゲート電極
４０ｈｃ 中心水平分節
５５ 浮遊ゲートマスクパターン
６０ ゲート間絶縁膜
６５ バッファパターン
７０ ワードライン
１００ 基板
１０２ ハードマスク
１０４ トレンチ
１０５ 活性領域
１０６ トレンチ隔離領域
１１０ａ トンネル酸化膜
１１０ｂ ゲート絶縁膜
１１０ｃ ゲート絶縁膜
１１０ 基板
１１２ ポリシリコン膜
１１４ 絶縁性膜
１１５ａ 絶縁性領域
１１５ｂ 絶縁性領域
１１６ 隔離領域
１２０ 予備浮遊ゲート電極パターン
１２１ａ トンネル通路
１２２ ゲート間絶縁膜
１２４ 下部導電膜
１２５ａ バッファパターン
１２５ｂ バッファパターン
１２６ａ コンタクトオープニング
１２６ｂ コンタクトオープニング
１２８ 上部導電膜
１３０ ハードマスク膜
１３２ａ ワードライン
１３２ｂ ストリング選択ライン
１３２ｃ グラウンド選択ライン
１４０ 共通ソースライン
１４２ 層間絶縁膜
２１２ ポリシリコンパターン
【技術分野】
【０００１】
本発明は集積回路メモリ素子及びその形成方法に係り、より詳細には不揮発性メモリ素子及びその形成方法に関する。
【背景技術】
【０００２】
電気的消去及びプログラム可能である読み出し専用メモリＥＥＰＲＯＭは、不揮発性メモリ素子の一種類として、エンベデッドアプリケーション及び大量貯蔵アプリケーションを含む多くのアプリケーションに用いることができる。典型的なエンベデッドアプリケーションにおいて、ＥＥＰＲＯＭ素子は、例えば、高速のランダムアクセス読み出し時間が要求されるパーソナルコンピュータまたはモバイルフォーンでコードを記憶するために用いることができる。典型的な大量貯蔵アプリケーションは大記憶容量及び低コストを要求するメモリカードアプリケーションを含む。
【０００３】
ＮＡＮＤ型フラッシュメモリはＥＥＰＲＯＭの一種として、他の不揮発性メモリ素子に比べて低コスト及び大記憶容量を提供することができる。典型的なＮＡＮＤ型フラッシュメモリは並んで配置された多数のＮＡＮＤ型ストリングを含む。ＮＡＮＤ型ストリング内のそれぞれのＥＥＰＲＯＭセルは対応するワードラインに電気的に連結され、浮遊ゲート電極及び制御ゲート電極を含む。このＥＥＰＲＯＭセルはシングルレベルまたはマルチレベルプログラム状態を支援するセルであることができる。シングルプログラム状態を支援するＥＥＰＲＯＭセルはシングルレベルセルＳＬＣと称される。特に、ＳＬＣは論理１貯蔵値と思われる消去状態及び論理０貯蔵値と思われるプログラム状態を支援する。ＳＬＣは消去状態で陰の閾値電圧Ｖｔｈ（例えば、‐３Ｖ＜Ｖｔｈ←１Ｖ）を有することができ、プログラム状態で陽の閾値電圧（例えば、１Ｖ＜Ｖｔｈ＜３Ｖ）を有することができる。
【０００４】
ＥＥＰＲＯＭセルの状態は選択セルに対して読み出し動作を実行することによって判読することができる。本発明が属する技術分野でよく知られているように、ＮＡＮＤストリングは、選択セルが消去状態であり、選択ワードライン電圧（例えば０Ｖ）が選択セルの閾値電圧より大きい時、プリチャージングされたビットラインＢＬを放電する動作をする。しかし、選択セルがプログラム状態であれば、選択ワードライン電圧（例えば０Ｖ）が選択セルの閾値電圧より低くて選択セルが‘オフ’を維持するから、ＮＡＮＤストリングはプリチャージングされたビットラインに開放回路を提供する。ＮＡＮＤ型フラッシュメモリの他の特性は特許文献及び非特許文献１に開示されてあり、この開示内容が本明細書に含まれる。
【０００５】
ＥＥＰＲＯＭセルをプログラムまたは消去する動作は高いプログラムまたは消去電圧をＥＥＰＲＯＭセルの制御電極またはチャネル領域に印加することを含む。本発明が属する技術分野でよく知られているように、プログラム電圧は充分に大きくて十分な個数の電子をセル内の浮遊ゲート引き集めるべきであり、消去電圧は充分に大きくて浮遊ゲートに蓄積された電子の大部分を放出すべきである。このような電子の蓄積及び放出動作はＥＥＰＲＯＭセルの閾値電圧の変動に引き続く。前述のシングル及びマルチレベルセルで、例えば、ＥＥＰＲＯＭ セルをプログラムする動作はＥＥＰＲＯＭセルの閾値電圧を増加させ、ＥＥＰＲＯＭ セルを消去する動作はＥＥＰＲＯＭセルの閾値電圧を減少させる。
【０００６】
しかし、ＥＥＰＲＯＭ素子の集積度が増加することによって、非常に近く隣接したＥＥＰＲＯＭセルの浮遊ゲート電極との間の寄生容量が増加する。図１Ａ‐１Ｃに図示されているように、この寄生容量は隣接した浮遊ゲート電極との間の重畳面積に直接的に比例し、これらの間の側面距離に反比例する。ところが、この側面距離は素子の集積度が増加することに沿って減少する。特に、図１ＡはＮＡＮＤ型ＥＥＰＲＯＭ 素子のアレイを図示する。このアレイは一定間隔を置いて離れて二次元的に（例えば、行及び列方向に）配列された複数個の浮遊ゲート電極１９を含む。浮遊ゲート電極１９のそれぞれは基板１１の活性領域１３からトンネル絶縁膜１７によって離されている。活性領域１３はトレンチ隔離領域１５によって定義される。特定行にある各ＥＥＰＲＯＭセルの制御ゲートは連結されて対応するワードライン２３（図面でワードラインＡ、Ｂ、Ｃ）を形成する。各浮遊ゲート電極１９はゲート間誘電膜２１によって対応するワードラインから離されている。図１Ｂ及び１Ｃに図示されているように、制御ゲート電極１９はビットライン方向でソース／ドレイン領域２５によって互いに離されており、ワードライン方向では素子分離領域１５によって互いに離されている。ビットライン方向で浮遊ゲート電極との間の重畳面積はｈ１Ｗ１であり、ワードライン方向で浮遊ゲート電極との間の重畳面積はｈ１Ｗ２である。
【０００７】
高集積化による寄生容量の増加による前述の影響及び他の影響は浮遊ゲートとの間の干渉を引き起こす。このような干渉が充分に大きければ、選択ＥＥＰＲＯＭセルのプログラム動作は選択セルに隣接したＥＥＰＲＯＭセルの閾値電圧が移動する結果をもたらす。このような閾値電圧の移動はデータ読み出し動作でビートエラーを誘発してメモリ素子の信頼性を減少させる。隣接した浮遊ゲート電極との間の寄生容量の増加は非特許文献２に開示されている。
【特許文献１】米国特許出願１１／３５８，６４８号明細書
【非特許文献１】１９９７年１１月のＩＥＥＥ論文Ｖｏｌ．３２、Ｎｏ．１１、ｐｐ．１７４８‐１７５７の“Ａ３．３Ｖｏｌｔ Ｓｉｎｇｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ １６‐Ｍｂ Ｎｏｎｖｏｌａｔｉｌｅ Ｖｉｒｔｕａｌ ＤＲＡＭ Ｕｓｉｎｇ ａ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ”
【非特許文献２】２００２年５月のＩＥＥＥ電子装置レター、Ｖｏｌ．２３、Ｎｏ．５、ｐｐ．２６４‐２６６の“Ｅｆｆｅｃｔｓ ｏｆ Ｆｌｏａｔｉｎｇ‐Ｇａｔｅ Ｉｎｔｅｒｆｅｒｅｎｃｅ ｏｎ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｏｐｅｒａｔｉｏｎ”
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、高い集積度のメモリ装置を実現に適合させることができる不揮発性メモリ装置及びその形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施形態はセル間の結合容量が減少されたメモリセルを有する不揮発性メモリ素子を含む。これらの実施形態によれば、不揮発性メモリ素子、例えばＮＡＮＤ型フラッシュＥＥＰＲＯＭ素子は浮遊ゲート電極を有する複数のメモリセルを含む。制御ゲート電極及び浮遊ゲート電極との間の高い結合の比率を維持したまま、ビットライン方向でセル間の寄生容量を減らすように、浮遊ゲート電極はオープンエンデッドラップアラウンド（ｏｐｅｎ‐ｅｎｄｅｄ ｗｒａｐａｒｏｕｎｄ）模様で形成される。特に、各メモリセルはＥＥＰＲＯＭトランジスタを含む。ＥＥＰＲＯＭトランジスタは基板のチャネル領域上に形成されたトンネル絶縁膜及び前記トンネル絶縁膜上に形成された浮遊ゲート電極を含む。浮遊ゲート電極は絶縁性領域で満たされたオープンエンデッドラップアラウンド模様を示す。いくつかの実施形態によれば、浮遊ゲート電極は絶縁性領域で満たされるホロウセンタ（ｈｏｌｌｏｗ ｃｅｎｔｅｒ）を有する四角形シリンダ形態であることができる。
【００１０】
本発明の他の実施形態によれば、不揮発性メモリアレイは基板及び前記基板に形成されたＥＥＰＲＯＭセルの少なくとも一つのＮＡＮＤストリングを含む。このＥＥＰＲＯＭセルの少なくとも一つのＮＡＮＤストリングは絶縁物質が充填された第１オープンエンデッドラップアラウンド形態の浮遊ゲート電極を具備する第１不揮発性メモリセル及び絶縁物質が充填された第２オープンエンデッドラップアラウンド形態の浮遊ゲート電極を具備する第２不揮発性メモリセルを含む。この浮遊ゲート電極は前記第１オープンエンデッドラップアラウンド浮遊ゲート電極の縦軸が前記第２オープンエンデッドラップアラウンド浮遊ゲート電極の縦軸と同一線上にあるように構成される。前記少なくとも一つのＮＡＮＤストリングは絶縁物質が充填された第３オープンエンデッドラップアラウンド浮遊ゲートを具備するストリング選択トランジスタ及び絶縁物質が充填された第４オープンエンデッドラップアラウンドの浮遊ゲートを具備するグラウンド選択トランジスタをさらに含むことができる。この実施形態で、前記第１不揮発性メモリセルと連関されたワードラインは第１ゲート間絶縁膜によって前記第１オープンエンデッドラップアラウンド浮遊ゲートと分離され、前記ストリング選択トランジスタと連関されたワードラインは前記第３オープンエンデッドラップアラウンド浮遊ゲートと電気的にショートされる。
【００１１】
本発明のまた他の実施形態によれば、不揮発性メモリアレイ形成方法は、活性領域によって互いに離れた第１及び第２トレンチ分離領域を有する基板を形成することを含む。トンネル絶縁膜が前記活性領域上に形成され、第１導電膜が第１及び第２トレンチ分離領域の側壁及び前記トンネル絶縁膜上に形成される。絶縁性領域が前記トンネル絶縁膜の向かい側に拡張する第１導電膜の一部分上に形成される。第２導電膜が前記絶縁性領域上に形成される。前記第２導電膜、前記絶縁性領域及び前記第１導電膜がパターニングされて絶縁性領域で満足されたラップアラウンド浮遊ゲート電極が形成される。
【００１２】
前記パターニング段階以前に前記第２導電膜上にゲート間絶縁膜を形成する段階と、前記ゲート間絶縁膜上に第３導電膜を形成する段階をさらに含むことができる。また、前記パターニング段階以前に前記ゲート間絶縁膜を貫通して前記第２導電膜を露出するコンタクトホールを形成する段階をさらに含むことができる。この場合、前記第３導電膜を形成する段階は前記第３導電膜を前記コンタクトホール内に蒸着することを含む。前記パターニング段階は前記第３導電膜、前記ゲート間絶縁膜、前記第２導電膜、前記絶縁性領域そして前記第１導電膜を順次にパターニングしてストリング選択ラインＳＳＬを定義することを含む。前記ストリング選択ラインはパターニングされた第３導電膜の第１部分及び前記コンタクトホール位置で前記パターニングされた第３導電膜の第１部分に電気的に連結されるパターニングされた第２導電膜の第１部分を含む。
【００１３】
前記パターニング段階以後に前記ラップアラウンド浮遊ゲートからパターニングされた絶縁性領域を除去する段階をさらに含むことができる。前記除去段階以後に絶縁性物質で前記ラップアラウンド浮遊ゲートの内部を再度満たすために前記基板上に絶縁膜を蒸着する段階をさらに含むことができる。前記絶縁性物質は相対的に低い誘電定数を有することができる。例えば、除去された絶縁性領域よりもさらに低い誘電定数を有することができる。
【００１４】
本発明のまた他の実施形態によれば、不揮発性メモリ素子は活性領域を具備する基板を含む。前記基板は第１導電型のソース及びドレイン領域及び、前記ソース及びドレイン領域との間のチャネル領域を含む。トンネル絶縁膜が前記チャネル領域上に具備され、浮遊ゲート電極が前記トンネル絶縁膜上に具備される。浮遊ゲート電極は複数個の分節（ｓｅｇｍｅｎｔｓ）によって定義される非対称的な横断面（例えば、Ｌ断面形状）を示す。この分節は横に延長してチャネル領域の全体幅を横切る少なくとも一つの水平分節及び前記水平分節の側面から上方へ延長する少なくとも一つの垂直分節を含む。制御ゲート電極は浮遊ゲート電極上に具備される。この制御ゲート電極はゲート間絶縁膜によって浮遊ゲート電極から分離する。
【００１５】
本発明のまた他の実施形態による不揮発性メモリアレイは基板及び第１非対称横断面形状を有する浮遊ゲート電極を具備する不揮発性メモリセル第１行を含む。不揮発性メモリセル第２行が具備される。前記不揮発性メモリセル第２行は前記不揮発性メモリセル第１行にすぐ隣接して延長する。前記不揮発性メモリセル第２行は第２非対称横断面形状を有する浮遊ゲート電極を具備する。この２非対称横断面形状を有する浮遊ゲート電極は前記基板の法線（ｎｏｒｍａｌ）に対して相対的に１８０度回転すれば、前記第１非対称横断面形状を有する浮遊ゲート電極と一致する。このような非対称浮遊ゲート電極は互いに向き合う第１及び第２浮遊ゲート電極の対向面（ｏｐｐｏｓｉｎｇ ｓｕｒｆａｃｅ）との間の重畳面積が第１浮遊ゲート電極の横断面形状の全体面積の約７５％程度になることが望ましい。
【００１６】
本発明のまた他の実施形態によるフラッシュＥＥＰＲＯＭアレイは第１浮遊ゲート電極を有するＥＥＰＲＯＭセル第１行を含む。この第１浮遊ゲート電極は少なくとも一つの水平分節及び少なくとも一つの垂直分節を含み、前記水平分節及び垂直分節は集合的に前記第１浮遊ゲート電極の第１Ｌ断部分を定義し、この第１Ｌ断部分は第１方向を向ける。前記ＥＥＰＲＯＭセル第１行にすぐ隣接して延長するＥＥＰＲＯＭセル第２行がさらに具備される。前記ＥＥＰＲＯＭセル第２行は第２浮遊ゲート電極を具備する。この第２浮遊ゲート電極は少なくとも一つの水平分節及び少なくとも一つの垂直分節を含み、前記水平分節及び垂直分節は集合的に前記第２浮遊ゲート電極の第２Ｌ断部分を定義し、この第２Ｌ断部分は前記第１方向と反対方向である第２方向を向ける。
【００１７】
本発明のまた他の実施形態によるフラッシュＥＥＰＲＯＭ 素子形成方法は基板で並んで位置してその間に活性領域を限定する第１の浅いトレンチ隔離領域及び第２の浅いトレンチ隔離領域を形成する段階を含む。トンネル絶縁膜が前記活性領域上に形成され、導電層が前記トンネル絶縁膜上そして前記第１及び第２の浅いトレンチ隔離領域の側面上に形成される。絶縁性バッファ領域が前記第１及び第２の浅いトレンチ隔離領域との間で延長した導電膜部分上に形成される。浮遊ゲート電極マスクパターンが前記絶縁性バッファ領域上そして前記導電膜上に形成される。前記導電膜を選択的にエッチングする段階が実行されて前記第１及び第２の浅いトレンチ隔離領域の対向する側面との間で延長するＬ断浮遊ゲート電極が形成される。この選択的エッチング段階は前記絶縁性バッファ領域及び前記浮遊ゲートマスクパターンをエッチングマスクで用いて実行される。
【００１８】
前記フラッシュＥＥＰＲＯＭ素子形成方法は前記選択的エッチング段階以後に前記浮遊ゲート電極マスク及び少なくとも前記バッファ領域の一部分を除去する段階と前記Ｌ断浮遊ゲート電極上にゲート間絶縁膜を蒸着する段階をさらに含むことができる。前記ゲート間絶縁膜を蒸着する段階以前に前記第１及び第２の浅いトレンチ隔離領域の対向する側面をエッチバックする段階をさらに進行させることができる。
【００１９】
前記フラッシュＥＥＰＲＯＭ素子形成方法は前記ゲート間絶縁膜上に導電膜を蒸着する段階及び前記導電膜をパターニングしてワードラインを形成する段階をさらに含むことができる。前記トンネル絶縁膜を形成する段階は前記第１及び第２の浅いトレンチ隔離領域との間で延長する活性領域部分を熱酸化することを含む。前記第１及び第２の浅いトレンチ隔離領域を形成する段階は前記基板に並んで位置する第１及び第２ストライプ形状トレンチを形成する段階、前記トレンチを絶縁物質で満たす段階そして前記絶縁物質をエッチバックする段階を含む。
【発明の効果】
【００２０】
本発明によれば、浮遊ゲートは隣接する活性領域を横切る方向で水平部及び垂直部を有するＬまたは逆Ｌ形態で形成されて隣接するＬと逆Ｌ形態の浮遊ゲート間の容量性結合またはＬと逆Ｌ形態の浮遊ゲート間の容量性結合を減らすことができる。
【００２１】
本発明によれば、活性領域を伸長する方向に沿って水平部及び垂直部を有するＬと逆Ｌ形態の浮遊ゲートが互いに交代に形成されて隣接するＬと逆Ｌ形態の浮遊ゲート間の容量性結合を減らすことができる。
【００２２】
本発明によれば、浮遊ゲートが水平部及び垂直部を有するＬと逆Ｌ形態を示し、垂直部の外側壁及び内側壁そして水平部の上部面の制御ゲートと重畳して制御ゲートと浮遊ゲートとの間の結合比を増加させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付する図面を参照して本発明の望ましい実施形態を詳しく説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底で完全になることができるようにそして当業者に本発明の思想が充分に理解されるようにするために提供されるものである。明細書全体にかけて同一参照番号は同一構成要素を示す。
【００２４】
本発明の第１実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子が図２Ａ−２Ｄに概略的に図示されている。図２ＡはＮＡＮＤ型ＥＥＰＲＯＭ素子の平面図として、活性領域１０５を具備する基板１００を第１方向で横切る互いに平行する複数個のビットライン１４８を図示する。図２Ｂに図示されているように、活性領域１０５は隣接するトレンチ隔離領域１０６との間で拡張する。トレンチ隔離領域１０６は浅いトレンチ１０４内に位置する。ビットライン１４８は対応する活性領域１０５にコンタクトプラグ１４６によって連結される。ビットラインコンタクトプラグ１４６はコンタクトオープニング１４４内に形成される。図２Ａはまた基板１００を第２方向に横切るワードライン１３２ａ、ストリング選択ライン１３２ｂ、グラウンド選択ライン１３２ｃ及び共通ソースライン１４０を図示する。この第１及び第２方向はビットライン方向及びワードライン方向とそれぞれ称される。
【００２５】
図２Ｂは図２ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭ素子のビットライン方向断面を図示する。図２Ｂに図示されているように、各ビットライン１４８は対応するＥＥＰＲＯＭセルＮＡＮＤストリング内の対応するストリング選択トランジスタＳＳＴのドレイン領域１３６ａに電気的に連結される。この電気的連結はビットラインコンタクトプラグ１４６（例えば、金属プラグ）によって提供される。このビットラインコンタクトプラグ１４６は第１層間絶縁膜１３８及び第２層間絶縁膜１４２の積層配列を貫通する。ストリング選択トランジスタＳＳＴはまたソース／ドレイン領域１３４、ゲート絶縁膜１１０ｂ、下部ストリング選択ゲート電極１２０ｂ、絶縁領域１１５ｂ及び上部ストリング選択ゲート電極１２８ｂを含み、上部ストリング選択ゲート電極１２８ｂは下部ストリング選択ゲート電極１２０ｂに電気的に連結される。絶縁領域１１５ｂは下部ストリング選択ゲート電極１２０ｂの下部の上部表面１１９ｂ上に形成される。上部ストリング選択ゲート電極１２８ｂは図２Ａに図示されているように、ストリング選択ライン１３２ｂの一部分である。上部ストリング選択ゲート電極１２８ｂは絶縁性ハードマスクパターン１３０ｂで覆われる。領域１２２ｂはコンタクトオープニング１２６ａを具備するゲート間絶縁膜パターンを示し、領域１２４ｂは下部導電パターンを示す。領域１２２ｂ、１２４ｂは集合的にバッファパターン１２５ａを形成する。
【００２６】
グラウンド選択トランジスタＧＳＴは共通ソースライン１４０に電気的に連結されたソース領域１３６ｂ、ソース／ドレイン領域１３４、ゲート絶縁膜１１０ｃ、下部グラウンド選択ゲート電極１２０ｃ、絶縁領域１１５ｃ及び上部グラウンド選択ゲート電極１２８ｃを含む。上部グラウンド選択ゲート電極１２８ｃは下部グラウンド選択ゲート電極１２０ｃに電気的に連結される。絶縁領域１１５ｃは下部グラウンド選択ゲート電極１２０ｃの下部の上部面１１９ｃ上に形成される。前記グラウンド選択ゲート電極１２８ｃは図２Ａに図示されているようにグラウンド選択ライン１３２ｃの部分である。上部グラウンド選択ゲート電極１２８ｃは絶縁性ハードマスクパターン１３０ｃによって覆われて保護される。領域１２２ｃはコンタクトオープニング１２２ｃを具備するゲート間絶縁膜を示し、領域１２４ｃは下部導電膜パターンを示す。領域１２２ｃ、１２４ｃは集合的にバッファパターン１２５ｂを形成する。
【００２７】
図２Ｂはまた対応するビットライン１４８と連関されたＮＡＮＤ型ストリングの複数個のＥＥＰＲＯＭ セルを図示する。このＥＥＰＲＯＭセルはグラウンド選択ラインと接地選択ラインとの間で直列に延長する。各ＥＥＰＲＯＭセルは一組のソース／ドレイン領域１３４、トンネル酸化膜１１０ａ、及び前記トンネル酸化膜１１０ａ上に形成された浮遊ゲート電極１２０ａを含む。トンネル酸化膜１１０ａは基板１１０内の対応するチャネル領域に対向して延長する。各チャネル領域は各ＥＥＰＲＯＭセル内の対応する一組みのソース／ドレイン領域との間で延長する。
【００２８】
以下でより詳細に説明されるが、浮遊ゲート電極１２０ａはオープンエンデッドラップアラウンド形態であり、その内部が絶縁性領域１１５ａで満たされる。この絶縁性領域１１５ａは浮遊ゲート電極１２０ａの下部の上部面１１９ａ上に拡張する。ゲート間絶縁膜パターン１２２ａは浮遊ゲート電極１２０ａ上に形成される。制御ゲート電極１３２ａは対応するワードラインの一部分を示し、下部導電膜パターン１２４ａ及び上部導電膜パターン１２８ａを含む。上部導電膜パターン１２８ａは絶縁性ハードマスクパターン１３０ａで覆われて保護される。
【００２９】
図２ＡのＮＡＮＤ型ＥＥＰＲＯＭ素子の断面が図２Ｃに概略的に図示されている。特に図２Ｃワードライン方向（例えば、図２ＡのＣ‐Ｃ´ライン）で並んで延長する複数個のＥＥＰＲＯＭセルを図示する。このワードライン方向は第２層間絶縁膜１４２が上部に拡張したビットライン１４８の方向に垂直である。各ＥＥＰＲＯＭセルはオープンエンデッドラップアラウンド浮遊ゲート電極１２０ａを含む。このオープンエンデッドラップアラウンド浮遊ゲート電極１２０ａは底電極部分１７１ａ、上部電極部分１７３ａ及び側面電極部分１７２ａを含む。この電極部分は集合的に、ビットライン方向に縦軸を有する四角形態のシリンダ模様を示す浮遊ゲート電極を定義する。この四角形態のシリンダは前記絶縁性領域１１５ａで満たされる。
【００３０】
図２Ｃをまた参照すれば、各ＥＥＰＲＯＭのソース、ドレインそしてチャネル領域は対応する隔離領域１０６によって隣接するセルのソース、ドレインそしてチャネル領域と分離される。隔離領域１１６は対応する浅いトレンチ１０４内に位置する。トンネル酸化膜１１０ａはまた浅いトレンチ１０４の上部側面との間で拡張する。ゲート間絶縁膜パターン１２２ａ、下部導電膜パターン１２４ａ、上部導電膜パターン１２８ａそしてハードマスクパターン１３０ａはワードライン方向に連続する。
【００３１】
図２ＡのＮＡＮＤ型ＥＥＰＲＯＭ素子の第２断面が図２Ｄに図示されている。図２Ｄはワードライン方向（例えば、図２ＡのＤ−Ｄ´線方向）で並んで延長する複数個のストリング選択トランジスタＳＳＴを図示する。各ストリング選択トランジスタはオープンエンデッドラップアラウンド型の下部ストリング選択ゲート電極１２０ｂ、絶縁性領域１１５ｂ、そして上部ストリング選択ゲート電極１２８ｂ（ストリング選択ワードライン）を含む。下部ストリング選択ゲート電極１２０ｂは底電極部分１７１ｂ、上部電極部分１７３ｂ、そして側面電極部分１７２ｂを含む。この電極部分は集合的に四角形状シリンダ形態を示す下部ストリング選択ゲート電極を定義する。この四角形状シリンダは絶縁性領域１１５ｂで満たされる。
【００３２】
図２Ａ‐図２ＤのＮＡＮＤ型ＥＥＰＲＯＭ素子を形成する方法に対して図３Ａ‐図３Ｉ及び図４Ａ‐図４Ｉを参照して説明をする。図３Ａ‐図３Ｉはビットライン方向の断面であり、図４Ａ‐図４Ｉはワードライン方向の断面である。図３Ｉは図２Ｂの右側部分に対応し、図４Ｉは図２Ｃの断面に対応する。
【００３３】
図３Ａ及び図４Ａを参照すれば、本発明の実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子形成方法は基板１００の主表面上にハードマスクパターン１０２を形成することを含む。このハードマスクパターン１０２はシリコン窒化膜及びシリコン酸化膜の複合層で形成されて約３００Å〜２０００Åの厚さ範囲で形成されることができる。活性領域１０５はハードマスクパターン１０２を用いて基板１００をエッチングして浅いトレンチ１０４を形成することによって定義されることができる。このトレンチ１０４はトレンチ隔離物質（例えば、酸化物）で充填される。トレンチ１０４の充填は絶縁性物質をトレンチ１０４に蒸着し、蒸着された絶縁性物質の上部面がハードマスク１０２の上部面と実質的に同一の高さを有するように平坦化またはエッチングバック工程を進行することによって形成することができる。これによって、基板１００内に複数個のトレンチ隔離領域１０６が定義される。
【００３４】
図３Ｂ及び図４Ｂを参照すれば、ハードマスクパターン１０２が除去されてトレンチ隔離領域１０６内にリセス１０８を露出する。続いて、図３Ｃ及び図４Ｃに図示されているように、複数個の膜質が基板１００上に形成される。この膜質はトンネル酸化膜１１０を含む。トンネル酸化膜１１０は活性領域１０５の露出された部分を熱酸化することによって形成することができる。このトンネル酸化膜１１０は約６０Åないし１００Åの厚さ範囲で形成される。第１ポリシリコン膜１１２がトレンチ隔離領域１０６及びトンネル酸化膜１１０上にコンフォーマルに形成される。第１ポリシリコン膜１１２は約５０Åないし２００Åの厚さの範囲のドーピングされたまたはドーピングされない膜で形成することができる。続いて相対的に厚い絶縁性膜１１４が第１ポリシリコン膜１１２上に形成される。絶縁性膜１１４は例えば約２００Åないし１０００Åの厚さの範囲で形成することができ、リセス１０８を完全に埋め立てるに充分な厚さで形成される。
【００３５】
図３Ｄ及び図４Ｄを参照すれば、絶縁性膜１１４と第１ポリシリコン膜１１２がエッチバックまたは科学的機械的研磨などによって平坦化される。この平坦化段階はトレンチ隔離領域１０６の上部面を露出するように十分な時間の間に進行され、これによってポリシリコンパターン１１２ａが定義される。平坦化された絶縁性膜１１４の上部面はまたさらにエッチバックされてリセス１０８内に絶縁性領域１１５が定義される。図示されているように、この絶縁性領域１１５の上部面はトレンチ隔離領域１０６の上部面に比べて相対的に陥没されている。
【００３６】
続いて図３Ｅ及び図４Ｅに図示されているように、第２ポリシリコン膜１１７が図３Ｄ及び図４Ｄの構造上にコンフォーマルに形成される。特に第２ポリシリコン膜１１７はトレンチ隔離領域１０６、絶縁性領域１１５及び第１ポリシリコンパターン１１２ａ上に形成される。第２ポリシリコン膜１１７が平坦化になって第２ポリシリコンパターン１１７ａが定義される。第２ポリシリコンパターン１１７ａはトレンチ隔離領域１０６の上部面と同一の高さの上部面を有する。図３Ｆ及び図４Ｆに図示されているように、第２ポリシリコンパターン１１７ａ及び対応する第１ポリシリコンパターン１１２ａは集合的に予備浮遊ゲート電極パターン１２０を形成する。図３Ｆに図示されているように、予備浮遊ゲート電極パターン１２０はビットライン方向にＮＡＮＤストリングの全体長さで（すなわち、複数個のＥＥＰＲＯＭセルを横切って）延長する。
【００３７】
図３Ｇ及び図４Ｇを参照すれば、選択的なエッチバック段階が進行されてトレンチ隔離領域１０６をリセスし、第１ポリシリコンパターン１１２ａの側面を完全に露出する。続いて、ゲート間絶縁膜１２２及び下部導電膜１２４（例えば、第３ポリシリコン膜）が予備浮遊ゲート電極パターン１２０及びリセスされたトレンチ隔離領域１０６上に順次に蒸着される。ゲート間絶縁膜１２２は例えば酸化膜−窒化膜−酸化膜のＯＮＯ層で形成され約１００Åないし２００Åの厚さの範囲で形成される。下部導電膜１２４は例えば、約３０Åないし２００Åの厚さ範囲のドーピングされたポリシリコンで形成することができる。
【００３８】
選択的エッチング工程が進行されてコンタクトオープニング１２６ａそして図３Ｇに図示されないコンタクトオープニング１２６ｂを定義する。このコンタクトオープニング１２６ａは下部導電膜１２４及びゲート間絶縁膜１２２を貫通して予備浮遊ゲート電極パターン１２０の上部面を露出する。上部導電膜１２８（例えば、第４ポリシリコン膜）及び絶縁性のハードマスク膜１３０が蒸着される。上部導電膜１２８は例えば２００Åないし１０００Åの厚さ範囲で形成され、ハードマスク膜１３０は５００Åないし２５００Åの範囲のシリコン酸化膜で形成される。
【００３９】
図３Ｈ及び図４Ｈに図示されているように、選択的なエッチング段階が実行されてハードマスク膜１３０、上部導電膜１２８、下部導電膜１２４、ゲート間絶縁膜１２２、予備浮遊ゲート電極パターン１２０及び絶縁性領域１１５が順次にエッチングされる。この選択的エッチング段階によってハードマスクパターン１３０ａ、１３０ｂ、１３０ｃ（図２Ｂ参照）、ワードライン１３２ａ、浮遊ゲート電極１２０ａ、ストリング選択ライン１３２ｂを定義する。ストリング選択ライン１３２ｂはどの行のストリング選択トランジスタＳＳＴのゲート電極を連結する。グラウンド選択ライン１３２ｃ（図３Ｈでは見えないが図２Ｂでは見ることができる）も定義される。この選択的なエッチング段階はまた浮遊ゲート電極１２０ａと連関された絶縁性領域１１５ａ及びストリング選択トランジスタＳＳＴと連関された絶縁性領域１１５ｂも定義する。図２Ｄを参照して説明をしたように、図４Ｈに図示されたように各浮遊ゲート電極１２０ａは底電極部分１７１ａ、上部電極部分１７３ａ及び側面電極部分１７２ａを含む。
【００４０】
図２Ｂ、３Ｉ、及び４Ｉを参照して、選択的なイオン注入／ドライブ−イン段階が進行されてＥＥＰＲＯＭセルのソース／ドレイン領域、ストリング選択トランジスタ及びグラウンド選択トランジスタが定義される。このソース／ドレイン領域は図２Ｂの参照番号１３４、１３６ａ、１３６ｂによって示される。続いて、第１層間絶縁膜１３８が基板１００上に形成される。この第１層間絶縁膜１３８は約３０００Åないし８０００Åの範囲のシリコン酸化膜で形成することができる。図２Ｂに図示されているように、第１層間絶縁膜１３８はパターニングされてコンタクトオープニングが定義され、共通ソースライン１４０がコンタクトオープニングに形成することができる。この共通ソースライン１４０はグラウンド選択トランジスタのソース領域１３６ｂに電気的に連結される。第２層間絶縁膜１４２が共通ソースライン１４０及び第１層間絶縁膜１３８上に形成される。この第２層間絶縁膜１４２は約５００Åないし２０００Åの範囲のシリコン酸化膜で形成することができる。選択的なエッチング段階が進行されて第１及び第２層間絶縁膜１３８、１４２を貫通してストリング選択トランジスタＳＳＴのドレイン領域１３６ａを露出するビットラインコンタクトオープニング１４４が定義される。このビットラインコンタクトオープニング１４４はビットラインコンタクトプラグ１４６で満たされる。
【００４１】
図５Ａ‐５Ｅ及び図６Ａ‐図６Ｅは本発明のまた他の実施形態によるＥＥＰＲＯＭ素子を形成する方法を説明するための断面図である。図５Ａ及び図６Ａは図３Ｂ及び図４Ｂに図示された構造上にトンネル酸化膜パターン１１０及びポリシリコンパターン２１２を形成する段階を図示する。このポリシリコンパターン２１２はブランケットポリシリコン層を蒸着した後にトレンチ隔離領域１０６の上部面が露出されるまで充分な時間の間平坦化工程を進行することによって形成することができる。図５Ｂ及び図６Ｂを参照すれば、このポリシリコンパターン２１２はエッチバックされて対応するトンネル酸化膜パターン１１０上に相対的に薄い厚さのポリシリコンパターン２１２ａが定義される。他のポリシリコン膜２１４がトレンチ隔離領域１０６及びポリシリコンパターン２１２ａ上にコンフォーマルに形成される。
【００４２】
図５Ｃ及び図６Ｃに図示されているように、ポリシリコン膜２１４が選択的にエッチバックされてトレンチ隔離領域１０６のオープニング１０８の側壁上にポリシリコン側壁スペーサ２１４ａが形成される。絶縁性膜質がオープニング及びトレンチ隔離領域上に蒸着され、平坦化及びエッチバックされて対応するオープニング１０８内でリセスされた上部面を有する絶縁性領域１１５を定義する。ポリシリコン膜２１６はトレンチ隔離領域１０６及び絶縁性領域１１５上にコンフォーマルに蒸着される。このポリシリコン膜２１６はオープニング１０８を完全に満たすように充分な厚さで形成される。
【００４３】
図５Ｄ及び図６Ｄを参照すれば、ポリシリコン膜２１６が平坦化されてトレンチ隔離領域１０６を露出し、ポリシリコンパターン２１６ａを定義する。この平坦化段階は化学的機械的研磨そしてまたは化学的エッチバックを含む。ポリシリコン膜２１６に対する平坦化によって複数個の予備浮遊ゲート電極構造１２０´が定義される。各予備浮遊ゲート電極構造１２０´は対応するポリシリコンパターン２１６ａ、一組みのポリシリコン側壁スペーサ２１４ａそしてポリシリコンパターン２１２ａを含む。
【００４４】
図５Ｄ及び図６Ｄの構造は図３Ｆ及び図４Ｆの構造と類似しており、図３Ｇ‐３Ｈ及び図４Ｇ‐４Ｈと関連して言及した工程段階を経る。しかし、図５Ｅ及び図６Ｅに図示されているように、絶縁性領域１１５はエッチング（例えば、湿式エッチング）によって除去されて複数個のトンネル通路１２１ａ、１２１ｂを定義する。
【００４５】
続いて、図２Ｂ、３Ｉ、及び４Ｉに図示されているように、選択的なイオン注入／ドライブ−イン段階が進行されてＥＥＰＲＯＭセルのソース／ドレイン領域、ストリング選択トランジスタ、及びグラウンド選択トランジスタを定義する。このソース／ドレイン領域は図２Ｂの参照番号１３４、１３６ａ、１３６ｂによって示される。続いて、第１層間絶縁膜１３８が基板１００上に形成される。この第１層間絶縁膜１３８は約３０００Åないし８０００Åの範囲のシリコン酸化膜で形成することができ、トンネル通路１２１ａ、１２１ｂを再充填する。
【００４６】
続いて、図２Ｂに図示されているように、第１層間絶縁膜１３８はパターニングされてコンタクトオープニングが定義され、共通ソースライン１４０をコンタクトオープニングに形成することができる。この共通ソースライン１４０はグラウンド選択トランジスタのソース領域１３６ｂに電気的に連結される。第２層間絶縁膜１４２が共通ソースライン１４０及び第１層間絶縁膜１３８上に形成される。選択的なエッチング段階が進行されて第１及び第２層間絶縁膜１３８、１４２を貫通してストリング選択トランジスタＳＳＴのドレイン領域１３６ａを露出するビットラインコンタクトオープニング１４４が定義される。このビットラインコンタクトオープニング１４４はビットラインコンタクトプラグ１４６で満たされる。
【００４７】
本発明のまた他の実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子が図７Ａ‐図７Ｅに概略的に図示されている。図７Ａは特にＬ断浮遊ゲート電極４０を有するＮＡＮＤ型ＥＥＰＲＯＭセルアレイの部分を図示する。このＬ断浮遊ゲート電極４０はプログラム間の制御ゲート電極及び浮遊ゲート電極との間の高い結合の比率を維持しながらもビットライン及びワードライン方向全部でセル間の容量性キャパシタンスを減少させる作用をする。図７Ａに図示されているように、ＥＥＰＲＯＭセルの第１ＮＡＮＤストリングの一部分はＬ断浮遊ゲート電極４０Ｇ１、４０Ｇ３を含み、第２ＮＡＮＤストリングの一部分はＬ断浮遊ゲート電極４０Ｇ２、４０Ｇ４を含む。この浮遊ゲート電極は互いに離れた浅いトレンチ隔離領域３０によって定義された対応する活性領域２０を具備する基板１１上に提供される。この活性領域は幅ｗ１を有することと図示されている。ソース／ドレイン領域Ｓ／Ｄ５０及びチャネル領域は活性領域２０に形成される。当業係によく知られているように、チャネル領域は浮遊ゲート電極４０の下の（そしてソース及びドレイン領域の間の）活性領域を示す。
【００４８】
Ｌ断浮遊ゲート電極４０は水平分節及び垂直分節を含む。水平分節は図示されているように厚さｔ１、幅ｗ´１及び長さｗ２を有する。垂直分節は図示されているように厚さｔ２、幅ｗ２及び長さｈ１を有する。ワードライン方向で隣接する浮遊ゲート電極との間の距離はｄ１に図示され、ビットライン方向で隣接した浮遊ゲート電極との間の距離はｄ２に図示された。
【００４９】
図７Ｂは対応するトンネル絶縁領域１７上に形成されたＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルネンドアレイの部分を図示した斜視図である。図示されているように、Ｌ断浮遊ゲート電極４０は各行で交代に左／右の順に配列される。このようなＬ断浮遊ゲート電極の左右交代配列によって、浮遊ゲート電極の垂直分節との間の有効距離が増加し、ビットライン方向で隣接セル間の寄生容量性キャパシタンスが減少する。従って、図７Ｂで（ワードライン方向で）ＥＥＰＲＯＭセルの一行は垂直分節の右側に水平分節を有するＬ断浮遊ゲート電極を含み、すぐ隣接した他の行は垂直分節の左側に水平分節を有するＬ断浮遊ゲート電極を含む。図７Ｂはまたゲート間絶縁膜６０及びワードライン７０を含む。ワードライン７０はＥＥＰＲＯＭセルの制御ゲート電極で作動する。
【００５０】
図７Ｃは図７ＢのＣ‐Ｃ´線に沿って切断した時のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの断面図であり、図７ＢのＤ‐Ｄ´線に沿って切断した時のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの断面図である。図７Ｃ及び図７Ｄに図示されているように、高さｈ１を有する浮遊ゲート電極４０の垂直分節は浅いトレンチ隔離領域３０上に位置し、垂直分節はＥＥＰＲＯＭセルのチャネル領域を横切って拡張する。図７Ｅは図７ＢのＥ‐Ｅ´線に沿って切断した時のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの断面図である。図７Ｅに図示されているように、浮遊ゲート電極４０の水平分節は厚さｔ１を有し、ゲート間絶縁膜６０が水平分節上に配置されている。参照番号５０はソース／ドレイン領域を示す。
【００５１】
図８は本発明のまた他の実施形態による対応するトンネル絶縁膜１７上に拡張したＬ断浮遊ゲート電極４０を具備するＥＥＰＲＯＭセルＮＡＮＤストリングアレイの一部に対する斜視図である。図７ＢのＥＥＰＲＯＭセルＮＡＮＤストリングアレイと異なり、Ｌ断浮遊ゲート電極４０は各行で交代に左／右手順に配列されない。従って、ビットライン方向で図７Ｂのアレイに比べて図８のアレイは隣接浮遊ゲート電極との間の重畳面積が多少増加し、寄生容量キャパシタンスが多少増加する。
【００５２】
図９Ａ‐９Ｍを参照して本発明のまた他の実施形態によるＥＥＰＲＯＭセルを説明する。図９Ａで、Ｌ断浮遊ゲート電極４０は水平分節４０ｈ及び垂直分節４０ｖを含む。リセスが浅いトレンチ隔離領域３０に形成され、ゲート間絶縁膜６０にこのリセスがライニングされる。トレンチ隔離領域３０のリセスの程度はゲート間絶縁膜６０が活性領域２０及びトンネル絶縁膜１７との間の界面の下に拡張するように実現することができる。リセス程度はまたゲート間絶縁膜６０が浮遊ゲート電極４０の側面を覆うように実現される。また浮遊ゲート電極４０の幅が活性領域２０の幅より広くて浮遊ゲート電極４０がその両側のトレンチ隔離領域３０上に拡張する。
【００５３】
一方、図９Ｂの実施形態ではトンネル絶縁膜１７が隣接したトレンチ隔離領域３０の上部面下にリセスされる。この場合、浮遊ゲート電極４０の側面一部分はトレンチ隔離領域３０で覆われ、トレンチ隔離領域３０が浮遊ゲート電極４０の水平分節４０ｈの上方へ延長する。従って、ゲート間絶縁膜６０は浮遊ゲート電極４０の側面を完全に覆わない。また浮遊ゲート電極４０の幅が活性領域２０の幅より広くて浮遊ゲート電極４０がその両側のトレンチ隔離領域３０上に拡張する。
【００５４】
図９Ｃの実施形態ではトンネル絶縁膜１７が隣接したトレンチ隔離領域３０の上部面の上方へ突出する。この場合、水平分節４０ｈの側面及びトンネル絶縁膜１７の側面はゲート間絶縁膜６０で覆われる。本実施形態のセルは図９Ａと類似であるが、水平分節４０ｈが図９Ａより狭い。例えば、浮遊ゲート電極４０がその一側のトレンチ隔離領域３０上に拡張してその他側の水平分節４０ｈの側面が活性領域２０の側面に整列される。
【００５５】
図９Ｄのセルは図９Ｃと類似であるが、図９Ｃに比べて水平分節４０ｈが狭い。浮遊ゲート電極４０が活性領域２０上に自己整列される。例えば、水平分節４０ｈの両側が活性領域の両側に自己整列されてその幅が互いに同一である。
【００５６】
図９Ｅのセルは図９Ｄのセルと類似であるが、水平分節４０ｈが図９Ｄの水平分節よりさらに狭い。例えば、水平分節４０ｈの幅が活性領域２０の幅より小さい。従って、ゲート間絶縁膜６０がトンネル絶縁膜１７の上部面と接触する。
【００５７】
図９Ｆのセルは図９Ａのセルと類似であるが、バッファパターン６５が水平分節４０ｈ及びゲート間絶縁膜６０との間にさらに提供される。このバッファパターン６５は酸化物、窒化物または高い誘電定数を有する誘電物質などで形成することができる。
【００５８】
図９Ｇのセルは図９Ｂと類似であるが、バッファパターン６５が水平分節４０ｈ及びゲート間絶縁膜６０との間にさらに提供される。
【００５９】
図９Ｈのセルは図７Ｃのセルと類似であるが、水平分節４０ｈの厚さｔ１が垂直分節４０ｖの厚さｔ２より薄い。
【００６０】
図９Ｉのセルは図７Ｃのセルと類似であるが、水平分節４０ｈの厚さｔ１が垂直分節４０ｖの厚さｔ２より厚い。
【００６１】
図９Ｊのセルは図７Ｃのセルと類似であるが、浮遊ゲート電極４０が二つの垂直分節４０ｖ１、４０ｖ２を具備する。垂直分節４０ｖ１は高さｈ１を、垂直分節４０ｖ２は高さｈ２を有する。この時、垂直分節４０ｖ１の高さｈ１垂直分節４０ｖ１の高さｈ２より高い。
【００６２】
図９Ｋのセルは図９Ｂのセルと類似であるが、浮遊ゲート電極は下部水平分節４０ｈｌ及び中心水平分節４０ｈｃ及び上部垂直分節４０ｖｕに区分される。
【００６３】
図９Ｌのセルは図７Ｃのセルと類似であるが、水平分節が下部水平分節４０ｈｌ及び上部水平分節４０ｈｕを含む。下部水平分節４０ｈｌの幅は活性領域２０の幅と同一であり、上部水平分節４０ｈｕの幅は活性領域２０の幅より大きい。
【００６４】
図９Ｍのセルは図９Ｌのセルと類似であるが、下部水平分節４０ｈｌ及び上部水平分節４０ｈｕが活性領域２０の幅と同一の幅を有する。
【００６５】
図１０Ａ−図１０Ｊ及び図１１Ａ‐図１１Ｊを参照してＬ断浮遊ゲート電極を有するＥＥＰＲＯＭメモリ素子形成方法に対して説明をする。図１０Ａ及び図１１Ａを参照すれば、パッド酸化膜１４及びトレンチハードマスクパターン１８（例えば、シリコン窒化膜）を形成する。トレンチハードマスクパターン１８は多数個のストライプ形状オープニングを具備する。選択的なエッチング段階が進行されて図１０Ｂ及び図１１Ｂに図示されているように基板１１に複数個の浅いトレンチ９を定義する。この選択的なエッチング段階でトレンチハードマスクパターン１８がエッチングマスクで使用され、複数個の活性領域２０が基板１１定義される。
【００６６】
図１０Ｃ及び図１１Ｃを参照して、浅いトレンチ９が絶縁物質で満たされて浅いトレンチ隔離領域３０が形成される。このトレンチ隔離領域３０は相対的に厚い絶縁物質を図１０Ｂ及び図１１Ｂの構造上に蒸着した後、化学的機械的研磨工程などを使用して蒸着された絶縁物質をエッチバックすることによって形成することができる。このエッチバック工程はトレンチハードマスクパターン１８の上部面が露出するように十分な時間の間進行される。
【００６７】
図１０Ｄ及び図１１Ｄはトレンチハードマスクパターン１８とパッド酸化膜１４を除去してトレンチ隔離領域３０との間にオープニング２２を定義する段階を図示する。図示されているように、パッド酸化膜１４が除去される時、トレンチ隔離領域３０が側面でリセス（エッチング）される。活性領域２０の上部面を熱酸化する段階が進行されて活性領域２０上にトンネル酸化膜１７が定義される。トンネル酸化膜１７は蒸着技術例えば、化学的気相蒸着技術などによっても形成することができる。
【００６８】
図１０Ｅ及び図１１Ｅを参照して、ポリシリコン膜４０´がトレンチ隔離領域３０及びトンネル酸化膜１７上にコンフォーマルに形成される。ポリシリコン膜４０´はトレンチ隔離領域３０の側壁上に対向する垂直分節４０ｖ１´、４０ｖ２´を含む。この対向する垂直分節４０ｖ１´、４０ｖ２´はトレンチ隔離領域３０との間に第２オープニング２２´を定義する。
【００６９】
図１０Ｆ及び図１１Ｆを参照して、バッファ領域６５´第２オープニング２０´内に形成される。このバッファ領域６５´は酸化物、窒化物、またはアルミニウム酸化物などで形成されることができる。このバッファ領域６５´は第２オープニング２２´を満たすようにポリシリコン膜４０´上に絶縁物質を蒸着した後、ポリシリコン膜４０´が露出するまで蒸着された絶縁物質に対する平坦化工程を進行することによって形成されることができる。この平坦化工程は化学的機械的研磨を使用することができる。
【００７０】
図１０Ｇ及び図１１Ｇを参照して、図１０Ｆ及び図１１Ｆの構造上にゲートマスク膜を形成し、これをパターニングしてビットライン方向に身長する多数個のストライプ型の浮遊ゲートマスクパターン５５を形成する。図示されているように、この浮遊ゲートマスクパターン５５それぞれはポリシリコン膜４０´の対応する垂直分節４０ｖ２´を覆う。
【００７１】
図１０Ｈ図１１Ｈを参照して、浮遊ゲートマスクパターン５５をエッチングマスクで使用してポリシリコン膜４０´を選択的にエッチングするエッチング工程が実行されて水平分節４０ｈ´及び垂直分節４０ｖ´を含むＬ断浮遊ゲート電極４０´´が形成される。続いて、バッファ領域６５´の少なくとも一部分が選択的に除去される。この時、トレンチ隔離領域３０の一部分がリセスされることがある。バッファ領域６５´が完全に除去される場合、追加的なエッチング工程が進行されて図９Ｈ及び図９Ｉに図示されているように薄い垂直または水平分節が形成されることができる。
【００７２】
図１０Ｉ及び図１１Ｉを参照して、ゲート間絶縁膜６０´がＬ断浮遊ゲート電極４０´´ 及びトレンチ隔離領域３０上に形成される。このゲート間絶縁膜６０´は酸化膜−窒化膜−酸化膜または高い誘電定数を有する高誘電膜（例えば、アルミニウム酸化膜）などで形成することができる。
【００７３】
図１０Ｊ及び図１１Ｊは複数個のワードライン７０及びＬ断浮遊ゲート電極４０を形成する段階を図示する。ワードライン７０のためのブランケット導電膜を積層した後、このブランケット導電膜、ゲート間絶縁膜、浮遊ゲート電極をパターニングすることによってワードライン７０及びＬ断浮遊ゲート電極４０を形成することができる。ワードライン７０をイオン注入マスクで使用してイオン注入工程を進行することによってソース／ドレイン領域が活性領域２０に形成される
ＥＥＰＲＯＭメモリ素子を形成するまた他の方法はビットライン方向に沿って交代に左／右の順に配列されるＬ断浮遊ゲート電極を形成することを含む。この方法は図１０Ａ‐１０Ｊ及び図１１Ａ‐１１Ｊに図示された方法と類似であるが、ストライプ型浮遊ゲートマスクパターン５５を形成する段階が図１２Ａのメッシュ型ゲートマスクパターン５５´を形成する段階に代置される。メッシュ型ゲートマスクパターン５５´は複数個のオープニングを含み、このオープニングはビットライン方向に沿ってジグザグ状にねじまげられて配置される。このようなオープニングのねじ曲げられた配列によって図１２Ｂに図示されたようにビットライン方向に沿ってねじ曲げられて交代に左右に向いたＬ断浮遊ゲート電極４０´´が形成される。図１２Ｂの構造に対して図１０Ｉ−図１０Ｊ及び図１１Ｉ−図１１Ｊの段階が実行されて複数個のワードライン７０が形成される。
【００７４】
図面及び明細書で本発明の典型的な実施形態が開示され、特定の用語を使用したが、これは本発明の技術的範囲を制限しようとするものではなく、本発明の理解を容易にするために記述したものであって、本発明の範囲は特許請求範囲に記載された事項によって決められるべきである。
【産業上の利用可能性】
【００７５】
本発明は、集積度を増しても安定した信頼性が得られるＮＡＮＤ型ＥＥＰＲＯＭ素子に適用可能である。
【図面の簡単な説明】
【００７６】
【図１Ａ】通常的なＮＡＮＤ型ＥＥＰＲＯＭ素子の斜視図である。
【図１Ｂ】図１ＡのＩ‐Ｉ´線に沿って切断した時の通常的なＮＡＮＤ型ＥＥＰＲＯＭ素子の断面図である。
【図１Ｃ】図１ＡのＩＩ‐ＩＩ´線に沿って切断した時の通常的なＥＥＰＲＯＭ素子の断面図である
【図２Ａ】本発明の一実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子の平面図である。
【図２Ｂ】図２ＡのＢ‐Ｂ´線に沿って切断した時の本発明の一実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子の断面図である。
【図２Ｃ】図２ＡのＣ‐Ｃ´線に沿って切断したときの本発明の一事実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子の断面図である。
【図２Ｄ】図２ＡのＤ‐Ｄ´線に沿って切断したときの本発明の一実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ素子の断面図である。
【図３Ａ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｂ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｃ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｄ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｅ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｆ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｇ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｈ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図３Ｉ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ａ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｂ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｃ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｄ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｅ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｆ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｇ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｈ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図４Ｉ】本発明の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図５Ａ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図５Ｂ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図５Ｃ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図５Ｄ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図５Ｅ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図６Ａ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図６Ｂ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図６Ｃ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図６Ｄ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図６Ｅ】本発明の他の実施形態によるＥＥＰＲＯＭ素子の形成方法を説明するための断面図である。
【図７Ａ】本発明の実施形態によるフラッシュＥＥＰＲＯＭアレイのＬ断浮遊ゲート電極のアレイを示す斜視図である。
【図７Ｂ】本発明の実施形態によるＬ断浮遊ゲート電極を有するフラッシュＥＥＰＲＯＭアレイの一部分を示す斜視図である。
【図７Ｃ】図７ＢのＣ‐Ｃ´線に沿って切断した時のフラッシュＥＥＰＲＯＭアレイの断面図である。
【図７Ｄ】図７ＢのＤ‐Ｄ´線に沿って切断した時のフラッシュＥＥＰＲＯＭアレイの断面図である。
【図７Ｅ】図７ＢのＥ‐Ｅ´線に沿って切断した時のフラッシュＥＥＰＲＯＭアレイの断面図である。
【図８】本発明の一実施形態によるＬ断浮遊ゲート電極を有するフラッシュＥＥＰＲＯＭ素子の一部分を示す斜視図である。
【図９Ａ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｂ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｃ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｄ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｅ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｆ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｇ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｈ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｉ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｊ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｋ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｌ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図９Ｍ】本発明の実施形態によるＬ断浮遊ゲート電極を有するＥＥＰＲＯＭセルの断面図である。
【図１０Ａ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｂ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｃ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｄ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｅ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｆ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｇ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｈ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｉ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１０Ｊ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ａ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｂ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｃ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｄ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｅ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｆ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｇ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｈ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｉ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１１Ｊ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための断面図である。
【図１２Ａ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための斜視図である。
【図１２Ｂ】本発明の実施形態によるＥＥＰＲＯＭアレイ形成方法を説明するための斜視図である。
【符号の説明】
【００７７】
９ トレンチ
１１ 基板
１４ パッド酸化膜
１７ トンネル酸化膜
１７ トンネル絶縁膜
１７ トンネル絶縁領域
１８ トレンチハードマスクパターン
２２ オープニング
３０ トレンチ隔離領域
４０ ポリシリコン膜
４０ｈｌ 下部水平分節
４０ｖｕ 上部垂直分節
４０ｈｕ 上部水平分節
４０ｖ 垂直分節
４０ｖ１、４０ｖ２ 垂直分節
４０ｈ 水平分節
４０Ｇ１、４０Ｇ２ 断浮遊ゲート電極
４０ｈｃ 中心水平分節
５５ 浮遊ゲートマスクパターン
６０ ゲート間絶縁膜
６５ バッファパターン
７０ ワードライン
１００ 基板
１０２ ハードマスク
１０４ トレンチ
１０５ 活性領域
１０６ トレンチ隔離領域
１１０ａ トンネル酸化膜
１１０ｂ ゲート絶縁膜
１１０ｃ ゲート絶縁膜
１１０ 基板
１１２ ポリシリコン膜
１１４ 絶縁性膜
１１５ａ 絶縁性領域
１１５ｂ 絶縁性領域
１１６ 隔離領域
１２０ 予備浮遊ゲート電極パターン
１２１ａ トンネル通路
１２２ ゲート間絶縁膜
１２４ 下部導電膜
１２５ａ バッファパターン
１２５ｂ バッファパターン
１２６ａ コンタクトオープニング
１２６ｂ コンタクトオープニング
１２８ 上部導電膜
１３０ ハードマスク膜
１３２ａ ワードライン
１３２ｂ ストリング選択ライン
１３２ｃ グラウンド選択ライン
１４０ 共通ソースライン
１４２ 層間絶縁膜
２１２ ポリシリコンパターン
【特許請求の範囲】
【請求項１】
ソース及びドレイン領域、前記ソース及びドレイン領域の間のチャネル領域を有する活性領域を具備する基板と、
前記チャネル領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、横に拡張して前記チャネル領域の幅を横切る水平分節及び前記水平分節の側面から上方へ拡張する垂直分節を含む複数個の分節によって定義される非対称横断面形状を有する浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された制御ゲート電極と、
前記浮遊ゲート電極及び制御ゲート電極との間に形成されたゲート間絶縁膜と、
を含むことを特徴とする不揮発性メモリセル。
【請求項２】
前記浮遊ゲート電極はＬ断面形状を示すことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項３】
前記水平分節及び垂直分節は集合的に前記ゲート電極の一部分がＬ断面形状を有することを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項４】
基板、
第１非対称横断面形状を有する第１浮遊ゲート電極を具備する不揮発性メモリセル第１行と、
前記不揮発性メモリセル第１行にすぐ隣接して配置され、前記基板の法線に対して相対的に１８０度回転すれば、前記第１非対称横断面形状を有する第１浮遊ゲート電極と一致する第２浮遊ゲート電極を具備する不揮発性メモリセル第２行を含むことを特徴とする不揮発性メモリアレイ。
【請求項５】
同一行で互いに向い合う第１及び第２浮遊ゲート電極の重畳面積は前記第１浮遊ゲート電極の横断面の面積の約７５％であることを特徴とする請求項４に記載の不揮発性メモリアレイ。
【請求項６】
第１浮遊ゲート電極を有するＥＥＰＲＯＭセル第１行と、
前記ＥＥＰＲＯＭセル第１行にすぐ隣接し、第２浮遊ゲート電極を有するＥＥＰＲＯＭセル第２行を含み、
前記第１浮遊ゲート電極は第１方向を向けて集合的に前記第１浮遊ゲート電極のＬ断部分を定義する水平分節及び垂直分節を含み、
前記第２浮遊ゲート電極は前記第１方向の反対方向である第２方向を向けて集合的に前記第２浮遊ゲート電極のＬ断部分を定義する水平分節及び垂直分節と、
を含むことを特徴とするフラッシュＥＥＰＲＯＭアレイ。
【請求項７】
第１及び第２トレンチ隔離領域を基板に並んで形成して前記第１及び第２トレンチ隔離領域との間に活性領域を定義する段階と、
前記活性領域上にトンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上及び前記第１及び第２トレンチ隔離領域の対向する側壁上に導電膜を形成する段階と、
前記第１及び第２トレンチ隔離領域の対向する側壁との間の導電膜上に絶縁性バッファ領域を形成する段階と、
前記導電膜及び前記絶縁性バッファ領域上に浮遊ゲート電極マスクパターンを形成する段階と、
前記絶縁性バッファ領域及び前記浮遊ゲート電極マスクパターンをエッチングマスクで用いて前記導電膜を選択的にエッチングして前記第１及び第２トレンチ隔離領域の対向する側壁との間にＬ断浮遊ゲート電極を形成する段階とを含むことを特徴とするフラッシュＥＥＰＲＯＭ素子形成方法。
【請求項８】
前記導電膜を選択的にエッチングする段階以後に、
前記浮遊ゲート電極マスクパターン及び前記絶縁性バッファ領域の少なくとも一部分を除去する段階と、
前記Ｌ断浮遊ゲート電極上にゲート間絶縁膜を形成する段階と、
をさらに含むことを特徴とする請求項７に記載のフラッシュＥＥＰＲＯＭ素子形成方法。
【請求項９】
前記ゲート間絶縁膜を形成する段階以前に、
前記第１及び第２トレンチ隔離領域の対向する側壁をエッチバックする段階をさらに含むことを特徴とする請求項８に記載のフラッシュＥＥＰＲＯＭ素子形成方法。
【請求項１０】
前記ゲート間絶縁膜上に第２導電膜を形成する段階と、
前記第２導電膜をパターニングしてワードラインを形成する段階と、
をさらに含むことを特徴とする請求項８に記載のフラッシュＥＥＰＲＯＭ素子形成方法。
【請求項１１】
前記トンネル絶縁膜を形成する段階は前記活性領域を熱酸化することを含むことを特徴とする請求項７に記載のフラ
ッシュＥＥＰＲＯＭ素子形成方法。
【請求項１２】
前記第１及び第２トレンチ隔離領域を形成する段階は、
前記基板に並ぶように第１及び第２ストライプ型トレンチを形成する段階と、
前記第１及び第２ストライプ型トレンチを第１及び第２絶縁領域で満たす段階と、
前記第１及び第２絶縁領域の側壁をエッチバックする段階と、
を含むことを特徴とする請求項７に記載のフラッシュＥＥＰＲＯＭ素子形成方法。
【請求項１３】
ソース及びドレイン領域そして前記ソース及びドレイン領域との間のチャネル領域を有する活性領域を具備する基板を準備する段階と、
前記チャネル領域上にトンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上に、横に拡張して前記チャネル領域の幅を横切る水平分節及び前記水平分節の側面から上方へ拡張する垂直分節を含む複数個の分節によって定義される非対称横断面形状を有する浮遊ゲート電極を形成する段階と、
前記浮遊ゲート電極上に制御ゲート電極を形成する段階と、
前記浮遊ゲート電極及び制御ゲート電極との間にゲート間絶縁膜を形成する段階と、
を含むことを特徴とする不揮発性メモリセル形成方法。
【請求項１】
ソース及びドレイン領域、前記ソース及びドレイン領域の間のチャネル領域を有する活性領域を具備する基板と、
前記チャネル領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、横に拡張して前記チャネル領域の幅を横切る水平分節及び前記水平分節の側面から上方へ拡張する垂直分節を含む複数個の分節によって定義される非対称横断面形状を有する浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された制御ゲート電極と、
前記浮遊ゲート電極及び制御ゲート電極との間に形成されたゲート間絶縁膜と、
を含むことを特徴とする不揮発性メモリセル。
【請求項２】
前記浮遊ゲート電極はＬ断面形状を示すことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項３】
前記水平分節及び垂直分節は集合的に前記ゲート電極の一部分がＬ断面形状を有することを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項４】
基板、
第１非対称横断面形状を有する第１浮遊ゲート電極を具備する不揮発性メモリセル第１行と、
前記不揮発性メモリセル第１行にすぐ隣接して配置され、前記基板の法線に対して相対的に１８０度回転すれば、前記第１非対称横断面形状を有する第１浮遊ゲート電極と一致する第２浮遊ゲート電極を具備する不揮発性メモリセル第２行を含むことを特徴とする不揮発性メモリアレイ。
【請求項５】
同一行で互いに向い合う第１及び第２浮遊ゲート電極の重畳面積は前記第１浮遊ゲート電極の横断面の面積の約７５％であることを特徴とする請求項４に記載の不揮発性メモリアレイ。
【請求項６】
第１浮遊ゲート電極を有するＥＥＰＲＯＭセル第１行と、
前記ＥＥＰＲＯＭセル第１行にすぐ隣接し、第２浮遊ゲート電極を有するＥＥＰＲＯＭセル第２行を含み、
前記第１浮遊ゲート電極は第１方向を向けて集合的に前記第１浮遊ゲート電極のＬ断部分を定義する水平分節及び垂直分節を含み、
前記第２浮遊ゲート電極は前記第１方向の反対方向である第２方向を向けて集合的に前記第２浮遊ゲート電極のＬ断部分を定義する水平分節及び垂直分節と、
を含むことを特徴とするフラッシュＥＥＰＲＯＭアレイ。
【請求項７】
第１及び第２トレンチ隔離領域を基板に並んで形成して前記第１及び第２トレンチ隔離領域との間に活性領域を定義する段階と、
前記活性領域上にトンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上及び前記第１及び第２トレンチ隔離領域の対向する側壁上に導電膜を形成する段階と、
前記第１及び第２トレンチ隔離領域の対向する側壁との間の導電膜上に絶縁性バッファ領域を形成する段階と、
前記導電膜及び前記絶縁性バッファ領域上に浮遊ゲート電極マスクパターンを形成する段階と、
前記絶縁性バッファ領域及び前記浮遊ゲート電極マスクパターンをエッチングマスクで用いて前記導電膜を選択的にエッチングして前記第１及び第２トレンチ隔離領域の対向する側壁との間にＬ断浮遊ゲート電極を形成する段階とを含むことを特徴とするフラッシュＥＥＰＲＯＭ素子形成方法。
【請求項８】
前記導電膜を選択的にエッチングする段階以後に、
前記浮遊ゲート電極マスクパターン及び前記絶縁性バッファ領域の少なくとも一部分を除去する段階と、
前記Ｌ断浮遊ゲート電極上にゲート間絶縁膜を形成する段階と、
をさらに含むことを特徴とする請求項７に記載のフラッシュＥＥＰＲＯＭ素子形成方法。
【請求項９】
前記ゲート間絶縁膜を形成する段階以前に、
前記第１及び第２トレンチ隔離領域の対向する側壁をエッチバックする段階をさらに含むことを特徴とする請求項８に記載のフラッシュＥＥＰＲＯＭ素子形成方法。
【請求項１０】
前記ゲート間絶縁膜上に第２導電膜を形成する段階と、
前記第２導電膜をパターニングしてワードラインを形成する段階と、
をさらに含むことを特徴とする請求項８に記載のフラッシュＥＥＰＲＯＭ素子形成方法。
【請求項１１】
前記トンネル絶縁膜を形成する段階は前記活性領域を熱酸化することを含むことを特徴とする請求項７に記載のフラ
ッシュＥＥＰＲＯＭ素子形成方法。
【請求項１２】
前記第１及び第２トレンチ隔離領域を形成する段階は、
前記基板に並ぶように第１及び第２ストライプ型トレンチを形成する段階と、
前記第１及び第２ストライプ型トレンチを第１及び第２絶縁領域で満たす段階と、
前記第１及び第２絶縁領域の側壁をエッチバックする段階と、
を含むことを特徴とする請求項７に記載のフラッシュＥＥＰＲＯＭ素子形成方法。
【請求項１３】
ソース及びドレイン領域そして前記ソース及びドレイン領域との間のチャネル領域を有する活性領域を具備する基板を準備する段階と、
前記チャネル領域上にトンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上に、横に拡張して前記チャネル領域の幅を横切る水平分節及び前記水平分節の側面から上方へ拡張する垂直分節を含む複数個の分節によって定義される非対称横断面形状を有する浮遊ゲート電極を形成する段階と、
前記浮遊ゲート電極上に制御ゲート電極を形成する段階と、
前記浮遊ゲート電極及び制御ゲート電極との間にゲート間絶縁膜を形成する段階と、
を含むことを特徴とする不揮発性メモリセル形成方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図９Ｉ】
【図９Ｊ】
【図９Ｋ】
【図９Ｌ】
【図９Ｍ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１０Ｉ】
【図１０Ｊ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１１Ｉ】
【図１１Ｊ】
【図１２Ａ】
【図１２Ｂ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図９Ｉ】
【図９Ｊ】
【図９Ｋ】
【図９Ｌ】
【図９Ｍ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１０Ｉ】
【図１０Ｊ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１１Ｉ】
【図１１Ｊ】
【図１２Ａ】
【図１２Ｂ】
【公開番号】特開２００７−７３９５７（Ｐ２００７−７３９５７Ａ）
【公開日】平成１９年３月２２日（２００７．３．２２）
【国際特許分類】
【出願番号】特願２００６−２３４２０７（Ｐ２００６−２３４２０７）
【出願日】平成１８年８月３０日（２００６．８．３０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１９年３月２２日（２００７．３．２２）
【国際特許分類】
【出願日】平成１８年８月３０日（２００６．８．３０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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