分離トンネル窓を有する不揮発性半導体メモリセルの製造方法
【課題】本発明は、分離トンネル窓セル（ＳＺ）を有する不揮発性半導体メモリセル（ＴＦ）を製造する方法に関する。
【解決手段】上記方法は、トンネル領域（ＴＧ）と、トンネル層（４）と、トンネル窓メモリ層（Ｔ５）と、誘電体トンネル窓層（Ｔ６）と、トンネル窓制御電極層（Ｔ７）とを有するトンネル窓セル（ＴＦ）を形成する工程と、チャネル領域（ＫＧ）と、ゲート層（３）と、メモリ層（５）と、誘電体層（６）と、制御電極層（７）とを有するトランジスタメモリセル（ＴＺ）を形成する工程とを包含する。上記製造方法により、トンネル領域（ＴＧ）は、トンネル窓セル（ＴＦ）をマスクとして利用することによって、トンネル注入（ＩT）による遅い注入工程で形成される。得られるメモリセルは、少ない面積を必要とし、高いプログラム／消去サイクル数を有する。
【解決手段】上記方法は、トンネル領域（ＴＧ）と、トンネル層（４）と、トンネル窓メモリ層（Ｔ５）と、誘電体トンネル窓層（Ｔ６）と、トンネル窓制御電極層（Ｔ７）とを有するトンネル窓セル（ＴＦ）を形成する工程と、チャネル領域（ＫＧ）と、ゲート層（３）と、メモリ層（５）と、誘電体層（６）と、制御電極層（７）とを有するトランジスタメモリセル（ＴＺ）を形成する工程とを包含する。上記製造方法により、トンネル領域（ＴＧ）は、トンネル窓セル（ＴＦ）をマスクとして利用することによって、トンネル注入（ＩT）による遅い注入工程で形成される。得られるメモリセルは、少ない面積を必要とし、高いプログラム／消去サイクル数を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分離トンネル窓を有する不揮発性メモリセルの製造方法に関し、より詳細には、小さな空間のみを必要とし、多くのプログラム／消去サイクル数を有するＥＥＰＲＯＭセルの製造方法に関する。
【背景技術】
【０００２】
書き換え可能な不揮発性半導体メモリセルは、例えば、電源を必要とすることなく長期間の間、チップカード内に修正可能なデータを格納することができるため、高密度回路においてますます重要となってきている。
【０００３】
使用される不揮発性半導体メモリセルに応じて、原則的に、ＥＥＰＲＯＭと、ＥＰＲＯＭと、フラッシュＥＰＲＯＭメモリとが区別される。
【０００４】
図５は、従来のＥＥＰＲＯＭメモリセルＳＺの断面図である。このＥＥＰＲＯＭメモリセルＳＺは、実質的に、トンネル窓セルＴＦおよびトランジスタメモリセルＴＺからなる。図５によれば、トランジスタメモリセルＴＺは、リーク電流に影響されない比較的厚いゲート層３と、その上にある浮遊ゲート層５と、誘電体層６と、制御電極層７とを含む。浮遊ゲート層５に埋め込まれる電荷が、ソース／ドレイン領域１および制御電極層７によって駆動される対応する電界効果トランジスタのスイッチング挙動を決定する。浮遊ゲート層５に電荷を埋め込むために、メモリセルはトンネル窓セルＴＦを含む。トンネル窓セルＴＦは、トランジスタメモリセルＴＺと実質的に同じ層の順番であるが、半導体基板１００と浮遊ゲート層５との間に極めて薄いトンネル層４からなる絶縁層がある。
【０００５】
従来のＥＥＰＲＯＭメモリセルＳＺの製造において、まず、均一なトンネル領域２’を形成するために、トンネル窓セルＴＦ領域にイオン注入が行われる。次に、絶縁トンネル層４（すなわち、ゲート層３）と、浮遊ゲート層５と、誘電体層６と、制御電極層７とが付与される。最後に、１つ（以上）のさらなるイオン注入を行うことによって、ソース／ドレイン領域１が、メモリセルＳＺをマスクとして利用することによる自己整合様式で半導体基板１００内に形成される。このようにして、極めて良好な「耐久性」を示す非常に高品位の書き換え可能な半導体メモリセルが得られる。この「耐久性」は、本明細書中で、プログラム／消去サイクル数を指し、この種の従来のＥＥＰＲＯＭでは、通常、約１０6サイクルである。
【０００６】
これらの従来のＥＥＰＲＯＭには、メモリセルＳＺに大面積が必要であるという欠点がある。このため、特定の条件下でしか高密度回路に利用できない。
【０００７】
これとは逆に、フラッシュＥＰＲＯＭメモリセルは極めて微小な面積しか必要としない。図６は、従来のフラッシュＥＰＲＯＭメモリセルの断面を示す。図６において、トンネル酸化物層４と、浮遊ゲート層５と、誘電体層６と、制御電極層７とが半導体基板１００上に積層されている。フラッシュＥＰＲＯＭメモリセルのトンネル窓領域ＴＦ’にトンネル領域を形成するために、注入領域２が、スタック型メモリセルを利用することによって自己整合様式で半導体基板１００内に形成される。次に、ソース／ドレイン領域１が、メモリセルおよびさらなる補助層（すなわちスペーサ）８を利用することによって、自己整合様式で半導体基板１００内に組み込まれる。この従来のフラッシュＥＰＲＯＭメモリセルでは、上述のＥＥＰＲＯＭメモリセルと同様に、トンネル層４を介してトンネル窓領域ＴＦ’内に熱電荷キャリアの注入および／またはファウラー−ノルドハイムトンネルによって、電荷が浮遊ゲート層５内に注入される。その後、注入された電荷キャリアが、トランジスタセル領域ＴＺ’のスイッチング挙動を決定する。
【０００８】
この従来のフラッシュＥＰＲＯＭメモリセルによって必要とされる面積は非常に微小であるが、この種の不揮発性メモリセルは、「耐久性」（すなわち、プログラム／消去サイクル数）が図４に示される従来のＥＥＰＲＯＭのサイクル数に比べて極めて劣るという重大な欠点を有する。通常、これらのフラッシュＥＰＲＯＭメモリセルの耐久性は、約１０3サイクルである。
【０００９】
これらの書き換え可能な従来の不揮発性メモリセルの他の欠点は、特定の条件下でしかこれらのメモリセルを共通の集積回路に組み込むことができないことである。このことは、特に、図５で説明したように予め行われるトンネル領域２’の注入がその後のトンネル層４の厚さに影響を及ぼすという事実に起因する。すなわち、同じ製造プロセスを用いると仮定すると、図５で示されるトンネル窓セルＴＦのためのトンネル層４は、図６に示されるフラッシュＥＰＲＯＭメモリセルのトンネル層４の厚さと異なる厚さを有することになる。さらに、図５に示される注入領域２’は、熱ポスト処理に極めて敏感である。一方、図６に示される注入領域２は、製造プロセスの比較的後半で形成される。これらの理由から、同じ集積回路内に形成される、図４および図５によるメモリセルに対して、異なるプログラム／消去電圧が生じる。
【００１０】
また、米国特許第５，５６５，３７１号は、分離トンネル窓を有する不揮発性半導体メモリセルの製造方法を説明する。同特許において、トランジスタメモリセルは、熱電荷キャリアの注入によってプログラミングされ、そのトランジスタメモリセルは、ファウラー−ノルドハイムトンネルによって消去される。同特許の欠点は、非常に大面積を必要とし、かつ多くの標準的でない製造プロセスを用いる点である。従って、この方法を従来の方法と組み合わせることは不可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従って、本発明の課題は、標準的な製造プロセスを用いた場合に、「耐久性」を改善しつつメモリセルに必要な面積を小さくした、分離トンネル窓を有する不揮発性半導体メモリセルを製造する方法を設計することである。
【課題を解決するための手段】
【００１２】
上記課題は、請求項１の手段によって発明性をもって解決される。
【００１３】
具体的には、トンネル層の形成に続いて、トンネル窓セルの活性領域にトンネル領域を形成することによって、耐久性（すなわち、プログラム／消去サイクル）については従来のＥＥＰＲＯＭに等しいが、その必要とする面積については著しく改善された不揮発性半導体メモリセルを生成することができる。さらに、このようにして製造されたメモリセルを従来のプロセスを用いて従来のフラッシュＥＰＲＯＭメモリセルとともに共通の集積回路内に容易に実現することができる。有効な電圧（プログラム／消去／読み出し電圧）は、広範な形態の不揮発性半導体メモリセルのタイプについて同じであり得る。
【００１４】
トンネル領域は、トンネル窓セルのうちの少なくとも１つの層を利用した注入によって、自己整合様式で有利に形成される。特に、１μｍ以下のサイズの構造を有する高密度回路の場合、メモリセルは、上述のようにして容易にかつ確実に製造され得る。注入は、トンネル層の下へ垂直方向および／または斜め方向に行われ、これによってトンネル層の下の注入領域は、完全に接触するか、または動作電圧が印加された場合に、それらの空間電荷領域が、パンチスルー効果として知られる効果を行うように、互いに近接して形成される。このようにして、予め注入されたトンネル領域に匹敵する極めて均一なトンネル領域がトンネル層の下に得られる。そのため、均一な電界強度が、プログラム／消去時に設定され、「耐久性」が改善される。
【００１５】
適切には、浮遊ゲート接続領域および制御電極接続領域は、トンネル窓セルおよびトランジスタメモリセルの付随する浮遊ゲート層および制御電極層とともに同時に形成される。それによって、製造プロセスのさらなる簡略化を保証する。
【００１６】
本発明の有利な成果は、従属請求項に特徴付けられる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の例示的な実施形態を図面を参照しながらより詳細に説明する。
【００１８】
図１は、第１の例示的な実施形態による分離トンネル窓を有する不揮発性半導体メモリセルの模式的な断面図を示す。図５および６と同一の参照符号は、図５および６と同一または類似の層あるいは構成要素を示し、従って詳細な説明を省略する。
【００１９】
図１によれば、トランジスタメモリセルＴＺと、トンネル窓セルＴＦと、接続領域ＶＢとが半導体基板１００上に形成される。トランジスタメモリセルＴＺと、接続領域ＶＢと、トンネル窓セルＴＦとは、実メモリセルＳＺを表す。半導体基板１００は、適切にはＳｉからなるが、ＩＩＩ−Ｖ化合物半導体または何らかの他の半導体基板であってもよい。メモリセルＳＺは、半導体基板１００におけるＰＭＯＳセル、ＮＭＯＳセルまたはＣＭＯＳセルとして実現され得る。そのため、対応するｐ溝および／またはｎ溝が設けられる。
【００２０】
図１によれば、トランジスタメモリセルＴＺは、熱によって形成されるＳｉＯ2のような絶縁ゲート層３からなる。ゲート層３上には、電荷を蓄積するための導電性の浮遊ゲート層５（ｐｏｌｙ−Ｓｉ）がある。浮遊ゲート層５に蓄積された電荷に応じて、ゲート層３の下に位置するチャネル領域ＫＧが、導電性になるか、または非導電性になる。それにより論理情報０または１が、メモリセルＳＺの読み出し時にそれぞれ読み出され得る。誘電体層６によって浮遊ゲート層５と分離された制御電極層７が、トランジスタメモリセルＴＺまたはメモリセルＳＺを駆動させるために設けられる。このようにすることで、浮遊ゲート層５中に保持される電荷は、半導体基板１００または制御電極層７へと流れ出ることができなくなる。トンネル窓セルＴＦは、図１のトランジスタメモリセルＴＺから離れて位置しており、接続領域ＶＢを介してトランジスタメモリセルＴＺと連絡し、例えば、熱電荷キャリア注入および／またはファウラー−ノルドハイムトンネルによって書き込み／消去をするように機能する。
【００２１】
トンネル窓セルＴＦは、トランジスタメモリセルＴＺと同じ層からなるので有利である。それにより、トンネル層４のみが、トンネリングするために十分に薄い厚さを有する。トンネル層４は、ＳｉＯ2のようなトンネル酸化物層からなるので有利である。その上にあるトンネル窓浮遊ゲート層Ｔ５は、適切には、トランジスタメモリセルＴＺの浮遊ゲート層５と同じ材料からなり、誘電体トンネル窓層Ｔ６によって導電性トンネル窓制御電極層Ｔ７と分離される。誘電体層６と同様に、誘電体トンネル窓層Ｔ６は、適切には、ＯＮＯ（酸化物／窒化物／酸化物）層の順番からなるが、何らかの他の絶縁性誘電体層からなってもよい。制御電極層７および浮遊ゲート層５と同様に、導電性トンネル窓制御電極層Ｔ７および導電性トンネル窓浮遊ゲート層Ｔ５は、適切には、ｐｏｌｙ−Ｓｉからなるが、なんらかの他の導電性および／または電荷蓄積材料からなってもよい。
【００２２】
接続領域ＶＢは、通常、トランジスタメモリセルＴＺまたはトンネル窓セルＴＦと同じ層の順番からなり、それにより実質的に、制御電極層７は、制御電極接続領域ＶＢ７を介してトンネル窓制御電極層Ｔ７と連絡し、浮遊ゲート層５は、浮遊ゲート接続領域ＶＢ５を介してトンネル窓浮遊ゲート層Ｔ５と連絡する。しかし、制御電極接続領域ＶＢ７および浮遊ゲート接続領域ＶＢ５はまた、金属導電性トラックおよび／または半導体基板１００内の拡散領域によって実現されてもよい。
【００２３】
トランジスタメモリセルＴＺおよびトンネル窓セルＴＦの形成が互いに分離されていることが本発明に必須である。このことは、例えば、適切なエッチングおよび／またはフォトリソグラフィー技術によって実現され得る。トンネル窓セルＴＦは、突出部、鼻型または二重側面注入（ｂｅｉｄｓｅｉｔｉｇｅ Ｉｍｐｌａｎｔａｔｉｏｎ）が、トンネル注入ＩTによって達成され得るような何らかの他の幾何学的形状を有し得る。
【００２４】
従って、図１において、トンネル領域ＴＧはトンネル注入ＩTによって形成される。このトンネル注入ＩTは、製造プロセスの比較的後半で実行され、好ましくは、同時に製造されるフラッシュＥＰＲＯＭメモリセルにおけるトンネル注入に相当する。このようにして、メモリセルＳＺのトンネル窓セルＴＦと、同じプロセスで生成されるフラッシュＥＰＲＯＭメモリセルのトンネル領域（図示せず）との両方が、形成され得る。本発明のメモリセルＳＺのトンネル層４は、好ましくは、フラッシュＥＰＲＯＭメモリセル（図示せず）と同じ製造工程で形成されるので、２つのメモリセルは、同じ電気的プログラム／消去特性を有する。それにより、必要とする面積を小さくして、「耐久性」を向上させる。
【００２５】
次に、不揮発性半導体メモリセルを製造する方法を詳細に説明する。まず、トンネル窓セルＴＦおよびトランジスタメモリセルＴＺのための活性領域が、ＳＴＩプロセス（トレンチ分離）によって半導体基板１００内に形成される。形成されたトレンチは、好ましくは、堆積されたＳｉＯ2層で満たされて、次に平坦化される。同様に、活性領域を分離するためにＬＯＣＯＳ処理が用いられ得る。
【００２６】
次に、トランジスタメモリセルＴＺおよびトンネル窓セルＴＦの活性領域にゲート層３およびトンネル層４が形成されて、それに応じて構造化される。次に、浮遊ゲート層５と、誘電体層６と、制御電極層７とが付与されて、構造化され、図１に示される断面図を生成する。
【００２７】
図１によれば、ＳＴＩ層は、図に示される断面図に平行に存在するメモリセルＳＺの領域に位置する（但し、この領域は図示しない）。同様に、制御電極接続領域ＶＢ７および浮遊ゲート接続領域ＶＢ５は、（空間的な観点から）この部分の後に位置する層面内の対応する層を指す。トンネル窓セルＴＦおよびトランジスタメモリセルＴＺを形成するために、続いて層３、５、６および７または４、Ｔ５、Ｔ６およびＴ７のエッチングを行い、図１に示されるスタック型セルＴＦおよびＴＺを生成する。続いてトンネル注入ＩTによって、注入領域２が、スタック型トンネル窓セルＴＦに隣接して自己整合様式で形成される。これにより、トンネル領域ＴＧは、拡散効果によってトンネル層４の下に生成される。続いてソース／ドレイン注入（図示せず）によって、ソース／ドレイン領域１が、トンネル窓セルＴＦとトランジスタメモリセルＴＺの両側との間に自己整合様式で形成される。このプロセスにおいて、トンネル窓セルＴＦは、補助層またはスペーサ（図示せず）を利用することができる。
【００２８】
従って、トランジスタメモリセルＴＺとトンネル窓セルＴＦとの間のソース／ドレイン領域１は、トンネル窓セルＴＦとトランジスタメモリセルＴＦとの両方と接触し、メモリセルＳＺの読み出し、およびプログラミング／消去の両方を行うように機能する。
【００２９】
図２は、トンネル注入工程時の図１に示されるトンネル窓セルＴＦの断面図を拡大して示す。図２によれば、トンネル層４と、トンネル窓浮遊ゲート層Ｔ５と、誘電体トンネル窓層Ｔ６と、トンネル窓制御電極層Ｔ７とによるスタック型構成が、半導体基板１００上に配置されている。このスタック型トンネル窓セルＴＦを構造化した後、トンネル層４の下にトンネル領域ＴＧを形成するために、実際のトンネル注入ＩTが行われる。このプロセスにおいて、注入領域２は、スタック型トンネル窓セルＴＦを利用することによって自己整合様式でトンネル窓セルの両側に形成される。このようにして、その端部がトンネル層４の下で接触して、均一なトンネル領域ＴＧを形成する。
【００３０】
注入領域２を形成するこの技術は、特に、１μｍ以下の極めて小さなサイズの構造を可能にする。それにより、注入における拡散効果を利用して、重なったトンネル領域ＴＧを形成する。ｎ領域の注入の場合には、特に、Ａｓが良好に適する。これは、Ａｓが浅い侵入深さと比較的高い拡散を有するためである。しかし、ドーピングにはＰｈおよび／またはＳｂも利用され得る。同様に、ｐドーパントが、ｐ領域を形成するために利用され得る。但し、これらｐドーパントが、トンネル層４の下で十分な拡散を示し、それにより十分均一なトンネル領域ＴＧを形成する場合である。
【００３１】
垂直方向のトンネル注入ＩTの代わりに、図３によれば、斜め方向のトンネル注入ＩTSもまた行うことができる。この場合、トンネル層４の下への注入は、５〜８°に傾いた角度で行われる。注入領域２は、例えば、半導体基板１００において、そのトンネル窓セルＴＦの片側からマスクとして機能するトンネル窓セルＴＦの下に完全に形成される。このようにして均一なトンネル領域ＴＧはまた、トンネル層４の下に生成され得る。片側で傾斜した、図３に示される注入ＩTSの代わりに、トンネル層４の下へのトンネル注入はまた、複数の側面（２つ）から斜め行うことができる。
【００３２】
図４によれば、半導体基板１００内に形成される各注入領域２が、接触はしないが、トンネル層４の下に一部分のみに広がるように、トンネル注入ＩTはまた生じることができる。しかし、注入領域２は、動作電圧（例えば、プログラム／消去電圧（例えば−１０Ｖ／＋６Ｖ））が印加された場合に、注入領域２の空間電荷領域ＲＬＺが接触するだけ十分に、トンネル層４の下に広がっている。このことは、「パンチスルー効果」として知られる効果をもたらし、均一なトンネル領域がトンネル層４の下に形成される。この場合もまた、改善された「耐久性」（すなわち、より高いプログラム／消去サイクル数）によって区別されるメモリセルが、達成される。
【００３３】
本発明によれば、トンネル注入ＩTは、好ましくは、トンネル窓セルＴＦ全体をマスクとして利用することによって行われる。しかし、トンネル窓セルの層のうち１つの層のみをマスク層として利用すること、または感光性レジスト層および／または硬質表面マスク層の形態でさらなるマスク層を利用することもまた可能である。適切には、ＬＤＤ（低不純物ドレイン）注入またはＭＤ（マトリクスドレイン）注入がトンネル注入ＩTに利用される。これらの注入は、いずれにせよ標準的なプロセスに存在するものである。
【００３４】
このようにして書き換え可能な不揮発性半導体メモリセルを形成することが可能である場合には、上述とは異なる層の順番（例えば、ＳＯＮＯＸ）を利用することもまた可能である。
【図面の簡単な説明】
【００３５】
【図１】図１は、第１の例示的な実施形態による、分離トンネル窓を有する不揮発性半導体メモリセルの断面図である。
【図２】図２は、第１の例示的な実施形態における、図１に示されるトンネル窓セルの拡大した断面図である。
【図３】図３は、第２の例示的な実施形態による、トンネル窓セルの拡大した断面図である。
【図４】図４は、第３の例示的な実施形態による、トンネル窓セルの拡大した断面図である。
【図５】図５は、従来技術によるＥＥＰＲＯＭメモリセルの断面図である。
【図６】図６は、従来技術によるフラッシュＥＰＲＯＭメモリセルの断面図である。
【技術分野】
【０００１】
本発明は、分離トンネル窓を有する不揮発性メモリセルの製造方法に関し、より詳細には、小さな空間のみを必要とし、多くのプログラム／消去サイクル数を有するＥＥＰＲＯＭセルの製造方法に関する。
【背景技術】
【０００２】
書き換え可能な不揮発性半導体メモリセルは、例えば、電源を必要とすることなく長期間の間、チップカード内に修正可能なデータを格納することができるため、高密度回路においてますます重要となってきている。
【０００３】
使用される不揮発性半導体メモリセルに応じて、原則的に、ＥＥＰＲＯＭと、ＥＰＲＯＭと、フラッシュＥＰＲＯＭメモリとが区別される。
【０００４】
図５は、従来のＥＥＰＲＯＭメモリセルＳＺの断面図である。このＥＥＰＲＯＭメモリセルＳＺは、実質的に、トンネル窓セルＴＦおよびトランジスタメモリセルＴＺからなる。図５によれば、トランジスタメモリセルＴＺは、リーク電流に影響されない比較的厚いゲート層３と、その上にある浮遊ゲート層５と、誘電体層６と、制御電極層７とを含む。浮遊ゲート層５に埋め込まれる電荷が、ソース／ドレイン領域１および制御電極層７によって駆動される対応する電界効果トランジスタのスイッチング挙動を決定する。浮遊ゲート層５に電荷を埋め込むために、メモリセルはトンネル窓セルＴＦを含む。トンネル窓セルＴＦは、トランジスタメモリセルＴＺと実質的に同じ層の順番であるが、半導体基板１００と浮遊ゲート層５との間に極めて薄いトンネル層４からなる絶縁層がある。
【０００５】
従来のＥＥＰＲＯＭメモリセルＳＺの製造において、まず、均一なトンネル領域２’を形成するために、トンネル窓セルＴＦ領域にイオン注入が行われる。次に、絶縁トンネル層４（すなわち、ゲート層３）と、浮遊ゲート層５と、誘電体層６と、制御電極層７とが付与される。最後に、１つ（以上）のさらなるイオン注入を行うことによって、ソース／ドレイン領域１が、メモリセルＳＺをマスクとして利用することによる自己整合様式で半導体基板１００内に形成される。このようにして、極めて良好な「耐久性」を示す非常に高品位の書き換え可能な半導体メモリセルが得られる。この「耐久性」は、本明細書中で、プログラム／消去サイクル数を指し、この種の従来のＥＥＰＲＯＭでは、通常、約１０6サイクルである。
【０００６】
これらの従来のＥＥＰＲＯＭには、メモリセルＳＺに大面積が必要であるという欠点がある。このため、特定の条件下でしか高密度回路に利用できない。
【０００７】
これとは逆に、フラッシュＥＰＲＯＭメモリセルは極めて微小な面積しか必要としない。図６は、従来のフラッシュＥＰＲＯＭメモリセルの断面を示す。図６において、トンネル酸化物層４と、浮遊ゲート層５と、誘電体層６と、制御電極層７とが半導体基板１００上に積層されている。フラッシュＥＰＲＯＭメモリセルのトンネル窓領域ＴＦ’にトンネル領域を形成するために、注入領域２が、スタック型メモリセルを利用することによって自己整合様式で半導体基板１００内に形成される。次に、ソース／ドレイン領域１が、メモリセルおよびさらなる補助層（すなわちスペーサ）８を利用することによって、自己整合様式で半導体基板１００内に組み込まれる。この従来のフラッシュＥＰＲＯＭメモリセルでは、上述のＥＥＰＲＯＭメモリセルと同様に、トンネル層４を介してトンネル窓領域ＴＦ’内に熱電荷キャリアの注入および／またはファウラー−ノルドハイムトンネルによって、電荷が浮遊ゲート層５内に注入される。その後、注入された電荷キャリアが、トランジスタセル領域ＴＺ’のスイッチング挙動を決定する。
【０００８】
この従来のフラッシュＥＰＲＯＭメモリセルによって必要とされる面積は非常に微小であるが、この種の不揮発性メモリセルは、「耐久性」（すなわち、プログラム／消去サイクル数）が図４に示される従来のＥＥＰＲＯＭのサイクル数に比べて極めて劣るという重大な欠点を有する。通常、これらのフラッシュＥＰＲＯＭメモリセルの耐久性は、約１０3サイクルである。
【０００９】
これらの書き換え可能な従来の不揮発性メモリセルの他の欠点は、特定の条件下でしかこれらのメモリセルを共通の集積回路に組み込むことができないことである。このことは、特に、図５で説明したように予め行われるトンネル領域２’の注入がその後のトンネル層４の厚さに影響を及ぼすという事実に起因する。すなわち、同じ製造プロセスを用いると仮定すると、図５で示されるトンネル窓セルＴＦのためのトンネル層４は、図６に示されるフラッシュＥＰＲＯＭメモリセルのトンネル層４の厚さと異なる厚さを有することになる。さらに、図５に示される注入領域２’は、熱ポスト処理に極めて敏感である。一方、図６に示される注入領域２は、製造プロセスの比較的後半で形成される。これらの理由から、同じ集積回路内に形成される、図４および図５によるメモリセルに対して、異なるプログラム／消去電圧が生じる。
【００１０】
また、米国特許第５，５６５，３７１号は、分離トンネル窓を有する不揮発性半導体メモリセルの製造方法を説明する。同特許において、トランジスタメモリセルは、熱電荷キャリアの注入によってプログラミングされ、そのトランジスタメモリセルは、ファウラー−ノルドハイムトンネルによって消去される。同特許の欠点は、非常に大面積を必要とし、かつ多くの標準的でない製造プロセスを用いる点である。従って、この方法を従来の方法と組み合わせることは不可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従って、本発明の課題は、標準的な製造プロセスを用いた場合に、「耐久性」を改善しつつメモリセルに必要な面積を小さくした、分離トンネル窓を有する不揮発性半導体メモリセルを製造する方法を設計することである。
【課題を解決するための手段】
【００１２】
上記課題は、請求項１の手段によって発明性をもって解決される。
【００１３】
具体的には、トンネル層の形成に続いて、トンネル窓セルの活性領域にトンネル領域を形成することによって、耐久性（すなわち、プログラム／消去サイクル）については従来のＥＥＰＲＯＭに等しいが、その必要とする面積については著しく改善された不揮発性半導体メモリセルを生成することができる。さらに、このようにして製造されたメモリセルを従来のプロセスを用いて従来のフラッシュＥＰＲＯＭメモリセルとともに共通の集積回路内に容易に実現することができる。有効な電圧（プログラム／消去／読み出し電圧）は、広範な形態の不揮発性半導体メモリセルのタイプについて同じであり得る。
【００１４】
トンネル領域は、トンネル窓セルのうちの少なくとも１つの層を利用した注入によって、自己整合様式で有利に形成される。特に、１μｍ以下のサイズの構造を有する高密度回路の場合、メモリセルは、上述のようにして容易にかつ確実に製造され得る。注入は、トンネル層の下へ垂直方向および／または斜め方向に行われ、これによってトンネル層の下の注入領域は、完全に接触するか、または動作電圧が印加された場合に、それらの空間電荷領域が、パンチスルー効果として知られる効果を行うように、互いに近接して形成される。このようにして、予め注入されたトンネル領域に匹敵する極めて均一なトンネル領域がトンネル層の下に得られる。そのため、均一な電界強度が、プログラム／消去時に設定され、「耐久性」が改善される。
【００１５】
適切には、浮遊ゲート接続領域および制御電極接続領域は、トンネル窓セルおよびトランジスタメモリセルの付随する浮遊ゲート層および制御電極層とともに同時に形成される。それによって、製造プロセスのさらなる簡略化を保証する。
【００１６】
本発明の有利な成果は、従属請求項に特徴付けられる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の例示的な実施形態を図面を参照しながらより詳細に説明する。
【００１８】
図１は、第１の例示的な実施形態による分離トンネル窓を有する不揮発性半導体メモリセルの模式的な断面図を示す。図５および６と同一の参照符号は、図５および６と同一または類似の層あるいは構成要素を示し、従って詳細な説明を省略する。
【００１９】
図１によれば、トランジスタメモリセルＴＺと、トンネル窓セルＴＦと、接続領域ＶＢとが半導体基板１００上に形成される。トランジスタメモリセルＴＺと、接続領域ＶＢと、トンネル窓セルＴＦとは、実メモリセルＳＺを表す。半導体基板１００は、適切にはＳｉからなるが、ＩＩＩ−Ｖ化合物半導体または何らかの他の半導体基板であってもよい。メモリセルＳＺは、半導体基板１００におけるＰＭＯＳセル、ＮＭＯＳセルまたはＣＭＯＳセルとして実現され得る。そのため、対応するｐ溝および／またはｎ溝が設けられる。
【００２０】
図１によれば、トランジスタメモリセルＴＺは、熱によって形成されるＳｉＯ2のような絶縁ゲート層３からなる。ゲート層３上には、電荷を蓄積するための導電性の浮遊ゲート層５（ｐｏｌｙ−Ｓｉ）がある。浮遊ゲート層５に蓄積された電荷に応じて、ゲート層３の下に位置するチャネル領域ＫＧが、導電性になるか、または非導電性になる。それにより論理情報０または１が、メモリセルＳＺの読み出し時にそれぞれ読み出され得る。誘電体層６によって浮遊ゲート層５と分離された制御電極層７が、トランジスタメモリセルＴＺまたはメモリセルＳＺを駆動させるために設けられる。このようにすることで、浮遊ゲート層５中に保持される電荷は、半導体基板１００または制御電極層７へと流れ出ることができなくなる。トンネル窓セルＴＦは、図１のトランジスタメモリセルＴＺから離れて位置しており、接続領域ＶＢを介してトランジスタメモリセルＴＺと連絡し、例えば、熱電荷キャリア注入および／またはファウラー−ノルドハイムトンネルによって書き込み／消去をするように機能する。
【００２１】
トンネル窓セルＴＦは、トランジスタメモリセルＴＺと同じ層からなるので有利である。それにより、トンネル層４のみが、トンネリングするために十分に薄い厚さを有する。トンネル層４は、ＳｉＯ2のようなトンネル酸化物層からなるので有利である。その上にあるトンネル窓浮遊ゲート層Ｔ５は、適切には、トランジスタメモリセルＴＺの浮遊ゲート層５と同じ材料からなり、誘電体トンネル窓層Ｔ６によって導電性トンネル窓制御電極層Ｔ７と分離される。誘電体層６と同様に、誘電体トンネル窓層Ｔ６は、適切には、ＯＮＯ（酸化物／窒化物／酸化物）層の順番からなるが、何らかの他の絶縁性誘電体層からなってもよい。制御電極層７および浮遊ゲート層５と同様に、導電性トンネル窓制御電極層Ｔ７および導電性トンネル窓浮遊ゲート層Ｔ５は、適切には、ｐｏｌｙ−Ｓｉからなるが、なんらかの他の導電性および／または電荷蓄積材料からなってもよい。
【００２２】
接続領域ＶＢは、通常、トランジスタメモリセルＴＺまたはトンネル窓セルＴＦと同じ層の順番からなり、それにより実質的に、制御電極層７は、制御電極接続領域ＶＢ７を介してトンネル窓制御電極層Ｔ７と連絡し、浮遊ゲート層５は、浮遊ゲート接続領域ＶＢ５を介してトンネル窓浮遊ゲート層Ｔ５と連絡する。しかし、制御電極接続領域ＶＢ７および浮遊ゲート接続領域ＶＢ５はまた、金属導電性トラックおよび／または半導体基板１００内の拡散領域によって実現されてもよい。
【００２３】
トランジスタメモリセルＴＺおよびトンネル窓セルＴＦの形成が互いに分離されていることが本発明に必須である。このことは、例えば、適切なエッチングおよび／またはフォトリソグラフィー技術によって実現され得る。トンネル窓セルＴＦは、突出部、鼻型または二重側面注入（ｂｅｉｄｓｅｉｔｉｇｅ Ｉｍｐｌａｎｔａｔｉｏｎ）が、トンネル注入ＩTによって達成され得るような何らかの他の幾何学的形状を有し得る。
【００２４】
従って、図１において、トンネル領域ＴＧはトンネル注入ＩTによって形成される。このトンネル注入ＩTは、製造プロセスの比較的後半で実行され、好ましくは、同時に製造されるフラッシュＥＰＲＯＭメモリセルにおけるトンネル注入に相当する。このようにして、メモリセルＳＺのトンネル窓セルＴＦと、同じプロセスで生成されるフラッシュＥＰＲＯＭメモリセルのトンネル領域（図示せず）との両方が、形成され得る。本発明のメモリセルＳＺのトンネル層４は、好ましくは、フラッシュＥＰＲＯＭメモリセル（図示せず）と同じ製造工程で形成されるので、２つのメモリセルは、同じ電気的プログラム／消去特性を有する。それにより、必要とする面積を小さくして、「耐久性」を向上させる。
【００２５】
次に、不揮発性半導体メモリセルを製造する方法を詳細に説明する。まず、トンネル窓セルＴＦおよびトランジスタメモリセルＴＺのための活性領域が、ＳＴＩプロセス（トレンチ分離）によって半導体基板１００内に形成される。形成されたトレンチは、好ましくは、堆積されたＳｉＯ2層で満たされて、次に平坦化される。同様に、活性領域を分離するためにＬＯＣＯＳ処理が用いられ得る。
【００２６】
次に、トランジスタメモリセルＴＺおよびトンネル窓セルＴＦの活性領域にゲート層３およびトンネル層４が形成されて、それに応じて構造化される。次に、浮遊ゲート層５と、誘電体層６と、制御電極層７とが付与されて、構造化され、図１に示される断面図を生成する。
【００２７】
図１によれば、ＳＴＩ層は、図に示される断面図に平行に存在するメモリセルＳＺの領域に位置する（但し、この領域は図示しない）。同様に、制御電極接続領域ＶＢ７および浮遊ゲート接続領域ＶＢ５は、（空間的な観点から）この部分の後に位置する層面内の対応する層を指す。トンネル窓セルＴＦおよびトランジスタメモリセルＴＺを形成するために、続いて層３、５、６および７または４、Ｔ５、Ｔ６およびＴ７のエッチングを行い、図１に示されるスタック型セルＴＦおよびＴＺを生成する。続いてトンネル注入ＩTによって、注入領域２が、スタック型トンネル窓セルＴＦに隣接して自己整合様式で形成される。これにより、トンネル領域ＴＧは、拡散効果によってトンネル層４の下に生成される。続いてソース／ドレイン注入（図示せず）によって、ソース／ドレイン領域１が、トンネル窓セルＴＦとトランジスタメモリセルＴＺの両側との間に自己整合様式で形成される。このプロセスにおいて、トンネル窓セルＴＦは、補助層またはスペーサ（図示せず）を利用することができる。
【００２８】
従って、トランジスタメモリセルＴＺとトンネル窓セルＴＦとの間のソース／ドレイン領域１は、トンネル窓セルＴＦとトランジスタメモリセルＴＦとの両方と接触し、メモリセルＳＺの読み出し、およびプログラミング／消去の両方を行うように機能する。
【００２９】
図２は、トンネル注入工程時の図１に示されるトンネル窓セルＴＦの断面図を拡大して示す。図２によれば、トンネル層４と、トンネル窓浮遊ゲート層Ｔ５と、誘電体トンネル窓層Ｔ６と、トンネル窓制御電極層Ｔ７とによるスタック型構成が、半導体基板１００上に配置されている。このスタック型トンネル窓セルＴＦを構造化した後、トンネル層４の下にトンネル領域ＴＧを形成するために、実際のトンネル注入ＩTが行われる。このプロセスにおいて、注入領域２は、スタック型トンネル窓セルＴＦを利用することによって自己整合様式でトンネル窓セルの両側に形成される。このようにして、その端部がトンネル層４の下で接触して、均一なトンネル領域ＴＧを形成する。
【００３０】
注入領域２を形成するこの技術は、特に、１μｍ以下の極めて小さなサイズの構造を可能にする。それにより、注入における拡散効果を利用して、重なったトンネル領域ＴＧを形成する。ｎ領域の注入の場合には、特に、Ａｓが良好に適する。これは、Ａｓが浅い侵入深さと比較的高い拡散を有するためである。しかし、ドーピングにはＰｈおよび／またはＳｂも利用され得る。同様に、ｐドーパントが、ｐ領域を形成するために利用され得る。但し、これらｐドーパントが、トンネル層４の下で十分な拡散を示し、それにより十分均一なトンネル領域ＴＧを形成する場合である。
【００３１】
垂直方向のトンネル注入ＩTの代わりに、図３によれば、斜め方向のトンネル注入ＩTSもまた行うことができる。この場合、トンネル層４の下への注入は、５〜８°に傾いた角度で行われる。注入領域２は、例えば、半導体基板１００において、そのトンネル窓セルＴＦの片側からマスクとして機能するトンネル窓セルＴＦの下に完全に形成される。このようにして均一なトンネル領域ＴＧはまた、トンネル層４の下に生成され得る。片側で傾斜した、図３に示される注入ＩTSの代わりに、トンネル層４の下へのトンネル注入はまた、複数の側面（２つ）から斜め行うことができる。
【００３２】
図４によれば、半導体基板１００内に形成される各注入領域２が、接触はしないが、トンネル層４の下に一部分のみに広がるように、トンネル注入ＩTはまた生じることができる。しかし、注入領域２は、動作電圧（例えば、プログラム／消去電圧（例えば−１０Ｖ／＋６Ｖ））が印加された場合に、注入領域２の空間電荷領域ＲＬＺが接触するだけ十分に、トンネル層４の下に広がっている。このことは、「パンチスルー効果」として知られる効果をもたらし、均一なトンネル領域がトンネル層４の下に形成される。この場合もまた、改善された「耐久性」（すなわち、より高いプログラム／消去サイクル数）によって区別されるメモリセルが、達成される。
【００３３】
本発明によれば、トンネル注入ＩTは、好ましくは、トンネル窓セルＴＦ全体をマスクとして利用することによって行われる。しかし、トンネル窓セルの層のうち１つの層のみをマスク層として利用すること、または感光性レジスト層および／または硬質表面マスク層の形態でさらなるマスク層を利用することもまた可能である。適切には、ＬＤＤ（低不純物ドレイン）注入またはＭＤ（マトリクスドレイン）注入がトンネル注入ＩTに利用される。これらの注入は、いずれにせよ標準的なプロセスに存在するものである。
【００３４】
このようにして書き換え可能な不揮発性半導体メモリセルを形成することが可能である場合には、上述とは異なる層の順番（例えば、ＳＯＮＯＸ）を利用することもまた可能である。
【図面の簡単な説明】
【００３５】
【図１】図１は、第１の例示的な実施形態による、分離トンネル窓を有する不揮発性半導体メモリセルの断面図である。
【図２】図２は、第１の例示的な実施形態における、図１に示されるトンネル窓セルの拡大した断面図である。
【図３】図３は、第２の例示的な実施形態による、トンネル窓セルの拡大した断面図である。
【図４】図４は、第３の例示的な実施形態による、トンネル窓セルの拡大した断面図である。
【図５】図５は、従来技術によるＥＥＰＲＯＭメモリセルの断面図である。
【図６】図６は、従来技術によるフラッシュＥＰＲＯＭメモリセルの断面図である。
【特許請求の範囲】
【請求項１】
分離トンネル窓を有する不揮発性半導体メモリセルを製造する方法であって、
トンネル領域（ＴＧ）と、トンネル層（４）と、トンネル窓メモリ層（Ｔ５）と、誘電体トンネル窓層（Ｔ６）と、トンネル窓制御電極層（Ｔ７）とを有するトンネル窓セル（ＴＦ）を形成する工程と、
チャネル領域（ＫＧ）と、ゲート層（３）と、メモリ層（５）と、誘電体層（６）と、制御電極層（７）とを有するトランジスタメモリセル（ＴＺ）を形成する工程と
を包含し、該トランジスタメモリセル（ＴＺ）および該トンネル窓セル（ＴＦ）は、半導体基板（１００）の活性領域に互いに分離して形成され、該トンネル窓セル（ＴＦ）を該トランジスタメモリセル（ＴＺ）に接続するための接続領域（ＶＢ）は、該半導体基板（１００）の不活性領域に形成され、
該トンネル領域（ＴＧ）のドーピングは、該トンネル層（４）を形成した後に、該トンネル窓セル（ＴＦ）の該活性領域で達成され、
該トンネル領域（ＴＧ）を形成する工程は、該トンネル窓セル（ＴＦ）のうち少なくとも１つの層をマスクとして利用することによって、注入領域（２）を自己整列的に形成する工程を包含することを特徴とする、方法。
【請求項１】
分離トンネル窓を有する不揮発性半導体メモリセルを製造する方法であって、
トンネル領域（ＴＧ）と、トンネル層（４）と、トンネル窓メモリ層（Ｔ５）と、誘電体トンネル窓層（Ｔ６）と、トンネル窓制御電極層（Ｔ７）とを有するトンネル窓セル（ＴＦ）を形成する工程と、
チャネル領域（ＫＧ）と、ゲート層（３）と、メモリ層（５）と、誘電体層（６）と、制御電極層（７）とを有するトランジスタメモリセル（ＴＺ）を形成する工程と
を包含し、該トランジスタメモリセル（ＴＺ）および該トンネル窓セル（ＴＦ）は、半導体基板（１００）の活性領域に互いに分離して形成され、該トンネル窓セル（ＴＦ）を該トランジスタメモリセル（ＴＺ）に接続するための接続領域（ＶＢ）は、該半導体基板（１００）の不活性領域に形成され、
該トンネル領域（ＴＧ）のドーピングは、該トンネル層（４）を形成した後に、該トンネル窓セル（ＴＦ）の該活性領域で達成され、
該トンネル領域（ＴＧ）を形成する工程は、該トンネル窓セル（ＴＦ）のうち少なくとも１つの層をマスクとして利用することによって、注入領域（２）を自己整列的に形成する工程を包含することを特徴とする、方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−３１９３６２（Ｐ２００６−３１９３６２Ａ）
【公開日】平成１８年１１月２４日（２００６．１１．２４）
【国際特許分類】
【出願番号】特願２００６−１９７０２２（Ｐ２００６−１９７０２２）
【出願日】平成１８年７月１９日（２００６．７．１９）
【分割の表示】特願２００１−５０６６０３（Ｐ２００１−５０６６０３）の分割
【原出願日】平成１２年５月３０日（２０００．５．３０）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公開日】平成１８年１１月２４日（２００６．１１．２４）
【国際特許分類】
【出願日】平成１８年７月１９日（２００６．７．１９）
【分割の表示】特願２００１−５０６６０３（Ｐ２００１−５０６６０３）の分割
【原出願日】平成１２年５月３０日（２０００．５．３０）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
[ Back to top ]