半導体装置の製造方法及び半導体装置
【目的】 ヴィア（ヴィアコンタクト）の加工形状を均一にすることを目的とする。
【構成】 第１の配線層と、前記第１の配線層の上方に形成された第２の配線層と、前記第１の配線層と前記第２の配線層との間のヴィア層に配置され、前記第２の配線層下面から前記第１の配線層上面まで導電性材料が堆積したヴィア２０と、前記第１の配線層と前記第２の配線層との間のヴィア層に配置され、前記第２の配線層下面から前記ヴィア層の途中まで導電性材料が堆積した、前記ヴィア２０より径の小さなヴィア２２と、を備えたことを特徴とする。
【構成】 第１の配線層と、前記第１の配線層の上方に形成された第２の配線層と、前記第１の配線層と前記第２の配線層との間のヴィア層に配置され、前記第２の配線層下面から前記第１の配線層上面まで導電性材料が堆積したヴィア２０と、前記第１の配線層と前記第２の配線層との間のヴィア層に配置され、前記第２の配線層下面から前記ヴィア層の途中まで導電性材料が堆積した、前記ヴィア２０より径の小さなヴィア２２と、を備えたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に係り、特に、Ｃｕ（銅）配線を用いた半導体装置の形成方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。化学機械研磨（ケミカル・メカニカル・ポリッシング：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、或いは埋め込み工程において頻繁に利用されている技術である。
【０００３】
特に、最近はＬＳＩの高速性能化を達成するために、配線技術を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。
【０００４】
さらに、最近は層間絶縁膜として比誘電率の低いｌｏｗ−ｋ膜を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２膜）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。このようなｌｏｗ−ｋ膜（若しくはポーラスｌｏｗ−ｋ膜）とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。
【０００５】
図９は、従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図９では、デバイス部分等の形成方法は省略している。
図９（ａ）において、シリコン基板による基体２００上に化学気相成長（ＣＶＤ）等の方法により第１の絶縁膜２２１を成膜する。
図９（ｂ）において、フォトリソグラフィ工程及びエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部Ｈ）を第１の絶縁膜２２１に形成する。
図９（ｃ）において、第１の絶縁膜２２１上にバリアメタル膜２４０、Ｃｕシード膜及びＣｕ膜２６０をかかる順序で形成して、１５０℃から４００℃の温度で約３０分間アニール処理する。
図９（ｄ）において、Ｃｕ膜２６０とバリアメタル膜２４０をＣＭＰにより除去することにより、溝である開口部ＨにＣｕ配線を形成する。
図９（ｅ）において、前記Ｃｕ膜２６０表面に還元性プラズマ処理を施した後に第２の絶縁膜２８１を成膜する。
さらに、多層Ｃｕ配線を形成する場合は、これらの工程を繰り返して積層していくのが一般的である。ここで、第１の絶縁膜２２１と第２の絶縁膜２８１の大半がｌｏｗ−ｋ膜となる。
【０００６】
また、配線層にダミー配線層を形成し、配線層とダミー配線層とを合わせた分布の粗密を低減する技術が開示されている（例えば、特許文献１参照）。また、上層配線層下部の層間絶縁膜に下層配線層まで貫通するホールと共に、上層配線層に形成されたダミー配線下部の層間絶縁膜に下層配線層まで貫通せずに途中まで開けられた、前記ホールと同径のダミーホールに金属を埋設する技術が開示されている（例えば、特許文献２参照）。
【特許文献１】特開２００１−１４８４２１号公報
【特許文献２】特開２００３−３１８１７９号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１０は、ダミーパターンと本パターンが形成された上層配線層と、ダミーパターンと本パターンが形成された下層配線層と、その中間層とを示した半導体装置の断面図である。
図１０において、基体２００上には、下層配線層となる第１の配線層として、下地膜２１２とｐ−ｌｏｗｋ膜２２０とキャップ膜２２２とで構成された絶縁膜に下層配線となる本パターンによる配線と下層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Ｃｕ膜２６０が堆積し、壁面及び底面をバリアメタル膜２４０が覆っている。上層配線層となる第２の配線層として、下地膜２８４とｐ−ｌｏｗｋ膜２８５とキャップ膜２９０とで構成された絶縁膜に上層配線となる本パターンによる配線と上層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Ｃｕ膜２６４が堆積し、壁面及び底面をバリアメタル膜２４４が覆っている。ヴィア層となる中間層として、下地膜２７５とｐ−ｌｏｗｋ膜２８０とキャップ膜２８２とで構成された絶縁膜に本パターンによるヴィアとヴィア層形成時にパターンの粗密を低減するためのダミーパターンによるヴィアとが形成されている。本パターンによるヴィアとダミーパターンによるヴィアとして、Ｃｕ膜２６２が堆積し、壁面及び底面をバリアメタル膜２４２が覆っている。キャップ膜２９０上には、Ｃｕ膜２６４の拡散を防止する拡散防止膜２９２が形成され、拡散防止膜２９２上にはその他の層２９５が形成されている。
ここで、上層配線層のダミーパターンによる配線と下層配線層のダミーパターンによる配線間では、配線間のショートが問題とならないため、ダミーヴィアを形成することができる。しかしながら、上層配線層の本パターンによる配線と下層配線層の本パターンによる配線との間で上下配線を接続しない箇所では、ヴィアコンタクトのパターンがない。そのため、ヴィア層となる中間層の形成において、パターンの粗密が発生し、加工形状が均一にならないといった問題があった。
【０００８】
図１１は、パターンの粗密によりパターン露光時に生じる不具合を説明するための図である。
図１１に示すように、パターン密度が粗の領域では、パターン露光時にパターン径が小さくなってしまうといった問題があった。その結果、形成されるヴィアホール径も小さくなり、Ｃｕ堆積後のヴィア径も小さくなってしまうといった問題があった。ヴィア径が小さくなるとヴィアの断面積が小さくなるため、配線抵抗やビア抵抗が増加して、半導体装置の動作速度を低下させてしまう。さらに、配線抵抗やビア抵抗が増加することにより半導体装置の動作に高い電源電圧が必要となるため消費電力が増加してしまう。
【０００９】
図１２は、パターンの粗密によりＣＭＰ加工時に生じる不具合を説明するための図である。
図１２（ａ）では、基体上の絶縁膜に形成されたパターン密度が密の開口部と粗の開口部と絶縁膜表面とにＣｕが堆積した様子を示している。かかる状態から絶縁膜表面に堆積するＣｕをＣＭＰにより研磨除去すると、図１２（ｂ）に示すように、パターン密度が粗の領域では、開口部に堆積したＣｕにリセスが生じてしまうといった問題があった。ヴィアとなるＣｕにリセスが生じてしまうことにより上層配線との接続不良を生じさせてしまい、歩留まりが低下する。
【００１０】
一方、特許文献２では、上層配線層におけるダミーパターンによる配線下に、ヴィア層のパターン粗密を解消するため、ヴィアホールと同一径のダミーヴィアホールを絶縁膜途中まで形成しているが、これを本パターンによる配線下に形成することも考えられるが、かかる場合、ダミーヴィアホールのエッチングを絶縁膜途中で止めなければならないため、本来のヴィアホール形成（リソグラフィ工程及びエッチング）とは、別工程で、ダミーヴィアホールの形成（リソグラフィ工程及びエッチング）を行なう必要があり、また、露光時に使用するマスクも新たに用意する必要があるといった問題があった。
【００１１】
本発明は、上記問題点を克服し、ヴィア（ヴィアコンタクト）の加工形状を均一にすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、
下層配線層上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に第１の開口パターンと、前記第１の開口パターンより径若しくは幅が小さい第２の開口パターンとを露光する露光工程と、
前記第１の開口パターンに基づく開口部が前記下層配線層に形成される下層配線に達するまで前記絶縁膜をエッチングし、前記第１と第２の開口パターンに基づく開口部を形成する開口部形成工程と、
前記第１と第２の開口パターンに基づく開口部とに導電性材料を堆積させる堆積工程と、
を備えたことを特徴とする。
【００１３】
前記第１の開口パターンに基づく開口部が前記下層配線層に形成される下層配線に達するまで前記絶縁膜をエッチングすることで、前記第１の開口パターンより径若しくは幅が小さく露光された第２の開口パターンに基づく開口部を、下層配線に達することなく絶縁膜途中までしか開口されないように形成することができる。
【００１４】
さらに、前記露光工程において、前記第１の開口パターンのみが露光される場合にパターン密度が粗となる領域に前記第２の開口パターンを露光することを特徴とする。
【００１５】
粗の領域に前記第２の開口パターンを露光することにより、パターン密度の粗密を解消することができる。
【００１６】
さらに、前記露光工程において、前記第１の開口パターンと前記第２の開口パターンとを同一のマスクを用いて露光することを特徴とする。
【００１７】
前記第１の開口パターンと前記第２の開口パターンとを同一のマスクを用いて露光することにより、工程数を増加させないようにすることができる。
【００１８】
そして、前記堆積工程において、前記第１と第２の開口パターンに基づく開口部と共に、前記絶縁膜上にも導電性材料を堆積させ、
前記半導体装置の製造方法は、さらに、前記絶縁膜上に堆積した導電性材料を研磨除去する研磨工程を備えたことを特徴とする。
【００１９】
パターン密度が粗の領域に前記第２の開口パターンを設けたことにより、前記研磨工程において、前記第１と第２の開口パターンに基づく開口部に堆積した導電性材料に対し、リセスを生じさせないようにすることができる。
【００２０】
前記半導体装置の製造方法は、さらに、前記絶縁膜上に上層配線を形成する上層配線形成工程を備え、
前記露光工程において、前記第２の開口パターンは、前記上層配線下領域に相当する位置に露光されることを特徴とする。
【００２１】
上層配線下領域に露光するため、上層配線層で隣りあう配線とのショートを防止することができる。また、前記第２の開口パターンに基づく開口部は、下層配線層まで貫通していないので、特に、上層配線層と下層配線層との間で貫通する孔パターンを設けることができない位置において形成することができる。
【００２２】
そして、前記第２の開口パターンは、前記第１の開口パターンの径若しくは幅に対し、７０％以下の径若しくは幅に露光されると特に有効である。
【００２３】
本発明の半導体装置は、
第１の配線層と、
前記第１の配線層の上方に形成された第２の配線層と、
前記第１の配線層と前記第２の配線層との間に形成された中間層と、
を備え、
前記中間層には、
絶縁性材料を用いた絶縁膜と、
前記第１の配線層と前記第２の配線層とに接続する導電性材料を用いた第１の導電性材料堆積部と、
前記第２の配線層と前記絶縁膜とにより囲まれた、導電性材料を用いた、前記第１の導電性材料堆積部より径若しくは幅の小さな第２の導電性材料堆積部と、
を備えたことを特徴とする。
【００２４】
前記第２の導電性材料堆積部は、前記第２の配線層と前記絶縁膜とにより囲まれている。言い換えれば、前記第１の配線層とは、所定の距離を開けて配置されている。さらに、言い換えれば、前記第２の配線層下面から前記中間層の途中までしか導電性材料が堆積していない。よって、第１の配線層と第２の配線層との間で接続させたくない領域にも前記第２の導電性材料堆積部を形成することができる。
【００２５】
特に、前記第２の導電性材料堆積部は、前記中間層において、前記第１の導電性材料堆積部が形成される場合にパターン密度が粗となる領域に形成されることを特徴とする。
【００２６】
前記第２の導電性材料堆積部をパターン密度が粗となる領域に備えたことにより、寸法ばらつきを抑制し、特に、第１の導電性材料堆積部の径寸法を確保することができる。さらに、第１の導電性材料堆積部にリセスが形成されることを防止することができる。
【００２７】
また、本発明における前記第２の導電性材料堆積部は、前記第２の配線層に形成される第２の配線下領域に相当する位置に形成されることを特徴とする。
【００２８】
上層配線下の領域に形成されるため、同じ層で隣りあう配線とのショートを防止することができる。
【００２９】
また、本発明における前記第２の導電性材料堆積部は、前記第１の配線層に形成される第１の配線と前記第２の配線層に形成される第２の配線とを非接続とする領域に形成されることを特徴とする。
【００３０】
従来、回路構成上、配線同士を短絡させないために形成できなかった領域、言い換えれば、第１の配線と第２の配線とを非接続とする領域、すなわち接続しない領域に前記第２の導電性材料堆積部を形成することで、パターンの粗密を解消することができる。
【発明の効果】
【００３１】
以上説明したように、本発明によれば、上下配線間で接続できない位置にダミーとしてパターンを形成することができるので、パターンの粗密を解消することができる。パターンの粗密を解消することができるので、露光寸法のばらつきを抑制することができ、さらに、リセスの形成を抑制することができる。
【発明を実施するための最良の形態】
【００３２】
実施の形態１．
図１は、実施の形態１における半導体装置の断面図である。
図１において、基体２００上には、下層配線層となる第１の配線層として、下地膜２１２とｐ−ｌｏｗｋ膜２２０とキャップ膜２２２とで構成された絶縁膜に下層配線となる本パターンによる配線と下層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Ｃｕ膜２６０が堆積し、壁面及び底面をバリアメタル膜２４０が覆っている。上層配線層となる第２の配線層として、下地膜２８４とｐ−ｌｏｗｋ膜２８５とキャップ膜２９０とで構成された絶縁膜に上層配線となる本パターンによる配線と上層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Ｃｕ膜２６４が堆積し、壁面及び底面をバリアメタル膜２４４が覆っている。ヴィア層となる中間層として、下地膜２７５とｐ−ｌｏｗｋ膜２８０とキャップ膜２８２とで構成された絶縁膜にヴィアとなる上下本パターンによる配線を接続する本ヴィアパターンによるヴィア２０とヴィア層形成時にパターンの粗密を低減するために上下ダミーパターン間を接続する第１のダミーヴィアパターンによるヴィア２４とが形成されている。本ヴィアパターンによるヴィアと第１のダミーヴィアパターンによるヴィアとして、Ｃｕ膜２６２が堆積し、壁面及び底面をバリアメタル膜２４２が覆っている。キャップ膜２９０上には、Ｃｕ膜２６４の拡散を防止する拡散防止膜２９２が形成され、拡散防止膜２９２上にはその他の層２９５が形成されている。
【００３３】
上層配線層のダミーパターンによる配線と下層配線層のダミーパターンによる配線間では、配線間のショートが問題とならないため、第１のダミーヴィアパターンによるヴィア２４を形成することができる。第１のダミーヴィアパターンによるヴィア２４は、本ヴィアパターンによるヴィア２０の径あるいは幅寸法Ａと同径或いは同幅に形成されるのが望ましい。
【００３４】
さらに、上層配線層の本パターンによる配線と下層配線層の本パターンによる配線との間で、回路構成上、配線間のショートが問題となる箇所、言い換えれば、上下配線を非接続とする箇所、すなわち接続しない箇所（或いは、接続できない箇所）には、第１配線層に届かない、すなわち、上層配線層と絶縁膜とにより囲まれて、下層配線層とは所定の距離離れた第２のダミーヴィアパターンによるヴィア２２を形成する。第２のダミーヴィアパターンによるヴィア２２にも、Ｃｕ膜２６２が堆積し、壁面及び底面をバリアメタル膜２４２が覆っている。上下配線を接続しない箇所において、パターン密度が粗になっていた領域に第２のダミーヴィアパターンによるヴィア２２を形成することで、パターンの粗密を解消することができる。第２のダミーヴィアパターンによるヴィア２２は、本ヴィアパターンによるヴィア２０の径あるいは幅の寸法Ａより小さい径或いは幅の寸法Ｂに形成される。第２のダミーヴィアパターンによるヴィア２２の径或いは幅を本ヴィアパターンによるヴィア２０の径或いは幅より小さくすることで、エッチング時のエッチング速度を、本ヴィアパターンによるヴィア２０を形成するための開口部のエッチング速度より遅くさせることができる。その結果、本ヴィアパターンによるヴィア２０を形成するための開口部が貫通しても第２のダミーヴィアパターンによるヴィア２２を形成するための開口部のエッチングを中間層の途中で停止させることができる。
【００３５】
上層配線層と下層配線層とを接続させない位置では、パターン密度が他の領域と比べ粗になるため、第２のダミーヴィアパターンによるヴィア２２は、上層配線層と下層配線層とを接続させない位置に形成すると特に有効である。例えば、上層配線層と下層配線層との両方で本パターンが形成された領域、或いは、上層配線層と下層配線層との一方で本パターンとなる配線が形成された領域に形成することが望ましい。また、上層配線層に形成される隣り合う配線部の両方に接触しないように１つの配線下の領域に形成されることが望ましい。１つの配線下の領域に形成されることで、隣り合う配線間のショートを防止することができる。
【００３６】
図２は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図２において、本実施の形態では、下層配線形成工程（Ｓ１０２）、下層配線層上にヴィアを形成する場合にヴィア用の層間絶縁膜形成工程として、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ１０４）、多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜を形成するｐ−ｌｏｗｋ膜形成工程（Ｓ１０６）、ｐ−ｌｏｗｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０８）、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ１１０）と、開口パターンを露光する露光工程（ｓ１１２）と、現像工程（Ｓ１１４）と、開口部を形成する開口部形成工程（Ｓ１１６）と、ヴィア形成工程となる導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１１８）、シード膜形成工程（Ｓ１２０）、めっき工程（Ｓ１２２）と、研磨工程（Ｓ１２４）と、上層配線形成工程（Ｓ１２６）という一連の工程を実施する。
【００３７】
図３は、図２のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図２のＳｉＣ膜形成工程（Ｓ１０４）からＳｉＯ２膜形成工程（Ｓ１１０）までを示している。それ以降の工程は後述する。
【００３８】
図３（ａ）において、まず、下層配線形成工程として、下層配線を形成する。基体２００上に、下層配線層となる第１の配線層として、下地膜２１２とｐ−ｌｏｗｋ膜２２０とキャップ膜２２２とで構成された絶縁膜を形成する。そして、絶縁膜に下層配線となる本パターンと下層配線形成時にパターンの粗密を低減するためのダミーパターンとなる開口部（溝部）を形成する。そして、開口部の壁面及び底面にバリアメタル膜２４０を形成し、残りの空間にＣｕ膜２６０を堆積させる。下層配線の形成方法は、これから説明するヴィア層の形成方法と同様で構わないため説明を省略する。
次に、ヴィア層における絶縁膜を形成する。まず、ＳｉＣ膜形成工程として、下層配線層が形成された基体２００上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚５０ｎｍの下地炭化シリコン（ＳｉＣ）膜を堆積し、下地膜２７５を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。下地膜２７５は、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりに炭酸化シリコン（ＳｉＯＣ）膜を用いても構わない。或いは、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜を用いることができる。
【００３９】
ここで、基体２００として、例えば、直径３００ミリのシリコンウェハ等の基板を用いる。基体２００には、コンタクトプラグ、或いは、その他の層が形成されていても構わない。また、下層配線層の下地膜２１２の材料として、下地膜２７５と同様、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、或いはＳｉＮを用いることができる。
【００４０】
図３（ｂ）において、ポーラスｌｏｗ−ｋ（ｐ−ｌｏｗｋ）膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成された下地膜２７５の上に多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜２８０を２５０ｎｍの厚さで形成する。ｐ−ｌｏｗｋ膜２８０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｐ−ｌｏｗｋ膜２８０の材料としては、例えば、多孔質のメチルシルセスキオキサン（ｍｅｔｈｙｌ ｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｉｃ ｃｏａｔｉｎｇ号と氏名又は名称、代理人の氏名、）法を用いることができる。例えば、スピナーの回転数は９００ｍｉｎ−１（９００ｒｐｍ）で成膜する。このウェハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行なう。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、密度が０．７ｇ／ｃｍ３で比誘電率ｋが１．８となる。ｌｏｗ−ｋ膜のＳｉとＯとＣの組成比は、Ｓｉが２５から３５％の範囲、Ｏが４５から５７％の範囲、Ｃが１３から２４％の範囲にある物性値を有するｐ−ｌｏｗｋ膜２８０が得られる。ここで、下層配線層のｐ−ｌｏｗｋ膜２２０も、ｐ−ｌｏｗｋ膜２８０と同様で構わない。
【００４１】
そして、Ｈｅプラズマ処理工程として、このｐ−ｌｏｗｋ膜２８０表面をヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｐ−ｌｏｗｋ膜２８０とｐ−ｌｏｗｋ膜２８０上に形成する後述するキャップ膜２８２との接着性を改善することができる。ガス流量は、例えば、１．７Ｐａ・ｍ３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とする。キャップＣＶＤ膜をｐ−ｌｏｗｋ膜上に成膜する際は、ｐ−ｌｏｗｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）、水素（Ｈ２）、Ｈｅ、酸素（Ｏ２）、シラン（ＳｉＨ４）、アルゴン（Ａｒ）、窒素（Ｎ２）などがあり、これらの中でもＨｅプラズマはｐ−ｌｏｗｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。
【００４２】
図３（ｃ）において、ＳｉＯ２膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｐ−ｌｏｗｋ膜２８０上にＳｉＯ２を膜厚５０ｎｍ堆積することで、キャップ膜２８２を形成する。キャップ膜２８２を形成することで、直接リソグラフィを行うことができないｐ−ｌｏｗｋ膜２８０を保護し、ｐ−ｌｏｗｋ膜２８０にパターンを形成することができる。かかるキャップＣＶＤ膜は、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＮ膜の積層膜を用いることができる。さらにキャップＣＶＤ膜の一部、もしくは全てが後述する平坦化工程において化学機械研磨（ケミカル・メカニカル・ポリッシング：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により除去されても良い。キャップ膜を除去することで誘電率をさらに低減することができる。キャップ膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。ここで、下層配線層のキャップ膜２２２も、キャップ膜２８２と同様で構わない。
【００４３】
以上の説明において、層間絶縁膜は、比誘電率が３．５以下のｌｏｗ−ｋ膜でなくても構わないが、ｌｏｗ−ｋ膜、特に、比誘電率ｋが２．５以下、空孔率が３０％以上の多孔質のｐ−ｌｏｗｋ膜を含む場合に特に有効である。
【００４４】
図４は、図２のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図２の露光工程（Ｓ１１２）から現像工程（Ｓ１１４）までを示している。それ以降の工程は後述する。
【００４５】
図４（ａ）において、まず、キャップ膜２８２上にレジスト材を塗布し、露光工程として、所望するパターンを露光する。例えば、レジスト材として電子線レジストを用い、電子線レジスト膜２７０に電子線２７１を照射することにより露光する。電子線レジストは、スピン塗布法等により塗布する。電子線レジストを用いることにより、微細パターンの加工が可能となる。ここでは、電子線レジストを用いて電子ビーム露光をおこなうが、紫外線等の光に対して感光性を有するレジスト膜を用いて光による露光でもよい。そして、塗布された電子線レジストを露光する。露光は、電子線描画装置を用いてレジスト膜の選択的な領域に電子ビームを照射する。
【００４６】
ここで、露光に用いるマスクには、後述する上層配線との位置関係を考慮した際、上下配線層において接続をする本パターン領域である位置では、所定の径寸法Ａのヴィアパターンを形成しておく。そして、上下配線層ともダミーパターン領域である位置では、上下間の導通が問題とならないため、パターン密度の粗密解消のため、同様に径寸法Ａのダミーヴィアパターンを形成しておく。一方、上下配線層において接続をしない領域（接続をしてはいけない領域）には、径寸法Ａよりも小さい径寸法Ｂのダミーヴィアパターンを形成しておく。かかるマスクを用いて、電子線レジスト膜２７０を電子線照射する。上下配線層において接続をしてはいけない領域では、従来、ダミーパターンを配置できなかったため、パターン密度が粗となっていたが、かかる粗となる領域に径寸法Ｂのダミーヴィアパターンを配置することにより、露光されるパターン密度の粗密を解消することができる。径寸法Ｂのダミーヴィアパターンは、後述する上層配線の位置関係を考慮し、隣り合う上層配線がショートしない位置に設けることが望ましい。例えば、径寸法Ｂを上層配線の幅より小さくし、１つのダミーヴィアパターンによるヴィアが１つの上層配線下に納まるように、言い換えれば、層と平行する方向にはみ出さない位置に形成するとよい。ここで、ヴィアパターンは、所定の径を有する円形に限らず、所定の幅を有する矩形であっても構わない。
【００４７】
図４（ｂ）において、現像工程として、電子線レジスト膜２７０を現像し、露光されたパターンの開口部を形成する。現像は、現像液に浸けることによりおこなう。現像されることにより、レジスト膜は、レジスト領域と無レジスト領域に区別されて、選択的にパターニングが行われる。かかる電子線レジストの現像工程においては、電子線レジストとしてポジレジストを適用した場合、電子ビームが照射された領域は、電子線レジストが現像液に溶解し、キャップ膜２８２が露出する。電子ビームが照射されない領域は、電子線レジストが現像液に溶解しないので、電子線レジストのパターンが残存する。
【００４８】
図５は、図２のフローチャートに対応して実施される工程を表す工程断面図である。
図５では、図２の開口部形成工程（Ｓ１１６）からシード膜形成工程（Ｓ１２０）までを示している。それ以降の工程は後述する。
【００４９】
図５（ａ）において、開口部形成工程として、残存する電子線レジスト膜２７０をマスクとして、露出したキャップ膜２８２とその下層に位置するｐ−ｌｏｗｋ膜２８０を、下地膜２７５をエッチングストッパとして異方性エッチング法により除去して開口部を形成し、さらに、下地膜２７５をエッチングして除去すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部を形成すればよい。ここで、径寸法Ａと径寸法Ｂのヴィアパターンでは、エッチング速度に差が生じる。すなわち、径寸法Ａのヴィアパターンのエッチングの方が、径が小さい径寸法Ｂのヴィアパターンのエッチングより進行が速い。そこで、径寸法Ａのヴィアパターンによる開口部（ヴィアホール）が、下層配線層まで貫通した時点で、エッチングを終了させることにより、径寸法Ｂのヴィアパターンの開口部（ヴィアホール）を絶縁膜途中で停止させることができる。残存する電子線レジスト膜２７０は、アッシングにより剥離すればよい。
【００５０】
以上のように、径寸法Ａと径寸法Ｂのヴィアパターンを用いることで、一方を絶縁膜途中で停止させることができるため、エッチング回数を増やすことなく、同時に、一緒に開口部を形成することができる。また、エッチングを一緒に行なうことができるので、上述した露光工程、現像工程といったリソグラフィ工程も回数を増やすことなく、同時に、一緒に行なうことができる。また、露光工程で使用するマスクレチクルも増加させないようにすることができる。工程数を増加させないことにより、スループットを低下させないようにすることができる。
【００５１】
ここで、径寸法Ｂは、径寸法Ａの７０％以下とすることが望ましい。７０％以下とすることで、１０％の面内均一性及び１０％のエッチングばらつきを考慮しても１０％以上の絶縁膜を径寸法Ｂのヴィアパターンの開口部の下に残すことができる。１０％以上の絶縁膜を確保することにより、絶縁破壊を防止することができる。
【００５２】
図５（ｂ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部及びキャップ膜２８２表面にバリアメタル材料を用いたバリアメタル膜２４２を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で、例えば、窒化タンタル（ＴａＮ）を膜厚１０ｎｍ、タンタル（Ｔａ）膜を膜厚１５ｎｍ堆積し、バリアメタル膜２４０を形成する。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕのｐ−ｌｏｗｋ膜２８０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、例えば、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。
【００５３】
図５（ｃ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５２としてバリアメタル膜２４２が形成された開口部内壁及び基体２００表面に堆積（形成）させる。例えば、シード膜２５０を膜厚７５ｎｍ堆積させる。
【００５４】
図６は、図２のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図２のめっき工程（Ｓ１２２）から上層配線形成工程（Ｓ１２６）までを示している。
【００５５】
図６（ａ）において、めっき工程として、シード膜２５２をカソード極として、電解めっき等の電気化学成長によりＣｕ膜２６２を開口部及び基体２００表面に堆積させる。例えば、膜厚５００ｎｍのＣｕ膜２６２を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行なう。
【００５６】
図６（ｂ）において、研磨工程として、ＣＭＰ法によってキャップ膜２８２の表面に堆積された導電部としての配線層となるＣｕ膜２６２、シード膜２５２、及びバリアメタル膜２４２を研磨除去することにより、図６（ｂ）に表したような埋め込み構造を形成する。これにより、本ヴィアパターンによるヴィア２０とヴィア層形成時にパターンの粗密を低減するために上下ダミーパターン間を接続する第１のダミーヴィアパターンによるヴィア２４とヴィア層形成時にパターンの粗密を低減するために上下配線層間を接続しない第２のダミーヴィアパターンによるヴィア２２とを形成する。
【００５７】
図６（ｃ）において、上層配線形成工程として、上層配線を形成する。ヴィア層上に、上層配線層となる第２の配線層として、下地膜２８４とｐ−ｌｏｗｋ膜２８５とキャップ膜２９０とで構成された絶縁膜を形成する。そして、絶縁膜に上層配線となる本パターンと上層配線形成時にパターンの粗密を低減するためのダミーパターンとなる開口部（溝部）を形成する。そして、開口部の壁面及び底面にバリアメタル膜２４４を形成し、残りの空間にＣｕ膜２６４を堆積させる。上層配線の形成方法は、上述したヴィア層の形成方法と同様で構わないため説明を省略する。そして、上層配線層に、Ｃｕ膜２６４の拡散防止膜２９２を形成する。拡散防止膜２９２として、例えば、ＳｉＣ膜を用いる。
【００５８】
図７は、露光時のパターン状態を説明するための図である。
図７（ａ）に示すように、従来技術では、パターン密度が粗の領域で、パターン露光時にパターン径Ｃが本来の寸法Ａより小さくなってしまった。その結果、絶縁膜に形成されるヴィアホール径も小さくなり、加工寸法が設計値に維持できなかった。一方、本実施の形態では、従来ダミーヴィアパターンを形成することができなかったパターン密度が粗の領域に、パターン径を寸法Ａより小さくした寸法Ｂのダミーヴィアパターンをマスクに配置したので、パターン密度の粗密を解消し、パターン露光時に、本来のパターン寸法Ａで露光することができる。言い換えれば、パターン密度の粗密を解消されることにより、寸法ばらつきを解消、或いは抑制することができる。パターン寸法のばらつきが小さく、或いは解消するので、その後のエッチングのばらつきも解消、或いは抑制することができる。
【００５９】
図８は、ＣＭＰ加工時のＣｕ膜形状を説明するための図である。
図８（ａ）では、基体上の絶縁膜に形成されたパターン密度が密の開口部と、本実施の形態による径の小さなダミーヴィアパターンを形成したことによりパターン密度が粗から密へと解消した開口部と絶縁膜表面とにＣｕが堆積した様子を示している。かかる状態から絶縁膜表面に堆積するＣｕをＣＭＰにより研磨除去すると、図８（ｂ）に示すように、パターン密度が粗から密へと解消した領域では、開口部に堆積したＣｕにリセスを生じさせない、或いはパターン密度の粗密によるリセスばらつきを抑制する。よって、ヴィアとなるＣｕにリセスを生じさせない、或いはリセスばらつきを抑制することで上層配線との接続不良を解消し、歩留まりを向上させることができる。
【００６０】
以上のように、コンタクトのパターンを従来形成できなかった位置において、上下配線を接続せずに形成するため、ヴィア層となる中間層の形成において、パターンの粗密を解消し、加工形状を均一にさせることができる。
【００６１】
実施の形態２．
実施の形態１では、ヴィアと上層配線とを別々に形成するシングルダマシン法を用いているが、上層配線と共にヴィアを形成するデュアルダマシン法を用いても構わない。デュアルダマシン法を用いる場合、ヴィア用パターンを露光する際、同様に、パターン密度の粗密を解消し、露光パターンの寸法ばらつきを抑制することができる。
【００６２】
ここで、上記実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。
【００６３】
前記実施の形態において、ｐ−ｌｏｗｋ膜の比誘電率ｋが２．６以下の場合、ｐ−ｌｏｗｋ膜の側壁が、２０ｎｍ以下の膜厚のサイドウォールとなるＣＶＤ膜で被覆されていることが望ましい。その理由は、比誘電率が２．６以下の場合はポーラス膜であることが多く、ポアシーリングをＣｕ配線の側壁で行うことが望ましいからである。特に、ＡＬＤ法やＣＶＤ法によってバリアメタル膜を成膜する場合はサイドウォールを設けることが望ましい。ポアシーリング用のＣＶＤ膜の種類としては、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜が望ましい。特に、低誘電率の観点からＳｉＣ膜が最適である。
【００６４】
また、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは窒化炭素膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。また、これらの積層膜であっても構わない。
【００６５】
以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００６６】
例えば、各実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。
【００６７】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００６８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００６９】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
【図面の簡単な説明】
【００７０】
【図１】実施の形態１における半導体装置の断面図である。
【図２】実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
【図３】図２のフローチャートに対応して実施される工程を表す工程断面図である。
【図４】図２のフローチャートに対応して実施される工程を表す工程断面図である。
【図５】図２のフローチャートに対応して実施される工程を表す工程断面図である。
【図６】図２のフローチャートに対応して実施される工程を表す工程断面図である。
【図７】露光時のパターン状態を説明するための図である。
【図８】ＣＭＰ加工時のＣｕ膜形状を説明するための図である。
【図９】従来のＬｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
【図１０】ダミーパターンと本パターンが形成された上層配線層と、ダミーパターンと本パターンが形成された下層配線層と、その中間層とを示した半導体装置の断面図である。
【図１１】パターンの粗密によりパターン露光時に生じる不具合を説明するための図である。
【図１２】パターンの粗密によりＣＭＰ加工時に生じる不具合を説明するための図である。
【符号の説明】
【００７１】
２０，２２，２４ ヴィア
２００ 基体
２１２，２７５，２８４ 下地膜
２２０，２８０，２８５ ｐ−ｌｏｗｋ膜
２２１，２８１ 絶縁膜
２２２，２８２，２９０ キャップ膜
２４０，２４２，２４４ バリアメタル膜
２５０，２５２ シード膜
２６０，２６２，２６４ Ｃｕ膜
２７０ 電子線レジスト膜
２７１ 電子線
２９２ 拡散防止膜
２９５ その他の層
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に係り、特に、Ｃｕ（銅）配線を用いた半導体装置の形成方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。化学機械研磨（ケミカル・メカニカル・ポリッシング：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、或いは埋め込み工程において頻繁に利用されている技術である。
【０００３】
特に、最近はＬＳＩの高速性能化を達成するために、配線技術を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。
【０００４】
さらに、最近は層間絶縁膜として比誘電率の低いｌｏｗ−ｋ膜を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２膜）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。このようなｌｏｗ−ｋ膜（若しくはポーラスｌｏｗ−ｋ膜）とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。
【０００５】
図９は、従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図９では、デバイス部分等の形成方法は省略している。
図９（ａ）において、シリコン基板による基体２００上に化学気相成長（ＣＶＤ）等の方法により第１の絶縁膜２２１を成膜する。
図９（ｂ）において、フォトリソグラフィ工程及びエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部Ｈ）を第１の絶縁膜２２１に形成する。
図９（ｃ）において、第１の絶縁膜２２１上にバリアメタル膜２４０、Ｃｕシード膜及びＣｕ膜２６０をかかる順序で形成して、１５０℃から４００℃の温度で約３０分間アニール処理する。
図９（ｄ）において、Ｃｕ膜２６０とバリアメタル膜２４０をＣＭＰにより除去することにより、溝である開口部ＨにＣｕ配線を形成する。
図９（ｅ）において、前記Ｃｕ膜２６０表面に還元性プラズマ処理を施した後に第２の絶縁膜２８１を成膜する。
さらに、多層Ｃｕ配線を形成する場合は、これらの工程を繰り返して積層していくのが一般的である。ここで、第１の絶縁膜２２１と第２の絶縁膜２８１の大半がｌｏｗ−ｋ膜となる。
【０００６】
また、配線層にダミー配線層を形成し、配線層とダミー配線層とを合わせた分布の粗密を低減する技術が開示されている（例えば、特許文献１参照）。また、上層配線層下部の層間絶縁膜に下層配線層まで貫通するホールと共に、上層配線層に形成されたダミー配線下部の層間絶縁膜に下層配線層まで貫通せずに途中まで開けられた、前記ホールと同径のダミーホールに金属を埋設する技術が開示されている（例えば、特許文献２参照）。
【特許文献１】特開２００１−１４８４２１号公報
【特許文献２】特開２００３−３１８１７９号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１０は、ダミーパターンと本パターンが形成された上層配線層と、ダミーパターンと本パターンが形成された下層配線層と、その中間層とを示した半導体装置の断面図である。
図１０において、基体２００上には、下層配線層となる第１の配線層として、下地膜２１２とｐ−ｌｏｗｋ膜２２０とキャップ膜２２２とで構成された絶縁膜に下層配線となる本パターンによる配線と下層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Ｃｕ膜２６０が堆積し、壁面及び底面をバリアメタル膜２４０が覆っている。上層配線層となる第２の配線層として、下地膜２８４とｐ−ｌｏｗｋ膜２８５とキャップ膜２９０とで構成された絶縁膜に上層配線となる本パターンによる配線と上層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Ｃｕ膜２６４が堆積し、壁面及び底面をバリアメタル膜２４４が覆っている。ヴィア層となる中間層として、下地膜２７５とｐ−ｌｏｗｋ膜２８０とキャップ膜２８２とで構成された絶縁膜に本パターンによるヴィアとヴィア層形成時にパターンの粗密を低減するためのダミーパターンによるヴィアとが形成されている。本パターンによるヴィアとダミーパターンによるヴィアとして、Ｃｕ膜２６２が堆積し、壁面及び底面をバリアメタル膜２４２が覆っている。キャップ膜２９０上には、Ｃｕ膜２６４の拡散を防止する拡散防止膜２９２が形成され、拡散防止膜２９２上にはその他の層２９５が形成されている。
ここで、上層配線層のダミーパターンによる配線と下層配線層のダミーパターンによる配線間では、配線間のショートが問題とならないため、ダミーヴィアを形成することができる。しかしながら、上層配線層の本パターンによる配線と下層配線層の本パターンによる配線との間で上下配線を接続しない箇所では、ヴィアコンタクトのパターンがない。そのため、ヴィア層となる中間層の形成において、パターンの粗密が発生し、加工形状が均一にならないといった問題があった。
【０００８】
図１１は、パターンの粗密によりパターン露光時に生じる不具合を説明するための図である。
図１１に示すように、パターン密度が粗の領域では、パターン露光時にパターン径が小さくなってしまうといった問題があった。その結果、形成されるヴィアホール径も小さくなり、Ｃｕ堆積後のヴィア径も小さくなってしまうといった問題があった。ヴィア径が小さくなるとヴィアの断面積が小さくなるため、配線抵抗やビア抵抗が増加して、半導体装置の動作速度を低下させてしまう。さらに、配線抵抗やビア抵抗が増加することにより半導体装置の動作に高い電源電圧が必要となるため消費電力が増加してしまう。
【０００９】
図１２は、パターンの粗密によりＣＭＰ加工時に生じる不具合を説明するための図である。
図１２（ａ）では、基体上の絶縁膜に形成されたパターン密度が密の開口部と粗の開口部と絶縁膜表面とにＣｕが堆積した様子を示している。かかる状態から絶縁膜表面に堆積するＣｕをＣＭＰにより研磨除去すると、図１２（ｂ）に示すように、パターン密度が粗の領域では、開口部に堆積したＣｕにリセスが生じてしまうといった問題があった。ヴィアとなるＣｕにリセスが生じてしまうことにより上層配線との接続不良を生じさせてしまい、歩留まりが低下する。
【００１０】
一方、特許文献２では、上層配線層におけるダミーパターンによる配線下に、ヴィア層のパターン粗密を解消するため、ヴィアホールと同一径のダミーヴィアホールを絶縁膜途中まで形成しているが、これを本パターンによる配線下に形成することも考えられるが、かかる場合、ダミーヴィアホールのエッチングを絶縁膜途中で止めなければならないため、本来のヴィアホール形成（リソグラフィ工程及びエッチング）とは、別工程で、ダミーヴィアホールの形成（リソグラフィ工程及びエッチング）を行なう必要があり、また、露光時に使用するマスクも新たに用意する必要があるといった問題があった。
【００１１】
本発明は、上記問題点を克服し、ヴィア（ヴィアコンタクト）の加工形状を均一にすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、
下層配線層上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に第１の開口パターンと、前記第１の開口パターンより径若しくは幅が小さい第２の開口パターンとを露光する露光工程と、
前記第１の開口パターンに基づく開口部が前記下層配線層に形成される下層配線に達するまで前記絶縁膜をエッチングし、前記第１と第２の開口パターンに基づく開口部を形成する開口部形成工程と、
前記第１と第２の開口パターンに基づく開口部とに導電性材料を堆積させる堆積工程と、
を備えたことを特徴とする。
【００１３】
前記第１の開口パターンに基づく開口部が前記下層配線層に形成される下層配線に達するまで前記絶縁膜をエッチングすることで、前記第１の開口パターンより径若しくは幅が小さく露光された第２の開口パターンに基づく開口部を、下層配線に達することなく絶縁膜途中までしか開口されないように形成することができる。
【００１４】
さらに、前記露光工程において、前記第１の開口パターンのみが露光される場合にパターン密度が粗となる領域に前記第２の開口パターンを露光することを特徴とする。
【００１５】
粗の領域に前記第２の開口パターンを露光することにより、パターン密度の粗密を解消することができる。
【００１６】
さらに、前記露光工程において、前記第１の開口パターンと前記第２の開口パターンとを同一のマスクを用いて露光することを特徴とする。
【００１７】
前記第１の開口パターンと前記第２の開口パターンとを同一のマスクを用いて露光することにより、工程数を増加させないようにすることができる。
【００１８】
そして、前記堆積工程において、前記第１と第２の開口パターンに基づく開口部と共に、前記絶縁膜上にも導電性材料を堆積させ、
前記半導体装置の製造方法は、さらに、前記絶縁膜上に堆積した導電性材料を研磨除去する研磨工程を備えたことを特徴とする。
【００１９】
パターン密度が粗の領域に前記第２の開口パターンを設けたことにより、前記研磨工程において、前記第１と第２の開口パターンに基づく開口部に堆積した導電性材料に対し、リセスを生じさせないようにすることができる。
【００２０】
前記半導体装置の製造方法は、さらに、前記絶縁膜上に上層配線を形成する上層配線形成工程を備え、
前記露光工程において、前記第２の開口パターンは、前記上層配線下領域に相当する位置に露光されることを特徴とする。
【００２１】
上層配線下領域に露光するため、上層配線層で隣りあう配線とのショートを防止することができる。また、前記第２の開口パターンに基づく開口部は、下層配線層まで貫通していないので、特に、上層配線層と下層配線層との間で貫通する孔パターンを設けることができない位置において形成することができる。
【００２２】
そして、前記第２の開口パターンは、前記第１の開口パターンの径若しくは幅に対し、７０％以下の径若しくは幅に露光されると特に有効である。
【００２３】
本発明の半導体装置は、
第１の配線層と、
前記第１の配線層の上方に形成された第２の配線層と、
前記第１の配線層と前記第２の配線層との間に形成された中間層と、
を備え、
前記中間層には、
絶縁性材料を用いた絶縁膜と、
前記第１の配線層と前記第２の配線層とに接続する導電性材料を用いた第１の導電性材料堆積部と、
前記第２の配線層と前記絶縁膜とにより囲まれた、導電性材料を用いた、前記第１の導電性材料堆積部より径若しくは幅の小さな第２の導電性材料堆積部と、
を備えたことを特徴とする。
【００２４】
前記第２の導電性材料堆積部は、前記第２の配線層と前記絶縁膜とにより囲まれている。言い換えれば、前記第１の配線層とは、所定の距離を開けて配置されている。さらに、言い換えれば、前記第２の配線層下面から前記中間層の途中までしか導電性材料が堆積していない。よって、第１の配線層と第２の配線層との間で接続させたくない領域にも前記第２の導電性材料堆積部を形成することができる。
【００２５】
特に、前記第２の導電性材料堆積部は、前記中間層において、前記第１の導電性材料堆積部が形成される場合にパターン密度が粗となる領域に形成されることを特徴とする。
【００２６】
前記第２の導電性材料堆積部をパターン密度が粗となる領域に備えたことにより、寸法ばらつきを抑制し、特に、第１の導電性材料堆積部の径寸法を確保することができる。さらに、第１の導電性材料堆積部にリセスが形成されることを防止することができる。
【００２７】
また、本発明における前記第２の導電性材料堆積部は、前記第２の配線層に形成される第２の配線下領域に相当する位置に形成されることを特徴とする。
【００２８】
上層配線下の領域に形成されるため、同じ層で隣りあう配線とのショートを防止することができる。
【００２９】
また、本発明における前記第２の導電性材料堆積部は、前記第１の配線層に形成される第１の配線と前記第２の配線層に形成される第２の配線とを非接続とする領域に形成されることを特徴とする。
【００３０】
従来、回路構成上、配線同士を短絡させないために形成できなかった領域、言い換えれば、第１の配線と第２の配線とを非接続とする領域、すなわち接続しない領域に前記第２の導電性材料堆積部を形成することで、パターンの粗密を解消することができる。
【発明の効果】
【００３１】
以上説明したように、本発明によれば、上下配線間で接続できない位置にダミーとしてパターンを形成することができるので、パターンの粗密を解消することができる。パターンの粗密を解消することができるので、露光寸法のばらつきを抑制することができ、さらに、リセスの形成を抑制することができる。
【発明を実施するための最良の形態】
【００３２】
実施の形態１．
図１は、実施の形態１における半導体装置の断面図である。
図１において、基体２００上には、下層配線層となる第１の配線層として、下地膜２１２とｐ−ｌｏｗｋ膜２２０とキャップ膜２２２とで構成された絶縁膜に下層配線となる本パターンによる配線と下層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Ｃｕ膜２６０が堆積し、壁面及び底面をバリアメタル膜２４０が覆っている。上層配線層となる第２の配線層として、下地膜２８４とｐ−ｌｏｗｋ膜２８５とキャップ膜２９０とで構成された絶縁膜に上層配線となる本パターンによる配線と上層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Ｃｕ膜２６４が堆積し、壁面及び底面をバリアメタル膜２４４が覆っている。ヴィア層となる中間層として、下地膜２７５とｐ−ｌｏｗｋ膜２８０とキャップ膜２８２とで構成された絶縁膜にヴィアとなる上下本パターンによる配線を接続する本ヴィアパターンによるヴィア２０とヴィア層形成時にパターンの粗密を低減するために上下ダミーパターン間を接続する第１のダミーヴィアパターンによるヴィア２４とが形成されている。本ヴィアパターンによるヴィアと第１のダミーヴィアパターンによるヴィアとして、Ｃｕ膜２６２が堆積し、壁面及び底面をバリアメタル膜２４２が覆っている。キャップ膜２９０上には、Ｃｕ膜２６４の拡散を防止する拡散防止膜２９２が形成され、拡散防止膜２９２上にはその他の層２９５が形成されている。
【００３３】
上層配線層のダミーパターンによる配線と下層配線層のダミーパターンによる配線間では、配線間のショートが問題とならないため、第１のダミーヴィアパターンによるヴィア２４を形成することができる。第１のダミーヴィアパターンによるヴィア２４は、本ヴィアパターンによるヴィア２０の径あるいは幅寸法Ａと同径或いは同幅に形成されるのが望ましい。
【００３４】
さらに、上層配線層の本パターンによる配線と下層配線層の本パターンによる配線との間で、回路構成上、配線間のショートが問題となる箇所、言い換えれば、上下配線を非接続とする箇所、すなわち接続しない箇所（或いは、接続できない箇所）には、第１配線層に届かない、すなわち、上層配線層と絶縁膜とにより囲まれて、下層配線層とは所定の距離離れた第２のダミーヴィアパターンによるヴィア２２を形成する。第２のダミーヴィアパターンによるヴィア２２にも、Ｃｕ膜２６２が堆積し、壁面及び底面をバリアメタル膜２４２が覆っている。上下配線を接続しない箇所において、パターン密度が粗になっていた領域に第２のダミーヴィアパターンによるヴィア２２を形成することで、パターンの粗密を解消することができる。第２のダミーヴィアパターンによるヴィア２２は、本ヴィアパターンによるヴィア２０の径あるいは幅の寸法Ａより小さい径或いは幅の寸法Ｂに形成される。第２のダミーヴィアパターンによるヴィア２２の径或いは幅を本ヴィアパターンによるヴィア２０の径或いは幅より小さくすることで、エッチング時のエッチング速度を、本ヴィアパターンによるヴィア２０を形成するための開口部のエッチング速度より遅くさせることができる。その結果、本ヴィアパターンによるヴィア２０を形成するための開口部が貫通しても第２のダミーヴィアパターンによるヴィア２２を形成するための開口部のエッチングを中間層の途中で停止させることができる。
【００３５】
上層配線層と下層配線層とを接続させない位置では、パターン密度が他の領域と比べ粗になるため、第２のダミーヴィアパターンによるヴィア２２は、上層配線層と下層配線層とを接続させない位置に形成すると特に有効である。例えば、上層配線層と下層配線層との両方で本パターンが形成された領域、或いは、上層配線層と下層配線層との一方で本パターンとなる配線が形成された領域に形成することが望ましい。また、上層配線層に形成される隣り合う配線部の両方に接触しないように１つの配線下の領域に形成されることが望ましい。１つの配線下の領域に形成されることで、隣り合う配線間のショートを防止することができる。
【００３６】
図２は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図２において、本実施の形態では、下層配線形成工程（Ｓ１０２）、下層配線層上にヴィアを形成する場合にヴィア用の層間絶縁膜形成工程として、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ１０４）、多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜を形成するｐ−ｌｏｗｋ膜形成工程（Ｓ１０６）、ｐ−ｌｏｗｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０８）、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ１１０）と、開口パターンを露光する露光工程（ｓ１１２）と、現像工程（Ｓ１１４）と、開口部を形成する開口部形成工程（Ｓ１１６）と、ヴィア形成工程となる導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１１８）、シード膜形成工程（Ｓ１２０）、めっき工程（Ｓ１２２）と、研磨工程（Ｓ１２４）と、上層配線形成工程（Ｓ１２６）という一連の工程を実施する。
【００３７】
図３は、図２のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図２のＳｉＣ膜形成工程（Ｓ１０４）からＳｉＯ２膜形成工程（Ｓ１１０）までを示している。それ以降の工程は後述する。
【００３８】
図３（ａ）において、まず、下層配線形成工程として、下層配線を形成する。基体２００上に、下層配線層となる第１の配線層として、下地膜２１２とｐ−ｌｏｗｋ膜２２０とキャップ膜２２２とで構成された絶縁膜を形成する。そして、絶縁膜に下層配線となる本パターンと下層配線形成時にパターンの粗密を低減するためのダミーパターンとなる開口部（溝部）を形成する。そして、開口部の壁面及び底面にバリアメタル膜２４０を形成し、残りの空間にＣｕ膜２６０を堆積させる。下層配線の形成方法は、これから説明するヴィア層の形成方法と同様で構わないため説明を省略する。
次に、ヴィア層における絶縁膜を形成する。まず、ＳｉＣ膜形成工程として、下層配線層が形成された基体２００上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚５０ｎｍの下地炭化シリコン（ＳｉＣ）膜を堆積し、下地膜２７５を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。下地膜２７５は、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりに炭酸化シリコン（ＳｉＯＣ）膜を用いても構わない。或いは、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜を用いることができる。
【００３９】
ここで、基体２００として、例えば、直径３００ミリのシリコンウェハ等の基板を用いる。基体２００には、コンタクトプラグ、或いは、その他の層が形成されていても構わない。また、下層配線層の下地膜２１２の材料として、下地膜２７５と同様、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、或いはＳｉＮを用いることができる。
【００４０】
図３（ｂ）において、ポーラスｌｏｗ−ｋ（ｐ−ｌｏｗｋ）膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成された下地膜２７５の上に多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜２８０を２５０ｎｍの厚さで形成する。ｐ−ｌｏｗｋ膜２８０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｐ−ｌｏｗｋ膜２８０の材料としては、例えば、多孔質のメチルシルセスキオキサン（ｍｅｔｈｙｌ ｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｉｃ ｃｏａｔｉｎｇ号と氏名又は名称、代理人の氏名、）法を用いることができる。例えば、スピナーの回転数は９００ｍｉｎ−１（９００ｒｐｍ）で成膜する。このウェハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行なう。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、密度が０．７ｇ／ｃｍ３で比誘電率ｋが１．８となる。ｌｏｗ−ｋ膜のＳｉとＯとＣの組成比は、Ｓｉが２５から３５％の範囲、Ｏが４５から５７％の範囲、Ｃが１３から２４％の範囲にある物性値を有するｐ−ｌｏｗｋ膜２８０が得られる。ここで、下層配線層のｐ−ｌｏｗｋ膜２２０も、ｐ−ｌｏｗｋ膜２８０と同様で構わない。
【００４１】
そして、Ｈｅプラズマ処理工程として、このｐ−ｌｏｗｋ膜２８０表面をヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｐ−ｌｏｗｋ膜２８０とｐ−ｌｏｗｋ膜２８０上に形成する後述するキャップ膜２８２との接着性を改善することができる。ガス流量は、例えば、１．７Ｐａ・ｍ３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とする。キャップＣＶＤ膜をｐ−ｌｏｗｋ膜上に成膜する際は、ｐ−ｌｏｗｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）、水素（Ｈ２）、Ｈｅ、酸素（Ｏ２）、シラン（ＳｉＨ４）、アルゴン（Ａｒ）、窒素（Ｎ２）などがあり、これらの中でもＨｅプラズマはｐ−ｌｏｗｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。
【００４２】
図３（ｃ）において、ＳｉＯ２膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｐ−ｌｏｗｋ膜２８０上にＳｉＯ２を膜厚５０ｎｍ堆積することで、キャップ膜２８２を形成する。キャップ膜２８２を形成することで、直接リソグラフィを行うことができないｐ−ｌｏｗｋ膜２８０を保護し、ｐ−ｌｏｗｋ膜２８０にパターンを形成することができる。かかるキャップＣＶＤ膜は、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＮ膜の積層膜を用いることができる。さらにキャップＣＶＤ膜の一部、もしくは全てが後述する平坦化工程において化学機械研磨（ケミカル・メカニカル・ポリッシング：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により除去されても良い。キャップ膜を除去することで誘電率をさらに低減することができる。キャップ膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。ここで、下層配線層のキャップ膜２２２も、キャップ膜２８２と同様で構わない。
【００４３】
以上の説明において、層間絶縁膜は、比誘電率が３．５以下のｌｏｗ−ｋ膜でなくても構わないが、ｌｏｗ−ｋ膜、特に、比誘電率ｋが２．５以下、空孔率が３０％以上の多孔質のｐ−ｌｏｗｋ膜を含む場合に特に有効である。
【００４４】
図４は、図２のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図２の露光工程（Ｓ１１２）から現像工程（Ｓ１１４）までを示している。それ以降の工程は後述する。
【００４５】
図４（ａ）において、まず、キャップ膜２８２上にレジスト材を塗布し、露光工程として、所望するパターンを露光する。例えば、レジスト材として電子線レジストを用い、電子線レジスト膜２７０に電子線２７１を照射することにより露光する。電子線レジストは、スピン塗布法等により塗布する。電子線レジストを用いることにより、微細パターンの加工が可能となる。ここでは、電子線レジストを用いて電子ビーム露光をおこなうが、紫外線等の光に対して感光性を有するレジスト膜を用いて光による露光でもよい。そして、塗布された電子線レジストを露光する。露光は、電子線描画装置を用いてレジスト膜の選択的な領域に電子ビームを照射する。
【００４６】
ここで、露光に用いるマスクには、後述する上層配線との位置関係を考慮した際、上下配線層において接続をする本パターン領域である位置では、所定の径寸法Ａのヴィアパターンを形成しておく。そして、上下配線層ともダミーパターン領域である位置では、上下間の導通が問題とならないため、パターン密度の粗密解消のため、同様に径寸法Ａのダミーヴィアパターンを形成しておく。一方、上下配線層において接続をしない領域（接続をしてはいけない領域）には、径寸法Ａよりも小さい径寸法Ｂのダミーヴィアパターンを形成しておく。かかるマスクを用いて、電子線レジスト膜２７０を電子線照射する。上下配線層において接続をしてはいけない領域では、従来、ダミーパターンを配置できなかったため、パターン密度が粗となっていたが、かかる粗となる領域に径寸法Ｂのダミーヴィアパターンを配置することにより、露光されるパターン密度の粗密を解消することができる。径寸法Ｂのダミーヴィアパターンは、後述する上層配線の位置関係を考慮し、隣り合う上層配線がショートしない位置に設けることが望ましい。例えば、径寸法Ｂを上層配線の幅より小さくし、１つのダミーヴィアパターンによるヴィアが１つの上層配線下に納まるように、言い換えれば、層と平行する方向にはみ出さない位置に形成するとよい。ここで、ヴィアパターンは、所定の径を有する円形に限らず、所定の幅を有する矩形であっても構わない。
【００４７】
図４（ｂ）において、現像工程として、電子線レジスト膜２７０を現像し、露光されたパターンの開口部を形成する。現像は、現像液に浸けることによりおこなう。現像されることにより、レジスト膜は、レジスト領域と無レジスト領域に区別されて、選択的にパターニングが行われる。かかる電子線レジストの現像工程においては、電子線レジストとしてポジレジストを適用した場合、電子ビームが照射された領域は、電子線レジストが現像液に溶解し、キャップ膜２８２が露出する。電子ビームが照射されない領域は、電子線レジストが現像液に溶解しないので、電子線レジストのパターンが残存する。
【００４８】
図５は、図２のフローチャートに対応して実施される工程を表す工程断面図である。
図５では、図２の開口部形成工程（Ｓ１１６）からシード膜形成工程（Ｓ１２０）までを示している。それ以降の工程は後述する。
【００４９】
図５（ａ）において、開口部形成工程として、残存する電子線レジスト膜２７０をマスクとして、露出したキャップ膜２８２とその下層に位置するｐ−ｌｏｗｋ膜２８０を、下地膜２７５をエッチングストッパとして異方性エッチング法により除去して開口部を形成し、さらに、下地膜２７５をエッチングして除去すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部を形成すればよい。ここで、径寸法Ａと径寸法Ｂのヴィアパターンでは、エッチング速度に差が生じる。すなわち、径寸法Ａのヴィアパターンのエッチングの方が、径が小さい径寸法Ｂのヴィアパターンのエッチングより進行が速い。そこで、径寸法Ａのヴィアパターンによる開口部（ヴィアホール）が、下層配線層まで貫通した時点で、エッチングを終了させることにより、径寸法Ｂのヴィアパターンの開口部（ヴィアホール）を絶縁膜途中で停止させることができる。残存する電子線レジスト膜２７０は、アッシングにより剥離すればよい。
【００５０】
以上のように、径寸法Ａと径寸法Ｂのヴィアパターンを用いることで、一方を絶縁膜途中で停止させることができるため、エッチング回数を増やすことなく、同時に、一緒に開口部を形成することができる。また、エッチングを一緒に行なうことができるので、上述した露光工程、現像工程といったリソグラフィ工程も回数を増やすことなく、同時に、一緒に行なうことができる。また、露光工程で使用するマスクレチクルも増加させないようにすることができる。工程数を増加させないことにより、スループットを低下させないようにすることができる。
【００５１】
ここで、径寸法Ｂは、径寸法Ａの７０％以下とすることが望ましい。７０％以下とすることで、１０％の面内均一性及び１０％のエッチングばらつきを考慮しても１０％以上の絶縁膜を径寸法Ｂのヴィアパターンの開口部の下に残すことができる。１０％以上の絶縁膜を確保することにより、絶縁破壊を防止することができる。
【００５２】
図５（ｂ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部及びキャップ膜２８２表面にバリアメタル材料を用いたバリアメタル膜２４２を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で、例えば、窒化タンタル（ＴａＮ）を膜厚１０ｎｍ、タンタル（Ｔａ）膜を膜厚１５ｎｍ堆積し、バリアメタル膜２４０を形成する。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕのｐ−ｌｏｗｋ膜２８０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、例えば、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。
【００５３】
図５（ｃ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５２としてバリアメタル膜２４２が形成された開口部内壁及び基体２００表面に堆積（形成）させる。例えば、シード膜２５０を膜厚７５ｎｍ堆積させる。
【００５４】
図６は、図２のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図２のめっき工程（Ｓ１２２）から上層配線形成工程（Ｓ１２６）までを示している。
【００５５】
図６（ａ）において、めっき工程として、シード膜２５２をカソード極として、電解めっき等の電気化学成長によりＣｕ膜２６２を開口部及び基体２００表面に堆積させる。例えば、膜厚５００ｎｍのＣｕ膜２６２を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行なう。
【００５６】
図６（ｂ）において、研磨工程として、ＣＭＰ法によってキャップ膜２８２の表面に堆積された導電部としての配線層となるＣｕ膜２６２、シード膜２５２、及びバリアメタル膜２４２を研磨除去することにより、図６（ｂ）に表したような埋め込み構造を形成する。これにより、本ヴィアパターンによるヴィア２０とヴィア層形成時にパターンの粗密を低減するために上下ダミーパターン間を接続する第１のダミーヴィアパターンによるヴィア２４とヴィア層形成時にパターンの粗密を低減するために上下配線層間を接続しない第２のダミーヴィアパターンによるヴィア２２とを形成する。
【００５７】
図６（ｃ）において、上層配線形成工程として、上層配線を形成する。ヴィア層上に、上層配線層となる第２の配線層として、下地膜２８４とｐ−ｌｏｗｋ膜２８５とキャップ膜２９０とで構成された絶縁膜を形成する。そして、絶縁膜に上層配線となる本パターンと上層配線形成時にパターンの粗密を低減するためのダミーパターンとなる開口部（溝部）を形成する。そして、開口部の壁面及び底面にバリアメタル膜２４４を形成し、残りの空間にＣｕ膜２６４を堆積させる。上層配線の形成方法は、上述したヴィア層の形成方法と同様で構わないため説明を省略する。そして、上層配線層に、Ｃｕ膜２６４の拡散防止膜２９２を形成する。拡散防止膜２９２として、例えば、ＳｉＣ膜を用いる。
【００５８】
図７は、露光時のパターン状態を説明するための図である。
図７（ａ）に示すように、従来技術では、パターン密度が粗の領域で、パターン露光時にパターン径Ｃが本来の寸法Ａより小さくなってしまった。その結果、絶縁膜に形成されるヴィアホール径も小さくなり、加工寸法が設計値に維持できなかった。一方、本実施の形態では、従来ダミーヴィアパターンを形成することができなかったパターン密度が粗の領域に、パターン径を寸法Ａより小さくした寸法Ｂのダミーヴィアパターンをマスクに配置したので、パターン密度の粗密を解消し、パターン露光時に、本来のパターン寸法Ａで露光することができる。言い換えれば、パターン密度の粗密を解消されることにより、寸法ばらつきを解消、或いは抑制することができる。パターン寸法のばらつきが小さく、或いは解消するので、その後のエッチングのばらつきも解消、或いは抑制することができる。
【００５９】
図８は、ＣＭＰ加工時のＣｕ膜形状を説明するための図である。
図８（ａ）では、基体上の絶縁膜に形成されたパターン密度が密の開口部と、本実施の形態による径の小さなダミーヴィアパターンを形成したことによりパターン密度が粗から密へと解消した開口部と絶縁膜表面とにＣｕが堆積した様子を示している。かかる状態から絶縁膜表面に堆積するＣｕをＣＭＰにより研磨除去すると、図８（ｂ）に示すように、パターン密度が粗から密へと解消した領域では、開口部に堆積したＣｕにリセスを生じさせない、或いはパターン密度の粗密によるリセスばらつきを抑制する。よって、ヴィアとなるＣｕにリセスを生じさせない、或いはリセスばらつきを抑制することで上層配線との接続不良を解消し、歩留まりを向上させることができる。
【００６０】
以上のように、コンタクトのパターンを従来形成できなかった位置において、上下配線を接続せずに形成するため、ヴィア層となる中間層の形成において、パターンの粗密を解消し、加工形状を均一にさせることができる。
【００６１】
実施の形態２．
実施の形態１では、ヴィアと上層配線とを別々に形成するシングルダマシン法を用いているが、上層配線と共にヴィアを形成するデュアルダマシン法を用いても構わない。デュアルダマシン法を用いる場合、ヴィア用パターンを露光する際、同様に、パターン密度の粗密を解消し、露光パターンの寸法ばらつきを抑制することができる。
【００６２】
ここで、上記実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。
【００６３】
前記実施の形態において、ｐ−ｌｏｗｋ膜の比誘電率ｋが２．６以下の場合、ｐ−ｌｏｗｋ膜の側壁が、２０ｎｍ以下の膜厚のサイドウォールとなるＣＶＤ膜で被覆されていることが望ましい。その理由は、比誘電率が２．６以下の場合はポーラス膜であることが多く、ポアシーリングをＣｕ配線の側壁で行うことが望ましいからである。特に、ＡＬＤ法やＣＶＤ法によってバリアメタル膜を成膜する場合はサイドウォールを設けることが望ましい。ポアシーリング用のＣＶＤ膜の種類としては、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜が望ましい。特に、低誘電率の観点からＳｉＣ膜が最適である。
【００６４】
また、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは窒化炭素膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。また、これらの積層膜であっても構わない。
【００６５】
以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００６６】
例えば、各実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。
【００６７】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００６８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００６９】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
【図面の簡単な説明】
【００７０】
【図１】実施の形態１における半導体装置の断面図である。
【図２】実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
【図３】図２のフローチャートに対応して実施される工程を表す工程断面図である。
【図４】図２のフローチャートに対応して実施される工程を表す工程断面図である。
【図５】図２のフローチャートに対応して実施される工程を表す工程断面図である。
【図６】図２のフローチャートに対応して実施される工程を表す工程断面図である。
【図７】露光時のパターン状態を説明するための図である。
【図８】ＣＭＰ加工時のＣｕ膜形状を説明するための図である。
【図９】従来のＬｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
【図１０】ダミーパターンと本パターンが形成された上層配線層と、ダミーパターンと本パターンが形成された下層配線層と、その中間層とを示した半導体装置の断面図である。
【図１１】パターンの粗密によりパターン露光時に生じる不具合を説明するための図である。
【図１２】パターンの粗密によりＣＭＰ加工時に生じる不具合を説明するための図である。
【符号の説明】
【００７１】
２０，２２，２４ ヴィア
２００ 基体
２１２，２７５，２８４ 下地膜
２２０，２８０，２８５ ｐ−ｌｏｗｋ膜
２２１，２８１ 絶縁膜
２２２，２８２，２９０ キャップ膜
２４０，２４２，２４４ バリアメタル膜
２５０，２５２ シード膜
２６０，２６２，２６４ Ｃｕ膜
２７０ 電子線レジスト膜
２７１ 電子線
２９２ 拡散防止膜
２９５ その他の層
【特許請求の範囲】
【請求項１】
下層配線層上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に第１の開口パターンと、前記第１の開口パターンより径若しくは幅が小さい第２の開口パターンとを露光する露光工程と、
前記第１の開口パターンに基づく開口部が前記下層配線層に達するまで前記絶縁膜をエッチングし、前記第１と第２の開口パターンに基づく開口部を形成する開口部形成工程と、
前記第１と第２の開口パターンに基づく開口部とに導電性材料を堆積させる堆積工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記露光工程において、前記第１の開口パターンのみが露光される場合にパターン密度が粗となる領域に前記第２の開口パターンを露光することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記露光工程において、前記第１の開口パターンと前記第２の開口パターンとを同一のマスクを用いて露光することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記堆積工程において、前記第１と第２の開口パターンに基づく開口部と共に、前記絶縁膜上にも導電性材料を堆積させ、
前記半導体装置の製造方法は、さらに、前記絶縁膜上に堆積した導電性材料を研磨除去する研磨工程を備えたことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記半導体装置の製造方法は、さらに、前記絶縁膜上に上層配線を形成する上層配線形成工程を備え、
前記露光工程において、前記第２の開口パターンは、前記上層配線下領域に相当する位置に露光されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２の開口パターンは、前記第１の開口パターンの径若しくは幅に対し、７０％以下の径若しくは幅に露光されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
第１の配線層と、
前記第１の配線層の上方に形成された第２の配線層と、
前記第１の配線層と前記第２の配線層との間に形成された中間層と、
を備え、
前記中間層には、
絶縁性材料を用いた絶縁膜と、
前記第１の配線層と前記第２の配線層とに接続する導電性材料を用いた第１の導電性材料堆積部と、
前記第２の配線層と前記絶縁膜とにより囲まれた、導電性材料を用いた、前記第１の導電性材料堆積部より径若しくは幅の小さな第２の導電性材料堆積部と、
が形成されたことを特徴とする半導体装置。
【請求項８】
前記第２の導電性材料堆積部は、前記中間層において、前記第１の導電性材料堆積部が形成される場合にパターン密度が粗となる領域に形成されることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第２の導電性材料堆積部は、前記第２の配線層に形成される第２の配線下領域に相当する位置に形成されることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第２の導電性材料堆積部は、前記第１の配線層に形成される第１の配線と前記第２の配線層に形成される第２の配線とを非接続とする領域に形成されることを特徴とする請求項８記載の半導体装置。
【請求項１】
下層配線層上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に第１の開口パターンと、前記第１の開口パターンより径若しくは幅が小さい第２の開口パターンとを露光する露光工程と、
前記第１の開口パターンに基づく開口部が前記下層配線層に達するまで前記絶縁膜をエッチングし、前記第１と第２の開口パターンに基づく開口部を形成する開口部形成工程と、
前記第１と第２の開口パターンに基づく開口部とに導電性材料を堆積させる堆積工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記露光工程において、前記第１の開口パターンのみが露光される場合にパターン密度が粗となる領域に前記第２の開口パターンを露光することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記露光工程において、前記第１の開口パターンと前記第２の開口パターンとを同一のマスクを用いて露光することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記堆積工程において、前記第１と第２の開口パターンに基づく開口部と共に、前記絶縁膜上にも導電性材料を堆積させ、
前記半導体装置の製造方法は、さらに、前記絶縁膜上に堆積した導電性材料を研磨除去する研磨工程を備えたことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記半導体装置の製造方法は、さらに、前記絶縁膜上に上層配線を形成する上層配線形成工程を備え、
前記露光工程において、前記第２の開口パターンは、前記上層配線下領域に相当する位置に露光されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２の開口パターンは、前記第１の開口パターンの径若しくは幅に対し、７０％以下の径若しくは幅に露光されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
第１の配線層と、
前記第１の配線層の上方に形成された第２の配線層と、
前記第１の配線層と前記第２の配線層との間に形成された中間層と、
を備え、
前記中間層には、
絶縁性材料を用いた絶縁膜と、
前記第１の配線層と前記第２の配線層とに接続する導電性材料を用いた第１の導電性材料堆積部と、
前記第２の配線層と前記絶縁膜とにより囲まれた、導電性材料を用いた、前記第１の導電性材料堆積部より径若しくは幅の小さな第２の導電性材料堆積部と、
が形成されたことを特徴とする半導体装置。
【請求項８】
前記第２の導電性材料堆積部は、前記中間層において、前記第１の導電性材料堆積部が形成される場合にパターン密度が粗となる領域に形成されることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第２の導電性材料堆積部は、前記第２の配線層に形成される第２の配線下領域に相当する位置に形成されることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第２の導電性材料堆積部は、前記第１の配線層に形成される第１の配線と前記第２の配線層に形成される第２の配線とを非接続とする領域に形成されることを特徴とする請求項８記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−４９５３４（Ｐ２００６−４９５３４Ａ）
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願番号】特願２００４−２２７４５４（Ｐ２００４−２２７４５４）
【出願日】平成１６年８月４日（２００４．８．４）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願日】平成１６年８月４日（２００４．８．４）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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