半導体装置の製造方法，半導体装置、エッチング条件の設定方法、導電膜除去条件の設定方法、及びレチクル
【課題】 導電膜が正常にパターニングされて配線が形成されていることを、少ない労力で確認することができるようにする。
【解決手段】 層間絶縁膜８上に導電膜を形成する工程と、前記導電膜をパターニングすることにより、チップ領域１ａに配線１０ａ〜１０ｃを形成すると共に、スクライブライン１ｂ上に、複数のダミー配線３１〜３３を互いに平行に形成する工程と、複数のダミー配線３１〜３３相互間の抵抗値を測定する工程とを具備する。最外側に位置するダミー配線３１，３３それぞれに接続するパッド３４，３５を形成し、このパッド３４，３５に抵抗計の端子を接触させてもよい。
【解決手段】 層間絶縁膜８上に導電膜を形成する工程と、前記導電膜をパターニングすることにより、チップ領域１ａに配線１０ａ〜１０ｃを形成すると共に、スクライブライン１ｂ上に、複数のダミー配線３１〜３３を互いに平行に形成する工程と、複数のダミー配線３１〜３３相互間の抵抗値を測定する工程とを具備する。最外側に位置するダミー配線３１，３３それぞれに接続するパッド３４，３５を形成し、このパッド３４，３５に抵抗計の端子を接触させてもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法，半導体装置、エッチング条件の設定方法、導電膜除去条件の設定方法、及びレチクルに関する。特に本発明は、導電膜をパターニングして配線を形成する工程を有する半導体装置の製造方法，半導体装置、エッチング条件の設定方法、導電膜除去条件の設定方法、及びレチクルに関する。
【背景技術】
【０００２】
図１２の各図は、従来の半導体装置の製造方法を説明する断面概略図である。
まず、図１２（Ａ）に示すように、シリコン基板１０１に、素子分離膜１０２を形成し、素子領域を互いに分離する。次いで、素子領域にＭＯＳトランジスタを形成する。ＭＯＳトランジスタは、ゲート酸化膜１０３、ゲート電極１０４、サイドウォール１０５、低濃度不純物領域１０６ａ，１０６ｂ、及び不純物領域１０７ａ，１０７ｂによって構成されている。
【０００３】
次いで、トランジスタ上を含む全面上に、層間絶縁膜１０８を、例えばＣＶＤ法を用いて形成し、さらに、層間絶縁膜１０８に、不純物領域１０７ａ，１０７ｂそれぞれの上に位置するコンタクトホール１０８ａ，１０８ｂ、及びゲート電極１０４上に位置するコンタクトホール（図示せず）を形成する。次いで、コンタクトホール１０８ａ，１０８ｂそれぞれにＷプラグ１０９ａ，１０９ｂを埋め込む。またゲート電極１０４上のコンタクトホールにもＷプラグ（図示せず）を埋め込む。
次いで、各Ｗプラグそれぞれの上及び層間絶縁膜１０８上に、Ａｌ合金膜１１０を堆積する。次いで、Ａｌ合金膜１１０上にレジストパターン１２０を形成する。
【０００４】
次いで、図１２（Ｂ）に示すように、レジストパターン１２０をマスクとしてＡｌ合金膜１１０をエッチングする。これにより、Ａｌ合金膜１１０はパターニングされ、層間絶縁膜１０８上には、Ａｌ合金配線１１０ａ，１１０ｂ，１１０ｃが形成される。Ａｌ合金配線１１０ａ，１１０ｂそれぞれはＷプラグ１０９ａ，１０９ｂに接続し、Ａｌ合金配線１１０ｃはゲート電極１０４上のＷプラグに接続する。これらＡｌ合金配線１１０ａ〜１１０ｃは、トランジスタの上方では、互いに平行に配線されている。
【０００５】
エッチング残渣が残る場合やエッチング量が不足している場合等のエッチング不良により、これらＡｌ合金配線１１０ａ〜１１０ｃ間で短絡することがある。このため、エッチング条件を適切な条件に設定する必要がある。
従来、このエッチング条件が適切であることの確認は、以下のように、モニター基板を形成し、このモニター基板を評価することで行っていた。
【０００６】
図１３に示すように、まず、シリコン基板１０１の上に層間絶縁膜１０８、及びＡｌ合金膜をこの順に堆積させる。これらの堆積条件は、図１２（Ａ）における層間絶縁膜及びＡｌ合金膜の堆積条件と同じである。次いで、Ａｌ合金膜の上にレジストパターンを形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。このエッチング条件は、図１２（Ｂ）におけるＡｌ合金膜のエッチング条件と同じである。これにより、層間絶縁膜１０８の上には、ダミーＡｌ合金配線１１２ａ，１１２ｂ，１１２ｃを互いに平行に配置した評価用配線パターンが形成される。このようにしてモニターウェハが形成される。
そして、このモニターウェハの断面をＳＥＭで観察し、ダミーＡｌ合金配線１１２ａ，１１２ｂの間、又はダミーＡｌ合金配線１１２ｂ，１１２ｃ間で、繋がっている部分がないことを確認する。
【０００７】
また、他のエッチング条件の確認方法として、製造した半導体装置をサンプリングし、動作や電気的特性が正常であるか否かを確認し、その歩留まりを測定する方法がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したエッチング条件の設定方法には、以下の課題がある。まずモニター基板を用いる方法では、モニター基板の断面をＳＥＭで確認することにより、配線間が繋がっていないことを確認していた。この方法は、モニター基板を研磨して断面を出すなど、多くの労力を要するため、確認個所の数を増やすことは難しかった。このため、部分的に配線間が繋がっている場合には、この繋がっている部分の断面をＳＥＭで確認できない場合があり、配線間がショートしていることを見落とす可能性がある。
【０００９】
また、製造した半導体装置の歩留まりを確認する方法では、歩留まりに影響を与える因子が、配線間の短絡以外にも存在する。このため、最終的には、膜を１層ずつ除去しながら、半導体装置の断面をＳＥＭで確認し、配線間が繋がっていることを確認する必要があった。
【００１０】
本発明は上記のような事情を考慮してなされたものであり、その目的は、導電膜が正常にパターニングされて配線が形成されていることを、少ない労力で確認することができる、半導体装置の製造方法，半導体装置、エッチング条件の設定方法、導電膜除去条件の設定方法、及びレチクルを提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、チップ領域に配線を形成すると共に、スクライブライン上に、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と
を具備する。
【００１２】
この半導体装置の製造方法において、導電膜のエッチングが不良である場合、ダミー配線相互間の絶縁が不十分となり、ダミー配線相互間の抵抗値は高くなる。これに対し、導電膜のエッチングが良好である場合、ダミー配線相互間は十分に絶縁されているため、ダミー配線相互間の抵抗は高くなる。このように、ダミー配線相互間の抵抗を測定することにより、少ない労力で導電膜のエッチングが良好であるか否かを検出することができる。
【００１３】
導電膜をエッチングする工程において、いずれかのダミー配線に接続するパッドを形成し、複数のダミー配線相互間の抵抗値を測定する工程において、測定用の端子をパッドに接触させてもよい。この場合、パッドは最も外側に位置するダミー配線に接続するのが好ましい。
【００１４】
導電膜をエッチングする工程において、少なくとも一つのダミー配線が、他のダミー配線より太く形成されていてもよい。また、ダミー配線の幅を、半導体装置のデザインルールにおける最小の幅にしたり、複数のダミー配線相互間の間隔を、半導体装置のデザインルールにおける最小の配線間隔にするのが好ましい。
【００１５】
導電膜をエッチングする工程において、互いに隣接する複数のダミー配線それぞれの側面に凹凸を設けることにより、平面形状においてダミー配線それぞれが、互いに離間しつつかみ合うようにしてもよい。
【００１６】
本発明に係る他の半導体装置の製造方法は、
絶縁膜に、チップ領域に位置する配線形成用溝、及びスクライブライン上に位置していて互いに平行に配置された複数のダミー配線形成用溝を形成する工程と、
前記絶縁膜上、前記配線形成用溝の中及び前記ダミー配線形成用溝の中に導電膜を形成する工程と、
前記導電膜を前記絶縁膜上から除去することにより、前記配線形成用溝に配線を埋め込むと共に、前記複数のダミー配線形成用溝それぞれにダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と
を具備する。
【００１７】
本発明に係る半導体装置は、
絶縁膜と、
前記絶縁膜上に形成され、半導体素子に導通する配線と、
前記絶縁膜上に形成され、複数のダミー配線を平行に配置した評価用配線パターンと、
を具備する。
【００１８】
本発明に係る他の半導体装置の製造方法は、
絶縁膜と、
前記絶縁膜に埋め込まれ、半導体素子に導通する配線と、
前記絶縁膜に埋め込まれ、複数のダミー配線を平行に配置した評価用配線パターンと、
を具備する。
【００１９】
本発明に係るエッチング条件の設定方法は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が基準値以下の場合には、適切なエッチング条件に変更し、前記抵抗値が前記基準値以上の場合には、エッチング条件が適切であると判断する工程と
を具備する。
【００２０】
本発明に係る導電膜除去条件の設定方法は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、複数のダミー配線形成用溝を、互いに平行に形成する工程と、
前記絶縁膜上及び前記複数のダミー配線形成用溝の中に、導電膜を形成する工程と、
前記絶縁膜上から前記導電膜を除去することにより、前記絶縁膜に複数のダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が設定値以下の場合には、適切な前記導電膜の除去条件に変更し、前記抵抗値が前記基準値以上の場合には、前記導電膜の除去条件が適切であると判断する工程と
を具備する。
【００２１】
本発明に係るレチクルは、導電膜又は絶縁膜上に形成されたフォトレジスト膜を露光するためのレチクルであって、
スクライブラインを露光する位置に形成され、互いに平行に配置された複数のダミー配線形成用開口部、及びいずれかの前記ダミー配線用開口部と繋がっているパッド形成用開口部を具備する。
【００２２】
本発明に係る半導体装置の製造方法は、
エッチング装置のエッチング条件を設定する工程と、
絶縁膜上に導電膜を形成する工程と、
前記導電膜を、前記エッチング装置を用いてエッチングすることにより、前記絶縁膜上に配線を形成する工程と、
を具備し、
前記エッチング条件を設定する工程は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が基準値以下の場合には、適切なエッチング条件に変更し、前記抵抗値が前記基準値以上の場合には、エッチング条件が適切であると判断する工程とを具備する。
【００２３】
本発明に係る他の半導体装置の製造方法は、
導電膜除去装置の動作条件を設定する工程と、
絶縁膜に配線形成用溝を形成する工程と、
前記配線形成用溝の中、及び前記絶縁膜上に導電膜を形成する工程と、
前記導電膜除去装置を用いて、前記絶縁膜上に位置する前記導電膜を除去することにより、前記絶縁膜に配線を埋め込む工程と
を具備し、
前記導電膜除去装置の動作条件を設定する工程は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、複数のダミー配線形成用溝を、互いに平行に形成する工程と、
前記絶縁膜上及び前記複数のダミー配線形成用溝の中に、導電膜を形成する工程と、
前記絶縁膜上から前記導電膜を除去することにより、前記絶縁膜に複数のダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が設定値以下の場合には、適切な前記導電膜の除去条件に変更し、前記抵抗値が前記基準値以上の場合には、前記導電膜の除去条件が適切であると判断する工程とを具備する。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施形態について説明する。図１及び図３の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、層間絶縁膜上に配線を形成するときに、ダミーである評価用配線パターンをスクライブライン上に形成し、この評価用配線パターンを用いて配線が短絡しているか否かを評価する方法である。
【００２５】
まず、図１（Ａ）に示すように、シリコン基板１に、例えばＬＯＣＯＳ法を用いて素子分離膜２を形成する。素子分離膜２は、チップ領域１ａにおいて、素子領域上が開口しているが、スクライブライン１ｂにおいては開口部を有しない。次いで、シリコン基板１を熱酸化することにより、素子領域にゲート酸化膜３を形成する。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜４ａを形成する。
【００２６】
次いで、図１（Ｂ）に示すように、ポリシリコン膜４ａの上にフォトレジスト膜６０を塗布する。次いで、このフォトレジスト膜６０を、レチクル７０を用いて露光する。レチクル７０は、チップ領域１ａを露光するための領域に、ゲート電極及びポリシリコン配線パターンに対応する開口パターン７０ａを有し、また、スクライブライン１ｂを露光するための領域に、開口パターン７０ｂを有する。開口パターン７０ｂは、複数の長尺状の配線形成用開口部を互いに平行に配置し、さらに、最外側に位置する２つの配線形成用開口部それぞれに、略正方形上の開口部をつなげた構造である。
【００２７】
次いで、図１（Ｃ）に示すように、フォトレジスト膜６０を現像する。これにより、ポリシリコン膜４ａ上にはレジストパターン６１が形成される。レジストパターン６１は、チップ領域１ａに、ゲート電極及びポリシリコン配線パターンに対応する開口パターンを有しており、またスクライブライン１ｂに、開口パターン７０ｂに対応する開口パターンを有している。
【００２８】
次いで、レジストパターン６１をマスクとして、ポリシリコン膜４ａをエッチングする。これにより、ポリシリコン膜４ａはパターニングされ、ゲート酸化膜３上にはゲート電極４が形成される。素子分離膜２上の図示しない領域には、複数のポリシリコン配線（図示せず）が平行に形成されている。また、スクライブラインには、評価用配線パターン２０が形成される。
【００２９】
その後、レジストパターン６１を除去する。
図２の平面概略図は、図１（Ｃ）の状態からレジストパターン６１を除去した場合の半導体装置の平面概略図である。評価用配線パターン２０は、互いに平行に配置されたダミー配線２１，２２，２３と、パッド２４，２５を有する。ダミー配線２１〜２３は、幅Ｌ１及び間隔Ｓ１が、それぞれデザインルール上の最小値となっている。また最外側に位置する２つのダミー配線２１，２３それぞれは、パッド２４，２５に接続している。パッド２４，２５それぞれは、ダミー配線２１，２３より幅広となっている
【００３０】
この状態において、パッド２４，２５それぞれに抵抗計の端子(図示せず)を接触させ、パッド２４，２５相互間の抵抗を測定する。ダミー配線２１，２２相互間のいずれかの部分がエッチングされ切れずに短絡していたり、またエッチング残渣により短絡しており、かつ、ダミー配線２２，２３相互間のいずれかの部分が同様に短絡している場合、測定した抵抗値は基準値より低い値を示す。この場合には、上記した複数のポリシリコン配線が、相互間で短絡している可能性は高く、エッチング不良であると判断することができる。
【００３１】
一方、測定した抵抗値が基準値より高い値を示した場合、ダミー配線２１，２２相互間、及びダミー配線２２，２３相互間は短絡していない。このように、最小デザインルールで形成されたダミー配線間が短絡していない場合には、上記した複数のポリシリコン配線の相互間が短絡している可能性は低く、ポリシリコン膜４ａのエッチング条件が適切であると判断することができる。
このように、パッド２４，２５相互間の抵抗を測定し、基準値と比較することにより、ポリシリコン膜４ａがエッチング不良であるか否かを判断することができる。
【００３２】
なお、本実施形態では、ダミー配線の幅及びその間隔を、最小デザインルールで形成しているが、これに限定されるものではなく、ダミー配線の幅及びその間隔を、最小デザインルールより大きくしてもよい。ただし、この場合、ポリシリコン配線と同等又はそれよりエッチングが厳しくなるような幅及び間隔とするのが好ましい。
【００３３】
次いで、図３（Ａ）に示すように、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。
【００３４】
次いで、ゲート酸化膜３上を含む全面上に、酸化シリコン膜を形成する。次いで、この酸化シリコン膜をエッチバックすることにより、ゲート電極４の側壁にサイドウォール５を形成する。次いで、ゲート電極４、サイドウォール５及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。このようにして素子領域にトランジスタが形成される。
【００３５】
次いで、トランジスタ上を含む全面上に、層間絶縁膜８を、例えばＣＶＤ法を用いて形成する。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、層間絶縁膜８上にレジストパターンを形成する．次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８には、不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール８ａ，８ｂ、及びゲート電極４上に位置するコンタクトホール（図示せず）が形成される。
【００３６】
その後、レジストパターンを除去する。次いで、コンタクトホールそれぞれの中及び層間絶縁膜８上に、タングステン膜を堆積する。次いで、層間絶縁膜８上のタングステン膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、コンタクトホール８ａ，８ｂそれぞれにはＷプラグ９ａ，９ｂが埋め込まれる。またゲート電極上に位置するコンタクトホールにもＷプラグ（図示せず）が埋め込まれる。
【００３７】
次いで、図３（Ｂ）に示すように、層間絶縁膜８及びＷプラグそれぞれの上を含む全面上に、導電膜１０を形成する。導電膜１０は、例えばＡｌ合金膜であるが、ＴｉＮ膜、ポリシリコン膜とＭｏ膜の積層膜、又はＷ膜であってもよい。次いで、導電膜１０上にフォトレジスト膜６２を塗布する。
【００３８】
次いで、このフォトレジスト膜６２を、レチクル７２を用いて露光する。レチクル７２は、チップ領域１ａを露光するための領域に、配線パターンに対応する開口パターン７２ａを有し、また、スクライブライン１ｂを露光するための領域に、開口パターン７２ｂを有する。開口パターン７２ｂは、複数の長尺状の配線形成用開口部を互いに平行に配置し、さらに、最外側に位置する２つの配線形成用開口部それぞれに、略正方形上の開口部をつなげた構造である。
【００３９】
次いで、図３（Ｃ）に示すように、フォトレジスト膜６２を現像する。これにより、導電膜１０上にはレジストパターン６３が形成される。レジストパターン６３は、チップ領域１ａに、配線パターンに対応する開口パターンを有しており、またスクライブライン１ｂに、開口パターン７２ｂに対応する開口パターンを有している。
【００４０】
次いで、レジストパターン６３をマスクとして導電膜１０をエッチングする。これにより、導電膜１０はパターニングされ、層間絶縁膜８上には配線１０ａ，１０ｂ，１０ｃが形成される。配線１０ａ，１０ｂは、それぞれＷプラグ９ａ，９ｂを介して不純物領域７ａ，７ｂと接続する。配線１０ｃは、図示しないＷプラグを介してゲート電極４と接続する。
また、スクライブラインには、評価用配線パターン３０が形成される。
【００４１】
その後、レジストパターン６３を除去する。
図４は、図３（Ｃ）の状態からレジストパターン６３を除去した場合の半導体装置の平面概略図である。評価用配線パターン３０は、互いに平行に配置されたダミー配線３１，３２，３３と、パッド３４，３５を有する。ダミー配線３１〜３３は、幅Ｌ２及び間隔Ｓ２が、それぞれデザインルール上の最小値となっている。また最外側に位置する２つのダミー配線３１，３３それぞれは、パッド３４，３５に接続している。パッド３４，３５それぞれは、ダミー配線３１，３３それぞれより幅広となっている。
【００４２】
この状態において、パッド３４，３５それぞれに抵抗計の端子(図示せず)を接触させ、パッド３４，３５相互間の抵抗を測定する。導電膜１０のエッチングが不良である場合、上記した評価用配線パターン２０の場合と同じ理由により、測定した抵抗値は基準値より低い値を示す。また、導電膜１０のエッチングが良好な場合、測定した抵抗値は基準値より高い値を示す。
このように、パッド３４，３５相互間の抵抗を測定し、基準値と比較することにより、導電膜１０のエッチングが不良であるか否かを判断することができる。
【００４３】
なお、本実施形態では、ダミー配線の幅及びその間隔を、最小デザインルールで形成しているが、これに限定されるものではなく、ダミー配線の幅及びその間隔を、最小デザインルールより大きくしてもよい。ただし、この場合、配線と同等又はそれよりエッチングが厳しくなるような幅及び間隔とするのが好ましい。
【００４４】
このように、第１の実施形態によれば、ポリシリコン膜４ａをエッチングしてゲート電極４及び図示しないポリシリコン配線を形成するときに、評価用配線パターン２０をスクライブライン上に形成している。また、導電膜１０をエッチングして配線１０ａ〜１０ｃを形成するときに、評価用配線パターン３０をスクライブライン上に形成している。そして、評価用配線パターン２０が有するパッド２４，２５相互間の抵抗、及び評価用配線パターン３０が有するパッド３４，３５相互間の抵抗を測定し、基準値と比較することにより、ポリシリコン膜４ａ，導電膜１０それぞれのエッチングが不良であるか否かを評価することができる。
【００４５】
上記の方法において一回の測定及び評価に必要な労力は、ＳＥＭで断面を確認する場合と比べて極めて少ない。このため、スクライブラインの異なる場所それぞれに、評価用配線パターン２０，３０それぞれを形成し、これら複数の評価用配線パターン２０，３０それぞれの抵抗値を測定することができる。これにより、エッチング条件の評価の精度を高くすることができる。
【００４６】
図５の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図５（Ａ）に示すように、下地膜(図示せず)上に、酸化シリコンを主成分とする第１の層間絶縁膜４０を形成する。下地膜の表面には、複数の配線（図示せず）が埋め込まれている。
次いで、第１の層間絶縁膜４０上に、窒化シリコンからなるエッチングストッパー膜４２を形成し、さらにエッチングストッパー膜４２の上に、酸化シリコンを主成分とする第２の層間絶縁膜４４を形成する。
【００４７】
次いで、図５（Ｂ）に示すように、第２の層間絶縁膜４４上にフォトレジスト膜を塗布する。次いで、このフォトレジスト膜を、レチクルを用いて露光し、さらに現像する。これにより、第２の層間絶縁膜４４上にはレジストパターン６４が形成される。ここでの露光に用いられたレチクル、及びこのレチクルを用いて形成されたレジストパターン６４は、チップ領域１ａを露光するための領域に、ビアホール形成用の開口パターンを有するが、スクライブラインを露光するための領域には開口パターンを有さない。
【００４８】
次いで、レジストパターン６４を用いて第２の層間絶縁膜４４，エッチングストッパー膜４２，第１の層間絶縁膜４０をこの順にエッチングする。これにより、第２の層間絶縁膜４４，エッチングストッパー膜４２，第１の層間絶縁膜４０には、複数のビアホール４０ａが形成される。ビアホール４０ａそれぞれは、上記した下地膜に埋め込まれた複数の配線それぞれの上に位置する。
【００４９】
その後、図５（Ｃ）に示すように、レジストパターン６４を除去する。次いで、第２の層間絶縁膜４４にフォトレジスト膜を塗布する。次いで、このフォトレジスト膜を、レチクルを用いて露光し、さらに現像する。これにより、第２の層間絶縁膜４４上にはレジストパターン６６が形成される。ここでの露光に用いられたレチクル、及びこのレチクルを用いて形成されたレジストパターン６６は、チップ領域１ａを露光するための領域に、配線形成用の開口パターンを有し、また、スクライブラインを露光するための領域に、評価用配線パターンを形成するための開口パターンを有する。
【００５０】
次いで、レジストパターン６６を用いて第２の層間絶縁膜４４をエッチングする。このときエッチングストッパー膜４２はエッチングストッパーとして機能する。これにより、第２の層間絶縁膜４４には、チップ領域１ａに位置する配線形成用溝４４ａが複数形成されるとともに、スクライブライン１ｂに位置する評価配線形成用溝４４ｂが複数形成される。複数の配線形成用溝４４ａそれぞれの底面には、互いに異なるビアホール４０ａが位置しており、また、複数の配線形成用溝４４ａは互いに平行である。
【００５１】
その後、図５（Ｄ）に示すように、レジストパターン６６を除去する。次いで、配線形成用溝４４ａ，評価配線形成用溝４４ｂそれぞれの底面から、エッチングストッパー膜４２を除去する。
次いで、ビアホール４０ａ，配線形成用溝４４ａ，評価配線形成用溝４４ｂそれぞれの中、及び第２の層間絶縁膜４４上に、Ｃｕ合金膜を形成する。次いで、第２の層間絶縁膜４４上からＣｕ合金膜をＣＭＰ法又はエッチバックにより除去する。これにより、チップ領域１ａでは、複数の配線形成用溝４４ａそれぞれに、Ｃｕ合金配線４６が埋め込まれる。Ｃｕ合金配線４６それぞれは、一部がビアホール４０ａに埋め込まれているため、上記した下地膜に埋め込まれた配線と接続する。
また、スクライブライン１ｂでは、評価配線形成用溝４４ｂに、評価用配線パターン５０が埋め込まれる。
【００５２】
図６は、図５（Ｄ）の状態における半導体装置の平面概略図である。評価用配線パターン５０は、互いに平行に配置されたダミー配線５１，５２，５３と、パッド５４，５５を有する。ダミー配線５１〜５３の幅Ｌ３及び間隔Ｓ３は、それぞれデザインルール上の最小値となっている。また最外側に位置する２つのダミー配線５１，５３それぞれはパッド５４，５５に接続している。パッド５４，５５は、ダミー配線５１，５３それぞれより幅広となっている。
【００５３】
この状態において、パッド５４，５５それぞれに抵抗計の端子(図示せず)を接触させ、パッド５４，５５相互間の抵抗を測定する。Ｃｕ合金膜のＣＭＰ研磨又はエッチバックが不足している場合、ダミー配線５１，５２相互間のいずれかの部分でＣｕ合金膜が残留してこれら配線を短絡させ、またダミー配線５２，５３相互間でも、いずれかの部分でＣｕ合金膜が残留してこれら配線を短絡させる。このため、測定した抵抗値は基準値より低くなる。
【００５４】
これに対し、Ｃｕ合金膜のＣＭＰ研磨又はエッチバックが十分に行われている場合、ダミー配線５１，５２相互間及びダミー配線５２，５３相互間それぞれからＣｕ合金膜が十分除去されている。このため、ダミー配線５１〜５３それぞれの間は十分に絶縁され、測定した抵抗値は基準値より高くなる。
【００５５】
このように、パッド５４，５５相互間の抵抗を測定し、基準値と比較することにより、Ｃｕ合金膜のＣＭＰ研磨又はエッチバックが不足しているか否かを、少ない労力で判断することができる。
このため、第２の実施形態においても、第１の実施形態と同一の作用及び効果を得ることができる。
【００５６】
なお、本実施形態では、ダミー配線の幅及びその間隔を、最小デザインルールで形成しているが、これに限定されるものではなく、ダミー配線の幅及びその間隔を、最小デザインルールより大きくしてもよい。ただし、この場合、配線と同等又はそれよりエッチングが厳しくなるような幅及び間隔とするのが好ましい。
【００５７】
図７は、第３の実施形態に係る半導体装置の平面概略図である。本実施形態において、第１の実施形態と同一の構成には同一の符号を付し、説明を省略する。
本実施形態は、スクライブライン１ｂに形成される評価用配線パターン３０の形状を除いて、第１の実施形態と同一である。すなわち、チップ領域１ａには、層間絶縁膜８上に配線１０ａ，１０ｂ，１０ｃが形成されている。層間絶縁膜８の下にはトランジスタ（図示せず）が形成されている。
【００５８】
本実施形態において、評価用配線パターン３０は、互いに平行に配置されたダミー配線３１，３２，３３と、パッド３４，３５を有する。ダミー配線３１〜３３それぞれは、側面が櫛歯状になっている。詳細には、最外側に位置するダミー配線３１，３３それぞれは、ダミー配線３２と対向する側面に、複数の凸部３１ａ，３３ａを有する。また、ダミー配線３２は、２つの側面それぞれに複数の凸部３２ａを有する。ダミー配線３１と対抗する側面に形成された凸部３２ａは、ダミー配線３１の凸部３１ａと凸部３１ａの間に入り込んでいる。また、ダミー配線３３と対抗する側面に形成された凸部３３ａは、凸部３３ａと凸部３３ａの間に入り込んでいる。
【００５９】
このように、ダミー配線３１，３２は、互いに離間しつつ相互にかみ合う形状となっており、またダミー配線３２，３３も、互いに離間しつつ相互にかみ合う形状となっている。
本実施形態においても、第１の実施形態と同一の効果を得ることができる。また、ダミー配線３１，３２を、相互にかみ合う形状にし、また、ダミー配線３２，３３を、相互にかみ合う形状にしたため、ダミー配線３１〜３３の相互間は、エッチングされにくくなり、より短絡しやすくなる。このため、エッチング不良を検出しやすくすることができる。
【００６０】
図８は、第４の実施形態に係る半導体装置の平面概略図である。本実施形態において、第１の実施形態と同一の構成には同一の符号を付し、説明を省略する。
本実施形態は、スクライブライン１ｂに形成される評価用配線パターン３０の形状を除いて、第１の実施形態と同一である。すなわち、チップ領域１ａには、層間絶縁膜８上に配線１０ａ，１０ｂ，１０ｃが形成されている。層間絶縁膜８の下にはトランジスタ（図示せず）が形成されている。
【００６１】
評価用配線パターン３０は、互いに平行に配置されたダミー配線３１，３２，３３と、パッド３４，３５を有する。内側に位置するダミー配線３２は、外側に位置するダミー配線３１，３３より太くなっている。このような場合、ダミー配線３１〜３３の相互間は、エッチングされにくくなり、より短絡しやすくなる。
【００６２】
本実施形態においても、第１の実施形態と同一の効果を得ることができる。また、内側に位置するダミー配線３２を、ダミー配線３１，３３より太くしたため、エッチング不良を検出しやすくすることができる。
【００６３】
図９は、第５の実施形態に係る半導体装置の平面概略図である。本実施形態において、第１の実施形態と同一の構成には同一の符号を付し、説明を省略する。
本実施形態は、評価用配線パターン３０が有するダミー配線３２の太さを除いて、第３の実施形態と同一である。すなわち、チップ領域１ａには、層間絶縁膜８上に配線１０ａ，１０ｂ，１０ｃが形成されている。層間絶縁膜８の下にはトランジスタ（図示せず）が形成されている。スクライブライン１ｂには、層間絶縁膜８上に位置する評価用配線パターン３０が形成されている。
【００６４】
評価用配線パターン３０は、互いに平行に配置されたダミー配線３１，３２，３３と、パッド３４，３５を有する。ダミー配線３１，３２は相互にかみ合う形状となっており、ダミー配線３２，３３も相互にかみ合う形状となっている。また、内側に位置するダミー配線３２は、ダミー配線３１，３３より太くなっている。このような場合、ダミー配線３１〜３３の相互間は、さらにエッチングされにくくなり、短絡しやすくなる。
【００６５】
本実施形態においても、第３の実施形態と同一の効果を得ることができる。また、ダミー配線３１，３２、及びダミー配線３２，３３それぞれを、相互にかみ合う形状にし、また、内側に位置するダミー配線３２を、外側に位置するダミー配線３１，３３より太くしたため、さらにエッチング不良を検出しやすくすることができる。
【００６６】
図１０の各図は、第６の実施形態に係るモニター基板の製造方法を説明するための断面図である。このモニター基板は、導電膜をエッチングして配線を形成するエッチング装置の評価に用いられる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６７】
まず、図１０（Ａ）に示すように、シリコン基板１上に、層間絶縁膜８及び導電膜１０をこの順に積層する。本実施形態において、導電膜１０は、Ａｌ合金膜、ＴｉＮ膜、ポリシリコン膜とＭｏ膜の積層膜、Ｗ膜、又はポリシリコン膜である。
次いで、導電膜１０上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜１０上にはレジストパターン６７が形成される。レジストパターン６７が有する開口パターンは、第１の実施形態において、レジストパターン６３がスクライブライン上に有している開口パターンと略同一である。
【００６８】
次いで、図１０（Ｂ）に示すように、レジストパターン６７をマスクとして、エッチング装置を用いて導電膜１０をエッチングする。これにより、導電膜１０上には、評価用配線パターン３０が形成される。評価用配線パターン３０の形状は第１の実施形態と同一であり、互いに平行に配置されたダミー配線３１，３２，３３、及びダミー配線３１，３３それぞれに接続するパッド３４，３５を有する。その後、レジストパターン６７を除去する。
【００６９】
次いで、パッド３４，３５相互間の抵抗を測定し、基準値と比較することにより、このエッチング装置におけるエッチング条件の評価を行う。測定した抵抗値が基準値より高ければ、エッチング装置のエッチング条件は適切である。この場合、このエッチング条件のまま、エッチング装置を、第１の実施形態で説明した半導体装置の製造方法を行うラインに組み込む。組み込まれたエッチング装置は、導電膜をパターニングして配線を形成する。または、ポリシリコン膜をエッチングしてゲート電極及びポリシリコン配線を形成する。
【００７０】
測定した抵抗値が基準値より低い場合、このエッチング装置によるエッチングが不良である。この場合、エッチング装置を、適切なエッチング条件となるように調節し、再度モニター基板を製造してエッチング条件の評価を行う。
第６の実施形態においても、第１の実施形態と同一の効果を得ることができる。なお、本実施形態において、評価用配線パターン３０の形状を、第３〜第５の実施形態における評価用配線パターン３０と同じ形状にしてもよい。
【００７１】
図１１の各図は、第７の実施形態に係るモニター基板の製造方法を説明するための断面図である。このモニター基板は、ＣＭＰ法又はエッチバックにより、層間絶縁膜上から導電膜を除去する装置の評価に用いられる。以下、第２実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７２】
まず、図１１（Ａ）に示すように、シリコン基板１上に層間絶縁膜８を形成する。次いで、層間絶縁膜８上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜１０上にはレジストパターン６８が形成される。レジストパターン６７が有する開口パターンは、第２の実施形態において、レジストパターン６６がスクライブライン上に有している開口パターンと略同一である。次いで、レジストパターン６８をマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、評価配線形成用溝８ｄが形成される。
【００７３】
次いで、図１１（Ｂ）に示すように、レジストパターン６８を除去する。次いで、層間絶縁膜８上、及び評価配線形成用溝８ｄの中に、Ｃｕ合金膜を堆積する。次いで、ＣＭＰ研磨装置、又はエッチング装置（以下、導電膜除去装置と記載）を用いて、層間絶縁膜８上からＣｕ合金膜をＣＭＰ法又はエッチバックにより除去する。このようにして評価配線形成用溝８ｄには、評価用配線パターン５０が埋め込まれる。評価用配線パターン５０の形状は、第２の実施形態と同一であり、互いに平行に配置されたダミー配線５１，５２，５３と、パッド５４，５５を有する。
【００７４】
次いで、パッド５４，５５相互間の抵抗を測定し、基準値と比較することにより、この導電膜除去装置の動作条件の評価を行う。測定した抵抗値が基準値より高ければ、導電膜除去装置の動作条件は適切である。この場合、この動作条件のまま、導電膜除去装置を、第２の実施形態で説明した半導体装置の製造方法を行うラインに組み込む。組み込まれた導電膜除去装置は、Ｃｕ合金膜を導電膜上から除去することにより、層間絶縁膜中に配線を埋め込む。
【００７５】
測定した抵抗値が基準値より低い場合、この導電膜除去装置の動作条件は不適切である。この場合、動作条件を調節し、再度モニター基板を製造して動作条件の評価を行う。
第７の実施形態においても、第２の実施形態と同一の効果を得ることができる。なお、本実施形態において、評価用配線パターン５０の平面形状を、第３〜第５の実施形態における評価用配線パターンと同じ平面形状にしてもよい。
【００７６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００７７】
【図１】（Ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図２】図１（Ｃ）からレジストパターン６１を除去した半導体装置の平面概略図。
【図３】（Ａ）は、図１（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図
【図４】図３（Ｃ）からレジストパターン６３を除去した半導体装置の平面概略図。
【図５】（Ａ）は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図６】図５（Ｄ）の状態における半導体装置の平面概略図。
【図７】第３の実施形態に係る半導体装置の平面概略図。
【図８】第４の実施形態に係る半導体装置の平面概略図。
【図９】第５の実施形態に係る半導体装置の平面概略図。
【図１０】（Ａ）は、第６の実施形態に係るモニター基板の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図１１】（Ａ）は、第７の実施形態に係るモニター基板の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図１２】（Ａ）は、従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図１３】従来のモニター基板の製造方法を説明するための断面図。
【符号の説明】
【００７８】
１，１０１…シリコン基板、１ａ…チップ領域、１ｂ…スクライブライン、２，１０２…素子分離膜、３，１０３…ゲート絶縁膜、４，１０４…ゲート電極、４ａ…ポリシリコン膜、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、８，１０８…層間絶縁膜、８ａ，８ｂ，１０８ａ，１０８ｂ…コンタクトホール、８ｄ…評価配線形成用溝、９ａ，９ｂ，１０９ａ，１０９ｂ…Ｗプラグ、１０…導電膜、１０ａ，１０ｂ，１０ｃ…配線、２０，３０，５０…評価用配線パターン、２１，２２，２３，３１，３２，３３，５１，５２，５３…ダミー配線、２４，２５，３４，３５，５４，５５…パッド、３１ａ，３２ａ，３３ａ…凸部、４０…第１の層間絶縁膜、４０ａ…ビアホール、４２…エッチングストッパー膜、４４…第２の層間絶縁膜、４４ａ…配線形成用溝、４４ｂ…評価配線形成用溝、４６…Ｃｕ合金配線、６０，６２…フォトレジスト膜、６１，６３，６４，６６，６７，６８…レジストパターン、７０，７２…レチクル、７０ａ，７０ｂ，７２ａ，７２ｂ…開口パターン、１１０…Ａｌ合金膜、１１０ａ，１１０ｂ，１１０ｂ…Ａｌ合金配線、１１２ａ，１１２ｂ，１１２ｃ…ダミーＡｌ合金配線、１２０…レジストパターン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法，半導体装置、エッチング条件の設定方法、導電膜除去条件の設定方法、及びレチクルに関する。特に本発明は、導電膜をパターニングして配線を形成する工程を有する半導体装置の製造方法，半導体装置、エッチング条件の設定方法、導電膜除去条件の設定方法、及びレチクルに関する。
【背景技術】
【０００２】
図１２の各図は、従来の半導体装置の製造方法を説明する断面概略図である。
まず、図１２（Ａ）に示すように、シリコン基板１０１に、素子分離膜１０２を形成し、素子領域を互いに分離する。次いで、素子領域にＭＯＳトランジスタを形成する。ＭＯＳトランジスタは、ゲート酸化膜１０３、ゲート電極１０４、サイドウォール１０５、低濃度不純物領域１０６ａ，１０６ｂ、及び不純物領域１０７ａ，１０７ｂによって構成されている。
【０００３】
次いで、トランジスタ上を含む全面上に、層間絶縁膜１０８を、例えばＣＶＤ法を用いて形成し、さらに、層間絶縁膜１０８に、不純物領域１０７ａ，１０７ｂそれぞれの上に位置するコンタクトホール１０８ａ，１０８ｂ、及びゲート電極１０４上に位置するコンタクトホール（図示せず）を形成する。次いで、コンタクトホール１０８ａ，１０８ｂそれぞれにＷプラグ１０９ａ，１０９ｂを埋め込む。またゲート電極１０４上のコンタクトホールにもＷプラグ（図示せず）を埋め込む。
次いで、各Ｗプラグそれぞれの上及び層間絶縁膜１０８上に、Ａｌ合金膜１１０を堆積する。次いで、Ａｌ合金膜１１０上にレジストパターン１２０を形成する。
【０００４】
次いで、図１２（Ｂ）に示すように、レジストパターン１２０をマスクとしてＡｌ合金膜１１０をエッチングする。これにより、Ａｌ合金膜１１０はパターニングされ、層間絶縁膜１０８上には、Ａｌ合金配線１１０ａ，１１０ｂ，１１０ｃが形成される。Ａｌ合金配線１１０ａ，１１０ｂそれぞれはＷプラグ１０９ａ，１０９ｂに接続し、Ａｌ合金配線１１０ｃはゲート電極１０４上のＷプラグに接続する。これらＡｌ合金配線１１０ａ〜１１０ｃは、トランジスタの上方では、互いに平行に配線されている。
【０００５】
エッチング残渣が残る場合やエッチング量が不足している場合等のエッチング不良により、これらＡｌ合金配線１１０ａ〜１１０ｃ間で短絡することがある。このため、エッチング条件を適切な条件に設定する必要がある。
従来、このエッチング条件が適切であることの確認は、以下のように、モニター基板を形成し、このモニター基板を評価することで行っていた。
【０００６】
図１３に示すように、まず、シリコン基板１０１の上に層間絶縁膜１０８、及びＡｌ合金膜をこの順に堆積させる。これらの堆積条件は、図１２（Ａ）における層間絶縁膜及びＡｌ合金膜の堆積条件と同じである。次いで、Ａｌ合金膜の上にレジストパターンを形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。このエッチング条件は、図１２（Ｂ）におけるＡｌ合金膜のエッチング条件と同じである。これにより、層間絶縁膜１０８の上には、ダミーＡｌ合金配線１１２ａ，１１２ｂ，１１２ｃを互いに平行に配置した評価用配線パターンが形成される。このようにしてモニターウェハが形成される。
そして、このモニターウェハの断面をＳＥＭで観察し、ダミーＡｌ合金配線１１２ａ，１１２ｂの間、又はダミーＡｌ合金配線１１２ｂ，１１２ｃ間で、繋がっている部分がないことを確認する。
【０００７】
また、他のエッチング条件の確認方法として、製造した半導体装置をサンプリングし、動作や電気的特性が正常であるか否かを確認し、その歩留まりを測定する方法がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したエッチング条件の設定方法には、以下の課題がある。まずモニター基板を用いる方法では、モニター基板の断面をＳＥＭで確認することにより、配線間が繋がっていないことを確認していた。この方法は、モニター基板を研磨して断面を出すなど、多くの労力を要するため、確認個所の数を増やすことは難しかった。このため、部分的に配線間が繋がっている場合には、この繋がっている部分の断面をＳＥＭで確認できない場合があり、配線間がショートしていることを見落とす可能性がある。
【０００９】
また、製造した半導体装置の歩留まりを確認する方法では、歩留まりに影響を与える因子が、配線間の短絡以外にも存在する。このため、最終的には、膜を１層ずつ除去しながら、半導体装置の断面をＳＥＭで確認し、配線間が繋がっていることを確認する必要があった。
【００１０】
本発明は上記のような事情を考慮してなされたものであり、その目的は、導電膜が正常にパターニングされて配線が形成されていることを、少ない労力で確認することができる、半導体装置の製造方法，半導体装置、エッチング条件の設定方法、導電膜除去条件の設定方法、及びレチクルを提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、チップ領域に配線を形成すると共に、スクライブライン上に、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と
を具備する。
【００１２】
この半導体装置の製造方法において、導電膜のエッチングが不良である場合、ダミー配線相互間の絶縁が不十分となり、ダミー配線相互間の抵抗値は高くなる。これに対し、導電膜のエッチングが良好である場合、ダミー配線相互間は十分に絶縁されているため、ダミー配線相互間の抵抗は高くなる。このように、ダミー配線相互間の抵抗を測定することにより、少ない労力で導電膜のエッチングが良好であるか否かを検出することができる。
【００１３】
導電膜をエッチングする工程において、いずれかのダミー配線に接続するパッドを形成し、複数のダミー配線相互間の抵抗値を測定する工程において、測定用の端子をパッドに接触させてもよい。この場合、パッドは最も外側に位置するダミー配線に接続するのが好ましい。
【００１４】
導電膜をエッチングする工程において、少なくとも一つのダミー配線が、他のダミー配線より太く形成されていてもよい。また、ダミー配線の幅を、半導体装置のデザインルールにおける最小の幅にしたり、複数のダミー配線相互間の間隔を、半導体装置のデザインルールにおける最小の配線間隔にするのが好ましい。
【００１５】
導電膜をエッチングする工程において、互いに隣接する複数のダミー配線それぞれの側面に凹凸を設けることにより、平面形状においてダミー配線それぞれが、互いに離間しつつかみ合うようにしてもよい。
【００１６】
本発明に係る他の半導体装置の製造方法は、
絶縁膜に、チップ領域に位置する配線形成用溝、及びスクライブライン上に位置していて互いに平行に配置された複数のダミー配線形成用溝を形成する工程と、
前記絶縁膜上、前記配線形成用溝の中及び前記ダミー配線形成用溝の中に導電膜を形成する工程と、
前記導電膜を前記絶縁膜上から除去することにより、前記配線形成用溝に配線を埋め込むと共に、前記複数のダミー配線形成用溝それぞれにダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と
を具備する。
【００１７】
本発明に係る半導体装置は、
絶縁膜と、
前記絶縁膜上に形成され、半導体素子に導通する配線と、
前記絶縁膜上に形成され、複数のダミー配線を平行に配置した評価用配線パターンと、
を具備する。
【００１８】
本発明に係る他の半導体装置の製造方法は、
絶縁膜と、
前記絶縁膜に埋め込まれ、半導体素子に導通する配線と、
前記絶縁膜に埋め込まれ、複数のダミー配線を平行に配置した評価用配線パターンと、
を具備する。
【００１９】
本発明に係るエッチング条件の設定方法は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が基準値以下の場合には、適切なエッチング条件に変更し、前記抵抗値が前記基準値以上の場合には、エッチング条件が適切であると判断する工程と
を具備する。
【００２０】
本発明に係る導電膜除去条件の設定方法は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、複数のダミー配線形成用溝を、互いに平行に形成する工程と、
前記絶縁膜上及び前記複数のダミー配線形成用溝の中に、導電膜を形成する工程と、
前記絶縁膜上から前記導電膜を除去することにより、前記絶縁膜に複数のダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が設定値以下の場合には、適切な前記導電膜の除去条件に変更し、前記抵抗値が前記基準値以上の場合には、前記導電膜の除去条件が適切であると判断する工程と
を具備する。
【００２１】
本発明に係るレチクルは、導電膜又は絶縁膜上に形成されたフォトレジスト膜を露光するためのレチクルであって、
スクライブラインを露光する位置に形成され、互いに平行に配置された複数のダミー配線形成用開口部、及びいずれかの前記ダミー配線用開口部と繋がっているパッド形成用開口部を具備する。
【００２２】
本発明に係る半導体装置の製造方法は、
エッチング装置のエッチング条件を設定する工程と、
絶縁膜上に導電膜を形成する工程と、
前記導電膜を、前記エッチング装置を用いてエッチングすることにより、前記絶縁膜上に配線を形成する工程と、
を具備し、
前記エッチング条件を設定する工程は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が基準値以下の場合には、適切なエッチング条件に変更し、前記抵抗値が前記基準値以上の場合には、エッチング条件が適切であると判断する工程とを具備する。
【００２３】
本発明に係る他の半導体装置の製造方法は、
導電膜除去装置の動作条件を設定する工程と、
絶縁膜に配線形成用溝を形成する工程と、
前記配線形成用溝の中、及び前記絶縁膜上に導電膜を形成する工程と、
前記導電膜除去装置を用いて、前記絶縁膜上に位置する前記導電膜を除去することにより、前記絶縁膜に配線を埋め込む工程と
を具備し、
前記導電膜除去装置の動作条件を設定する工程は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、複数のダミー配線形成用溝を、互いに平行に形成する工程と、
前記絶縁膜上及び前記複数のダミー配線形成用溝の中に、導電膜を形成する工程と、
前記絶縁膜上から前記導電膜を除去することにより、前記絶縁膜に複数のダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が設定値以下の場合には、適切な前記導電膜の除去条件に変更し、前記抵抗値が前記基準値以上の場合には、前記導電膜の除去条件が適切であると判断する工程とを具備する。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施形態について説明する。図１及び図３の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、層間絶縁膜上に配線を形成するときに、ダミーである評価用配線パターンをスクライブライン上に形成し、この評価用配線パターンを用いて配線が短絡しているか否かを評価する方法である。
【００２５】
まず、図１（Ａ）に示すように、シリコン基板１に、例えばＬＯＣＯＳ法を用いて素子分離膜２を形成する。素子分離膜２は、チップ領域１ａにおいて、素子領域上が開口しているが、スクライブライン１ｂにおいては開口部を有しない。次いで、シリコン基板１を熱酸化することにより、素子領域にゲート酸化膜３を形成する。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜４ａを形成する。
【００２６】
次いで、図１（Ｂ）に示すように、ポリシリコン膜４ａの上にフォトレジスト膜６０を塗布する。次いで、このフォトレジスト膜６０を、レチクル７０を用いて露光する。レチクル７０は、チップ領域１ａを露光するための領域に、ゲート電極及びポリシリコン配線パターンに対応する開口パターン７０ａを有し、また、スクライブライン１ｂを露光するための領域に、開口パターン７０ｂを有する。開口パターン７０ｂは、複数の長尺状の配線形成用開口部を互いに平行に配置し、さらに、最外側に位置する２つの配線形成用開口部それぞれに、略正方形上の開口部をつなげた構造である。
【００２７】
次いで、図１（Ｃ）に示すように、フォトレジスト膜６０を現像する。これにより、ポリシリコン膜４ａ上にはレジストパターン６１が形成される。レジストパターン６１は、チップ領域１ａに、ゲート電極及びポリシリコン配線パターンに対応する開口パターンを有しており、またスクライブライン１ｂに、開口パターン７０ｂに対応する開口パターンを有している。
【００２８】
次いで、レジストパターン６１をマスクとして、ポリシリコン膜４ａをエッチングする。これにより、ポリシリコン膜４ａはパターニングされ、ゲート酸化膜３上にはゲート電極４が形成される。素子分離膜２上の図示しない領域には、複数のポリシリコン配線（図示せず）が平行に形成されている。また、スクライブラインには、評価用配線パターン２０が形成される。
【００２９】
その後、レジストパターン６１を除去する。
図２の平面概略図は、図１（Ｃ）の状態からレジストパターン６１を除去した場合の半導体装置の平面概略図である。評価用配線パターン２０は、互いに平行に配置されたダミー配線２１，２２，２３と、パッド２４，２５を有する。ダミー配線２１〜２３は、幅Ｌ１及び間隔Ｓ１が、それぞれデザインルール上の最小値となっている。また最外側に位置する２つのダミー配線２１，２３それぞれは、パッド２４，２５に接続している。パッド２４，２５それぞれは、ダミー配線２１，２３より幅広となっている
【００３０】
この状態において、パッド２４，２５それぞれに抵抗計の端子(図示せず)を接触させ、パッド２４，２５相互間の抵抗を測定する。ダミー配線２１，２２相互間のいずれかの部分がエッチングされ切れずに短絡していたり、またエッチング残渣により短絡しており、かつ、ダミー配線２２，２３相互間のいずれかの部分が同様に短絡している場合、測定した抵抗値は基準値より低い値を示す。この場合には、上記した複数のポリシリコン配線が、相互間で短絡している可能性は高く、エッチング不良であると判断することができる。
【００３１】
一方、測定した抵抗値が基準値より高い値を示した場合、ダミー配線２１，２２相互間、及びダミー配線２２，２３相互間は短絡していない。このように、最小デザインルールで形成されたダミー配線間が短絡していない場合には、上記した複数のポリシリコン配線の相互間が短絡している可能性は低く、ポリシリコン膜４ａのエッチング条件が適切であると判断することができる。
このように、パッド２４，２５相互間の抵抗を測定し、基準値と比較することにより、ポリシリコン膜４ａがエッチング不良であるか否かを判断することができる。
【００３２】
なお、本実施形態では、ダミー配線の幅及びその間隔を、最小デザインルールで形成しているが、これに限定されるものではなく、ダミー配線の幅及びその間隔を、最小デザインルールより大きくしてもよい。ただし、この場合、ポリシリコン配線と同等又はそれよりエッチングが厳しくなるような幅及び間隔とするのが好ましい。
【００３３】
次いで、図３（Ａ）に示すように、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。
【００３４】
次いで、ゲート酸化膜３上を含む全面上に、酸化シリコン膜を形成する。次いで、この酸化シリコン膜をエッチバックすることにより、ゲート電極４の側壁にサイドウォール５を形成する。次いで、ゲート電極４、サイドウォール５及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。このようにして素子領域にトランジスタが形成される。
【００３５】
次いで、トランジスタ上を含む全面上に、層間絶縁膜８を、例えばＣＶＤ法を用いて形成する。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、層間絶縁膜８上にレジストパターンを形成する．次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８には、不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール８ａ，８ｂ、及びゲート電極４上に位置するコンタクトホール（図示せず）が形成される。
【００３６】
その後、レジストパターンを除去する。次いで、コンタクトホールそれぞれの中及び層間絶縁膜８上に、タングステン膜を堆積する。次いで、層間絶縁膜８上のタングステン膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、コンタクトホール８ａ，８ｂそれぞれにはＷプラグ９ａ，９ｂが埋め込まれる。またゲート電極上に位置するコンタクトホールにもＷプラグ（図示せず）が埋め込まれる。
【００３７】
次いで、図３（Ｂ）に示すように、層間絶縁膜８及びＷプラグそれぞれの上を含む全面上に、導電膜１０を形成する。導電膜１０は、例えばＡｌ合金膜であるが、ＴｉＮ膜、ポリシリコン膜とＭｏ膜の積層膜、又はＷ膜であってもよい。次いで、導電膜１０上にフォトレジスト膜６２を塗布する。
【００３８】
次いで、このフォトレジスト膜６２を、レチクル７２を用いて露光する。レチクル７２は、チップ領域１ａを露光するための領域に、配線パターンに対応する開口パターン７２ａを有し、また、スクライブライン１ｂを露光するための領域に、開口パターン７２ｂを有する。開口パターン７２ｂは、複数の長尺状の配線形成用開口部を互いに平行に配置し、さらに、最外側に位置する２つの配線形成用開口部それぞれに、略正方形上の開口部をつなげた構造である。
【００３９】
次いで、図３（Ｃ）に示すように、フォトレジスト膜６２を現像する。これにより、導電膜１０上にはレジストパターン６３が形成される。レジストパターン６３は、チップ領域１ａに、配線パターンに対応する開口パターンを有しており、またスクライブライン１ｂに、開口パターン７２ｂに対応する開口パターンを有している。
【００４０】
次いで、レジストパターン６３をマスクとして導電膜１０をエッチングする。これにより、導電膜１０はパターニングされ、層間絶縁膜８上には配線１０ａ，１０ｂ，１０ｃが形成される。配線１０ａ，１０ｂは、それぞれＷプラグ９ａ，９ｂを介して不純物領域７ａ，７ｂと接続する。配線１０ｃは、図示しないＷプラグを介してゲート電極４と接続する。
また、スクライブラインには、評価用配線パターン３０が形成される。
【００４１】
その後、レジストパターン６３を除去する。
図４は、図３（Ｃ）の状態からレジストパターン６３を除去した場合の半導体装置の平面概略図である。評価用配線パターン３０は、互いに平行に配置されたダミー配線３１，３２，３３と、パッド３４，３５を有する。ダミー配線３１〜３３は、幅Ｌ２及び間隔Ｓ２が、それぞれデザインルール上の最小値となっている。また最外側に位置する２つのダミー配線３１，３３それぞれは、パッド３４，３５に接続している。パッド３４，３５それぞれは、ダミー配線３１，３３それぞれより幅広となっている。
【００４２】
この状態において、パッド３４，３５それぞれに抵抗計の端子(図示せず)を接触させ、パッド３４，３５相互間の抵抗を測定する。導電膜１０のエッチングが不良である場合、上記した評価用配線パターン２０の場合と同じ理由により、測定した抵抗値は基準値より低い値を示す。また、導電膜１０のエッチングが良好な場合、測定した抵抗値は基準値より高い値を示す。
このように、パッド３４，３５相互間の抵抗を測定し、基準値と比較することにより、導電膜１０のエッチングが不良であるか否かを判断することができる。
【００４３】
なお、本実施形態では、ダミー配線の幅及びその間隔を、最小デザインルールで形成しているが、これに限定されるものではなく、ダミー配線の幅及びその間隔を、最小デザインルールより大きくしてもよい。ただし、この場合、配線と同等又はそれよりエッチングが厳しくなるような幅及び間隔とするのが好ましい。
【００４４】
このように、第１の実施形態によれば、ポリシリコン膜４ａをエッチングしてゲート電極４及び図示しないポリシリコン配線を形成するときに、評価用配線パターン２０をスクライブライン上に形成している。また、導電膜１０をエッチングして配線１０ａ〜１０ｃを形成するときに、評価用配線パターン３０をスクライブライン上に形成している。そして、評価用配線パターン２０が有するパッド２４，２５相互間の抵抗、及び評価用配線パターン３０が有するパッド３４，３５相互間の抵抗を測定し、基準値と比較することにより、ポリシリコン膜４ａ，導電膜１０それぞれのエッチングが不良であるか否かを評価することができる。
【００４５】
上記の方法において一回の測定及び評価に必要な労力は、ＳＥＭで断面を確認する場合と比べて極めて少ない。このため、スクライブラインの異なる場所それぞれに、評価用配線パターン２０，３０それぞれを形成し、これら複数の評価用配線パターン２０，３０それぞれの抵抗値を測定することができる。これにより、エッチング条件の評価の精度を高くすることができる。
【００４６】
図５の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図５（Ａ）に示すように、下地膜(図示せず)上に、酸化シリコンを主成分とする第１の層間絶縁膜４０を形成する。下地膜の表面には、複数の配線（図示せず）が埋め込まれている。
次いで、第１の層間絶縁膜４０上に、窒化シリコンからなるエッチングストッパー膜４２を形成し、さらにエッチングストッパー膜４２の上に、酸化シリコンを主成分とする第２の層間絶縁膜４４を形成する。
【００４７】
次いで、図５（Ｂ）に示すように、第２の層間絶縁膜４４上にフォトレジスト膜を塗布する。次いで、このフォトレジスト膜を、レチクルを用いて露光し、さらに現像する。これにより、第２の層間絶縁膜４４上にはレジストパターン６４が形成される。ここでの露光に用いられたレチクル、及びこのレチクルを用いて形成されたレジストパターン６４は、チップ領域１ａを露光するための領域に、ビアホール形成用の開口パターンを有するが、スクライブラインを露光するための領域には開口パターンを有さない。
【００４８】
次いで、レジストパターン６４を用いて第２の層間絶縁膜４４，エッチングストッパー膜４２，第１の層間絶縁膜４０をこの順にエッチングする。これにより、第２の層間絶縁膜４４，エッチングストッパー膜４２，第１の層間絶縁膜４０には、複数のビアホール４０ａが形成される。ビアホール４０ａそれぞれは、上記した下地膜に埋め込まれた複数の配線それぞれの上に位置する。
【００４９】
その後、図５（Ｃ）に示すように、レジストパターン６４を除去する。次いで、第２の層間絶縁膜４４にフォトレジスト膜を塗布する。次いで、このフォトレジスト膜を、レチクルを用いて露光し、さらに現像する。これにより、第２の層間絶縁膜４４上にはレジストパターン６６が形成される。ここでの露光に用いられたレチクル、及びこのレチクルを用いて形成されたレジストパターン６６は、チップ領域１ａを露光するための領域に、配線形成用の開口パターンを有し、また、スクライブラインを露光するための領域に、評価用配線パターンを形成するための開口パターンを有する。
【００５０】
次いで、レジストパターン６６を用いて第２の層間絶縁膜４４をエッチングする。このときエッチングストッパー膜４２はエッチングストッパーとして機能する。これにより、第２の層間絶縁膜４４には、チップ領域１ａに位置する配線形成用溝４４ａが複数形成されるとともに、スクライブライン１ｂに位置する評価配線形成用溝４４ｂが複数形成される。複数の配線形成用溝４４ａそれぞれの底面には、互いに異なるビアホール４０ａが位置しており、また、複数の配線形成用溝４４ａは互いに平行である。
【００５１】
その後、図５（Ｄ）に示すように、レジストパターン６６を除去する。次いで、配線形成用溝４４ａ，評価配線形成用溝４４ｂそれぞれの底面から、エッチングストッパー膜４２を除去する。
次いで、ビアホール４０ａ，配線形成用溝４４ａ，評価配線形成用溝４４ｂそれぞれの中、及び第２の層間絶縁膜４４上に、Ｃｕ合金膜を形成する。次いで、第２の層間絶縁膜４４上からＣｕ合金膜をＣＭＰ法又はエッチバックにより除去する。これにより、チップ領域１ａでは、複数の配線形成用溝４４ａそれぞれに、Ｃｕ合金配線４６が埋め込まれる。Ｃｕ合金配線４６それぞれは、一部がビアホール４０ａに埋め込まれているため、上記した下地膜に埋め込まれた配線と接続する。
また、スクライブライン１ｂでは、評価配線形成用溝４４ｂに、評価用配線パターン５０が埋め込まれる。
【００５２】
図６は、図５（Ｄ）の状態における半導体装置の平面概略図である。評価用配線パターン５０は、互いに平行に配置されたダミー配線５１，５２，５３と、パッド５４，５５を有する。ダミー配線５１〜５３の幅Ｌ３及び間隔Ｓ３は、それぞれデザインルール上の最小値となっている。また最外側に位置する２つのダミー配線５１，５３それぞれはパッド５４，５５に接続している。パッド５４，５５は、ダミー配線５１，５３それぞれより幅広となっている。
【００５３】
この状態において、パッド５４，５５それぞれに抵抗計の端子(図示せず)を接触させ、パッド５４，５５相互間の抵抗を測定する。Ｃｕ合金膜のＣＭＰ研磨又はエッチバックが不足している場合、ダミー配線５１，５２相互間のいずれかの部分でＣｕ合金膜が残留してこれら配線を短絡させ、またダミー配線５２，５３相互間でも、いずれかの部分でＣｕ合金膜が残留してこれら配線を短絡させる。このため、測定した抵抗値は基準値より低くなる。
【００５４】
これに対し、Ｃｕ合金膜のＣＭＰ研磨又はエッチバックが十分に行われている場合、ダミー配線５１，５２相互間及びダミー配線５２，５３相互間それぞれからＣｕ合金膜が十分除去されている。このため、ダミー配線５１〜５３それぞれの間は十分に絶縁され、測定した抵抗値は基準値より高くなる。
【００５５】
このように、パッド５４，５５相互間の抵抗を測定し、基準値と比較することにより、Ｃｕ合金膜のＣＭＰ研磨又はエッチバックが不足しているか否かを、少ない労力で判断することができる。
このため、第２の実施形態においても、第１の実施形態と同一の作用及び効果を得ることができる。
【００５６】
なお、本実施形態では、ダミー配線の幅及びその間隔を、最小デザインルールで形成しているが、これに限定されるものではなく、ダミー配線の幅及びその間隔を、最小デザインルールより大きくしてもよい。ただし、この場合、配線と同等又はそれよりエッチングが厳しくなるような幅及び間隔とするのが好ましい。
【００５７】
図７は、第３の実施形態に係る半導体装置の平面概略図である。本実施形態において、第１の実施形態と同一の構成には同一の符号を付し、説明を省略する。
本実施形態は、スクライブライン１ｂに形成される評価用配線パターン３０の形状を除いて、第１の実施形態と同一である。すなわち、チップ領域１ａには、層間絶縁膜８上に配線１０ａ，１０ｂ，１０ｃが形成されている。層間絶縁膜８の下にはトランジスタ（図示せず）が形成されている。
【００５８】
本実施形態において、評価用配線パターン３０は、互いに平行に配置されたダミー配線３１，３２，３３と、パッド３４，３５を有する。ダミー配線３１〜３３それぞれは、側面が櫛歯状になっている。詳細には、最外側に位置するダミー配線３１，３３それぞれは、ダミー配線３２と対向する側面に、複数の凸部３１ａ，３３ａを有する。また、ダミー配線３２は、２つの側面それぞれに複数の凸部３２ａを有する。ダミー配線３１と対抗する側面に形成された凸部３２ａは、ダミー配線３１の凸部３１ａと凸部３１ａの間に入り込んでいる。また、ダミー配線３３と対抗する側面に形成された凸部３３ａは、凸部３３ａと凸部３３ａの間に入り込んでいる。
【００５９】
このように、ダミー配線３１，３２は、互いに離間しつつ相互にかみ合う形状となっており、またダミー配線３２，３３も、互いに離間しつつ相互にかみ合う形状となっている。
本実施形態においても、第１の実施形態と同一の効果を得ることができる。また、ダミー配線３１，３２を、相互にかみ合う形状にし、また、ダミー配線３２，３３を、相互にかみ合う形状にしたため、ダミー配線３１〜３３の相互間は、エッチングされにくくなり、より短絡しやすくなる。このため、エッチング不良を検出しやすくすることができる。
【００６０】
図８は、第４の実施形態に係る半導体装置の平面概略図である。本実施形態において、第１の実施形態と同一の構成には同一の符号を付し、説明を省略する。
本実施形態は、スクライブライン１ｂに形成される評価用配線パターン３０の形状を除いて、第１の実施形態と同一である。すなわち、チップ領域１ａには、層間絶縁膜８上に配線１０ａ，１０ｂ，１０ｃが形成されている。層間絶縁膜８の下にはトランジスタ（図示せず）が形成されている。
【００６１】
評価用配線パターン３０は、互いに平行に配置されたダミー配線３１，３２，３３と、パッド３４，３５を有する。内側に位置するダミー配線３２は、外側に位置するダミー配線３１，３３より太くなっている。このような場合、ダミー配線３１〜３３の相互間は、エッチングされにくくなり、より短絡しやすくなる。
【００６２】
本実施形態においても、第１の実施形態と同一の効果を得ることができる。また、内側に位置するダミー配線３２を、ダミー配線３１，３３より太くしたため、エッチング不良を検出しやすくすることができる。
【００６３】
図９は、第５の実施形態に係る半導体装置の平面概略図である。本実施形態において、第１の実施形態と同一の構成には同一の符号を付し、説明を省略する。
本実施形態は、評価用配線パターン３０が有するダミー配線３２の太さを除いて、第３の実施形態と同一である。すなわち、チップ領域１ａには、層間絶縁膜８上に配線１０ａ，１０ｂ，１０ｃが形成されている。層間絶縁膜８の下にはトランジスタ（図示せず）が形成されている。スクライブライン１ｂには、層間絶縁膜８上に位置する評価用配線パターン３０が形成されている。
【００６４】
評価用配線パターン３０は、互いに平行に配置されたダミー配線３１，３２，３３と、パッド３４，３５を有する。ダミー配線３１，３２は相互にかみ合う形状となっており、ダミー配線３２，３３も相互にかみ合う形状となっている。また、内側に位置するダミー配線３２は、ダミー配線３１，３３より太くなっている。このような場合、ダミー配線３１〜３３の相互間は、さらにエッチングされにくくなり、短絡しやすくなる。
【００６５】
本実施形態においても、第３の実施形態と同一の効果を得ることができる。また、ダミー配線３１，３２、及びダミー配線３２，３３それぞれを、相互にかみ合う形状にし、また、内側に位置するダミー配線３２を、外側に位置するダミー配線３１，３３より太くしたため、さらにエッチング不良を検出しやすくすることができる。
【００６６】
図１０の各図は、第６の実施形態に係るモニター基板の製造方法を説明するための断面図である。このモニター基板は、導電膜をエッチングして配線を形成するエッチング装置の評価に用いられる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６７】
まず、図１０（Ａ）に示すように、シリコン基板１上に、層間絶縁膜８及び導電膜１０をこの順に積層する。本実施形態において、導電膜１０は、Ａｌ合金膜、ＴｉＮ膜、ポリシリコン膜とＭｏ膜の積層膜、Ｗ膜、又はポリシリコン膜である。
次いで、導電膜１０上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜１０上にはレジストパターン６７が形成される。レジストパターン６７が有する開口パターンは、第１の実施形態において、レジストパターン６３がスクライブライン上に有している開口パターンと略同一である。
【００６８】
次いで、図１０（Ｂ）に示すように、レジストパターン６７をマスクとして、エッチング装置を用いて導電膜１０をエッチングする。これにより、導電膜１０上には、評価用配線パターン３０が形成される。評価用配線パターン３０の形状は第１の実施形態と同一であり、互いに平行に配置されたダミー配線３１，３２，３３、及びダミー配線３１，３３それぞれに接続するパッド３４，３５を有する。その後、レジストパターン６７を除去する。
【００６９】
次いで、パッド３４，３５相互間の抵抗を測定し、基準値と比較することにより、このエッチング装置におけるエッチング条件の評価を行う。測定した抵抗値が基準値より高ければ、エッチング装置のエッチング条件は適切である。この場合、このエッチング条件のまま、エッチング装置を、第１の実施形態で説明した半導体装置の製造方法を行うラインに組み込む。組み込まれたエッチング装置は、導電膜をパターニングして配線を形成する。または、ポリシリコン膜をエッチングしてゲート電極及びポリシリコン配線を形成する。
【００７０】
測定した抵抗値が基準値より低い場合、このエッチング装置によるエッチングが不良である。この場合、エッチング装置を、適切なエッチング条件となるように調節し、再度モニター基板を製造してエッチング条件の評価を行う。
第６の実施形態においても、第１の実施形態と同一の効果を得ることができる。なお、本実施形態において、評価用配線パターン３０の形状を、第３〜第５の実施形態における評価用配線パターン３０と同じ形状にしてもよい。
【００７１】
図１１の各図は、第７の実施形態に係るモニター基板の製造方法を説明するための断面図である。このモニター基板は、ＣＭＰ法又はエッチバックにより、層間絶縁膜上から導電膜を除去する装置の評価に用いられる。以下、第２実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７２】
まず、図１１（Ａ）に示すように、シリコン基板１上に層間絶縁膜８を形成する。次いで、層間絶縁膜８上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜１０上にはレジストパターン６８が形成される。レジストパターン６７が有する開口パターンは、第２の実施形態において、レジストパターン６６がスクライブライン上に有している開口パターンと略同一である。次いで、レジストパターン６８をマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、評価配線形成用溝８ｄが形成される。
【００７３】
次いで、図１１（Ｂ）に示すように、レジストパターン６８を除去する。次いで、層間絶縁膜８上、及び評価配線形成用溝８ｄの中に、Ｃｕ合金膜を堆積する。次いで、ＣＭＰ研磨装置、又はエッチング装置（以下、導電膜除去装置と記載）を用いて、層間絶縁膜８上からＣｕ合金膜をＣＭＰ法又はエッチバックにより除去する。このようにして評価配線形成用溝８ｄには、評価用配線パターン５０が埋め込まれる。評価用配線パターン５０の形状は、第２の実施形態と同一であり、互いに平行に配置されたダミー配線５１，５２，５３と、パッド５４，５５を有する。
【００７４】
次いで、パッド５４，５５相互間の抵抗を測定し、基準値と比較することにより、この導電膜除去装置の動作条件の評価を行う。測定した抵抗値が基準値より高ければ、導電膜除去装置の動作条件は適切である。この場合、この動作条件のまま、導電膜除去装置を、第２の実施形態で説明した半導体装置の製造方法を行うラインに組み込む。組み込まれた導電膜除去装置は、Ｃｕ合金膜を導電膜上から除去することにより、層間絶縁膜中に配線を埋め込む。
【００７５】
測定した抵抗値が基準値より低い場合、この導電膜除去装置の動作条件は不適切である。この場合、動作条件を調節し、再度モニター基板を製造して動作条件の評価を行う。
第７の実施形態においても、第２の実施形態と同一の効果を得ることができる。なお、本実施形態において、評価用配線パターン５０の平面形状を、第３〜第５の実施形態における評価用配線パターンと同じ平面形状にしてもよい。
【００７６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００７７】
【図１】（Ａ）は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図２】図１（Ｃ）からレジストパターン６１を除去した半導体装置の平面概略図。
【図３】（Ａ）は、図１（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図
【図４】図３（Ｃ）からレジストパターン６３を除去した半導体装置の平面概略図。
【図５】（Ａ）は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図６】図５（Ｄ）の状態における半導体装置の平面概略図。
【図７】第３の実施形態に係る半導体装置の平面概略図。
【図８】第４の実施形態に係る半導体装置の平面概略図。
【図９】第５の実施形態に係る半導体装置の平面概略図。
【図１０】（Ａ）は、第６の実施形態に係るモニター基板の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図１１】（Ａ）は、第７の実施形態に係るモニター基板の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図１２】（Ａ）は、従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図１３】従来のモニター基板の製造方法を説明するための断面図。
【符号の説明】
【００７８】
１，１０１…シリコン基板、１ａ…チップ領域、１ｂ…スクライブライン、２，１０２…素子分離膜、３，１０３…ゲート絶縁膜、４，１０４…ゲート電極、４ａ…ポリシリコン膜、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、８，１０８…層間絶縁膜、８ａ，８ｂ，１０８ａ，１０８ｂ…コンタクトホール、８ｄ…評価配線形成用溝、９ａ，９ｂ，１０９ａ，１０９ｂ…Ｗプラグ、１０…導電膜、１０ａ，１０ｂ，１０ｃ…配線、２０，３０，５０…評価用配線パターン、２１，２２，２３，３１，３２，３３，５１，５２，５３…ダミー配線、２４，２５，３４，３５，５４，５５…パッド、３１ａ，３２ａ，３３ａ…凸部、４０…第１の層間絶縁膜、４０ａ…ビアホール、４２…エッチングストッパー膜、４４…第２の層間絶縁膜、４４ａ…配線形成用溝、４４ｂ…評価配線形成用溝、４６…Ｃｕ合金配線、６０，６２…フォトレジスト膜、６１，６３，６４，６６，６７，６８…レジストパターン、７０，７２…レチクル、７０ａ，７０ｂ，７２ａ，７２ｂ…開口パターン、１１０…Ａｌ合金膜、１１０ａ，１１０ｂ，１１０ｂ…Ａｌ合金配線、１１２ａ，１１２ｂ，１１２ｃ…ダミーＡｌ合金配線、１２０…レジストパターン
【特許請求の範囲】
【請求項１】
絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、チップ領域に配線を形成すると共に、スクライブライン上に、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と
を具備する半導体装置の製造方法。
【請求項２】
前記導電膜をエッチングする工程において、いずれかの前記ダミー配線に接続するパッドを形成し、
前記複数のダミー配線相互間の抵抗値を測定する工程において、測定用の端子を前記パッドに接触させる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電膜をエッチングする工程において、前記パッドは、最外側に位置する前記ダミー配線に接続する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導電膜をエッチングする工程において、少なくとも一つの前記ダミー配線が、他の前記ダミー配線より太く形成されている請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記導電膜をエッチングする工程において、前記ダミー配線の幅を、半導体装置のデザインルールにおける最小の幅にする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記導電膜をエッチングする工程において、前記複数のダミー配線相互間の間隔を、半導体装置のデザインルールにおける最小の配線間隔にする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記導電膜をエッチングする工程において、互いに隣接する複数の前記ダミー配線それぞれの側面に凹凸を設けることにより、平面形状において前記ダミー配線それぞれが、互いに離間しつつかみ合うようにする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
絶縁膜に、チップ領域に位置する配線形成用溝、及びスクライブライン上に位置していて互いに平行に配置された複数のダミー配線形成用溝を形成する工程と、
前記絶縁膜上、前記配線形成用溝の中及び前記ダミー配線形成用溝の中に導電膜を形成する工程と、
前記導電膜を前記絶縁膜上から除去することにより、前記配線形成用溝に配線を埋め込むと共に、前記複数のダミー配線形成用溝それぞれにダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と
を具備する半導体装置の製造方法。
【請求項９】
絶縁膜と、
前記絶縁膜上に形成され、半導体素子に導通する配線と、
前記絶縁膜上に形成され、複数のダミー配線を平行に配置した評価用配線パターンと、
を具備する半導体装置。
【請求項１０】
絶縁膜と、
前記絶縁膜に埋め込まれ、半導体素子に導通する配線と、
前記絶縁膜に埋め込まれ、複数のダミー配線を平行に配置した評価用配線パターンと、
を具備する半導体装置。
【請求項１１】
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が基準値以下の場合には、適切なエッチング条件に変更し、前記抵抗値が前記基準値以上の場合には、エッチング条件が適切であると判断する工程と、
を具備するエッチング条件の設定方法。
【請求項１２】
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、複数のダミー配線形成用溝を、互いに平行に形成する工程と、
前記絶縁膜上及び前記複数のダミー配線形成用溝の中に、導電膜を形成する工程と、
前記絶縁膜上から前記導電膜を除去することにより、前記絶縁膜に複数のダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が設定値以下の場合には、適切な前記導電膜の除去条件に変更し、前記抵抗値が前記基準値以上の場合には、前記導電膜の除去条件が適切であると判断する工程と、
を具備する導電膜除去条件の設定方法。
【請求項１３】
導電膜又は絶縁膜上に形成されたフォトレジスト膜を露光するためのレチクルであって、
スクライブラインを露光する位置に形成され、互いに平行に配置された複数のダミー配線形成用開口部、及びいずれかの前記ダミー配線用開口部と繋がっているパッド形成用開口部を具備するレチクル。
【請求項１４】
エッチング装置のエッチング条件を設定する工程と、
絶縁膜上に導電膜を形成する工程と、
前記導電膜を、前記エッチング装置を用いてエッチングすることにより、前記絶縁膜上に配線を形成する工程と、
を具備し、
前記エッチング条件を設定する工程は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が基準値以下の場合には、適切なエッチング条件に変更し、前記抵抗値が前記基準値以上の場合には、エッチング条件が適切であると判断する工程とを具備する半導体装置の製造方法。
【請求項１５】
導電膜除去装置の動作条件を設定する工程と、
絶縁膜に配線形成用溝を形成する工程と、
前記配線形成用溝の中、及び前記絶縁膜上に導電膜を形成する工程と、
前記導電膜除去装置を用いて、前記絶縁膜上に位置する前記導電膜を除去することにより、前記絶縁膜に配線を埋め込む工程と
を具備し、
前記導電膜除去装置の動作条件を設定する工程は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、複数のダミー配線形成用溝を、互いに平行に形成する工程と、
前記絶縁膜上及び前記複数のダミー配線形成用溝の中に、導電膜を形成する工程と、
前記絶縁膜上から前記導電膜を除去することにより、前記絶縁膜に複数のダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が設定値以下の場合には、適切な前記導電膜の除去条件に変更し、前記抵抗値が前記基準値以上の場合には、前記導電膜の除去条件が適切であると判断する工程とを具備する半導体装置の製造方法。
【請求項１】
絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、チップ領域に配線を形成すると共に、スクライブライン上に、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と
を具備する半導体装置の製造方法。
【請求項２】
前記導電膜をエッチングする工程において、いずれかの前記ダミー配線に接続するパッドを形成し、
前記複数のダミー配線相互間の抵抗値を測定する工程において、測定用の端子を前記パッドに接触させる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電膜をエッチングする工程において、前記パッドは、最外側に位置する前記ダミー配線に接続する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導電膜をエッチングする工程において、少なくとも一つの前記ダミー配線が、他の前記ダミー配線より太く形成されている請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記導電膜をエッチングする工程において、前記ダミー配線の幅を、半導体装置のデザインルールにおける最小の幅にする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記導電膜をエッチングする工程において、前記複数のダミー配線相互間の間隔を、半導体装置のデザインルールにおける最小の配線間隔にする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記導電膜をエッチングする工程において、互いに隣接する複数の前記ダミー配線それぞれの側面に凹凸を設けることにより、平面形状において前記ダミー配線それぞれが、互いに離間しつつかみ合うようにする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
絶縁膜に、チップ領域に位置する配線形成用溝、及びスクライブライン上に位置していて互いに平行に配置された複数のダミー配線形成用溝を形成する工程と、
前記絶縁膜上、前記配線形成用溝の中及び前記ダミー配線形成用溝の中に導電膜を形成する工程と、
前記導電膜を前記絶縁膜上から除去することにより、前記配線形成用溝に配線を埋め込むと共に、前記複数のダミー配線形成用溝それぞれにダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と
を具備する半導体装置の製造方法。
【請求項９】
絶縁膜と、
前記絶縁膜上に形成され、半導体素子に導通する配線と、
前記絶縁膜上に形成され、複数のダミー配線を平行に配置した評価用配線パターンと、
を具備する半導体装置。
【請求項１０】
絶縁膜と、
前記絶縁膜に埋め込まれ、半導体素子に導通する配線と、
前記絶縁膜に埋め込まれ、複数のダミー配線を平行に配置した評価用配線パターンと、
を具備する半導体装置。
【請求項１１】
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が基準値以下の場合には、適切なエッチング条件に変更し、前記抵抗値が前記基準値以上の場合には、エッチング条件が適切であると判断する工程と、
を具備するエッチング条件の設定方法。
【請求項１２】
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、複数のダミー配線形成用溝を、互いに平行に形成する工程と、
前記絶縁膜上及び前記複数のダミー配線形成用溝の中に、導電膜を形成する工程と、
前記絶縁膜上から前記導電膜を除去することにより、前記絶縁膜に複数のダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が設定値以下の場合には、適切な前記導電膜の除去条件に変更し、前記抵抗値が前記基準値以上の場合には、前記導電膜の除去条件が適切であると判断する工程と、
を具備する導電膜除去条件の設定方法。
【請求項１３】
導電膜又は絶縁膜上に形成されたフォトレジスト膜を露光するためのレチクルであって、
スクライブラインを露光する位置に形成され、互いに平行に配置された複数のダミー配線形成用開口部、及びいずれかの前記ダミー配線用開口部と繋がっているパッド形成用開口部を具備するレチクル。
【請求項１４】
エッチング装置のエッチング条件を設定する工程と、
絶縁膜上に導電膜を形成する工程と、
前記導電膜を、前記エッチング装置を用いてエッチングすることにより、前記絶縁膜上に配線を形成する工程と、
を具備し、
前記エッチング条件を設定する工程は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、複数のダミー配線を互いに平行に形成する工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が基準値以下の場合には、適切なエッチング条件に変更し、前記抵抗値が前記基準値以上の場合には、エッチング条件が適切であると判断する工程とを具備する半導体装置の製造方法。
【請求項１５】
導電膜除去装置の動作条件を設定する工程と、
絶縁膜に配線形成用溝を形成する工程と、
前記配線形成用溝の中、及び前記絶縁膜上に導電膜を形成する工程と、
前記導電膜除去装置を用いて、前記絶縁膜上に位置する前記導電膜を除去することにより、前記絶縁膜に配線を埋め込む工程と
を具備し、
前記導電膜除去装置の動作条件を設定する工程は、
モニター用の半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、複数のダミー配線形成用溝を、互いに平行に形成する工程と、
前記絶縁膜上及び前記複数のダミー配線形成用溝の中に、導電膜を形成する工程と、
前記絶縁膜上から前記導電膜を除去することにより、前記絶縁膜に複数のダミー配線を埋め込む工程と、
前記複数のダミー配線相互間の抵抗値を測定する工程と、
前記抵抗値が設定値以下の場合には、適切な前記導電膜の除去条件に変更し、前記抵抗値が前記基準値以上の場合には、前記導電膜の除去条件が適切であると判断する工程とを具備する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００６−１３１１６（Ｐ２００６−１３１１６Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００４−１８７６３２（Ｐ２００４−１８７６３２）
【出願日】平成１６年６月２５日（２００４．６．２５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１６年６月２５日（２００４．６．２５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]