半導体装置の製造方法
【課題】 結晶成長させたp型窒化物半導体領域をエッチングすることなく、n型半導体層とp型半導体層が隣接する構造を有する半導体装置の製造方法を提供する。
【解決手段】 本半導体装置の製造方法は、n型半導体層22の表面の一部をエッチングして溝17を形成する溝形成工程と、溝17の内外に亘るn型半導体層22の表面上にp型窒化物半導層16を結晶成長させるp型窒化物半導体層形成工程と、溝形成工程でエッチングされなかった範囲のn型半導体層22の上部に位置するp型窒化物半導体層16の少なくとも一部にn型不純物を注入し、p型窒化物半導体層16の表面からn型半導体層22に達するn型領域10を形成するn型領域工程を備えている。
【解決手段】 本半導体装置の製造方法は、n型半導体層22の表面の一部をエッチングして溝17を形成する溝形成工程と、溝17の内外に亘るn型半導体層22の表面上にp型窒化物半導層16を結晶成長させるp型窒化物半導体層形成工程と、溝形成工程でエッチングされなかった範囲のn型半導体層22の上部に位置するp型窒化物半導体層16の少なくとも一部にn型不純物を注入し、p型窒化物半導体層16の表面からn型半導体層22に達するn型領域10を形成するn型領域工程を備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
図11に例示する半導体装置300が開発されており、その製造方法が特許文献1に開示されている。
【0003】
半導体装置300は、窒化物半導体で形成されており、ドレイン電極318と、n型不純物を高濃度に含むn+型のドレイン層320と、n型半導体層322を備えている。n型半導体層322の表面の一部には、一対の溝317が形成されており、各々の溝317内にp型ボディ領域316が設けられている。換言すると、一対のボディ領域316の隙間にn型半導体層322が突出している。一対のボディ領域316の隙間にn型半導体層322が突出している領域をアパーチャ領域312という。各々のボディ領域316の表層の一部に、n+型のソース領域304が形成されている。n+型ソース領域304は、p型ボディ領域316によって、n型アパーチャ領域312から隔てられている。n+型ソース領域304とn型アパーチャ領域312を分離している範囲のp型ボディ領域316の表面上にゲート絶縁膜308が形成されており、その上部にゲート電極306が形成されている。ゲート電極306は、ゲート絶縁膜308を介して、アパーチャ領域312とソース領域304を隔てている範囲のボディ領域316に対向している。ゲート電極306は、ゲート絶縁膜308を介して、アパーチャ領域312にも対向している。ボディ領域316とソース領域304の両者の表面に接触する範囲にソース電極302が設けられている。
【0004】
半導体装置300のゲート電極306に電圧を印加すると、ソース領域304とアパーチャ領域312を隔てているボディ領域316がn型に反転してチャネルが形成される。ソース電極302から供給される電子は、n型ソース領域304、n型に反転したチャネル、n型アパーチャ領域312、n型半導体層322及びn+型ドレイン層320を移動し、ドレイン電極318に至る。すなわち、ゲート電極306に電圧を印加すると、チャネルが形成されるので、半導体装置300がオンする。ゲート電極306に電圧を印加しないと、チャネルが形成されないので、半導体装置300はオフしている。
【0005】
ここで、図12から図14を参照し、半導体装置300のボディ領域316を形成する工程を説明する。まず、図12に示すように、n+型半導体層(ドレイン層)320の表面に、n型半導体層322を結晶成長させる。次に、図13に示すように、n型半導体層322の表面の一部にマスク層324を形成する。その後、n型半導体層322の表面からエッチングして溝317を形成する。ここでは、図12の矢印で示された範囲のn型半導体層322がエッチングされる。次に、図14に示すように、マスク層324を残したまま、溝317内にp型ボディ領域316を結晶成長させる。マスク層324が存在することにより、ボディ領域316は溝317内から結晶成長する。n型半導体層322のエッチングされなかった領域(図11のアパーチャ領域312)の表面には、ボディ領域316は結晶成長しない。このときに、ボディ領域316は、アパーチャ領域312と同じ高さになるように結晶成長させる。すなわち、ボディ領域316を、溝317内にだけ結晶成長させ、マスク層324上には結晶成長させない。その後、マスク層324を除去する。
【0006】
【特許文献1】特開2007−5764号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
従来の製造方法では、p型ボディ領域316を、溝317内にだけ結晶成長させ、マスク層324上には結晶成長させない。しかしながら、p型ボディ領域316を溝317内にだけ形成するためには、結晶成長を高度に制御しなくてはいけない。僅かな製造誤差が生じても、p型ボディ領域316がマスク層324上にまで形成されてしまう。
【0008】
このような製造誤差による歩留まりの低下を避けるためには、p型ボディ領域316を溝317内にだけ結晶成長させるように高度に制御するのではなく、図15に示すように、敢えてアパーチャ領域312上にも結晶成長させる製造方法が有用である。アパーチャ領域312上に結晶成長させたp型ボディ領域316は、その後の工程でエッチング除去すれば良い。すなわち、p型ボディ領域316の範囲316aをエッチング除去する。この製造方法を採用すれば、p型ボディ領域316の結晶成長を高度に制御する必要がなくなり、歩留まりを大幅に改善することができる。n型アパーチャ領域312上にもp型ボディ領域316を結晶成長させる技術は、それ自体で極めて有用な技術である。
【0009】
しかし、p型ボディ領域316をエッチング除去すると、エッチングダメージによってp型ボディ領域316の表面がn型化することが知られている。特に、窒化物半導体で形成されている半導体装置の場合、p型ボディ領域316の表面から窒素原子が昇華することによって、p型ボディ領域316の表面がn型化し易いという現象が知られている。p型であるべきボディ領域316の表面がn型化すると、半導体装置の特性に悪影響を及ぼしてしまう。
【0010】
上記の従来技術の説明では、半導体装置300のp型ボディ領域316を形成する例について説明した。しかしながら、n型半導体層の表面の一部をエッチングして溝を形成し、その溝内にp型半導体層を結晶成長させる方法が用いられる半導体装置は、上記例に限られない。例えば、スーパージャンクション(Super Junction)構造を形成するときに用いられる。スーパージャンクション構造の製造方法では、n型半導体層の表面の一部をエッチングして溝を形成し、その溝内にp型半導体層を結晶成長させることにより、n型半導体層とp型半導体層を交互に出現させる。スーパージャンクション構造を有する半導体装置でも、p型半導体層をn型半導体層上に結晶成長させた後に、そのp型半導体層をエッチング除去すると、エッチングダメージによる悪影響が避けられない。
【0011】
本発明は、n型半導体層の表面の一部をエッチングして溝を形成し、その溝内にp型半導体層を結晶成長させる方法において有用な技術を提供する。本発明は、結晶成長させたp型窒化物半導体層をエッチングすることなく、n型半導体層とp型半導体層が隣接する構造を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
本明細書で開示される半導体装置の製造方法は、n型半導体層の表面の一部をエッチングして溝を形成した後に、その溝の内外に亘るn型半導体層の表面上にp型窒化物半導体層を結晶成長させることを特徴とする。そして、エッチングされなかった範囲のn型半導体層の上部に位置するp型窒化物半導体層は、エッチング除去しない。p型窒化物半導体層をエッチング除去しない代わりに、エッチングされなかったn型半導体層の上部に位置するp型窒化物半導体層に、n型不純物をイオン注入する。エッチングされなかったn型半導体層の上部に位置するp型窒化物半導体層が、n型領域に変質する。p型窒化物半導体層をエッチング除去することなく、n型半導体層とp型半導体層が隣接する構造を有する半導体装置が得られる。
【0013】
すなわち、本明細書で開示される半導体装置の製造方法は、n型半導体層の表面の一部をエッチングして溝を形成する溝形成工程と、その溝の内外に亘るn型半導体層の表面上にp型窒化物半導体層を結晶成長させるp型窒化物半導体層形成工程と、溝形成工程でエッチングされなかった範囲のn型半導体層の上部に位置するp型窒化物半導体層の少なくとも一部にn型不純物を注入し、p型窒化物半導体層の表面からn型半導体層に達するn型領域を形成するn型領域形成工程を備えている。
【0014】
本明細書で開示される製造方法では、p型窒化物半導体層形成工程とn型領域形成工程の間に、p型窒化物半導体層の表面上にn型又はi型の窒化物半導体層を1層以上結晶成長させる付加層形成工程が付加されていてもよい。この場合、n型領域形成工程では、付加層形成工程で形成した最上層の表面からp型窒化物半導体層を通過してn型半導体層の表面に至る深さ範囲にn型不純物を注入する。
【0015】
上記の製造方法は、電界効果型トランジスタを製造するときに有用である。すなわち、p型窒化物半導体層の表面上にn型又はi型の窒化物半導体層(付加層)を1層以上結晶成長させれば、その付加層内にチャネルが形成される電界効果型トランジスタを製造することができる。また、付加層とp型窒化物半導体層のバンドギャップを異ならせれば、付加層とp型窒化物半導体層の間にヘテロ接合面が形成されるトランジスタ(HEMT)を製造することができる。
【0016】
p型窒化物半導体層の表面上に付加層を結晶成長させる場合、その付加層は、n型の窒化物半導体層であることが好ましい。
p型不純物による散乱の影響で、チャネル内における電子の移動度が低下することがある。また、半導体装置の閾値電圧が高くなることがある。p型窒化物半導体層の表面上にn型の窒化物半導体層を結晶成長させれば、閾値電圧が高くなることを効率的に抑制することができる。
【0017】
p型窒化物半導体層の表面上に付加層を結晶成長させる場合、付加層形成工程で、バンドギャップを異にする窒化物半導体層を2層以上結晶成長してもよい。
ヘテロ接合面が付加層内に形成されるトランジスタを製造することができる。
【0018】
付加層形成工程でバンドギャップを異にする窒化物半導体層を2層以上結晶成長させる場合、p型窒化物半導体層の表面にn型の窒化物半導体層を結晶成長させ、そのn型の窒化物半導体層の表面にバンドギャップを異にする窒化物半導体層を結晶成長させることが好ましい。
p型窒化物半導体層の表面上にn型の窒化物半導体層を結晶成長させれば、閾値電圧が高くなることを効率的に抑制することができる。
【0019】
本明細書で開示される製造方法では、HEMTの具体的な製造方法も提供する。その方法は、溝形成工程とp型窒化物半導体層形成工程とn型領域形成工程と付加層形成工程の他に、溝形成工程で溝が形成された範囲の付加層の表面の一部にn型不純物を注入し、n型半導体層に達しない深さの第二のn型領域を形成する工程と、少なくともn型領域と第二のn型領域を分離している範囲の付加層の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の表面にゲート電極を形成する工程が付加されている。なお、付加層が1層の場合、付加層とp型窒化物半導体層のバンドギャップを異ならせることにより、付加層とp型窒化物半導体層の間にヘテロ接合面が形成される。付加層がバンドギャップを異にする2層以上を有する場合、付加層内にヘテロ接合面が形成される。また、「n型領域形成工程」、「第二のn型領域を形成する工程」及び「ゲート絶縁膜を形成する工程」の順序は任意である。すなわち、「ゲート絶縁膜を形成する工程」に先立って、「n型領域形成工程」と「第二のn型領域を形成する工程」を実施してもよいし、「ゲート絶縁膜を形成する工程」の後に、「n型領域形成工程」と「第二のn型領域を形成する工程」を実施してもよい。
【0020】
上記の製造方法によって得られる半導体装置では、ゲート電極に電圧を印加しているときは、ヘテロ接合面にチャネルが形成される。第二のn型領域から放出された電子は、チャネル(ヘテロ接合面)、n型領域を経てn型半導体層に至る。また、ゲート電極に電圧と印加していないときは、p型窒化物半導体層からヘテロ接合面に向けて空乏層が形成される。そのため、n型領域とp型窒化物半導体層が隣接する構造を形成することが必要である。本明細書で開示される製造方法では、n型半導体層の表面上に形成されているp型窒化物半導体層にn型不純物を注入してn型領域を形成する。そのため、p型窒化物半導体層をエッチングしないでも、上記HEMTを製造することができる。
【0021】
本明細書で開示される製造方法では、電界効果型トランジスタの具体的な製造方法も提供する。その方法は、溝形成工程とp型窒化物半導体層形成工程とn型領域形成工程の他に、溝形成工程で溝が形成された範囲のp型窒化物半導体層の表面の一部にn型不純物を注入し、n型半導体層に達しない深さの第三のn型領域を形成する工程と、少なくともn型領域と第三のn型領域を分離している範囲のp型窒化物半導体層の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の表面にゲート電極を形成する工程が付加されている。なお、「n型領域形成工程」、「第三のn型領域を形成する工程」及び「ゲート絶縁膜を形成する工程」の順序は任意である。
【0022】
上記の製造方法によって得られる電界効果型トランジスタでは、n型領域と第三のn型領域の間にチャネルが形成され、そのチャネル内を電子が移動する。n型領域と第三のn型領域がp型窒化物半導体層によって隔てられていると、そのp型窒化物半導体層内にチャネルが形成される。仮にp型窒化物半導体層がエッチングされると、エッチングされた表面に結晶欠陥等の損傷が生じる。損傷が生じたp型窒化物半導体層に形成されるチャネル内では、電子の移動度が低下してしまう。本明細書で開示される製造方法では、p型窒化物半導体層をエッチングしなくても、電界効果型トランジスタを製造することができる。p型窒化物半導体層内にチャネルが形成されても、電子の移動度が低下することを抑制することができる。
【0023】
本発明で開示される電界効果型トランジスタの製造方法では、p型窒化物半導体層形成工程とゲート絶縁膜を形成する工程の間に、少なくともn型領域と第三のn型領域を分離している範囲のp型窒化物半導体層の表面上にi型の窒化物半導体層を結晶成長させる工程が付加されていることが好ましい。なお、p型窒化物半導体層の表面の全面にi型の窒化物半導体層を結晶成長させてもよい。その場合、n型領域形成工程は、i型の窒化物半導体層を結晶成長させる工程の後に実施する。n型領域形成工程では、i型の窒化物半導体層の表面からp型窒化物半導体層を通過してn型半導体層の表面に至る深さ範囲にn型不純物を注入する。また、第三のn型領域を形成する工程も、i型の窒化物半導体層を結晶成長させる工程の後に実施する。第三のn型領域を形成する工程では、i型の窒化物半導体層の表面からn型不純物を注入し、n型半導体層に達しない深さ範囲にn型不純物を注入する。
【0024】
上記の製造方法によって得られる電界効果型トランジスタでは、i型の窒化物半導体層内にチャネルが形成される。すなわち、チャネルは、p型窒化物半導体層内に形成されない。チャネルがp型窒化物半導体層内に形成されると、p型不純物の散乱によって、電子の移動度が低下する虞がある。i型の窒化物半導体層内にチャネルが形成されれば、電子の移動度が低下することを抑制することができる。なお、p型窒化物半導体層上にゲート絶縁膜を形成すると、p型窒化物半導体内にチャネルが形成される。p型窒化物半導体層に含まれる不純物濃度が高いと、電界効果型トランジスタの閾値電圧が非常に高くなることがある。p型窒化物半導体層の表面上にi型の窒化物半導体層を設けることによって、チャネルとp型窒化物半導体層の間に距離を設けることができる。その結果、トランジスタの閾値電圧の上昇を抑制することができる。また、p型窒化物半導体層の表面上にn型の窒化物半導体層を設ければ、より閾値電圧の上昇を抑制することができる。なお、p型窒化物半導体層の表面上にn型の窒化物半導体層を設ける場合、そのn型の窒化物半導体層の不純物濃度は、n型領域と第三のn型領域の不純物濃度よりも薄く形成する。
【0025】
本明細書で開示される製造方法では、n型領域の不純物濃度がn型半導体層の不純物濃度よりも濃いことが好ましい。
上記の関係になるようにn型領域を形成すると、p型窒化物半導体層から、溝形成工程でエッチングされなかったn型半導体層に向けて空乏層が伸びやすい。半導体装置の耐圧を高くすることができる。
【発明の効果】
【0026】
本発明の製造方法によると、結晶成長させたp型窒化物半導体層をエッチングすることなく、n型半導体層とp型窒化物半導体層が隣接する構造を有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【0027】
(第1実施形態)
図1に、半導体装置100の要部断面図を模式的に示す。図1の断面図は半導体装置100の単位構造を示しており、この単位構造が紙面左右方向に繰り返し形成されている。
半導体装置100は、縦型の電界効果型トランジスタである。半導体基板1の裏面には、チタンとアルミニウムを材料とするドレイン電極18が設けられている。ドレイン電極18の表面に、窒化ガリウム(GaN)を材料とするn+型の半導体層(ドレイン層)20が設けられている。ドレイン層20は、ドレイン電極18に電気的に接続している。ドレイン層20の表面に、窒化ガリウムを材料とするn型半導体層22が設けられている。n型半導体層22には、溝17が分散して形成されている。後述するが、溝17は、n型半導体層22の表面の一部をエッチングして形成される。以下の説明では、n型半導体層22のエッチングされなかった範囲を、突部12と称することがある。突部12上の一部に、窒化ガリウムを材料とするn+型のn型領域10が設けられている。本明細書では、突部12とn型領域10を併せて、アパーチャ領域14と称することがある。
【0028】
窒化ガリウムを材料とするボディ領域(p型窒化物半導体層)16が、溝17内に設けられている。なお、半導体装置100では、ボディ領域16が、突部12上の一部にも設けられている。一対のボディ領域16は、アパーチャ領域14によって隔てられている。半導体装置100は、p型ボディ領域16とn型アパーチャ領域14が隣接する構造を有している。
【0029】
ボディ領域16の表面に、窒化ガリウムを材料とするn+型のソース領域(第三のn型領域)4が設けられている。ソース領域4は、半導体基板1の表層部分に設けられている。n+型ソース領域4は、p型ボディ領域16によってn型半導体層22とn型アパーチャ領域14から隔てられている。ソース領域4の一部とボディ領域16の一部の表面上に、ソース電極2が設けられている。ソース電極2は、チタン、アルミニウム、ニッケル及び金を材料とし、ソース領域4とボディ領域16の双方に電気的に接続している。半導体基板1の表面上で一対のソース電極2の間に、ゲート絶縁膜8が設けられている。ゲート絶縁膜8の表面に、ニッケルを材料とするゲート電極6が設けられている。ゲート電極6は、ゲート絶縁膜8を介して、アパーチャ領域14と、アパーチャ領域14とソース領域4を隔てているボディ領域16と、ソース領域4の一部に対向している。なお、ゲート電極6は、アパーチャ領域14とソース領域4を隔てているボディ領域16にだけ対向していてもよい。また、ゲート電極6の材料として、ニッケルに代えて、アルミニウム、金、白金又は多結晶シリコンを使用することもできる。
【0030】
ここで、n+型ドレイン層20の不純物濃度はおよそ1×1018cm−3であり、n型半導体層22の不純物濃度はおよそ1×1016cm−3であり、n型領域10の不純物濃度はおよそ1×1020cm−3であり、p型ボディ領域16の不純物濃度はおよそ1×1019cm−3であり、n+型ソース領域4の不純物濃度はおよそ1×1020cm−3である。すなわち、n型領域10の不純物濃度は、n型半導体層22の突部12の不純物濃度よりも濃い。
【0031】
半導体装置100の動作について説明する。
ゲート電極6に電圧が印加されていないときは、ソース領域4とアパーチャ領域14の間にボディ領域16が介在しているので、ソース領域4からアパーチャ領域14に向けて電子が移動することができない。そのため、ゲート電極6に電圧が印加されていないときは、半導体装置100がオフしている。ゲート電極6に電圧を印加すると、ゲート電極6に対向しているp型ボディ領域16がn型に反転する。すなわち、ソース領域4とn型領域10の間に、電子のチャネルが形成される。ソース電極2から供給される電子は、n+型ソース領域4、n型に反転したチャネル、n型アパーチャ領域14、n型半導体層22及びn+型ドレイン層20を移動し、ドレイン電極18に至る。すなわち、半導体装置100は、ゲート電極6に電圧を印加することによりオンする。半導体装置100は、ノーマリーオフ型の半導体装置である。
【0032】
上記したように、n型領域10の不純物濃度は、突部12の不純物濃度よりも濃い。すなわち、半導体基板1の表面ではアパーチャ領域14の不純物濃度が濃く、半導体基板1の深部ではアパーチャ領域14の不純物濃度が薄い。そのため、半導体装置100がオンするときには、ソース領域4とアパーチャ領域14の間が導通しやすく、半導体装置100がオフしているときには、一対のボディ領域16間のアパーチャ領域14が空乏化されやすい。すなわち、半導体装置100は、オン抵抗が小さく、さらに耐圧が高い。
【0033】
半導体装置100の製造方法を説明する。
まず、図2に示すように、MOCVD(Metal Organic Chemical Vapor Deposition)法を利用して、n+型半導体層(ドレイン層)20の表面に、n型半導体層22を結晶成長させる。次に、図3に示すように、n型半導体層22の表面に、開孔24aを有するマスク層(SiO2膜)24を形成し、n型半導体層22の表面からドライエッチングする(溝形成工程)。図2の矢印で示された範囲のn型半導体層22がエッチングされる。マスク層24に覆われているn型半導体層22はエッチングされない。溝形成工程は、n型半導体層22の一部に、突部12を形成する工程ということもできる。
【0034】
次に、図4に示すように、MOCVD法を利用して、n型半導体層22の表面上に、p型窒化物半導層26を結晶成長させる(p型窒化物半導体層形成工程)。p型窒化物半導体層形成工程では、溝17内だけでなく、突部12の表面にもp型窒化物半導層26を結晶成長させる。p型窒化物半導体層26には、p型不純物としてマグネシウム(Mg)が含まれている。次に、図5に示すように、p型窒化物半導体層26の表面に、開孔28aを有するマスク層28を形成し、開孔28aに向けてn型不純物をイオン注入する(n型領域形成工程)。具体的には、シリコンをドーズ量1×1015〜1×1016cm−2、加速電圧10〜1000keVで注入する。n型領域形成工程を経て、n型領域10が完成する。換言すると、p型窒化物半導体層26の一部が、n型領域10に変質する。n型領域10は、p型窒化物半導体層26の表面から突部12にまで達している。図5では、p型窒化物半導体層26(図4を参照)のうち、シリコンがイオン注入された範囲に符号10を付し、イオン注入されなかった範囲に符号16を付している。符号16は、図1のボディ領域16に対応している。
【0035】
n型領域形成工程では、n型領域10がp型窒化物半導体層26の表面からn型半導体層22の突部12に達するように、n型不純物をイオン注入する。換言すると、n型の半導体領域(n型領域10とn型の突部12)がp型窒化物半導体層26を分断するように、n型不純物をp型窒化物半導体層26に向けてイオン注入する。図中の矢印は、n型不純物がイオン注入される範囲を示している。なお、図5では、n型不純物が、突部12の上部に位置するp型窒化物半導体層26にだけイオン注入されており、溝17内のp型窒化物半導体層26にはイオン注入されていない。n型不純物をp型窒化物半導体層26の深部までイオン注入することなく、p型窒化物半導体層26をn型領域10によって分断することができる。なお、n型不純物は、主にp型窒化物半導体層26にイオン注入されており、突部12内にほとんどイオン注入されない。そのため、図1に示すように、半導体基板1の表面ではアパーチャ領域14の不純物濃度が濃く(n型領域10)、半導体基板1の深部ではアパーチャ領域14の不純物濃度が薄い(突部12)関係が得られる。
【0036】
次に、マスク層28を除去し、ボディ領域16の表面に開孔を有するマスク層(図示省略)を形成し、ボディ領域16の表面の一部にn型不純物をイオン注入し、ソース領域(第三のn型領域)4(図1を参照)を形成する。このときに、ソース領域4がn型半導体層22に達しないように、ボディ領域16に向けてn型不純物をイオン注入する。その後、ゲート絶縁膜8、ゲート電極6、ソース電極2及びドレイン電極18を形成する。なお、n型領域10を形成する工程に先立って、ソース領域4を形成する工程を実施してもよい。また、アパーチャ領域14とソース領域4を隔てているボディ領域16にだけゲート電極6を対向させる場合、ゲート絶縁膜をマスク層としてn型領域10及びソース領域4を形成することもできる。すなわち、n型領域10を形成する工程と、ソース領域4を形成する工程と、ゲート絶縁膜8を形成する工程は、任意の順序で実施することができる。
【0037】
図4で説明したように、本実施形態の製造方法では、溝形成工程でエッチングされなかったn型半導体層22(突部12)上にもp型窒化物半導体層26を結晶成長させる。そのため、図14で説明した従来の製造方法のように、溝317内にp型窒化物半導体層316を結晶成長させるときに、高度な制御を必要としない。また、図15で説明したように、p型窒化物半導体層316aをエッチングすることも必要としない。本製造方法によると、従来の製造方法よりも半導体装置の歩留まりが大幅に改善する。
【0038】
また、p型窒化物半導体層26(図4を参照)の表面がエッチングされないので、ボディ領域16の表面に結晶欠陥等の損傷が生じない。ゲート電極6に電圧を印加したときに、結晶欠陥が生じていないボディ領域16内にチャネルが形成される。チャネル内における電子の移動度が低下することを抑制することができる。なお、従来の製造方法のように、p型窒化物半導体層316の表面(範囲316a)をエッチングすると、例えば窒化ガリウムの結晶から窒素が抜けてしまい、結晶構造が乱れてしまう。すなわち、p型窒化物半導体層316をエッチングすると、p型窒化物半導体層316の表面に結晶欠陥が生じることを避けられない。結晶欠陥が生じたp型窒化物半導体層316に形成されるチャネル内では、結晶欠陥に電子が捕獲されるので、電子の移動度が低下してしまう。
【0039】
また、本実施形態の製造方法では、表面に結晶欠陥が生じていないボディ領域16を得ることができるので、ソース電極2とボディ領域16のコンタクト特性を良好にすることができる。そのため、ボディ領域16の電位を安定化させることができ、半導体装置100がオフしているときに安定した空乏層を形成することができる。なお、ボディ領域16の表面に結晶欠陥が生じていると、ソース電極2とボディ領域16の間に正孔(ホール)に対する障壁層が形成される。その結果、ボディ領域16の電位を安定化させることが困難となり、安定した空乏層を形成することができない。
【0040】
(第2実施形態)
図6を参照し、第2実施形態の半導体装置100aについて説明する。半導体装置100と重複する構造の説明は省略する。
半導体装置100aでは、窒化ガリウムを材料とするi型の窒化物半導体層(付加層)34が、ボディ領域16上に設けられている。半導体装置100aでは、ゲート電極6に電圧を印加すると、ゲート電極6に対向しているi型窒化物半導体層34内に電子の蓄積層が形成される。すなわち、電子のチャネルが、p型ボディ領域16内ではなく、i型窒化物半導体層34内に形成される。半導体装置100aは、半導体装置100よりも電子の移動度を高くすることができる。なお、i型窒化物半導体層34に代えて、n型窒化物半導体層34を設けてもよい。n型窒化物半導体層34を設けることにより、半導体装置100aの閾値電圧を容易に制御することができる。
【0041】
半導体装置100aの製造方法を説明する。
図4までの工程は、半導体装置100と実質的に同じため、説明を省略する。図4の工程に次いで、図7に示すように、p型窒化物半導体層26の表面に、i型の窒化物半導体層34を結晶成長させる。すなわち、不純物を含んでいない窒化物半導体を結晶成長させる(付加層形成工程)。次に、図8に示すように、窒化物半導体層34の表面に開孔28aを有するマスク層28を形成し、n型半導体層22の突部12上に位置する窒化物半導体層34の一部に、n型不純物をイオン注入する(n型領域形成工程)。本実施形態のn型領域形成工程では、n型領域10aが付加層形成工程で形成した層(窒化物半導体層34)の表面からp型窒化物半導体層26を通過して突部12に達するように、n型不純物をイオン注入する。具体的には、シリコンをドーズ量1×1015〜1×1016cm−2、加速電圧10〜1000keVで注入する。その後の工程は半導体装置100と実質的に同一である。すなわち、i型の窒化物半導体層34の表面の一部にn型不純物をイオン注入し、図6に示すn+型ソース領域(第三のn型領域)4を形成する。また、少なくともn型領域10aとソース領域4を隔てているi型の窒化物半導体層34の表面に、ゲート絶縁膜8を介してゲート電極6を形成する。なお、ソース領域4は、n型半導体層22に達していなければ、ボディ領域16内にまで形成されていてもよい。
【0042】
(第3実施形態)
図9を参照し、第3実施形態の半導体装置200について説明する。半導体装置100と重複する構造の説明は省略する。
半導体装置200では、窒化ガリウムを材料とするi型の窒化物半導体層230が、ボディ領域16上の一部に設けられている。そして、窒化ガリウム・アルミニウム(AlGaN)を材料とする窒化物半導体層232が、i型の窒化物半導体層230上に設けられている。窒化ガリウム・アルミニウムは、窒化ガリウムよりもバンドギャップの幅が広い。そのため、窒化物半導体層230と窒化物半導体層232によって、ヘテロ接合が構成されている。すなわち、ヘテロ接合面を有するチャネル部(付加層)234が、ボディ領域16上の一部に設けられている。ソース領域(第二のn型領域)204は、チャネル部234によって、n型領域210から隔てられている。
【0043】
半導体装置200の動作について説明する。
p型ボディ領域16が、i型の窒化物半導体層230に接している。すなわち、p型ボディ領域16が、ヘテロ接合を有するチャネル部234に接している。ゲート電極6に電圧を印加していない状態では、ボディ領域16からチャネル部234に向けて空乏層が形成される。空乏層は、窒化物半導体層230と窒化物半導体層232のヘテロ接合面にまで伸びている。その結果、ヘテロ接合面の伝導帯のエネルギー準位はフェルミ準位よりも上側に存在することになり、2次元電子ガス層がヘテロ接合面に形成されない。ゲート電極6の電圧を印加していない状態では、n+型ソース領域204からn型アパーチャ領域214に向けて電子が移動することができない。半導体装置200がオフしている。
【0044】
ゲート電極6に電圧を印加すると、チャネル部234に形成されていた空乏層が縮小する。窒化物半導体層230と窒化物半導体層232の間のヘテロ接合面の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになり、ヘテロ接合面に2次元電子ガス層が形成される。n+型ソース領域4からn型アパーチャ領域214に向けて電子が移動することができる。半導体装置200がオンする。
【0045】
半導体装置200の製造方法について説明する。
図4までの工程は、半導体装置100と実質的に同じため、説明を省略する。半導体装置200では、図4の工程に次いで、p型窒化物半導体層26上にi型の窒化物半導体層230と窒化物半導体層232を結晶成長させる(付加層形成工程)。その後、図10に示すように、窒化物半導体層232の表面に開孔228aを有するマスク層228を形成し、n型半導体層22の突部12上に位置する窒化物半導体層232の一部に、n型不純物をイオン注入する(n型領域形成工程)。本実施形態のn型領域形成工程では、n型領域210が付加層形成工程で形成した最上層(窒化物半導体層232)の表面から、窒化物半導体層230とp型窒化物半導体層26を通過して突部12に達するように、n型不純物をイオン注入する。具体的には、シリコンをドーズ量1×1015〜1×1016cm−2、加速電圧10〜1000keVで注入する。その後の工程は半導体装置100と実質的に同一である。すなわち、チャネル部234の表面の一部にn型不純物をイオン注入し、図9に示すn+ソース領域204を形成する。また、少なくともn型領域210とソース領域204を隔てているチャネル部234の表面に、ゲート絶縁膜8を介してゲート電極6を形成する。本実施例では、ソース領域204が窒化物半導体層230と窒化物半導体層232のヘテロ接合面に達するように、n型不純物をイオン注入する。なお、ソース領域4がヘテロ接合面に達していれば、ソース領域204がボディ領域16内にまで形成されていてもよい。但し、ソース領域204がn型半導体層22に達しないように、n型不純物をイオン注入する。その後の工程は半導体装置100と同様のため、説明を省略する。
【0046】
半導体装置200でも、n型半導体層22の突部12上にp型窒化物半導体層26を結晶成長させ、その後の工程でp型窒化物半導体層26をエッチングしない。そのため、半導体装置200も、従来の半導体装置300と比べ、歩留まりを大幅に改善することができる。
【0047】
なお、窒化物半導体層230はi型でもよいが、n型の不純物を含んできることが特に好ましい。p型窒化物半導体層16の表面にヘテロ接合面を有するチャネル部234が形成されていると、チャネル部234内を移動する電子は、p型不純物の散乱の影響により移動度が低下する。あるいは、p型窒化物半導体層16内の不純物濃度によっては、半導体装置200の閾値電圧が高くなりすぎることがある。そのため、p型窒化物半導体層16の表面に、i型又はn型の窒化物半導体層230を設けることが好ましい。i型又はn型の窒化物半導体層230を設けることにより、チャネル部234内を移動する電子は、p型不純物の散乱の影響が減少するので、移動度の低下が抑制される。また、p型窒化物半導体層16からチャネルまでの距離を遠くすることができるので、半導体装置200の閾値電圧が上昇することを抑制することができる。なお、窒化物半導体層230をn型にすれば、窒化物半導体層230をi型にするよりも半導体装置200の閾値電圧を制御し易くすることができる。
【0048】
また、半導体装置200では、ヘテロ接合面が、窒化物半導体層230と窒化物半導体層232の間に形成されている。すなわち、付加層形成工程において、2層の窒化物半導体層を結晶成長させることによってHEMTを製造している。しかしながら、p型窒化物半導体層16の表面に、p型窒化物半導体層16とはバンドギャップの幅が異なる窒化物半導体層を結晶成長させれば、その窒化物半導体層とp型窒化物半導体層16の間にヘテロ接合面が形成される。すなわち、半導体装置100aにおいて、i型の窒化物半導体層34とp型窒化物半導体層16のバンドギャップの幅を異ならせてもよい。この場合、半導体装置200に比べ、付加層形成工程で結晶成長させる窒化物半導体層の数を少なくすることができる。半導体装置の生産性を高くすることができる。
【0049】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【0050】
【図1】第1実施形態の半導体装置の要部断面図を示す。
【図2】第1実施形態の半導体装置の製造工程を示す。
【図3】第1実施形態の半導体装置の製造工程を示す。
【図4】第1実施形態の半導体装置の製造工程を示す。
【図5】第1実施形態の半導体装置の製造工程を示す。
【図6】第2実施形態の半導体装置の要部断面図を示す。
【図7】第2実施形態の半導体装置の製造工程を示す。
【図8】第2実施形態の半導体装置の製造工程を示す。
【図9】第3実施形態の半導体装置の要部断面図を示す。
【図10】第3実施形態の半導体装置の製造工程を示す。
【図11】従来の半導体装置の要部断面図を示す。
【図12】従来の半導体装置の製造工程を示す。
【図13】従来の半導体装置の製造工程を示す。
【図14】従来の半導体装置の製造工程を示す。
【図15】従来の半導体装置の製造工程における不具合を示す。
【符号の説明】
【0051】
1:半導体基板
4:ソース領域(第三のn型領域)
6:ゲート電極
10、10a、210:n型領域
16:ボディ領域(p型窒化物半導体層)
17:溝
22:n型半導体層
34、234:付加層
100、100a、200:半導体装置
204:ソース領域(第二のn型領域)
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
図11に例示する半導体装置300が開発されており、その製造方法が特許文献1に開示されている。
【0003】
半導体装置300は、窒化物半導体で形成されており、ドレイン電極318と、n型不純物を高濃度に含むn+型のドレイン層320と、n型半導体層322を備えている。n型半導体層322の表面の一部には、一対の溝317が形成されており、各々の溝317内にp型ボディ領域316が設けられている。換言すると、一対のボディ領域316の隙間にn型半導体層322が突出している。一対のボディ領域316の隙間にn型半導体層322が突出している領域をアパーチャ領域312という。各々のボディ領域316の表層の一部に、n+型のソース領域304が形成されている。n+型ソース領域304は、p型ボディ領域316によって、n型アパーチャ領域312から隔てられている。n+型ソース領域304とn型アパーチャ領域312を分離している範囲のp型ボディ領域316の表面上にゲート絶縁膜308が形成されており、その上部にゲート電極306が形成されている。ゲート電極306は、ゲート絶縁膜308を介して、アパーチャ領域312とソース領域304を隔てている範囲のボディ領域316に対向している。ゲート電極306は、ゲート絶縁膜308を介して、アパーチャ領域312にも対向している。ボディ領域316とソース領域304の両者の表面に接触する範囲にソース電極302が設けられている。
【0004】
半導体装置300のゲート電極306に電圧を印加すると、ソース領域304とアパーチャ領域312を隔てているボディ領域316がn型に反転してチャネルが形成される。ソース電極302から供給される電子は、n型ソース領域304、n型に反転したチャネル、n型アパーチャ領域312、n型半導体層322及びn+型ドレイン層320を移動し、ドレイン電極318に至る。すなわち、ゲート電極306に電圧を印加すると、チャネルが形成されるので、半導体装置300がオンする。ゲート電極306に電圧を印加しないと、チャネルが形成されないので、半導体装置300はオフしている。
【0005】
ここで、図12から図14を参照し、半導体装置300のボディ領域316を形成する工程を説明する。まず、図12に示すように、n+型半導体層(ドレイン層)320の表面に、n型半導体層322を結晶成長させる。次に、図13に示すように、n型半導体層322の表面の一部にマスク層324を形成する。その後、n型半導体層322の表面からエッチングして溝317を形成する。ここでは、図12の矢印で示された範囲のn型半導体層322がエッチングされる。次に、図14に示すように、マスク層324を残したまま、溝317内にp型ボディ領域316を結晶成長させる。マスク層324が存在することにより、ボディ領域316は溝317内から結晶成長する。n型半導体層322のエッチングされなかった領域(図11のアパーチャ領域312)の表面には、ボディ領域316は結晶成長しない。このときに、ボディ領域316は、アパーチャ領域312と同じ高さになるように結晶成長させる。すなわち、ボディ領域316を、溝317内にだけ結晶成長させ、マスク層324上には結晶成長させない。その後、マスク層324を除去する。
【0006】
【特許文献1】特開2007−5764号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
従来の製造方法では、p型ボディ領域316を、溝317内にだけ結晶成長させ、マスク層324上には結晶成長させない。しかしながら、p型ボディ領域316を溝317内にだけ形成するためには、結晶成長を高度に制御しなくてはいけない。僅かな製造誤差が生じても、p型ボディ領域316がマスク層324上にまで形成されてしまう。
【0008】
このような製造誤差による歩留まりの低下を避けるためには、p型ボディ領域316を溝317内にだけ結晶成長させるように高度に制御するのではなく、図15に示すように、敢えてアパーチャ領域312上にも結晶成長させる製造方法が有用である。アパーチャ領域312上に結晶成長させたp型ボディ領域316は、その後の工程でエッチング除去すれば良い。すなわち、p型ボディ領域316の範囲316aをエッチング除去する。この製造方法を採用すれば、p型ボディ領域316の結晶成長を高度に制御する必要がなくなり、歩留まりを大幅に改善することができる。n型アパーチャ領域312上にもp型ボディ領域316を結晶成長させる技術は、それ自体で極めて有用な技術である。
【0009】
しかし、p型ボディ領域316をエッチング除去すると、エッチングダメージによってp型ボディ領域316の表面がn型化することが知られている。特に、窒化物半導体で形成されている半導体装置の場合、p型ボディ領域316の表面から窒素原子が昇華することによって、p型ボディ領域316の表面がn型化し易いという現象が知られている。p型であるべきボディ領域316の表面がn型化すると、半導体装置の特性に悪影響を及ぼしてしまう。
【0010】
上記の従来技術の説明では、半導体装置300のp型ボディ領域316を形成する例について説明した。しかしながら、n型半導体層の表面の一部をエッチングして溝を形成し、その溝内にp型半導体層を結晶成長させる方法が用いられる半導体装置は、上記例に限られない。例えば、スーパージャンクション(Super Junction)構造を形成するときに用いられる。スーパージャンクション構造の製造方法では、n型半導体層の表面の一部をエッチングして溝を形成し、その溝内にp型半導体層を結晶成長させることにより、n型半導体層とp型半導体層を交互に出現させる。スーパージャンクション構造を有する半導体装置でも、p型半導体層をn型半導体層上に結晶成長させた後に、そのp型半導体層をエッチング除去すると、エッチングダメージによる悪影響が避けられない。
【0011】
本発明は、n型半導体層の表面の一部をエッチングして溝を形成し、その溝内にp型半導体層を結晶成長させる方法において有用な技術を提供する。本発明は、結晶成長させたp型窒化物半導体層をエッチングすることなく、n型半導体層とp型半導体層が隣接する構造を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
本明細書で開示される半導体装置の製造方法は、n型半導体層の表面の一部をエッチングして溝を形成した後に、その溝の内外に亘るn型半導体層の表面上にp型窒化物半導体層を結晶成長させることを特徴とする。そして、エッチングされなかった範囲のn型半導体層の上部に位置するp型窒化物半導体層は、エッチング除去しない。p型窒化物半導体層をエッチング除去しない代わりに、エッチングされなかったn型半導体層の上部に位置するp型窒化物半導体層に、n型不純物をイオン注入する。エッチングされなかったn型半導体層の上部に位置するp型窒化物半導体層が、n型領域に変質する。p型窒化物半導体層をエッチング除去することなく、n型半導体層とp型半導体層が隣接する構造を有する半導体装置が得られる。
【0013】
すなわち、本明細書で開示される半導体装置の製造方法は、n型半導体層の表面の一部をエッチングして溝を形成する溝形成工程と、その溝の内外に亘るn型半導体層の表面上にp型窒化物半導体層を結晶成長させるp型窒化物半導体層形成工程と、溝形成工程でエッチングされなかった範囲のn型半導体層の上部に位置するp型窒化物半導体層の少なくとも一部にn型不純物を注入し、p型窒化物半導体層の表面からn型半導体層に達するn型領域を形成するn型領域形成工程を備えている。
【0014】
本明細書で開示される製造方法では、p型窒化物半導体層形成工程とn型領域形成工程の間に、p型窒化物半導体層の表面上にn型又はi型の窒化物半導体層を1層以上結晶成長させる付加層形成工程が付加されていてもよい。この場合、n型領域形成工程では、付加層形成工程で形成した最上層の表面からp型窒化物半導体層を通過してn型半導体層の表面に至る深さ範囲にn型不純物を注入する。
【0015】
上記の製造方法は、電界効果型トランジスタを製造するときに有用である。すなわち、p型窒化物半導体層の表面上にn型又はi型の窒化物半導体層(付加層)を1層以上結晶成長させれば、その付加層内にチャネルが形成される電界効果型トランジスタを製造することができる。また、付加層とp型窒化物半導体層のバンドギャップを異ならせれば、付加層とp型窒化物半導体層の間にヘテロ接合面が形成されるトランジスタ(HEMT)を製造することができる。
【0016】
p型窒化物半導体層の表面上に付加層を結晶成長させる場合、その付加層は、n型の窒化物半導体層であることが好ましい。
p型不純物による散乱の影響で、チャネル内における電子の移動度が低下することがある。また、半導体装置の閾値電圧が高くなることがある。p型窒化物半導体層の表面上にn型の窒化物半導体層を結晶成長させれば、閾値電圧が高くなることを効率的に抑制することができる。
【0017】
p型窒化物半導体層の表面上に付加層を結晶成長させる場合、付加層形成工程で、バンドギャップを異にする窒化物半導体層を2層以上結晶成長してもよい。
ヘテロ接合面が付加層内に形成されるトランジスタを製造することができる。
【0018】
付加層形成工程でバンドギャップを異にする窒化物半導体層を2層以上結晶成長させる場合、p型窒化物半導体層の表面にn型の窒化物半導体層を結晶成長させ、そのn型の窒化物半導体層の表面にバンドギャップを異にする窒化物半導体層を結晶成長させることが好ましい。
p型窒化物半導体層の表面上にn型の窒化物半導体層を結晶成長させれば、閾値電圧が高くなることを効率的に抑制することができる。
【0019】
本明細書で開示される製造方法では、HEMTの具体的な製造方法も提供する。その方法は、溝形成工程とp型窒化物半導体層形成工程とn型領域形成工程と付加層形成工程の他に、溝形成工程で溝が形成された範囲の付加層の表面の一部にn型不純物を注入し、n型半導体層に達しない深さの第二のn型領域を形成する工程と、少なくともn型領域と第二のn型領域を分離している範囲の付加層の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の表面にゲート電極を形成する工程が付加されている。なお、付加層が1層の場合、付加層とp型窒化物半導体層のバンドギャップを異ならせることにより、付加層とp型窒化物半導体層の間にヘテロ接合面が形成される。付加層がバンドギャップを異にする2層以上を有する場合、付加層内にヘテロ接合面が形成される。また、「n型領域形成工程」、「第二のn型領域を形成する工程」及び「ゲート絶縁膜を形成する工程」の順序は任意である。すなわち、「ゲート絶縁膜を形成する工程」に先立って、「n型領域形成工程」と「第二のn型領域を形成する工程」を実施してもよいし、「ゲート絶縁膜を形成する工程」の後に、「n型領域形成工程」と「第二のn型領域を形成する工程」を実施してもよい。
【0020】
上記の製造方法によって得られる半導体装置では、ゲート電極に電圧を印加しているときは、ヘテロ接合面にチャネルが形成される。第二のn型領域から放出された電子は、チャネル(ヘテロ接合面)、n型領域を経てn型半導体層に至る。また、ゲート電極に電圧と印加していないときは、p型窒化物半導体層からヘテロ接合面に向けて空乏層が形成される。そのため、n型領域とp型窒化物半導体層が隣接する構造を形成することが必要である。本明細書で開示される製造方法では、n型半導体層の表面上に形成されているp型窒化物半導体層にn型不純物を注入してn型領域を形成する。そのため、p型窒化物半導体層をエッチングしないでも、上記HEMTを製造することができる。
【0021】
本明細書で開示される製造方法では、電界効果型トランジスタの具体的な製造方法も提供する。その方法は、溝形成工程とp型窒化物半導体層形成工程とn型領域形成工程の他に、溝形成工程で溝が形成された範囲のp型窒化物半導体層の表面の一部にn型不純物を注入し、n型半導体層に達しない深さの第三のn型領域を形成する工程と、少なくともn型領域と第三のn型領域を分離している範囲のp型窒化物半導体層の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の表面にゲート電極を形成する工程が付加されている。なお、「n型領域形成工程」、「第三のn型領域を形成する工程」及び「ゲート絶縁膜を形成する工程」の順序は任意である。
【0022】
上記の製造方法によって得られる電界効果型トランジスタでは、n型領域と第三のn型領域の間にチャネルが形成され、そのチャネル内を電子が移動する。n型領域と第三のn型領域がp型窒化物半導体層によって隔てられていると、そのp型窒化物半導体層内にチャネルが形成される。仮にp型窒化物半導体層がエッチングされると、エッチングされた表面に結晶欠陥等の損傷が生じる。損傷が生じたp型窒化物半導体層に形成されるチャネル内では、電子の移動度が低下してしまう。本明細書で開示される製造方法では、p型窒化物半導体層をエッチングしなくても、電界効果型トランジスタを製造することができる。p型窒化物半導体層内にチャネルが形成されても、電子の移動度が低下することを抑制することができる。
【0023】
本発明で開示される電界効果型トランジスタの製造方法では、p型窒化物半導体層形成工程とゲート絶縁膜を形成する工程の間に、少なくともn型領域と第三のn型領域を分離している範囲のp型窒化物半導体層の表面上にi型の窒化物半導体層を結晶成長させる工程が付加されていることが好ましい。なお、p型窒化物半導体層の表面の全面にi型の窒化物半導体層を結晶成長させてもよい。その場合、n型領域形成工程は、i型の窒化物半導体層を結晶成長させる工程の後に実施する。n型領域形成工程では、i型の窒化物半導体層の表面からp型窒化物半導体層を通過してn型半導体層の表面に至る深さ範囲にn型不純物を注入する。また、第三のn型領域を形成する工程も、i型の窒化物半導体層を結晶成長させる工程の後に実施する。第三のn型領域を形成する工程では、i型の窒化物半導体層の表面からn型不純物を注入し、n型半導体層に達しない深さ範囲にn型不純物を注入する。
【0024】
上記の製造方法によって得られる電界効果型トランジスタでは、i型の窒化物半導体層内にチャネルが形成される。すなわち、チャネルは、p型窒化物半導体層内に形成されない。チャネルがp型窒化物半導体層内に形成されると、p型不純物の散乱によって、電子の移動度が低下する虞がある。i型の窒化物半導体層内にチャネルが形成されれば、電子の移動度が低下することを抑制することができる。なお、p型窒化物半導体層上にゲート絶縁膜を形成すると、p型窒化物半導体内にチャネルが形成される。p型窒化物半導体層に含まれる不純物濃度が高いと、電界効果型トランジスタの閾値電圧が非常に高くなることがある。p型窒化物半導体層の表面上にi型の窒化物半導体層を設けることによって、チャネルとp型窒化物半導体層の間に距離を設けることができる。その結果、トランジスタの閾値電圧の上昇を抑制することができる。また、p型窒化物半導体層の表面上にn型の窒化物半導体層を設ければ、より閾値電圧の上昇を抑制することができる。なお、p型窒化物半導体層の表面上にn型の窒化物半導体層を設ける場合、そのn型の窒化物半導体層の不純物濃度は、n型領域と第三のn型領域の不純物濃度よりも薄く形成する。
【0025】
本明細書で開示される製造方法では、n型領域の不純物濃度がn型半導体層の不純物濃度よりも濃いことが好ましい。
上記の関係になるようにn型領域を形成すると、p型窒化物半導体層から、溝形成工程でエッチングされなかったn型半導体層に向けて空乏層が伸びやすい。半導体装置の耐圧を高くすることができる。
【発明の効果】
【0026】
本発明の製造方法によると、結晶成長させたp型窒化物半導体層をエッチングすることなく、n型半導体層とp型窒化物半導体層が隣接する構造を有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【0027】
(第1実施形態)
図1に、半導体装置100の要部断面図を模式的に示す。図1の断面図は半導体装置100の単位構造を示しており、この単位構造が紙面左右方向に繰り返し形成されている。
半導体装置100は、縦型の電界効果型トランジスタである。半導体基板1の裏面には、チタンとアルミニウムを材料とするドレイン電極18が設けられている。ドレイン電極18の表面に、窒化ガリウム(GaN)を材料とするn+型の半導体層(ドレイン層)20が設けられている。ドレイン層20は、ドレイン電極18に電気的に接続している。ドレイン層20の表面に、窒化ガリウムを材料とするn型半導体層22が設けられている。n型半導体層22には、溝17が分散して形成されている。後述するが、溝17は、n型半導体層22の表面の一部をエッチングして形成される。以下の説明では、n型半導体層22のエッチングされなかった範囲を、突部12と称することがある。突部12上の一部に、窒化ガリウムを材料とするn+型のn型領域10が設けられている。本明細書では、突部12とn型領域10を併せて、アパーチャ領域14と称することがある。
【0028】
窒化ガリウムを材料とするボディ領域(p型窒化物半導体層)16が、溝17内に設けられている。なお、半導体装置100では、ボディ領域16が、突部12上の一部にも設けられている。一対のボディ領域16は、アパーチャ領域14によって隔てられている。半導体装置100は、p型ボディ領域16とn型アパーチャ領域14が隣接する構造を有している。
【0029】
ボディ領域16の表面に、窒化ガリウムを材料とするn+型のソース領域(第三のn型領域)4が設けられている。ソース領域4は、半導体基板1の表層部分に設けられている。n+型ソース領域4は、p型ボディ領域16によってn型半導体層22とn型アパーチャ領域14から隔てられている。ソース領域4の一部とボディ領域16の一部の表面上に、ソース電極2が設けられている。ソース電極2は、チタン、アルミニウム、ニッケル及び金を材料とし、ソース領域4とボディ領域16の双方に電気的に接続している。半導体基板1の表面上で一対のソース電極2の間に、ゲート絶縁膜8が設けられている。ゲート絶縁膜8の表面に、ニッケルを材料とするゲート電極6が設けられている。ゲート電極6は、ゲート絶縁膜8を介して、アパーチャ領域14と、アパーチャ領域14とソース領域4を隔てているボディ領域16と、ソース領域4の一部に対向している。なお、ゲート電極6は、アパーチャ領域14とソース領域4を隔てているボディ領域16にだけ対向していてもよい。また、ゲート電極6の材料として、ニッケルに代えて、アルミニウム、金、白金又は多結晶シリコンを使用することもできる。
【0030】
ここで、n+型ドレイン層20の不純物濃度はおよそ1×1018cm−3であり、n型半導体層22の不純物濃度はおよそ1×1016cm−3であり、n型領域10の不純物濃度はおよそ1×1020cm−3であり、p型ボディ領域16の不純物濃度はおよそ1×1019cm−3であり、n+型ソース領域4の不純物濃度はおよそ1×1020cm−3である。すなわち、n型領域10の不純物濃度は、n型半導体層22の突部12の不純物濃度よりも濃い。
【0031】
半導体装置100の動作について説明する。
ゲート電極6に電圧が印加されていないときは、ソース領域4とアパーチャ領域14の間にボディ領域16が介在しているので、ソース領域4からアパーチャ領域14に向けて電子が移動することができない。そのため、ゲート電極6に電圧が印加されていないときは、半導体装置100がオフしている。ゲート電極6に電圧を印加すると、ゲート電極6に対向しているp型ボディ領域16がn型に反転する。すなわち、ソース領域4とn型領域10の間に、電子のチャネルが形成される。ソース電極2から供給される電子は、n+型ソース領域4、n型に反転したチャネル、n型アパーチャ領域14、n型半導体層22及びn+型ドレイン層20を移動し、ドレイン電極18に至る。すなわち、半導体装置100は、ゲート電極6に電圧を印加することによりオンする。半導体装置100は、ノーマリーオフ型の半導体装置である。
【0032】
上記したように、n型領域10の不純物濃度は、突部12の不純物濃度よりも濃い。すなわち、半導体基板1の表面ではアパーチャ領域14の不純物濃度が濃く、半導体基板1の深部ではアパーチャ領域14の不純物濃度が薄い。そのため、半導体装置100がオンするときには、ソース領域4とアパーチャ領域14の間が導通しやすく、半導体装置100がオフしているときには、一対のボディ領域16間のアパーチャ領域14が空乏化されやすい。すなわち、半導体装置100は、オン抵抗が小さく、さらに耐圧が高い。
【0033】
半導体装置100の製造方法を説明する。
まず、図2に示すように、MOCVD(Metal Organic Chemical Vapor Deposition)法を利用して、n+型半導体層(ドレイン層)20の表面に、n型半導体層22を結晶成長させる。次に、図3に示すように、n型半導体層22の表面に、開孔24aを有するマスク層(SiO2膜)24を形成し、n型半導体層22の表面からドライエッチングする(溝形成工程)。図2の矢印で示された範囲のn型半導体層22がエッチングされる。マスク層24に覆われているn型半導体層22はエッチングされない。溝形成工程は、n型半導体層22の一部に、突部12を形成する工程ということもできる。
【0034】
次に、図4に示すように、MOCVD法を利用して、n型半導体層22の表面上に、p型窒化物半導層26を結晶成長させる(p型窒化物半導体層形成工程)。p型窒化物半導体層形成工程では、溝17内だけでなく、突部12の表面にもp型窒化物半導層26を結晶成長させる。p型窒化物半導体層26には、p型不純物としてマグネシウム(Mg)が含まれている。次に、図5に示すように、p型窒化物半導体層26の表面に、開孔28aを有するマスク層28を形成し、開孔28aに向けてn型不純物をイオン注入する(n型領域形成工程)。具体的には、シリコンをドーズ量1×1015〜1×1016cm−2、加速電圧10〜1000keVで注入する。n型領域形成工程を経て、n型領域10が完成する。換言すると、p型窒化物半導体層26の一部が、n型領域10に変質する。n型領域10は、p型窒化物半導体層26の表面から突部12にまで達している。図5では、p型窒化物半導体層26(図4を参照)のうち、シリコンがイオン注入された範囲に符号10を付し、イオン注入されなかった範囲に符号16を付している。符号16は、図1のボディ領域16に対応している。
【0035】
n型領域形成工程では、n型領域10がp型窒化物半導体層26の表面からn型半導体層22の突部12に達するように、n型不純物をイオン注入する。換言すると、n型の半導体領域(n型領域10とn型の突部12)がp型窒化物半導体層26を分断するように、n型不純物をp型窒化物半導体層26に向けてイオン注入する。図中の矢印は、n型不純物がイオン注入される範囲を示している。なお、図5では、n型不純物が、突部12の上部に位置するp型窒化物半導体層26にだけイオン注入されており、溝17内のp型窒化物半導体層26にはイオン注入されていない。n型不純物をp型窒化物半導体層26の深部までイオン注入することなく、p型窒化物半導体層26をn型領域10によって分断することができる。なお、n型不純物は、主にp型窒化物半導体層26にイオン注入されており、突部12内にほとんどイオン注入されない。そのため、図1に示すように、半導体基板1の表面ではアパーチャ領域14の不純物濃度が濃く(n型領域10)、半導体基板1の深部ではアパーチャ領域14の不純物濃度が薄い(突部12)関係が得られる。
【0036】
次に、マスク層28を除去し、ボディ領域16の表面に開孔を有するマスク層(図示省略)を形成し、ボディ領域16の表面の一部にn型不純物をイオン注入し、ソース領域(第三のn型領域)4(図1を参照)を形成する。このときに、ソース領域4がn型半導体層22に達しないように、ボディ領域16に向けてn型不純物をイオン注入する。その後、ゲート絶縁膜8、ゲート電極6、ソース電極2及びドレイン電極18を形成する。なお、n型領域10を形成する工程に先立って、ソース領域4を形成する工程を実施してもよい。また、アパーチャ領域14とソース領域4を隔てているボディ領域16にだけゲート電極6を対向させる場合、ゲート絶縁膜をマスク層としてn型領域10及びソース領域4を形成することもできる。すなわち、n型領域10を形成する工程と、ソース領域4を形成する工程と、ゲート絶縁膜8を形成する工程は、任意の順序で実施することができる。
【0037】
図4で説明したように、本実施形態の製造方法では、溝形成工程でエッチングされなかったn型半導体層22(突部12)上にもp型窒化物半導体層26を結晶成長させる。そのため、図14で説明した従来の製造方法のように、溝317内にp型窒化物半導体層316を結晶成長させるときに、高度な制御を必要としない。また、図15で説明したように、p型窒化物半導体層316aをエッチングすることも必要としない。本製造方法によると、従来の製造方法よりも半導体装置の歩留まりが大幅に改善する。
【0038】
また、p型窒化物半導体層26(図4を参照)の表面がエッチングされないので、ボディ領域16の表面に結晶欠陥等の損傷が生じない。ゲート電極6に電圧を印加したときに、結晶欠陥が生じていないボディ領域16内にチャネルが形成される。チャネル内における電子の移動度が低下することを抑制することができる。なお、従来の製造方法のように、p型窒化物半導体層316の表面(範囲316a)をエッチングすると、例えば窒化ガリウムの結晶から窒素が抜けてしまい、結晶構造が乱れてしまう。すなわち、p型窒化物半導体層316をエッチングすると、p型窒化物半導体層316の表面に結晶欠陥が生じることを避けられない。結晶欠陥が生じたp型窒化物半導体層316に形成されるチャネル内では、結晶欠陥に電子が捕獲されるので、電子の移動度が低下してしまう。
【0039】
また、本実施形態の製造方法では、表面に結晶欠陥が生じていないボディ領域16を得ることができるので、ソース電極2とボディ領域16のコンタクト特性を良好にすることができる。そのため、ボディ領域16の電位を安定化させることができ、半導体装置100がオフしているときに安定した空乏層を形成することができる。なお、ボディ領域16の表面に結晶欠陥が生じていると、ソース電極2とボディ領域16の間に正孔(ホール)に対する障壁層が形成される。その結果、ボディ領域16の電位を安定化させることが困難となり、安定した空乏層を形成することができない。
【0040】
(第2実施形態)
図6を参照し、第2実施形態の半導体装置100aについて説明する。半導体装置100と重複する構造の説明は省略する。
半導体装置100aでは、窒化ガリウムを材料とするi型の窒化物半導体層(付加層)34が、ボディ領域16上に設けられている。半導体装置100aでは、ゲート電極6に電圧を印加すると、ゲート電極6に対向しているi型窒化物半導体層34内に電子の蓄積層が形成される。すなわち、電子のチャネルが、p型ボディ領域16内ではなく、i型窒化物半導体層34内に形成される。半導体装置100aは、半導体装置100よりも電子の移動度を高くすることができる。なお、i型窒化物半導体層34に代えて、n型窒化物半導体層34を設けてもよい。n型窒化物半導体層34を設けることにより、半導体装置100aの閾値電圧を容易に制御することができる。
【0041】
半導体装置100aの製造方法を説明する。
図4までの工程は、半導体装置100と実質的に同じため、説明を省略する。図4の工程に次いで、図7に示すように、p型窒化物半導体層26の表面に、i型の窒化物半導体層34を結晶成長させる。すなわち、不純物を含んでいない窒化物半導体を結晶成長させる(付加層形成工程)。次に、図8に示すように、窒化物半導体層34の表面に開孔28aを有するマスク層28を形成し、n型半導体層22の突部12上に位置する窒化物半導体層34の一部に、n型不純物をイオン注入する(n型領域形成工程)。本実施形態のn型領域形成工程では、n型領域10aが付加層形成工程で形成した層(窒化物半導体層34)の表面からp型窒化物半導体層26を通過して突部12に達するように、n型不純物をイオン注入する。具体的には、シリコンをドーズ量1×1015〜1×1016cm−2、加速電圧10〜1000keVで注入する。その後の工程は半導体装置100と実質的に同一である。すなわち、i型の窒化物半導体層34の表面の一部にn型不純物をイオン注入し、図6に示すn+型ソース領域(第三のn型領域)4を形成する。また、少なくともn型領域10aとソース領域4を隔てているi型の窒化物半導体層34の表面に、ゲート絶縁膜8を介してゲート電極6を形成する。なお、ソース領域4は、n型半導体層22に達していなければ、ボディ領域16内にまで形成されていてもよい。
【0042】
(第3実施形態)
図9を参照し、第3実施形態の半導体装置200について説明する。半導体装置100と重複する構造の説明は省略する。
半導体装置200では、窒化ガリウムを材料とするi型の窒化物半導体層230が、ボディ領域16上の一部に設けられている。そして、窒化ガリウム・アルミニウム(AlGaN)を材料とする窒化物半導体層232が、i型の窒化物半導体層230上に設けられている。窒化ガリウム・アルミニウムは、窒化ガリウムよりもバンドギャップの幅が広い。そのため、窒化物半導体層230と窒化物半導体層232によって、ヘテロ接合が構成されている。すなわち、ヘテロ接合面を有するチャネル部(付加層)234が、ボディ領域16上の一部に設けられている。ソース領域(第二のn型領域)204は、チャネル部234によって、n型領域210から隔てられている。
【0043】
半導体装置200の動作について説明する。
p型ボディ領域16が、i型の窒化物半導体層230に接している。すなわち、p型ボディ領域16が、ヘテロ接合を有するチャネル部234に接している。ゲート電極6に電圧を印加していない状態では、ボディ領域16からチャネル部234に向けて空乏層が形成される。空乏層は、窒化物半導体層230と窒化物半導体層232のヘテロ接合面にまで伸びている。その結果、ヘテロ接合面の伝導帯のエネルギー準位はフェルミ準位よりも上側に存在することになり、2次元電子ガス層がヘテロ接合面に形成されない。ゲート電極6の電圧を印加していない状態では、n+型ソース領域204からn型アパーチャ領域214に向けて電子が移動することができない。半導体装置200がオフしている。
【0044】
ゲート電極6に電圧を印加すると、チャネル部234に形成されていた空乏層が縮小する。窒化物半導体層230と窒化物半導体層232の間のヘテロ接合面の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになり、ヘテロ接合面に2次元電子ガス層が形成される。n+型ソース領域4からn型アパーチャ領域214に向けて電子が移動することができる。半導体装置200がオンする。
【0045】
半導体装置200の製造方法について説明する。
図4までの工程は、半導体装置100と実質的に同じため、説明を省略する。半導体装置200では、図4の工程に次いで、p型窒化物半導体層26上にi型の窒化物半導体層230と窒化物半導体層232を結晶成長させる(付加層形成工程)。その後、図10に示すように、窒化物半導体層232の表面に開孔228aを有するマスク層228を形成し、n型半導体層22の突部12上に位置する窒化物半導体層232の一部に、n型不純物をイオン注入する(n型領域形成工程)。本実施形態のn型領域形成工程では、n型領域210が付加層形成工程で形成した最上層(窒化物半導体層232)の表面から、窒化物半導体層230とp型窒化物半導体層26を通過して突部12に達するように、n型不純物をイオン注入する。具体的には、シリコンをドーズ量1×1015〜1×1016cm−2、加速電圧10〜1000keVで注入する。その後の工程は半導体装置100と実質的に同一である。すなわち、チャネル部234の表面の一部にn型不純物をイオン注入し、図9に示すn+ソース領域204を形成する。また、少なくともn型領域210とソース領域204を隔てているチャネル部234の表面に、ゲート絶縁膜8を介してゲート電極6を形成する。本実施例では、ソース領域204が窒化物半導体層230と窒化物半導体層232のヘテロ接合面に達するように、n型不純物をイオン注入する。なお、ソース領域4がヘテロ接合面に達していれば、ソース領域204がボディ領域16内にまで形成されていてもよい。但し、ソース領域204がn型半導体層22に達しないように、n型不純物をイオン注入する。その後の工程は半導体装置100と同様のため、説明を省略する。
【0046】
半導体装置200でも、n型半導体層22の突部12上にp型窒化物半導体層26を結晶成長させ、その後の工程でp型窒化物半導体層26をエッチングしない。そのため、半導体装置200も、従来の半導体装置300と比べ、歩留まりを大幅に改善することができる。
【0047】
なお、窒化物半導体層230はi型でもよいが、n型の不純物を含んできることが特に好ましい。p型窒化物半導体層16の表面にヘテロ接合面を有するチャネル部234が形成されていると、チャネル部234内を移動する電子は、p型不純物の散乱の影響により移動度が低下する。あるいは、p型窒化物半導体層16内の不純物濃度によっては、半導体装置200の閾値電圧が高くなりすぎることがある。そのため、p型窒化物半導体層16の表面に、i型又はn型の窒化物半導体層230を設けることが好ましい。i型又はn型の窒化物半導体層230を設けることにより、チャネル部234内を移動する電子は、p型不純物の散乱の影響が減少するので、移動度の低下が抑制される。また、p型窒化物半導体層16からチャネルまでの距離を遠くすることができるので、半導体装置200の閾値電圧が上昇することを抑制することができる。なお、窒化物半導体層230をn型にすれば、窒化物半導体層230をi型にするよりも半導体装置200の閾値電圧を制御し易くすることができる。
【0048】
また、半導体装置200では、ヘテロ接合面が、窒化物半導体層230と窒化物半導体層232の間に形成されている。すなわち、付加層形成工程において、2層の窒化物半導体層を結晶成長させることによってHEMTを製造している。しかしながら、p型窒化物半導体層16の表面に、p型窒化物半導体層16とはバンドギャップの幅が異なる窒化物半導体層を結晶成長させれば、その窒化物半導体層とp型窒化物半導体層16の間にヘテロ接合面が形成される。すなわち、半導体装置100aにおいて、i型の窒化物半導体層34とp型窒化物半導体層16のバンドギャップの幅を異ならせてもよい。この場合、半導体装置200に比べ、付加層形成工程で結晶成長させる窒化物半導体層の数を少なくすることができる。半導体装置の生産性を高くすることができる。
【0049】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【0050】
【図1】第1実施形態の半導体装置の要部断面図を示す。
【図2】第1実施形態の半導体装置の製造工程を示す。
【図3】第1実施形態の半導体装置の製造工程を示す。
【図4】第1実施形態の半導体装置の製造工程を示す。
【図5】第1実施形態の半導体装置の製造工程を示す。
【図6】第2実施形態の半導体装置の要部断面図を示す。
【図7】第2実施形態の半導体装置の製造工程を示す。
【図8】第2実施形態の半導体装置の製造工程を示す。
【図9】第3実施形態の半導体装置の要部断面図を示す。
【図10】第3実施形態の半導体装置の製造工程を示す。
【図11】従来の半導体装置の要部断面図を示す。
【図12】従来の半導体装置の製造工程を示す。
【図13】従来の半導体装置の製造工程を示す。
【図14】従来の半導体装置の製造工程を示す。
【図15】従来の半導体装置の製造工程における不具合を示す。
【符号の説明】
【0051】
1:半導体基板
4:ソース領域(第三のn型領域)
6:ゲート電極
10、10a、210:n型領域
16:ボディ領域(p型窒化物半導体層)
17:溝
22:n型半導体層
34、234:付加層
100、100a、200:半導体装置
204:ソース領域(第二のn型領域)
【特許請求の範囲】
【請求項1】
半導体装置の製造方法であって、
n型半導体層の表面の一部をエッチングして溝を形成する溝形成工程と、
前記溝の内外に亘る前記n型半導体層の表面上にp型窒化物半導体層を結晶成長させるp型窒化物半導体層形成工程と、
前記溝形成工程でエッチングされなかった範囲の前記n型半導体層の上部に位置する前記p型窒化物半導体層の少なくとも一部にn型不純物を注入し、前記p型窒化物半導体層の表面から前記n型半導体層に達するn型領域を形成するn型領域形成工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項2】
前記p型窒化物半導体層形成工程と前記n型領域形成工程の間に、前記p型窒化物半導体層の表面上にn型又はi型の窒化物半導体層を1層以上結晶成長させる付加層形成工程が付加されており、
前記n型領域形成工程では、前記付加層形成工程で形成した最上層の表面から前記p型窒化物半導体層を通過して前記n型半導体層の表面に至る深さ範囲にn型不純物を注入することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記付加層形成工程では、p型窒化物半導体層の表面にn型の窒化物半導体層を結晶成長させることを含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記付加層形成工程では、バンドギャップを異にする窒化物半導体層を2層以上結晶成長させることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項5】
前記付加層形成工程では、p型窒化物半導体層の表面にn型の窒化物半導体層を結晶成長させ、そのn型の窒化物半導体層の表面にバンドギャップを異にする窒化物半導体層を結晶成長させることを含むことを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記溝形成工程で溝が形成された範囲の前記付加層の表面の一部にn型不純物を注入し、前記n型半導体層に達しない深さの第二のn型領域を形成する工程と、
少なくとも前記n型領域と前記第二のn型領域を分離している範囲の前記付加層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程が付加されていることを特徴とする請求項2から5のいずれか一項に記載の半導体装置の製造方法。
【請求項7】
前記溝形成工程で溝が形成された範囲の前記p型窒化物半導体層の表面の一部にn型不純物を注入し、前記n型半導体層に達しない深さの第三のn型領域を形成する工程と、
少なくとも前記n型領域と前記第三のn型領域を分離している範囲のp型窒化物半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程が付加されていることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項8】
前記p型窒化物半導体層形成工程とゲート絶縁膜を形成する工程の間に、
少なくとも前記n型領域と前記第三のn型領域を分離している範囲のp型窒化物半導体層の表面上にn型又はi型の窒化物半導体層を結晶成長させる工程が付加されていることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記n型領域の不純物濃度が前記n型半導体層の不純物濃度よりも濃いことを特徴とする請求項1から8のいずれか一項に記載の半導体装置の製造方法。
【請求項1】
半導体装置の製造方法であって、
n型半導体層の表面の一部をエッチングして溝を形成する溝形成工程と、
前記溝の内外に亘る前記n型半導体層の表面上にp型窒化物半導体層を結晶成長させるp型窒化物半導体層形成工程と、
前記溝形成工程でエッチングされなかった範囲の前記n型半導体層の上部に位置する前記p型窒化物半導体層の少なくとも一部にn型不純物を注入し、前記p型窒化物半導体層の表面から前記n型半導体層に達するn型領域を形成するn型領域形成工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項2】
前記p型窒化物半導体層形成工程と前記n型領域形成工程の間に、前記p型窒化物半導体層の表面上にn型又はi型の窒化物半導体層を1層以上結晶成長させる付加層形成工程が付加されており、
前記n型領域形成工程では、前記付加層形成工程で形成した最上層の表面から前記p型窒化物半導体層を通過して前記n型半導体層の表面に至る深さ範囲にn型不純物を注入することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記付加層形成工程では、p型窒化物半導体層の表面にn型の窒化物半導体層を結晶成長させることを含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記付加層形成工程では、バンドギャップを異にする窒化物半導体層を2層以上結晶成長させることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項5】
前記付加層形成工程では、p型窒化物半導体層の表面にn型の窒化物半導体層を結晶成長させ、そのn型の窒化物半導体層の表面にバンドギャップを異にする窒化物半導体層を結晶成長させることを含むことを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記溝形成工程で溝が形成された範囲の前記付加層の表面の一部にn型不純物を注入し、前記n型半導体層に達しない深さの第二のn型領域を形成する工程と、
少なくとも前記n型領域と前記第二のn型領域を分離している範囲の前記付加層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程が付加されていることを特徴とする請求項2から5のいずれか一項に記載の半導体装置の製造方法。
【請求項7】
前記溝形成工程で溝が形成された範囲の前記p型窒化物半導体層の表面の一部にn型不純物を注入し、前記n型半導体層に達しない深さの第三のn型領域を形成する工程と、
少なくとも前記n型領域と前記第三のn型領域を分離している範囲のp型窒化物半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程が付加されていることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項8】
前記p型窒化物半導体層形成工程とゲート絶縁膜を形成する工程の間に、
少なくとも前記n型領域と前記第三のn型領域を分離している範囲のp型窒化物半導体層の表面上にn型又はi型の窒化物半導体層を結晶成長させる工程が付加されていることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記n型領域の不純物濃度が前記n型半導体層の不純物濃度よりも濃いことを特徴とする請求項1から8のいずれか一項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2009−283692(P2009−283692A)
【公開日】平成21年12月3日(2009.12.3)
【国際特許分類】
【出願番号】特願2008−134391(P2008−134391)
【出願日】平成20年5月22日(2008.5.22)
【出願人】(000003609)株式会社豊田中央研究所 (4,200)
【出願人】(000003207)トヨタ自動車株式会社 (59,920)
【Fターム(参考)】
【公開日】平成21年12月3日(2009.12.3)
【国際特許分類】
【出願日】平成20年5月22日(2008.5.22)
【出願人】(000003609)株式会社豊田中央研究所 (4,200)
【出願人】(000003207)トヨタ自動車株式会社 (59,920)
【Fターム(参考)】
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