半導体装置及びその製造方法
【課題】従来技術に於いては、ゲート電極とバリア層との間に絶縁膜を挟む構造のため、相互コンダクタンスが増加する。相互コンダクタンスを低下させることなく、ゲート電極とソース/ドレイン電極間に生じる寄生抵抗を低減化する。
【解決手段】ソース/ドレイン電極7A,7Bの直下に位置するバリア層4の領域4A,4Bが、電子がトンネル出来る程度に十分に薄い厚みを有しており、バリア層4の各領域4A,4Bの下側のチャネル層3には高濃度n型不純物領域6A,6Bが存在している。そして、少なくとも高濃度n型不純物領域A,6B間の全てを覆う様に、バリア層4の内で領域4A,4Bで挟まれた領域4Cの表面上に、ゲート電極8が形成されている。
【解決手段】ソース/ドレイン電極7A,7Bの直下に位置するバリア層4の領域4A,4Bが、電子がトンネル出来る程度に十分に薄い厚みを有しており、バリア層4の各領域4A,4Bの下側のチャネル層3には高濃度n型不純物領域6A,6Bが存在している。そして、少なくとも高濃度n型不純物領域A,6B間の全てを覆う様に、バリア層4の内で領域4A,4Bで挟まれた領域4Cの表面上に、ゲート電極8が形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置及びその製造方法に関する。より詳細には、本発明は、窒化物を含む半導体(以下「窒化物半導体」と言う。)から成るヘテロ接合電界効果型トランジスタとその製造方法とに関する。
【背景技術】
【0002】
従来の窒化物半導体から成るヘテロ接合電界効果型トランジスタでは、ゲート電極とソース/ドレイン電極間の寄生抵抗を低減させる目的で、ゲート電極端まで高濃度n型不純物領域を形成する場合には、ゲート電極と高濃度n型不純物領域とが直接に接しない様に、ゲート電極直下に絶縁膜を形成している(特許文献1参照)。
【0003】
【特許文献1】特開2006−222160号公報(第9頁、図6、図7)
【発明の開示】
【発明が解決しようとする課題】
【0004】
窒化物半導体から成るヘテロ接合電界効果型トランジスタを高周波化するためには、ゲート電極とソース・ドレイン電極間に生じる寄生抵抗を低減することが望ましい。ゲート電極端まで高濃度n型不純物領域を形成することは、上記の寄生抵抗を低減する有効な手段の一つであるが、ゲート電極と高濃度n型不純物領域とが直接に接すると、そこを電流が流れてトランジスタとして動作しない。これを防ぐために、従来の方法では、ゲート電極の下側に絶縁膜を形成する必要があった。
【0005】
しかし、この様にゲート電極の下側に絶縁膜を形成すると、ゲート電極からチャネル(ヘテロ界面)までの距離が遠くなり、相互コンダクタンスが低下し、トランジスタの高周波化にとっては悪影響となる。しかも、上記絶縁膜は、蒸着法やプラズマ-CVD法等の各種CVD法によって形成するのが一般的であるが、その様なエピタキシャル膜の成長後に上記絶縁膜を形成する方法では、半導体と絶縁膜との界面にトラップ準位が発生し、窒化物半導体から成るヘテロ接合電界効果型トランジスタに特有の電流コラプスが発生する要因となりかねない。
【0006】
この発明は斯かる問題点の認識を踏まえて成されたものであり、その目的は、ゲート電極の下側に絶縁膜を形成することなく、ゲート電極と高濃度n型不純物領域とが直接に接触しない構造を実現することで、相互コンダクタンスの減少を抑制しつつ、ゲート電極とソース/ドレイン電極間の寄生抵抗を低減可能な半導体装置とその製造方法とを提供することにある。
【課題を解決するための手段】
【0007】
この発明の主題に係る半導体装置は、第1窒化物半導体から成るチャネル層と、前記チャネル層の表面上に形成され、前記第1窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層と、前記バリア層の表面上に形成されたゲート電極と、前記ゲート電極を挟んで対向する様に前記バリア層の表面上に形成された第1及び第2ソース/ドレイン電極と、前記チャネル層の前記表面の内で前記第1ソース/ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第1高濃度不純物領域と、前記チャネル層の前記表面の内で前記第2ソース/ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第2高濃度不純物領域とを備えており、前記バリア層の内で少なくとも前記第1及び第2ソース/ドレイン電極の直下部分を含む第1及び第2薄層化領域は、電子がトンネル出来る程度の厚さを有しており、前記バリア層の内で少なくとも前記ゲート電極の直下に位置する部分を含み且つ前記第1及び第2薄層化領域で挟まれた領域の膜厚は、前記第1及び第2薄層化領域の膜厚よりも厚く、前記第1高濃度不純物領域と前記第2高濃度不純物領域間の距離をLn、前記第1及び第2薄層化領域間の距離をLE、前記ゲート電極の長さをLgとすると、Ln≦Lg≦LEの関係が成立することを特徴とする。
【0008】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【0009】
本発明の主題によれば、ゲート電極とバリア層との間に絶縁膜を挟むことなく、ゲート電極と各高濃度不純物領域とが接触しない構造を実現することが出来る。これによって、相互コンダクタンスを低下させること無く、ゲート電極と各ソース/ドレイン電極間に生じる寄生抵抗を低減することが出来る。
【発明を実施するための最良の形態】
【0010】
(実施の形態1)
本実施の形態の特徴点は、「窒化物半導体から成るヘテロ接合電界効果型トランジスタに於いて、各ソース/ドレイン電極の下側のバリア層が、電子がトンネルできる程度に十分に薄く形成されており、且つ、その各バリア層の下側のチャネル層内に高濃度n型不純物領域が存在し、更に、平面視に於いて少なくとも高濃度n型不純物領域間の全てを覆う様に、各ソース/ドレイン電極の下側のバリア層よりも厚みが厚いバリア層の領域上にゲート電極が形成されている構造とする」点にある。以下、当該特徴点を、図面を参照しつつ、詳述することとする。
【0011】
図1は、本実施の形態に係る窒化物半導体から成るヘテロ接合電界効果型トランジスタの構造の一例を示す縦断面図である。
【0012】
図1に於いて、最下層は半絶縁性SiC基板1であり、半絶縁性SiC基板1の上に、バッファ層2を介して、GaN(第1窒化物半導体)から成るチャネル層3が形成されている。更に、チャネル層3の表面3S1上には、チャネル層3との界面に於いてヘテロ接合を形成する、Al0.2Ga0.8N(第2窒化物半導体)から成るバリア層4が、形成されている。ここで、Al0.2Ga0.8N(第2窒化物半導体)のバンドギャップは、GaN(第1窒化物半導体)のそれよりも大きい。領域5は、素子分離領域である。又、バリア層4の内で略中央部の領域4Cの表面上に形成された領域8は、例えばNi/Auから成るゲート電極である。更に、領域7A及び7Bは、ゲート電極8を挟んで対向する様にバリア層4の内で第1及び第2薄層化領域4A,4Bの表面上にそれぞれ形成された、共にTi/Alから成る第1及び第2ソース/ドレイン電極である。更に、Siが高濃度で含まれる第1高濃度n型不純物領域6Aが、チャネル層3の表面3S1の内で第1ソース/ドレイン電極7Aの下方部分から、チャネル層3内部に向けて、且つ、平面視に於いてその端部がゲート電極端よりも内側にまで広がる様に、形成されている。同様に、Siが高濃度で含まれる第2高濃度n型不純物領域6Bが、チャネル層3の表面3S1の内で第2ソース/ドレイン電極7Bの下方部分から、チャネル層3内部に向けて、且つ、平面視に於いてその端部がゲート電極端よりも内側にまで広がる様に、形成されている。
【0013】
更に図1に於いて、オーミック接触を実現するために、バリア層4の内で少なくとも第1及び第2ソース/ドレイン電極7A,7Bの直下部分を含む第1及び第2薄層化領域4A,4Bは、共に、電子がトンネル出来る程度の厚さ(3nm以下)を有している。そして、バリア層4の内で少なくともゲート電極8の直下に位置する部分を含み且つ第1及び第2薄層化領域4A,4Bで挟まれた領域4Cの膜厚は、第1及び第2薄層化領域4A,4Bの膜厚よりも厚い。又、ゲート電極8は、第1及び第2ソース/ドレイン電極7A,7Bの下側のチャネル層3内に形成された第1及び第2高濃度不純物領域6A,6Bの間の領域を平面視に於いて全て覆う様に、バリア層4の領域4C上に形成された構造となっている。即ち、第1高濃度不純物領域6Aと第2高濃度不純物領域6B間の距離をLn、第1及び第2薄層化領域4A,4B間の距離をLE、ゲート電極8の長さをLgとすると、Ln<Lg<LEの関係が成立する。
【0014】
この様な構造にすることによって、ゲート電極8とバリア層4との間に絶縁膜を挟むことなく、ゲート電極8と各高濃度n型不純物領域6A,6Bが接触しない構造とすることが出来る。これによって、相互コンダクタンスを低下させること無く、ゲート電極8と各ソース/ドレイン電極7A,7B間に生じる寄生抵抗を低減することが出来る。
【0015】
以上の通り、図1に例示する本実施の形態では、代表的な条件について記載したが、以下の実施の形態1の各変形例に示す様な条件下に於いても、同様の効果が得られる。尚、後述する図2〜図8に於いて、図1と同一の参照符号を付したものは、図1に於いて対応する構成要素と同一又はこれに相当するものに該当する。
【0016】
<変形例1>
図1における半絶縁性SiC基板1に代えて、Si基板、サファイア基板、GaN基板又はAlN基板等を用いても良い。
【0017】
<変形例2>
図1に於けるチャネル層3とバリア層4との関係については、バリア層4を構成する窒化物半導体のバンドギャップがチャネル層3を形成する窒化物半導体のバンドギャップよりも大きければ良い。従って、必ずしも図1に示す様に、チャネル層3を形成する窒化物半導体をGaNで、バリア層4を構成する窒化物半導体をAl0.2Ga0.8で構成する必要性はなく、例えば、チャネル層3をInaAlbGa1-a-bNで構成されている層とし、他方、バリア層4をIncAldGa1-c-dNで構成される層に設定しても良い。
【0018】
<変形例3>
図1に於けるチャネル層3及びバリア層4の構造に代えて、チャネル層3がAlbGa1-bNで構成され、バリア層4がAldGa1-dN(0≦b<1、0<d≦1、b<d)で構成されていても良い(図1に示す構造はその一例である。)。この場合には、バリア層4に大きな分極効果が発生するため、ヘテロ界面に高濃度の2次元電子ガスを発生させることが出来る。従って、本変形例に係る構造は、トランジスタの大電流化、更には高出力化にとって有利であり、より好ましい構造と言える。
【0019】
<変形例4>
ヘテロ接合電界効果型トランジスタでは、チャネル層3に用いる半導体材料の絶縁破壊電界が高い程に、耐圧が高くなる。AlbGa1-bNは、そのAl組成がより高い程にそのバンドギャップが大きく絶縁破壊電界が高いため、変形例3の構造に於いて、チャネル層3に用いるAlbGa1-bNに関しては、よりAl組成が高い(bが1に近い)方が好ましい。
【0020】
又、バリア層4に用いる半導体材料のバンドギャップが大きい程に、バリア層4を介してゲート電極8からヘテロ界面へ流れるゲートリーク電流が流れにくくなるため、バリア層4として用いるAldGa1-dNについても同様に、よりAl組成が高い方が好ましく、バリア層4をAlN(AldGa1-dNのdが1の場合)で構成する場合に、最もリーク電流を低減することが出来る。
【0021】
<変形例5>
変形例2〜4に示したチャネル層3及びバリア層4は、必ずしも同一組成の1層からなる構造である必要性はなく、In組成、Al組成、Ga組成(a,b,c,d)が異なる数層から成る多層膜であっても構わない。又、これらの層には、上記窒化物半導体において、n型又はp型の不純物が含まれていても良い。
【0022】
<変形例6>
図2の縦断面図に示す様に、チャネル層3とバリア層4との間に、厚さ0.1nm〜5nmのInN、GaN或いはAlNから成る薄いスペーサ層9を挿入しても構わない。この様な2元系の半導体層から成るスペーサ層9を挿入することによって、ヘテロ界面の電子移動度を向上させ、大きなドレイン電流を流すことが出来る。
【0023】
<変形例7>
図1に於いて、第1及び第2薄層化領域4A,4Bを除くバリア層4の部分の表面を、厚さ0.1nm〜5nmのGaNから成る薄いキャップ層10で以って被覆しても良い。(図3参照)。即ち、図3に於いて、領域4Cの表面は、厚みが0.1nm〜5nmの範囲内にあるGaNから成るキャップ層で被覆されている。この様な構造にすることによって、ゲート電極8のショットキー障壁がより高くなり、耐圧をより高くすることが出来る。
【0024】
<変形例8>
図1に於ける第1及び第2ソース/ドレイン電極7A,7Bの各々は、必ずしもTi/Alで形成されている必要性はなく、オーミック特性が得られるのであれば、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、W等の金属、若しくは、これらの金属から構成される多層膜で形成されていても良い。
【0025】
<変形例9>
図1に於ける各ソース/ドレイン電極7A,7B直下の各高濃度n型不純物領域6A,6Bに関しては、必ずしもn型不純物の濃度が一定である必要性はなく、n型不純物の濃度が領域内で分布していても良い。特に、ゲート電極8側からソース/ドレイン電極7A,7B側に向けてn型不純物濃度を高くする様な構造を採用するときには、ドレイン電極に高電圧を印加した際にゲート電極8のドレイン電極側の端に集中する電界を緩和することが出来、高耐圧化することが出来ると言う利点がある。
【0026】
<変形例10>
図1に於けるバリア層4に関しては、ゲート電極8の下側の領域4Cが薄層化されていなければ、その他の領域は、電子がトンネル出来る程度に薄層化されていても良い。例えば、バリア層4が図4に示す様な構造となっていても構わない。
【0027】
<変形例11>
図1に於ける各ソース/ドレイン電極7A,7Bは、必ずしもバリア層4の薄層化された領域4A,4B内の一部のみを覆う様に形成されている必要性はなく、少なくともその一部が薄層化された領域4A,4B上に形成されていれば、薄層化されていない領域にまで食み出して形成されていても構わない(図5参照)。ソース/ドレイン電極7A,7Bにおける接触抵抗は、電極の面積が大きい程に低くなるため、薄層化された領域4A,4Bの全てを覆う様に、各ソース/ドレイン電極7A,7Bを形成することがより好ましい。
【0028】
<変形例12>
高濃度n型不純物領域6A,6B間の距離をLn、バリア層4の薄層化された領域4A,4B間の距離をLE、ゲート電極8の長さをLgとすると、図1に於いて、これらの長さは、Ln<Lg<LEになっているが、Ln≦Lg≦LEの関係を満たせば、本実施の形態に記載した効果は同様に得られるため、必ずしもLn<Lg<LEになっている必要性はない。従って、例えば、図6に示す様なLn<Lg=LE、或いは、図7に示す様なLn=Lg=LEの関係を満たす構造となっていても良い。
【0029】
<変形例13>
図7に示すLn=Lg=LEの関係が成立する場合には、各ソース/ドレイン電極7A,7Bの下側の領域は、チャネル層3だけではなくバリア層4も高濃度n型不純物領域6A,6Bとなっていても(図8)、ゲート電極8と各高濃度n型不純物領域6A,6Bとが直接には接しない。従って、この様な構造になっていても構わない。
【0030】
<変形例14>
図1に於けるゲート電極8は、必ずしもNi/Auで形成されている必要性はなく、Ti、Al、Pt、Au、Ni、Pd等の金属、IrSi、PtSi、NiSi2等のシリサイド、或いは、TiN、WN等の窒化物金属、若しくは、これらから構成される多層膜で形成されていても良い。
【0031】
<変形例15>
本実施の形態に於けるゲート電極8と各ソース/ドレイン電極7A,7Bは、これらの直下の領域の性質が異なるため、これらは同一の材料でもゲート電極8、各ソース/ドレイン電極7A,7Bとして機能することが出来る。従って、ゲート電極8と第1ソース/ドレイン電極7Aと第2ソース/ドレイン電極7Bとは、必ずしも異なる材料で構成されている必要性はなく、同じ材料で構成されていても良い。この場合には、ゲート電極8と第1及び第2ソース/ドレイン電極7A,7Bとを同時に形成することが出来るため、デバイス形成プロセスを簡略化することが出来ると言う利点がある。
【0032】
<変形例16>
上述した構造は全て個々に採用する必要性はなく、それぞれを組み合わせた構造としても良い。
【0033】
(実施の形態2)
図9は、図1に示す構造に於いて、ゲート電極8直下のバリア層4の領域4Cの厚さを20nmに設定した場合(AlGaNバリア層4のAl組成は0.2)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いたものである。計算は、ポアソン方程式とシュレディンガー方程式とを自己無撞着に解いたものである。図9に示す様に、バリア層4の領域4Cの厚さが20nmの場合には、ヘテロ界面に高濃度(2E+20cm-3)の2次元電子ガス(2DEG)が発生しており、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオン型のトランジスタが形成される。
【0034】
他方、図10は、ゲート電極8直下のバリア層4の領域4Cの厚さを4nmに設定した場合(AlGaNバリア層4のAl組成は0.2)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を同様の計算方法によって導いたものである。この場合には、ヘテロ界面に2次元電子ガス(2DEG)は発生しておらず、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオフ型のトランジスタが形成される。トランジスタをスイッチング素子等のパワーデバイスとして用いる場合には、異常時の安全確保のため、しきい値が正となるノーマリオフ型のトランジスタが望まれている。窒化物半導体から成るヘテロ接合電界効果型トランジスタの場合、バリア層4の領域4Cの厚さ及びチャネル層3とバリア層4を構成する原子の混晶比(例えばAlGaNの場合にはAl組成)を制御することによって、図10に示した様なゲート電極に電圧を印加しない状態でヘテロ界面に2次元電子ガスを発生させないことが可能であり、その様な構造とすることによって、ノーマリオフ型のトランジスタを作製することが可能となる。
【0035】
(実施の形態3:製造方法例)
図11〜図17は、図1に示す構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。これらの図11〜図17に於いて、図1〜図8と同一の参照符号を付したものは、対応する構成要素と同一又はこれに相当するものである。
【0036】
先ず、図11に示す様に、基板1上に、MOCVD法、MBE法等のエピタキシャル成長法を適用することで、バッファ層2、チャネル層(GaN)3、及びバリア層(Al0.2Ga0.8N)4を、それぞれ下から順にエピタキシャル成長させる。
【0037】
次に、図12に示す様に、レジストパターン11等をマスクとして、イオン注入法等を用いて、Si等の窒化物半導体においてn型となるイオンを所望の領域に打ち込む。
【0038】
その後、図13に示す様に、RTA(Rapid Thermal Annealing)法等を用いて、ドーピングしたイオンを活性化させて、高濃度n型不純物領域6A,6Bを、チャネル層3とバリア層4との界面からチャネル層3内部に向けて形成する。ここで、チャネル層3とバリア層4とはそれを構成する材料が異なるため、打ち込まれたイオンが活性化する温度も異なる。バリア層4を構成する材料はチャネル層4を構成する材料よりもバンドギャップが大きく熱的に安定であるため、打ち込まれたイオンが活性化する温度もチャネル層3よりもバリア層4の方が高くなる。従って、チャネル層3に打ち込まれたイオンが活性化する温度よりも高く、且つ、バリア層4内に打ち込まれたイオンが活性化する温度よりも低い温度にて熱(RTA)処理を行なうことによって、チャネル層4に打ち込まれたイオンのみを活性化させることが出来る。例えば、チャネル層3としてGaN、バリア層4としてAl0.2Ga0.8Nを用いた場合には、800℃〜1500℃の範囲内の温度で熱処理を行なえば良い。
【0039】
次に、図14に示す様に、レジストパターン等をマスクとして、例えばイオンミリングやCl2を用いたドライエッチング法によって、バリア層4の所望の領域(各高濃度n型不純物領域6A,6Bの表面の一部の上部に該当する部分:薄層化領域)4A,4Bを、電子がトンネル出来る程度の厚さに薄層化する。
【0040】
次に、図15に示す様に、例えばTi、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、W等の金属、若しくは、これらの金属から構成される多層膜から成る第1及び第2ソース/ドレイン電極7A,7Bを、それぞれ第1及び第2薄層化領域4A,4B上に、蒸着法やスパッタ法を用いて堆積した上で、リフトオフ法等により形成する。
【0041】
その上で、図16に示す様に、トランジスタを作製する領域外のチャネル層3及びバリア層4に、例えばイオン注入法やエッチング等を用いて素子分離領域5を形成する。図16には、イオン注入法による方法を示した。
【0042】
次に、図17に示す様に、例えばTi、Al、Pt、Au、Ni、Pd等の金属、或いはIrSi、PtSi、NiSi2等のシリサイド、或いはTin、WN等の窒化物金属、若しくは、これらから構成される多層膜から成るゲート電極8を、蒸着法やスパッタ法を用いて堆積し、リフトオフ法等によりバリア層4の領域4Cの表面上に形成する。
【0043】
以上の方法により、図1に示す構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。
【0044】
以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、配線、バイアホール等の形成プロセスを経て、図17に示す構造はデバイスとして用いられる。
【0045】
尚、上記では、代表的な条件について述べたが、下記の実施の形態3の各変形例に示す様な条件下に於いても、実施の形態1で既述した効果が得られる窒化物半導体から成るヘテロ接合電界効果型トランジスタを作製することが出来る。
【0046】
<変形例1>
図11に示すチャネル層3及びバリア層4の成長時に、AlGaNの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度、時間を調整し、チャネル層3及びバリア層4を所望の組成、膜厚に設定することで、実施の形態1の変形例2〜5に示した様々な窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
【0047】
<変形例2>
図11に示すチャネル層3及びバリア層4の成長時に、AlGaNの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度、時間を調整し、チャネル層3及びバリア層4を所望のAl組成に、且つ、バリア層4の膜厚を所望の膜厚に各々設定することで、実施の形態2(図10参照)に示したノーマリオフ型の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
【0048】
<変形例3>
図11に示すチャネル層3を成長した後に、厚さ0.1nm〜5nmのInN、GaN或いはAlNから成る薄いスペーサ層9を成長し、その後にバリア層4を成長すると、実施の形態1の変形例6(図2)に示した構造が得られる。
【0049】
<変形例4>
図11に示すバリア層4を成長した後に、厚さ0.1nm〜5nmのGaNから成る薄いキャップ層10を成長すると、実施の形態1の変形例7(図3)に示した構造が得られる。
【0050】
<変形例5>
図12に示すレジストパターン11の形成及びイオン注入を、レジストパターン、注入条件(注入エネルギー、注入量)を変えて数回繰り返して行なうことにより、実施の形態1の変形例9に記載した様なn型不純物濃度が分布した高濃度n型不純物領域6A,6Bを形成することが出来る。
【0051】
<変形例6>
図14に示す一部のバリア層4を薄層化する工程のレジストパターンを変更し、その開口部をより外側に広げると、実施の形態1の変形例10(図4)に示す様な構造が得られる。
【0052】
<変形例7>
図15に示すソース/ドレイン電極7A,7Bの形成工程に於けるレジストパターンを変更し、その開口部を前工程にて薄層化された領域よりも広く設定することにより、実施の形態1の変形例11(図5)に示す様な構造が得られる。
【0053】
<変形例8>
図15に示すソース/ドレイン電極7A,7Bの形成と図17に示すゲート電極8の形とを、同一工程として行なっても良い。これにより、デバイス作製プロセスの簡略化を図ることが出来、この場合、実施の形態1の変形例15で記載した様な、ソース/ドレイン電極7A,7Bとゲート電極8とが同じ材料で構成されることになる。
【0054】
<変形例9>
図11〜図17に示すヘテロ接合電界効果型トランジスタ作製工程において、図17に示すゲート電極8の形成は、必ずしも素子分離領域5の形成後に行なう必要性はなく、図11に示すエピタキシャル層の成長後であれば、順番を入れ替えても良い。例えば、図14に示す一部のバリア層4を薄層化する前に、ゲート電極8を形成しても良い。この場合、ゲート電極8を次工程のエッチング時のマスクとして用いることで、実施の形態1の変形例12(図6)に示す様なLn<Lg=LEとなる構造になる。又、図12〜図13に示す高濃度n型不純物領域6の形成前にゲート電極8を形成しても良い。この場合、ゲート電極8を次工程のイオン注入時及びエッチング時のマスクとして用いることで、実施の形態1の変形例12(図7)に示す様なLn=Lg=LEとなる構造になる。更に、この後の活性化プロセスに於いて、バリア層に打ち込まれたイオンが活性化される温度以上で熱(RTA)処理を行なうことによって、バリア層内のイオンも活性化され、実施の形態1の変形例13(図8)に示す様な構造が得られる。但し、図13に於ける活性化プロセスでは、1000℃を超える温度にて熱処理を行なう場合があるため、この工程の前に、ゲート電極8を形成すると、ゲート電極8として用いる材料が変質して、リーク電流の増加等、デバイス特性の劣化に繋がる可能性がある。従って、ゲート電極8の形成は、活性化プロセス後に行なわれることが好ましい。又、図15に示すソース/ドレイン電極7A,7Bの形成時にも、接触抵抗低減化のために、400℃〜1000℃程度の熱処理が行なわれる場合があるため、同様の理由で、ゲート電極8の形成は、ソース/ドレイン電極7A,7Bの形成後に行なわれることがより好ましい。
【0055】
<変形例10>
図11〜図17に示すヘテロ接合電界効果型トランジスタ作製工程に於いて、図16に示す素子分離領域5の形成は、必ずしもソース/ドレイン電極7A,7Bの形成後に行なう必要性は無く、図11に示すエピタキシャル層の成長後であれば、工程の順番を入れ替えても良い。例えば、ソース/ドレイン電極7A,7Bを形成する前に、素子分離領域5を形成しても構わない。但し、図13に於ける活性化プロセスでは、1000℃を超える温度にて熱処理を行なう場合があるため、この工程の前に、素子分離領域5を形成すると、熱による悪影響によって、素子分離特性の劣化に繋がる可能性がある。従って、素子分離領域5の形成は、活性化プロセス後に行なわれることが好ましい。又、図15に示すソース/ドレイン電極7A,7Bの形成時にも、接触抵抗低減化のために、400℃〜1000℃程度の熱処理が行なわれる場合があるため、同様の理由で、素子分離領域5の形成は、ソース/ドレイン電極7A,7Bの形成後に行なわれることがより好ましい。
【0056】
<変形例11>
図11〜図17に示すヘテロ接合電界効果型トランジスタ作製工程に於いて、図14に示す一部のバリア層4を薄層化する工程は、必ずしも図13に示す活性化プロセスの後に行なう必要性は無く、図11に示すエピタキシャル層成長後、或いは、図12に示すイオン注入工程後に行なっても構わない。
【0057】
(付記)
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【0058】
この発明は、例えば、窒化物半導体から成るヘテロ接合電界効果型トランジスタに適用して好適である。
【図面の簡単な説明】
【0059】
【図1】本発明の実施の形態1に係る半導体装置の構造を示す縦断面図である。
【図2】本発明の実施の形態1の変形例6に係る半導体装置の構造を示す縦断面図である。
【図3】本発明の実施の形態1の変形例7に係る半導体装置の構造を示す縦断面図である。
【図4】本発明の実施の形態1の変形例10に係る半導体装置の構造を示す縦断面図である。
【図5】本発明の実施の形態1の変形例11に係る半導体装置の構造を示す縦断面図である。
【図6】本発明の実施の形態1の変形例12に係る半導体装置の構造を示す縦断面図である。
【図7】本発明の実施の形態1の変形例12に係る半導体装置の他の構造を示す縦断面図である。
【図8】本発明の実施の形態1の変形例13に係る半導体装置の他の構造を示す縦断面図である。
【図9】図1に示す構造に於いて、ゲート電極直下のバリア層の領域の厚さを20nmとした場合(AlGaNバリア層4のAl組成は0.2)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いた結果を示す図である。
【図10】図1に示す構造に於いて、ゲート電極直下のバリア層の領域の厚さを4nmとした場合(AlGaNバリア層4のAl組成は0.2)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いた結果を示す図である。
【図11】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図12】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図13】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図14】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図15】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図16】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図17】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【符号の説明】
【0060】
1 半絶縁性基板、2 バッファ層、3 チャネル層、4 バリア層、4A,4B 薄層化領域、5 素子分離領域、6A,6B 高濃度n型不純物領域、7A,7B ソース/ドレイン電極、8 ゲート電極、9 スペーサ層、10 キャップ層、11 レジストマスク。
【技術分野】
【0001】
この発明は、半導体装置及びその製造方法に関する。より詳細には、本発明は、窒化物を含む半導体(以下「窒化物半導体」と言う。)から成るヘテロ接合電界効果型トランジスタとその製造方法とに関する。
【背景技術】
【0002】
従来の窒化物半導体から成るヘテロ接合電界効果型トランジスタでは、ゲート電極とソース/ドレイン電極間の寄生抵抗を低減させる目的で、ゲート電極端まで高濃度n型不純物領域を形成する場合には、ゲート電極と高濃度n型不純物領域とが直接に接しない様に、ゲート電極直下に絶縁膜を形成している(特許文献1参照)。
【0003】
【特許文献1】特開2006−222160号公報(第9頁、図6、図7)
【発明の開示】
【発明が解決しようとする課題】
【0004】
窒化物半導体から成るヘテロ接合電界効果型トランジスタを高周波化するためには、ゲート電極とソース・ドレイン電極間に生じる寄生抵抗を低減することが望ましい。ゲート電極端まで高濃度n型不純物領域を形成することは、上記の寄生抵抗を低減する有効な手段の一つであるが、ゲート電極と高濃度n型不純物領域とが直接に接すると、そこを電流が流れてトランジスタとして動作しない。これを防ぐために、従来の方法では、ゲート電極の下側に絶縁膜を形成する必要があった。
【0005】
しかし、この様にゲート電極の下側に絶縁膜を形成すると、ゲート電極からチャネル(ヘテロ界面)までの距離が遠くなり、相互コンダクタンスが低下し、トランジスタの高周波化にとっては悪影響となる。しかも、上記絶縁膜は、蒸着法やプラズマ-CVD法等の各種CVD法によって形成するのが一般的であるが、その様なエピタキシャル膜の成長後に上記絶縁膜を形成する方法では、半導体と絶縁膜との界面にトラップ準位が発生し、窒化物半導体から成るヘテロ接合電界効果型トランジスタに特有の電流コラプスが発生する要因となりかねない。
【0006】
この発明は斯かる問題点の認識を踏まえて成されたものであり、その目的は、ゲート電極の下側に絶縁膜を形成することなく、ゲート電極と高濃度n型不純物領域とが直接に接触しない構造を実現することで、相互コンダクタンスの減少を抑制しつつ、ゲート電極とソース/ドレイン電極間の寄生抵抗を低減可能な半導体装置とその製造方法とを提供することにある。
【課題を解決するための手段】
【0007】
この発明の主題に係る半導体装置は、第1窒化物半導体から成るチャネル層と、前記チャネル層の表面上に形成され、前記第1窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層と、前記バリア層の表面上に形成されたゲート電極と、前記ゲート電極を挟んで対向する様に前記バリア層の表面上に形成された第1及び第2ソース/ドレイン電極と、前記チャネル層の前記表面の内で前記第1ソース/ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第1高濃度不純物領域と、前記チャネル層の前記表面の内で前記第2ソース/ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第2高濃度不純物領域とを備えており、前記バリア層の内で少なくとも前記第1及び第2ソース/ドレイン電極の直下部分を含む第1及び第2薄層化領域は、電子がトンネル出来る程度の厚さを有しており、前記バリア層の内で少なくとも前記ゲート電極の直下に位置する部分を含み且つ前記第1及び第2薄層化領域で挟まれた領域の膜厚は、前記第1及び第2薄層化領域の膜厚よりも厚く、前記第1高濃度不純物領域と前記第2高濃度不純物領域間の距離をLn、前記第1及び第2薄層化領域間の距離をLE、前記ゲート電極の長さをLgとすると、Ln≦Lg≦LEの関係が成立することを特徴とする。
【0008】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【0009】
本発明の主題によれば、ゲート電極とバリア層との間に絶縁膜を挟むことなく、ゲート電極と各高濃度不純物領域とが接触しない構造を実現することが出来る。これによって、相互コンダクタンスを低下させること無く、ゲート電極と各ソース/ドレイン電極間に生じる寄生抵抗を低減することが出来る。
【発明を実施するための最良の形態】
【0010】
(実施の形態1)
本実施の形態の特徴点は、「窒化物半導体から成るヘテロ接合電界効果型トランジスタに於いて、各ソース/ドレイン電極の下側のバリア層が、電子がトンネルできる程度に十分に薄く形成されており、且つ、その各バリア層の下側のチャネル層内に高濃度n型不純物領域が存在し、更に、平面視に於いて少なくとも高濃度n型不純物領域間の全てを覆う様に、各ソース/ドレイン電極の下側のバリア層よりも厚みが厚いバリア層の領域上にゲート電極が形成されている構造とする」点にある。以下、当該特徴点を、図面を参照しつつ、詳述することとする。
【0011】
図1は、本実施の形態に係る窒化物半導体から成るヘテロ接合電界効果型トランジスタの構造の一例を示す縦断面図である。
【0012】
図1に於いて、最下層は半絶縁性SiC基板1であり、半絶縁性SiC基板1の上に、バッファ層2を介して、GaN(第1窒化物半導体)から成るチャネル層3が形成されている。更に、チャネル層3の表面3S1上には、チャネル層3との界面に於いてヘテロ接合を形成する、Al0.2Ga0.8N(第2窒化物半導体)から成るバリア層4が、形成されている。ここで、Al0.2Ga0.8N(第2窒化物半導体)のバンドギャップは、GaN(第1窒化物半導体)のそれよりも大きい。領域5は、素子分離領域である。又、バリア層4の内で略中央部の領域4Cの表面上に形成された領域8は、例えばNi/Auから成るゲート電極である。更に、領域7A及び7Bは、ゲート電極8を挟んで対向する様にバリア層4の内で第1及び第2薄層化領域4A,4Bの表面上にそれぞれ形成された、共にTi/Alから成る第1及び第2ソース/ドレイン電極である。更に、Siが高濃度で含まれる第1高濃度n型不純物領域6Aが、チャネル層3の表面3S1の内で第1ソース/ドレイン電極7Aの下方部分から、チャネル層3内部に向けて、且つ、平面視に於いてその端部がゲート電極端よりも内側にまで広がる様に、形成されている。同様に、Siが高濃度で含まれる第2高濃度n型不純物領域6Bが、チャネル層3の表面3S1の内で第2ソース/ドレイン電極7Bの下方部分から、チャネル層3内部に向けて、且つ、平面視に於いてその端部がゲート電極端よりも内側にまで広がる様に、形成されている。
【0013】
更に図1に於いて、オーミック接触を実現するために、バリア層4の内で少なくとも第1及び第2ソース/ドレイン電極7A,7Bの直下部分を含む第1及び第2薄層化領域4A,4Bは、共に、電子がトンネル出来る程度の厚さ(3nm以下)を有している。そして、バリア層4の内で少なくともゲート電極8の直下に位置する部分を含み且つ第1及び第2薄層化領域4A,4Bで挟まれた領域4Cの膜厚は、第1及び第2薄層化領域4A,4Bの膜厚よりも厚い。又、ゲート電極8は、第1及び第2ソース/ドレイン電極7A,7Bの下側のチャネル層3内に形成された第1及び第2高濃度不純物領域6A,6Bの間の領域を平面視に於いて全て覆う様に、バリア層4の領域4C上に形成された構造となっている。即ち、第1高濃度不純物領域6Aと第2高濃度不純物領域6B間の距離をLn、第1及び第2薄層化領域4A,4B間の距離をLE、ゲート電極8の長さをLgとすると、Ln<Lg<LEの関係が成立する。
【0014】
この様な構造にすることによって、ゲート電極8とバリア層4との間に絶縁膜を挟むことなく、ゲート電極8と各高濃度n型不純物領域6A,6Bが接触しない構造とすることが出来る。これによって、相互コンダクタンスを低下させること無く、ゲート電極8と各ソース/ドレイン電極7A,7B間に生じる寄生抵抗を低減することが出来る。
【0015】
以上の通り、図1に例示する本実施の形態では、代表的な条件について記載したが、以下の実施の形態1の各変形例に示す様な条件下に於いても、同様の効果が得られる。尚、後述する図2〜図8に於いて、図1と同一の参照符号を付したものは、図1に於いて対応する構成要素と同一又はこれに相当するものに該当する。
【0016】
<変形例1>
図1における半絶縁性SiC基板1に代えて、Si基板、サファイア基板、GaN基板又はAlN基板等を用いても良い。
【0017】
<変形例2>
図1に於けるチャネル層3とバリア層4との関係については、バリア層4を構成する窒化物半導体のバンドギャップがチャネル層3を形成する窒化物半導体のバンドギャップよりも大きければ良い。従って、必ずしも図1に示す様に、チャネル層3を形成する窒化物半導体をGaNで、バリア層4を構成する窒化物半導体をAl0.2Ga0.8で構成する必要性はなく、例えば、チャネル層3をInaAlbGa1-a-bNで構成されている層とし、他方、バリア層4をIncAldGa1-c-dNで構成される層に設定しても良い。
【0018】
<変形例3>
図1に於けるチャネル層3及びバリア層4の構造に代えて、チャネル層3がAlbGa1-bNで構成され、バリア層4がAldGa1-dN(0≦b<1、0<d≦1、b<d)で構成されていても良い(図1に示す構造はその一例である。)。この場合には、バリア層4に大きな分極効果が発生するため、ヘテロ界面に高濃度の2次元電子ガスを発生させることが出来る。従って、本変形例に係る構造は、トランジスタの大電流化、更には高出力化にとって有利であり、より好ましい構造と言える。
【0019】
<変形例4>
ヘテロ接合電界効果型トランジスタでは、チャネル層3に用いる半導体材料の絶縁破壊電界が高い程に、耐圧が高くなる。AlbGa1-bNは、そのAl組成がより高い程にそのバンドギャップが大きく絶縁破壊電界が高いため、変形例3の構造に於いて、チャネル層3に用いるAlbGa1-bNに関しては、よりAl組成が高い(bが1に近い)方が好ましい。
【0020】
又、バリア層4に用いる半導体材料のバンドギャップが大きい程に、バリア層4を介してゲート電極8からヘテロ界面へ流れるゲートリーク電流が流れにくくなるため、バリア層4として用いるAldGa1-dNについても同様に、よりAl組成が高い方が好ましく、バリア層4をAlN(AldGa1-dNのdが1の場合)で構成する場合に、最もリーク電流を低減することが出来る。
【0021】
<変形例5>
変形例2〜4に示したチャネル層3及びバリア層4は、必ずしも同一組成の1層からなる構造である必要性はなく、In組成、Al組成、Ga組成(a,b,c,d)が異なる数層から成る多層膜であっても構わない。又、これらの層には、上記窒化物半導体において、n型又はp型の不純物が含まれていても良い。
【0022】
<変形例6>
図2の縦断面図に示す様に、チャネル層3とバリア層4との間に、厚さ0.1nm〜5nmのInN、GaN或いはAlNから成る薄いスペーサ層9を挿入しても構わない。この様な2元系の半導体層から成るスペーサ層9を挿入することによって、ヘテロ界面の電子移動度を向上させ、大きなドレイン電流を流すことが出来る。
【0023】
<変形例7>
図1に於いて、第1及び第2薄層化領域4A,4Bを除くバリア層4の部分の表面を、厚さ0.1nm〜5nmのGaNから成る薄いキャップ層10で以って被覆しても良い。(図3参照)。即ち、図3に於いて、領域4Cの表面は、厚みが0.1nm〜5nmの範囲内にあるGaNから成るキャップ層で被覆されている。この様な構造にすることによって、ゲート電極8のショットキー障壁がより高くなり、耐圧をより高くすることが出来る。
【0024】
<変形例8>
図1に於ける第1及び第2ソース/ドレイン電極7A,7Bの各々は、必ずしもTi/Alで形成されている必要性はなく、オーミック特性が得られるのであれば、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、W等の金属、若しくは、これらの金属から構成される多層膜で形成されていても良い。
【0025】
<変形例9>
図1に於ける各ソース/ドレイン電極7A,7B直下の各高濃度n型不純物領域6A,6Bに関しては、必ずしもn型不純物の濃度が一定である必要性はなく、n型不純物の濃度が領域内で分布していても良い。特に、ゲート電極8側からソース/ドレイン電極7A,7B側に向けてn型不純物濃度を高くする様な構造を採用するときには、ドレイン電極に高電圧を印加した際にゲート電極8のドレイン電極側の端に集中する電界を緩和することが出来、高耐圧化することが出来ると言う利点がある。
【0026】
<変形例10>
図1に於けるバリア層4に関しては、ゲート電極8の下側の領域4Cが薄層化されていなければ、その他の領域は、電子がトンネル出来る程度に薄層化されていても良い。例えば、バリア層4が図4に示す様な構造となっていても構わない。
【0027】
<変形例11>
図1に於ける各ソース/ドレイン電極7A,7Bは、必ずしもバリア層4の薄層化された領域4A,4B内の一部のみを覆う様に形成されている必要性はなく、少なくともその一部が薄層化された領域4A,4B上に形成されていれば、薄層化されていない領域にまで食み出して形成されていても構わない(図5参照)。ソース/ドレイン電極7A,7Bにおける接触抵抗は、電極の面積が大きい程に低くなるため、薄層化された領域4A,4Bの全てを覆う様に、各ソース/ドレイン電極7A,7Bを形成することがより好ましい。
【0028】
<変形例12>
高濃度n型不純物領域6A,6B間の距離をLn、バリア層4の薄層化された領域4A,4B間の距離をLE、ゲート電極8の長さをLgとすると、図1に於いて、これらの長さは、Ln<Lg<LEになっているが、Ln≦Lg≦LEの関係を満たせば、本実施の形態に記載した効果は同様に得られるため、必ずしもLn<Lg<LEになっている必要性はない。従って、例えば、図6に示す様なLn<Lg=LE、或いは、図7に示す様なLn=Lg=LEの関係を満たす構造となっていても良い。
【0029】
<変形例13>
図7に示すLn=Lg=LEの関係が成立する場合には、各ソース/ドレイン電極7A,7Bの下側の領域は、チャネル層3だけではなくバリア層4も高濃度n型不純物領域6A,6Bとなっていても(図8)、ゲート電極8と各高濃度n型不純物領域6A,6Bとが直接には接しない。従って、この様な構造になっていても構わない。
【0030】
<変形例14>
図1に於けるゲート電極8は、必ずしもNi/Auで形成されている必要性はなく、Ti、Al、Pt、Au、Ni、Pd等の金属、IrSi、PtSi、NiSi2等のシリサイド、或いは、TiN、WN等の窒化物金属、若しくは、これらから構成される多層膜で形成されていても良い。
【0031】
<変形例15>
本実施の形態に於けるゲート電極8と各ソース/ドレイン電極7A,7Bは、これらの直下の領域の性質が異なるため、これらは同一の材料でもゲート電極8、各ソース/ドレイン電極7A,7Bとして機能することが出来る。従って、ゲート電極8と第1ソース/ドレイン電極7Aと第2ソース/ドレイン電極7Bとは、必ずしも異なる材料で構成されている必要性はなく、同じ材料で構成されていても良い。この場合には、ゲート電極8と第1及び第2ソース/ドレイン電極7A,7Bとを同時に形成することが出来るため、デバイス形成プロセスを簡略化することが出来ると言う利点がある。
【0032】
<変形例16>
上述した構造は全て個々に採用する必要性はなく、それぞれを組み合わせた構造としても良い。
【0033】
(実施の形態2)
図9は、図1に示す構造に於いて、ゲート電極8直下のバリア層4の領域4Cの厚さを20nmに設定した場合(AlGaNバリア層4のAl組成は0.2)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いたものである。計算は、ポアソン方程式とシュレディンガー方程式とを自己無撞着に解いたものである。図9に示す様に、バリア層4の領域4Cの厚さが20nmの場合には、ヘテロ界面に高濃度(2E+20cm-3)の2次元電子ガス(2DEG)が発生しており、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオン型のトランジスタが形成される。
【0034】
他方、図10は、ゲート電極8直下のバリア層4の領域4Cの厚さを4nmに設定した場合(AlGaNバリア層4のAl組成は0.2)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を同様の計算方法によって導いたものである。この場合には、ヘテロ界面に2次元電子ガス(2DEG)は発生しておらず、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオフ型のトランジスタが形成される。トランジスタをスイッチング素子等のパワーデバイスとして用いる場合には、異常時の安全確保のため、しきい値が正となるノーマリオフ型のトランジスタが望まれている。窒化物半導体から成るヘテロ接合電界効果型トランジスタの場合、バリア層4の領域4Cの厚さ及びチャネル層3とバリア層4を構成する原子の混晶比(例えばAlGaNの場合にはAl組成)を制御することによって、図10に示した様なゲート電極に電圧を印加しない状態でヘテロ界面に2次元電子ガスを発生させないことが可能であり、その様な構造とすることによって、ノーマリオフ型のトランジスタを作製することが可能となる。
【0035】
(実施の形態3:製造方法例)
図11〜図17は、図1に示す構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。これらの図11〜図17に於いて、図1〜図8と同一の参照符号を付したものは、対応する構成要素と同一又はこれに相当するものである。
【0036】
先ず、図11に示す様に、基板1上に、MOCVD法、MBE法等のエピタキシャル成長法を適用することで、バッファ層2、チャネル層(GaN)3、及びバリア層(Al0.2Ga0.8N)4を、それぞれ下から順にエピタキシャル成長させる。
【0037】
次に、図12に示す様に、レジストパターン11等をマスクとして、イオン注入法等を用いて、Si等の窒化物半導体においてn型となるイオンを所望の領域に打ち込む。
【0038】
その後、図13に示す様に、RTA(Rapid Thermal Annealing)法等を用いて、ドーピングしたイオンを活性化させて、高濃度n型不純物領域6A,6Bを、チャネル層3とバリア層4との界面からチャネル層3内部に向けて形成する。ここで、チャネル層3とバリア層4とはそれを構成する材料が異なるため、打ち込まれたイオンが活性化する温度も異なる。バリア層4を構成する材料はチャネル層4を構成する材料よりもバンドギャップが大きく熱的に安定であるため、打ち込まれたイオンが活性化する温度もチャネル層3よりもバリア層4の方が高くなる。従って、チャネル層3に打ち込まれたイオンが活性化する温度よりも高く、且つ、バリア層4内に打ち込まれたイオンが活性化する温度よりも低い温度にて熱(RTA)処理を行なうことによって、チャネル層4に打ち込まれたイオンのみを活性化させることが出来る。例えば、チャネル層3としてGaN、バリア層4としてAl0.2Ga0.8Nを用いた場合には、800℃〜1500℃の範囲内の温度で熱処理を行なえば良い。
【0039】
次に、図14に示す様に、レジストパターン等をマスクとして、例えばイオンミリングやCl2を用いたドライエッチング法によって、バリア層4の所望の領域(各高濃度n型不純物領域6A,6Bの表面の一部の上部に該当する部分:薄層化領域)4A,4Bを、電子がトンネル出来る程度の厚さに薄層化する。
【0040】
次に、図15に示す様に、例えばTi、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、W等の金属、若しくは、これらの金属から構成される多層膜から成る第1及び第2ソース/ドレイン電極7A,7Bを、それぞれ第1及び第2薄層化領域4A,4B上に、蒸着法やスパッタ法を用いて堆積した上で、リフトオフ法等により形成する。
【0041】
その上で、図16に示す様に、トランジスタを作製する領域外のチャネル層3及びバリア層4に、例えばイオン注入法やエッチング等を用いて素子分離領域5を形成する。図16には、イオン注入法による方法を示した。
【0042】
次に、図17に示す様に、例えばTi、Al、Pt、Au、Ni、Pd等の金属、或いはIrSi、PtSi、NiSi2等のシリサイド、或いはTin、WN等の窒化物金属、若しくは、これらから構成される多層膜から成るゲート電極8を、蒸着法やスパッタ法を用いて堆積し、リフトオフ法等によりバリア層4の領域4Cの表面上に形成する。
【0043】
以上の方法により、図1に示す構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。
【0044】
以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、配線、バイアホール等の形成プロセスを経て、図17に示す構造はデバイスとして用いられる。
【0045】
尚、上記では、代表的な条件について述べたが、下記の実施の形態3の各変形例に示す様な条件下に於いても、実施の形態1で既述した効果が得られる窒化物半導体から成るヘテロ接合電界効果型トランジスタを作製することが出来る。
【0046】
<変形例1>
図11に示すチャネル層3及びバリア層4の成長時に、AlGaNの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度、時間を調整し、チャネル層3及びバリア層4を所望の組成、膜厚に設定することで、実施の形態1の変形例2〜5に示した様々な窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
【0047】
<変形例2>
図11に示すチャネル層3及びバリア層4の成長時に、AlGaNの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度、時間を調整し、チャネル層3及びバリア層4を所望のAl組成に、且つ、バリア層4の膜厚を所望の膜厚に各々設定することで、実施の形態2(図10参照)に示したノーマリオフ型の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
【0048】
<変形例3>
図11に示すチャネル層3を成長した後に、厚さ0.1nm〜5nmのInN、GaN或いはAlNから成る薄いスペーサ層9を成長し、その後にバリア層4を成長すると、実施の形態1の変形例6(図2)に示した構造が得られる。
【0049】
<変形例4>
図11に示すバリア層4を成長した後に、厚さ0.1nm〜5nmのGaNから成る薄いキャップ層10を成長すると、実施の形態1の変形例7(図3)に示した構造が得られる。
【0050】
<変形例5>
図12に示すレジストパターン11の形成及びイオン注入を、レジストパターン、注入条件(注入エネルギー、注入量)を変えて数回繰り返して行なうことにより、実施の形態1の変形例9に記載した様なn型不純物濃度が分布した高濃度n型不純物領域6A,6Bを形成することが出来る。
【0051】
<変形例6>
図14に示す一部のバリア層4を薄層化する工程のレジストパターンを変更し、その開口部をより外側に広げると、実施の形態1の変形例10(図4)に示す様な構造が得られる。
【0052】
<変形例7>
図15に示すソース/ドレイン電極7A,7Bの形成工程に於けるレジストパターンを変更し、その開口部を前工程にて薄層化された領域よりも広く設定することにより、実施の形態1の変形例11(図5)に示す様な構造が得られる。
【0053】
<変形例8>
図15に示すソース/ドレイン電極7A,7Bの形成と図17に示すゲート電極8の形とを、同一工程として行なっても良い。これにより、デバイス作製プロセスの簡略化を図ることが出来、この場合、実施の形態1の変形例15で記載した様な、ソース/ドレイン電極7A,7Bとゲート電極8とが同じ材料で構成されることになる。
【0054】
<変形例9>
図11〜図17に示すヘテロ接合電界効果型トランジスタ作製工程において、図17に示すゲート電極8の形成は、必ずしも素子分離領域5の形成後に行なう必要性はなく、図11に示すエピタキシャル層の成長後であれば、順番を入れ替えても良い。例えば、図14に示す一部のバリア層4を薄層化する前に、ゲート電極8を形成しても良い。この場合、ゲート電極8を次工程のエッチング時のマスクとして用いることで、実施の形態1の変形例12(図6)に示す様なLn<Lg=LEとなる構造になる。又、図12〜図13に示す高濃度n型不純物領域6の形成前にゲート電極8を形成しても良い。この場合、ゲート電極8を次工程のイオン注入時及びエッチング時のマスクとして用いることで、実施の形態1の変形例12(図7)に示す様なLn=Lg=LEとなる構造になる。更に、この後の活性化プロセスに於いて、バリア層に打ち込まれたイオンが活性化される温度以上で熱(RTA)処理を行なうことによって、バリア層内のイオンも活性化され、実施の形態1の変形例13(図8)に示す様な構造が得られる。但し、図13に於ける活性化プロセスでは、1000℃を超える温度にて熱処理を行なう場合があるため、この工程の前に、ゲート電極8を形成すると、ゲート電極8として用いる材料が変質して、リーク電流の増加等、デバイス特性の劣化に繋がる可能性がある。従って、ゲート電極8の形成は、活性化プロセス後に行なわれることが好ましい。又、図15に示すソース/ドレイン電極7A,7Bの形成時にも、接触抵抗低減化のために、400℃〜1000℃程度の熱処理が行なわれる場合があるため、同様の理由で、ゲート電極8の形成は、ソース/ドレイン電極7A,7Bの形成後に行なわれることがより好ましい。
【0055】
<変形例10>
図11〜図17に示すヘテロ接合電界効果型トランジスタ作製工程に於いて、図16に示す素子分離領域5の形成は、必ずしもソース/ドレイン電極7A,7Bの形成後に行なう必要性は無く、図11に示すエピタキシャル層の成長後であれば、工程の順番を入れ替えても良い。例えば、ソース/ドレイン電極7A,7Bを形成する前に、素子分離領域5を形成しても構わない。但し、図13に於ける活性化プロセスでは、1000℃を超える温度にて熱処理を行なう場合があるため、この工程の前に、素子分離領域5を形成すると、熱による悪影響によって、素子分離特性の劣化に繋がる可能性がある。従って、素子分離領域5の形成は、活性化プロセス後に行なわれることが好ましい。又、図15に示すソース/ドレイン電極7A,7Bの形成時にも、接触抵抗低減化のために、400℃〜1000℃程度の熱処理が行なわれる場合があるため、同様の理由で、素子分離領域5の形成は、ソース/ドレイン電極7A,7Bの形成後に行なわれることがより好ましい。
【0056】
<変形例11>
図11〜図17に示すヘテロ接合電界効果型トランジスタ作製工程に於いて、図14に示す一部のバリア層4を薄層化する工程は、必ずしも図13に示す活性化プロセスの後に行なう必要性は無く、図11に示すエピタキシャル層成長後、或いは、図12に示すイオン注入工程後に行なっても構わない。
【0057】
(付記)
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【0058】
この発明は、例えば、窒化物半導体から成るヘテロ接合電界効果型トランジスタに適用して好適である。
【図面の簡単な説明】
【0059】
【図1】本発明の実施の形態1に係る半導体装置の構造を示す縦断面図である。
【図2】本発明の実施の形態1の変形例6に係る半導体装置の構造を示す縦断面図である。
【図3】本発明の実施の形態1の変形例7に係る半導体装置の構造を示す縦断面図である。
【図4】本発明の実施の形態1の変形例10に係る半導体装置の構造を示す縦断面図である。
【図5】本発明の実施の形態1の変形例11に係る半導体装置の構造を示す縦断面図である。
【図6】本発明の実施の形態1の変形例12に係る半導体装置の構造を示す縦断面図である。
【図7】本発明の実施の形態1の変形例12に係る半導体装置の他の構造を示す縦断面図である。
【図8】本発明の実施の形態1の変形例13に係る半導体装置の他の構造を示す縦断面図である。
【図9】図1に示す構造に於いて、ゲート電極直下のバリア層の領域の厚さを20nmとした場合(AlGaNバリア層4のAl組成は0.2)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いた結果を示す図である。
【図10】図1に示す構造に於いて、ゲート電極直下のバリア層の領域の厚さを4nmとした場合(AlGaNバリア層4のAl組成は0.2)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いた結果を示す図である。
【図11】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図12】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図13】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図14】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図15】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図16】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【図17】本発明の実施の形態3に係る半導体装置形成プロセスを示す縦断面図である。
【符号の説明】
【0060】
1 半絶縁性基板、2 バッファ層、3 チャネル層、4 バリア層、4A,4B 薄層化領域、5 素子分離領域、6A,6B 高濃度n型不純物領域、7A,7B ソース/ドレイン電極、8 ゲート電極、9 スペーサ層、10 キャップ層、11 レジストマスク。
【特許請求の範囲】
【請求項1】
第1窒化物半導体から成るチャネル層と、
前記チャネル層の表面上に形成され、前記第1窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層と、
前記バリア層の表面上に形成されたゲート電極と、
前記ゲート電極を挟んで対向する様に前記バリア層の表面上に形成された第1及び第2ソース/ドレイン電極と、
前記チャネル層の前記表面の内で前記第1ソース/ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第1高濃度不純物領域と、
前記チャネル層の前記表面の内で前記第2ソース/ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第2高濃度不純物領域とを備えており、
前記バリア層の内で少なくとも前記第1及び第2ソース/ドレイン電極の直下部分を含む第1及び第2薄層化領域は、電子がトンネル出来る程度の厚さを有しており、
前記バリア層の内で少なくとも前記ゲート電極の直下に位置する部分を含み且つ前記第1及び第2薄層化領域で挟まれた領域の膜厚は、前記第1及び第2薄層化領域の膜厚よりも厚く、
前記第1高濃度不純物領域と前記第2高濃度不純物領域間の距離をLn、前記第1及び第2薄層化領域間の距離をLE、前記ゲート電極の長さをLgとすると、
Ln≦Lg≦LEの関係が成立することを特徴とする、
半導体装置。
【請求項2】
請求項1記載の半導体装置であって、
前記チャネル層がAlbGa1-bNで構成され、
前記バリア層がAldGa1-dN(0≦b<1、0<d≦1、b<d)で構成されることを特徴とする、
半導体装置。
【請求項3】
請求項1記載の半導体装置であって、
前記バリア層がAlNで構成されることを特徴とする、
半導体装置。
【請求項4】
請求項1乃至3の何れかに記載の半導体装置であって、
前記ゲート電極と前記第1ソース/ドレイン電極と前記第2ソース/ドレイン電極とは何れも同一の材料から成ることを特徴とする、
半導体装置。
【請求項5】
請求項1乃至4の何れかに記載の半導体装置であって、
前記ゲート電極に電圧を印加しない状態でヘテロ界面に2次元電子ガスが発生しない様に、前記バリア層の内で少なくとも前記ゲート電極の直下に位置する部分を含み且つ前記第1及び第2薄層化領域で挟まれた領域の厚さ及び前記チャネル層と前記バリア層とを構成する原子の混晶比が制御されていることを特徴とする、
半導体装置。
【請求項6】
基板上に、第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とを順次に形成する工程と、
所定の間隔を置いて互いに対向し合う第1及び第2高濃度不純物領域を、前記チャネル層と前記バリア層との界面から前記チャネル層内部に向けて形成する工程と、
前記バリア層の内で、前記第1及び第2高濃度不純物領域の各々の表面の一部の上部に該当する部分を、電子がトンネル出来る程度の厚みにまで除去して、前記バリア層内にそれぞれ前記第1及び第2高濃度不純物領域に対応する第1及び第2薄層化領域を形成し、その結果、前記第1及び第2薄層化領域で挟まれた前記バリア層の部分の幅寸法が前記第1高濃度不純物領域と前記第2高濃度不純物領域間の距離以上となる工程と、
前記第1薄層化領域、前記第1及び第2薄層化領域で挟まれた前記バリア層の部分及び前記第2薄層化領域の各表面上に、それぞれ、第1ソース/ドレイン電極、ゲート電極及び第2ソース/ドレイン電極を形成する工程とを備えることを特徴とする、
半導体装置の製造方法。
【請求項7】
請求項6記載の半導体装置の製造方法であって、
前記第1及び第2高濃度不純物領域を形成した後に、少なくとも前記第1高濃度不純物領域と前記第2高濃度不純物領域間の全てを覆う様に、前記第1及び第2薄層化領域で挟まれた前記バリア層の前記部分上に前記ゲート電極を形成することを特徴とする、
半導体装置の製造方法。
【請求項8】
請求項6記載の半導体装置の製造方法であって、
前記第1及び第2ソース/ドレイン電極を形成した後に、少なくとも前記第1高濃度不純物領域と前記第2高濃度不純物領域間の全てを覆う様に、前記第1及び第2薄層化領域で挟まれた前記バリア層の前記部分上に前記ゲート電極を形成することを特徴とする、
半導体装置の製造方法。
【請求項9】
請求項6記載の半導体装置の製造方法であって、
前記第1ソース/ドレイン電極、前記ゲート電極及び前記第2ソース/ドレイン電極を同時に形成することを特徴とする、
半導体装置の製造方法。
【請求項1】
第1窒化物半導体から成るチャネル層と、
前記チャネル層の表面上に形成され、前記第1窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層と、
前記バリア層の表面上に形成されたゲート電極と、
前記ゲート電極を挟んで対向する様に前記バリア層の表面上に形成された第1及び第2ソース/ドレイン電極と、
前記チャネル層の前記表面の内で前記第1ソース/ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第1高濃度不純物領域と、
前記チャネル層の前記表面の内で前記第2ソース/ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第2高濃度不純物領域とを備えており、
前記バリア層の内で少なくとも前記第1及び第2ソース/ドレイン電極の直下部分を含む第1及び第2薄層化領域は、電子がトンネル出来る程度の厚さを有しており、
前記バリア層の内で少なくとも前記ゲート電極の直下に位置する部分を含み且つ前記第1及び第2薄層化領域で挟まれた領域の膜厚は、前記第1及び第2薄層化領域の膜厚よりも厚く、
前記第1高濃度不純物領域と前記第2高濃度不純物領域間の距離をLn、前記第1及び第2薄層化領域間の距離をLE、前記ゲート電極の長さをLgとすると、
Ln≦Lg≦LEの関係が成立することを特徴とする、
半導体装置。
【請求項2】
請求項1記載の半導体装置であって、
前記チャネル層がAlbGa1-bNで構成され、
前記バリア層がAldGa1-dN(0≦b<1、0<d≦1、b<d)で構成されることを特徴とする、
半導体装置。
【請求項3】
請求項1記載の半導体装置であって、
前記バリア層がAlNで構成されることを特徴とする、
半導体装置。
【請求項4】
請求項1乃至3の何れかに記載の半導体装置であって、
前記ゲート電極と前記第1ソース/ドレイン電極と前記第2ソース/ドレイン電極とは何れも同一の材料から成ることを特徴とする、
半導体装置。
【請求項5】
請求項1乃至4の何れかに記載の半導体装置であって、
前記ゲート電極に電圧を印加しない状態でヘテロ界面に2次元電子ガスが発生しない様に、前記バリア層の内で少なくとも前記ゲート電極の直下に位置する部分を含み且つ前記第1及び第2薄層化領域で挟まれた領域の厚さ及び前記チャネル層と前記バリア層とを構成する原子の混晶比が制御されていることを特徴とする、
半導体装置。
【請求項6】
基板上に、第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とを順次に形成する工程と、
所定の間隔を置いて互いに対向し合う第1及び第2高濃度不純物領域を、前記チャネル層と前記バリア層との界面から前記チャネル層内部に向けて形成する工程と、
前記バリア層の内で、前記第1及び第2高濃度不純物領域の各々の表面の一部の上部に該当する部分を、電子がトンネル出来る程度の厚みにまで除去して、前記バリア層内にそれぞれ前記第1及び第2高濃度不純物領域に対応する第1及び第2薄層化領域を形成し、その結果、前記第1及び第2薄層化領域で挟まれた前記バリア層の部分の幅寸法が前記第1高濃度不純物領域と前記第2高濃度不純物領域間の距離以上となる工程と、
前記第1薄層化領域、前記第1及び第2薄層化領域で挟まれた前記バリア層の部分及び前記第2薄層化領域の各表面上に、それぞれ、第1ソース/ドレイン電極、ゲート電極及び第2ソース/ドレイン電極を形成する工程とを備えることを特徴とする、
半導体装置の製造方法。
【請求項7】
請求項6記載の半導体装置の製造方法であって、
前記第1及び第2高濃度不純物領域を形成した後に、少なくとも前記第1高濃度不純物領域と前記第2高濃度不純物領域間の全てを覆う様に、前記第1及び第2薄層化領域で挟まれた前記バリア層の前記部分上に前記ゲート電極を形成することを特徴とする、
半導体装置の製造方法。
【請求項8】
請求項6記載の半導体装置の製造方法であって、
前記第1及び第2ソース/ドレイン電極を形成した後に、少なくとも前記第1高濃度不純物領域と前記第2高濃度不純物領域間の全てを覆う様に、前記第1及び第2薄層化領域で挟まれた前記バリア層の前記部分上に前記ゲート電極を形成することを特徴とする、
半導体装置の製造方法。
【請求項9】
請求項6記載の半導体装置の製造方法であって、
前記第1ソース/ドレイン電極、前記ゲート電極及び前記第2ソース/ドレイン電極を同時に形成することを特徴とする、
半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2008−305894(P2008−305894A)
【公開日】平成20年12月18日(2008.12.18)
【国際特許分類】
【出願番号】特願2007−150266(P2007−150266)
【出願日】平成19年6月6日(2007.6.6)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成20年12月18日(2008.12.18)
【国際特許分類】
【出願日】平成19年6月6日(2007.6.6)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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