半導体装置及びその製造方法
【課題】メタルゲート形成用等の金属原子が半導体基板、特にゲート絶縁膜に残存することによるゲートリーク電流の増大又はゲート電極の形成材料における仕事関数の変動を防止できるようにする。
【解決手段】まず、N型電界効果トランジスタを形成するNFET形成領域50NとP型電界効果トランジスタを形成するPFET形成領域50Pとを有する半導体基板1の上に、ゲート絶縁膜3を形成する。続いて、ゲート絶縁膜3の上に、第1のポリシリコン膜4を形成し、形成した第1のポリシリコン膜4におけるPFET形成領域に含まれる部分を除去することにより、PFET形成領域50Pからゲート絶縁膜3を露出する。その後、PFET形成領域50Pにおけるゲート絶縁膜3の上に窒化チタン膜6を形成する。
【解決手段】まず、N型電界効果トランジスタを形成するNFET形成領域50NとP型電界効果トランジスタを形成するPFET形成領域50Pとを有する半導体基板1の上に、ゲート絶縁膜3を形成する。続いて、ゲート絶縁膜3の上に、第1のポリシリコン膜4を形成し、形成した第1のポリシリコン膜4におけるPFET形成領域に含まれる部分を除去することにより、PFET形成領域50Pからゲート絶縁膜3を露出する。その後、PFET形成領域50Pにおけるゲート絶縁膜3の上に窒化チタン膜6を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
メタルゲートを用いた従来のトランジスタ形成プロセスを図13(a)〜図13(f)に示す(例えば、特許文献1を参照。)。
【0003】
まず、図13(a)に示すように、シリコンからなる半導体基板101の上部に、シャロウトレンチ分離(STI)等からなる素子分離膜102を選択的に形成して、半導体基板101をNFET(N-type field effect transistor:N型電界効果トランジスタ)形成領域50Nと、PFET(P-type field effect transistor:P型電界効果トランジスタ)形成領域50Pとに区画する。その後、半導体基板101上の全面にゲート絶縁膜103を形成する。続いて、形成されたゲート絶縁膜103上の全面に、スパッタ法等の物理的気相堆積(phisical vapor deposition:PVD)法により、仕事関数の値が大きく、PFETのメタルゲートに適した窒化チタン(TiN)膜104を堆積する。
【0004】
次に、図13(b)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク105を形成する。続いて、形成したレジストマスク105を用いて、ウェットエッチングにより、NFET形成領域50Nに含まれるTiN膜104を除去する。その後、レジストマスク105を除去して、図13(c)に示すように、NFET形成領域50Nからゲート絶縁膜103を露出する。
【0005】
次に、図13(d)に示すように、半導体基板101の全面に、ずなわちNFET形成領域50Nにおいては露出したゲート絶縁膜103の上に、また、PFET形成領域50PにおいてはTiN膜104の上に、ポリシリコン膜106を全面的に堆積する。
【0006】
次に、図13(e)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、ポリシリコンからなる第1のゲート電極106Aを形成する。一方、PFET形成領域50Pにおいては、TiN膜104及びポリシリコン106Bからなるメタルゲートである第2のゲート電極107を形成する。
【0007】
なお、特許文献1においては、ポリシリコン膜106の上に、さらに金属膜及びキャップ絶縁膜を堆積した、いわゆるポリメタル構造を持つゲート電極を形成している。ここで、ゲート構造として、NFET及びPFETには互いに異なる金属材料を用いたメタルゲートとすることも可能であるが、本文献においては、NFETと比較して格段に特性が悪化するPFETのみをメタルゲートとすることにより、必要最低限のプロセス変更を行っている。
【0008】
ここで、PFETがポリシリコン膜と比誘電率が高いいわゆるhigh-k膜とからなるゲート構造によってその動作特性が悪化する理由は、high-k膜にポリシリコンからなるゲート電極を組み合わせると、公知のようにフェルミレベルピニングが発生し、PFETにおける閾値電圧が高いままとなって低下しないからである。ところが、high-k膜にメタルゲートを組み合わせると、フェルミレベルピニングは発生せず、閾値電圧は金属材料が持つ仕事関数の値に従って低下する。
【0009】
TiN膜は仕事関数の値がシリコンにおけるバンドギャップの中間値程度(ミッドギャップ:mid gap)と同程度か又はミッドギャップよりも大きく、すなわち価電子帯に近いため、PFET用の金属に適した材料であることが知られている。
【特許文献1】特開2007−88122号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら、前記従来のPFET用のメタルゲート構造を持つ半導体装置の製造方法は、ゲート絶縁膜103の上に堆積した最初のメタル膜、上記の例では、図13(c)に示すように、TiN膜104がNFET形成領域50Nから完全には除去できないという問題がある。
【0011】
具体的には、図13(a)において、TiN膜104をゲート絶縁膜103の上に成膜する際に、TiN膜104の金属原子(Ti原子)がゲート絶縁膜103の構成材料とミキシングを起こし、Ti原子がゲート絶縁膜103中に取り込まれてしまうことが原因である。Ti原子がゲート絶縁膜103に一度取り込まれると、図13(c)に示すように、TiN膜103を剥離してもTi原子104aを完全に除去することができない。TiN膜104は、化学的気相堆積(chemical vapor deposition:CVD)法の場合は比較的に高い成膜温度(400℃程度)により、また、PVD法の場合は、数eVの高エネルギースパッタ種により、それぞれゲート絶縁膜103の上に堆積されるため、Ti原子104aのゲート絶縁膜103へのミキシングは十分に発生し得る。図13(f)に示すように、NFET形成領域50Nにおいて、ミキシングによりゲート絶縁膜103に取り込まれたTi原子104aは、図14に示すように、ゲートリーク電流が増大するという悪影響を与える。
【0012】
図14には、参考例としてポリシリコンのみからなるゲート電極を有するトランジスタのゲートリーク電流と、TiNからなるメタル膜の堆積、メタル膜の剥離及び洗浄、並びにポリシリコン膜の堆積を行った従来例に係る評価用トランジスタのゲートリーク電流を示す。図14から分かるように、参考例のトランジスタと比べて、評価用トランジスタの方が2.5桁もリーク電流が上昇している。メタル膜を堆積後に剥離したウェハのTiの残留量を評価したところ、1.0×1013/cm2程度であった。このTiの残留により、従来例に係る評価用のトランジスタにおいては、ゲートリーク電流が増大すると考えられる。
【0013】
ゲートリーク電流の特性を改善するには、金属原子のさらなる除去が必要であるが、前述したように、金属原子はゲート絶縁膜中に成膜時の段階で既に取り込まれているため、ウェットエッチングの処理時間を単純に増やすしても、この金属原子を完全に除去することはできない。
【0014】
本発明は、前記従来の問題を解決し、メタルゲート形成用等の金属原子が半導体基板、特にゲート絶縁膜に残存することによるゲートリーク電流の増大又はゲート電極の形成材料における仕事関数の変動を防止できるようにすることを目的とする。
【課題を解決するための手段】
【0015】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、ゲート絶縁膜の上に堆積したメタル膜又はメタルを含む膜を剥離することなくメタルゲート電極を形成する構成とする。
【0016】
具体的に、本発明に係る第1の半導体装置の製造方法は、第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上にゲート絶縁膜を形成する第1の工程と、ゲート絶縁膜の上にシリコンからなる第1の導電膜を形成する第2の工程と、第1の導電膜における第2の領域に含まれる部分を除去することにより、第2の領域からゲート絶縁膜を露出する第3の工程と、第3の工程よりも後に、第2の領域におけるゲート絶縁膜の上に第1のメタル膜を形成する第4の工程とを備えていることを特徴とする。
【0017】
第1の半導体装置の製造方法によると、ゲート絶縁膜の上にシリコンからなる第1の導電膜を形成し、その後、第1の導電膜における第2の領域に含まれる部分を除去することにより、第2の領域からゲート絶縁膜を露出する。続いて、ゲート絶縁膜の上に第1のメタル膜を形成する。従って、本発明においては、ゲート絶縁膜上に堆積した第1のメタル膜を除去することなく、第1の領域にシリコンゲートを形成でき、且つ第2の領域にメタルゲートを形成することができる。すなわち、従来は除去が必要となる第1の領域には第1のメタル膜の代わりにシリコンからなる第1の導電膜を用いるため、ゲート絶縁膜に金属原子が残留することがない。これにより、メタルゲート形成用の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防ぐことができる。
【0018】
第1の半導体装置の製造方法は、第4の工程よりも後に、第1の領域上において少なくとも第1の導電膜をパターニングすることにより第1の導電膜から第1のゲート電極を形成する第5の工程と、第4の工程よりも後に、第2の領域上において少なくとも第1のメタル膜をパターニングすることにより第1のメタル膜から第2のゲート電極を形成する第6の工程とをさらに備えていることが好ましい。
【0019】
また、第1の半導体装置の製造方法は、第4の工程と第5の工程との間に、第1の導電膜及び第1のメタル膜の上にシリコンからなる第2の導電膜を形成する第7の工程をさらに備えていることが好ましい。
【0020】
また、第1の半導体装置の製造方法は、第3の工程と第4の工程との間に、第2の領域における露出したゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する絶縁膜を形成する第8の工程をさらに備えていることが好ましい。
【0021】
また、第1の半導体装置の製造方法は、第3の工程と第4の工程との間に、第2の領域におけるゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する第2のメタル膜を形成する第8の工程をさらに備えていることが好ましい。
【0022】
この場合に、第8の工程よりも後に、半導体基板を熱処理することにより、第2のメタル膜を構成する原子をゲート絶縁膜に拡散させることが好ましい。
【0023】
また、第1の半導体装置の製造方法は、第4の工程よりも後に、第1の領域から第1の導電膜を選択的に除去することにより、第1の領域からゲート絶縁膜を露出する第5の工程と、第5の工程よりも後に、第1の領域におけるゲート絶縁膜の上に第3のメタル膜を形成する第6の工程とをさらに備えていることが好ましい。
【0024】
このようにすると、第1の領域のゲート構造をもメタル構造とすることができる。
【0025】
この場合に、半導体装置の製造方法は、第5の工程と第6の工程との間に、第1の領域におけるゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する第4のメタル膜を形成する第7の工程をさらに備えていることが好ましい。
【0026】
さらにこの場合に、半導体装置の製造方法は、第7の工程よりも後に、半導体基板を熱処理することにより、第4のメタル膜を構成する原子をゲート絶縁膜に拡散させることが好ましい。
【0027】
本発明に係る第2の半導体装置製造方法は、第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第1の工程と、ゲート絶縁膜の上に、シリコンからなる第1の導電膜を形成する第2の工程と、第1の導電膜における第1の領域に含まれる部分を除去することにより、第1の領域からゲート絶縁膜を露出する第3の工程と、第3の工程よりも後に、第1の領域におけるゲート絶縁膜の上に絶縁膜及びシリコンからなる第2の導電膜を形成する第4の工程とを備えていることを特徴とする。
【0028】
第2の半導体装置の製造方法によると、シリコン膜の堆積及び除去を行いながら、第1の領域におけるゲート絶縁膜の上に形成する絶縁膜により、第1の領域のゲート絶縁膜の仕事関数の値を調整することができる。
【0029】
第2の半導体装置の製造方法は、第4の工程よりも後に、第1の領域上において少なくとも第2の導電膜をパターニングすることにより第2の導電膜から第1のゲート電極を形成すると共に、第2の領域上において少なくとも第1の導電膜をパターニングすることにより第1の導電膜から第2のゲート電極を形成する第5の工程と、第1のゲート電極及び第2のゲート電極をメタルによりフルシリサイド化する第6の工程とをさらに備えていることが好ましい。
【0030】
本発明に係る第3の半導体装置の製造方法は、第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第1の工程と、ゲート絶縁膜の上に、シリコンからなる第1の導電膜を形成する第2の工程と、第1の導電膜における第1の領域に含まれる部分を除去することにより、第1の領域からゲート絶縁膜を露出する第3の工程と、第3の工程よりも後に、第1の領域におけるゲート絶縁膜の上に第1のメタル膜及びシリコンからなる第2の導電膜を形成する第4の工程とを備えていることを特徴とする。
【0031】
第3の半導体装置の製造方法によると、シリコン膜の堆積及び除去を行いながら、第1の領域におけるゲート絶縁膜の上に形成する第1のメタル膜により、第1の領域のゲート絶縁膜の仕事関数の値を調整することができる。
【0032】
第3の半導体装置の製造方法は、第4の工程よりも後に、第1の領域上において少なくとも第2の導電膜をパターニングすることにより第2の導電膜から第1のゲート電極を形成すると共に、第2の領域上において少なくとも第1の導電膜をパターニングすることにより第1の導電膜から第2のゲート電極を形成する第5の工程と、第1のゲート電極及び第2のゲート電極を第2のメタルによりフルシリサイド化する第6の工程とをさらに備えていることが好ましい。
【0033】
本発明に係る第1の半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたシリコンからなる第1の導電膜、該第1の導電膜の上に形成されたメタルシリサイド膜及び該メタルシリサイド膜の上に形成されたシリコンからなる第2の導電膜から構成されたゲート電極とを備えていることを特徴とする。
【0034】
本発明に係る第2の半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成された第1のメタルシリサイド膜、該第1のメタルシリサイドの上に形成された第2のメタルシリサイド膜及び該第2のメタルシリサイド膜の上に形成された第3のメタルシリサイド膜から構成されたゲート電極とを備えていることを特徴とする。
【発明の効果】
【0035】
本発明に係る半導体装置及び其の製造方法によると、メタルゲート形成用等の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防止することができる。
【0036】
また、本発明は、N型及びP型の各仕事関数調整用の金属(例えばLa、Al)又は金属酸化物(例えばLaO、AlO)に対しても同様に適用でき、この場合には、ゲート電極の形成用材料における仕事関数の変動を防止することができる。
【発明を実施するための最良の形態】
【0037】
(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
【0038】
図1(a)〜図1(g)は本発明の第1の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0039】
まず、図1(a)に示すように、シリコン(Si)からなる半導体基板1の上部に、シャロウトレンチ分離(STI)等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET(N-type field effect transistor)形成領域50NとPFET(P-type field effect transistor)形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるしきい値(Vt)制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるしきい値(Vt)制御用の不純物注入を行う。続いて、注入された不純物の活性化熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmの酸化ハフニウムシリコン(HfSiO)膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、酸窒化ハフニウムシリコン(HfSiON)と酸化シリコン(SiO2)との高誘電体を含む積層膜からなるゲート絶縁膜3を形成する。なお、高誘電体は、酸窒化ハフニウムシリコンに限られず、酸化ハフニウムシリコン(HfSiO)、酸化ハフニウム(HfO2)又はジルコニム(Zr)系酸化物等を用いることができる。また、ゲート絶縁膜3は、高誘電体材料を含まない酸化シリコン(SiO2)又は酸窒化シリコン(SiON)でも構わない。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0040】
次に、図1(b)に示すように、リソグラフィ法により、NFET形成領域50Nを覆い、PFET形成領域50Pに開口パターンを持つレジストマスク5を形成する。続いて、形成されたレジストマスク5を用いて、ウェットエッチングにより、PFET形成領域50Pに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図1(c)に示すように、PFET形成領域50Pからゲート絶縁膜3を露出する。ここで、第1のポリシリコン膜4のウエットエッチングにはアンモニア(NH3)溶液を用いることができる。アンモニア溶液を用いたHfSiONのシリコンに対するエッチング選択比はほぼ0であり、従って、アンモニア溶液により、ゲート絶縁膜3をエッチングすることなく、第1のポリシリコン膜4をエッチングすることができる。
【0041】
次に、図1(d)に示すように、第1のポリシリコン膜4の上及びPFET形成領域50からゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが10nmの窒化チタン(TiN)膜6を堆積する。ここで、TiNは実質的に金属とみなすことができ、CVD法、PVD法又は原子層堆積(atomic layer deposition:ALD)法等の成膜方法により成膜できる。なお、TiN膜6に代えて、TaCNO又はTaN等の有効仕事関数が4.6eV以上の、PFETの動作特性の向上に有効な金属を含む材料を用いることができる。
【0042】
次に、図1(e)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6をエッチングにより選択的に除去する。
【0043】
次に、図1(f)に示すように、レジストマスクを除去した後、第1のポリシリコン膜4の上及びTiN膜6の上に形成された自然酸化膜を除去し、その後、CVD法により、第1のポリシリコン膜4及びTiN膜6の上に全面にわたって、厚さが100nmの導電性を持たせた第2のポリシリコン膜7を堆積する。
【0044】
次に、図1(g)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、第1のポリシリコン膜4及び第2のポリシリコン膜7からなる第1のゲート電極8Aを形成する。一方、PFET形成領域50Pにおいては、TiN膜6及び第2のポリシリコン膜7からなるメタルゲートとなる第2のゲート電極8Bを形成する。
【0045】
ここで、NFET形成領域50Nにおいては、第1のゲート電極8Aは2層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
【0046】
この後、図示はしていないが、NFET形成領域50N及びPFET形成領域50Pに対して、それぞれ、各ゲート電極8A、8Bをマスクとしたエクステンション注入によるN型LDD(lightly doped drain)拡散層及びP型LDD拡散層の形成工程と、各ゲート電極8A、8Bにサイドウォールを形成した後のN型ソース/ドレイン拡散層及びP型ソース/ドレイン拡散層の形成工程と、注入された不純物イオンを活性化する熱処理工程と、ニッケル(Ni)による各ゲート電極8A、8B及び各ソース/ドレイン拡散層のシリサイド化工程とを経てNFET及びPFETを形成する。
【0047】
第1の実施形態によると、図1(c)〜図1(e)に示すように、PFET形成領域50Pに形成されるメタルゲートであって、第2のゲート電極8Bを構成するTiN膜6は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。すなわち、NFET形成領域50Nにおいて、ゲート絶縁膜3の上にTiN膜6を直接に堆積することなく、PFET形成領域50Pにメタルゲートを形成することができる。
【0048】
このように、除去が必要となるNFET形成領域50Nには、TiN膜6の代わりに第1のポリシリコン膜4を用いるため、ゲート絶縁膜3にTi原子が残留することがない。従って、NFET形成領域50Nにおいて、メタルゲート形成用のTi原子がゲート絶縁膜3に残存することがなくなるので、ゲートリーク電流の増大を防ぐことができる。
【0049】
なお、本実施形態においては、NFET形成領域50Nにおける形成シーケンスが、従来のメタル膜の堆積、その除去及びポリシリコン膜の堆積に代えて、ポリシリコン膜4、7の堆積のみとなるため、本願発明の課題が解決できる。一方、PFET形成領域50Pにおいては、第1のポリシリコン膜4の堆積、その除去及びTiN膜6の堆積工程が実行される。このPFET形成領域50Pにおける第1のポリシリコン膜4の除去による不具合が発生しないことは確認済みである。
【0050】
図2にその確認結果を示す。図2は、比較例であってTiN膜のみを堆積して除去しないPFETにおけるゲートリーク電流と、第1のポリシリコン膜4の堆積、その除去及びTiN膜6を堆積する本実施形態(本発明)に係るPFETにおけるゲートリーク電流とを比較して表している。図2においては、比較例の電流値を1としてその比の値を示しており、本発明においては比較例のゲートリーク電流の3倍程度にしかなっていない。図14に示したように、従来例であるメタル膜を堆積してそれを除去する場合は1700倍に増大しており、第1のポリシリコン膜4を堆積しその後それを除去することの影響は、TiN膜6を堆積しその後それを除去する従来例の場合の影響と比べて非常に小さいことが分かる。
【0051】
(第2の実施形態)
以下、本発明の第2の実施形態について図面を参照しながら説明する。
【0052】
図3(a)〜図3(g)は本発明の第2の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0053】
まず、図3(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0054】
次に、図3(b)に示すように、リソグラフィ法により、NFET形成領域50Nを覆い、PFET形成領域50Pに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、PFET形成領域50Pに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図3(c)に示すように、PFET形成領域50Pからゲート絶縁膜3を露出する。
【0055】
次に、図3(d)に示すように、CVD法又はPVD法により、第1のポリシリコン膜4の上及びPFET形成領域50Pからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが1.0nmの酸化アルミニウム(AlO)膜9を堆積する。ここで、HfSiONからなるゲート絶縁膜3の上に形成されたAlO膜9はHfSiONの仕事関数の値を大きくすることから、PFETの動作特性の向上に有効であることが知られている。続いて、CVD法、PVD法又はALD法により、AlO膜9の上に、厚さが10nmのTiN膜6を堆積する。なお、ここでも、TiNに代えて、TaCNO又はTaN等を用いることができる。
【0056】
次に、図3(e)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6及びAlO膜9をエッチングにより選択的に除去する。
【0057】
次に、図3(f)に示すように、第1のポリシリコン膜4の上及びTiN膜6の上に形成された自然酸化膜を除去し、その後、CVD法により、第1のポリシリコン膜4及びTiN膜6の上に全面にわたって、厚さが100nmの導電性を持たせた第2のポリシリコン膜7を堆積する。
【0058】
次に、図3(g)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、第1のポリシリコン膜4及び第2のポリシリコン膜7からなる第1のゲート電極8Aを形成する。一方、PFET形成領域50Pにおいては、TiN膜6及び第2のポリシリコン膜7からなるメタルゲートとなる第2のゲート電極8Bを形成する。なお、第2の実施形態においては、PFET形成領域50Pにおけるゲート絶縁膜3Bは、実質的にはゲート絶縁膜3とその上に形成されたAlO膜9とから構成される。
【0059】
ここで、NFET形成領域50Nにおいては、第1のゲート電極8Aは2層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
【0060】
この後は、第1の実施形態と同様に、LDD拡散層及びソース/ドレイン拡散層等を形成する。
【0061】
第2の実施形態によると、図3(d)及び図3(e)に示すように、PFETに用いるゲート絶縁膜3Bを構成するAlO膜9は、NFET形成領域50Nにおいては、ゲート絶縁膜3の上に直接に堆積されることがない。従って、PFETに用いるゲート絶縁膜3B形成用のAl原子が、NFET形成領域50Nのゲート絶縁膜3に残存することがなくなるので、第1のゲート電極8Aを構成する第1のポリシリコン膜4における仕事関数の変動を防ぐことができる。
【0062】
(第3の実施形態)
以下、本発明の第3の実施形態について図面を参照しながら説明する。
【0063】
図4(a)〜図4(g)は本発明の第3の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0064】
まず、図4(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0065】
次に、図4(b)に示すように、リソグラフィ法により、NFET形成領域50Nを覆い、PFET形成領域50Pに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、PFET形成領域50Pに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図4(c)に示すように、PFET形成領域50Pからゲート絶縁膜3を露出する。
【0066】
次に、図4(d)に示すように、PVD法により、第1のポリシリコン膜4の上及びPFET形成領域50Pからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが0.5nmのアルミニウム(Al)膜10を堆積する。続いて、CVD法、PVD法又はALD法により、Al膜10の上に、厚さが10nmのTiN膜6を堆積する。なお、ここでも、TiNに代えて、TaCNO又はTaN等を用いることができる。
【0067】
次に、図4(e)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6及びAl膜10をエッチングにより選択的に除去する。なお、第1のポリシリコン膜4の上に残存するAl膜10は金属からなるため、必ずしも除去しなくてもよい。
【0068】
次に、図4(f)に示すように、第1のポリシリコン膜4の上及びTiN膜6の上に形成された自然酸化膜を除去し、その後、CVD法により、第1のポリシリコン膜4及びTiN膜6の上に全面にわたって、厚さが100nmの導電性を持たせた第2のポリシリコン膜7を堆積する。
【0069】
次に、図4(g)に示すように、第2のポリシリコン膜7を堆積した半導体基板1に900℃の温度で30分間の熱処理を加える。これにより、PFET形成領域50Pにおいては、ゲート絶縁膜3にAl膜10中のAl原子を拡散させて、Al混入ゲート絶縁膜3Cを形成する。Al原子が混入したHfSiONは、第2の実施形態におけるPFET形成領域50PのAlO膜とHfSiON膜との積層構造と同様に、HfSiONの仕事関数の値を上昇させるため、PFETの動作特性の向上に有効である。
【0070】
次に、図4(h)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、第1のポリシリコン膜4及び第2のポリシリコン膜7からなる第1のゲート電極8Aを形成する。一方、PFET形成領域50Pにおいては、TiN膜6及び第2のポリシリコン膜7からなるメタルゲートとなる第2のゲート電極8Bを形成する。
【0071】
ここで、NFET形成領域50Nにおいては、第1のゲート電極8Aは2層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
【0072】
この後は、第1の実施形態と同様に、LDD拡散層及びソース/ドレイン拡散層等を形成する。
【0073】
第3の実施形態によると、図4(d)及び図4(e)に示すように、PFETに用いるAl混入ゲート絶縁膜3Cを形成するためのAl膜10は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。すなわち、NFET形成領域50Nにおいて、ゲート絶縁膜3の上にAl膜10を直接に堆積することなく、PFET形成領域50Pにおけるゲート絶縁膜3にAl原子を混入(拡散)することができる。
【0074】
このように、NFET形成領域50Nにおいて、Al混入ゲート絶縁膜3Cの形成用のAl原子がゲート絶縁膜3に残存することがなくなるので、第1のゲート電極8Aを構成する第1のポリシリコン膜4における仕事関数の変動を防ぐことができる。
【0075】
(第4の実施形態)
以下、本発明の第4の実施形態について図面を参照しながら説明する。
【0076】
図5(a)〜図5(g)、図6(a)及び図6(b)は本発明の第4の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0077】
第4の実施形態においては、NFET及びPFETのゲート電極をいずれもメタルゲートにより形成する構成とする。
【0078】
まず、図5(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0079】
次に、図5(b)に示すように、リソグラフィ法により、NFET形成領域50Nを覆い、PFET形成領域50Pに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、PFET形成領域50Pに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図5(c)に示すように、PFET形成領域50Pからゲート絶縁膜3を露出する。
【0080】
次に、図5(d)に示すように、CVD法、PVD法又はALD法により、第1のポリシリコン膜4の上及びPFET形成領域50Pからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが10nmのTiN膜6を堆積する。なお、ここでも、TiNに代えて、TaCNO又はTaN等を用いることができる。
【0081】
次に、図5(e)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6をエッチングにより選択的に除去する。
【0082】
次に、図5(f)に示すように、NFET形成領域50Nの第1のポリシリコン膜4をウェットエッチングにより選択的に除去することにより、NFET形成領域50Nからゲート絶縁膜3を露出する。
【0083】
次に、図5(g)に示すように、CVD法又はPVD法により、TiN膜6の上及びNFET形成領域50Nからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが10nmの炭化タンタル(Ta2C)膜12を堆積する。なお、Ta2Cに代えて、TaC等の有効仕事関数が4.6eV以下で、NFETの動作特性の向上に有効な金属を含む材料であってもよい。
【0084】
次に、図6(a)に示すように、CVD法により、Ta2C膜12の上に全面にわたって、厚さが100nmの導電性を持たせた第2のポリシリコン膜7を堆積する。
【0085】
次に、図6(b)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、Ta2C膜12及び第2のポリシリコン膜7からなるメタルゲートとなる第1のゲート電極8Cを形成する。一方、PFET形成領域50Pにおいては、TiN膜6、Ta2C膜12及び第2のポリシリコン膜7からなるメタルゲートとなる第2のゲート電極8Dを形成する。
【0086】
この後は、第1の実施形態と同様に、LDD拡散層及びソース/ドレイン拡散層等を形成する。
【0087】
第4の実施形態によると、図5(d)〜図5(g)に示すように、NFET形成領域50Nに形成されるメタルゲートであって、第1のゲート電極8Cを構成する、すなわち第1のゲート電極8Cに含まれるTa2C膜12は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。同様に、PFET形成領域50Pに形成されるメタルゲートであって、第2のゲート電極8Dを構成する、すなわち第2のゲート電極8Dに含まれるTiN膜6は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。
【0088】
すなわち、NFET形成領域50Nにおいて、ゲート絶縁膜3の上にTiN膜6を直接に堆積することなく、PFET形成領域50Pにメタルゲートを形成することができ、且つ、PFET形成領域50Pにおいて、ゲート絶縁膜3の上にTa2C膜12を直接に堆積することなく、NFET形成領域50Nにメタルゲートを形成することができる。
【0089】
従って、NFET形成領域50Nにおいては、第2のゲート電極8Dの形成用のTi原子がゲート絶縁膜3に残存することがなく、また、PFET形成領域50Pにおいては、第1のゲート電極8Cの形成用のTa原子がゲート絶縁膜3に残存することがなくなるので、ゲートリーク電流の増大を防ぐことができる。
【0090】
なお、第4の実施形態においては、最初にPFET形成領域50PにTiN膜6を形成し、その後、NFET形成領域50NにTa2C膜12を形成したが、最初にNFET形成領域50NにTa2C膜12を形成し、その後、PFET形成領域50PにTiN膜6を形成してもよい。
【0091】
(第5の実施形態)
以下、本発明の第5の実施形態について図面を参照しながら説明する。
【0092】
図7(a)〜図7(h)、図8(a)及び図8(b)は本発明の第5の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0093】
第5の実施形態においては、NFET及びPFETのゲート電極をいずれもメタルゲートにより形成し、且つ、NFET形成領域50Nにおけるゲート絶縁膜3Aの特性をNFETの動作特性の向上に有効な構成とする。
【0094】
まず、図7(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0095】
次に、図7(b)に示すように、リソグラフィ法により、NFET形成領域50Nを覆い、PFET形成領域50Pに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、PFET形成領域50Pに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図7(c)に示すように、PFET形成領域50Pからゲート絶縁膜3を露出する。
【0096】
次に、図7(d)に示すように、CVD法、PVD法又はALD法により、第1のポリシリコン膜4の上及びPFET形成領域50Pからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが10nmのTiN膜6を堆積する。なお、ここでも、TiNに代えて、TaCNO又はTaN等を用いることができる。
【0097】
次に、図7(e)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6をエッチングにより選択的に除去する。
【0098】
次に、図7(f)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6をエッチングにより選択的に除去する。
【0099】
次に、図7(g)に示すように、PVD法により、TiN膜6の上及びNFET形成領域50Nからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが0.5nmのランタン(La)膜13を堆積する。続いて、CVD法又はPVD法により、La膜13の上に、厚さが10nmの炭化タンタル(Ta2C)膜12を堆積する。
【0100】
次に、図7(h)に示すように、CVD法により、Ta2C膜12の上に全面にわたって、厚さが100nmの導電性を持たせた第2のポリシリコン膜7を堆積する。
【0101】
次に、図8(a)に示すように、第2のポリシリコン膜7を堆積した半導体基板1に900℃の温度で30分間の熱処理を加える。これにより、NFET形成領域50Nにおいては、ゲート絶縁膜3にLa膜13中のLa原子を拡散させて、La混入ゲート絶縁膜3Aを形成する。La原子が混入したHfSiONは、LaOとHfSiONとの積層構造と同様に、HfSiONの仕事関数の値を小さくするため、NFETの動作特性の向上に有効である。
【0102】
次に、図8(b)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、Ta2C膜12及び第2のポリシリコン膜7からなるメタルゲートとなる第1のゲート電極8Cを形成する。一方、PFET形成領域50Pにおいては、TiN膜6、La膜13、Ta2C膜12及び第2のポリシリコン膜7からなるメタルゲートとなる第2のゲート電極8Eを形成する。
【0103】
第5の実施形態によると、図7(g)、図7(h)及び図8(a)に示すように、NFETに用いるLa混入ゲート絶縁膜3Aを形成するためのLa膜13は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。すなわち、PFET形成領域50Pにおいて、ゲート絶縁膜3の上にLa膜13を直接に堆積することなく、NFET形成領域50Nにおけるゲート絶縁膜3にLa原子を混入(拡散)することができる。さらには、メタルゲートであって、第2のゲート電極8Eを構成するTiN膜6は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。
【0104】
このように、PFET形成領域50Pにおいては、NFETに用いるLa混入ゲート絶縁膜3AのLa原子がゲート絶縁膜3に残存することがなくなるので、第2のゲート電極8Eにおける仕事関数の変動を防ぐことができる。
【0105】
また、NFET形成領域50Nにおいては、PFETに用いるゲート電極8EのTi原子がLa混入ゲート絶縁膜3Aに残存することがなくなるので、仕事関数の変動を防ぐことができる。
【0106】
(第6の実施形態)
以下、本発明の第6の実施形態について図面を参照しながら説明する。
【0107】
図9(a)〜図9(h)、図10(a)及び図10(b)は本発明の第6の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0108】
第6の実施形態においては、NFET及びPFETのゲート電極をいずれもポリシリコンにより形成し、且つ、NFET形成領域50Nにおけるゲート絶縁膜3Dの特性をNFETの動作特性の向上に有効な構成とする。
【0109】
まず、図9(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0110】
次に、図9(b)に示すように、リソグラフィ法により、PFET形成領域50Pを覆い、NFET形成領域50Nに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、NFET形成領域50Nに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図9(c)に示すように、NFET形成領域50Nからゲート絶縁膜3を露出する。
【0111】
次に、図9(d)に示すように、CVD法又はPVD法により、第1のポリシリコン膜4の上及びNFET形成領域50Nからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが1.0nmの酸化ランタン(LaO)膜15を堆積する。ここで、HfSiONからなるゲート絶縁膜3の上に形成されたLaO膜15はHfSiONの仕事関数の値を小さくすることから、NFETの動作特性の向上に有効である。続いて、CVD法により、LaO膜15の上に、厚さが10nmの第2のポリシリコン膜7を堆積する。
【0112】
次に、図9(e)に示すように、リソグラフィ法により、NFET形成領域50Nを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、PFET形成領域50Pの第1のポリシリコン膜4の上に残存する第2のポリシリコン膜7及びLaO膜15をエッチングにより選択的に除去する。
【0113】
次に、図9(f)に示すように、第1のポリシリコン膜4の上及び第2のポリシリコン膜7の上に形成された自然酸化膜を除去し、その後、CVD法により、第1のポリシリコン膜4及び第2のポリシリコン膜7の上に全面にわたって、厚さが90nmの導電性を持たせた第3のポリシリコン膜16を堆積する。
【0114】
次に、図9(g)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、第2のポリシリコン膜7及び第3のポリシリコン膜16からなる第1のゲート電極8Aを形成する。一方、PFET形成領域50Pにおいても、第1のポリシリコン膜4及び第3のポリシリコン膜16からなる第2のゲート電極8Aを形成する。なお、第6の実施形態においては、NFET形成領域50Nにおけるゲート絶縁膜3Dは、実質的にゲート絶縁膜3とその上に形成されたLaO膜15とから構成される。ここで、NFET形成領域50N及びPFET形成領域50Pにおいて、第1のゲート電極8A及び第2のゲート電極8Aは、いずれも2層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。続いて、NFET形成領域50N及びPFET形成領域50Pに対して、それぞれ、ゲート電極8Aをマスクとしたエクステンション注入によるN型LDD拡散層30A及びP型LDD拡散層30Bを形成する。
【0115】
次に、図9(h)に示すように、各ゲート電極8Aに絶縁性のサイドウォール17をそれぞれ形成し、その後、NFET形成領域50N及びPFET形成領域50Pに対して、各ゲート電極8A及び各サイドウォール17をマスクとしてそれぞれの不純物注入を行って、N型ソース/ドレイン拡散層31A及びP型ソース/ドレイン拡散層31Bを形成する。続いて、注入された不純物イオンを活性化する熱処理を行い、その後、各ゲート電極8Aを含む全面にわたって、半導体基板1の上にニッケル(Ni)膜を堆積し、所定の熱処理を行うことにより、各ゲート電極8A及び各ソース/ドレイン拡散層31A、31Bの上部にニッケルシリサイド層18をそれぞれ形成する。
【0116】
次に、図10(a)に示すように、半導体基板1の上に各ゲート電極8Aを含む全面にわたってSiO2等からなる層間絶縁膜19を堆積し、その後、化学機械研磨(CMP)法により、堆積した層間絶縁膜19に対し、各ゲート電極8Aにおける第3のポリシリコン膜16を露出するように平坦化する。
【0117】
次に、図10(b)に示すように、平坦化された層間絶縁膜19の上に各ゲート電極8Aを含む全面にわたってNi膜を堆積し、所定の熱処理を行うことにより、各ゲート電極8Aを構成するポリシリコンの全体をニッケルシリサイド化する、いわゆるフルシリサイド(FUSI:fully silicided)化されたゲート電極20をそれぞれ形成する。
【0118】
なお、ニッケルシリサイド層18の形成工程、またゲート電極8Aのフルシリサイド化工程は必ずしも行う必要はなく、NFET及びPFETの用途等に応じて適宜行えばよい。
【0119】
第6の実施形態によると、図9(d)及び図9(e)に示すように、NFET形成領域50Nに形成され、ゲート絶縁膜3Dを構成するLaO膜15は、PFET形成領域50Pにおいては、ゲート絶縁膜3の上に直接に堆積されることがない。従って、NFETに用いるゲート絶縁膜3DのLa原子が、PFET形成領域50Pのゲート絶縁膜3に残存することがなくなるので、該ゲート絶縁膜3の上のFUSI化されたゲート電極20における仕事関数の変動を防ぐことができる。
【0120】
(第7の実施形態)
以下、本発明の第7の実施形態について図面を参照しながら説明する。
【0121】
図11(a)〜図11(f)、図12(a)及び図12(b)は本発明の第7の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0122】
第7の実施形態においては、NFET及びPFETのゲート電極をいずれもポリシリコンにより形成し、且つ、NFET形成領域50Nにおけるゲート絶縁膜3Aの特性をNFETの動作特性の向上に有効な構成とする。
【0123】
まず、図11(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0124】
次に、図11(b)に示すように、リソグラフィ法により、PFET形成領域50Pを覆い、NFET形成領域50Nに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、NFET形成領域50Nに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図11(c)に示すように、NFET形成領域50Nからゲート絶縁膜3を露出する。
【0125】
次に、図11(d)に示すように、PVD法により、第1のポリシリコン膜4の上及びNFET形成領域50Nからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが0.5nmのランタン(La)膜13を堆積する。続いて、CVD法により、La膜13の上に、厚さが100nmの第2のポリシリコン膜7を堆積する。
【0126】
次に、図11(e)に示すように、第2のポリシリコン膜7を堆積した半導体基板1に900℃の温度で30分間の熱処理を加える。これにより、NFET形成領域50Nにおいては、ゲート絶縁膜3にLa膜13中のLa原子を拡散させて、La混入ゲート絶縁膜3Aを形成する。La原子が混入したHfSiONは、LaOとHfSiONとの積層構造と同様に、HfSiONの仕事関数の値を小さくするため、NFETの動作特性の向上に有効である。一方、PFET形成領域50Pにおいては、第1のポリシリコン膜4と第2のポリシリコン膜7との間に挟まれたLa膜13がシリサイド化されてランタンシリサイド膜13Aとなる。
【0127】
次に、図11(f)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、第2のポリシリコン膜7から第1のゲート電極8Aを形成する。一方、PFET形成領域50Pにおいても、第1のポリシリコン膜4、ランタンシリサイド膜13A及び第2のポリシリコン膜7からなる第2のゲート電極8Fを形成する。続いて、NFET形成領域50N及びPFET形成領域50Pに対して、それぞれ、各ゲート電極8A、8Fをマスクとしたエクステンション注入によるN型LDD拡散層30A及びP型LDD拡散層30Bを形成する。
【0128】
次に、図12(a)に示すように、各ゲート電極8A、8Fに絶縁性のサイドウォール17をそれぞれ形成し、その後、NFET形成領域50N及びPFET形成領域50Pに対して、各ゲート電極8A、8Fとそのサイドウォール17をマスクとしてそれぞれの不純物注入を行って、N型ソース/ドレイン拡散層31A及びP型ソース/ドレイン拡散層31Bを形成する。続いて、注入された不純物イオンを活性化する熱処理を行い、その後、各ゲート電極8Aを含む全面にわたって、半導体基板1の上にニッケル(Ni)膜を堆積し、所定の熱処理を行うことにより、各ゲート電極8A及び各ソース/ドレイン拡散層31A、31Bの上部にニッケルシリサイド層18をそれぞれ形成する。その後、半導体基板1の上に各ゲート電極8A、8Fを含む全面にわたってSiO2等からなる層間絶縁膜19堆積し、その後、CMP法により、堆積した層間絶縁膜19に対し、各ゲート電極8A、8Fにおける第2のポリシリコン膜7を露出するように平坦化する。
【0129】
次に、図12(b)に示すように、平坦化された層間絶縁膜19の上に各ゲート電極8A、8Fを含む全面にわたってNi膜を堆積し、所定の熱処理を行うことにより、各ゲート電極8A、8Fを構成するポリシリコンの全体をニッケルシリサイド化する、いわゆるフルシリサイド(FUSI)化された第1のゲート電極20及び第2のゲート電極21をそれぞれ形成する。なお、第2のゲート電極21においては、上部に位置する第2のポリシリコン膜7が第2のニッケルシリサイド膜7Aとなり、さらには、ランタンシリサイド膜13Aの膜厚が極めて薄いことから、ランタンシリサイド膜13Aの下側に位置する第1のポリシリコン膜4に対してFUSI化の障壁とはならず、第1のポリシリコン膜4も第1のニッケルシリサイド膜4Aとなる。
【0130】
なお、ニッケルシリサイド層18の形成工程、またゲート電極8Aのフルシリサイド化工程は必ずしも行う必要はなく、NFET及びPFETの用途等に応じて適宜行えばよい。例えば、図12(a)の工程で終了した場合には、PFETを構成する第2のゲート電極8Fは、下から順次形成された第1のポリシリコン膜4とランタンシリサイド膜13Aと第2のポリシリコン膜7とから構成される。また、図12(b)の工程で終了した場合には、PFETを構成する第2のゲート電極8Fは、下から順次形成された第1のニッケルシリサイド膜4Aとランタンシリサイド膜13Aと第2のニッケルシリサイド膜7Aとから構成されることになる。
【0131】
第7の実施形態によると、図11(d)及び図11(e)に示すように、NFETに用いるLa混入ゲート絶縁膜3Aを構成するLa膜13は、PFET形成領域50Pにおいては、ゲート絶縁膜3の上に直接に堆積されることがない。従って、NFETに用いるLa混入ゲート絶縁膜3AのLa原子が、PFET形成領域50Pのゲート絶縁膜3に残存することがなくなるので、該ゲート絶縁膜3の上のFUSI化された第2のゲート電極21を構成する第1のニッケルシリサイド膜4Aにおける仕事関数の変動を防ぐことができる。
【産業上の利用可能性】
【0132】
本発明に係る半導体装置及びその製造方法は、メタルゲート形成用の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防止することができ、ゲート電極を有する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【0133】
【図1】(a)〜(g)は本発明の第1の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図2】本発明の第1の実施形態に係る半導体装置におけるリーク電流量を比較例と比べたグラフである。
【図3】(a)〜(g)は本発明の第2の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図4】(a)〜(h)は本発明の第3の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図5】(a)〜(g)は本発明の第4の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図6】(a)及び(b)は本発明の第4の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図7】(a)〜(h)は本発明の第5の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図8】(a)及び(b)は本発明の第5の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図9】(a)〜(h)は本発明の第6の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図10】(a)及び(b)は本発明の第6の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図11】(a)〜(f)は本発明の第7の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図12】(a)及び(b)は本発明の第7の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図13】(a)〜(f)は従来のメタルゲートとシリコンゲートとを有する半導体装置の製造方法を示す工程順の断面図である。
【図14】従来のメタルゲートとシリコンゲートとを有する半導体装置におけるリーク電流量をシリコンゲートを有する参考用の半導体装置と比べたグラフである。
【符号の説明】
【0134】
1 半導体基板
2 素子分離膜
3 ゲート絶縁膜
3A La混入ゲート絶縁膜
3B ゲート絶縁膜
3C Al混入ゲート絶縁膜
3D ゲート絶縁膜
4 第1のポリシリコン膜
4A 第1のニッケルシリサイド膜
5 レジストマスク
6 窒化チタン(Ti)膜
7 第2のポリシリコン膜
7A 第2のニッケルシリサイド膜
8A 第1のゲート電極
8B 第2のゲート電極
8C 第1のゲート電極
8D 第2のゲート電極
8E 第2のゲート電極
8F 第2のゲート電極
9 酸化アルミニウム(AlO)膜
10 アルミニウム(Al)膜
12 炭化タンタル(Ta2C)膜
13 ランタン(La)膜
13A ランタンシリサイド膜
15 酸化ランタン(LaO)膜
16 第3のポリシリコン膜
17 サイドウォール
18 ニッケルシリサイド層
19 層間絶縁膜
20 FUSI化されたゲート電極
21 FUSI化された第2のゲート電極
30A N型LDD拡散層
30B P型LDD拡散層
31A N型ソース/ドレイン拡散層
31B P型ソース/ドレイン拡散層
50N NFET形成領域
50P PFET形成領域
【技術分野】
【0001】
本発明は、ゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
メタルゲートを用いた従来のトランジスタ形成プロセスを図13(a)〜図13(f)に示す(例えば、特許文献1を参照。)。
【0003】
まず、図13(a)に示すように、シリコンからなる半導体基板101の上部に、シャロウトレンチ分離(STI)等からなる素子分離膜102を選択的に形成して、半導体基板101をNFET(N-type field effect transistor:N型電界効果トランジスタ)形成領域50Nと、PFET(P-type field effect transistor:P型電界効果トランジスタ)形成領域50Pとに区画する。その後、半導体基板101上の全面にゲート絶縁膜103を形成する。続いて、形成されたゲート絶縁膜103上の全面に、スパッタ法等の物理的気相堆積(phisical vapor deposition:PVD)法により、仕事関数の値が大きく、PFETのメタルゲートに適した窒化チタン(TiN)膜104を堆積する。
【0004】
次に、図13(b)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク105を形成する。続いて、形成したレジストマスク105を用いて、ウェットエッチングにより、NFET形成領域50Nに含まれるTiN膜104を除去する。その後、レジストマスク105を除去して、図13(c)に示すように、NFET形成領域50Nからゲート絶縁膜103を露出する。
【0005】
次に、図13(d)に示すように、半導体基板101の全面に、ずなわちNFET形成領域50Nにおいては露出したゲート絶縁膜103の上に、また、PFET形成領域50PにおいてはTiN膜104の上に、ポリシリコン膜106を全面的に堆積する。
【0006】
次に、図13(e)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、ポリシリコンからなる第1のゲート電極106Aを形成する。一方、PFET形成領域50Pにおいては、TiN膜104及びポリシリコン106Bからなるメタルゲートである第2のゲート電極107を形成する。
【0007】
なお、特許文献1においては、ポリシリコン膜106の上に、さらに金属膜及びキャップ絶縁膜を堆積した、いわゆるポリメタル構造を持つゲート電極を形成している。ここで、ゲート構造として、NFET及びPFETには互いに異なる金属材料を用いたメタルゲートとすることも可能であるが、本文献においては、NFETと比較して格段に特性が悪化するPFETのみをメタルゲートとすることにより、必要最低限のプロセス変更を行っている。
【0008】
ここで、PFETがポリシリコン膜と比誘電率が高いいわゆるhigh-k膜とからなるゲート構造によってその動作特性が悪化する理由は、high-k膜にポリシリコンからなるゲート電極を組み合わせると、公知のようにフェルミレベルピニングが発生し、PFETにおける閾値電圧が高いままとなって低下しないからである。ところが、high-k膜にメタルゲートを組み合わせると、フェルミレベルピニングは発生せず、閾値電圧は金属材料が持つ仕事関数の値に従って低下する。
【0009】
TiN膜は仕事関数の値がシリコンにおけるバンドギャップの中間値程度(ミッドギャップ:mid gap)と同程度か又はミッドギャップよりも大きく、すなわち価電子帯に近いため、PFET用の金属に適した材料であることが知られている。
【特許文献1】特開2007−88122号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら、前記従来のPFET用のメタルゲート構造を持つ半導体装置の製造方法は、ゲート絶縁膜103の上に堆積した最初のメタル膜、上記の例では、図13(c)に示すように、TiN膜104がNFET形成領域50Nから完全には除去できないという問題がある。
【0011】
具体的には、図13(a)において、TiN膜104をゲート絶縁膜103の上に成膜する際に、TiN膜104の金属原子(Ti原子)がゲート絶縁膜103の構成材料とミキシングを起こし、Ti原子がゲート絶縁膜103中に取り込まれてしまうことが原因である。Ti原子がゲート絶縁膜103に一度取り込まれると、図13(c)に示すように、TiN膜103を剥離してもTi原子104aを完全に除去することができない。TiN膜104は、化学的気相堆積(chemical vapor deposition:CVD)法の場合は比較的に高い成膜温度(400℃程度)により、また、PVD法の場合は、数eVの高エネルギースパッタ種により、それぞれゲート絶縁膜103の上に堆積されるため、Ti原子104aのゲート絶縁膜103へのミキシングは十分に発生し得る。図13(f)に示すように、NFET形成領域50Nにおいて、ミキシングによりゲート絶縁膜103に取り込まれたTi原子104aは、図14に示すように、ゲートリーク電流が増大するという悪影響を与える。
【0012】
図14には、参考例としてポリシリコンのみからなるゲート電極を有するトランジスタのゲートリーク電流と、TiNからなるメタル膜の堆積、メタル膜の剥離及び洗浄、並びにポリシリコン膜の堆積を行った従来例に係る評価用トランジスタのゲートリーク電流を示す。図14から分かるように、参考例のトランジスタと比べて、評価用トランジスタの方が2.5桁もリーク電流が上昇している。メタル膜を堆積後に剥離したウェハのTiの残留量を評価したところ、1.0×1013/cm2程度であった。このTiの残留により、従来例に係る評価用のトランジスタにおいては、ゲートリーク電流が増大すると考えられる。
【0013】
ゲートリーク電流の特性を改善するには、金属原子のさらなる除去が必要であるが、前述したように、金属原子はゲート絶縁膜中に成膜時の段階で既に取り込まれているため、ウェットエッチングの処理時間を単純に増やすしても、この金属原子を完全に除去することはできない。
【0014】
本発明は、前記従来の問題を解決し、メタルゲート形成用等の金属原子が半導体基板、特にゲート絶縁膜に残存することによるゲートリーク電流の増大又はゲート電極の形成材料における仕事関数の変動を防止できるようにすることを目的とする。
【課題を解決するための手段】
【0015】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、ゲート絶縁膜の上に堆積したメタル膜又はメタルを含む膜を剥離することなくメタルゲート電極を形成する構成とする。
【0016】
具体的に、本発明に係る第1の半導体装置の製造方法は、第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上にゲート絶縁膜を形成する第1の工程と、ゲート絶縁膜の上にシリコンからなる第1の導電膜を形成する第2の工程と、第1の導電膜における第2の領域に含まれる部分を除去することにより、第2の領域からゲート絶縁膜を露出する第3の工程と、第3の工程よりも後に、第2の領域におけるゲート絶縁膜の上に第1のメタル膜を形成する第4の工程とを備えていることを特徴とする。
【0017】
第1の半導体装置の製造方法によると、ゲート絶縁膜の上にシリコンからなる第1の導電膜を形成し、その後、第1の導電膜における第2の領域に含まれる部分を除去することにより、第2の領域からゲート絶縁膜を露出する。続いて、ゲート絶縁膜の上に第1のメタル膜を形成する。従って、本発明においては、ゲート絶縁膜上に堆積した第1のメタル膜を除去することなく、第1の領域にシリコンゲートを形成でき、且つ第2の領域にメタルゲートを形成することができる。すなわち、従来は除去が必要となる第1の領域には第1のメタル膜の代わりにシリコンからなる第1の導電膜を用いるため、ゲート絶縁膜に金属原子が残留することがない。これにより、メタルゲート形成用の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防ぐことができる。
【0018】
第1の半導体装置の製造方法は、第4の工程よりも後に、第1の領域上において少なくとも第1の導電膜をパターニングすることにより第1の導電膜から第1のゲート電極を形成する第5の工程と、第4の工程よりも後に、第2の領域上において少なくとも第1のメタル膜をパターニングすることにより第1のメタル膜から第2のゲート電極を形成する第6の工程とをさらに備えていることが好ましい。
【0019】
また、第1の半導体装置の製造方法は、第4の工程と第5の工程との間に、第1の導電膜及び第1のメタル膜の上にシリコンからなる第2の導電膜を形成する第7の工程をさらに備えていることが好ましい。
【0020】
また、第1の半導体装置の製造方法は、第3の工程と第4の工程との間に、第2の領域における露出したゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する絶縁膜を形成する第8の工程をさらに備えていることが好ましい。
【0021】
また、第1の半導体装置の製造方法は、第3の工程と第4の工程との間に、第2の領域におけるゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する第2のメタル膜を形成する第8の工程をさらに備えていることが好ましい。
【0022】
この場合に、第8の工程よりも後に、半導体基板を熱処理することにより、第2のメタル膜を構成する原子をゲート絶縁膜に拡散させることが好ましい。
【0023】
また、第1の半導体装置の製造方法は、第4の工程よりも後に、第1の領域から第1の導電膜を選択的に除去することにより、第1の領域からゲート絶縁膜を露出する第5の工程と、第5の工程よりも後に、第1の領域におけるゲート絶縁膜の上に第3のメタル膜を形成する第6の工程とをさらに備えていることが好ましい。
【0024】
このようにすると、第1の領域のゲート構造をもメタル構造とすることができる。
【0025】
この場合に、半導体装置の製造方法は、第5の工程と第6の工程との間に、第1の領域におけるゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する第4のメタル膜を形成する第7の工程をさらに備えていることが好ましい。
【0026】
さらにこの場合に、半導体装置の製造方法は、第7の工程よりも後に、半導体基板を熱処理することにより、第4のメタル膜を構成する原子をゲート絶縁膜に拡散させることが好ましい。
【0027】
本発明に係る第2の半導体装置製造方法は、第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第1の工程と、ゲート絶縁膜の上に、シリコンからなる第1の導電膜を形成する第2の工程と、第1の導電膜における第1の領域に含まれる部分を除去することにより、第1の領域からゲート絶縁膜を露出する第3の工程と、第3の工程よりも後に、第1の領域におけるゲート絶縁膜の上に絶縁膜及びシリコンからなる第2の導電膜を形成する第4の工程とを備えていることを特徴とする。
【0028】
第2の半導体装置の製造方法によると、シリコン膜の堆積及び除去を行いながら、第1の領域におけるゲート絶縁膜の上に形成する絶縁膜により、第1の領域のゲート絶縁膜の仕事関数の値を調整することができる。
【0029】
第2の半導体装置の製造方法は、第4の工程よりも後に、第1の領域上において少なくとも第2の導電膜をパターニングすることにより第2の導電膜から第1のゲート電極を形成すると共に、第2の領域上において少なくとも第1の導電膜をパターニングすることにより第1の導電膜から第2のゲート電極を形成する第5の工程と、第1のゲート電極及び第2のゲート電極をメタルによりフルシリサイド化する第6の工程とをさらに備えていることが好ましい。
【0030】
本発明に係る第3の半導体装置の製造方法は、第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第1の工程と、ゲート絶縁膜の上に、シリコンからなる第1の導電膜を形成する第2の工程と、第1の導電膜における第1の領域に含まれる部分を除去することにより、第1の領域からゲート絶縁膜を露出する第3の工程と、第3の工程よりも後に、第1の領域におけるゲート絶縁膜の上に第1のメタル膜及びシリコンからなる第2の導電膜を形成する第4の工程とを備えていることを特徴とする。
【0031】
第3の半導体装置の製造方法によると、シリコン膜の堆積及び除去を行いながら、第1の領域におけるゲート絶縁膜の上に形成する第1のメタル膜により、第1の領域のゲート絶縁膜の仕事関数の値を調整することができる。
【0032】
第3の半導体装置の製造方法は、第4の工程よりも後に、第1の領域上において少なくとも第2の導電膜をパターニングすることにより第2の導電膜から第1のゲート電極を形成すると共に、第2の領域上において少なくとも第1の導電膜をパターニングすることにより第1の導電膜から第2のゲート電極を形成する第5の工程と、第1のゲート電極及び第2のゲート電極を第2のメタルによりフルシリサイド化する第6の工程とをさらに備えていることが好ましい。
【0033】
本発明に係る第1の半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたシリコンからなる第1の導電膜、該第1の導電膜の上に形成されたメタルシリサイド膜及び該メタルシリサイド膜の上に形成されたシリコンからなる第2の導電膜から構成されたゲート電極とを備えていることを特徴とする。
【0034】
本発明に係る第2の半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成された第1のメタルシリサイド膜、該第1のメタルシリサイドの上に形成された第2のメタルシリサイド膜及び該第2のメタルシリサイド膜の上に形成された第3のメタルシリサイド膜から構成されたゲート電極とを備えていることを特徴とする。
【発明の効果】
【0035】
本発明に係る半導体装置及び其の製造方法によると、メタルゲート形成用等の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防止することができる。
【0036】
また、本発明は、N型及びP型の各仕事関数調整用の金属(例えばLa、Al)又は金属酸化物(例えばLaO、AlO)に対しても同様に適用でき、この場合には、ゲート電極の形成用材料における仕事関数の変動を防止することができる。
【発明を実施するための最良の形態】
【0037】
(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
【0038】
図1(a)〜図1(g)は本発明の第1の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0039】
まず、図1(a)に示すように、シリコン(Si)からなる半導体基板1の上部に、シャロウトレンチ分離(STI)等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET(N-type field effect transistor)形成領域50NとPFET(P-type field effect transistor)形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるしきい値(Vt)制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるしきい値(Vt)制御用の不純物注入を行う。続いて、注入された不純物の活性化熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmの酸化ハフニウムシリコン(HfSiO)膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、酸窒化ハフニウムシリコン(HfSiON)と酸化シリコン(SiO2)との高誘電体を含む積層膜からなるゲート絶縁膜3を形成する。なお、高誘電体は、酸窒化ハフニウムシリコンに限られず、酸化ハフニウムシリコン(HfSiO)、酸化ハフニウム(HfO2)又はジルコニム(Zr)系酸化物等を用いることができる。また、ゲート絶縁膜3は、高誘電体材料を含まない酸化シリコン(SiO2)又は酸窒化シリコン(SiON)でも構わない。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0040】
次に、図1(b)に示すように、リソグラフィ法により、NFET形成領域50Nを覆い、PFET形成領域50Pに開口パターンを持つレジストマスク5を形成する。続いて、形成されたレジストマスク5を用いて、ウェットエッチングにより、PFET形成領域50Pに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図1(c)に示すように、PFET形成領域50Pからゲート絶縁膜3を露出する。ここで、第1のポリシリコン膜4のウエットエッチングにはアンモニア(NH3)溶液を用いることができる。アンモニア溶液を用いたHfSiONのシリコンに対するエッチング選択比はほぼ0であり、従って、アンモニア溶液により、ゲート絶縁膜3をエッチングすることなく、第1のポリシリコン膜4をエッチングすることができる。
【0041】
次に、図1(d)に示すように、第1のポリシリコン膜4の上及びPFET形成領域50からゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが10nmの窒化チタン(TiN)膜6を堆積する。ここで、TiNは実質的に金属とみなすことができ、CVD法、PVD法又は原子層堆積(atomic layer deposition:ALD)法等の成膜方法により成膜できる。なお、TiN膜6に代えて、TaCNO又はTaN等の有効仕事関数が4.6eV以上の、PFETの動作特性の向上に有効な金属を含む材料を用いることができる。
【0042】
次に、図1(e)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6をエッチングにより選択的に除去する。
【0043】
次に、図1(f)に示すように、レジストマスクを除去した後、第1のポリシリコン膜4の上及びTiN膜6の上に形成された自然酸化膜を除去し、その後、CVD法により、第1のポリシリコン膜4及びTiN膜6の上に全面にわたって、厚さが100nmの導電性を持たせた第2のポリシリコン膜7を堆積する。
【0044】
次に、図1(g)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、第1のポリシリコン膜4及び第2のポリシリコン膜7からなる第1のゲート電極8Aを形成する。一方、PFET形成領域50Pにおいては、TiN膜6及び第2のポリシリコン膜7からなるメタルゲートとなる第2のゲート電極8Bを形成する。
【0045】
ここで、NFET形成領域50Nにおいては、第1のゲート電極8Aは2層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
【0046】
この後、図示はしていないが、NFET形成領域50N及びPFET形成領域50Pに対して、それぞれ、各ゲート電極8A、8Bをマスクとしたエクステンション注入によるN型LDD(lightly doped drain)拡散層及びP型LDD拡散層の形成工程と、各ゲート電極8A、8Bにサイドウォールを形成した後のN型ソース/ドレイン拡散層及びP型ソース/ドレイン拡散層の形成工程と、注入された不純物イオンを活性化する熱処理工程と、ニッケル(Ni)による各ゲート電極8A、8B及び各ソース/ドレイン拡散層のシリサイド化工程とを経てNFET及びPFETを形成する。
【0047】
第1の実施形態によると、図1(c)〜図1(e)に示すように、PFET形成領域50Pに形成されるメタルゲートであって、第2のゲート電極8Bを構成するTiN膜6は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。すなわち、NFET形成領域50Nにおいて、ゲート絶縁膜3の上にTiN膜6を直接に堆積することなく、PFET形成領域50Pにメタルゲートを形成することができる。
【0048】
このように、除去が必要となるNFET形成領域50Nには、TiN膜6の代わりに第1のポリシリコン膜4を用いるため、ゲート絶縁膜3にTi原子が残留することがない。従って、NFET形成領域50Nにおいて、メタルゲート形成用のTi原子がゲート絶縁膜3に残存することがなくなるので、ゲートリーク電流の増大を防ぐことができる。
【0049】
なお、本実施形態においては、NFET形成領域50Nにおける形成シーケンスが、従来のメタル膜の堆積、その除去及びポリシリコン膜の堆積に代えて、ポリシリコン膜4、7の堆積のみとなるため、本願発明の課題が解決できる。一方、PFET形成領域50Pにおいては、第1のポリシリコン膜4の堆積、その除去及びTiN膜6の堆積工程が実行される。このPFET形成領域50Pにおける第1のポリシリコン膜4の除去による不具合が発生しないことは確認済みである。
【0050】
図2にその確認結果を示す。図2は、比較例であってTiN膜のみを堆積して除去しないPFETにおけるゲートリーク電流と、第1のポリシリコン膜4の堆積、その除去及びTiN膜6を堆積する本実施形態(本発明)に係るPFETにおけるゲートリーク電流とを比較して表している。図2においては、比較例の電流値を1としてその比の値を示しており、本発明においては比較例のゲートリーク電流の3倍程度にしかなっていない。図14に示したように、従来例であるメタル膜を堆積してそれを除去する場合は1700倍に増大しており、第1のポリシリコン膜4を堆積しその後それを除去することの影響は、TiN膜6を堆積しその後それを除去する従来例の場合の影響と比べて非常に小さいことが分かる。
【0051】
(第2の実施形態)
以下、本発明の第2の実施形態について図面を参照しながら説明する。
【0052】
図3(a)〜図3(g)は本発明の第2の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0053】
まず、図3(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0054】
次に、図3(b)に示すように、リソグラフィ法により、NFET形成領域50Nを覆い、PFET形成領域50Pに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、PFET形成領域50Pに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図3(c)に示すように、PFET形成領域50Pからゲート絶縁膜3を露出する。
【0055】
次に、図3(d)に示すように、CVD法又はPVD法により、第1のポリシリコン膜4の上及びPFET形成領域50Pからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが1.0nmの酸化アルミニウム(AlO)膜9を堆積する。ここで、HfSiONからなるゲート絶縁膜3の上に形成されたAlO膜9はHfSiONの仕事関数の値を大きくすることから、PFETの動作特性の向上に有効であることが知られている。続いて、CVD法、PVD法又はALD法により、AlO膜9の上に、厚さが10nmのTiN膜6を堆積する。なお、ここでも、TiNに代えて、TaCNO又はTaN等を用いることができる。
【0056】
次に、図3(e)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6及びAlO膜9をエッチングにより選択的に除去する。
【0057】
次に、図3(f)に示すように、第1のポリシリコン膜4の上及びTiN膜6の上に形成された自然酸化膜を除去し、その後、CVD法により、第1のポリシリコン膜4及びTiN膜6の上に全面にわたって、厚さが100nmの導電性を持たせた第2のポリシリコン膜7を堆積する。
【0058】
次に、図3(g)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、第1のポリシリコン膜4及び第2のポリシリコン膜7からなる第1のゲート電極8Aを形成する。一方、PFET形成領域50Pにおいては、TiN膜6及び第2のポリシリコン膜7からなるメタルゲートとなる第2のゲート電極8Bを形成する。なお、第2の実施形態においては、PFET形成領域50Pにおけるゲート絶縁膜3Bは、実質的にはゲート絶縁膜3とその上に形成されたAlO膜9とから構成される。
【0059】
ここで、NFET形成領域50Nにおいては、第1のゲート電極8Aは2層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
【0060】
この後は、第1の実施形態と同様に、LDD拡散層及びソース/ドレイン拡散層等を形成する。
【0061】
第2の実施形態によると、図3(d)及び図3(e)に示すように、PFETに用いるゲート絶縁膜3Bを構成するAlO膜9は、NFET形成領域50Nにおいては、ゲート絶縁膜3の上に直接に堆積されることがない。従って、PFETに用いるゲート絶縁膜3B形成用のAl原子が、NFET形成領域50Nのゲート絶縁膜3に残存することがなくなるので、第1のゲート電極8Aを構成する第1のポリシリコン膜4における仕事関数の変動を防ぐことができる。
【0062】
(第3の実施形態)
以下、本発明の第3の実施形態について図面を参照しながら説明する。
【0063】
図4(a)〜図4(g)は本発明の第3の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0064】
まず、図4(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0065】
次に、図4(b)に示すように、リソグラフィ法により、NFET形成領域50Nを覆い、PFET形成領域50Pに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、PFET形成領域50Pに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図4(c)に示すように、PFET形成領域50Pからゲート絶縁膜3を露出する。
【0066】
次に、図4(d)に示すように、PVD法により、第1のポリシリコン膜4の上及びPFET形成領域50Pからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが0.5nmのアルミニウム(Al)膜10を堆積する。続いて、CVD法、PVD法又はALD法により、Al膜10の上に、厚さが10nmのTiN膜6を堆積する。なお、ここでも、TiNに代えて、TaCNO又はTaN等を用いることができる。
【0067】
次に、図4(e)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6及びAl膜10をエッチングにより選択的に除去する。なお、第1のポリシリコン膜4の上に残存するAl膜10は金属からなるため、必ずしも除去しなくてもよい。
【0068】
次に、図4(f)に示すように、第1のポリシリコン膜4の上及びTiN膜6の上に形成された自然酸化膜を除去し、その後、CVD法により、第1のポリシリコン膜4及びTiN膜6の上に全面にわたって、厚さが100nmの導電性を持たせた第2のポリシリコン膜7を堆積する。
【0069】
次に、図4(g)に示すように、第2のポリシリコン膜7を堆積した半導体基板1に900℃の温度で30分間の熱処理を加える。これにより、PFET形成領域50Pにおいては、ゲート絶縁膜3にAl膜10中のAl原子を拡散させて、Al混入ゲート絶縁膜3Cを形成する。Al原子が混入したHfSiONは、第2の実施形態におけるPFET形成領域50PのAlO膜とHfSiON膜との積層構造と同様に、HfSiONの仕事関数の値を上昇させるため、PFETの動作特性の向上に有効である。
【0070】
次に、図4(h)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、第1のポリシリコン膜4及び第2のポリシリコン膜7からなる第1のゲート電極8Aを形成する。一方、PFET形成領域50Pにおいては、TiN膜6及び第2のポリシリコン膜7からなるメタルゲートとなる第2のゲート電極8Bを形成する。
【0071】
ここで、NFET形成領域50Nにおいては、第1のゲート電極8Aは2層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
【0072】
この後は、第1の実施形態と同様に、LDD拡散層及びソース/ドレイン拡散層等を形成する。
【0073】
第3の実施形態によると、図4(d)及び図4(e)に示すように、PFETに用いるAl混入ゲート絶縁膜3Cを形成するためのAl膜10は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。すなわち、NFET形成領域50Nにおいて、ゲート絶縁膜3の上にAl膜10を直接に堆積することなく、PFET形成領域50Pにおけるゲート絶縁膜3にAl原子を混入(拡散)することができる。
【0074】
このように、NFET形成領域50Nにおいて、Al混入ゲート絶縁膜3Cの形成用のAl原子がゲート絶縁膜3に残存することがなくなるので、第1のゲート電極8Aを構成する第1のポリシリコン膜4における仕事関数の変動を防ぐことができる。
【0075】
(第4の実施形態)
以下、本発明の第4の実施形態について図面を参照しながら説明する。
【0076】
図5(a)〜図5(g)、図6(a)及び図6(b)は本発明の第4の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0077】
第4の実施形態においては、NFET及びPFETのゲート電極をいずれもメタルゲートにより形成する構成とする。
【0078】
まず、図5(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0079】
次に、図5(b)に示すように、リソグラフィ法により、NFET形成領域50Nを覆い、PFET形成領域50Pに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、PFET形成領域50Pに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図5(c)に示すように、PFET形成領域50Pからゲート絶縁膜3を露出する。
【0080】
次に、図5(d)に示すように、CVD法、PVD法又はALD法により、第1のポリシリコン膜4の上及びPFET形成領域50Pからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが10nmのTiN膜6を堆積する。なお、ここでも、TiNに代えて、TaCNO又はTaN等を用いることができる。
【0081】
次に、図5(e)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6をエッチングにより選択的に除去する。
【0082】
次に、図5(f)に示すように、NFET形成領域50Nの第1のポリシリコン膜4をウェットエッチングにより選択的に除去することにより、NFET形成領域50Nからゲート絶縁膜3を露出する。
【0083】
次に、図5(g)に示すように、CVD法又はPVD法により、TiN膜6の上及びNFET形成領域50Nからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが10nmの炭化タンタル(Ta2C)膜12を堆積する。なお、Ta2Cに代えて、TaC等の有効仕事関数が4.6eV以下で、NFETの動作特性の向上に有効な金属を含む材料であってもよい。
【0084】
次に、図6(a)に示すように、CVD法により、Ta2C膜12の上に全面にわたって、厚さが100nmの導電性を持たせた第2のポリシリコン膜7を堆積する。
【0085】
次に、図6(b)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、Ta2C膜12及び第2のポリシリコン膜7からなるメタルゲートとなる第1のゲート電極8Cを形成する。一方、PFET形成領域50Pにおいては、TiN膜6、Ta2C膜12及び第2のポリシリコン膜7からなるメタルゲートとなる第2のゲート電極8Dを形成する。
【0086】
この後は、第1の実施形態と同様に、LDD拡散層及びソース/ドレイン拡散層等を形成する。
【0087】
第4の実施形態によると、図5(d)〜図5(g)に示すように、NFET形成領域50Nに形成されるメタルゲートであって、第1のゲート電極8Cを構成する、すなわち第1のゲート電極8Cに含まれるTa2C膜12は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。同様に、PFET形成領域50Pに形成されるメタルゲートであって、第2のゲート電極8Dを構成する、すなわち第2のゲート電極8Dに含まれるTiN膜6は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。
【0088】
すなわち、NFET形成領域50Nにおいて、ゲート絶縁膜3の上にTiN膜6を直接に堆積することなく、PFET形成領域50Pにメタルゲートを形成することができ、且つ、PFET形成領域50Pにおいて、ゲート絶縁膜3の上にTa2C膜12を直接に堆積することなく、NFET形成領域50Nにメタルゲートを形成することができる。
【0089】
従って、NFET形成領域50Nにおいては、第2のゲート電極8Dの形成用のTi原子がゲート絶縁膜3に残存することがなく、また、PFET形成領域50Pにおいては、第1のゲート電極8Cの形成用のTa原子がゲート絶縁膜3に残存することがなくなるので、ゲートリーク電流の増大を防ぐことができる。
【0090】
なお、第4の実施形態においては、最初にPFET形成領域50PにTiN膜6を形成し、その後、NFET形成領域50NにTa2C膜12を形成したが、最初にNFET形成領域50NにTa2C膜12を形成し、その後、PFET形成領域50PにTiN膜6を形成してもよい。
【0091】
(第5の実施形態)
以下、本発明の第5の実施形態について図面を参照しながら説明する。
【0092】
図7(a)〜図7(h)、図8(a)及び図8(b)は本発明の第5の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0093】
第5の実施形態においては、NFET及びPFETのゲート電極をいずれもメタルゲートにより形成し、且つ、NFET形成領域50Nにおけるゲート絶縁膜3Aの特性をNFETの動作特性の向上に有効な構成とする。
【0094】
まず、図7(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0095】
次に、図7(b)に示すように、リソグラフィ法により、NFET形成領域50Nを覆い、PFET形成領域50Pに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、PFET形成領域50Pに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図7(c)に示すように、PFET形成領域50Pからゲート絶縁膜3を露出する。
【0096】
次に、図7(d)に示すように、CVD法、PVD法又はALD法により、第1のポリシリコン膜4の上及びPFET形成領域50Pからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが10nmのTiN膜6を堆積する。なお、ここでも、TiNに代えて、TaCNO又はTaN等を用いることができる。
【0097】
次に、図7(e)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6をエッチングにより選択的に除去する。
【0098】
次に、図7(f)に示すように、リソグラフィ法により、PFET形成領域50Pを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、NFET形成領域50Nの第1のポリシリコン膜4の上に残存するTiN膜6をエッチングにより選択的に除去する。
【0099】
次に、図7(g)に示すように、PVD法により、TiN膜6の上及びNFET形成領域50Nからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが0.5nmのランタン(La)膜13を堆積する。続いて、CVD法又はPVD法により、La膜13の上に、厚さが10nmの炭化タンタル(Ta2C)膜12を堆積する。
【0100】
次に、図7(h)に示すように、CVD法により、Ta2C膜12の上に全面にわたって、厚さが100nmの導電性を持たせた第2のポリシリコン膜7を堆積する。
【0101】
次に、図8(a)に示すように、第2のポリシリコン膜7を堆積した半導体基板1に900℃の温度で30分間の熱処理を加える。これにより、NFET形成領域50Nにおいては、ゲート絶縁膜3にLa膜13中のLa原子を拡散させて、La混入ゲート絶縁膜3Aを形成する。La原子が混入したHfSiONは、LaOとHfSiONとの積層構造と同様に、HfSiONの仕事関数の値を小さくするため、NFETの動作特性の向上に有効である。
【0102】
次に、図8(b)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、Ta2C膜12及び第2のポリシリコン膜7からなるメタルゲートとなる第1のゲート電極8Cを形成する。一方、PFET形成領域50Pにおいては、TiN膜6、La膜13、Ta2C膜12及び第2のポリシリコン膜7からなるメタルゲートとなる第2のゲート電極8Eを形成する。
【0103】
第5の実施形態によると、図7(g)、図7(h)及び図8(a)に示すように、NFETに用いるLa混入ゲート絶縁膜3Aを形成するためのLa膜13は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。すなわち、PFET形成領域50Pにおいて、ゲート絶縁膜3の上にLa膜13を直接に堆積することなく、NFET形成領域50Nにおけるゲート絶縁膜3にLa原子を混入(拡散)することができる。さらには、メタルゲートであって、第2のゲート電極8Eを構成するTiN膜6は、ゲート絶縁膜3の上に堆積された部分が除去されることがない。
【0104】
このように、PFET形成領域50Pにおいては、NFETに用いるLa混入ゲート絶縁膜3AのLa原子がゲート絶縁膜3に残存することがなくなるので、第2のゲート電極8Eにおける仕事関数の変動を防ぐことができる。
【0105】
また、NFET形成領域50Nにおいては、PFETに用いるゲート電極8EのTi原子がLa混入ゲート絶縁膜3Aに残存することがなくなるので、仕事関数の変動を防ぐことができる。
【0106】
(第6の実施形態)
以下、本発明の第6の実施形態について図面を参照しながら説明する。
【0107】
図9(a)〜図9(h)、図10(a)及び図10(b)は本発明の第6の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0108】
第6の実施形態においては、NFET及びPFETのゲート電極をいずれもポリシリコンにより形成し、且つ、NFET形成領域50Nにおけるゲート絶縁膜3Dの特性をNFETの動作特性の向上に有効な構成とする。
【0109】
まず、図9(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0110】
次に、図9(b)に示すように、リソグラフィ法により、PFET形成領域50Pを覆い、NFET形成領域50Nに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、NFET形成領域50Nに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図9(c)に示すように、NFET形成領域50Nからゲート絶縁膜3を露出する。
【0111】
次に、図9(d)に示すように、CVD法又はPVD法により、第1のポリシリコン膜4の上及びNFET形成領域50Nからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが1.0nmの酸化ランタン(LaO)膜15を堆積する。ここで、HfSiONからなるゲート絶縁膜3の上に形成されたLaO膜15はHfSiONの仕事関数の値を小さくすることから、NFETの動作特性の向上に有効である。続いて、CVD法により、LaO膜15の上に、厚さが10nmの第2のポリシリコン膜7を堆積する。
【0112】
次に、図9(e)に示すように、リソグラフィ法により、NFET形成領域50Nを覆うレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて、PFET形成領域50Pの第1のポリシリコン膜4の上に残存する第2のポリシリコン膜7及びLaO膜15をエッチングにより選択的に除去する。
【0113】
次に、図9(f)に示すように、第1のポリシリコン膜4の上及び第2のポリシリコン膜7の上に形成された自然酸化膜を除去し、その後、CVD法により、第1のポリシリコン膜4及び第2のポリシリコン膜7の上に全面にわたって、厚さが90nmの導電性を持たせた第3のポリシリコン膜16を堆積する。
【0114】
次に、図9(g)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、第2のポリシリコン膜7及び第3のポリシリコン膜16からなる第1のゲート電極8Aを形成する。一方、PFET形成領域50Pにおいても、第1のポリシリコン膜4及び第3のポリシリコン膜16からなる第2のゲート電極8Aを形成する。なお、第6の実施形態においては、NFET形成領域50Nにおけるゲート絶縁膜3Dは、実質的にゲート絶縁膜3とその上に形成されたLaO膜15とから構成される。ここで、NFET形成領域50N及びPFET形成領域50Pにおいて、第1のゲート電極8A及び第2のゲート電極8Aは、いずれも2層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。続いて、NFET形成領域50N及びPFET形成領域50Pに対して、それぞれ、ゲート電極8Aをマスクとしたエクステンション注入によるN型LDD拡散層30A及びP型LDD拡散層30Bを形成する。
【0115】
次に、図9(h)に示すように、各ゲート電極8Aに絶縁性のサイドウォール17をそれぞれ形成し、その後、NFET形成領域50N及びPFET形成領域50Pに対して、各ゲート電極8A及び各サイドウォール17をマスクとしてそれぞれの不純物注入を行って、N型ソース/ドレイン拡散層31A及びP型ソース/ドレイン拡散層31Bを形成する。続いて、注入された不純物イオンを活性化する熱処理を行い、その後、各ゲート電極8Aを含む全面にわたって、半導体基板1の上にニッケル(Ni)膜を堆積し、所定の熱処理を行うことにより、各ゲート電極8A及び各ソース/ドレイン拡散層31A、31Bの上部にニッケルシリサイド層18をそれぞれ形成する。
【0116】
次に、図10(a)に示すように、半導体基板1の上に各ゲート電極8Aを含む全面にわたってSiO2等からなる層間絶縁膜19を堆積し、その後、化学機械研磨(CMP)法により、堆積した層間絶縁膜19に対し、各ゲート電極8Aにおける第3のポリシリコン膜16を露出するように平坦化する。
【0117】
次に、図10(b)に示すように、平坦化された層間絶縁膜19の上に各ゲート電極8Aを含む全面にわたってNi膜を堆積し、所定の熱処理を行うことにより、各ゲート電極8Aを構成するポリシリコンの全体をニッケルシリサイド化する、いわゆるフルシリサイド(FUSI:fully silicided)化されたゲート電極20をそれぞれ形成する。
【0118】
なお、ニッケルシリサイド層18の形成工程、またゲート電極8Aのフルシリサイド化工程は必ずしも行う必要はなく、NFET及びPFETの用途等に応じて適宜行えばよい。
【0119】
第6の実施形態によると、図9(d)及び図9(e)に示すように、NFET形成領域50Nに形成され、ゲート絶縁膜3Dを構成するLaO膜15は、PFET形成領域50Pにおいては、ゲート絶縁膜3の上に直接に堆積されることがない。従って、NFETに用いるゲート絶縁膜3DのLa原子が、PFET形成領域50Pのゲート絶縁膜3に残存することがなくなるので、該ゲート絶縁膜3の上のFUSI化されたゲート電極20における仕事関数の変動を防ぐことができる。
【0120】
(第7の実施形態)
以下、本発明の第7の実施形態について図面を参照しながら説明する。
【0121】
図11(a)〜図11(f)、図12(a)及び図12(b)は本発明の第7の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【0122】
第7の実施形態においては、NFET及びPFETのゲート電極をいずれもポリシリコンにより形成し、且つ、NFET形成領域50Nにおけるゲート絶縁膜3Aの特性をNFETの動作特性の向上に有効な構成とする。
【0123】
まず、図11(a)に示すように、Siからなる半導体基板1の上部に、STI等からなる素子分離膜2を選択的に形成して、半導体基板1をNFET形成領域50NとPFET形成領域50Pとに区画する。その後、図示はしないが、半導体基板1のNFET形成領域50Nにはp型の不純物によるVt制御用の不純物注入を行い、PFET形成領域50Pにはn型の不純物によるVt制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板1の表面酸化膜を除去する。その後、熱酸化法により、半導体基板1の表面に、厚さが1.5nmの酸化シリコンからなる熱酸化膜(図示せず)を形成する。続いて、CVD法により、熱酸化膜の上に厚さが3.0nmのHfSiO膜を堆積する。さらに、堆積したHfSiO膜の表面を窒化処理することにより、HfSiONとSiO2との積層膜からなるゲート絶縁膜3を形成する。なお、ゲート絶縁膜3は、高誘電体材料を含まないSiO2又はSiONでもよい。続いて、ゲート絶縁膜3の上に、厚さが10nmの導電性を持たせた第1のポリシリコン膜4を堆積する。
【0124】
次に、図11(b)に示すように、リソグラフィ法により、PFET形成領域50Pを覆い、NFET形成領域50Nに開口パターンを持つレジストマスク5を形成する。続いて、形成したレジストマスク5を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、NFET形成領域50Nに含まれる第1のポリシリコン膜4を除去する。その後、レジストマスク5を除去して、図11(c)に示すように、NFET形成領域50Nからゲート絶縁膜3を露出する。
【0125】
次に、図11(d)に示すように、PVD法により、第1のポリシリコン膜4の上及びNFET形成領域50Nからゲート絶縁膜3が露出した半導体基板1の上に全面にわたって、厚さが0.5nmのランタン(La)膜13を堆積する。続いて、CVD法により、La膜13の上に、厚さが100nmの第2のポリシリコン膜7を堆積する。
【0126】
次に、図11(e)に示すように、第2のポリシリコン膜7を堆積した半導体基板1に900℃の温度で30分間の熱処理を加える。これにより、NFET形成領域50Nにおいては、ゲート絶縁膜3にLa膜13中のLa原子を拡散させて、La混入ゲート絶縁膜3Aを形成する。La原子が混入したHfSiONは、LaOとHfSiONとの積層構造と同様に、HfSiONの仕事関数の値を小さくするため、NFETの動作特性の向上に有効である。一方、PFET形成領域50Pにおいては、第1のポリシリコン膜4と第2のポリシリコン膜7との間に挟まれたLa膜13がシリサイド化されてランタンシリサイド膜13Aとなる。
【0127】
次に、図11(f)に示すように、リソグラフィ法及びドライエッチング法により、NFET形成領域50Nにおいては、第2のポリシリコン膜7から第1のゲート電極8Aを形成する。一方、PFET形成領域50Pにおいても、第1のポリシリコン膜4、ランタンシリサイド膜13A及び第2のポリシリコン膜7からなる第2のゲート電極8Fを形成する。続いて、NFET形成領域50N及びPFET形成領域50Pに対して、それぞれ、各ゲート電極8A、8Fをマスクとしたエクステンション注入によるN型LDD拡散層30A及びP型LDD拡散層30Bを形成する。
【0128】
次に、図12(a)に示すように、各ゲート電極8A、8Fに絶縁性のサイドウォール17をそれぞれ形成し、その後、NFET形成領域50N及びPFET形成領域50Pに対して、各ゲート電極8A、8Fとそのサイドウォール17をマスクとしてそれぞれの不純物注入を行って、N型ソース/ドレイン拡散層31A及びP型ソース/ドレイン拡散層31Bを形成する。続いて、注入された不純物イオンを活性化する熱処理を行い、その後、各ゲート電極8Aを含む全面にわたって、半導体基板1の上にニッケル(Ni)膜を堆積し、所定の熱処理を行うことにより、各ゲート電極8A及び各ソース/ドレイン拡散層31A、31Bの上部にニッケルシリサイド層18をそれぞれ形成する。その後、半導体基板1の上に各ゲート電極8A、8Fを含む全面にわたってSiO2等からなる層間絶縁膜19堆積し、その後、CMP法により、堆積した層間絶縁膜19に対し、各ゲート電極8A、8Fにおける第2のポリシリコン膜7を露出するように平坦化する。
【0129】
次に、図12(b)に示すように、平坦化された層間絶縁膜19の上に各ゲート電極8A、8Fを含む全面にわたってNi膜を堆積し、所定の熱処理を行うことにより、各ゲート電極8A、8Fを構成するポリシリコンの全体をニッケルシリサイド化する、いわゆるフルシリサイド(FUSI)化された第1のゲート電極20及び第2のゲート電極21をそれぞれ形成する。なお、第2のゲート電極21においては、上部に位置する第2のポリシリコン膜7が第2のニッケルシリサイド膜7Aとなり、さらには、ランタンシリサイド膜13Aの膜厚が極めて薄いことから、ランタンシリサイド膜13Aの下側に位置する第1のポリシリコン膜4に対してFUSI化の障壁とはならず、第1のポリシリコン膜4も第1のニッケルシリサイド膜4Aとなる。
【0130】
なお、ニッケルシリサイド層18の形成工程、またゲート電極8Aのフルシリサイド化工程は必ずしも行う必要はなく、NFET及びPFETの用途等に応じて適宜行えばよい。例えば、図12(a)の工程で終了した場合には、PFETを構成する第2のゲート電極8Fは、下から順次形成された第1のポリシリコン膜4とランタンシリサイド膜13Aと第2のポリシリコン膜7とから構成される。また、図12(b)の工程で終了した場合には、PFETを構成する第2のゲート電極8Fは、下から順次形成された第1のニッケルシリサイド膜4Aとランタンシリサイド膜13Aと第2のニッケルシリサイド膜7Aとから構成されることになる。
【0131】
第7の実施形態によると、図11(d)及び図11(e)に示すように、NFETに用いるLa混入ゲート絶縁膜3Aを構成するLa膜13は、PFET形成領域50Pにおいては、ゲート絶縁膜3の上に直接に堆積されることがない。従って、NFETに用いるLa混入ゲート絶縁膜3AのLa原子が、PFET形成領域50Pのゲート絶縁膜3に残存することがなくなるので、該ゲート絶縁膜3の上のFUSI化された第2のゲート電極21を構成する第1のニッケルシリサイド膜4Aにおける仕事関数の変動を防ぐことができる。
【産業上の利用可能性】
【0132】
本発明に係る半導体装置及びその製造方法は、メタルゲート形成用の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防止することができ、ゲート電極を有する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【0133】
【図1】(a)〜(g)は本発明の第1の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図2】本発明の第1の実施形態に係る半導体装置におけるリーク電流量を比較例と比べたグラフである。
【図3】(a)〜(g)は本発明の第2の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図4】(a)〜(h)は本発明の第3の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図5】(a)〜(g)は本発明の第4の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図6】(a)及び(b)は本発明の第4の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図7】(a)〜(h)は本発明の第5の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図8】(a)及び(b)は本発明の第5の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図9】(a)〜(h)は本発明の第6の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図10】(a)及び(b)は本発明の第6の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図11】(a)〜(f)は本発明の第7の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図12】(a)及び(b)は本発明の第7の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図13】(a)〜(f)は従来のメタルゲートとシリコンゲートとを有する半導体装置の製造方法を示す工程順の断面図である。
【図14】従来のメタルゲートとシリコンゲートとを有する半導体装置におけるリーク電流量をシリコンゲートを有する参考用の半導体装置と比べたグラフである。
【符号の説明】
【0134】
1 半導体基板
2 素子分離膜
3 ゲート絶縁膜
3A La混入ゲート絶縁膜
3B ゲート絶縁膜
3C Al混入ゲート絶縁膜
3D ゲート絶縁膜
4 第1のポリシリコン膜
4A 第1のニッケルシリサイド膜
5 レジストマスク
6 窒化チタン(Ti)膜
7 第2のポリシリコン膜
7A 第2のニッケルシリサイド膜
8A 第1のゲート電極
8B 第2のゲート電極
8C 第1のゲート電極
8D 第2のゲート電極
8E 第2のゲート電極
8F 第2のゲート電極
9 酸化アルミニウム(AlO)膜
10 アルミニウム(Al)膜
12 炭化タンタル(Ta2C)膜
13 ランタン(La)膜
13A ランタンシリサイド膜
15 酸化ランタン(LaO)膜
16 第3のポリシリコン膜
17 サイドウォール
18 ニッケルシリサイド層
19 層間絶縁膜
20 FUSI化されたゲート電極
21 FUSI化された第2のゲート電極
30A N型LDD拡散層
30B P型LDD拡散層
31A N型ソース/ドレイン拡散層
31B P型ソース/ドレイン拡散層
50N NFET形成領域
50P PFET形成領域
【特許請求の範囲】
【請求項1】
第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第1の工程と、
前記ゲート絶縁膜の上に、シリコンからなる第1の導電膜を形成する第2の工程と、
前記第1の導電膜における前記第2の領域に含まれる部分を除去することにより、前記第2の領域から前記ゲート絶縁膜を露出する第3の工程と、
前記第3の工程よりも後に、前記第2の領域における前記ゲート絶縁膜の上に第1のメタル膜を形成する第4の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項2】
前記第4の工程よりも後に、前記第1の領域上において少なくとも前記第1の導電膜をパターニングすることにより前記第1の導電膜から第1のゲート電極を形成する第5の工程と、
前記第4の工程よりも後に、前記第2の領域上において少なくとも前記第1のメタル膜をパターニングすることにより前記第1のメタル膜から第2のゲート電極を形成する第6の工程とをさらに備えていることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第4の工程と前記第5の工程との間に、前記第1の導電膜及び第1のメタル膜の上にシリコンからなる第2の導電膜を形成する第7の工程をさらに備えていることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記第3の工程と前記第4の工程との間に、
前記第2の領域における露出した前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する絶縁膜を形成する第8の工程をさらに備えていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記第3の工程と前記第4の工程との間に、
前記第2の領域における前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する第2のメタル膜を形成する第8の工程をさらに備えていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
前記第8の工程よりも後に、
前記半導体基板を熱処理することにより、前記第2のメタル膜を構成する原子を前記ゲート絶縁膜に拡散させることを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
前記第4の工程よりも後に、前記第1の領域から前記第1の導電膜を選択的に除去することにより、前記第1の領域から前記ゲート絶縁膜を露出する第5の工程と、
前記第5の工程よりも後に、前記第1の領域における前記ゲート絶縁膜の上に第3のメタル膜を形成する第6の工程とをさらに備えていることを特徴とする請求項1及び4〜6のいずれか1項に記載の半導体装置の製造方法。
【請求項8】
前記第5の工程と前記第6の工程との間に、
前記第1の領域における前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する第4のメタル膜を形成する第7の工程をさらに備えていることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記第7の工程よりも後に、
前記半導体基板を熱処理することにより、前記第4のメタル膜を構成する原子を前記ゲート絶縁膜に拡散させることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】
第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第1の工程と、
前記ゲート絶縁膜の上に、シリコンからなる第1の導電膜を形成する第2の工程と、
前記第1の導電膜における前記第1の領域に含まれる部分を除去することにより、前記第1の領域から前記ゲート絶縁膜を露出する第3の工程と、
前記第3の工程よりも後に、前記第1の領域における前記ゲート絶縁膜の上に絶縁膜及びシリコンからなる第2の導電膜を形成する第4の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項11】
前記第4の工程よりも後に、前記第1の領域上において少なくとも前記第2の導電膜をパターニングすることにより前記第2の導電膜から第1のゲート電極を形成すると共に、前記第2の領域上において少なくとも前記第1の導電膜をパターニングすることにより前記第1の導電膜から第2のゲート電極を形成する第5の工程と、
前記第1のゲート電極及び第2のゲート電極をメタルによりフルシリサイド化する第6の工程とをさらに備えていることを特徴とする請求項10に記載の半導体装置の製造方法。
【請求項12】
第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第1の工程と、
前記ゲート絶縁膜の上に、シリコンからなる第1の導電膜を形成する第2の工程と、
前記第1の導電膜における前記第1の領域に含まれる部分を除去することにより、前記第1の領域から前記ゲート絶縁膜を露出する第3の工程と、
前記第3の工程よりも後に、前記第1の領域における前記ゲート絶縁膜の上に第1のメタル膜及びシリコンからなる第2の導電膜を形成する第4の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項13】
前記第4の工程よりも後に、前記第1の領域上において少なくとも前記第2の導電膜をパターニングすることにより前記第2の導電膜から第1のゲート電極を形成すると共に、前記第2の領域上において少なくとも前記第1の導電膜をパターニングすることにより前記第1の導電膜から第2のゲート電極を形成する第5の工程と、
前記第1のゲート電極及び第2のゲート電極を第2のメタルによりフルシリサイド化する第6の工程とをさらに備えていることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたシリコンからなる第1の導電膜、該第1の導電膜の上に形成されたメタルシリサイド膜及び該メタルシリサイド膜の上に形成されたシリコンからなる第2の導電膜から構成されたゲート電極とを備えていることを特徴とする半導体装置。
【請求項15】
半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成された第1のメタルシリサイド膜、該第1のメタルシリサイドの上に形成された第2のメタルシリサイド膜及び該第2のメタルシリサイド膜の上に形成された第3のメタルシリサイド膜から構成されたゲート電極とを備えていることを特徴とする半導体装置。
【請求項1】
第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第1の工程と、
前記ゲート絶縁膜の上に、シリコンからなる第1の導電膜を形成する第2の工程と、
前記第1の導電膜における前記第2の領域に含まれる部分を除去することにより、前記第2の領域から前記ゲート絶縁膜を露出する第3の工程と、
前記第3の工程よりも後に、前記第2の領域における前記ゲート絶縁膜の上に第1のメタル膜を形成する第4の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項2】
前記第4の工程よりも後に、前記第1の領域上において少なくとも前記第1の導電膜をパターニングすることにより前記第1の導電膜から第1のゲート電極を形成する第5の工程と、
前記第4の工程よりも後に、前記第2の領域上において少なくとも前記第1のメタル膜をパターニングすることにより前記第1のメタル膜から第2のゲート電極を形成する第6の工程とをさらに備えていることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第4の工程と前記第5の工程との間に、前記第1の導電膜及び第1のメタル膜の上にシリコンからなる第2の導電膜を形成する第7の工程をさらに備えていることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記第3の工程と前記第4の工程との間に、
前記第2の領域における露出した前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する絶縁膜を形成する第8の工程をさらに備えていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記第3の工程と前記第4の工程との間に、
前記第2の領域における前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する第2のメタル膜を形成する第8の工程をさらに備えていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
前記第8の工程よりも後に、
前記半導体基板を熱処理することにより、前記第2のメタル膜を構成する原子を前記ゲート絶縁膜に拡散させることを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
前記第4の工程よりも後に、前記第1の領域から前記第1の導電膜を選択的に除去することにより、前記第1の領域から前記ゲート絶縁膜を露出する第5の工程と、
前記第5の工程よりも後に、前記第1の領域における前記ゲート絶縁膜の上に第3のメタル膜を形成する第6の工程とをさらに備えていることを特徴とする請求項1及び4〜6のいずれか1項に記載の半導体装置の製造方法。
【請求項8】
前記第5の工程と前記第6の工程との間に、
前記第1の領域における前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する第4のメタル膜を形成する第7の工程をさらに備えていることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記第7の工程よりも後に、
前記半導体基板を熱処理することにより、前記第4のメタル膜を構成する原子を前記ゲート絶縁膜に拡散させることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】
第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第1の工程と、
前記ゲート絶縁膜の上に、シリコンからなる第1の導電膜を形成する第2の工程と、
前記第1の導電膜における前記第1の領域に含まれる部分を除去することにより、前記第1の領域から前記ゲート絶縁膜を露出する第3の工程と、
前記第3の工程よりも後に、前記第1の領域における前記ゲート絶縁膜の上に絶縁膜及びシリコンからなる第2の導電膜を形成する第4の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項11】
前記第4の工程よりも後に、前記第1の領域上において少なくとも前記第2の導電膜をパターニングすることにより前記第2の導電膜から第1のゲート電極を形成すると共に、前記第2の領域上において少なくとも前記第1の導電膜をパターニングすることにより前記第1の導電膜から第2のゲート電極を形成する第5の工程と、
前記第1のゲート電極及び第2のゲート電極をメタルによりフルシリサイド化する第6の工程とをさらに備えていることを特徴とする請求項10に記載の半導体装置の製造方法。
【請求項12】
第1導電型のトランジスタを形成する第1の領域と第2導電型のトランジスタを形成する第2の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第1の工程と、
前記ゲート絶縁膜の上に、シリコンからなる第1の導電膜を形成する第2の工程と、
前記第1の導電膜における前記第1の領域に含まれる部分を除去することにより、前記第1の領域から前記ゲート絶縁膜を露出する第3の工程と、
前記第3の工程よりも後に、前記第1の領域における前記ゲート絶縁膜の上に第1のメタル膜及びシリコンからなる第2の導電膜を形成する第4の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項13】
前記第4の工程よりも後に、前記第1の領域上において少なくとも前記第2の導電膜をパターニングすることにより前記第2の導電膜から第1のゲート電極を形成すると共に、前記第2の領域上において少なくとも前記第1の導電膜をパターニングすることにより前記第1の導電膜から第2のゲート電極を形成する第5の工程と、
前記第1のゲート電極及び第2のゲート電極を第2のメタルによりフルシリサイド化する第6の工程とをさらに備えていることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたシリコンからなる第1の導電膜、該第1の導電膜の上に形成されたメタルシリサイド膜及び該メタルシリサイド膜の上に形成されたシリコンからなる第2の導電膜から構成されたゲート電極とを備えていることを特徴とする半導体装置。
【請求項15】
半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成された第1のメタルシリサイド膜、該第1のメタルシリサイドの上に形成された第2のメタルシリサイド膜及び該第2のメタルシリサイド膜の上に形成された第3のメタルシリサイド膜から構成されたゲート電極とを備えていることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2010−10223(P2010−10223A)
【公開日】平成22年1月14日(2010.1.14)
【国際特許分類】
【出願番号】特願2008−164890(P2008−164890)
【出願日】平成20年6月24日(2008.6.24)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
【公開日】平成22年1月14日(2010.1.14)
【国際特許分類】
【出願日】平成20年6月24日(2008.6.24)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
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