半導体装置
【課題】 はんだ接合部の応力集中を緩和しディバイスに発生する内部熱を効率的に放熱して信頼性の向上を図る。
【解決手段】 実装面２ａに接続電極６と周辺補強用ダミー電極７と中央補強用ダミー電極８が形成されたディバイス２と、接続ランド１０と周辺補強ランド１１と中央補強ランド１２とが形成されディバイス２をディバイス実装面３ａ上に実装する実装基板３とを備える。実装基板３には、中央補強ランド１２に接続される放熱ビア１４と、裏面３ｂに放熱パターン１５が形成され、中央補強ランド１２がディバイス２からの発生部を兼用して裏面３ｂからの放熱を行う。
【解決手段】 実装面２ａに接続電極６と周辺補強用ダミー電極７と中央補強用ダミー電極８が形成されたディバイス２と、接続ランド１０と周辺補強ランド１１と中央補強ランド１２とが形成されディバイス２をディバイス実装面３ａ上に実装する実装基板３とを備える。実装基板３には、中央補強ランド１２に接続される放熱ビア１４と、裏面３ｂに放熱パターン１５が形成され、中央補強ランド１２がディバイス２からの発生部を兼用して裏面３ｂからの放熱を行う。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、実装面に多数個の接続電極が形成された裏面電極型ディバイスを実装基板上に実装してなる半導体装置に関する。
【０００２】
【従来の技術】半導体装置は、実装基板搭載部品としてＣＰＵチップ（Central processing unit）やＩＯチップ（Input Output）等が絶縁樹脂によって封装されてパッケージ化されたディバイスが、例えば、ＱＦＰ（Quad Flat Package）実装法、ＢＧＡ（Ball Grid array）実装法或いはＬＧＡ（Land grid array）実装法等によって実装基板上に実装することにより小型化が図られている。
【０００３】ＱＦＰ実装型半導体装置は、パッケージの外周部に多数個のＳ字形状のリード端子片が放射状に突出されるとともに、実装基板のディバイス実装領域を囲んで多数個の接続ランドが形成されている。ＱＦＰ実装型半導体装置は、ディバイスを実装基板のディバイス実装領域上に位置決め載置した状態で、相対する各リード端子片と接続ランドとがそれぞれ接続されることによってディバイスが実装基板上に実装される。
【０００４】また、ＢＧＡ実装型半導体装置５０は、図３に示すように実装面５１ａに多数個の接続電極５２が形成されるとともにこれら接続電極５２に予めはんだペースト等を介してそれぞれはんだボール５３が接合されたディバイス５１と、ディバイス実装領域内に各接続電極５２に対応して多数個の接続ランド６１が形成された実装基板６０とからなる。ＢＧＡ実装型半導体装置５０は、接続電極５２を接続ランド６１に対応位置させるようにしてディバイス５１が実装基板６０のディバイス実装領域６０ａ上に位置決め載置される。
【０００５】ＢＧＡ実装型半導体装置５０は、この状態で、例えばリフロー炉に供給されてリフローはんだ処理が施されることにより、はんだボール５３を溶融、固化して相対する接続電極５２と接続ランド６１とを電気的かつ機械的に接続することによりディバイス５１を実装基板６０上に実装してなる。ＢＧＡ実装型半導体装置５０は、かかる構成によっていわゆるチップサイズの小型化が図られている。
【０００６】
【発明が解決しようとする課題】ところで、半導体装置においては、上述したようにチップ５６を絶縁樹脂５７によって封装してディバイスが構成されることから、チップから発生した熱が内部に籠もり特性が低下するといった問題がある。半導体装置は、例えばグラフィック処理用として用いられる場合に、ディバイス或いは実装基板が大型となり、またディバイスからの発熱量も大きくなる。このため、半導体装置においては、内部熱を効率的に放熱する対応が必要とされる。上述したＱＦＰ実装型半導体装置においては、パッケージからそれぞれＳ字状の多数個のリード端子が放射状に突出されておりこれらリード端子によって内部熱の放熱が行われる。ＱＦＰ実装型半導体装置は、上述したリード端子の構成から、全体が大型化するといった問題がある。
【０００７】一方、ＢＧＡ実装型半導体装置５０においては、実装基板６０上にディバイス５１が密着した状態で実装されるために、充分な放熱を行い得ないといった問題があった。したがって、ＢＧＡ実装型半導体装置５０においては、これを組み込む装置本体に適宜の放熱機構を設けて、間接的に内部熱の放熱を行うことが必要であった。ＢＧＡ実装型半導体装置５０は、このためにそれ自体の小型化が図れても放熱機構により装置本体の構造を複雑としかつ大型化するといった問題があった。
【０００８】また、半導体装置においては、Ｓｉチップと樹脂製の実装基板のそれぞれの材料の熱膨張率の違いによるはんだ部位の信頼性が大きな問題となっている。半導体装置は、Ｓｉチップに対して実装基板の熱膨張率が約数倍と大きな差があり、これによって生じる応力がはんだ部位に負荷されてはんだクラックが発生し接続不良等の問題が発生する虞がある。半導体装置においては、ディバイスが大型になるほど、このディバイスと実装基板の熱膨張率の差による応力が大きくなる。ＱＦＰ実装型半導体装置においては、上述した応力が外周部に突出したＳ字状のリード端子によって吸収されることではんだクラックの発生が抑制され、信頼性が保持される。
【０００９】一方、ＢＧＡ実装型半導体装置５０は、微細なピッチで格子状に配列された接続電極５２と接続ランド６１とがはんだ結合された剛体構造であることから、これら各はんだ結合部において応力が集中する。ＢＧＡ実装型半導体装置５０においては、例えば四隅に位置して補強用のはんだ接合部を形成することによって応力集中の緩和対応が図られている。しかしながら、かかるＢＧＡ実装型半導体装置５０においても、応力の方向が四隅を結ぶ対角線上のベクトルでは無く各はんだ接続部から中心に向かった放射状であることから、中央部におけるはんだ接続部の応力集中の緩和作用が減少する。
【００１０】したがって、ＢＧＡ実装型半導体装置５０においては、四隅の補強用はんだ接合部に加えて中央部位にも補強用はんだ接合部を設ける対応が図られる。ＢＧＡ実装型半導体装置５０は、図３に示すように、ディバイス５１側に接続電極５２の外周に位置する四隅に補強用ダミー電極５４を形成するとともに中央部にも補強用ダミー電極５５を形成し、実装基板６０側に四隅の補強用接続ランド６２と中央部の補強用接続ランド６３とを形成する。ＢＧＡ実装型半導体装置５０は、かかる構成を備えることにより、はんだ接続部における応力集中が緩和されて信頼性の向上が図られる。
【００１１】しかしながら、ＢＧＡ実装型半導体装置５０においては、応力集中による信頼性の向上が図られるが、依然としてディバイス５１の内部熱の放熱の問題は解決されない。
【００１２】したがって、本発明は、小型化を保持しながらディバイスと実装基板の熱膨張率の差に伴うはんだ接合部の応力集中を緩和するとともにディバイスに発生する内部熱を効率的に放熱して信頼性の向上を図った半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上述した目的を達成する本発明にかかる半導体装置は、実装面に多数個の接続電極が形成されるとともに周辺部と中央部とに補強用ダミー電極が形成され、接続電極及び各補強用ダミー電極とにそれぞれはんだボールが接合された裏面電極型ディバイスと、この裏面電極型ディバイスを実装するディバイス実装主面上に各接続電極にそれぞれ対応して多数個の接続ランドが形成されるとともに上記各補強用ダミー電極にそれぞれ対応して周辺補強用ランドと中央補強用ランドとがそれぞれ形成された実装基板とを備えてなる。半導体装置には、実装基板に、中央補強ランドに対応してディバイス実装主面と対向する実装主面に導通するビアが形成されるとともに、この実装主面にビアと接続される放熱手段が形成されてなる。
【００１４】以上のように構成された本発明にかかる半導体装置によれば、裏面電極型ディバイスが各接続電極及び周辺補強用ダミー電極と中央補強用ダミー電極とが相対する各接続ランド及び周辺補強用ランドと中央補強用ランドとに対応されるように実装基板上に位置決め載置されてリフローはんだ処理が施される。半導体装置は、はんだボールが溶融固化することによって、相対する各接続電極及び周辺補強用ダミー電極と中央補強用ダミー電極とが各接続ランド及び周辺補強用ランドと中央補強用ランドとにはんだ付け固定される。半導体装置においては、裏面電極型ディバイスと実装基板との熱膨張率の差によって発生する応力が、はんだ付け固定された各周辺補強用ダミー電極及び中央補強用ダミー電極と周辺補強用ランド及び中央補強用ランドとの接合部位において吸収されることで、各接続電極と各接続ランドとの接合部位への集中が抑制されてはんだクラック等の発生が防止される。
【００１５】半導体装置においては、裏面電極型ディバイスから発生する内部熱が、ビアを介して実装基板の裏面に形成した放熱手段を介して放熱される。半導体装置によれば、放熱手段が中央部に形成された補強部に構成されることによって小型化が保持されて信頼性の向上が図られる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態について、図面を参照して詳細に説明する。実施の形態として示す半導体装置１は、上述した従来のＢＧＡ実装型半導体装置５０と同様に、裏面電極型ディバイス２と、このディバイス２をボールグリッドアレイ方法により表面実装する実装基板３とからなるＢＧＡ実装型半導体装置であり、相対して形成された適宜の位置決め部を介してディバイス２と実装基板３との組合せが行われる。
【００１７】ディバイス２は、図１に示すように、ＣＰＵチップやＩＯチップ等の半導体チップ４をエポキシ樹脂等の絶縁樹脂５によって封装するとともに、実装面２ａに多数個の接続電極６が形成されてなる。ディバイス２には、実装基板３に対する実装面２ａに、詳細を後述するが複数個の周辺補強用ダミー電極７と中央補強用ダミー電極８とが形成されている。各接続電極６は、実装面２ａ上にその外周縁に沿って互いに等間隔を以って２列に枠状に配列されて形成されている。したがって、ディバイス２には、実装面２ａの中央部に、接続電極６が形成されない領域が構成されている。
【００１８】各周辺補強用ダミー電極７は、実装面２ａの四隅に位置してそれぞれ形成されており、各接続電極６と異なる形状或いは大きな面積を以って形成されてなる。各中央補強用ダミー電極８は、実装面２ａの接続電極６が形成されていない中央領域に形成されている。各中央補強用ダミー電極８も、各接続電極６と異なる形状或いは大きな面積を以って形成されてなる。
【００１９】なお、ディバイス２においては、各接続電極６と各中央補強用ダミー電極８とを上述した配列を以って実装面２ａに形成することに限定されず、例えば各接続電極６がさらに内側領域に存在して多数列により構成され或いは適宜に配列されて構成されてもよい。ディバイス２においては、各中央補強用ダミー電極８を中心領域に形成することに限定されず、各接続電極６とのバランスに応じて適宜の位置に形成してもよい。
【００２０】ディバイス２には、上述した各接続電極６と各周辺補強用ダミー電極７及び各中央補強用ダミー電極８とに予めそれぞれはんだボール９が接合されている。各はんだボール９は、例えば各接続電極６と各周辺補強用ダミー電極７及び各中央補強用ダミー電極８とに塗布したはんだペーストによって仮接合された状態で、加熱処理を施すことにより一部が溶融して各電極に接合されてなる。
【００２１】実装基板３は、両面銅箔貼り基板が用いられ、ディバイス２を実装するディバイス実装面３ａ及び裏面３ｂとにフォトリソグラフ処理を施して適宜の回路パターンを形成してなる。実装基板３には、ディバイス実装面３ａに詳細を後述する多数個の接続ランド１０と、周辺補強用ランド１１及び中央補強用ランド１２とが形成されてなる。実装基板３には、詳細を省略する接続ランド１３や図示しない回路パターンが適宜形成されてなる。実装基板３には、ドリル加工等によりディバイス実装面３ａから裏面３ｂに貫通する多数個のビア孔を形成し、これらビア孔に導電処理を施すことによってディバイス実装面３ａ側の回路パターンと接続されるビアを形成してなる。
【００２２】各接続ランド１０と各周辺補強用ランド１１及び各中央補強用ランド１２は、それぞれ上述した銅箔のフォトリソグラフ処理によって回路パターンと同時に形成される。各接続ランド１０は、図２に示すように、ディバイス２側の各接続電極６に対応して実装基板３の外周縁に沿った近傍位置に互いに等間隔を以って２列に枠状に配列されてパターン形成されてなる。各周辺補強用ランド１１も、ディバイス２側の各周辺補強用ダミー電極７に対応してディバイス実装面３ａの四隅に位置してそれぞれパターン形成されており、各接続ランド１０と異なる形状或いは大きな面積を以って形成されてなる。
【００２３】各中央補強用ランド１２は、ディバイス２側の各中央補強用ダミー電極８に対応してディバイス実装面３ａの接続ランド１０が形成されていない中央領域にパターン形成されている。各中央補強用ランド１２も、各接続ランド１０と異なる形状或いは大きな面積を以って形成されてなる。各中央補強用ランド１２には、図１に示すように、それぞれ実装基板３を貫通する放熱ビア１４が形成されている。各放熱ビア１４は、上述したビア形成工程に際して同時に形成され、実装基板３の裏面３ｂ側にパターン形成した放熱パターン１５と電気的・機械的に接続されてなる。
【００２４】放熱パターン１５は、上述した銅箔貼り基板に対するフォトリソグラフ処理によって回路パターンを形成する際に同時に形成される。放熱パターン１５は、回路パターンやランドの形成位置を除く実装基板３の裏面３ｂ上に形成される。
【００２５】以上のように構成された実装基板３には、ディバイス実装面３ａ上に実装面２ａ側からディバイス２が位置決め載置される。ディバイス２と実装基板３とは、相対する各接続電極６が各接続ランド１０上に、各周辺補強用ダミー電極７が各周辺補強用ランド１１上に、各中央補強用ダミー電極８が各中央補強用ランド１２上にそれぞれ対応位置される。ディバイス２と実装基板３とは、この状態でリフロー炉内に供給されることによって、ディバイス２の実装面２ａに接合した各はんだボールが溶融、固化することで上述した各電極と各ランド間の接続固定が行われて半導体装置１を構成する。
【００２６】半導体装置１は、ディバイス２と実装基板３とが熱膨張率を大きく異にしており、上述したようにリフローはんだ処理を施こして接続固定される各電極と各ランドとの間に応力が作用する。半導体装置１は、外周部位における応力が各周辺補強用ダミー電極７と各周辺補強用ランド１１とにより吸収されるとともに、中央部位における応力が中央補強用ダミー電極８と各中央補強用ランド１２とにより吸収される。したがって、半導体装置１においては、大型のディバイス２であっても各接続電極６と各接続ランド１０との間における応力集中が緩和されて実装基板３への実装が行われることから、これらを電気的かつ機械的に接続するはんだ部位にマイクロクラックの発生が抑制されて信頼性の向上が図られる。
【００２７】半導体装置１においては、ディバイス２の半導体チップ４から発熱するが、この熱が中央補強用ダミー電極８−はんだ接合部−中央補強用ランド１２−放熱ビア１４の放熱ルートを介して実装基板３の裏面３ｂに形成した放熱パターン１５へと伝達される。半導体装置１においては、放熱パターン１５から効率的に放熱を行うことで、ディバイス２を安定した状態に保持されるようにする。半導体装置１においては、上述した放熱構造を構成する各部が特別の工程や部品を必要とせずに同一工程中で形成されることで、コストアップとなることは無い。
【００２８】
【発明の効果】以上詳細に説明したように、本発明にかかる半導体装置によれば、裏面実装型ディバイスと実装基板との周辺部と中央部とに複数の補強用ダミー電極と補強用ランドとを形成してはんだ付け固定することによって熱膨張率の差により発生する応力を吸収することで、相対する多数の接続電極と接続ランドとのはんだ接続部への応力集中が低減されてはんだクラック等の発生が抑制されることで大型のディバイスの搭載を可能としかつ信頼性の向上が図られるようになる。また、半導体装置によれば、特別の部品や工程を必要とせずにディバイスから発生する熱を効率的に放熱する放熱手段が補強構造を兼用して構成されることから、ディバイスの動作の安定化が図られるようになり、小型化が保持されるとともに低コストにて製造されるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態として示す半導体装置の縦断面図である。
【図２】同半導体装置に用いられる実装基板の平面図である。
【図３】従来の半導体装置の縦断面図である。
【符号の説明】
１ 半導体装置、２ ディバイス、２ａ 実装面、３ 実装基板、３ａ ディバイス実装面、３ｂ 裏面、４ 半導体チップ、５ 絶縁樹脂、６ 接続電極、７ 周辺補強用ダミー電極、８ 中央補強用ダミー電極、９ はんだボール、１０ 接続ランド、１１ 周辺補強用ランド、１２ 中央補強用ランド、１３ 接続ランド、１４ 放熱ビア、１５ 放熱パターン
【０００１】
【発明の属する技術分野】本発明は、実装面に多数個の接続電極が形成された裏面電極型ディバイスを実装基板上に実装してなる半導体装置に関する。
【０００２】
【従来の技術】半導体装置は、実装基板搭載部品としてＣＰＵチップ（Central processing unit）やＩＯチップ（Input Output）等が絶縁樹脂によって封装されてパッケージ化されたディバイスが、例えば、ＱＦＰ（Quad Flat Package）実装法、ＢＧＡ（Ball Grid array）実装法或いはＬＧＡ（Land grid array）実装法等によって実装基板上に実装することにより小型化が図られている。
【０００３】ＱＦＰ実装型半導体装置は、パッケージの外周部に多数個のＳ字形状のリード端子片が放射状に突出されるとともに、実装基板のディバイス実装領域を囲んで多数個の接続ランドが形成されている。ＱＦＰ実装型半導体装置は、ディバイスを実装基板のディバイス実装領域上に位置決め載置した状態で、相対する各リード端子片と接続ランドとがそれぞれ接続されることによってディバイスが実装基板上に実装される。
【０００４】また、ＢＧＡ実装型半導体装置５０は、図３に示すように実装面５１ａに多数個の接続電極５２が形成されるとともにこれら接続電極５２に予めはんだペースト等を介してそれぞれはんだボール５３が接合されたディバイス５１と、ディバイス実装領域内に各接続電極５２に対応して多数個の接続ランド６１が形成された実装基板６０とからなる。ＢＧＡ実装型半導体装置５０は、接続電極５２を接続ランド６１に対応位置させるようにしてディバイス５１が実装基板６０のディバイス実装領域６０ａ上に位置決め載置される。
【０００５】ＢＧＡ実装型半導体装置５０は、この状態で、例えばリフロー炉に供給されてリフローはんだ処理が施されることにより、はんだボール５３を溶融、固化して相対する接続電極５２と接続ランド６１とを電気的かつ機械的に接続することによりディバイス５１を実装基板６０上に実装してなる。ＢＧＡ実装型半導体装置５０は、かかる構成によっていわゆるチップサイズの小型化が図られている。
【０００６】
【発明が解決しようとする課題】ところで、半導体装置においては、上述したようにチップ５６を絶縁樹脂５７によって封装してディバイスが構成されることから、チップから発生した熱が内部に籠もり特性が低下するといった問題がある。半導体装置は、例えばグラフィック処理用として用いられる場合に、ディバイス或いは実装基板が大型となり、またディバイスからの発熱量も大きくなる。このため、半導体装置においては、内部熱を効率的に放熱する対応が必要とされる。上述したＱＦＰ実装型半導体装置においては、パッケージからそれぞれＳ字状の多数個のリード端子が放射状に突出されておりこれらリード端子によって内部熱の放熱が行われる。ＱＦＰ実装型半導体装置は、上述したリード端子の構成から、全体が大型化するといった問題がある。
【０００７】一方、ＢＧＡ実装型半導体装置５０においては、実装基板６０上にディバイス５１が密着した状態で実装されるために、充分な放熱を行い得ないといった問題があった。したがって、ＢＧＡ実装型半導体装置５０においては、これを組み込む装置本体に適宜の放熱機構を設けて、間接的に内部熱の放熱を行うことが必要であった。ＢＧＡ実装型半導体装置５０は、このためにそれ自体の小型化が図れても放熱機構により装置本体の構造を複雑としかつ大型化するといった問題があった。
【０００８】また、半導体装置においては、Ｓｉチップと樹脂製の実装基板のそれぞれの材料の熱膨張率の違いによるはんだ部位の信頼性が大きな問題となっている。半導体装置は、Ｓｉチップに対して実装基板の熱膨張率が約数倍と大きな差があり、これによって生じる応力がはんだ部位に負荷されてはんだクラックが発生し接続不良等の問題が発生する虞がある。半導体装置においては、ディバイスが大型になるほど、このディバイスと実装基板の熱膨張率の差による応力が大きくなる。ＱＦＰ実装型半導体装置においては、上述した応力が外周部に突出したＳ字状のリード端子によって吸収されることではんだクラックの発生が抑制され、信頼性が保持される。
【０００９】一方、ＢＧＡ実装型半導体装置５０は、微細なピッチで格子状に配列された接続電極５２と接続ランド６１とがはんだ結合された剛体構造であることから、これら各はんだ結合部において応力が集中する。ＢＧＡ実装型半導体装置５０においては、例えば四隅に位置して補強用のはんだ接合部を形成することによって応力集中の緩和対応が図られている。しかしながら、かかるＢＧＡ実装型半導体装置５０においても、応力の方向が四隅を結ぶ対角線上のベクトルでは無く各はんだ接続部から中心に向かった放射状であることから、中央部におけるはんだ接続部の応力集中の緩和作用が減少する。
【００１０】したがって、ＢＧＡ実装型半導体装置５０においては、四隅の補強用はんだ接合部に加えて中央部位にも補強用はんだ接合部を設ける対応が図られる。ＢＧＡ実装型半導体装置５０は、図３に示すように、ディバイス５１側に接続電極５２の外周に位置する四隅に補強用ダミー電極５４を形成するとともに中央部にも補強用ダミー電極５５を形成し、実装基板６０側に四隅の補強用接続ランド６２と中央部の補強用接続ランド６３とを形成する。ＢＧＡ実装型半導体装置５０は、かかる構成を備えることにより、はんだ接続部における応力集中が緩和されて信頼性の向上が図られる。
【００１１】しかしながら、ＢＧＡ実装型半導体装置５０においては、応力集中による信頼性の向上が図られるが、依然としてディバイス５１の内部熱の放熱の問題は解決されない。
【００１２】したがって、本発明は、小型化を保持しながらディバイスと実装基板の熱膨張率の差に伴うはんだ接合部の応力集中を緩和するとともにディバイスに発生する内部熱を効率的に放熱して信頼性の向上を図った半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上述した目的を達成する本発明にかかる半導体装置は、実装面に多数個の接続電極が形成されるとともに周辺部と中央部とに補強用ダミー電極が形成され、接続電極及び各補強用ダミー電極とにそれぞれはんだボールが接合された裏面電極型ディバイスと、この裏面電極型ディバイスを実装するディバイス実装主面上に各接続電極にそれぞれ対応して多数個の接続ランドが形成されるとともに上記各補強用ダミー電極にそれぞれ対応して周辺補強用ランドと中央補強用ランドとがそれぞれ形成された実装基板とを備えてなる。半導体装置には、実装基板に、中央補強ランドに対応してディバイス実装主面と対向する実装主面に導通するビアが形成されるとともに、この実装主面にビアと接続される放熱手段が形成されてなる。
【００１４】以上のように構成された本発明にかかる半導体装置によれば、裏面電極型ディバイスが各接続電極及び周辺補強用ダミー電極と中央補強用ダミー電極とが相対する各接続ランド及び周辺補強用ランドと中央補強用ランドとに対応されるように実装基板上に位置決め載置されてリフローはんだ処理が施される。半導体装置は、はんだボールが溶融固化することによって、相対する各接続電極及び周辺補強用ダミー電極と中央補強用ダミー電極とが各接続ランド及び周辺補強用ランドと中央補強用ランドとにはんだ付け固定される。半導体装置においては、裏面電極型ディバイスと実装基板との熱膨張率の差によって発生する応力が、はんだ付け固定された各周辺補強用ダミー電極及び中央補強用ダミー電極と周辺補強用ランド及び中央補強用ランドとの接合部位において吸収されることで、各接続電極と各接続ランドとの接合部位への集中が抑制されてはんだクラック等の発生が防止される。
【００１５】半導体装置においては、裏面電極型ディバイスから発生する内部熱が、ビアを介して実装基板の裏面に形成した放熱手段を介して放熱される。半導体装置によれば、放熱手段が中央部に形成された補強部に構成されることによって小型化が保持されて信頼性の向上が図られる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態について、図面を参照して詳細に説明する。実施の形態として示す半導体装置１は、上述した従来のＢＧＡ実装型半導体装置５０と同様に、裏面電極型ディバイス２と、このディバイス２をボールグリッドアレイ方法により表面実装する実装基板３とからなるＢＧＡ実装型半導体装置であり、相対して形成された適宜の位置決め部を介してディバイス２と実装基板３との組合せが行われる。
【００１７】ディバイス２は、図１に示すように、ＣＰＵチップやＩＯチップ等の半導体チップ４をエポキシ樹脂等の絶縁樹脂５によって封装するとともに、実装面２ａに多数個の接続電極６が形成されてなる。ディバイス２には、実装基板３に対する実装面２ａに、詳細を後述するが複数個の周辺補強用ダミー電極７と中央補強用ダミー電極８とが形成されている。各接続電極６は、実装面２ａ上にその外周縁に沿って互いに等間隔を以って２列に枠状に配列されて形成されている。したがって、ディバイス２には、実装面２ａの中央部に、接続電極６が形成されない領域が構成されている。
【００１８】各周辺補強用ダミー電極７は、実装面２ａの四隅に位置してそれぞれ形成されており、各接続電極６と異なる形状或いは大きな面積を以って形成されてなる。各中央補強用ダミー電極８は、実装面２ａの接続電極６が形成されていない中央領域に形成されている。各中央補強用ダミー電極８も、各接続電極６と異なる形状或いは大きな面積を以って形成されてなる。
【００１９】なお、ディバイス２においては、各接続電極６と各中央補強用ダミー電極８とを上述した配列を以って実装面２ａに形成することに限定されず、例えば各接続電極６がさらに内側領域に存在して多数列により構成され或いは適宜に配列されて構成されてもよい。ディバイス２においては、各中央補強用ダミー電極８を中心領域に形成することに限定されず、各接続電極６とのバランスに応じて適宜の位置に形成してもよい。
【００２０】ディバイス２には、上述した各接続電極６と各周辺補強用ダミー電極７及び各中央補強用ダミー電極８とに予めそれぞれはんだボール９が接合されている。各はんだボール９は、例えば各接続電極６と各周辺補強用ダミー電極７及び各中央補強用ダミー電極８とに塗布したはんだペーストによって仮接合された状態で、加熱処理を施すことにより一部が溶融して各電極に接合されてなる。
【００２１】実装基板３は、両面銅箔貼り基板が用いられ、ディバイス２を実装するディバイス実装面３ａ及び裏面３ｂとにフォトリソグラフ処理を施して適宜の回路パターンを形成してなる。実装基板３には、ディバイス実装面３ａに詳細を後述する多数個の接続ランド１０と、周辺補強用ランド１１及び中央補強用ランド１２とが形成されてなる。実装基板３には、詳細を省略する接続ランド１３や図示しない回路パターンが適宜形成されてなる。実装基板３には、ドリル加工等によりディバイス実装面３ａから裏面３ｂに貫通する多数個のビア孔を形成し、これらビア孔に導電処理を施すことによってディバイス実装面３ａ側の回路パターンと接続されるビアを形成してなる。
【００２２】各接続ランド１０と各周辺補強用ランド１１及び各中央補強用ランド１２は、それぞれ上述した銅箔のフォトリソグラフ処理によって回路パターンと同時に形成される。各接続ランド１０は、図２に示すように、ディバイス２側の各接続電極６に対応して実装基板３の外周縁に沿った近傍位置に互いに等間隔を以って２列に枠状に配列されてパターン形成されてなる。各周辺補強用ランド１１も、ディバイス２側の各周辺補強用ダミー電極７に対応してディバイス実装面３ａの四隅に位置してそれぞれパターン形成されており、各接続ランド１０と異なる形状或いは大きな面積を以って形成されてなる。
【００２３】各中央補強用ランド１２は、ディバイス２側の各中央補強用ダミー電極８に対応してディバイス実装面３ａの接続ランド１０が形成されていない中央領域にパターン形成されている。各中央補強用ランド１２も、各接続ランド１０と異なる形状或いは大きな面積を以って形成されてなる。各中央補強用ランド１２には、図１に示すように、それぞれ実装基板３を貫通する放熱ビア１４が形成されている。各放熱ビア１４は、上述したビア形成工程に際して同時に形成され、実装基板３の裏面３ｂ側にパターン形成した放熱パターン１５と電気的・機械的に接続されてなる。
【００２４】放熱パターン１５は、上述した銅箔貼り基板に対するフォトリソグラフ処理によって回路パターンを形成する際に同時に形成される。放熱パターン１５は、回路パターンやランドの形成位置を除く実装基板３の裏面３ｂ上に形成される。
【００２５】以上のように構成された実装基板３には、ディバイス実装面３ａ上に実装面２ａ側からディバイス２が位置決め載置される。ディバイス２と実装基板３とは、相対する各接続電極６が各接続ランド１０上に、各周辺補強用ダミー電極７が各周辺補強用ランド１１上に、各中央補強用ダミー電極８が各中央補強用ランド１２上にそれぞれ対応位置される。ディバイス２と実装基板３とは、この状態でリフロー炉内に供給されることによって、ディバイス２の実装面２ａに接合した各はんだボールが溶融、固化することで上述した各電極と各ランド間の接続固定が行われて半導体装置１を構成する。
【００２６】半導体装置１は、ディバイス２と実装基板３とが熱膨張率を大きく異にしており、上述したようにリフローはんだ処理を施こして接続固定される各電極と各ランドとの間に応力が作用する。半導体装置１は、外周部位における応力が各周辺補強用ダミー電極７と各周辺補強用ランド１１とにより吸収されるとともに、中央部位における応力が中央補強用ダミー電極８と各中央補強用ランド１２とにより吸収される。したがって、半導体装置１においては、大型のディバイス２であっても各接続電極６と各接続ランド１０との間における応力集中が緩和されて実装基板３への実装が行われることから、これらを電気的かつ機械的に接続するはんだ部位にマイクロクラックの発生が抑制されて信頼性の向上が図られる。
【００２７】半導体装置１においては、ディバイス２の半導体チップ４から発熱するが、この熱が中央補強用ダミー電極８−はんだ接合部−中央補強用ランド１２−放熱ビア１４の放熱ルートを介して実装基板３の裏面３ｂに形成した放熱パターン１５へと伝達される。半導体装置１においては、放熱パターン１５から効率的に放熱を行うことで、ディバイス２を安定した状態に保持されるようにする。半導体装置１においては、上述した放熱構造を構成する各部が特別の工程や部品を必要とせずに同一工程中で形成されることで、コストアップとなることは無い。
【００２８】
【発明の効果】以上詳細に説明したように、本発明にかかる半導体装置によれば、裏面実装型ディバイスと実装基板との周辺部と中央部とに複数の補強用ダミー電極と補強用ランドとを形成してはんだ付け固定することによって熱膨張率の差により発生する応力を吸収することで、相対する多数の接続電極と接続ランドとのはんだ接続部への応力集中が低減されてはんだクラック等の発生が抑制されることで大型のディバイスの搭載を可能としかつ信頼性の向上が図られるようになる。また、半導体装置によれば、特別の部品や工程を必要とせずにディバイスから発生する熱を効率的に放熱する放熱手段が補強構造を兼用して構成されることから、ディバイスの動作の安定化が図られるようになり、小型化が保持されるとともに低コストにて製造されるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態として示す半導体装置の縦断面図である。
【図２】同半導体装置に用いられる実装基板の平面図である。
【図３】従来の半導体装置の縦断面図である。
【符号の説明】
１ 半導体装置、２ ディバイス、２ａ 実装面、３ 実装基板、３ａ ディバイス実装面、３ｂ 裏面、４ 半導体チップ、５ 絶縁樹脂、６ 接続電極、７ 周辺補強用ダミー電極、８ 中央補強用ダミー電極、９ はんだボール、１０ 接続ランド、１１ 周辺補強用ランド、１２ 中央補強用ランド、１３ 接続ランド、１４ 放熱ビア、１５ 放熱パターン
【特許請求の範囲】
【請求項１】 実装面に、多数個の接続電極が形成されるとともに、周辺部と中央部とに周辺補強用ダミー電極と中央補強用ダミー電極とが形成され、上記各接続電極と各補強用ダミー電極とにそれぞれはんだボールが接合された裏面電極型ディバイスと、上記裏面電極型ディバイスを実装するディバイス実装主面上に、上記各接続電極にそれぞれ対応して多数個の接続ランドが形成されるとともに上記補強用ダミー電極とにそれぞれ対応して周辺補強用ランドと中央補強用ランドとが形成された実装基板とを備え、上記実装基板には、上記中央補強用ランドに対応してディバイス実装主面と対向する第２の主面に導通するビアが形成されるとともに、この第２の主面に上記ビアと接続される放熱手段が形成されることを特徴とする半導体装置。
【請求項２】 上記各補強用ランドが、上記各接続ランドと形状或いは大きさを異にして形成されることを特徴とする請求項１に記載の半導体装置。
【請求項１】 実装面に、多数個の接続電極が形成されるとともに、周辺部と中央部とに周辺補強用ダミー電極と中央補強用ダミー電極とが形成され、上記各接続電極と各補強用ダミー電極とにそれぞれはんだボールが接合された裏面電極型ディバイスと、上記裏面電極型ディバイスを実装するディバイス実装主面上に、上記各接続電極にそれぞれ対応して多数個の接続ランドが形成されるとともに上記補強用ダミー電極とにそれぞれ対応して周辺補強用ランドと中央補強用ランドとが形成された実装基板とを備え、上記実装基板には、上記中央補強用ランドに対応してディバイス実装主面と対向する第２の主面に導通するビアが形成されるとともに、この第２の主面に上記ビアと接続される放熱手段が形成されることを特徴とする半導体装置。
【請求項２】 上記各補強用ランドが、上記各接続ランドと形状或いは大きさを異にして形成されることを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００３−８１８６（Ｐ２００３−８１８６Ａ）
【公開日】平成１５年１月１０日（２００３．１．１０）
【国際特許分類】
【出願番号】特願２００１−１８８６４６（Ｐ２００１−１８８６４６）
【出願日】平成１３年６月２１日（２００１．６．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１５年１月１０日（２００３．１．１０）
【国際特許分類】
【出願日】平成１３年６月２１日（２００１．６．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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