半導体装置
【課題】大規模な演算回路を有する半導体装置において、クロック信号に遅延があると、回路は誤動作する。特に、無線チップのように、電源電圧が変動する環境下では、クロック信号の遅延を設計時に精密に見積もることは非常に困難である。また、電源電圧を一定に保つには、大規模な電源回路が必要で、チップ面積大、高価格化などを招いてしまう。
【解決手段】電源検管理回路と、クロック生成回路と、を搭載した半導体装置により、電源電圧の変動を電源管理回路で検出し、クロック生成回路でクロック信号の周波数と、デューティー比とを変更することで、演算回路を安定して動作させる。このような大規模な演算回路を搭載した高性能の半導体装置を安価に提供することができる。
【解決手段】電源検管理回路と、クロック生成回路と、を搭載した半導体装置により、電源電圧の変動を電源管理回路で検出し、クロック生成回路でクロック信号の周波数と、デューティー比とを変更することで、演算回路を安定して動作させる。このような大規模な演算回路を搭載した高性能の半導体装置を安価に提供することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模な演算回路を有する半導体装置に関する。特に、電源電圧が変動する場合でも、演算回路が安定して動作する半導体装置に関する。とりわけ、無線通信信号から電源電圧を供給し、高度な演算機能を有する大規模回路を、半導体薄膜トランジスタを用いて形成した半導体装置に関する。
【背景技術】
【０００２】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型の半導体装置（以下、無線チップという）が脚光を浴びている。無線チップは、無線通信装置（以下、リーダ／ライタという）を使った通信信号（動作磁界）の授受により、データを書き込んだり、データを読み出したりすることができる。
【０００３】
無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている（特許文献１参照）。
【特許文献１】特開２０００−１４９１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
無線チップの応用分野が広がりつつある中で、より高機能な無線チップに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が期待される。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号化／暗号化プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。しかし、いずれも無線チップに大規模回路を搭載することになる。
【０００５】
無線チップにおける通信の規格としては、例えば、ＩＳＯ／ＩＥＣ １５６９３などが規定されている。ＩＳＯ／ＩＥＣ １５６９３によると、通信信号における搬送波の周波数として１３．５６ＭＨｚ±７ｋＨｚを用い、リーダ／ライタから無線チップへのデータの伝送は、ＡＳＫ（Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ 振幅変位キーイング）方式を用いる。図２に、ＡＳＫ方式における無線チップへのデータ伝送時の通信信号を示す。図２において、通信信号２０１は、搬送波の周波数で振動する電磁波である。通信信号２０１により伝送されるデータは、通信信号２０１の振幅の包絡線２０２によって表される。通信信号２０１の振幅が最大の場合を”１”、最小の場合を”０”とする。無線チップは、このような通信信号２０１より、”０”及び”１”を受信する。
【０００６】
また、無線チップの動作に必要な電源電圧やクロック信号は、通信信号２０１より生成される。したがって、無線チップにおいて演算回路を動作させるためには、通信信号より大電流を供給し得る大規模なアンテナや大規模な電源回路、安定的なクロック信号を供給し得るクロック生成回路などが必要となり、チップ面積の増大、チップ価格の上昇などを招く恐れがある。さらに、データ伝送にＡＳＫ方式を用いるため、”０”を受信している際は、電源電圧やクロック信号の供給が不安定になりやすい。
【０００７】
電源電圧やクロック信号の供給が不安定になると、同期回路では、誤動作が生じる。これを図３及び図４を用いて説明する。図３に、同期回路の例として、第１のフリップフロップ（以下、ＦＦと記す）３０１、第２のＦＦ３０２が直列に接続されたシフトレジスタ示す。第１のＦＦ３０１、第２のＦＦ３０２は、各々第１のクロック配線３０３、第２のクロック配線３０４により供給される第１のクロック信号、第２のクロック信号の立ち上がりエッジで各々第１のデータ配線３０５、第２のデータ配線３０６の電圧値を取り込み、取り込んだ電圧値を第２のデータ配線３０６、第３のデータ配線３０７の電圧値として出力する。
【０００８】
図４は、図３におけるシフトレジスタのタイミングチャート例である。図４（Ａ）は、図３におけるシフトレジスタが理想的な動作をする場合のタイミングチャートである。ここで、図３における第１のクロック配線３０３、第２のクロック配線３０４に供給される第１のクロック信号、第２のクロック信号のタイミングチャートを、各々図４（Ａ）における第１のクロック信号４０１、第２のクロック信号４０２とする。なお、第１のクロック信号４０１と第２のクロック信号４０２との間に時間差は無いものとする。また、図３における第１のデータ配線３０５の電圧値のタイミングチャートを、図４（Ａ）における第１のデータ信号４０３とする。この場合、図３における第２のデータ配線３０６、第３のデータ配線３０７の電圧値のタイミングチャートは、各々図４（Ａ）における第２のデータ信号４０４、第３のデータ信号４０５となる。
【０００９】
しかしながら、図３において、第１のクロック配線３０３と第２のクロック配線３０４と、に供給される第１のクロック信号と第２のクロック信号と、の間に時間差がある場合は、図４（Ａ）におけるタイミングチャートと異なり、誤動作する。図４（Ｂ）は、誤動作する場合のタイミングチャートである。図３における第１のクロック配線３０３、第２のクロック配線３０４に供給される第１のクロック信号、第２のクロック信号のタイミングチャートを、図４（Ｂ）における第１のクロック信号４１１、第２のクロック信号４１２として示す。なお、第１のクロック信号４１１と第２のクロック信号４１２との間には時間差４１６がある。すなわち、第２のクロック信号４１２は、第１のクロック信号４１１に対し遅延している。また、図３における第１のデータ配線３０５の電圧値のタイミングチャートを、図４（Ｂ）における第１のデータ信号４１３とする。この場合、図３における第２のデータ配線３０６、第３のデータ配線３０７の電圧値のタイミングチャートは、各々図４（Ｂ）における第２のデータ信号４１４、第３のデータ信号４１５となる。
【００１０】
ここで、図３における第２のデータ配線３０６の電圧値のタイミングチャートは、図４（Ａ）のタイミングチャートと図４（Ｂ）のタイミングチャートとで同様のタイミングチャートとなる。しかし、第３のデータ配線３０７の電圧値のタイミングチャートは異なる。これは、図４（Ｂ）における第２のクロック信号４１２の遅延により、本来ならば第２のクロック信号４１２の次の立ち上がりで取り込むはずの電圧値を１周期分早く取り込むためである。このようなＦＦの振る舞いをデータの筒抜けもしくはレーシングなどという。すなわち、同期回路において、クロック信号の伝搬に時間差があると、回路は誤動作する。
【００１１】
クロック信号の伝搬について、設計時に時間差を調節することも、部分的には可能である。しかし、無線チップのように電源電圧が変動する場合には、制御が非常に困難である。特に、搭載する回路が大規模になるにつれ、設計が困難となる。なお、電源電圧の変動や、クロック信号の伝搬における時間差は、無線チップのみならず、大規模な演算回路を有する半導体装置において一般的に問題となる。とりわけ、高度な演算機能を有する大規模回路を、半導体を有する薄膜トランジスタを用いて形成した半導体装置において深刻な問題となる。
【課題を解決するための手段】
【００１２】
本発明は、上記の問題を鑑みなされたもので、大規模回路を搭載する半導体装置において、好適な構成の半導体装置を提供する。電源電圧の変動が懸念される場合にも安定した動作が可能な半導体装置を提供する。特に、半導体薄膜トランジスタを用いて形成した大規模回路を搭載する半導体装置に好適である。また、電源電圧やクロック信号を通信信号より生成し、データの送受信にＡＳＫ方式を用いた無線チップに好適である。
【００１３】
本発明における半導体装置では、正クロック信号及び負クロック信号を生成し、これによりＦＦを動作させる。ここで、正クロック信号と負クロック信号とは、周期が同一で、各々１周期中に”１”の期間と”０”の期間とを１回ずつ含み、同時に”１”となる期間が無いものとする。以下、このような正クロック信号と負クロック信号との関係をノンオーバーラップといい、正クロック信号と負クロック信号との一方もしくは両方をノンオーバーラップクロックという。また、ノンオーバーラップクロックの周期と、デューティー比と、を動作環境により変更する機能を有することで、大規模演算回路を安定して動作させることができる。なお、”１”の期間、”０”の期間はそれぞれクロック信号のＨＩＧＨ状態、ＬＯＷ状態に相当する。
【００１４】
以上のような構成とすることで、電源電圧が不安定で、クロック信号の伝搬に時間差が生じる場合でも、安定して動作させることができる半導体装置を提供する。また、無線チップにおいて、大規模な演算回路を搭載することが可能であり、高性能の無線チップを提供する。
【００１５】
特に、本発明における半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタにより作製すると、製造工程において大面積の基板を用いることができる。したがって、本発明における半導体装置の製造コストを大幅に下げられる。さらに、特にプラスチック基板の場合には、製造コストの削減に加えて、機械的柔軟性を有するため、本発明における半導体装置の完成後の取り扱いに多様性を持たせることができる。
【００１６】
本発明の一形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチ（以下、レベルセンシティブラッチを用いて例示する）と、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチ（以下、レベルセンシティブラッチを用いて例示する）ッチと、を有し、電源管理回路は、演算回路に供給される電源電圧値から制御信号を生成する機能を有し、クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、第１のゲート信号と、第２のゲート信号とは、クロック生成回路において生成される第１のクロック信号と、第２のクロック信号と、を基に生成されることを特徴とする半導体装置である。第１のレベルセンシティブラッチ又は第２のレベルセンシティブラッチが、共にデータを保持している期間とは、該第１のレベルセンシティブラッチ又は第２のレベルセンシティブラッチへそれぞれＬＯＷ状態のクロック信号が共に入力されたときである。なお共にＨＩＧＨ状態のクロック信号が該第１のレベルセンシティブラッチ又は第２のレベルセンシティブラッチへそれぞれ入力されることにより、第１のレベルセンシティブラッチ又は第２のレベルセンシティブラッチでデータを保持するよう設定してもよい。
【００１７】
本発明の一形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電源電圧値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号と、が共に０となる期間を変更することを特徴とする半導体装置である。
【００１８】
本発明の別形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電流値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号と、が共に０となる期間を変更することを特徴とする半導体装置である。
【００１９】
本発明の別形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路、電源管理回路、クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタを有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電源電圧値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号とが、共に０となる期間を変更することを特徴とする半導体装置である。
【００２０】
本発明の別形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路、電源管理回路、クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタを有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電流値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号とが、共に０となる期間を変更することを特徴とする半導体装置である。
【００２１】
本発明の別形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路、電源管理回路、及びクロック生成回路は絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタを有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電源電圧値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号とが、共に０となる期間を変更することを特徴とする半導体装置である。
【００２２】
本発明の別形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路、電源管理回路、及びクロック生成回路は絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタを有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電流値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号とが、共に０となる期間を変更することを特徴とする半導体装置である。
【００２３】
本発明において、第１のレベルセンシティブラッチは、第１のゲート信号によりデータを保持している期間を変更することができ、第２のレベルセンシティブラッチは、第２のゲート信号によりデータを保持している期間を変更することができる。また第１のゲート信号と、第２のゲート信号とは、クロック生成回路において生成される第１のクロック信号と、第２のクロック信号と、を基にそれぞれ生成される。またクロック信号が０となる期間はＬＯＷ状態を指し、１となる期間はＨＩＧＨ状態を指す。
【００２４】
このように、演算回路に供給される電流値から制御信号を生成する電源管理回路を設けることで、演算回路に供給されるクロック信号のデューティー比を最適な値に決定することができる。例えば、演算回路に供給される電流値が高い場合、すなわち、消費電流が高い場合には、電源電圧が不安定となり、結果として回路動作が不安定になるので、クロック信号のデューティー比を下げる制御信号を生成する。
【００２５】
また、制御信号によって第１のクロック信号と、第２のクロック信号とが、共に０となる期間を変更する機能を有するクロック生成回路を設けることで、演算回路に供給されるクロック信号のデューティー比を最適な値に変更することができる。例えば、電源管理回路でクロック信号のデューティー比を下げる制御信号を生成した場合、第１のクロック信号と、第２のクロック信号とが、共に０となる期間を長くすることで、クロック信号のデューティー比を下げることができる。したがって、回路動作を安定させることが可能となる。
【００２６】
本発明において、絶縁表面を有する基板は、ガラス基板、石英基板、プラスチック基板、ＳＯＩ基板のいずれかを用いることができる。
【００２７】
本発明において電源管理回路は、レギュレータと、演算増幅回路と、を有しても良い。
【００２８】
本発明において、電源管理回路は、レギュレータと、演算増幅回路と、アナログ−ディジタル変換回路と、を有しても良い。
【００２９】
本発明において、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号との周波数を変更する手段を有しても良い。
【００３０】
本発明において、演算回路は、ＣＰＵと、メモリと、を有していても良い。
【発明の効果】
【００３１】
本発明により、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して大規模な演算回路を動作させることができる。従って、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。特に、薄膜トランジスタにより形成することで、高性能な演算回路を有する半導体装置を安価に提供できる。また、電源電圧を通信信号より電磁誘導で供給し、データの送受信にＡＳＫ方式を用いる無線チップにおいて、高性能な演算回路を有する無線チップを安価に提供できる。
【発明を実施するための最良の形態】
【００３２】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００３３】
本発明における半導体装置の実施の形態として、まず、図５及び図６を用いて、ノンオーバーラップクロックにより、同期回路におけるデータの筒抜けを防止できることを示す。図５は、本発明における半導体装置を構成する同期回路の例として、シフトレジスタを示す。図６は、図５に示したシフトレジスタの動作を表すタイミングチャートである。図５において、第１〜第４のラッチ５０１〜５０４が直列に接続されている。第１〜第４のラッチ５０１〜５０４は、第１〜第４のクロック配線５０５〜５０８に各々ゲート信号として第１〜第４のクロック信号を供給するラッチ、例えばレベルセンシティブラッチである。すなわち、第１〜第４のラッチ５０１〜５０４は、第１〜第４のクロック配線５０５〜５０８に供給される第１〜第４のクロック信号が”１”の場合、各々第１〜第４のデータ配線５０９〜５１２の電圧値を取り込み、取り込んだ電圧値を第２〜第５のデータ配線５１０〜５１３に出力する。
【００３４】
ここで、図５に示したシフトレジスタは、次のように考えると、ＦＦ２個を直列に接続した回路と等価である。すなわち、第１のラッチ５０１と第２のラッチ５０２とで第１のＦＦとし、第３のラッチ５０３と第４のラッチ５０４とで第２のＦＦとする。ここで、第２のクロック配線５０６と第４のクロック配線５０８にクロック信号を供給し、このクロック信号の反転信号を第１のクロック配線５０５と第３のクロック配線５０７に供給する。このようにして、任意の同期回路をラッチで構成できる。
【００３５】
次に、図６に示すタイミングチャートを用いて説明する。図６（Ａ）は、図５における同期回路が理想的な動作をする場合のタイミングチャートである。ここで、図５における第１〜第４のクロック配線５０５〜５０８に供給される第１〜第４のクロック信号のタイミングチャートを、各々図６（Ａ）における第１〜第４のクロック信号６０１〜６０４とする。ここで、第１のクロック信号６０１と第３のクロック信号６０３との間に遅延は無いものとする。また、第２のクロック信号６０２と第４のクロック信号６０４との間にも遅延は無いものとする。さらに、図５における第１のデータ配線５０９の電圧値のタイミングチャートを、図６（Ａ）における第１のデータ信号６０５とする。この場合、図５における第２〜第５のデータ配線５１０〜５１３の電圧値のタイミングチャートは、図６（Ａ）における第２〜第５のデータ信号６０６〜６０９となる。
【００３６】
図５において、第１のクロック配線５０５と第３のクロック配線５０７とに供給される第１のクロック信号と第３のクロック信号との間に遅延があり、さらに、第２のクロック配線５０６と第４のクロック配線５０８とに供給される第２のクロック信号と第４のクロック信号との間にも遅延がある場合を考える。ここで、図５における第１〜第４のクロック配線５０５〜５０８に供給される第１〜第４のクロック信号のタイミングチャートを、各々図６（Ｂ）における第１〜第４のクロック信号６１１〜６１４とする。ここで、第１のクロック信号６１１と第３のクロック信号６１３との間の遅延が時間差６２０であり、第２のクロック信号６１２と第４のクロック信号６１４との間の遅延が時間差６２１である。さらに、図５における第１のデータ配線５０９の電圧値のタイミングチャートを、図６（Ｂ）における第１のデータ信号６１５とする。この場合、図５における第２〜第５のデータ配線５１０〜５１３の電圧値のタイミングチャートは、図６（Ｂ）における第２〜第５のデータ信号６１６〜６１９となる。図６（Ｂ）における第２のデータ信号６１６及び第３のデータ信号６１７は、各々図６（Ａ）における第２のデータ信号６０６及び第３のデータ信号６０７に一致する。また、図６（Ｂ）における第４のデータ信号６１８及び第５のデータ信号６１９は、各々図６（Ａ）における第２のデータ信号６０５及び第３のデータ信号６０６に対して、時間差６２０及び時間差６２１だけ遅れて値が出力されるものの、データの筒抜けは生じないことがわかる。
【００３７】
以上のように、ノンオーバーラップクロックによるＦＦを用いた同期回路では、データの筒抜けが生じにくい構成となる。正クロック信号と負クロックが共に”ＬＯＷ”、つまり”０”の期間を変更する、ここでは長くすることで、クロック信号の遅延に対するマージンを増やす事ができる。つまり、同期回路の動作周波数を下げ、クロック信号のデューティー比を小さくすれば、クロック信号の遅延による誤動作を防止できる。なお正クロック信号と負クロックが共に”ＨＩＧＨ”、つまり”１”とする期間を長くし、同期回路の動作周波数を下げることができる。すなわち、クロック信号のＬＯＷ又はＨＩＧＨの条件は、適宜設定することができる。
【００３８】
図１に、本発明における半導体装置の実施の形態として、無線チップの構成を示す。図１において、無線チップ１０１は、演算回路１０２、クロック生成回路１０３、電源管理回路１０４、変調復調回路１０５、アンテナ１０６、共振回路１０７、電源回路１０８を有する。なお、図１では、説明の簡単化のため、通信信号を受信信号１０９と、送信信号１１０とに分けて示したが、実際には、両者は一体化された（重ね合わされた）信号であり、無線チップ１０１及びリーダ／ライタの間で同時に送受信される。以後、通信信号とは、受信信号と送信信号との両方を含む。受信信号１０９は、アンテナ１０６と共振回路１０７とで受信された後、変調復調回路１０５により復調される。また、送信信号１１０は、変調復調回路１０５により変調された後、アンテナ１０６により送信される。
【００３９】
図１において、通信信号により形成される磁界中に無線チップ１０１を置くと、アンテナ１０６と共振回路１０７により、誘導起電力を生じる。誘導起電力は、電源回路１０８における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ１０１の各回路に電源電圧として供給される。変調復調回路１０５は、ＡＳＫ方式の受信信号１０９の振幅の変動を”０”／”１”の受信データとして検出する。変調復調回路１０５は、例えばローパスフィルターとする。さらに、変調復調回路１０５は、送信データをＡＳＫ方式の送信信号１１０の振幅を変動させて送信する。例えば、送信データ１１２が”０”の場合、共振回路１０７の共振点を変化させ、通信信号の振幅を変化させる。
【００４０】
演算回路１０２は、目的に応じて最適な演算方式を選び、当該方式に基づいて構成すれば良い。演算方式としては、演算をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。
【００４１】
本発明における半導体装置の主幹である、動作環境に応じてノンオーバーラップクロックの周期と、デューティー比と、を変更する機能は、クロック生成回路１０３と、電源管理回路１０４と、で実現される。
【００４２】
クロック生成回路１０３は、演算回路１０２に供給するノンオーバーラップクロック信号１１１を生成する。電源管理回路１０４は、電源回路１０８から供給される電源電圧より、クロック生成回路１０３への制御信号１１４を生成する。クロック生成回路１０３では、ノンオーバーラップクロック信号１１３の周期及びデューティー比が、電源管理回路１０４からの制御信号１１４により制御される。
【００４３】
ノンオーバーラップクロック信号１１３は、基準クロック信号から生成される。例えば、受信信号と同周波数の基準クロックを用いる場合には、受信信号をダイオードにより半波整流した後、インバータ回路を通すことでノンオーバーラップクロック信号１１３を生成することができる。また、より高周波数の基準クロックを生成し、これを用いてノンオーバーラップクロック信号１１３を生成する場合は、例えばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路を搭載する。
【００４４】
この基準クロックを用いて、ｎ（ｎ≧２）進カウンタを動作させ、カウンタ値がｍｐｒ〜ｍｐｆ（０≦ｍｐｒ≦ｍｐｆ≦ｎ−１）の場合は正クロック信号を”１”、ｍｎｒ〜ｍｎｆ（０≦ｍｎｒ≦ｍｎｆ≦ｎ−１）の場合は負クロック信号を”１”とする回路を搭載し、ｎ、ｍｐｒ、ｍｐｆ、ｍｎｒ、ｍｎｆを、制御信号１１４の値に応じて適宜変更することで、周期及びクロック信号のデューティー比を変更できる。以上が、電源管理回路１０４で生成された制御信号１１４から、ノンオーバーラップクロック信号を生成する手段である。このようなノンオーバーラップクロック信号は、レベルセンシティブラッチ等のラッチ回路へ入力される。
【００４５】
電源管理回路１０４では、電源回路１０８における電源電圧を監視し、クロック生成回路１０３の制御信号１１４を生成する。例えば、レギュレータ回路を電源管理回路１０４に搭載し、電源回路１０８より供給される電源電圧から参照電圧が生成される。この参照電圧を、電源回路１０８より供給される電源電圧と比較し、結果に応じて、制御信号１１４２を生成する。以上が、演算回路１０２に供給される電源電圧値から、制御信号１１４を生成する手段である。
【００４６】
電源管理回路１０４で生成される制御信号１１４として、例えば、電源電圧値が所望の値の場合を”１１”とし、以下電源電圧値が低い順、すなわちクロック信号の遅延が増大する順に”１０”、”０１”、”００”とする。この時、クロック生成回路１０３では、例えば、制御信号１１４が”１１”の場合は、周波数１００ＭＨｚ、デューティー比３０％のクロック信号を生成し、以下”１０”の場合は、周波数８０ＭＨｚ、デューティー比３０％のクロック信号、”０１”の場合は、周波数５０ＭＨｚ、デューティー比４０％のクロック信号、”００”の場合は、周波数３０ＭＨｚ、デューティー比４０％のクロック信号、を生成すれば良い。
【００４７】
なお、電源管理回路１０４で、どのような制御信号１１４を生成するかは、クロック生成回路１０３や電源管理回路１０４の構成に依存する。また、クロック信号の周波数や、デューティー比を、具体的にどのような値に設定するかは、演算回路の回路規模や要求仕様に依存する。したがって、クロック生成回路、電源管理回路、制御信号の具体的な構成は、実施者が決定することができる。
【００４８】
また、本発明における半導体装置において、消費電流が高い場合、半導体装置に搭載されている回路が発熱するため、クロック信号の遅延は増大する。したがって、電源電圧が変動する場合と同様の問題が生じる。すなわち、消費電流を監視して、ノンオーバーラップクロックの周期と、デューティー比と、を変更することも有効である。
【００４９】
電源管理回路１０４で、演算回路１０２における消費電流を監視し、クロック生成回路１０３の制御信号１１４を生成することも可能である。例えば、レギュレータ回路を搭載し、電源回路１０８より供給される電源電圧から参照電圧を生成する。この参照電圧を、電源回路１０８と演算回路１０２との間に挿入された参照抵抗に生じる電圧、すなわち演算回路１０２における消費電流に比例した電圧と比較し、結果に応じて、制御信号１１４を生成する。以上が、演算回路１０２に供給される電流値から、制御信号１１４を生成する手段である。
【００５０】
電源管理回路１０４で生成する制御信号１１４として、例えば、電流値が所望の値の場合を”００”とし、以下電流値が低い順、すなわちクロック信号の遅延が増大する順に”０１”、”１０”、”１１”とする。この時、クロック生成回路１０３では、例えば、制御信号１１４が”００”の場合は、周波数１００ＭＨｚ、デューティー比３０％のクロック信号を生成し、以下”０１”の場合は、周波数８０ＭＨｚ、デューティー比３０％のクロック信号を生成し、”１０”の場合は、周波数５０ＭＨｚ、デューティー比４０％のクロック信号、”１１”の場合は、周波数３０ＭＨｚ、デューティー比４０％のクロック信号、を生成する。
【００５１】
なお、電源管理回路１０４で、どのような制御信号１１４を生成するかは、クロック生成回路１０３や電源管理回路１０４の構成に依存する。また、クロック信号の周波数や、デューティー比を、具体的にどのような値に設定するかは、演算回路の回路規模や要求仕様に依存する。したがって、クロック生成回路、電源管理回路の具体的な構成や制御信号の具体的な値等は、実施者が決定することができる。
【００５２】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【００５３】
特に、本発明における半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタにより作製すると、製造工程において大面積の基板を用いることができる。したがって、本発明における半導体装置の製造コストを大幅に下げられる。さらに、特にプラスチック基板の場合には、製造コストの削減に加えて、機械的柔軟性を有するため、本発明における半導体装置の完成後の取り扱いに多様性を持たせることができる。
【００５４】
以下に、本発明の実施例を図面に基づいて説明する。
【実施例１】
【００５５】
本実施例では、実施の形態で示した構成における電源管理回路の例として、電源電圧の変動を監視して、クロック信号を制御する方法について、図７及び図８を用いて説明する。図７は、本実施例における電源管理回路の回路図である。また、図８は、本実施例における電源管理回路の動作を示すフローチャートである。
【００５６】
まず、本実施例における電源管理回路の回路図を、図７を用いて説明する。図７において、第１のレギュレータ７０１の出力端子は、抵抗７０７に接続され、第２のレギュレータ７０２の出力端子は、抵抗７０９に接続され、第ｎのレギュレータ７０３の出力端子は、抵抗７１１に接続されている。第１の演算増幅器７１９の入力端子は、抵抗７０７、７０８、７１３、７１４に接続され、出力端子は、抵抗７１３、第１のディジタルバッファ７２２に接続されている。第２の演算増幅器７２０の入力端子は、抵抗７０９、７１０、７１５、７１６に接続され、出力端子は、抵抗７１５、第２のディジタルバッファ７２３に接続されている。第ｎの演算増幅器７２１の入力端子は、抵抗７１１、７１２、７１７、７１８に接続され、出力端子は、抵抗７１７、第ｎのディジタルバッファ７２４に接続されている。
【００５７】
図７において、図１における電源回路１０８から供給される電源電圧は、配線７２５より、第１〜第ｎのレギュレータ７０１〜７０３に供給され、第１〜第ｎの参照電位配線７０４〜７０６に、第１〜第ｎの参照電位が出力される。電源電圧と第１〜第ｎの参照電位は、抵抗７０７〜７１８を介して図７に示すように第１〜第ｎの演算増幅器７１９〜７２１に入力される。なお、抵抗７０７〜７１８は、第１〜第ｎの演算増幅器７１９〜７２１を作動増幅回路として動作させるために、必要な抵抗である。第１〜第ｎの演算増幅器７１９〜７２１の出力は、第１〜第ｎのディジタルバッファ７２２〜７２４により、ディジタル信号を生成し、配線７２６に出力される。これが、図１における電源管理回路１０４からクロック生成回路１０３へ入力される制御信号１１４となる。
【００５８】
次に、本実施例における電源管理回路の動作について、図８を用いて説明する。なお、ここでは、図７における電源管理回路で、ｎ＝４とした場合について説明する。図８において、図１における電源回路１０８から供給される電源電圧のタイミングチャートを８０１とする。第１〜第４のレギュレータにより生成される第１〜第４の参照電位のタイミングチャートを８０２〜８０５とする。この時、第１〜第４のディジタルバッファの出力のタイミングチャートは、８０６〜８０９となる。ここで、各々第１〜第４の参照電位より電源電圧が低い場合は第１〜第４のディジタルバッファの出力は各々”０”となる。
【００５９】
以上に示した電源管理回路の構成で、電源回路１０８が供給する電源電圧の状態を検出することができる。すなわち、第１〜第４のディジタルバッファの出力、すなわち制御信号１１４が”１”、”１”、”１”、”１”の場合、”０”、”１”、”１”、”１”の場合、”０”、”０”、”１”、”１”の場合、”０”、”０”、”０”、”１”の場合、”０”、”０”、”０”、”０”の場合、の順に電源電圧が低いことが検出できる。従って、制御信号１１４を用いて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数を変更することができる。あるいは制御信号１１４を用いて、クロック生成回路１０３において、デューティー比を変更すれば良い。具体的には、検出した電源電圧が低いほど、ノンオーバーラップクロックの周波数を下げれば良い。あるいは検出した電源電圧が低いほど、デューティー比を下げれば良い。
【００６０】
なお、電源管理回路１０４において検出した電源電圧の状態に応じて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数、あるいはデューティー比を具体的にどのような値に設定するかは、半導体装置に搭載する演算回路の回路規模や、消費電力、演算性能などを踏まえ、実施者が決定することができる。
【００６１】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。特に、半導体装置を薄膜トランジスタにより形成する場合に有効である。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【実施例２】
【００６２】
本実施例では、実施の形態で示した構成における電源管理回路の例として、電源電圧の変動を監視して、クロック信号を制御する方法について、実施例１とは異なる例を、図９及び図１０を用いて説明する。図９は、本実施例における電源管理回路の回路図である。また、図１０は、本実施例における電源管理回路の動作を示すフローチャートである。
【００６３】
まず、本実施例における電源管理回路の回路図を、図９を用いて説明する。図９において、第１のレギュレータ９０１の出力端子は、抵抗９０３に接続されている。第１の演算増幅器９０７の入力端子は、抵抗９０３、９０４、９０５、９０６に接続され、出力端子は、抵抗９０５、ＡＤＣ（アナログ−ディジタルコンバータ）９０８に接続されている。
【００６４】
図９において、図１における電源回路１０８から供給される電源電圧は、配線９０９より、レギュレータ９０１に供給され、参照電位配線９０２に参照電位が出力される。電源電圧と参照電位は、配線９０９と参照電位配線９０２より、抵抗９０３〜９０６を介して図９に示すように演算増幅器９０７に入力される。なお、抵抗９０３〜９０６は、演算増幅器９０７を作動増幅回路として動作させるために、必要な抵抗である。演算増幅器９０７の出力電圧は、ＡＤＣ９０８により、ディジタル信号を生成し、配線９１０に出力される。これが、図１における電源管理回路１０４からクロック生成回路１０３への制御信号１１４となる。
【００６５】
次に、本実施例における電源管理回路の動作について、図１０を用いて説明する。なお、ここでは、図９における電源管理回路で、電源電圧を４レベルで検出する場合について説明する。図１０において、図１における電源回路１０８から供給される電源電圧のタイミングチャートを１００１とする。図９におけるレギュレータ９０１により生成される参照電位のタイミングチャートを１００２とする。この時、制御信号１１４のタイミングチャートは、１００３となる。電源電圧が低い、すなわち参照電位と電源電圧との差が小さい順に制御信号１１４は”００”、”０１”、”１０”、”１１”となる。
【００６６】
以上に示した電源管理回路の構成で、電源回路１０８が供給する電源電圧の状態を検出することができる。すなわち、制御信号１１４が”１１”の場合、”１０”の場合、”０１”の場合、”００”の場合、の順に電源電圧が低いことが検出できる。従って、制御信号１１４を用いて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数を変更すれば良い。あるいは制御信号１１４を用いて、クロック生成回路１０３において、デューティー比を変更すれば良い。具体的には、検出した電源電圧が低いほど、ノンオーバーラップクロックの周波数を下げれば良い。あるいは検出した電源電圧が低いほど、デューティー比を下げれば良い。
【００６７】
なお、電源管理回路１０４において検出した電源電圧の状態に応じて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数、あるいはデューティー比を具体的にどのような値に設定するかは、半導体装置に搭載する演算回路の回路規模や、消費電力、演算性能などを踏まえ、実施者が決定することができる。
【００６８】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。特に、半導体装置を薄膜トランジスタにより形成する場合に有効である。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【実施例３】
【００６９】
本実施例では、実施の形態で示した構成における電源管理回路の例として、演算回路における消費電流を監視し、クロック信号を制御する方法について、図２２及び図２３を用いて説明する。図２２は、電源管理回路の回路図である。また、図２３は、電源管理回路の動作を示すフローチャートである。
【００７０】
まず、本実施例における電源管理回路の回路図を、図２２を用いて説明する。図２２において、第１の演算増幅器２２０２の入力端子は、抵抗２２０３、２２０４、２２０５、２２０６に接続され、出力端子は、抵抗２２０５、２２１３、２２１５に接続されている。第１のレギュレータ２２０８の出力端子は抵抗２２１２に接続され、第２のレギュレータ２２０９の出力端子は抵抗２２１４に接続されている。第２の演算増幅器２２２０の入力端子は、抵抗２２１２、２２１３、２２１６、２２１７に接続され、出力端子は、抵抗２２１６、第１のディジタルバッファ２２２２に接続されている。第（ｎ＋１）の演算増幅器２２２１の入力端子は、抵抗２２１４、２２１５、２２１８、２２１９に接続され、出力端子は、抵抗２２１８、第２のディジタルバッファ２２２３に接続されている。
【００７１】
図２２において、図１における電源回路１０８から供給される電源電圧は、配線２２２４より、モニタ抵抗２２０１を介して、図１における演算回路１０２に供給される。モニタ抵抗２２０１の両端間には、演算回路１０２における消費電流に比例した電圧が生じる。この電圧を、第１の演算増幅器２２０２と、第１〜第４の抵抗２２０３〜２２０６とを有する増幅回路の入力電圧とすると、モニタ電圧配線２２０７にモニタ電圧が出力される。
【００７２】
電源電圧は、第１〜第ｎのレギュレータ２２０８〜２２０９に供給され、第１〜第ｎの参照電位配線２２１０〜２２１１に第１〜第ｎの参照電位が出力される。モニタ電圧と第１〜第ｎの参照電位は、抵抗２２１２〜２２１９を介して図２２に示すように第２〜第（ｎ＋１）の演算増幅器２２２０〜２２２１に入力される。なお、抵抗２２１２〜２２１９は、第２〜第（ｎ＋１）の演算増幅器２２２０〜２２２１を作動増幅回路として動作させるために、必要な抵抗である。第２〜第（ｎ＋１）の演算増幅器２２２０〜２２２１の出力は、第１〜第ｎのディジタルバッファ２２２２〜２２２３により、ディジタル信号を生成し、配線２２２５に出力される。これが、図１における電源管理回路１０４からクロック生成回路１０３への制御信号１１４となる。
【００７３】
次に、本実施例における電源管理回路の動作について、図２３を用いて説明する。なお、ここでは、図２２における電源管理回路で、ｎ＝４とした場合について説明する。図２３において、図２２におけるモニタ抵抗２２０１に流れる電流、すなわち演算回路１０２における消費電流のタイミングチャートを２３０１とする。モニタ電圧のタイミングチャートを２３０２とする。第１〜第４のレギュレータにより生成される第１〜第４の参照電位のタイミングチャートを２３０３〜２３０６とする。この時、第１〜第４のディジタルバッファの出力のタイミングチャートは、２３０７〜２３１０となる。ここで、各々第１〜第４の参照電位よりモニタ電圧配線２２０７が低い場合は第１〜第４のディジタルバッファの出力は各々”０”となる。
【００７４】
以上に示した電源管理回路の構成で、演算回路１０２における消費電流の状態を検出することができる。すなわち、第１〜第４のディジタルバッファの出力、すなわち制御信号１１４が”０”、”０”、”０”、”０”の場合、”０”、”０”、”０”、”１”の場合、”０”、”０”、”１”、”１”の場合、”０”、”１”、”１”、”１”の場合、”１”、”１”、”１”、”１”の場合、の順に消費電流が低いことが検出できる。従って、制御信号１１４を用いて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数を変更すれば良い。あるいはデューティー比を変更すれば良い。具体的には、検出した消費電流が高いほど、ノンオーバーラップクロックの周波数を下げれば良い。
【００７５】
なお、電源管理回路１０４において検出した消費電流の状態に応じて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数、あるいはデューティー比を具体的にどのような値に設定するかは、半導体装置に搭載する演算回路の回路規模や、消費電力、演算性能などを踏まえ、実施者が決定することができる。
【００７６】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。特に、半導体装置を薄膜トランジスタにより形成する場合に有効である。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【実施例４】
【００７７】
本実施例では、実施の形態で示した構成における電源管理回路の例として、消費電流の変動を監視して、クロック信号を制御する方法について、実施例３とは異なる例を、図２４及び図２５を用いて説明する。図２４は、本実施例における電源管理回路の回路図である。また、図２５は、本実施例における電源管理回路の動作を示すフローチャートである。
【００７８】
まず、本実施例における電源管理回路の回路図を、図２４を用いて説明する。図２４において、第１の演算増幅器２４０２の入力端子は、抵抗２４０３、２４０４、２４０５、２４０６に接続され、出力端子は、抵抗２４０５、レギュレータ２４０８に接続されている。レギュレータ２４０８の出力端子は抵抗２４１０に接続されている。第２の演算増幅器２４１４の入力端子は、抵抗２４１０、２４１１、２４１２、２４１３に接続され、出力端子は、ＡＤＣ（アナログ−ディジタルコンバータ）２４１５に接続されている。
【００７９】
図２４において、図１における電源回路１０８から供給される電源電圧は、配線２４１６より、モニタ抵抗２４０１を介して、図１における演算回路１０２に供給される。モニタ抵抗２４０１の両端間には、演算回路１０２における消費電流に比例した電圧が生じる。この電圧を、第１の演算増幅器２４０２と、第１〜第４の抵抗２４０３〜２４０６とから構成される増幅回路の入力電圧とすると、モニタ電圧配線２４０７にモニタ電圧が出力される。
【００８０】
電源電圧は、配線２４１６より、レギュレータ２４０８に供給され、参照電位配線２４０９に参照電位が出力される。電源電圧と参照電位は、抵抗２４１０〜２４１３を介して図２４に示すように第２の演算増幅器２４１４に入力される。なお、抵抗２４１０〜２４１３は、第２の演算増幅器２４１４を作動増幅回路として動作させるために、必要な抵抗である。第２の演算増幅器２４１４の出力は、ＡＤＣ２４１５により、ディジタル信号を生成し、配線２４１７に出力される。これが、図１における電源管理回路１０４からクロック生成回路１０３への制御信号１１４となる。
【００８１】
次に、本実施例における電源管理回路の動作について、図２５を用いて説明する。なお、ここでは、図２４における電源管理回路で、電源電圧を４レベルで検出する場合について説明する。図２５において、図２４におけるモニタ抵抗２４０１に流れる電流、すなわち演算回路１０２における消費電流のタイミングチャートを２５０１とする。モニタ電圧のタイミングチャートを２５０２とする。図２４におけるレギュレータ２４０８により生成される参照電位のタイミングチャートを２５０３とする。この時、制御信号１１４のタイミングチャートは、２５０４となる。モニタ電圧が低い、すなわち消費電流が低い順に制御信号１１４は”００”、”０１”、”１０”、”１１”となる。
【００８２】
以上に示した電源管理回路の構成で、演算回路１０２における消費電力の状態を検出することができる。すなわち、制御信号１１４が”１１”の場合、”１０”の場合、”０１”の場合、”００”の場合、の順に消費電流が高いことが検出できる。従って、制御信号１１４を用いて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数を変更すれば良い。あるいはデューティー比を変更すれば良い。具体的には、検出した消費電流が高いほど、ノンオーバーラップクロックの周波数、あるいはデューティー比を下げれば良い。
【００８３】
なお、電源管理回路１０４において検出した消費電流の状態に応じて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数、あるいはデューティー比を具体的にどのような値に設定するかは、半導体装置に搭載する演算回路の回路規模や、消費電力、演算性能などを踏まえ、実施者が決定することができる。
【００８４】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。特に、半導体装置を薄膜トランジスタにより形成する場合に有効である。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【実施例５】
【００８５】
本実施例では、本発明における半導体装置を、薄膜トランジスタ（ＴＦＴ）により構成する場合について、図１１を用いて説明する。
【００８６】
図１１（Ａ）は、絶縁基板１１１０上に形成されたＴＦＴ部１１０１とメモリ部１１０２の断面図を示す。ＴＦＴ部１１０１は、例えば、演算回路のトランジスタに用いると良い。メモリ部１１０２は、例えば、不揮発性メモリのメモリ素子に用いると良い。絶縁基板１１１０には、ガラス基板、石英基板、珪素からなる基板、金属基板、プラスチック基板等を用いることができる。
【００８７】
またガラス基板を用いる場合、ＴＦＴ等が形成される側と反対面を研磨し、薄くしたものを用いることができる。このように薄くしたガラス基板は、装置の軽量化、薄型化を達成することができる。
【００８８】
絶縁基板１１１０上には下地膜１１１１が設けられている。ＴＦＴ部１１０１では下地膜１１１１を介して薄膜トランジスタ１１２０、１１２１が設けられ、メモリ部１１０２には下地膜１１１１を介して薄膜トランジスタ１１２２が設けられている。各薄膜トランジスタは、島状にパターニングされた（所定の形状に加工された）半導体膜１１１２、ゲート絶縁膜を介して設けられたゲート電極１１１４、ゲート電極側面に設けられた絶縁物（所謂サイドウォール）１１１３を有している。半導体膜１１１２は、膜厚が０．２μｍ以下、代表的には４０ｎｍから１７０ｎｍ、好ましくは５０ｎｍから１５０ｎｍとなるように形成する。さらに、サイドウォール１１１３、及び半導体膜１１１２を覆う絶縁膜１１１６、半導体膜１１１２に形成された不純物領域に接続する電極１１１５を有する。なお電極１１１５は不純物領域と接続するため、ゲート絶縁膜及び絶縁膜１１１６にコンタクトホールを形成し、当該コンタクトホールに導電膜を形成し、当該導電膜をパターニングして形成することができる。
【００８９】
本発明における無線チップを構成する薄膜トランジスタにおいて、ゲート絶縁膜等を代表とする絶縁膜は、高密度プラズマ処理を用いて作製することができる。高密度プラズマ処理とは、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく欠陥が少ない膜を形成することができる。このようなプラズマ処理を可能とする成膜室に、被形成体、ゲート絶縁膜を形成する場合であればパターニングされた半導体膜が形成された基板を配置する。そして、プラズマ発生用の電極、所謂アンテナと被形成体との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理は、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、耐熱性の低いプラスチックを基板上に成膜することができる。
【００９０】
このような絶縁膜の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。
【００９１】
このように形成された絶縁膜は、他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁膜は、当該絶縁膜と接触する界面状態を改善することができる。例えば高密度プラズマ処理を用いてゲート絶縁膜を形成すると、半導体膜との界面状態を改善することができる。その結果、薄膜トランジスタの電気特性を向上させることができる。
【００９２】
絶縁膜の作製に高密度プラズマ処理を用いる場合を説明したが、半導体膜に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体膜表面の改質を行うことができる。その結果、界面状態を改善でき、ひいては薄膜トランジスタの電気特性を向上させることができる。
【００９３】
また平坦性を高めるため、絶縁膜１１１７、１１１８が設けられているとよい。このとき絶縁膜１１１７は有機材料から形成し、絶縁膜１１１８は無機材料から形成するとよい。絶縁膜１１１７、１１１８が設けられている場合、電極１１１５は、これら絶縁膜１１１７、１１１８にコンタクトホールを介して不純物領域と接続するように形成することができる。
【００９４】
さらに絶縁膜１１２５が設けられ、電極１１１５と接続するように下部電極１１２７を形成する。下部電極１１２７の端部を覆い、下部電極１１２７が露出するように開口部が設けられた絶縁膜１１２８を形成する。開口部内に、メモリ材料層１１２９を形成し、上部電極１１３０を形成する。このようにして、下部電極１１２７、メモリ材料層１１２９、上部電極１１３０を有するメモリ素子１１２３が形成される。メモリ材料層１１２９は、有機材料又は無機材料から形成することができる。下部電極１１２７又は上部電極１１３０は、導電性材料から形成することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２から２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。
【００９５】
さらに平坦性を高め、不純物元素の侵入を防止するため、絶縁膜１１３１を形成するとよい。
【００９６】
本実施例で説明した絶縁膜は、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【００９７】
図１１（Ｂ）は、図１１（Ａ）と異なり、電極１１１５のコンタクトホール１１５１内にメモリ材料層を形成したメモリの断面図を示す。図１１（Ａ）と同様に、下部電極として電極１１１５を用い、電極１１１５上にメモリ材料層１１２９、上部電極１１３０を形成し、メモリ素子１１２３を形成することができる。その後絶縁膜１１３１を形成する。その他の構成は図１１（Ａ）と同様であるため、説明を省略する。
【００９８】
このようにコンタクトホール１１５１にメモリ素子を形成すると、メモリ素子の小型化を図ることができる。またメモリ用の電極が不要となるため製造工程を削減し、低コストでメモリを搭載した無線チップを提供することができる。
【００９９】
以上のように、半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いた薄膜トランジスタから構成することで、高性能且つ低消費電力の半導体装置を、より軽量で安価に提供することができる。
【０１００】
本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例６】
【０１０１】
本実施例では、上記実施例と異なる半導体装置の作製方法について説明する。
【０１０２】
上記実施の形態と同様に、絶縁基板を用意し、剥離層を形成する。剥離層は、絶縁基板全面、又は選択的に形成することができる。剥離層には、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｎｂ、Ｎｄ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｓｉから選ばれた元素または前記元素を主成分とする合金材料もしくは化合物材料から形成することができる。剥離層は、上記元素等の単層構造、又は上記元素等の積層構造を用いることができる。このような剥離層はＣＶＤ法、スパッタリング法または電子ビーム等によって形成することができる。本実施例では、ＷをＣＶＤ法により形成する。このとき、Ｏ２、Ｎ２又はＮ２Ｏを用いてプラズマで処理を行うとよい。すると、後の工程である剥離工程を簡便に行うことができる。
【０１０３】
その後、上記実施の形態と同様に、剥離層上に下地膜、半導体膜を形成する。半導体膜に対する加熱処理を行うと、剥離層も加熱されうる。加熱処理には、ＣＶＤ法を用いて非晶質半導体膜を形成すると、該半導体膜には水素が多く含まれるため、当該水素を取り除くための加熱処理、又は非晶質半導体膜を結晶化するための加熱処理がある。水素を取り除くための加熱処理により、半導体膜の膜剥がれを防止することができる。
【０１０４】
その後、上記実施の形態と同様に、半導体膜を用いて薄膜トランジスタを形成する。
そして、複数の薄膜トランジスタを電気的に接続することにより、半導体装置が有する回路を形成する。当該回路には、電源回路、システムリセット回路、復調回路、変調回路等の無線通信回路やＣＰＵ、ＲＯＭ、ＲＡＭ、コントローラ等のロジック回路がある。
【０１０５】
その後、物理的、化学的に絶縁基板を剥離し、プラスチック基板等のフレキシブル基板に薄膜トランジスタ等を転置する。このとき、剥離層の状態に変化を与えることにより、絶縁基板を剥離することができる。例えば、剥離層の一部が露出するよう開口部を設け、露出した剥離層にレーザを照射する。剥離層にレーザを照射することによって、剥離のきっかけを与えることができる。その後、物理的に絶縁基板と、薄膜トランジスタ等を剥離させることもできるし、膜の応力により特段力を加えることなく、絶縁基板から薄膜トランジスタ等が自然に剥がれることもある。
【０１０６】
そして、フレキシブル基板に薄膜トランジスタ等が転置された半導体装置を形成することができる。このような半導体装置は、軽量化、薄型化を図り、柔軟性に富む、といった付加価値を有する。
【０１０７】
本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例７】
【０１０８】
本実施例では、本発明における半導体装置において、回路の一部を構成する薄膜トランジスタのレイアウトについて、図１２〜図１４を用いて説明する。
【０１０９】
実施例３で示した半導体膜１１１２に相当する半導体層は、絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に、下地膜等を介して形成される。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、図１２に示す薄膜トランジスタのソース領域、ドレイン領域及びチャネル形成領域を含む特定形状を有する島状の半導体パターン１２０１を形成することができる。
【０１１０】
そのパターン形成された半導体層の形状は、薄膜トランジスタの特性に基づき、要求される回路特性やレイアウトの適切さを考慮して決められる。
【０１１１】
本発明における無線チップの回路を構成する薄膜トランジスタにおいて、半導体層を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは角部を有し、（直角三角形の）一辺が１０μｍ以下の大きさに角部を削除し、丸みを帯びている。このマスクパターンの形状は、図１２に示すように半導体層のパターン形状として転写することができる。また半導体層への転写のとき、半導体パターン１２０１の角部は、フォトマスクパターンの角部よりさらに丸みを帯びるように転写されることがある。すなわち、半導体膜のパターンの角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられてもよい。なお図１２において、後に形成されるゲート電極１１１４やゲート配線１３０１、電極１１１５等を点線で示す。
【０１１２】
次に、角部に丸みが設けられるようにパターニングされた半導体層上には、ゲート絶縁膜が形成される。そして、実施例３で示したように、半導体層と一部が重なるようにゲート電極１１１４、及び同時にゲート配線１３０１が形成される。ゲート電極又はゲート配線は、金属層や半導体層を成膜し、フォトリソグラフィー技術によって形成することができる。
【０１１３】
このゲート電極又はゲート配線を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは、角部を有し、この角部に形成される直角三角形の一辺が１０μｍ以下、または配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。このマスクパターンの形状は、図１３に示すように、ゲート電極又はゲート配線のパターン形状として転写することができる。またゲート電極又はゲート配線への転写のときに、ゲート電極又はゲート配線の角部がさらに丸みを帯びるように転写されることがある。すなわちゲート電極又はゲート配線の角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられていてもよい。
【０１１４】
このようなフォトマスクを用いて形成されたゲート電極又はゲート配線の角部には、上面からみたコーナー部において、ゲート電極又はゲート配線の外周は曲線を形成するようにする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。なお図１３において、後に形成される電極１１１５を点線で示す。
【０１１５】
このようなゲート電極又はゲート配線は、レイアウトの制約上、矩形に折れ曲がる。そのため、ゲート電極又はゲート配線の丸みを帯びた角部には凸部（外側の辺）と凹部（内側の辺）が設けられる。この丸みを帯びた凸部ではプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また丸みを帯びた凹部では、洗浄のときに、たとえできた微粉があっても、それが角に集まりやすいのを洗い流すことができる。その結果、歩留まり向上が甚だしく期待できるという効果を有する。
【０１１６】
次に、ゲート電極又はゲート配線上には、上記実施例３で示したように絶縁膜１１１６、１１１７、１１１８に相当する絶縁層等を形成する。勿論、本発明において絶縁膜は単層であっても構わない。
【０１１７】
そして絶縁層上に、絶縁膜には所定の位置に開口を形成し、当該開口に電極１１１５に相当する配線を形成する。この開口は、下層に位置する半導体層又はゲート配線層と、配線層との間の電気的な接続をとるために設けられる。配線は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。
【０１１８】
配線によって、ある特定の素子間を連結することができる。この配線は、特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上、矩形に折れ曲がる（以下、屈曲部という）。また配線は、開口部やその他の領域において配線幅が変化することがある。例えば開口部では、開口が配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。また、配線は回路のレイアウト上、容量部の一方の電極を兼ねるため、配線幅を大きくとることがある。
【０１１９】
この場合において、フォトマスクのパターンの屈曲部において、形成される直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除する。そして、図１４に示すように、配線のパターンにも同様な丸みを帯びさせる。配線の角部は、線幅の１／２以下で、１／５以上に屈曲部に丸みをおびさせることができる。すなわち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このような丸みを帯びた配線は、その屈曲部における凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部が丸みを帯びることにより、電気的にも伝導させることが期待できる。
【０１２０】
図１４に示したレイアウトを有する回路において、屈曲部や配線幅が変化する部位の角部をなめらかにして、丸みを付けることにより、プラズマによるドライエッチの際、異常放電による微粉の発生を抑え、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。すなわち、製造工程における塵や微粉の問題を解消することができる。また、配線の角部が丸みを帯びた構成をとることにより、電気的にも伝導させることが期待できる。特に多数の平行配線が設けられる駆動回路部等の配線において、ゴミを洗い流すことを可能とすることは、きわめて好都合である。
【０１２１】
なお、本実施例では、半導体層、ゲート配線、配線の３つのレイアウトにおいて、角部又は屈曲部に丸みを帯びる形態を説明したが、これに限定されるものではない。すなわち、いずれか一の層において、角部又は屈曲部に丸みを帯びさせ、製造工程における塵や微粉等の問題を解消することができればよい。
【０１２２】
以上のようなレイアウトを用いて、半導体装置を構成することで、高性能且つ低消費電力の半導体装置を、より軽量で安価に提供することができる。
【０１２３】
なお、本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例８】
【０１２４】
本実施例では、本発明における半導体装置を構成する要素の一つとして、スタティックＲＡＭ（ＳＲＡＭ）を構成する一例について、図１５〜図１７を参照して説明する。
【０１２５】
図１５（Ａ）で示す半導体層１５１０、１５１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０１２６】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１５１０、１５１１を形成する。その半導体層１５１０、１５１１はレイアウトの適切さを考慮して決められる。
【０１２７】
図１５（Ａ）で示す半導体層１５１０、１５１１を形成するためのフォトマスクは、図１５（Ｂ）に示すマスクパターン１５２０を備えている。このマスクパターン１５２０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図１５（Ｂ）で示すマスクパターン１５２０は、遮光部として作製される。マスクパターン１５２０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角三角形の）一辺が１０μｍ以下の大きさに角部を削除している。
【０１２８】
図１５（Ｂ）で示すマスクパターン１５２０は、その形状が、図１５（Ａ）で示す半導体層１５１０、１５１１に反映される。その場合、マスクパターン１５２０と相似の形状が転写されても良いが、マスクパターン１５２０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１５２０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
【０１２９】
半導体層１５１０、１５１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図１６（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１６１２、１６１３、１６１４を形成する。ゲート配線１６１２は半導体層１５１０に対応して形成される。ゲート配線１６１３は半導体層１５１０、１５１１に対応して形成される。また、ゲート配線１６１４は半導体層１５１０、１５１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
【０１３０】
このゲート配線を形成するためのフォトマスクは、図１６（Ｂ）に示すマスクパターン１６２１を備えている。このマスクパターン１６２１は、角部であって、（直角三角形の）一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。図１６（Ｂ）で示すマスクパターン１６２１は、その形状が、図１６（Ａ）で示すゲート配線１６１２、１６１３、１６１４に反映される。その場合、マスクパターン１６２１と相似の形状が転写されても良いが、マスクパターン１６２１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１６２１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線１６１２、１６１３、１６１４の角部は、線幅の１／２以下であって１／５以上にコーナー部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。
【０１３１】
層間絶縁層はゲート配線１６１２、１６１３、１６１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくはポリイミドやアクリル樹脂などを使った有機絶縁材料を使って形成する。この層間絶縁層とゲート配線１６１２、１６１３、１６１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１３２】
層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図１７（Ａ）で示すように、半導体層と一部が重なるように配線１７１５〜１７２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０１３３】
この配線１７１５〜１７２０を形成するためのフォトマスクは、図１７（Ｂ）に示すマスクパターン１７２２を備えている。この場合においても、配線は、そのコーナー部であって（直角三角形の）一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除し、コーナー部が丸みをおびるパターンを有せしめる。角部は、線幅の１／２以下で、１／５以上にコーナー部に丸みをおびさせる。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
【０１３４】
図１７（Ａ）には、ｎチャネル型薄膜トランジスタ１７２１〜１７２４、ｐチャネル型薄膜トランジスタ１７２５、１７２６が形成されている。ｎチャネル型薄膜トランジスタ１７２３とｐチャネル型薄膜トランジスタ１７２５及びｎチャネル型薄膜トランジスタ１７２４とｐチャネル型薄膜トランジスタ１７２６はインバータを構成している。この６つの薄膜トランジスタを含む回路はＳＲＡＭを形成している。これらの薄膜トランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０１３５】
以上のような構成とすることで、高性能且つ低消費電力の半導体素子を、より軽量で安価に提供することができる。
【０１３６】
なお、本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例９】
【０１３７】
本実施例では、本発明における半導体装置を構成するトランジスタについて、図１８及び図１９を参照して説明する。
【０１３８】
本発明における半導体装置を構成するトランジスタは、単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１８はこれらの回路を構成する薄膜トランジスタの断面構造を示す図である。図１８には、ｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３が示されている。各薄膜トランジスタは半導体層１８０５、絶縁層１８０８、ゲート電極１８０９を備えている。ゲート電極１８０９は、第１導電層１８０３と第２導電層１８０２の積層構造で形成されている。また、図１９（Ａ）〜（Ｅ）は、図１８で示すｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３に対応する上面図であり、併せて参照することができる。
【０１３９】
図１８において、ｎチャネル型薄膜トランジスタ１８２１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線１８０４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５に形成されている。不純物領域１８０６と不純物領域１８０７には、ｎチャネル型薄膜トランジスタ１８２１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１４０】
図１９（Ａ）で示すように、ｎチャネル型薄膜トランジスタ１８２１のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の両側に広がって形成されている。この場合において、第１導電層１８０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層１８０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域１８０７はゲート電極１８０９の第１導電層１８０３と重なるように形成されている。すなわち、ゲート電極１８０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１８０９において、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域１８０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１４１】
両側にＬＤＤを有する薄膜トランジスタは、実施の形態における電源回路１０８の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成する薄膜トランジスタに適用される。これらのＴＦＴは、ソース電極やドレイン電極に正負両方の電圧が印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。
【０１４２】
また第１導電層１８０３は、第２導電層１８０２を用いてゲート配線を形成する場合、それらの両端を揃えるようにパターニングしてもよい。その結果、微細なゲート配線を形成することができる。またゲート電極とオーバーラップするＬＤＤを自己整合的に形成する必要もないからである。
【０１４３】
図１８において、ｎチャネル型薄膜トランジスタ１８２２は、ゲート電極の片側に不純物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５に形成されている。図１９（Ｂ）で示すように、ｎチャネル型薄膜トランジスタ１８２２のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の片側に広がって形成されている。この場合も同様に、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１４４】
片側にＬＤＤを有する薄膜トランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加される薄膜トランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成する薄膜トランジスタに適用すればよい。
【０１４５】
図１８において、容量素子１８２４は、第１導電層１８０３と半導体層１８０５とで絶縁層１８０８を挟んで形成されている。容量素子１８２４を形成する半導体層１８０５には、不純物領域１８１０と不純物領域１８１１を備えている。不純物領域１８１１は、半導体層１８０５において第１導電層１８０３と重なる位置に形成される。また、不純物領域１８１０は配線１８０４とコンタクトを形成する。不純物領域１８１１は、第１導電層１８０３を通して一導電型の不純物を添加することができるので、不純物領域１８１０と不純物領域１８１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子１８２４において、半導体層１８０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層１８０３は、図１９（Ｃ）に示すように、第２導電層１８０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層１８０３と第２導電層１８０２を組み合わせた複合的な電極構造とすることにより、容量素子１８２４を自己整合的に形成することができる。
【０１４６】
容量素子は、実施の形態における電源回路１０８が有する保持容量、あるいは共振回路１０７が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１４７】
図１９（Ｄ）において、抵抗素子１８２５は、第１導電層１８０３によって形成されている。第１導電層１８０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１４８】
抵抗素子は、実施の形態における変調復調回路１０５が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質という少ないパラメータにより抵抗値が決定するため、抵抗素子のばらつきを小さくすることができ好ましい。
【０１４９】
図１９（Ｅ）において、ｐチャネル型薄膜トランジスタ１８２３は、半導体層１８０５に不純物領域１８１２を備えている。この不純物領域１８１２は、配線１８０４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極１８０９の構成は第１導電層１８０３と第２導電層１８０２が重畳した構成となっている。ｐチャネル型薄膜トランジスタ１８２３はＬＤＤを設けないシングルドレイン構造である。ｐチャネル型薄膜トランジスタ１８２３を形成する場合、不純物領域１８１２にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域１８１２にリンを添加すればシングルドレイン構造のｎチャネル型薄膜トランジスタとすることもできる。
【０１５０】
半導体層１８０５及びゲート絶縁層として機能する絶縁層１８０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１８０５とゲート絶縁層として機能する絶縁層１８０８の界面の欠陥準位を低減することができる。ゲート絶縁層として機能する絶縁層１８０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑え、トランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層として機能する絶縁層１８０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１８０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層として機能する絶縁層１８０８を形成することができる。また、同様にこの絶縁層は、容量素子１８２４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１５１】
図１８及び図１９を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透明膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１５２】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図１９（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１５３】
図１８及び図１９の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層にＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０１５４】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１５５】
以上のようなトランジスタにより、半導体装置を構成することで、高性能且つ低消費電力の無線チップを、より軽量で安価に提供することができる。
【０１５６】
本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例１０】
【０１５７】
本実施例では、本発明における半導体装置を用いたシステム例について、図２０及び図２１を用いて説明する。本実施例では、本発明における半導体装置として無線チップを用いた、セキュリティー性に優れたパーソナルコンピュータの利用者認証システムについて説明する。
【０１５８】
図２０は、本実施例における利用者認証システムの概要図で、パーソナルコンピュータ２００１、無線チップ２００２である。パーソナルコンピュータ２００１には、入力装置２００３及びリーダ／ライタ２００４が接続されている。
【０１５９】
パーソナルコンピュータ２００１及び無線チップ２００２は、暗号用の共通鍵２００５を有する。具体的には、パーソナルコンピュータ２００１及び無線チップ２００２のメモリに共通鍵２００５のデータを各々格納する。共通鍵２００５は、例えば６４ビット〜１２８ビットのデータで、平文（暗号化する前のデータ）の暗号化及び暗号文の復号に用いられる。共通鍵は、正規に登録された利用者毎に異なる共通鍵が作成され、パーソナルコンピュータ２００１は、全てを有している。すなわち、正規に登録された利用者数分の共通鍵をパーソナルコンピュータ２００１は有している。一方、無線チップ２００２は、正規に登録された利用者が所有し、当該の利用者に固有な共通鍵のみを有している。共通鍵は、他者に知られぬよう、保存しなければならない。
【０１６０】
なお、本実施例では、暗号方式として共通鍵暗号方式（ＩＳＯ／ＩＥＣ ９７９８−２ Ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ−Ｓｅｃｕｒｉｔｙ ｔｅｃｈｎｉｑｕｅｓ−Ｅｎｔｉｔｙ ａｕｔｈｅｎｔｉｃａｔｉｏｎ− Ｐａｒｔ ２ ： Ｍｅｃｈａｎｉｓｍｓ ｕｓｉｎｇ ｓｙｍｍｅｔｒｉｃ ｅｎｃｉｐｈｅｒｍｅｎｔ ａｌｇｏｒｉｔｈｍｓ参照）を用いる場合の例について示すが、公開鍵暗号方式（ＩＳＯ／ＩＥＣ ９７９８−３ Ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ−Ｓｅｃｕｒｉｔｙ ｔｅｃｈｎｉｑｕｅｓ−Ｅｎｔｉｔｙ ａｕｔｈｅｎｔｉｃａｔｉｏｎ− Ｐａｒｔ ３ ： Ｍｅｃｈａｎｉｓｍｓ ｕｓｉｎｇ ｄｉｇｉｔａｌ ｓｉｇｎａｔｕｒｅ ｔｅｃｈｎｉｑｕｅｓ参照）など、他の暗号方式でも容易に適用できる。
【０１６１】
パーソナルコンピュータ２００１は、共通鍵２００５を用いて、平文を暗号化する手段を有する。具体的には、暗号化アルゴリズムを実行するソフトウェアを搭載しているものとする。また、無線チップ２００２は、共通鍵２００５を用いて、暗号文を復号する手段を有する。具体的には、上記実施の形態で示した演算回路において、復号アルゴリズムを実行する。
【０１６２】
以下、図２１のフローチャートを用いて、本実施例における利用者認証システムの利用方法を説明する。
【０１６３】
まず、利用希望者が入力装置２００３を用いて、パーソナルコンピュータ２００１における利用者名及びパスワードを入力する（利用者名入力２１０１）。パスワードは、正規の利用者が事前に登録しておく。パーソナルコンピュータ２００１は、入力された利用者名から、該当する共通鍵を用いて、ある平文を暗号化する（暗号データ作成２１０２）。ここで、平文は、特定の意味を持ったデータでも、無意味なデータでも良い。次に、暗号データをリーダ／ライタ２００４から送信する（暗号データ送信２１０３）。無線チップ２００２は、暗号データを受信し、共通鍵２００５を用いて暗号データを復号し（復号化処理２１０４）、復号データをリーダ／ライタに送信する（復号データ送信２１０５）。パーソナルコンピュータ２００１は、復号データを、最初の平文と比較し（認証２１０６）、一致した場合のみ、利用希望者が正規に登録されている利用者であると認め、利用可能とする（平常利用２１０７）。
【０１６４】
以上のような、本実施例における利用者認証システムでは、パスワードを知り、且つ無線チップを所有していないとコンピュータを利用できない。従って、パスワードのみの認証よりセキュリティー性が非常に高い。また、利用者は、無線チップを携帯していれば、従来のパスワードのみによる認証と、何ら変わりなくパーソナルコンピュータを利用でき、新たな負担は少ない。
【０１６５】
なお、本実施例では、パーソナルコンピュータの利用者認証について説明したが、正規に登録された利用者のみが利用できる他のシステムに対しても容易に適用できる。例えば、ＡＴＭ（Ａｕｔｏｍａｔｅｄ Ｔｅｌｌｅｒ Ｍａｃｈｉｎｅ：現金自動支払機）、ＣＤ（Ｃａｓｈ Ｄｉｓｐｅｎｓｅｒ：現金自動払出機）などに、容易に適用できる。
【０１６６】
以上のような構成とすることで、本発明における半導体装置を用いた、非常にセキュリティー性が高い利用者認証システムを安価に構築することができる。
【０１６７】
なお、本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例１１】
【０１６８】
本実施例では、本発明における半導体装置の例として、暗号処理機能を有する無線チップについて図２６〜図２８を用いて説明する。図２６は、無線チップのブロック図、図２７は無線チップのレイアウト図、図２８は無線チップの断面図である。
【０１６９】
まず、図２６を用いて無線チップのブロック構成を説明する。図２６において、無線チップ２６０１は、ＣＰＵ２６０２と、ＲＯＭ２６０３と、ＲＡＭ２６０４と、コントローラ２６０５と、からなる演算回路２６０６と、アンテナ２６０７と、共振回路２６０８と、電源回路２６０９と、リセット回路２６１０と、クロック生成回路２６１１と、復調回路２６１２と、変調回路２６１３と、電源管理回路２６１４と、からなるアナログ部２６１５と、から構成される。コントローラ２６０５は、ＣＰＵインターフェース（ＣＰＵＩＦ）２６１６と、制御レジスタ２６１７と、コード抽出回路２６１８と、符号化回路２６１９と、から構成される。なお、図２６では、説明の簡単化のため、通信信号を受信信号２６２０と、送信信号２６２１とに分けて示したが、実際には、両者は一体化された（重ね合わされた）信号であり、無線チップ２６０１及びリーダ／ライタの間で同時に送受信される。受信信号２６２０は、アンテナ２６０７と共振回路２６０８とで受信された後、復調回路２６１２により復調される。また、送信信号２６２１は、変調回路２６１３により変調された後、アンテナ２６０７より送信される。
【０１７０】
図２６において、通信信号により形成される磁界中に無線チップ２６０１を置くと、アンテナ２６０７と共振回路２６０８により、誘導起電力を生じる。誘導起電力は、電源回路２６０９における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ２６０１の各回路に電源電圧として供給される。リセット回路２６１０は、無線チップ２６０１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路２６１１は、電源管理回路２６１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２６１２は、ＡＳＫ方式の受信信号２６２０の振幅の変動を”０”／”１”の受信データ２６２２として検出する。復調回路２６１２は、例えばローパスフィルターとする。さらに、変調回路２６１３は、送信データをＡＳＫ方式の送信信号２６２１の振幅を変動させて送信する。例えば、送信データ２６２３が”０”の場合、共振回路２６０８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路２６１４は、電源回路２６０９より演算回路２６０６に供給される電源電圧または演算回路２６０６における消費電流を監視し、クロック生成回路２６１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。
【０１７１】
本実施例における無線チップの動作を説明する。まず、無線チップ２６０１がリーダ／ライタより送信された受信信号２６２０が含む暗号文データを受信する。受信信号２６２０は、復調回路２６１２で復調された後、コード抽出回路２６１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ２６１７に格納される。ここで、制御コマンドは、無線チップ２６０１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。
【０１７２】
続いて、演算回路２６０６において、ＣＰＵ２６０２が、ＲＯＭ２６０３に格納された暗号解読プログラムにしたがって、ＲＯＭ２６０３にあらかじめ格納された秘密鍵２６２４を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ２６１７に格納される。この際、ＲＡＭ２６０４をデータ格納領域として用いる。なお、ＣＰＵ２６０２は、ＣＰＵＩＦ２６１６を介してＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７にアクセスする。ＣＰＵＩＦ２６１６は、ＣＰＵ２６０２が要求するアドレスより、ＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７のいずれかに対するアクセス信号を生成する機能を有している。
【０１７３】
最後に、符号化回路２６１９において、復号文から送信データ２６２３を生成し、変調回路２６１３で変調し、アンテナ２６０７より送信信号２６２１をリーダ／ライタに送信する。
【０１７４】
なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。
【０１７５】
次に、図２７を用いて、無線チップのレイアウト構成について説明する。なお、図２７において、図２６に相当する部分には、同一の番号を付し、説明を省略する。
【０１７６】
図２７において、ＦＰＣパッド２７０７は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）を無線チップ２６０１に貼る時に用いる電極パッド群であり、アンテナバンプ２７０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナを貼り付ける際には、アンテナバンプ２７０８に過度の圧力が印加される可能性がある。したがって、アンテナバンプ２７０８の下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。
【０１７７】
ＦＰＣパッド２７０７は、主に不良解析時に用いると有効である。無線チップでは、電源電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣより、ＦＰＣパッド２７０７を介して無線チップ２６０１に電源電圧を供給し、また、アンテナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を動作させることが可能になる。したがって、不良解析が効率的に行える。
【０１７８】
さらに、ＦＰＣパッド２７０７を、プローバーを使った測定が可能な配置にすると更に有効である。すなわち、ＦＰＣパッド２７０７において、電極パッドを、プローバーの針のピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用いることで、不良解析時に、ＦＰＣを貼り付ける工数を減らすことができる。また、基板上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別できるので、生産コストを削減することができる。
【０１７９】
このような無線チップの断面図を図２８に示す。まず図１８に示したように、配線１８０４まで形成する。配線１８０４を覆うように、絶縁層１８５３を形成する。絶縁層１８５３は、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【０１８０】
接続領域１８５０において、配線１８０４と同時に形成される配線１８５１が露出するように、絶縁層１８５３に開口部を形成する。開口部において、上端の角部は丸みを帯び、側面にはテーパをつけるとよい。その後に形成するパターンの段切れを防止することができるからである。
【０１８１】
開口部には、接続配線１８５２を形成する。接続配線１８５２はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２から２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。このとき、接続配線１８５２はｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３といった領域には重ならないようにする。不要な寄生容量の発生を防止するためである。
【０１８２】
絶縁層１８５３、及び接続配線１８５２を覆うように絶縁層１８５４を形成する。絶縁層１８５４は、絶縁層１８５３と同様に作製することができる。
【０１８３】
絶縁層１８５３上に設けられた接続配線１８５２が露出するように、絶縁層１８５４に開口部を形成する。開口部内に、導電性微粒子１８５５を有する異方性導電体１８５６を設け、導電層１８５７を有するＦＰＣ（フレキシブルプリントサーキット）１８５８を接続する。
【０１８４】
このようにして、本発明の無線チップを作製することができる。
【実施例１２】
【０１８５】
アンテナは、電波法に定められた範囲内で目的に見合った大きさ、形状であればよい。送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などが設定される。具体的なアンテナとしては、ダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどが用いればよい。本実施例では、無線チップに接続されるアンテナ形状について説明する。
【０１８６】
図２９（Ａ）には、外付けアンテナ１６０２が接続された無線チップ１６０１を示す。図２９（Ａ）において、無線チップ１６０１が中心部に設けられ、アンテナ１６０２は無線チップ１６０１の接続端子に接続されている。アンテナの長さを確保するため、アンテナ１６０２は矩形状に折れ曲がっている。
【０１８７】
図２９（Ｂ）には、外付けアンテナ１６０３が無線チップ１６０１の一端側の接続端子に設けられた形態を示す。アンテナの長さを確保するため、アンテナ１６０３は矩形状に折れ曲がっている。
【０１８８】
図２９（Ｃ）には、矩形状に折れ曲がった外付けアンテナ１６０４が無線チップ１６０１の両端に設けられた形態を示す。
【０１８９】
図２９（Ｄ）には、無線チップ１６０１の両端に直線状の外付けアンテナ１６０５が設けられている形態を示す。
【０１９０】
このようにアンテナの形状は無線チップの構造若しくは偏波、又は用途に見合ったものを選択すればよい。そのため、ダイポールアンテナであれば折り返しダイポールアンテナであってもよい。ループアンテナであれば、円形ループアンテナ、方形ループアンテナであってもよい。パッチアンテナであれば円形パッチアンテナ、方形アンテナであってもよい。
【０１９１】
なお、パッチアンテナの場合、セラミック等の誘電材料を用いたアンテナを用いればよい。パッチアンテナの基板として用いる誘電材料の誘電率を高くすることによってアンテナを小型化することができる。また、パッチアンテナの場合、機械強度が高いため、繰り返し使用することが可能である。
【０１９２】
なお、パッチアンテナの誘電材料は、セラミック、有機樹脂、又はセラミックと有機樹脂の混合物等で形成することができる。セラミックの代表例としては、アルミナ、ガラス、フォルステライト等が挙げられる。さらには、複数のセラミックを混合して用いてもよい。また、高い誘電率を得るためには、誘電体層を、強誘電体材料で形成することが好ましい。強誘電体材料の代表例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、二オブ酸リチウム（ＬｉＮｂＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）等が挙げられる。さらには、複数の強誘電体材料を混合して用いてもよい。
【０１９３】
なお無線チップ１６０１には、上記実施の形態及び実施例で示した構造を適用することができる。
【実施例１３】
【０１９４】
本実施例では、本発明の半導体装置をプラスチック基板上に形成した形態を示す。なお本実施の形態の半導体装置は、無線通信を行うためＲＦ回路を有し、演算回路にＣＰＵを有する。
【０１９５】
本発明の半導体装置の通信仕様を表１に示す。
【０１９６】
【表１】
【０１９７】
通信には１３．５６ＭＨｚ帯域の無線信号を用い、通信規格、プロトコルは、ＩＳＯ／ＩＥＣ １５６９３に部分準拠である。本発明の半導体装置は、電源電圧をアンテナを介して該無線信号より供給する。本発明の半導体装置は外付けアンテナを有するが、回路と一体形成された内蔵アンテナであってもよい。データ転送速度は、２６．４８ｋビット／ｓとし、リーダ／ライタから半導体装置へのデータ符号化はパルス位置変調であり、半導体装置からリーダ／ライタへのデータ符号化はマンチェスター方式とする。
【０１９８】
本発明の半導体装置の概要を表２に示す。
【０１９９】
【表２】
【０２００】
本発明の半導体装置は、上述したようにフレキシブル基板に薄膜トランジスタを用いて形成することができるため、１０３ｍｇという非常に軽量な半導体装置を提供することができる。
【０２０１】
次に、本発明の半導体装置のブロック構成を図３０に示す。本発明の半導体装置５５０は、無線用回路５５１と、ロジック回路５７０とを有する。無線用回路５５１は、共振容量５５２、電源回路５５３、システムリセット回路５５４、クロックジェネレータ５５５、復調回路５５６、変調回路５５７等を有する。共振容量５５２は、外付けアンテナ５７４とともに共振回路を構成することができる。電源回路５５３は、整流回路と保持容量とを有し、電源電圧を生成することができる。システムリセット回路５５４はシステムリセット信号を生成し、クロックジェネレータ５５５はシステムクロック信号を生成することができる。復調回路５５６は、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を有し、無線信号からデータを抽出することができる。変調回路５５７は、マンチェスター方式により、無線信号にデータを重畳することができる。これら回路は薄膜トランジスタから形成することができる。
【０２０２】
ロジック回路５７０は、コントローラ５６０、ＣＰＵ５７１、ＲＯＭ５７２、ＲＡＭ５７３等を有し、コントローラ５６０は、クロック制御回路５６１、制御レジスタ５６２、受信データレジスタ５６３、送信データレジスタ５６４、無線用インターフェース５６７、ＣＰＵ用インターフェース５６８を有する。これら回路等は、薄膜トランジスタから形成することができる。復調回路５５６及び変調回路５５７は、無線用インターフェース５６７を介して制御レジスタ５６２、受信データレジスタ５６３、送信データレジスタ５６４と信号のやりとりを行うことができる。クロックジェネレータ５５５は、クロック制御回路５６１によって制御され、クロック制御回路５６１は制御レジスタ５６２に基づき動作する。制御レジスタ５６２、受信データレジスタ５６３及び送信データレジスタ５６４は、ＣＰＵ用インターフェース５６８を介してＣＰＵ５７１、ＲＯＭ５７２及びＲＡＭ５７３と信号のやりとりを行うことができる。
【０２０３】
半導体装置が有するＣＰＵは、８ｂｉｔ ＣＩＳＣとし、上記実施の形態で示した２相ノンオーバーラップクロック動作のフリップフロップで構成することができる。２相ノンオーバーラップクロック動作のフリップフロップで構成することにより、クロックスキューのばらつきや、ＴＦＴ特性のばらつきに起因する誤動作を防止し、信頼性向上を図ることができる。ＲＯＭ５７２には、２ＫＢのマスクＲＯＭを適用することができ、プログラムや秘密鍵などを格納することができる。ＲＡＭ５７３には、６４Ｂ ＳＲＡＭを適用することができ、ＳＲＡＭはＣＰＵの作業領域として使用することができる。このようにメモリセルの回路構成を工夫し、書き込み／読み出しの信頼性向上を図る。またコントローラ５６０は、本半導体装置のステートマシンとしての機能を有する。
【０２０４】
本半導体装置における状態遷移図を、図３１に示す。制御レジスタ５６２における状態フラグの変更により、演算状態５８０、受信状態５８１、送信状態５８２を順に遷移する。受信状態５８１では、無線信号より抽出したシリアルデータを、受信データレジスタ５６３に格納する。演算状態５８０では、ＣＰＵ５７１がＲＯＭ５７２に格納されたプログラムや受信データレジスタ５６３のデータを用いて処理を行い、送信データを送信データレジスタ５６４に格納する。送信状態５８２では、送信データレジスタ５６４に格納された送信データをシリアルデータに変換して、順次送信する。ロジック回路５７０は、演算状態５８０、受信状態５８１、送信状態５８２で動作する回路毎に、各々受信ブロック、演算ブロック、送信ブロックに分割されており、各ブロックへのクロック信号の供給をクロック制御回路５６１にて制御する。このような緻密なクロック信号の制御により、本半導体装置における消費電流を低減し、信頼性向上を図ることができる。
【０２０５】
このような本半導体装置の設計は次のように決定することができる。無線用回路５５１は、サブ回路毎にＳＰＩＣＥを用いて設計した後、カスタムレイアウトを行い、ＲＦ回路全体でＮａｎｏｓｉｍ（Ｒ）を用いた動作検証を行い、その設計を決定することができる。
ＣＰＵ５７１は、ＶｅｒｉｌｏｇＨＤＬ（Ｒ）を用いてＲＴＬ設計の後、レジスタはカスタムレイアウト、他はスタンダードセルによる論理合成、自動レイアウトを行い、その設計を決定することができる。ＲＯＭ５７２及びＲＡＭ５７３は、ＳＰＩＣＥにてメモリセル設計後、カスタムレイアウトを行い、その設計を決定することができる。ＣＰＵ５７１、ＲＯＭ５７２、ＲＡＭ５７３は、レイアウト後にＮａｎｏｓｉｍ（Ｒ）を用いて詳細タイミング検証を行うとよい。コントローラ５６０の設計は、ＶｅｒｉｌｏｇＨＤＬ（Ｒ）を用いてＲＴＬ設計の後、スタンダードセルによる論理合成、自動レイアウトを行い、その設計を決定することができる。
【０２０６】
本半導体装置では、暗号処理のアルゴリズムとして、ＳＡＦＥＲ（Ｓｅｃｕｒｅ Ａｎｄ Ｆａｓｔ Ｅｎｃｒｙｐｔｉｏｎ Ｒｏｕｔｉｎｅ）を採用することができる。ＳＡＦＥＲは、主に８ｂｉｔ演算で構成され、８ｂｉｔのＣＰＵに適したアルゴリズムである。本半導体装置を有する無線チップでは、暗号文用のデータを受信した後、秘密鍵を用いて解読し、平文用のデータをリーダ／ライタに送信する機能を搭載することができる。勿論、本半導体装置には、ＤＥＳ、ＡＥＳなど他の暗号処理のアルゴリズムを採用することもできる。
【０２０７】
ガラス上に形成された本半導体装置を有する無線チップと、フレキシブル基板上に形成された本半導体装置を有する無線チップの写真を図３２に示し、無線チップの拡大写真且つブロック図を図３３に示す。本発明は、このような非常に薄型な無線チップを提供することができる。
【０２０８】
また、本発明の無線チップの通信信号波形をスペクトルアナライザで測定した結果を図３４に示す。図３４（Ａ）では、縦軸を信号強度、横軸を時間とし、図３４（Ｂ）では縦軸を信号強度、横軸を周波数とし、図３４（Ｃ）では縦軸を信号強度、横軸を時間としたときの信号の波形を示す。測定例として、暗号文用のデータを受信した後、秘密鍵を用いて解読し、平文用のデータを送信した場合の結果である。なお、測定はフレキシブル基板上に形成された無線チップで、１３．５６ＭＨｚ帯域の信号を用いて、測定を行った結果である。本無線チップの消費電流は、内部生成電圧が１．８Ｖの場合で、２．３ｍＡであった。このように低消費電力化された無線チップを得ることができる。
【図面の簡単な説明】
【０２０９】
【図１】本発明における半導体装置の概要図
【図２】ＡＳＫ方式におけるデータ送受信時の通信信号を示す図
【図３】同期回路を示す図
【図４】同期回路のタイミングチャート例
【図５】本発明における半導体装置の同期回路を示す図
【図６】本発明における半導体装置の同期回路のタイミングチャート例
【図７】本発明における半導体装置の電源管理回路を示す図（１）
【図８】本発明における半導体装置の電源管理回路のタイミングチャート例（１）
【図９】本発明における半導体装置の電源管理回路を示す図（２）
【図１０】本発明における半導体装置の電源管理回路のタイミングチャート例（２）
【図１１】本発明における半導体装置の断面図（１）
【図１２】本発明における半導体装置のレイアウト（１）（半導体層）
【図１３】本発明における半導体装置のレイアウト（１）（ゲート配線）
【図１４】本発明における半導体装置のレイアウト（１）（配線）
【図１５】本発明における半導体装置のレイアウト（２）（半導体層）
【図１６】本発明における半導体装置のレイアウト（２）（ゲート配線）
【図１７】本発明における半導体装置のレイアウト（２）（配線）
【図１８】本発明における半導体装置の断面図（２）
【図１９】本発明における半導体装置を構成する電気素子
【図２０】本発明における半導体装置を用いた利用者認証システムの概要図
【図２１】本発明における半導体装置を用いた利用者認証システムのフローチャート
【図２２】本発明における半導体装置の電源管理回路を示す図（３）
【図２３】本発明における半導体装置の電源管理回路のタイミングチャート例（３）
【図２４】本発明における半導体装置の電源管理回路を示す図（４）
【図２５】本発明における半導体装置の電源管理回路のタイミングチャート例（４）
【図２６】本発明における半導体装置のブロック図
【図２７】本発明における半導体装置のブロック図
【図２８】本発明における半導体装置の断面を示す図
【図２９】本発明における半導体装置のアンテナ形状を示す図
【図３０】本発明における半導体装置のブロック図
【図３１】本発明における半導体装置の動作の状態遷移図
【図３２】本発明における半導体装置の写真
【図３３】本発明の半導体装置のブロック図
【図３４】本発明の半導体装置の動作測定図
【技術分野】
【０００１】
本発明は、大規模な演算回路を有する半導体装置に関する。特に、電源電圧が変動する場合でも、演算回路が安定して動作する半導体装置に関する。とりわけ、無線通信信号から電源電圧を供給し、高度な演算機能を有する大規模回路を、半導体薄膜トランジスタを用いて形成した半導体装置に関する。
【背景技術】
【０００２】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型の半導体装置（以下、無線チップという）が脚光を浴びている。無線チップは、無線通信装置（以下、リーダ／ライタという）を使った通信信号（動作磁界）の授受により、データを書き込んだり、データを読み出したりすることができる。
【０００３】
無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている（特許文献１参照）。
【特許文献１】特開２０００−１４９１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
無線チップの応用分野が広がりつつある中で、より高機能な無線チップに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が期待される。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号化／暗号化プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。しかし、いずれも無線チップに大規模回路を搭載することになる。
【０００５】
無線チップにおける通信の規格としては、例えば、ＩＳＯ／ＩＥＣ １５６９３などが規定されている。ＩＳＯ／ＩＥＣ １５６９３によると、通信信号における搬送波の周波数として１３．５６ＭＨｚ±７ｋＨｚを用い、リーダ／ライタから無線チップへのデータの伝送は、ＡＳＫ（Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ 振幅変位キーイング）方式を用いる。図２に、ＡＳＫ方式における無線チップへのデータ伝送時の通信信号を示す。図２において、通信信号２０１は、搬送波の周波数で振動する電磁波である。通信信号２０１により伝送されるデータは、通信信号２０１の振幅の包絡線２０２によって表される。通信信号２０１の振幅が最大の場合を”１”、最小の場合を”０”とする。無線チップは、このような通信信号２０１より、”０”及び”１”を受信する。
【０００６】
また、無線チップの動作に必要な電源電圧やクロック信号は、通信信号２０１より生成される。したがって、無線チップにおいて演算回路を動作させるためには、通信信号より大電流を供給し得る大規模なアンテナや大規模な電源回路、安定的なクロック信号を供給し得るクロック生成回路などが必要となり、チップ面積の増大、チップ価格の上昇などを招く恐れがある。さらに、データ伝送にＡＳＫ方式を用いるため、”０”を受信している際は、電源電圧やクロック信号の供給が不安定になりやすい。
【０００７】
電源電圧やクロック信号の供給が不安定になると、同期回路では、誤動作が生じる。これを図３及び図４を用いて説明する。図３に、同期回路の例として、第１のフリップフロップ（以下、ＦＦと記す）３０１、第２のＦＦ３０２が直列に接続されたシフトレジスタ示す。第１のＦＦ３０１、第２のＦＦ３０２は、各々第１のクロック配線３０３、第２のクロック配線３０４により供給される第１のクロック信号、第２のクロック信号の立ち上がりエッジで各々第１のデータ配線３０５、第２のデータ配線３０６の電圧値を取り込み、取り込んだ電圧値を第２のデータ配線３０６、第３のデータ配線３０７の電圧値として出力する。
【０００８】
図４は、図３におけるシフトレジスタのタイミングチャート例である。図４（Ａ）は、図３におけるシフトレジスタが理想的な動作をする場合のタイミングチャートである。ここで、図３における第１のクロック配線３０３、第２のクロック配線３０４に供給される第１のクロック信号、第２のクロック信号のタイミングチャートを、各々図４（Ａ）における第１のクロック信号４０１、第２のクロック信号４０２とする。なお、第１のクロック信号４０１と第２のクロック信号４０２との間に時間差は無いものとする。また、図３における第１のデータ配線３０５の電圧値のタイミングチャートを、図４（Ａ）における第１のデータ信号４０３とする。この場合、図３における第２のデータ配線３０６、第３のデータ配線３０７の電圧値のタイミングチャートは、各々図４（Ａ）における第２のデータ信号４０４、第３のデータ信号４０５となる。
【０００９】
しかしながら、図３において、第１のクロック配線３０３と第２のクロック配線３０４と、に供給される第１のクロック信号と第２のクロック信号と、の間に時間差がある場合は、図４（Ａ）におけるタイミングチャートと異なり、誤動作する。図４（Ｂ）は、誤動作する場合のタイミングチャートである。図３における第１のクロック配線３０３、第２のクロック配線３０４に供給される第１のクロック信号、第２のクロック信号のタイミングチャートを、図４（Ｂ）における第１のクロック信号４１１、第２のクロック信号４１２として示す。なお、第１のクロック信号４１１と第２のクロック信号４１２との間には時間差４１６がある。すなわち、第２のクロック信号４１２は、第１のクロック信号４１１に対し遅延している。また、図３における第１のデータ配線３０５の電圧値のタイミングチャートを、図４（Ｂ）における第１のデータ信号４１３とする。この場合、図３における第２のデータ配線３０６、第３のデータ配線３０７の電圧値のタイミングチャートは、各々図４（Ｂ）における第２のデータ信号４１４、第３のデータ信号４１５となる。
【００１０】
ここで、図３における第２のデータ配線３０６の電圧値のタイミングチャートは、図４（Ａ）のタイミングチャートと図４（Ｂ）のタイミングチャートとで同様のタイミングチャートとなる。しかし、第３のデータ配線３０７の電圧値のタイミングチャートは異なる。これは、図４（Ｂ）における第２のクロック信号４１２の遅延により、本来ならば第２のクロック信号４１２の次の立ち上がりで取り込むはずの電圧値を１周期分早く取り込むためである。このようなＦＦの振る舞いをデータの筒抜けもしくはレーシングなどという。すなわち、同期回路において、クロック信号の伝搬に時間差があると、回路は誤動作する。
【００１１】
クロック信号の伝搬について、設計時に時間差を調節することも、部分的には可能である。しかし、無線チップのように電源電圧が変動する場合には、制御が非常に困難である。特に、搭載する回路が大規模になるにつれ、設計が困難となる。なお、電源電圧の変動や、クロック信号の伝搬における時間差は、無線チップのみならず、大規模な演算回路を有する半導体装置において一般的に問題となる。とりわけ、高度な演算機能を有する大規模回路を、半導体を有する薄膜トランジスタを用いて形成した半導体装置において深刻な問題となる。
【課題を解決するための手段】
【００１２】
本発明は、上記の問題を鑑みなされたもので、大規模回路を搭載する半導体装置において、好適な構成の半導体装置を提供する。電源電圧の変動が懸念される場合にも安定した動作が可能な半導体装置を提供する。特に、半導体薄膜トランジスタを用いて形成した大規模回路を搭載する半導体装置に好適である。また、電源電圧やクロック信号を通信信号より生成し、データの送受信にＡＳＫ方式を用いた無線チップに好適である。
【００１３】
本発明における半導体装置では、正クロック信号及び負クロック信号を生成し、これによりＦＦを動作させる。ここで、正クロック信号と負クロック信号とは、周期が同一で、各々１周期中に”１”の期間と”０”の期間とを１回ずつ含み、同時に”１”となる期間が無いものとする。以下、このような正クロック信号と負クロック信号との関係をノンオーバーラップといい、正クロック信号と負クロック信号との一方もしくは両方をノンオーバーラップクロックという。また、ノンオーバーラップクロックの周期と、デューティー比と、を動作環境により変更する機能を有することで、大規模演算回路を安定して動作させることができる。なお、”１”の期間、”０”の期間はそれぞれクロック信号のＨＩＧＨ状態、ＬＯＷ状態に相当する。
【００１４】
以上のような構成とすることで、電源電圧が不安定で、クロック信号の伝搬に時間差が生じる場合でも、安定して動作させることができる半導体装置を提供する。また、無線チップにおいて、大規模な演算回路を搭載することが可能であり、高性能の無線チップを提供する。
【００１５】
特に、本発明における半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタにより作製すると、製造工程において大面積の基板を用いることができる。したがって、本発明における半導体装置の製造コストを大幅に下げられる。さらに、特にプラスチック基板の場合には、製造コストの削減に加えて、機械的柔軟性を有するため、本発明における半導体装置の完成後の取り扱いに多様性を持たせることができる。
【００１６】
本発明の一形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチ（以下、レベルセンシティブラッチを用いて例示する）と、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチ（以下、レベルセンシティブラッチを用いて例示する）ッチと、を有し、電源管理回路は、演算回路に供給される電源電圧値から制御信号を生成する機能を有し、クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、第１のゲート信号と、第２のゲート信号とは、クロック生成回路において生成される第１のクロック信号と、第２のクロック信号と、を基に生成されることを特徴とする半導体装置である。第１のレベルセンシティブラッチ又は第２のレベルセンシティブラッチが、共にデータを保持している期間とは、該第１のレベルセンシティブラッチ又は第２のレベルセンシティブラッチへそれぞれＬＯＷ状態のクロック信号が共に入力されたときである。なお共にＨＩＧＨ状態のクロック信号が該第１のレベルセンシティブラッチ又は第２のレベルセンシティブラッチへそれぞれ入力されることにより、第１のレベルセンシティブラッチ又は第２のレベルセンシティブラッチでデータを保持するよう設定してもよい。
【００１７】
本発明の一形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電源電圧値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号と、が共に０となる期間を変更することを特徴とする半導体装置である。
【００１８】
本発明の別形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電流値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号と、が共に０となる期間を変更することを特徴とする半導体装置である。
【００１９】
本発明の別形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路、電源管理回路、クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタを有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電源電圧値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号とが、共に０となる期間を変更することを特徴とする半導体装置である。
【００２０】
本発明の別形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路、電源管理回路、クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタを有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電流値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号とが、共に０となる期間を変更することを特徴とする半導体装置である。
【００２１】
本発明の別形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路、電源管理回路、及びクロック生成回路は絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタを有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電源電圧値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号とが、共に０となる期間を変更することを特徴とする半導体装置である。
【００２２】
本発明の別形態は、演算回路と、電源管理回路と、クロック生成回路と、を有し、演算回路、電源管理回路、及びクロック生成回路は絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタを有し、演算回路は、第１のクロック信号をゲート信号とする第１のレベルセンシティブラッチと、第２のクロック信号をゲート信号とする第２のレベルセンシティブラッチと、を有し、電源管理回路は、演算回路に供給される電流値から制御信号を生成する機能を有し、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号とが、共に０となる期間を変更することを特徴とする半導体装置である。
【００２３】
本発明において、第１のレベルセンシティブラッチは、第１のゲート信号によりデータを保持している期間を変更することができ、第２のレベルセンシティブラッチは、第２のゲート信号によりデータを保持している期間を変更することができる。また第１のゲート信号と、第２のゲート信号とは、クロック生成回路において生成される第１のクロック信号と、第２のクロック信号と、を基にそれぞれ生成される。またクロック信号が０となる期間はＬＯＷ状態を指し、１となる期間はＨＩＧＨ状態を指す。
【００２４】
このように、演算回路に供給される電流値から制御信号を生成する電源管理回路を設けることで、演算回路に供給されるクロック信号のデューティー比を最適な値に決定することができる。例えば、演算回路に供給される電流値が高い場合、すなわち、消費電流が高い場合には、電源電圧が不安定となり、結果として回路動作が不安定になるので、クロック信号のデューティー比を下げる制御信号を生成する。
【００２５】
また、制御信号によって第１のクロック信号と、第２のクロック信号とが、共に０となる期間を変更する機能を有するクロック生成回路を設けることで、演算回路に供給されるクロック信号のデューティー比を最適な値に変更することができる。例えば、電源管理回路でクロック信号のデューティー比を下げる制御信号を生成した場合、第１のクロック信号と、第２のクロック信号とが、共に０となる期間を長くすることで、クロック信号のデューティー比を下げることができる。したがって、回路動作を安定させることが可能となる。
【００２６】
本発明において、絶縁表面を有する基板は、ガラス基板、石英基板、プラスチック基板、ＳＯＩ基板のいずれかを用いることができる。
【００２７】
本発明において電源管理回路は、レギュレータと、演算増幅回路と、を有しても良い。
【００２８】
本発明において、電源管理回路は、レギュレータと、演算増幅回路と、アナログ−ディジタル変換回路と、を有しても良い。
【００２９】
本発明において、クロック生成回路は、制御信号により、第１のクロック信号と、第２のクロック信号との周波数を変更する手段を有しても良い。
【００３０】
本発明において、演算回路は、ＣＰＵと、メモリと、を有していても良い。
【発明の効果】
【００３１】
本発明により、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して大規模な演算回路を動作させることができる。従って、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。特に、薄膜トランジスタにより形成することで、高性能な演算回路を有する半導体装置を安価に提供できる。また、電源電圧を通信信号より電磁誘導で供給し、データの送受信にＡＳＫ方式を用いる無線チップにおいて、高性能な演算回路を有する無線チップを安価に提供できる。
【発明を実施するための最良の形態】
【００３２】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００３３】
本発明における半導体装置の実施の形態として、まず、図５及び図６を用いて、ノンオーバーラップクロックにより、同期回路におけるデータの筒抜けを防止できることを示す。図５は、本発明における半導体装置を構成する同期回路の例として、シフトレジスタを示す。図６は、図５に示したシフトレジスタの動作を表すタイミングチャートである。図５において、第１〜第４のラッチ５０１〜５０４が直列に接続されている。第１〜第４のラッチ５０１〜５０４は、第１〜第４のクロック配線５０５〜５０８に各々ゲート信号として第１〜第４のクロック信号を供給するラッチ、例えばレベルセンシティブラッチである。すなわち、第１〜第４のラッチ５０１〜５０４は、第１〜第４のクロック配線５０５〜５０８に供給される第１〜第４のクロック信号が”１”の場合、各々第１〜第４のデータ配線５０９〜５１２の電圧値を取り込み、取り込んだ電圧値を第２〜第５のデータ配線５１０〜５１３に出力する。
【００３４】
ここで、図５に示したシフトレジスタは、次のように考えると、ＦＦ２個を直列に接続した回路と等価である。すなわち、第１のラッチ５０１と第２のラッチ５０２とで第１のＦＦとし、第３のラッチ５０３と第４のラッチ５０４とで第２のＦＦとする。ここで、第２のクロック配線５０６と第４のクロック配線５０８にクロック信号を供給し、このクロック信号の反転信号を第１のクロック配線５０５と第３のクロック配線５０７に供給する。このようにして、任意の同期回路をラッチで構成できる。
【００３５】
次に、図６に示すタイミングチャートを用いて説明する。図６（Ａ）は、図５における同期回路が理想的な動作をする場合のタイミングチャートである。ここで、図５における第１〜第４のクロック配線５０５〜５０８に供給される第１〜第４のクロック信号のタイミングチャートを、各々図６（Ａ）における第１〜第４のクロック信号６０１〜６０４とする。ここで、第１のクロック信号６０１と第３のクロック信号６０３との間に遅延は無いものとする。また、第２のクロック信号６０２と第４のクロック信号６０４との間にも遅延は無いものとする。さらに、図５における第１のデータ配線５０９の電圧値のタイミングチャートを、図６（Ａ）における第１のデータ信号６０５とする。この場合、図５における第２〜第５のデータ配線５１０〜５１３の電圧値のタイミングチャートは、図６（Ａ）における第２〜第５のデータ信号６０６〜６０９となる。
【００３６】
図５において、第１のクロック配線５０５と第３のクロック配線５０７とに供給される第１のクロック信号と第３のクロック信号との間に遅延があり、さらに、第２のクロック配線５０６と第４のクロック配線５０８とに供給される第２のクロック信号と第４のクロック信号との間にも遅延がある場合を考える。ここで、図５における第１〜第４のクロック配線５０５〜５０８に供給される第１〜第４のクロック信号のタイミングチャートを、各々図６（Ｂ）における第１〜第４のクロック信号６１１〜６１４とする。ここで、第１のクロック信号６１１と第３のクロック信号６１３との間の遅延が時間差６２０であり、第２のクロック信号６１２と第４のクロック信号６１４との間の遅延が時間差６２１である。さらに、図５における第１のデータ配線５０９の電圧値のタイミングチャートを、図６（Ｂ）における第１のデータ信号６１５とする。この場合、図５における第２〜第５のデータ配線５１０〜５１３の電圧値のタイミングチャートは、図６（Ｂ）における第２〜第５のデータ信号６１６〜６１９となる。図６（Ｂ）における第２のデータ信号６１６及び第３のデータ信号６１７は、各々図６（Ａ）における第２のデータ信号６０６及び第３のデータ信号６０７に一致する。また、図６（Ｂ）における第４のデータ信号６１８及び第５のデータ信号６１９は、各々図６（Ａ）における第２のデータ信号６０５及び第３のデータ信号６０６に対して、時間差６２０及び時間差６２１だけ遅れて値が出力されるものの、データの筒抜けは生じないことがわかる。
【００３７】
以上のように、ノンオーバーラップクロックによるＦＦを用いた同期回路では、データの筒抜けが生じにくい構成となる。正クロック信号と負クロックが共に”ＬＯＷ”、つまり”０”の期間を変更する、ここでは長くすることで、クロック信号の遅延に対するマージンを増やす事ができる。つまり、同期回路の動作周波数を下げ、クロック信号のデューティー比を小さくすれば、クロック信号の遅延による誤動作を防止できる。なお正クロック信号と負クロックが共に”ＨＩＧＨ”、つまり”１”とする期間を長くし、同期回路の動作周波数を下げることができる。すなわち、クロック信号のＬＯＷ又はＨＩＧＨの条件は、適宜設定することができる。
【００３８】
図１に、本発明における半導体装置の実施の形態として、無線チップの構成を示す。図１において、無線チップ１０１は、演算回路１０２、クロック生成回路１０３、電源管理回路１０４、変調復調回路１０５、アンテナ１０６、共振回路１０７、電源回路１０８を有する。なお、図１では、説明の簡単化のため、通信信号を受信信号１０９と、送信信号１１０とに分けて示したが、実際には、両者は一体化された（重ね合わされた）信号であり、無線チップ１０１及びリーダ／ライタの間で同時に送受信される。以後、通信信号とは、受信信号と送信信号との両方を含む。受信信号１０９は、アンテナ１０６と共振回路１０７とで受信された後、変調復調回路１０５により復調される。また、送信信号１１０は、変調復調回路１０５により変調された後、アンテナ１０６により送信される。
【００３９】
図１において、通信信号により形成される磁界中に無線チップ１０１を置くと、アンテナ１０６と共振回路１０７により、誘導起電力を生じる。誘導起電力は、電源回路１０８における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ１０１の各回路に電源電圧として供給される。変調復調回路１０５は、ＡＳＫ方式の受信信号１０９の振幅の変動を”０”／”１”の受信データとして検出する。変調復調回路１０５は、例えばローパスフィルターとする。さらに、変調復調回路１０５は、送信データをＡＳＫ方式の送信信号１１０の振幅を変動させて送信する。例えば、送信データ１１２が”０”の場合、共振回路１０７の共振点を変化させ、通信信号の振幅を変化させる。
【００４０】
演算回路１０２は、目的に応じて最適な演算方式を選び、当該方式に基づいて構成すれば良い。演算方式としては、演算をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。
【００４１】
本発明における半導体装置の主幹である、動作環境に応じてノンオーバーラップクロックの周期と、デューティー比と、を変更する機能は、クロック生成回路１０３と、電源管理回路１０４と、で実現される。
【００４２】
クロック生成回路１０３は、演算回路１０２に供給するノンオーバーラップクロック信号１１１を生成する。電源管理回路１０４は、電源回路１０８から供給される電源電圧より、クロック生成回路１０３への制御信号１１４を生成する。クロック生成回路１０３では、ノンオーバーラップクロック信号１１３の周期及びデューティー比が、電源管理回路１０４からの制御信号１１４により制御される。
【００４３】
ノンオーバーラップクロック信号１１３は、基準クロック信号から生成される。例えば、受信信号と同周波数の基準クロックを用いる場合には、受信信号をダイオードにより半波整流した後、インバータ回路を通すことでノンオーバーラップクロック信号１１３を生成することができる。また、より高周波数の基準クロックを生成し、これを用いてノンオーバーラップクロック信号１１３を生成する場合は、例えばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路を搭載する。
【００４４】
この基準クロックを用いて、ｎ（ｎ≧２）進カウンタを動作させ、カウンタ値がｍｐｒ〜ｍｐｆ（０≦ｍｐｒ≦ｍｐｆ≦ｎ−１）の場合は正クロック信号を”１”、ｍｎｒ〜ｍｎｆ（０≦ｍｎｒ≦ｍｎｆ≦ｎ−１）の場合は負クロック信号を”１”とする回路を搭載し、ｎ、ｍｐｒ、ｍｐｆ、ｍｎｒ、ｍｎｆを、制御信号１１４の値に応じて適宜変更することで、周期及びクロック信号のデューティー比を変更できる。以上が、電源管理回路１０４で生成された制御信号１１４から、ノンオーバーラップクロック信号を生成する手段である。このようなノンオーバーラップクロック信号は、レベルセンシティブラッチ等のラッチ回路へ入力される。
【００４５】
電源管理回路１０４では、電源回路１０８における電源電圧を監視し、クロック生成回路１０３の制御信号１１４を生成する。例えば、レギュレータ回路を電源管理回路１０４に搭載し、電源回路１０８より供給される電源電圧から参照電圧が生成される。この参照電圧を、電源回路１０８より供給される電源電圧と比較し、結果に応じて、制御信号１１４２を生成する。以上が、演算回路１０２に供給される電源電圧値から、制御信号１１４を生成する手段である。
【００４６】
電源管理回路１０４で生成される制御信号１１４として、例えば、電源電圧値が所望の値の場合を”１１”とし、以下電源電圧値が低い順、すなわちクロック信号の遅延が増大する順に”１０”、”０１”、”００”とする。この時、クロック生成回路１０３では、例えば、制御信号１１４が”１１”の場合は、周波数１００ＭＨｚ、デューティー比３０％のクロック信号を生成し、以下”１０”の場合は、周波数８０ＭＨｚ、デューティー比３０％のクロック信号、”０１”の場合は、周波数５０ＭＨｚ、デューティー比４０％のクロック信号、”００”の場合は、周波数３０ＭＨｚ、デューティー比４０％のクロック信号、を生成すれば良い。
【００４７】
なお、電源管理回路１０４で、どのような制御信号１１４を生成するかは、クロック生成回路１０３や電源管理回路１０４の構成に依存する。また、クロック信号の周波数や、デューティー比を、具体的にどのような値に設定するかは、演算回路の回路規模や要求仕様に依存する。したがって、クロック生成回路、電源管理回路、制御信号の具体的な構成は、実施者が決定することができる。
【００４８】
また、本発明における半導体装置において、消費電流が高い場合、半導体装置に搭載されている回路が発熱するため、クロック信号の遅延は増大する。したがって、電源電圧が変動する場合と同様の問題が生じる。すなわち、消費電流を監視して、ノンオーバーラップクロックの周期と、デューティー比と、を変更することも有効である。
【００４９】
電源管理回路１０４で、演算回路１０２における消費電流を監視し、クロック生成回路１０３の制御信号１１４を生成することも可能である。例えば、レギュレータ回路を搭載し、電源回路１０８より供給される電源電圧から参照電圧を生成する。この参照電圧を、電源回路１０８と演算回路１０２との間に挿入された参照抵抗に生じる電圧、すなわち演算回路１０２における消費電流に比例した電圧と比較し、結果に応じて、制御信号１１４を生成する。以上が、演算回路１０２に供給される電流値から、制御信号１１４を生成する手段である。
【００５０】
電源管理回路１０４で生成する制御信号１１４として、例えば、電流値が所望の値の場合を”００”とし、以下電流値が低い順、すなわちクロック信号の遅延が増大する順に”０１”、”１０”、”１１”とする。この時、クロック生成回路１０３では、例えば、制御信号１１４が”００”の場合は、周波数１００ＭＨｚ、デューティー比３０％のクロック信号を生成し、以下”０１”の場合は、周波数８０ＭＨｚ、デューティー比３０％のクロック信号を生成し、”１０”の場合は、周波数５０ＭＨｚ、デューティー比４０％のクロック信号、”１１”の場合は、周波数３０ＭＨｚ、デューティー比４０％のクロック信号、を生成する。
【００５１】
なお、電源管理回路１０４で、どのような制御信号１１４を生成するかは、クロック生成回路１０３や電源管理回路１０４の構成に依存する。また、クロック信号の周波数や、デューティー比を、具体的にどのような値に設定するかは、演算回路の回路規模や要求仕様に依存する。したがって、クロック生成回路、電源管理回路の具体的な構成や制御信号の具体的な値等は、実施者が決定することができる。
【００５２】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【００５３】
特に、本発明における半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成した半導体薄膜を活性層とする薄膜トランジスタにより作製すると、製造工程において大面積の基板を用いることができる。したがって、本発明における半導体装置の製造コストを大幅に下げられる。さらに、特にプラスチック基板の場合には、製造コストの削減に加えて、機械的柔軟性を有するため、本発明における半導体装置の完成後の取り扱いに多様性を持たせることができる。
【００５４】
以下に、本発明の実施例を図面に基づいて説明する。
【実施例１】
【００５５】
本実施例では、実施の形態で示した構成における電源管理回路の例として、電源電圧の変動を監視して、クロック信号を制御する方法について、図７及び図８を用いて説明する。図７は、本実施例における電源管理回路の回路図である。また、図８は、本実施例における電源管理回路の動作を示すフローチャートである。
【００５６】
まず、本実施例における電源管理回路の回路図を、図７を用いて説明する。図７において、第１のレギュレータ７０１の出力端子は、抵抗７０７に接続され、第２のレギュレータ７０２の出力端子は、抵抗７０９に接続され、第ｎのレギュレータ７０３の出力端子は、抵抗７１１に接続されている。第１の演算増幅器７１９の入力端子は、抵抗７０７、７０８、７１３、７１４に接続され、出力端子は、抵抗７１３、第１のディジタルバッファ７２２に接続されている。第２の演算増幅器７２０の入力端子は、抵抗７０９、７１０、７１５、７１６に接続され、出力端子は、抵抗７１５、第２のディジタルバッファ７２３に接続されている。第ｎの演算増幅器７２１の入力端子は、抵抗７１１、７１２、７１７、７１８に接続され、出力端子は、抵抗７１７、第ｎのディジタルバッファ７２４に接続されている。
【００５７】
図７において、図１における電源回路１０８から供給される電源電圧は、配線７２５より、第１〜第ｎのレギュレータ７０１〜７０３に供給され、第１〜第ｎの参照電位配線７０４〜７０６に、第１〜第ｎの参照電位が出力される。電源電圧と第１〜第ｎの参照電位は、抵抗７０７〜７１８を介して図７に示すように第１〜第ｎの演算増幅器７１９〜７２１に入力される。なお、抵抗７０７〜７１８は、第１〜第ｎの演算増幅器７１９〜７２１を作動増幅回路として動作させるために、必要な抵抗である。第１〜第ｎの演算増幅器７１９〜７２１の出力は、第１〜第ｎのディジタルバッファ７２２〜７２４により、ディジタル信号を生成し、配線７２６に出力される。これが、図１における電源管理回路１０４からクロック生成回路１０３へ入力される制御信号１１４となる。
【００５８】
次に、本実施例における電源管理回路の動作について、図８を用いて説明する。なお、ここでは、図７における電源管理回路で、ｎ＝４とした場合について説明する。図８において、図１における電源回路１０８から供給される電源電圧のタイミングチャートを８０１とする。第１〜第４のレギュレータにより生成される第１〜第４の参照電位のタイミングチャートを８０２〜８０５とする。この時、第１〜第４のディジタルバッファの出力のタイミングチャートは、８０６〜８０９となる。ここで、各々第１〜第４の参照電位より電源電圧が低い場合は第１〜第４のディジタルバッファの出力は各々”０”となる。
【００５９】
以上に示した電源管理回路の構成で、電源回路１０８が供給する電源電圧の状態を検出することができる。すなわち、第１〜第４のディジタルバッファの出力、すなわち制御信号１１４が”１”、”１”、”１”、”１”の場合、”０”、”１”、”１”、”１”の場合、”０”、”０”、”１”、”１”の場合、”０”、”０”、”０”、”１”の場合、”０”、”０”、”０”、”０”の場合、の順に電源電圧が低いことが検出できる。従って、制御信号１１４を用いて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数を変更することができる。あるいは制御信号１１４を用いて、クロック生成回路１０３において、デューティー比を変更すれば良い。具体的には、検出した電源電圧が低いほど、ノンオーバーラップクロックの周波数を下げれば良い。あるいは検出した電源電圧が低いほど、デューティー比を下げれば良い。
【００６０】
なお、電源管理回路１０４において検出した電源電圧の状態に応じて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数、あるいはデューティー比を具体的にどのような値に設定するかは、半導体装置に搭載する演算回路の回路規模や、消費電力、演算性能などを踏まえ、実施者が決定することができる。
【００６１】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。特に、半導体装置を薄膜トランジスタにより形成する場合に有効である。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【実施例２】
【００６２】
本実施例では、実施の形態で示した構成における電源管理回路の例として、電源電圧の変動を監視して、クロック信号を制御する方法について、実施例１とは異なる例を、図９及び図１０を用いて説明する。図９は、本実施例における電源管理回路の回路図である。また、図１０は、本実施例における電源管理回路の動作を示すフローチャートである。
【００６３】
まず、本実施例における電源管理回路の回路図を、図９を用いて説明する。図９において、第１のレギュレータ９０１の出力端子は、抵抗９０３に接続されている。第１の演算増幅器９０７の入力端子は、抵抗９０３、９０４、９０５、９０６に接続され、出力端子は、抵抗９０５、ＡＤＣ（アナログ−ディジタルコンバータ）９０８に接続されている。
【００６４】
図９において、図１における電源回路１０８から供給される電源電圧は、配線９０９より、レギュレータ９０１に供給され、参照電位配線９０２に参照電位が出力される。電源電圧と参照電位は、配線９０９と参照電位配線９０２より、抵抗９０３〜９０６を介して図９に示すように演算増幅器９０７に入力される。なお、抵抗９０３〜９０６は、演算増幅器９０７を作動増幅回路として動作させるために、必要な抵抗である。演算増幅器９０７の出力電圧は、ＡＤＣ９０８により、ディジタル信号を生成し、配線９１０に出力される。これが、図１における電源管理回路１０４からクロック生成回路１０３への制御信号１１４となる。
【００６５】
次に、本実施例における電源管理回路の動作について、図１０を用いて説明する。なお、ここでは、図９における電源管理回路で、電源電圧を４レベルで検出する場合について説明する。図１０において、図１における電源回路１０８から供給される電源電圧のタイミングチャートを１００１とする。図９におけるレギュレータ９０１により生成される参照電位のタイミングチャートを１００２とする。この時、制御信号１１４のタイミングチャートは、１００３となる。電源電圧が低い、すなわち参照電位と電源電圧との差が小さい順に制御信号１１４は”００”、”０１”、”１０”、”１１”となる。
【００６６】
以上に示した電源管理回路の構成で、電源回路１０８が供給する電源電圧の状態を検出することができる。すなわち、制御信号１１４が”１１”の場合、”１０”の場合、”０１”の場合、”００”の場合、の順に電源電圧が低いことが検出できる。従って、制御信号１１４を用いて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数を変更すれば良い。あるいは制御信号１１４を用いて、クロック生成回路１０３において、デューティー比を変更すれば良い。具体的には、検出した電源電圧が低いほど、ノンオーバーラップクロックの周波数を下げれば良い。あるいは検出した電源電圧が低いほど、デューティー比を下げれば良い。
【００６７】
なお、電源管理回路１０４において検出した電源電圧の状態に応じて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数、あるいはデューティー比を具体的にどのような値に設定するかは、半導体装置に搭載する演算回路の回路規模や、消費電力、演算性能などを踏まえ、実施者が決定することができる。
【００６８】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。特に、半導体装置を薄膜トランジスタにより形成する場合に有効である。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【実施例３】
【００６９】
本実施例では、実施の形態で示した構成における電源管理回路の例として、演算回路における消費電流を監視し、クロック信号を制御する方法について、図２２及び図２３を用いて説明する。図２２は、電源管理回路の回路図である。また、図２３は、電源管理回路の動作を示すフローチャートである。
【００７０】
まず、本実施例における電源管理回路の回路図を、図２２を用いて説明する。図２２において、第１の演算増幅器２２０２の入力端子は、抵抗２２０３、２２０４、２２０５、２２０６に接続され、出力端子は、抵抗２２０５、２２１３、２２１５に接続されている。第１のレギュレータ２２０８の出力端子は抵抗２２１２に接続され、第２のレギュレータ２２０９の出力端子は抵抗２２１４に接続されている。第２の演算増幅器２２２０の入力端子は、抵抗２２１２、２２１３、２２１６、２２１７に接続され、出力端子は、抵抗２２１６、第１のディジタルバッファ２２２２に接続されている。第（ｎ＋１）の演算増幅器２２２１の入力端子は、抵抗２２１４、２２１５、２２１８、２２１９に接続され、出力端子は、抵抗２２１８、第２のディジタルバッファ２２２３に接続されている。
【００７１】
図２２において、図１における電源回路１０８から供給される電源電圧は、配線２２２４より、モニタ抵抗２２０１を介して、図１における演算回路１０２に供給される。モニタ抵抗２２０１の両端間には、演算回路１０２における消費電流に比例した電圧が生じる。この電圧を、第１の演算増幅器２２０２と、第１〜第４の抵抗２２０３〜２２０６とを有する増幅回路の入力電圧とすると、モニタ電圧配線２２０７にモニタ電圧が出力される。
【００７２】
電源電圧は、第１〜第ｎのレギュレータ２２０８〜２２０９に供給され、第１〜第ｎの参照電位配線２２１０〜２２１１に第１〜第ｎの参照電位が出力される。モニタ電圧と第１〜第ｎの参照電位は、抵抗２２１２〜２２１９を介して図２２に示すように第２〜第（ｎ＋１）の演算増幅器２２２０〜２２２１に入力される。なお、抵抗２２１２〜２２１９は、第２〜第（ｎ＋１）の演算増幅器２２２０〜２２２１を作動増幅回路として動作させるために、必要な抵抗である。第２〜第（ｎ＋１）の演算増幅器２２２０〜２２２１の出力は、第１〜第ｎのディジタルバッファ２２２２〜２２２３により、ディジタル信号を生成し、配線２２２５に出力される。これが、図１における電源管理回路１０４からクロック生成回路１０３への制御信号１１４となる。
【００７３】
次に、本実施例における電源管理回路の動作について、図２３を用いて説明する。なお、ここでは、図２２における電源管理回路で、ｎ＝４とした場合について説明する。図２３において、図２２におけるモニタ抵抗２２０１に流れる電流、すなわち演算回路１０２における消費電流のタイミングチャートを２３０１とする。モニタ電圧のタイミングチャートを２３０２とする。第１〜第４のレギュレータにより生成される第１〜第４の参照電位のタイミングチャートを２３０３〜２３０６とする。この時、第１〜第４のディジタルバッファの出力のタイミングチャートは、２３０７〜２３１０となる。ここで、各々第１〜第４の参照電位よりモニタ電圧配線２２０７が低い場合は第１〜第４のディジタルバッファの出力は各々”０”となる。
【００７４】
以上に示した電源管理回路の構成で、演算回路１０２における消費電流の状態を検出することができる。すなわち、第１〜第４のディジタルバッファの出力、すなわち制御信号１１４が”０”、”０”、”０”、”０”の場合、”０”、”０”、”０”、”１”の場合、”０”、”０”、”１”、”１”の場合、”０”、”１”、”１”、”１”の場合、”１”、”１”、”１”、”１”の場合、の順に消費電流が低いことが検出できる。従って、制御信号１１４を用いて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数を変更すれば良い。あるいはデューティー比を変更すれば良い。具体的には、検出した消費電流が高いほど、ノンオーバーラップクロックの周波数を下げれば良い。
【００７５】
なお、電源管理回路１０４において検出した消費電流の状態に応じて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数、あるいはデューティー比を具体的にどのような値に設定するかは、半導体装置に搭載する演算回路の回路規模や、消費電力、演算性能などを踏まえ、実施者が決定することができる。
【００７６】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。特に、半導体装置を薄膜トランジスタにより形成する場合に有効である。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【実施例４】
【００７７】
本実施例では、実施の形態で示した構成における電源管理回路の例として、消費電流の変動を監視して、クロック信号を制御する方法について、実施例３とは異なる例を、図２４及び図２５を用いて説明する。図２４は、本実施例における電源管理回路の回路図である。また、図２５は、本実施例における電源管理回路の動作を示すフローチャートである。
【００７８】
まず、本実施例における電源管理回路の回路図を、図２４を用いて説明する。図２４において、第１の演算増幅器２４０２の入力端子は、抵抗２４０３、２４０４、２４０５、２４０６に接続され、出力端子は、抵抗２４０５、レギュレータ２４０８に接続されている。レギュレータ２４０８の出力端子は抵抗２４１０に接続されている。第２の演算増幅器２４１４の入力端子は、抵抗２４１０、２４１１、２４１２、２４１３に接続され、出力端子は、ＡＤＣ（アナログ−ディジタルコンバータ）２４１５に接続されている。
【００７９】
図２４において、図１における電源回路１０８から供給される電源電圧は、配線２４１６より、モニタ抵抗２４０１を介して、図１における演算回路１０２に供給される。モニタ抵抗２４０１の両端間には、演算回路１０２における消費電流に比例した電圧が生じる。この電圧を、第１の演算増幅器２４０２と、第１〜第４の抵抗２４０３〜２４０６とから構成される増幅回路の入力電圧とすると、モニタ電圧配線２４０７にモニタ電圧が出力される。
【００８０】
電源電圧は、配線２４１６より、レギュレータ２４０８に供給され、参照電位配線２４０９に参照電位が出力される。電源電圧と参照電位は、抵抗２４１０〜２４１３を介して図２４に示すように第２の演算増幅器２４１４に入力される。なお、抵抗２４１０〜２４１３は、第２の演算増幅器２４１４を作動増幅回路として動作させるために、必要な抵抗である。第２の演算増幅器２４１４の出力は、ＡＤＣ２４１５により、ディジタル信号を生成し、配線２４１７に出力される。これが、図１における電源管理回路１０４からクロック生成回路１０３への制御信号１１４となる。
【００８１】
次に、本実施例における電源管理回路の動作について、図２５を用いて説明する。なお、ここでは、図２４における電源管理回路で、電源電圧を４レベルで検出する場合について説明する。図２５において、図２４におけるモニタ抵抗２４０１に流れる電流、すなわち演算回路１０２における消費電流のタイミングチャートを２５０１とする。モニタ電圧のタイミングチャートを２５０２とする。図２４におけるレギュレータ２４０８により生成される参照電位のタイミングチャートを２５０３とする。この時、制御信号１１４のタイミングチャートは、２５０４となる。モニタ電圧が低い、すなわち消費電流が低い順に制御信号１１４は”００”、”０１”、”１０”、”１１”となる。
【００８２】
以上に示した電源管理回路の構成で、演算回路１０２における消費電力の状態を検出することができる。すなわち、制御信号１１４が”１１”の場合、”１０”の場合、”０１”の場合、”００”の場合、の順に消費電流が高いことが検出できる。従って、制御信号１１４を用いて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数を変更すれば良い。あるいはデューティー比を変更すれば良い。具体的には、検出した消費電流が高いほど、ノンオーバーラップクロックの周波数、あるいはデューティー比を下げれば良い。
【００８３】
なお、電源管理回路１０４において検出した消費電流の状態に応じて、クロック生成回路１０３において、ノンオーバーラップクロックの周波数、あるいはデューティー比を具体的にどのような値に設定するかは、半導体装置に搭載する演算回路の回路規模や、消費電力、演算性能などを踏まえ、実施者が決定することができる。
【００８４】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。特に、半導体装置を薄膜トランジスタにより形成する場合に有効である。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【実施例５】
【００８５】
本実施例では、本発明における半導体装置を、薄膜トランジスタ（ＴＦＴ）により構成する場合について、図１１を用いて説明する。
【００８６】
図１１（Ａ）は、絶縁基板１１１０上に形成されたＴＦＴ部１１０１とメモリ部１１０２の断面図を示す。ＴＦＴ部１１０１は、例えば、演算回路のトランジスタに用いると良い。メモリ部１１０２は、例えば、不揮発性メモリのメモリ素子に用いると良い。絶縁基板１１１０には、ガラス基板、石英基板、珪素からなる基板、金属基板、プラスチック基板等を用いることができる。
【００８７】
またガラス基板を用いる場合、ＴＦＴ等が形成される側と反対面を研磨し、薄くしたものを用いることができる。このように薄くしたガラス基板は、装置の軽量化、薄型化を達成することができる。
【００８８】
絶縁基板１１１０上には下地膜１１１１が設けられている。ＴＦＴ部１１０１では下地膜１１１１を介して薄膜トランジスタ１１２０、１１２１が設けられ、メモリ部１１０２には下地膜１１１１を介して薄膜トランジスタ１１２２が設けられている。各薄膜トランジスタは、島状にパターニングされた（所定の形状に加工された）半導体膜１１１２、ゲート絶縁膜を介して設けられたゲート電極１１１４、ゲート電極側面に設けられた絶縁物（所謂サイドウォール）１１１３を有している。半導体膜１１１２は、膜厚が０．２μｍ以下、代表的には４０ｎｍから１７０ｎｍ、好ましくは５０ｎｍから１５０ｎｍとなるように形成する。さらに、サイドウォール１１１３、及び半導体膜１１１２を覆う絶縁膜１１１６、半導体膜１１１２に形成された不純物領域に接続する電極１１１５を有する。なお電極１１１５は不純物領域と接続するため、ゲート絶縁膜及び絶縁膜１１１６にコンタクトホールを形成し、当該コンタクトホールに導電膜を形成し、当該導電膜をパターニングして形成することができる。
【００８９】
本発明における無線チップを構成する薄膜トランジスタにおいて、ゲート絶縁膜等を代表とする絶縁膜は、高密度プラズマ処理を用いて作製することができる。高密度プラズマ処理とは、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく欠陥が少ない膜を形成することができる。このようなプラズマ処理を可能とする成膜室に、被形成体、ゲート絶縁膜を形成する場合であればパターニングされた半導体膜が形成された基板を配置する。そして、プラズマ発生用の電極、所謂アンテナと被形成体との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理は、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、耐熱性の低いプラスチックを基板上に成膜することができる。
【００９０】
このような絶縁膜の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。
【００９１】
このように形成された絶縁膜は、他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁膜は、当該絶縁膜と接触する界面状態を改善することができる。例えば高密度プラズマ処理を用いてゲート絶縁膜を形成すると、半導体膜との界面状態を改善することができる。その結果、薄膜トランジスタの電気特性を向上させることができる。
【００９２】
絶縁膜の作製に高密度プラズマ処理を用いる場合を説明したが、半導体膜に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体膜表面の改質を行うことができる。その結果、界面状態を改善でき、ひいては薄膜トランジスタの電気特性を向上させることができる。
【００９３】
また平坦性を高めるため、絶縁膜１１１７、１１１８が設けられているとよい。このとき絶縁膜１１１７は有機材料から形成し、絶縁膜１１１８は無機材料から形成するとよい。絶縁膜１１１７、１１１８が設けられている場合、電極１１１５は、これら絶縁膜１１１７、１１１８にコンタクトホールを介して不純物領域と接続するように形成することができる。
【００９４】
さらに絶縁膜１１２５が設けられ、電極１１１５と接続するように下部電極１１２７を形成する。下部電極１１２７の端部を覆い、下部電極１１２７が露出するように開口部が設けられた絶縁膜１１２８を形成する。開口部内に、メモリ材料層１１２９を形成し、上部電極１１３０を形成する。このようにして、下部電極１１２７、メモリ材料層１１２９、上部電極１１３０を有するメモリ素子１１２３が形成される。メモリ材料層１１２９は、有機材料又は無機材料から形成することができる。下部電極１１２７又は上部電極１１３０は、導電性材料から形成することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２から２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。
【００９５】
さらに平坦性を高め、不純物元素の侵入を防止するため、絶縁膜１１３１を形成するとよい。
【００９６】
本実施例で説明した絶縁膜は、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【００９７】
図１１（Ｂ）は、図１１（Ａ）と異なり、電極１１１５のコンタクトホール１１５１内にメモリ材料層を形成したメモリの断面図を示す。図１１（Ａ）と同様に、下部電極として電極１１１５を用い、電極１１１５上にメモリ材料層１１２９、上部電極１１３０を形成し、メモリ素子１１２３を形成することができる。その後絶縁膜１１３１を形成する。その他の構成は図１１（Ａ）と同様であるため、説明を省略する。
【００９８】
このようにコンタクトホール１１５１にメモリ素子を形成すると、メモリ素子の小型化を図ることができる。またメモリ用の電極が不要となるため製造工程を削減し、低コストでメモリを搭載した無線チップを提供することができる。
【００９９】
以上のように、半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いた薄膜トランジスタから構成することで、高性能且つ低消費電力の半導体装置を、より軽量で安価に提供することができる。
【０１００】
本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例６】
【０１０１】
本実施例では、上記実施例と異なる半導体装置の作製方法について説明する。
【０１０２】
上記実施の形態と同様に、絶縁基板を用意し、剥離層を形成する。剥離層は、絶縁基板全面、又は選択的に形成することができる。剥離層には、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｎｂ、Ｎｄ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｓｉから選ばれた元素または前記元素を主成分とする合金材料もしくは化合物材料から形成することができる。剥離層は、上記元素等の単層構造、又は上記元素等の積層構造を用いることができる。このような剥離層はＣＶＤ法、スパッタリング法または電子ビーム等によって形成することができる。本実施例では、ＷをＣＶＤ法により形成する。このとき、Ｏ２、Ｎ２又はＮ２Ｏを用いてプラズマで処理を行うとよい。すると、後の工程である剥離工程を簡便に行うことができる。
【０１０３】
その後、上記実施の形態と同様に、剥離層上に下地膜、半導体膜を形成する。半導体膜に対する加熱処理を行うと、剥離層も加熱されうる。加熱処理には、ＣＶＤ法を用いて非晶質半導体膜を形成すると、該半導体膜には水素が多く含まれるため、当該水素を取り除くための加熱処理、又は非晶質半導体膜を結晶化するための加熱処理がある。水素を取り除くための加熱処理により、半導体膜の膜剥がれを防止することができる。
【０１０４】
その後、上記実施の形態と同様に、半導体膜を用いて薄膜トランジスタを形成する。
そして、複数の薄膜トランジスタを電気的に接続することにより、半導体装置が有する回路を形成する。当該回路には、電源回路、システムリセット回路、復調回路、変調回路等の無線通信回路やＣＰＵ、ＲＯＭ、ＲＡＭ、コントローラ等のロジック回路がある。
【０１０５】
その後、物理的、化学的に絶縁基板を剥離し、プラスチック基板等のフレキシブル基板に薄膜トランジスタ等を転置する。このとき、剥離層の状態に変化を与えることにより、絶縁基板を剥離することができる。例えば、剥離層の一部が露出するよう開口部を設け、露出した剥離層にレーザを照射する。剥離層にレーザを照射することによって、剥離のきっかけを与えることができる。その後、物理的に絶縁基板と、薄膜トランジスタ等を剥離させることもできるし、膜の応力により特段力を加えることなく、絶縁基板から薄膜トランジスタ等が自然に剥がれることもある。
【０１０６】
そして、フレキシブル基板に薄膜トランジスタ等が転置された半導体装置を形成することができる。このような半導体装置は、軽量化、薄型化を図り、柔軟性に富む、といった付加価値を有する。
【０１０７】
本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例７】
【０１０８】
本実施例では、本発明における半導体装置において、回路の一部を構成する薄膜トランジスタのレイアウトについて、図１２〜図１４を用いて説明する。
【０１０９】
実施例３で示した半導体膜１１１２に相当する半導体層は、絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に、下地膜等を介して形成される。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、図１２に示す薄膜トランジスタのソース領域、ドレイン領域及びチャネル形成領域を含む特定形状を有する島状の半導体パターン１２０１を形成することができる。
【０１１０】
そのパターン形成された半導体層の形状は、薄膜トランジスタの特性に基づき、要求される回路特性やレイアウトの適切さを考慮して決められる。
【０１１１】
本発明における無線チップの回路を構成する薄膜トランジスタにおいて、半導体層を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは角部を有し、（直角三角形の）一辺が１０μｍ以下の大きさに角部を削除し、丸みを帯びている。このマスクパターンの形状は、図１２に示すように半導体層のパターン形状として転写することができる。また半導体層への転写のとき、半導体パターン１２０１の角部は、フォトマスクパターンの角部よりさらに丸みを帯びるように転写されることがある。すなわち、半導体膜のパターンの角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられてもよい。なお図１２において、後に形成されるゲート電極１１１４やゲート配線１３０１、電極１１１５等を点線で示す。
【０１１２】
次に、角部に丸みが設けられるようにパターニングされた半導体層上には、ゲート絶縁膜が形成される。そして、実施例３で示したように、半導体層と一部が重なるようにゲート電極１１１４、及び同時にゲート配線１３０１が形成される。ゲート電極又はゲート配線は、金属層や半導体層を成膜し、フォトリソグラフィー技術によって形成することができる。
【０１１３】
このゲート電極又はゲート配線を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは、角部を有し、この角部に形成される直角三角形の一辺が１０μｍ以下、または配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。このマスクパターンの形状は、図１３に示すように、ゲート電極又はゲート配線のパターン形状として転写することができる。またゲート電極又はゲート配線への転写のときに、ゲート電極又はゲート配線の角部がさらに丸みを帯びるように転写されることがある。すなわちゲート電極又はゲート配線の角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられていてもよい。
【０１１４】
このようなフォトマスクを用いて形成されたゲート電極又はゲート配線の角部には、上面からみたコーナー部において、ゲート電極又はゲート配線の外周は曲線を形成するようにする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。なお図１３において、後に形成される電極１１１５を点線で示す。
【０１１５】
このようなゲート電極又はゲート配線は、レイアウトの制約上、矩形に折れ曲がる。そのため、ゲート電極又はゲート配線の丸みを帯びた角部には凸部（外側の辺）と凹部（内側の辺）が設けられる。この丸みを帯びた凸部ではプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また丸みを帯びた凹部では、洗浄のときに、たとえできた微粉があっても、それが角に集まりやすいのを洗い流すことができる。その結果、歩留まり向上が甚だしく期待できるという効果を有する。
【０１１６】
次に、ゲート電極又はゲート配線上には、上記実施例３で示したように絶縁膜１１１６、１１１７、１１１８に相当する絶縁層等を形成する。勿論、本発明において絶縁膜は単層であっても構わない。
【０１１７】
そして絶縁層上に、絶縁膜には所定の位置に開口を形成し、当該開口に電極１１１５に相当する配線を形成する。この開口は、下層に位置する半導体層又はゲート配線層と、配線層との間の電気的な接続をとるために設けられる。配線は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。
【０１１８】
配線によって、ある特定の素子間を連結することができる。この配線は、特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上、矩形に折れ曲がる（以下、屈曲部という）。また配線は、開口部やその他の領域において配線幅が変化することがある。例えば開口部では、開口が配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。また、配線は回路のレイアウト上、容量部の一方の電極を兼ねるため、配線幅を大きくとることがある。
【０１１９】
この場合において、フォトマスクのパターンの屈曲部において、形成される直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除する。そして、図１４に示すように、配線のパターンにも同様な丸みを帯びさせる。配線の角部は、線幅の１／２以下で、１／５以上に屈曲部に丸みをおびさせることができる。すなわち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このような丸みを帯びた配線は、その屈曲部における凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部が丸みを帯びることにより、電気的にも伝導させることが期待できる。
【０１２０】
図１４に示したレイアウトを有する回路において、屈曲部や配線幅が変化する部位の角部をなめらかにして、丸みを付けることにより、プラズマによるドライエッチの際、異常放電による微粉の発生を抑え、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。すなわち、製造工程における塵や微粉の問題を解消することができる。また、配線の角部が丸みを帯びた構成をとることにより、電気的にも伝導させることが期待できる。特に多数の平行配線が設けられる駆動回路部等の配線において、ゴミを洗い流すことを可能とすることは、きわめて好都合である。
【０１２１】
なお、本実施例では、半導体層、ゲート配線、配線の３つのレイアウトにおいて、角部又は屈曲部に丸みを帯びる形態を説明したが、これに限定されるものではない。すなわち、いずれか一の層において、角部又は屈曲部に丸みを帯びさせ、製造工程における塵や微粉等の問題を解消することができればよい。
【０１２２】
以上のようなレイアウトを用いて、半導体装置を構成することで、高性能且つ低消費電力の半導体装置を、より軽量で安価に提供することができる。
【０１２３】
なお、本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例８】
【０１２４】
本実施例では、本発明における半導体装置を構成する要素の一つとして、スタティックＲＡＭ（ＳＲＡＭ）を構成する一例について、図１５〜図１７を参照して説明する。
【０１２５】
図１５（Ａ）で示す半導体層１５１０、１５１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０１２６】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１５１０、１５１１を形成する。その半導体層１５１０、１５１１はレイアウトの適切さを考慮して決められる。
【０１２７】
図１５（Ａ）で示す半導体層１５１０、１５１１を形成するためのフォトマスクは、図１５（Ｂ）に示すマスクパターン１５２０を備えている。このマスクパターン１５２０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図１５（Ｂ）で示すマスクパターン１５２０は、遮光部として作製される。マスクパターン１５２０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角三角形の）一辺が１０μｍ以下の大きさに角部を削除している。
【０１２８】
図１５（Ｂ）で示すマスクパターン１５２０は、その形状が、図１５（Ａ）で示す半導体層１５１０、１５１１に反映される。その場合、マスクパターン１５２０と相似の形状が転写されても良いが、マスクパターン１５２０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１５２０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
【０１２９】
半導体層１５１０、１５１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図１６（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１６１２、１６１３、１６１４を形成する。ゲート配線１６１２は半導体層１５１０に対応して形成される。ゲート配線１６１３は半導体層１５１０、１５１１に対応して形成される。また、ゲート配線１６１４は半導体層１５１０、１５１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
【０１３０】
このゲート配線を形成するためのフォトマスクは、図１６（Ｂ）に示すマスクパターン１６２１を備えている。このマスクパターン１６２１は、角部であって、（直角三角形の）一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。図１６（Ｂ）で示すマスクパターン１６２１は、その形状が、図１６（Ａ）で示すゲート配線１６１２、１６１３、１６１４に反映される。その場合、マスクパターン１６２１と相似の形状が転写されても良いが、マスクパターン１６２１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１６２１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線１６１２、１６１３、１６１４の角部は、線幅の１／２以下であって１／５以上にコーナー部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。
【０１３１】
層間絶縁層はゲート配線１６１２、１６１３、１６１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくはポリイミドやアクリル樹脂などを使った有機絶縁材料を使って形成する。この層間絶縁層とゲート配線１６１２、１６１３、１６１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１３２】
層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図１７（Ａ）で示すように、半導体層と一部が重なるように配線１７１５〜１７２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０１３３】
この配線１７１５〜１７２０を形成するためのフォトマスクは、図１７（Ｂ）に示すマスクパターン１７２２を備えている。この場合においても、配線は、そのコーナー部であって（直角三角形の）一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除し、コーナー部が丸みをおびるパターンを有せしめる。角部は、線幅の１／２以下で、１／５以上にコーナー部に丸みをおびさせる。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
【０１３４】
図１７（Ａ）には、ｎチャネル型薄膜トランジスタ１７２１〜１７２４、ｐチャネル型薄膜トランジスタ１７２５、１７２６が形成されている。ｎチャネル型薄膜トランジスタ１７２３とｐチャネル型薄膜トランジスタ１７２５及びｎチャネル型薄膜トランジスタ１７２４とｐチャネル型薄膜トランジスタ１７２６はインバータを構成している。この６つの薄膜トランジスタを含む回路はＳＲＡＭを形成している。これらの薄膜トランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０１３５】
以上のような構成とすることで、高性能且つ低消費電力の半導体素子を、より軽量で安価に提供することができる。
【０１３６】
なお、本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例９】
【０１３７】
本実施例では、本発明における半導体装置を構成するトランジスタについて、図１８及び図１９を参照して説明する。
【０１３８】
本発明における半導体装置を構成するトランジスタは、単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１８はこれらの回路を構成する薄膜トランジスタの断面構造を示す図である。図１８には、ｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３が示されている。各薄膜トランジスタは半導体層１８０５、絶縁層１８０８、ゲート電極１８０９を備えている。ゲート電極１８０９は、第１導電層１８０３と第２導電層１８０２の積層構造で形成されている。また、図１９（Ａ）〜（Ｅ）は、図１８で示すｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３に対応する上面図であり、併せて参照することができる。
【０１３９】
図１８において、ｎチャネル型薄膜トランジスタ１８２１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線１８０４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５に形成されている。不純物領域１８０６と不純物領域１８０７には、ｎチャネル型薄膜トランジスタ１８２１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１４０】
図１９（Ａ）で示すように、ｎチャネル型薄膜トランジスタ１８２１のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の両側に広がって形成されている。この場合において、第１導電層１８０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層１８０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域１８０７はゲート電極１８０９の第１導電層１８０３と重なるように形成されている。すなわち、ゲート電極１８０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１８０９において、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域１８０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１４１】
両側にＬＤＤを有する薄膜トランジスタは、実施の形態における電源回路１０８の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成する薄膜トランジスタに適用される。これらのＴＦＴは、ソース電極やドレイン電極に正負両方の電圧が印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。
【０１４２】
また第１導電層１８０３は、第２導電層１８０２を用いてゲート配線を形成する場合、それらの両端を揃えるようにパターニングしてもよい。その結果、微細なゲート配線を形成することができる。またゲート電極とオーバーラップするＬＤＤを自己整合的に形成する必要もないからである。
【０１４３】
図１８において、ｎチャネル型薄膜トランジスタ１８２２は、ゲート電極の片側に不純物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５に形成されている。図１９（Ｂ）で示すように、ｎチャネル型薄膜トランジスタ１８２２のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の片側に広がって形成されている。この場合も同様に、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１４４】
片側にＬＤＤを有する薄膜トランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加される薄膜トランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成する薄膜トランジスタに適用すればよい。
【０１４５】
図１８において、容量素子１８２４は、第１導電層１８０３と半導体層１８０５とで絶縁層１８０８を挟んで形成されている。容量素子１８２４を形成する半導体層１８０５には、不純物領域１８１０と不純物領域１８１１を備えている。不純物領域１８１１は、半導体層１８０５において第１導電層１８０３と重なる位置に形成される。また、不純物領域１８１０は配線１８０４とコンタクトを形成する。不純物領域１８１１は、第１導電層１８０３を通して一導電型の不純物を添加することができるので、不純物領域１８１０と不純物領域１８１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子１８２４において、半導体層１８０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層１８０３は、図１９（Ｃ）に示すように、第２導電層１８０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層１８０３と第２導電層１８０２を組み合わせた複合的な電極構造とすることにより、容量素子１８２４を自己整合的に形成することができる。
【０１４６】
容量素子は、実施の形態における電源回路１０８が有する保持容量、あるいは共振回路１０７が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１４７】
図１９（Ｄ）において、抵抗素子１８２５は、第１導電層１８０３によって形成されている。第１導電層１８０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１４８】
抵抗素子は、実施の形態における変調復調回路１０５が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質という少ないパラメータにより抵抗値が決定するため、抵抗素子のばらつきを小さくすることができ好ましい。
【０１４９】
図１９（Ｅ）において、ｐチャネル型薄膜トランジスタ１８２３は、半導体層１８０５に不純物領域１８１２を備えている。この不純物領域１８１２は、配線１８０４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極１８０９の構成は第１導電層１８０３と第２導電層１８０２が重畳した構成となっている。ｐチャネル型薄膜トランジスタ１８２３はＬＤＤを設けないシングルドレイン構造である。ｐチャネル型薄膜トランジスタ１８２３を形成する場合、不純物領域１８１２にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域１８１２にリンを添加すればシングルドレイン構造のｎチャネル型薄膜トランジスタとすることもできる。
【０１５０】
半導体層１８０５及びゲート絶縁層として機能する絶縁層１８０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１８０５とゲート絶縁層として機能する絶縁層１８０８の界面の欠陥準位を低減することができる。ゲート絶縁層として機能する絶縁層１８０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑え、トランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層として機能する絶縁層１８０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１８０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層として機能する絶縁層１８０８を形成することができる。また、同様にこの絶縁層は、容量素子１８２４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１５１】
図１８及び図１９を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透明膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１５２】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図１９（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１５３】
図１８及び図１９の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層にＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０１５４】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１５５】
以上のようなトランジスタにより、半導体装置を構成することで、高性能且つ低消費電力の無線チップを、より軽量で安価に提供することができる。
【０１５６】
本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例１０】
【０１５７】
本実施例では、本発明における半導体装置を用いたシステム例について、図２０及び図２１を用いて説明する。本実施例では、本発明における半導体装置として無線チップを用いた、セキュリティー性に優れたパーソナルコンピュータの利用者認証システムについて説明する。
【０１５８】
図２０は、本実施例における利用者認証システムの概要図で、パーソナルコンピュータ２００１、無線チップ２００２である。パーソナルコンピュータ２００１には、入力装置２００３及びリーダ／ライタ２００４が接続されている。
【０１５９】
パーソナルコンピュータ２００１及び無線チップ２００２は、暗号用の共通鍵２００５を有する。具体的には、パーソナルコンピュータ２００１及び無線チップ２００２のメモリに共通鍵２００５のデータを各々格納する。共通鍵２００５は、例えば６４ビット〜１２８ビットのデータで、平文（暗号化する前のデータ）の暗号化及び暗号文の復号に用いられる。共通鍵は、正規に登録された利用者毎に異なる共通鍵が作成され、パーソナルコンピュータ２００１は、全てを有している。すなわち、正規に登録された利用者数分の共通鍵をパーソナルコンピュータ２００１は有している。一方、無線チップ２００２は、正規に登録された利用者が所有し、当該の利用者に固有な共通鍵のみを有している。共通鍵は、他者に知られぬよう、保存しなければならない。
【０１６０】
なお、本実施例では、暗号方式として共通鍵暗号方式（ＩＳＯ／ＩＥＣ ９７９８−２ Ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ−Ｓｅｃｕｒｉｔｙ ｔｅｃｈｎｉｑｕｅｓ−Ｅｎｔｉｔｙ ａｕｔｈｅｎｔｉｃａｔｉｏｎ− Ｐａｒｔ ２ ： Ｍｅｃｈａｎｉｓｍｓ ｕｓｉｎｇ ｓｙｍｍｅｔｒｉｃ ｅｎｃｉｐｈｅｒｍｅｎｔ ａｌｇｏｒｉｔｈｍｓ参照）を用いる場合の例について示すが、公開鍵暗号方式（ＩＳＯ／ＩＥＣ ９７９８−３ Ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ−Ｓｅｃｕｒｉｔｙ ｔｅｃｈｎｉｑｕｅｓ−Ｅｎｔｉｔｙ ａｕｔｈｅｎｔｉｃａｔｉｏｎ− Ｐａｒｔ ３ ： Ｍｅｃｈａｎｉｓｍｓ ｕｓｉｎｇ ｄｉｇｉｔａｌ ｓｉｇｎａｔｕｒｅ ｔｅｃｈｎｉｑｕｅｓ参照）など、他の暗号方式でも容易に適用できる。
【０１６１】
パーソナルコンピュータ２００１は、共通鍵２００５を用いて、平文を暗号化する手段を有する。具体的には、暗号化アルゴリズムを実行するソフトウェアを搭載しているものとする。また、無線チップ２００２は、共通鍵２００５を用いて、暗号文を復号する手段を有する。具体的には、上記実施の形態で示した演算回路において、復号アルゴリズムを実行する。
【０１６２】
以下、図２１のフローチャートを用いて、本実施例における利用者認証システムの利用方法を説明する。
【０１６３】
まず、利用希望者が入力装置２００３を用いて、パーソナルコンピュータ２００１における利用者名及びパスワードを入力する（利用者名入力２１０１）。パスワードは、正規の利用者が事前に登録しておく。パーソナルコンピュータ２００１は、入力された利用者名から、該当する共通鍵を用いて、ある平文を暗号化する（暗号データ作成２１０２）。ここで、平文は、特定の意味を持ったデータでも、無意味なデータでも良い。次に、暗号データをリーダ／ライタ２００４から送信する（暗号データ送信２１０３）。無線チップ２００２は、暗号データを受信し、共通鍵２００５を用いて暗号データを復号し（復号化処理２１０４）、復号データをリーダ／ライタに送信する（復号データ送信２１０５）。パーソナルコンピュータ２００１は、復号データを、最初の平文と比較し（認証２１０６）、一致した場合のみ、利用希望者が正規に登録されている利用者であると認め、利用可能とする（平常利用２１０７）。
【０１６４】
以上のような、本実施例における利用者認証システムでは、パスワードを知り、且つ無線チップを所有していないとコンピュータを利用できない。従って、パスワードのみの認証よりセキュリティー性が非常に高い。また、利用者は、無線チップを携帯していれば、従来のパスワードのみによる認証と、何ら変わりなくパーソナルコンピュータを利用でき、新たな負担は少ない。
【０１６５】
なお、本実施例では、パーソナルコンピュータの利用者認証について説明したが、正規に登録された利用者のみが利用できる他のシステムに対しても容易に適用できる。例えば、ＡＴＭ（Ａｕｔｏｍａｔｅｄ Ｔｅｌｌｅｒ Ｍａｃｈｉｎｅ：現金自動支払機）、ＣＤ（Ｃａｓｈ Ｄｉｓｐｅｎｓｅｒ：現金自動払出機）などに、容易に適用できる。
【０１６６】
以上のような構成とすることで、本発明における半導体装置を用いた、非常にセキュリティー性が高い利用者認証システムを安価に構築することができる。
【０１６７】
なお、本実施例は、実施の形態、上記実施例と自由に組み合わせて実施することが可能である。
【実施例１１】
【０１６８】
本実施例では、本発明における半導体装置の例として、暗号処理機能を有する無線チップについて図２６〜図２８を用いて説明する。図２６は、無線チップのブロック図、図２７は無線チップのレイアウト図、図２８は無線チップの断面図である。
【０１６９】
まず、図２６を用いて無線チップのブロック構成を説明する。図２６において、無線チップ２６０１は、ＣＰＵ２６０２と、ＲＯＭ２６０３と、ＲＡＭ２６０４と、コントローラ２６０５と、からなる演算回路２６０６と、アンテナ２６０７と、共振回路２６０８と、電源回路２６０９と、リセット回路２６１０と、クロック生成回路２６１１と、復調回路２６１２と、変調回路２６１３と、電源管理回路２６１４と、からなるアナログ部２６１５と、から構成される。コントローラ２６０５は、ＣＰＵインターフェース（ＣＰＵＩＦ）２６１６と、制御レジスタ２６１７と、コード抽出回路２６１８と、符号化回路２６１９と、から構成される。なお、図２６では、説明の簡単化のため、通信信号を受信信号２６２０と、送信信号２６２１とに分けて示したが、実際には、両者は一体化された（重ね合わされた）信号であり、無線チップ２６０１及びリーダ／ライタの間で同時に送受信される。受信信号２６２０は、アンテナ２６０７と共振回路２６０８とで受信された後、復調回路２６１２により復調される。また、送信信号２６２１は、変調回路２６１３により変調された後、アンテナ２６０７より送信される。
【０１７０】
図２６において、通信信号により形成される磁界中に無線チップ２６０１を置くと、アンテナ２６０７と共振回路２６０８により、誘導起電力を生じる。誘導起電力は、電源回路２６０９における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ２６０１の各回路に電源電圧として供給される。リセット回路２６１０は、無線チップ２６０１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路２６１１は、電源管理回路２６１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２６１２は、ＡＳＫ方式の受信信号２６２０の振幅の変動を”０”／”１”の受信データ２６２２として検出する。復調回路２６１２は、例えばローパスフィルターとする。さらに、変調回路２６１３は、送信データをＡＳＫ方式の送信信号２６２１の振幅を変動させて送信する。例えば、送信データ２６２３が”０”の場合、共振回路２６０８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路２６１４は、電源回路２６０９より演算回路２６０６に供給される電源電圧または演算回路２６０６における消費電流を監視し、クロック生成回路２６１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。
【０１７１】
本実施例における無線チップの動作を説明する。まず、無線チップ２６０１がリーダ／ライタより送信された受信信号２６２０が含む暗号文データを受信する。受信信号２６２０は、復調回路２６１２で復調された後、コード抽出回路２６１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ２６１７に格納される。ここで、制御コマンドは、無線チップ２６０１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。
【０１７２】
続いて、演算回路２６０６において、ＣＰＵ２６０２が、ＲＯＭ２６０３に格納された暗号解読プログラムにしたがって、ＲＯＭ２６０３にあらかじめ格納された秘密鍵２６２４を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ２６１７に格納される。この際、ＲＡＭ２６０４をデータ格納領域として用いる。なお、ＣＰＵ２６０２は、ＣＰＵＩＦ２６１６を介してＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７にアクセスする。ＣＰＵＩＦ２６１６は、ＣＰＵ２６０２が要求するアドレスより、ＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７のいずれかに対するアクセス信号を生成する機能を有している。
【０１７３】
最後に、符号化回路２６１９において、復号文から送信データ２６２３を生成し、変調回路２６１３で変調し、アンテナ２６０７より送信信号２６２１をリーダ／ライタに送信する。
【０１７４】
なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。
【０１７５】
次に、図２７を用いて、無線チップのレイアウト構成について説明する。なお、図２７において、図２６に相当する部分には、同一の番号を付し、説明を省略する。
【０１７６】
図２７において、ＦＰＣパッド２７０７は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）を無線チップ２６０１に貼る時に用いる電極パッド群であり、アンテナバンプ２７０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナを貼り付ける際には、アンテナバンプ２７０８に過度の圧力が印加される可能性がある。したがって、アンテナバンプ２７０８の下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。
【０１７７】
ＦＰＣパッド２７０７は、主に不良解析時に用いると有効である。無線チップでは、電源電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣより、ＦＰＣパッド２７０７を介して無線チップ２６０１に電源電圧を供給し、また、アンテナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を動作させることが可能になる。したがって、不良解析が効率的に行える。
【０１７８】
さらに、ＦＰＣパッド２７０７を、プローバーを使った測定が可能な配置にすると更に有効である。すなわち、ＦＰＣパッド２７０７において、電極パッドを、プローバーの針のピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用いることで、不良解析時に、ＦＰＣを貼り付ける工数を減らすことができる。また、基板上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別できるので、生産コストを削減することができる。
【０１７９】
このような無線チップの断面図を図２８に示す。まず図１８に示したように、配線１８０４まで形成する。配線１８０４を覆うように、絶縁層１８５３を形成する。絶縁層１８５３は、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【０１８０】
接続領域１８５０において、配線１８０４と同時に形成される配線１８５１が露出するように、絶縁層１８５３に開口部を形成する。開口部において、上端の角部は丸みを帯び、側面にはテーパをつけるとよい。その後に形成するパターンの段切れを防止することができるからである。
【０１８１】
開口部には、接続配線１８５２を形成する。接続配線１８５２はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２から２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。このとき、接続配線１８５２はｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３といった領域には重ならないようにする。不要な寄生容量の発生を防止するためである。
【０１８２】
絶縁層１８５３、及び接続配線１８５２を覆うように絶縁層１８５４を形成する。絶縁層１８５４は、絶縁層１８５３と同様に作製することができる。
【０１８３】
絶縁層１８５３上に設けられた接続配線１８５２が露出するように、絶縁層１８５４に開口部を形成する。開口部内に、導電性微粒子１８５５を有する異方性導電体１８５６を設け、導電層１８５７を有するＦＰＣ（フレキシブルプリントサーキット）１８５８を接続する。
【０１８４】
このようにして、本発明の無線チップを作製することができる。
【実施例１２】
【０１８５】
アンテナは、電波法に定められた範囲内で目的に見合った大きさ、形状であればよい。送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などが設定される。具体的なアンテナとしては、ダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどが用いればよい。本実施例では、無線チップに接続されるアンテナ形状について説明する。
【０１８６】
図２９（Ａ）には、外付けアンテナ１６０２が接続された無線チップ１６０１を示す。図２９（Ａ）において、無線チップ１６０１が中心部に設けられ、アンテナ１６０２は無線チップ１６０１の接続端子に接続されている。アンテナの長さを確保するため、アンテナ１６０２は矩形状に折れ曲がっている。
【０１８７】
図２９（Ｂ）には、外付けアンテナ１６０３が無線チップ１６０１の一端側の接続端子に設けられた形態を示す。アンテナの長さを確保するため、アンテナ１６０３は矩形状に折れ曲がっている。
【０１８８】
図２９（Ｃ）には、矩形状に折れ曲がった外付けアンテナ１６０４が無線チップ１６０１の両端に設けられた形態を示す。
【０１８９】
図２９（Ｄ）には、無線チップ１６０１の両端に直線状の外付けアンテナ１６０５が設けられている形態を示す。
【０１９０】
このようにアンテナの形状は無線チップの構造若しくは偏波、又は用途に見合ったものを選択すればよい。そのため、ダイポールアンテナであれば折り返しダイポールアンテナであってもよい。ループアンテナであれば、円形ループアンテナ、方形ループアンテナであってもよい。パッチアンテナであれば円形パッチアンテナ、方形アンテナであってもよい。
【０１９１】
なお、パッチアンテナの場合、セラミック等の誘電材料を用いたアンテナを用いればよい。パッチアンテナの基板として用いる誘電材料の誘電率を高くすることによってアンテナを小型化することができる。また、パッチアンテナの場合、機械強度が高いため、繰り返し使用することが可能である。
【０１９２】
なお、パッチアンテナの誘電材料は、セラミック、有機樹脂、又はセラミックと有機樹脂の混合物等で形成することができる。セラミックの代表例としては、アルミナ、ガラス、フォルステライト等が挙げられる。さらには、複数のセラミックを混合して用いてもよい。また、高い誘電率を得るためには、誘電体層を、強誘電体材料で形成することが好ましい。強誘電体材料の代表例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、二オブ酸リチウム（ＬｉＮｂＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）等が挙げられる。さらには、複数の強誘電体材料を混合して用いてもよい。
【０１９３】
なお無線チップ１６０１には、上記実施の形態及び実施例で示した構造を適用することができる。
【実施例１３】
【０１９４】
本実施例では、本発明の半導体装置をプラスチック基板上に形成した形態を示す。なお本実施の形態の半導体装置は、無線通信を行うためＲＦ回路を有し、演算回路にＣＰＵを有する。
【０１９５】
本発明の半導体装置の通信仕様を表１に示す。
【０１９６】
【表１】
【０１９７】
通信には１３．５６ＭＨｚ帯域の無線信号を用い、通信規格、プロトコルは、ＩＳＯ／ＩＥＣ １５６９３に部分準拠である。本発明の半導体装置は、電源電圧をアンテナを介して該無線信号より供給する。本発明の半導体装置は外付けアンテナを有するが、回路と一体形成された内蔵アンテナであってもよい。データ転送速度は、２６．４８ｋビット／ｓとし、リーダ／ライタから半導体装置へのデータ符号化はパルス位置変調であり、半導体装置からリーダ／ライタへのデータ符号化はマンチェスター方式とする。
【０１９８】
本発明の半導体装置の概要を表２に示す。
【０１９９】
【表２】
【０２００】
本発明の半導体装置は、上述したようにフレキシブル基板に薄膜トランジスタを用いて形成することができるため、１０３ｍｇという非常に軽量な半導体装置を提供することができる。
【０２０１】
次に、本発明の半導体装置のブロック構成を図３０に示す。本発明の半導体装置５５０は、無線用回路５５１と、ロジック回路５７０とを有する。無線用回路５５１は、共振容量５５２、電源回路５５３、システムリセット回路５５４、クロックジェネレータ５５５、復調回路５５６、変調回路５５７等を有する。共振容量５５２は、外付けアンテナ５７４とともに共振回路を構成することができる。電源回路５５３は、整流回路と保持容量とを有し、電源電圧を生成することができる。システムリセット回路５５４はシステムリセット信号を生成し、クロックジェネレータ５５５はシステムクロック信号を生成することができる。復調回路５５６は、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を有し、無線信号からデータを抽出することができる。変調回路５５７は、マンチェスター方式により、無線信号にデータを重畳することができる。これら回路は薄膜トランジスタから形成することができる。
【０２０２】
ロジック回路５７０は、コントローラ５６０、ＣＰＵ５７１、ＲＯＭ５７２、ＲＡＭ５７３等を有し、コントローラ５６０は、クロック制御回路５６１、制御レジスタ５６２、受信データレジスタ５６３、送信データレジスタ５６４、無線用インターフェース５６７、ＣＰＵ用インターフェース５６８を有する。これら回路等は、薄膜トランジスタから形成することができる。復調回路５５６及び変調回路５５７は、無線用インターフェース５６７を介して制御レジスタ５６２、受信データレジスタ５６３、送信データレジスタ５６４と信号のやりとりを行うことができる。クロックジェネレータ５５５は、クロック制御回路５６１によって制御され、クロック制御回路５６１は制御レジスタ５６２に基づき動作する。制御レジスタ５６２、受信データレジスタ５６３及び送信データレジスタ５６４は、ＣＰＵ用インターフェース５６８を介してＣＰＵ５７１、ＲＯＭ５７２及びＲＡＭ５７３と信号のやりとりを行うことができる。
【０２０３】
半導体装置が有するＣＰＵは、８ｂｉｔ ＣＩＳＣとし、上記実施の形態で示した２相ノンオーバーラップクロック動作のフリップフロップで構成することができる。２相ノンオーバーラップクロック動作のフリップフロップで構成することにより、クロックスキューのばらつきや、ＴＦＴ特性のばらつきに起因する誤動作を防止し、信頼性向上を図ることができる。ＲＯＭ５７２には、２ＫＢのマスクＲＯＭを適用することができ、プログラムや秘密鍵などを格納することができる。ＲＡＭ５７３には、６４Ｂ ＳＲＡＭを適用することができ、ＳＲＡＭはＣＰＵの作業領域として使用することができる。このようにメモリセルの回路構成を工夫し、書き込み／読み出しの信頼性向上を図る。またコントローラ５６０は、本半導体装置のステートマシンとしての機能を有する。
【０２０４】
本半導体装置における状態遷移図を、図３１に示す。制御レジスタ５６２における状態フラグの変更により、演算状態５８０、受信状態５８１、送信状態５８２を順に遷移する。受信状態５８１では、無線信号より抽出したシリアルデータを、受信データレジスタ５６３に格納する。演算状態５８０では、ＣＰＵ５７１がＲＯＭ５７２に格納されたプログラムや受信データレジスタ５６３のデータを用いて処理を行い、送信データを送信データレジスタ５６４に格納する。送信状態５８２では、送信データレジスタ５６４に格納された送信データをシリアルデータに変換して、順次送信する。ロジック回路５７０は、演算状態５８０、受信状態５８１、送信状態５８２で動作する回路毎に、各々受信ブロック、演算ブロック、送信ブロックに分割されており、各ブロックへのクロック信号の供給をクロック制御回路５６１にて制御する。このような緻密なクロック信号の制御により、本半導体装置における消費電流を低減し、信頼性向上を図ることができる。
【０２０５】
このような本半導体装置の設計は次のように決定することができる。無線用回路５５１は、サブ回路毎にＳＰＩＣＥを用いて設計した後、カスタムレイアウトを行い、ＲＦ回路全体でＮａｎｏｓｉｍ（Ｒ）を用いた動作検証を行い、その設計を決定することができる。
ＣＰＵ５７１は、ＶｅｒｉｌｏｇＨＤＬ（Ｒ）を用いてＲＴＬ設計の後、レジスタはカスタムレイアウト、他はスタンダードセルによる論理合成、自動レイアウトを行い、その設計を決定することができる。ＲＯＭ５７２及びＲＡＭ５７３は、ＳＰＩＣＥにてメモリセル設計後、カスタムレイアウトを行い、その設計を決定することができる。ＣＰＵ５７１、ＲＯＭ５７２、ＲＡＭ５７３は、レイアウト後にＮａｎｏｓｉｍ（Ｒ）を用いて詳細タイミング検証を行うとよい。コントローラ５６０の設計は、ＶｅｒｉｌｏｇＨＤＬ（Ｒ）を用いてＲＴＬ設計の後、スタンダードセルによる論理合成、自動レイアウトを行い、その設計を決定することができる。
【０２０６】
本半導体装置では、暗号処理のアルゴリズムとして、ＳＡＦＥＲ（Ｓｅｃｕｒｅ Ａｎｄ Ｆａｓｔ Ｅｎｃｒｙｐｔｉｏｎ Ｒｏｕｔｉｎｅ）を採用することができる。ＳＡＦＥＲは、主に８ｂｉｔ演算で構成され、８ｂｉｔのＣＰＵに適したアルゴリズムである。本半導体装置を有する無線チップでは、暗号文用のデータを受信した後、秘密鍵を用いて解読し、平文用のデータをリーダ／ライタに送信する機能を搭載することができる。勿論、本半導体装置には、ＤＥＳ、ＡＥＳなど他の暗号処理のアルゴリズムを採用することもできる。
【０２０７】
ガラス上に形成された本半導体装置を有する無線チップと、フレキシブル基板上に形成された本半導体装置を有する無線チップの写真を図３２に示し、無線チップの拡大写真且つブロック図を図３３に示す。本発明は、このような非常に薄型な無線チップを提供することができる。
【０２０８】
また、本発明の無線チップの通信信号波形をスペクトルアナライザで測定した結果を図３４に示す。図３４（Ａ）では、縦軸を信号強度、横軸を時間とし、図３４（Ｂ）では縦軸を信号強度、横軸を周波数とし、図３４（Ｃ）では縦軸を信号強度、横軸を時間としたときの信号の波形を示す。測定例として、暗号文用のデータを受信した後、秘密鍵を用いて解読し、平文用のデータを送信した場合の結果である。なお、測定はフレキシブル基板上に形成された無線チップで、１３．５６ＭＨｚ帯域の信号を用いて、測定を行った結果である。本無線チップの消費電流は、内部生成電圧が１．８Ｖの場合で、２．３ｍＡであった。このように低消費電力化された無線チップを得ることができる。
【図面の簡単な説明】
【０２０９】
【図１】本発明における半導体装置の概要図
【図２】ＡＳＫ方式におけるデータ送受信時の通信信号を示す図
【図３】同期回路を示す図
【図４】同期回路のタイミングチャート例
【図５】本発明における半導体装置の同期回路を示す図
【図６】本発明における半導体装置の同期回路のタイミングチャート例
【図７】本発明における半導体装置の電源管理回路を示す図（１）
【図８】本発明における半導体装置の電源管理回路のタイミングチャート例（１）
【図９】本発明における半導体装置の電源管理回路を示す図（２）
【図１０】本発明における半導体装置の電源管理回路のタイミングチャート例（２）
【図１１】本発明における半導体装置の断面図（１）
【図１２】本発明における半導体装置のレイアウト（１）（半導体層）
【図１３】本発明における半導体装置のレイアウト（１）（ゲート配線）
【図１４】本発明における半導体装置のレイアウト（１）（配線）
【図１５】本発明における半導体装置のレイアウト（２）（半導体層）
【図１６】本発明における半導体装置のレイアウト（２）（ゲート配線）
【図１７】本発明における半導体装置のレイアウト（２）（配線）
【図１８】本発明における半導体装置の断面図（２）
【図１９】本発明における半導体装置を構成する電気素子
【図２０】本発明における半導体装置を用いた利用者認証システムの概要図
【図２１】本発明における半導体装置を用いた利用者認証システムのフローチャート
【図２２】本発明における半導体装置の電源管理回路を示す図（３）
【図２３】本発明における半導体装置の電源管理回路のタイミングチャート例（３）
【図２４】本発明における半導体装置の電源管理回路を示す図（４）
【図２５】本発明における半導体装置の電源管理回路のタイミングチャート例（４）
【図２６】本発明における半導体装置のブロック図
【図２７】本発明における半導体装置のブロック図
【図２８】本発明における半導体装置の断面を示す図
【図２９】本発明における半導体装置のアンテナ形状を示す図
【図３０】本発明における半導体装置のブロック図
【図３１】本発明における半導体装置の動作の状態遷移図
【図３２】本発明における半導体装置の写真
【図３３】本発明の半導体装置のブロック図
【図３４】本発明の半導体装置の動作測定図
【特許請求の範囲】
【請求項１】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電源電圧値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号にそれぞれ基づいて生成される
ことを特徴とする半導体装置。
【請求項２】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電源電圧値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記制御信号により、前記第１のクロック信号と、前記第２のクロック信号と、がＬＯＷとなる期間を変更する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号に基づいて生成される
ことを特徴とする半導体装置。
【請求項３】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電流値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号にそれぞれ基づいて生成される
ことを特徴とする半導体装置。
【請求項４】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電流値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記制御信号により、前記第１のクロック信号と、前記第２のクロック信号と、がＬＯＷとなる期間を変更する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号に基づいて生成される
ことを特徴とする半導体装置。
【請求項５】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路、前記電源管理回路、前記クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に設けられた半導体薄膜を活性層とする薄膜トランジスタを有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電源電圧値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号にそれぞれ基づいて生成される
ことを特徴とする半導体装置。
【請求項６】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路、前記電源管理回路、前記クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に設けられた半導体薄膜を活性層とする薄膜トランジスタを有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電源電圧値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記制御信号により、前記第１のクロック信号と、前記第２のクロック信号と、がＬＯＷとなる期間を変更する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、第２のクロック信号に基づいて生成される
ことを特徴とする半導体装置。
【請求項７】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路、前記電源管理回路、前記クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に設けられた半導体薄膜を活性層とする薄膜トランジスタを有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電流値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号に基づいて生成される
ことを特徴とする半導体装置。
【請求項８】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路、前記電源管理回路、前記クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に設けられた半導体薄膜を活性層とする薄膜トランジスタを有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電流値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記制御信号により、前記第１のクロック信号と、前記第２のクロック信号と、がＬＯＷとなる期間を変更する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号に基づいて生成される
ことを特徴とする半導体装置。
【請求項９】
請求項５乃至請求項８のいずれか一において、前記絶縁表面を有する基板とは、ガラス基板、石英基板、プラスチック基板、ＳＯＩ基板のいずれかであることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記電源管理回路は、レギュレータと、演算増幅回路と、を有することを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項９のいずれか一において、
前記電源管理回路は、レギュレータと、演算増幅回路と、アナログ−ディジタル変換回路と、を有することを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一において、
前記クロック生成回路は、前記制御信号により、前記第１のクロック信号と、前記第２のクロック信号との周波数を変更する手段を有することを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項１２のいずれか一において、
前記演算回路は、ＣＰＵ及びメモリを有することを特徴とする半導体装置。
【請求項１】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電源電圧値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号にそれぞれ基づいて生成される
ことを特徴とする半導体装置。
【請求項２】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電源電圧値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記制御信号により、前記第１のクロック信号と、前記第２のクロック信号と、がＬＯＷとなる期間を変更する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号に基づいて生成される
ことを特徴とする半導体装置。
【請求項３】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電流値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号にそれぞれ基づいて生成される
ことを特徴とする半導体装置。
【請求項４】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電流値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記制御信号により、前記第１のクロック信号と、前記第２のクロック信号と、がＬＯＷとなる期間を変更する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号に基づいて生成される
ことを特徴とする半導体装置。
【請求項５】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路、前記電源管理回路、前記クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に設けられた半導体薄膜を活性層とする薄膜トランジスタを有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電源電圧値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号にそれぞれ基づいて生成される
ことを特徴とする半導体装置。
【請求項６】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路、前記電源管理回路、前記クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に設けられた半導体薄膜を活性層とする薄膜トランジスタを有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電源電圧値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記制御信号により、前記第１のクロック信号と、前記第２のクロック信号と、がＬＯＷとなる期間を変更する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、第２のクロック信号に基づいて生成される
ことを特徴とする半導体装置。
【請求項７】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路、前記電源管理回路、前記クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に設けられた半導体薄膜を活性層とする薄膜トランジスタを有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電流値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号に基づいて生成される
ことを特徴とする半導体装置。
【請求項８】
演算回路と、電源管理回路と、クロック生成回路と、を有し、
前記演算回路、前記電源管理回路、前記クロック生成回路、のうち少なくとも一は絶縁表面を有する基板上に設けられた半導体薄膜を活性層とする薄膜トランジスタを有し、
前記演算回路は、第１のゲート信号によりデータを保持している期間を変更する機能を有する第１のラッチと、第２のゲート信号によりデータを保持している期間を変更する機能を有する第２のラッチと、を有し、
前記電源管理回路は、前記演算回路に供給される電流値から制御信号を生成する機能を有し、
前記クロック生成回路は、第１のクロック信号と、第２のクロック信号と、を生成する機能を有し、
前記制御信号により、前記第１のクロック信号と、前記第２のクロック信号と、がＬＯＷとなる期間を変更する機能を有し、
前記第１のゲート信号、及び前記第２のゲート信号は、前記クロック生成回路において生成される第１のクロック信号、及び第２のクロック信号に基づいて生成される
ことを特徴とする半導体装置。
【請求項９】
請求項５乃至請求項８のいずれか一において、前記絶縁表面を有する基板とは、ガラス基板、石英基板、プラスチック基板、ＳＯＩ基板のいずれかであることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記電源管理回路は、レギュレータと、演算増幅回路と、を有することを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項９のいずれか一において、
前記電源管理回路は、レギュレータと、演算増幅回路と、アナログ−ディジタル変換回路と、を有することを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一において、
前記クロック生成回路は、前記制御信号により、前記第１のクロック信号と、前記第２のクロック信号との周波数を変更する手段を有することを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項１２のいずれか一において、
前記演算回路は、ＣＰＵ及びメモリを有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３４】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３４】
【図３２】
【図３３】
【公開番号】特開２００７−１４９０５９（Ｐ２００７−１４９０５９Ａ）
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願番号】特願２００６−１９８８９８（Ｐ２００６−１９８８９８）
【出願日】平成１８年７月２１日（２００６．７．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願日】平成１８年７月２１日（２００６．７．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]