半導体装置
【課題】動作時におけるトランジスタのリーク電流を低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、クロックに同期した信号を受ける入力ノードINに結合される制御電極と、出力ノードOUTに結合される第1導通電極と、第2導通電極とを有する第1のトランジスタM1,M2と、入力ノードINに結合される制御電極と、出力ノードOUTに結合される第1導通電極と、電源ノードに結合される第2導通電極とを有する第2のトランジスタM3,M4と、電源ノードと第2のトランジスタM3,M4の第2導通電極との間に接続され、クロックの周波数の検出結果を示す第1の制御信号VDETに基づいてオン・オフされる第1のスイッチ素子CM1とを備える。
【解決手段】半導体装置は、クロックに同期した信号を受ける入力ノードINに結合される制御電極と、出力ノードOUTに結合される第1導通電極と、第2導通電極とを有する第1のトランジスタM1,M2と、入力ノードINに結合される制御電極と、出力ノードOUTに結合される第1導通電極と、電源ノードに結合される第2導通電極とを有する第2のトランジスタM3,M4と、電源ノードと第2のトランジスタM3,M4の第2導通電極との間に接続され、クロックの周波数の検出結果を示す第1の制御信号VDETに基づいてオン・オフされる第1のスイッチ素子CM1とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、トランジスタのリーク電流を低減する半導体装置に関する。
【背景技術】
【0002】
トランジスタのリーク電流を低減する方法としては、たとえば、スタンバイ時のリーク電流を低減するMTCMOS(Multi Threshold Voltage Complementary Metal Oxide Semiconductor)回路、および動作時のリーク電流を低減するVTCMOS(Variable Threshold Voltage Complementary Metal Oxide Semiconductor)回路があげられる。
【0003】
MTCMOS回路の一例として、たとえば、特許文献1には、以下のような構成が開示されている。すなわち、マスタフリップフロップ及びスレーブフリップフロップを備えたマスタスレーブ型フリップフロップにおいて、マスタフリップフロップには、閾値が低いトランジスタにより構成され、かつ遮断可能な電源に接続されるインバータを用いる。これにより、待機時の消費電力を削減する一方で、動作速度の低下を抑えることができる。また、スレーブフリップフロップには、高めの閾値のトランジスタで出力を駆動するインバータを用いる。これにより、リーク電流が少なくなるため、待機時にも通常動作させることができることから、記憶しているデータが失われることがない。
【0004】
また、MTCMOS回路の他の例として、たとえば、特許文献2には、以下のような構成が開示されている。すなわち、2個の組合せ回路の各々は、低閾値電圧のトランジスタにより構成された論理回路と、この論理回路と電源線との間に接続され、制御信号に応じてオン・オフされるトランジスタとにより構成されている。2個の組合せ回路の出力端にそれぞれ接続された2個のフリップフロップ回路が制御信号に応じてデータを取り込む時のみ、この制御信号により組合せ回路をアクティブとしている。したがって、組合せ回路にはデータを出力する時だけ電源が供給され、その他の時は電源が供給されていないため、リーク電流を削減することができる。
【0005】
また、VTCMOS回路の一例として、たとえば、特許文献3には、基板バイアス制御レギュレータにより基板電圧を可変とすることにより、リーク電流を抑え低消費電力化する構成が開示されている。
【特許文献1】特開平11−284493号公報
【特許文献2】特開2002−110920号公報
【特許文献3】特開2002−111470号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1および2記載の構成は、MTCMOS回路の一例であるため、動作時におけるリーク電流を低減するための構成ではない。また、特許文献2記載の構成では、動作時すなわちデータを出力する時には論理回路が含むすべてのトランジスタが常に動作している。このため、フリップフロップ回路を低速で動作させる場合には、動作時の消費電力の中でリーク電流による消費電力の占める割合が増大してしまうという問題点があった。
【0007】
また、特許文献1〜3記載の構成では、トランジスタへの電源供給を制御するための電源ラインが別途必要となるため、半導体装置の面積が増大してしまうという問題点があった。
【0008】
それゆえに、本発明の目的は、動作時におけるトランジスタのリーク電流を低減することが可能な半導体装置を提供することである。
【0009】
また、本発明の他の目的は、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0010】
本発明の一実施例の形態の半導体装置は、要約すれば、入力ノードに結合される制御電極と、出力ノードに結合される導通電極とを有する第1のトランジスタと、入力ノードに結合される制御電極と、出力ノードに結合される導通電極とを有する第2のトランジスタとを備える。そして、第2のトランジスタへの電源電圧供給がオン・オフ可能であるか、あるいは第2のトランジスタのバックゲート電位が変更可能である。
【発明の効果】
【0011】
本発明の一実施例の形態によれば、半導体装置の動作速度に応じて第2のトランジスタへの電源電圧供給をオン・オフするか、あるいは第2のトランジスタのバックゲート電位を変更することにより、半導体装置のドライブ能力を変更することができる。
【0012】
したがって、動作時におけるトランジスタのリーク電流を低減することができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0014】
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示すブロック図である。
【0015】
図1を参照して、半導体装置101は、動作速度検出回路1と、論理回路2と、ドライブ部DRV1と、可変ドライブ部VDRV1とを備える。
【0016】
論理回路2は、外部から受けた動作クロックCLKに基づいて信号処理を行ない、入力ノードIN経由でドライブ部DRV1および可変ドライブ部VDRV1へ動作クロックCLKに同期した信号を出力する。
【0017】
ドライブ部DRV1および可変ドライブ部VDRV1の各々は、たとえばCMOSインバータである。すなわち、ドライブ部DRV1および可変ドライブ部VDRV1の各々は、入力ノードIN経由で論理回路2から受けた信号の論理レベルを反転させた信号を出力ノードOUTへ出力する。
【0018】
動作速度検出回路1は、動作クロックCLKの周波数を検出する。より詳細には、動作速度検出回路1は、動作クロックCLKと基準クロックREFCLKとを比較し、比較結果に基づいて動作速度検出信号VDETを可変ドライブ部VDRV1へ出力する。
【0019】
可変ドライブ部VDRV1は、動作速度検出回路1から受けた動作速度検出信号VDETに基づいて、論理回路2から受けた信号の反転出力動作を行なうか否かを切り替える。
【0020】
図2は、本発明の第1の実施の形態に係る半導体装置におけるドライブ部DRV1および可変ドライブ部VDRV1の構成を示す回路図である。
【0021】
図2を参照して、ドライブ部DRV1は、PチャネルMOSトランジスタM1と、NチャネルMOSトランジスタM2とを含む。可変ドライブ部VDRV1は、PチャネルMOSトランジスタM3と、NチャネルMOSトランジスタM4と、制御トランジスタCM1とを含む。制御トランジスタCM1は、たとえばPチャネルMOSトランジスタである。
【0022】
PチャネルMOSトランジスタM1は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源電圧VDDが供給される電源ノードVDDに結合されるソースとを有する。
【0023】
NチャネルMOSトランジスタM2は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM1のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSが供給される接地ノードVSSに結合されるソースとを有する。
【0024】
PチャネルMOSトランジスタM3は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源電圧VDDの供給がオン・オフ制御される電源ノードCVDDに結合されるソースとを有する。
【0025】
制御トランジスタCM1は、電源ノードCVDDすなわちPチャネルMOSトランジスタM3のソースに結合されるドレインと、電源ノードVDDに結合されるソースと、動作速度検出信号VDETを受けるゲートとを有する。
【0026】
NチャネルMOSトランジスタM4は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM3のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSが供給される接地ノードVSSに結合されるソースとを有する。
【0027】
図3は、本発明の第1の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【0028】
図3を参照して、点線で囲まれたM1〜M4の領域がトランジスタのウエルを示し、Sはトランジスタのソースを示し、Dはトランジスタのドレインを示す。また、ソースSおよびドレインDの境界を含む領域にトランジスタのゲートが形成されている。また、点線で囲まれた各々の領域は、他の領域とウエルの導電型が異なるか、あるいは他の領域のウエルと分離されている。
【0029】
PチャネルMOSトランジスタM1,M3のサイズは略同じである。また、NチャネルMOSトランジスタM2,M4のサイズは略同じである。しかしながら、このような構成に限定するものではなく、PチャネルMOSトランジスタM1,M3のサイズは異なっていてもよいし、NチャネルMOSトランジスタM2,M4のサイズは異なっていてもよい。
【0030】
電源ラインVDD、電源ラインCVDDおよび接地ラインVSSは、この順番に互いに間隔を隔てて配列されている。電源ラインVDD、電源ラインCVDDおよび接地ラインVSSは、たとえば略平行に配置される。なお、電源ラインVDDおよび電源ラインCVDDの並びの順番は逆であってもよい。
【0031】
PチャネルMOSトランジスタM1,M3は、電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの延在方向に並んで配置される。NチャネルMOSトランジスタM2,M4は、電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの延在方向に並んで配置される。
【0032】
PチャネルMOSトランジスタM1およびNチャネルMOSトランジスタM2は、電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの配列方向に並んで配置される。PチャネルMOSトランジスタM3およびNチャネルMOSトランジスタM4は、電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの配列方向に並んで配置される。
【0033】
PチャネルMOSトランジスタM1は、コンタクトを介して電源ラインVDDに接続されたN型ウエルを有する。NチャネルMOSトランジスタM2は、コンタクトを介して接地ラインVSSに接続されたP型ウエルを有する。PチャネルMOSトランジスタM3は、コンタクトを介して電源ラインCVDDに接続されたN型ウエルを有する。NチャネルMOSトランジスタM4は、コンタクトを介して接地ラインVSSに接続されたP型ウエルを有する。
【0034】
PチャネルMOSトランジスタM1のN型ウエルとPチャネルMOSトランジスタM3のN型ウエルとは分離されている。NチャネルMOSトランジスタM2のP型ウエルとNチャネルMOSトランジスタM4のP型ウエルとは分離されている。
【0035】
また、半導体装置101は、ドライブ部DRV1および可変ドライブ部VDRV1の組を複数組備える。すなわち、図3では、PチャネルMOSトランジスタM1,M3およびNチャネルMOSトランジスタM2,M4を含む組が1つだけ代表的に示されているが、たとえば、この組が複数組存在し、電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの延在方向に並んで配置されている。なお、図3において示されているトランジスタの組を電源ラインVDDまたは電源ラインCVDDにおいて折り返すか、あるいは接地ラインVSSにおいて折り返すように配置された別のトランジスタの組が存在する構成であってもよい。この場合、上記トランジスタの複数組が電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの配列方向に配置される。
【0036】
ここで、制御トランジスタCM1のサイズは、PチャネルMOSトランジスタM1,M3およびNチャネルMOSトランジスタM2,M4の各々のサイズよりも大きい。これにより、複数個のPチャネルMOSトランジスタM3のソースへの電源電圧VDDの供給を確実にオン・オフすることができる。また、半導体装置101の配線層は基板領域と比べてスペース的に余裕があるため、小さいサイズの制御トランジスタCM1を複数個配置する構成と比べて半導体装置101の小型化を図ることができる。
【0037】
[動作]
次に、本発明の第1の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。
【0038】
動作速度検出回路1は、動作クロックCLKの周波数が高い場合、すなわち基準クロックREFCLKの周波数よりも動作クロックCLKの周波数の方が高い場合には、論理ローレベルの動作速度検出信号VDETを可変ドライブ部VDRV1における制御トランジスタCM1のゲートへ出力する。
【0039】
制御トランジスタCM1は、論理ローレベルの動作速度検出信号VDETを受けてオンする。これにより、電源電圧VDDが電源ノードCVDDすなわちPチャネルMOSトランジスタM3のソースに供給される。したがって、ドライブ部DRV1および可変ドライブ部VDRV1の合計ドライブ能力すなわちドライブ部DRV1および可変ドライブ部VDRV1における各トランジスタの合計サイズが半導体装置101のドライブ能力となる。すなわち、半導体装置101のドライブ能力を半導体装置101の高速動作にあわせて大きく設定することができる。
【0040】
一方、動作クロックCLKの周波数が低い場合、すなわち基準クロックREFCLKの周波数よりも動作クロックCLKの周波数の方が低い場合には、論理回路2から出力される信号の周波数も低くなる。この場合、高速スイッチングのための遷移時間および遅延時間を満たすような大きいサイズのトランジスタを構成することは不要である。
【0041】
このため、動作速度検出回路1は、論理ハイレベルの動作速度検出信号VDETを可変ドライブ部VDRV1における制御トランジスタCM1のゲートへ出力する。
【0042】
制御トランジスタCM1は、論理ハイレベルの動作速度検出信号VDETを受けてオフする。これにより、電源電圧VDDが電源ノードCVDDすなわちPチャネルMOSトランジスタM3のソースに供給されなくなる。したがって、ドライブ部DRV1のドライブ能力すなわちドライブ部DRV1におけるトランジスタのサイズが半導体装置101のドライブ能力となる。すなわち、半導体装置101のドライブ能力を半導体装置101の低速動作にあわせて小さく設定することができる。
【0043】
そして、この場合、電源電圧VDDがPチャネルMOSトランジスタM3のソースに供給されなくなるため、電源電圧VDDによるリーク電流がPチャネルMOSトランジスタM3を通して流れなくなることから、リーク電流による電力消費を低減することができる。
【0044】
ところで、特許文献1および2記載の構成は、MTCMOS回路の一例であるため、動作時におけるリーク電流を低減するための構成ではない。また、特許文献2記載の構成では、動作時にはすべてのトランジスタが常に動作しているため、低速で動作させる場合には、動作時の消費電力の中でリーク電流による消費電力の占める割合が増大してしまうという問題点があった。
【0045】
しかしながら、本発明の第1の実施の形態に係る半導体装置では、ドライブ部DRV1におけるトランジスタは、クロックCLKに同期した信号を受ける入力ノードINに結合されるゲートと、出力ノードに結合されるドレインまたはソースとを有する。可変ドライブ部VDRV1におけるPチャネルMOSトランジスタM3は、入力ノードINに結合されるゲートと、出力ノードに結合されるドレインと、電源ノードVDDに結合されるソースとを有する。そして、可変ドライブ部VDRV1は、電源ノードVDDとPチャネルMOSトランジスタM3のソースとの間に接続され、クロックCLKの周波数検出結果を示す動作速度検出信号VDETに基づいてオン・オフされる制御トランジスタCM1とを備える。
【0046】
このような構成により、半導体装置の動作速度に応じて適切に可変ドライブ部VDRV1におけるトランジスタへの電源電圧供給をオン・オフ制御することができる。したがって、本発明の第1の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。
【0047】
なお、本発明の第1の実施の形態に係る半導体装置では、ドライブ部DRV1および可変ドライブ部VDRV1はインバータであるとしたが、これに限定するものではない。ドライブ部DRV1および可変ドライブ部VDRV1はバッファであってもよいし、また、トランジスタをそれぞれ1個だけ含む構成であってもよい。
【0048】
また、本発明の第1の実施の形態に係る半導体装置では、ドライブ部DRV1および可変ドライブ部VDRV1が含むトランジスタはMOSトランジスタであるとしたが、これに限定するものではなく、たとえばバイポーラトランジスタであってもよい。
【0049】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0050】
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて可変ドライブ部を増やした半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0051】
図4は、本発明の第2の実施の形態に係る半導体装置の構成を示す図である。
図4を参照して、半導体装置102は、動作速度検出回路11と、論理回路2と、ドライブ部DRV1と、可変ドライブ部VDRV11,VDRV12とを備える。
【0052】
ドライブ部DRV1および可変ドライブ部VDRV11,VDRV12の各々は、たとえばCMOSインバータである。すなわち、ドライブ部DRV1および可変ドライブ部VDRV11,VDRV12の各々は、入力ノードIN経由で論理回路2から受けた信号の論理レベルを反転させた信号を出力ノードOUTへ出力する。
【0053】
動作速度検出回路11は、動作クロックCLKの周波数を検出する。より詳細には、動作速度検出回路11は、動作クロックCLKと基準クロックREFCLK1〜REFCLK3とを比較し、比較結果に基づいて動作速度検出信号VDET11,VDET12を可変ドライブ部VDRV11,VDRV12へそれぞれ出力する。
【0054】
可変ドライブ部VDRV11は、動作速度検出回路1から受けた動作速度検出信号VDET11に基づいて、論理回路2から受けた信号の反転出力動作を行なうか否かを切り替える。
【0055】
可変ドライブ部VDRV12は、動作速度検出回路11から受けた動作速度検出信号VDET12に基づいて、論理回路2から受けた信号の反転出力動作を行なうか否かを切り替える。
【0056】
図5は、本発明の第2の実施の形態に係る半導体装置におけるドライブ部DRV1および可変ドライブ部VDRV11,VDRV12の構成を示す回路図である。
【0057】
図5を参照して、可変ドライブ部VDRV11は、PチャネルMOSトランジスタM3と、NチャネルMOSトランジスタM4と、制御トランジスタCM11とを含む。制御トランジスタCM11は、たとえばNチャネルMOSトランジスタである。可変ドライブ部VDRV12は、PチャネルMOSトランジスタM5と、NチャネルMOSトランジスタM6と、制御トランジスタCM12とを含む。制御トランジスタCM12は、たとえばNチャネルMOSトランジスタである。
【0058】
PチャネルMOSトランジスタM3は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源ノードVDDに結合されるソースとを有する。
【0059】
NチャネルMOSトランジスタM4は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM3のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSの供給がオン・オフ制御される電源ノードCVSS1に結合されるソースとを有する。
【0060】
制御トランジスタCM11は、電源ノードCVSS1すなわちNチャネルMOSトランジスタM4のソースに結合されるドレインと、接地ノードVSSに結合されるソースと、動作速度検出信号VDET11を受けるゲートとを有する。
【0061】
また、PチャネルMOSトランジスタM5は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源ノードVDDに結合されるソースとを有する。
【0062】
NチャネルMOSトランジスタM6は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM5のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSの供給がオン・オフ制御される電源ノードCVSS2に結合されるソースとを有する。
【0063】
制御トランジスタCM12は、電源ノードCVSS2すなわちNチャネルMOSトランジスタM6のソースに結合されるドレインと、接地ノードVSSに結合されるソースと、動作速度検出信号VDET12を受けるゲートとを有する。
【0064】
PチャネルMOSトランジスタM5およびNチャネルMOSトランジスタM6のサイズは、PチャネルMOSトランジスタM3およびNチャネルMOSトランジスタM4のサイズより大きい。
【0065】
[動作]
次に、本発明の第2の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。以下では、基準クロックREFCLK1、REFCLK2、REFCLK3は、この順番に周波数が高いものとして説明する。
【0066】
動作速度検出回路11は、動作クロックCLKの周波数が、基準クロックREFCLK1の周波数以上である場合には、論理ハイレベルの動作速度検出信号VDET11,VDET12を可変ドライブ部VDRV11,VDRV12における制御トランジスタCM11,CM12のゲートへそれぞれ出力する。
【0067】
制御トランジスタCM11,CM12は、論理ハイレベルの動作速度検出信号VDET11,VDET12をそれぞれ受けてオンする。これにより、接地電圧VSSが電源ノードCVSS11,CVSS12すなわちNチャネルMOSトランジスタM4,M6のソースにそれぞれ供給される。したがって、ドライブ部DRV1および可変ドライブ部VDRV11,VDRV12の合計ドライブ能力すなわちドライブ部DRV1および可変ドライブ部VDRV11,VDRV12における各トランジスタの合計サイズが半導体装置102のドライブ能力となる。
【0068】
また、動作速度検出回路11は、動作クロックCLKの周波数が、基準クロックREFCLK1の周波数未満かつ基準クロックREFCLK2の周波数以上である場合には、論理ローレベルの動作速度検出信号VDET11を可変ドライブ部VDRV11における制御トランジスタCM11のゲートへ出力する。また、動作速度検出回路11は、論理ハイレベルの動作速度検出信号VDET12を可変ドライブ部VDRV12における制御トランジスタCM12のゲートへ出力する。
【0069】
制御トランジスタCM11は、論理ローレベルの動作速度検出信号VDET11を受けてオフする。また、制御トランジスタCM12は、論理ハイレベルの動作速度検出信号動作速度検出信号VDET12を受けてオンする。これにより、接地電圧VSSが電源ノードCVSS12すなわちNチャネルMOSトランジスタM6のソースに供給される一方で、接地電圧VSSが電源ノードCVSS11すなわちNチャネルMOSトランジスタM4のソースに供給されなくなる。したがって、ドライブ部DRV1および可変ドライブ部VDRV12の合計ドライブ能力すなわちドライブ部DRV1および可変ドライブ部VDRV12における各トランジスタの合計サイズが半導体装置102のドライブ能力となる。
【0070】
また、動作速度検出回路11は、動作クロックCLKの周波数が、基準クロックREFCLK2の周波数未満かつ基準クロックREFCLK3の周波数以上である場合には、論理ハイレベルの動作速度検出信号VDET11を可変ドライブ部VDRV11における制御トランジスタCM11のゲートへ出力する。また、動作速度検出回路11は、論理ローレベルの動作速度検出信号VDET12を可変ドライブ部VDRV12における制御トランジスタCM12のゲートへ出力する。
【0071】
制御トランジスタCM11は、論理ハイレベルの動作速度検出信号VDET11を受けてオンする。また、制御トランジスタCM12は、論理ローレベルの動作速度検出信号VDET12を受けてオフする。これにより、接地電圧VSSが電源ノードCVSS11すなわちNチャネルMOSトランジスタM4のソースに供給される一方で、接地電圧VSSが電源ノードCVSS12すなわちNチャネルMOSトランジスタM6のソースに供給されなくなる。したがって、ドライブ部DRV1および可変ドライブ部VDRV11の合計ドライブ能力すなわちドライブ部DRV1および可変ドライブ部VDRV11における各トランジスタの合計サイズが半導体装置102のドライブ能力となる。
【0072】
また、動作速度検出回路11は、動作クロックCLKの周波数が、基準クロックREFCLK3の周波数未満である場合には、論理ローレベルの動作速度検出信号VDET11,VDET12を可変ドライブ部VDRV11,VDRV12における制御トランジスタCM11,CM12のゲートへそれぞれ出力する。
【0073】
制御トランジスタCM11,CM12は、論理ローレベルの動作速度検出信号VDET11,VDET12を受けてオフする。これにより、接地電圧VSSが電源ノードCVSS11,CVSS12すなわちNチャネルMOSトランジスタM4,M6のソースにそれぞれ供給されなくなる。したがって、ドライブ部DRV1のドライブ能力すなわちドライブ部DRV1におけるトランジスタのサイズが半導体装置102のドライブ能力となる。
【0074】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第2の実施の形態に係る半導体装置では、半導体装置のドライブ能力を動作速度に応じて適切に設定することができるため、リーク電流による電力消費を半導体装置の動作速度に応じて適切に低減することができる。また、電源供給をオン・オフ制御するための2本の電源ラインCVSS1,CVSS2だけで、半導体装置102のドライブ能力を4段階に調整することができる。
【0075】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0076】
<第3の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてドライブ能力を変更するための構成を変更した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0077】
図6は、本発明の第3の実施の形態に係る半導体装置の構成を示す図である。
図6を参照して、半導体装置103は、動作速度検出回路1と、バックゲート電圧制御回路3と、論理回路2と、ドライブ部DRV21と、可変ドライブ部VDRV21とを備える。ドライブ部DRV21は、PチャネルMOSトランジスタM11と、NチャネルMOSトランジスタM12とを含む。可変ドライブ部VDRV21は、PチャネルMOSトランジスタM13と、NチャネルMOSトランジスタM14とを含む。
【0078】
ドライブ部DRV21および可変ドライブ部VDRV21の各々は、たとえばCMOSインバータである。すなわち、ドライブ部DRV21および可変ドライブ部VDRV21の各々は、入力ノードIN経由で論理回路2から受けた信号の論理レベルを反転させた信号を出力ノードOUTへ出力する。
【0079】
PチャネルMOSトランジスタM11は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源電圧VDDが供給される電源ノードVDDに結合されるソースとを有する。
【0080】
NチャネルMOSトランジスタM12は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM11のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSが供給される接地ノードVSSに結合されるソースとを有する。
【0081】
PチャネルMOSトランジスタM13は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源電圧VDDが供給される電源ノードVDDに結合されるソースと、バックゲート電圧VDDBが供給されるバックゲートとを有する。
【0082】
NチャネルMOSトランジスタM14は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM13のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSが供給される接地ノードVSSに結合されるソースと、バックゲート電圧VSSBが供給されるバックゲートとを有する。
【0083】
動作速度検出回路1は、動作クロックCLKの周波数を検出する。より詳細には、動作速度検出回路1は、動作クロックCLKと基準クロックREFCLKとを比較し、比較結果に基づいて動作速度検出信号VDETをバックゲート電圧制御回路3へ出力する。
【0084】
バックゲート電圧制御回路3は、動作速度検出回路1から受けた動作速度検出信号VDETに基づいて、バックゲート電圧VSSB,VDDBを変更することによりPチャネルMOSトランジスタM13の閾値およびNチャネルMOSトランジスタM14の閾値を変える。
【0085】
可変ドライブ部VDRV21は、バックゲート電圧制御回路3から受けたバックゲート電圧VSSB,VDDBに基づいてドライブ能力を変更する。
【0086】
図7は、本発明の第3の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【0087】
図7を参照して、点線で囲まれたM11〜M14の領域がトランジスタのウエルを示し、Sはトランジスタのソースを示し、Dはトランジスタのドレインを示す。また、ソースSおよびドレインDの境界を含む領域にトランジスタのゲートが形成されている。また、点線で囲まれた各々の領域は、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSS他の領域とウエルの導電型が異なるか、あるいは他の領域のウエルと分離されている。
【0088】
PチャネルMOSトランジスタM11,M13のサイズは略同じである。また、NチャネルMOSトランジスタM12,M14のサイズは略同じである。しかしながら、このような構成に限定するものではなく、PチャネルMOSトランジスタM11,M13のサイズは異なっていてもよいし、NチャネルMOSトランジスタM12,M14のサイズは異なっていてもよい。
【0089】
電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSは、この順番に互いに間隔を隔てて配列されている。電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSは、たとえば略平行に配置される。なお、電源ラインVDDおよびバックゲート電源ラインVDDB1の並びの順番は逆であってもよい。また、接地ラインVSSおよびバックゲート電源ラインVSSB1の並びの順番は逆であってもよい。
【0090】
PチャネルMOSトランジスタM11,M13は、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの延在方向に並んで配置される。NチャネルMOSトランジスタM12,M14は、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの延在方向に並んで配置される。
【0091】
PチャネルMOSトランジスタM11およびNチャネルMOSトランジスタM12は、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの配列方向に並んで配置される。PチャネルMOSトランジスタM13およびNチャネルMOSトランジスタM14は、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの配列方向に並んで配置される。
【0092】
PチャネルMOSトランジスタM11は、コンタクトを介して電源ラインVDDに接続されたN型ウエルを有する。NチャネルMOSトランジスタM12は、コンタクトを介して接地ラインVSSに接続されたP型ウエルを有する。PチャネルMOSトランジスタM13は、コンタクトを介してバックゲート電源ラインVDDB1に接続されたN型ウエルを有する。NチャネルMOSトランジスタM14は、コンタクトを介してバックゲート電源ラインVSSB1に接続されたP型ウエルを有する。ここで、バックゲート電源ラインVDDB1には、バックゲート電圧制御回路3からのバックゲート電圧VDDBが供給される。また、バックゲート電源ラインVSSB1には、バックゲート電圧制御回路3からのバックゲート電圧VSSBが供給される。
【0093】
PチャネルMOSトランジスタM11のN型ウエルとPチャネルMOSトランジスタM13のN型ウエルとは分離されている。NチャネルMOSトランジスタM12のP型ウエルとNチャネルMOSトランジスタM14のP型ウエルとは分離されている。
【0094】
また、半導体装置103は、ドライブ部DRV1および可変ドライブ部VDRV1の組を複数組備える。すなわち、図7では、PチャネルMOSトランジスタM11,M13およびNチャネルMOSトランジスタM12,M14を含む組が1つだけ代表的に示されているが、たとえば、この組が複数組存在し、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの延在方向に並んで配置されている。なお、図7において示されているトランジスタの組を電源ラインVDDまたはバックゲート電源ラインVDDB1において折り返すか、あるいは接地ラインVSSまたはバックゲート電源ラインVSSB1において折り返すように配置された別のトランジスタの組が存在する構成であってもよい。この場合、上記トランジスタの複数組が電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの配列方向に配置される。
【0095】
[動作]
次に、本発明の第3の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。
【0096】
動作速度検出回路1は、動作クロックCLKの周波数が高い場合、すなわち基準クロックREFCLKの周波数よりも動作クロックCLKの周波数の方が高い場合には、論理ローレベルの動作速度検出信号VDETをバックゲート電圧制御回路3へ出力する。
【0097】
バックゲート電圧制御回路3は、論理ローレベルの動作速度検出信号VDETを受けると、PチャネルMOSトランジスタM13のバックゲートに供給するバックゲート電圧VDDBを電源電圧VDDとし、かつNチャネルMOSトランジスタM14のバックゲートに供給するバックゲート電圧VSSBを接地電圧VSSとする。この場合、PチャネルMOSトランジスタM13およびNチャネルMOSトランジスタM14は、ゲートにおいて受ける信号の論理レベルに応じてオン・オフする。したがって、ドライブ部DRV1および可変ドライブ部VDRV21の合計ドライブ能力すなわちドライブ部DRV1および可変ドライブ部VDRV21における各トランジスタの合計サイズが半導体装置103のドライブ能力となる。すなわち、半導体装置103のドライブ能力を半導体装置103の高速動作にあわせて大きく設定することができる。
【0098】
一方、動作クロックCLKの周波数が低い場合、すなわち基準クロックREFCLKの周波数よりも動作クロックCLKの周波数の方が低い場合には、動作速度検出回路1は、論理ハイレベルの動作速度検出信号VDETをバックゲート電圧制御回路3へ出力する。
【0099】
バックゲート電圧制御回路3は、論理ハイレベルの動作速度検出信号VDETを受けて、PチャネルMOSトランジスタM13のバックゲートに供給するバックゲート電圧VDDBを電源電圧VDDよりも高くし、かつNチャネルMOSトランジスタM14のバックゲートに供給するバックゲート電圧VSSBを接地電圧VSSよりも低くする。そうすると、PチャネルMOSトランジスタM13およびNチャネルMOSトランジスタM14は、閾値電圧の絶対値が大きくなるため、ゲートにおいて受ける信号の論理レベルに関わらずオフする。
【0100】
これにより、ドライブ部DRV1のドライブ能力すなわちドライブ部DRV1におけるトランジスタのサイズが半導体装置103のドライブ能力となる。すなわち、半導体装置103のドライブ能力を半導体装置103の低速動作にあわせて小さく設定することができる。
【0101】
そして、この場合、電源電圧VDDによるリーク電流がPチャネルMOSトランジスタM13を通して流れず、また、接地電圧VSSによるリーク電流がNチャネルMOSトランジスタM14を通して流れなくなることから、リーク電流による電力消費を低減することができる。
【0102】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第3の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。
【0103】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0104】
<第4の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて可変ドライブ部におけるトランジスタのサイズを大きくした半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0105】
図8は、本発明の第4の実施の形態に係る半導体装置の概略レイアウトを示す図である。図8の見方は図3と同様であるため、ここでは詳細な説明を繰り返さない。
【0106】
図8を参照して、半導体装置104は、第1の実施の形態に係る半導体装置と比べて、PチャネルMOSトランジスタM3の代わりにPチャネルMOSトランジスタM3A,M3B,M3Cを備え、また、NチャネルMOSトランジスタM4の代わりにNチャネルMOSトランジスタM4A,M4B,M4Cを備える。
【0107】
PチャネルMOSトランジスタM3A,M3B,M3Cのサイズは、PチャネルMOSトランジスタM1のサイズと略同じである。また、NチャネルMOSトランジスタM4A,M4B,M4Cのサイズは、NチャネルMOSトランジスタM2のサイズと略同じである。すなわち、半導体装置104では、可変ドライブ部VDRV1のドライブ能力は、ドライブ部DRV1の略3倍である。
【0108】
電源ラインVDD、接地ラインVSSおよび電源ラインCVDDは、この順番に互いに間隔を隔てて配列されている。電源ラインVDD、接地ラインVSSおよび電源ラインCVDDは、たとえば略平行に配置される。
【0109】
PチャネルMOSトランジスタM1,M3Aは、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0110】
NチャネルMOSトランジスタM2,M4Aは、PチャネルMOSトランジスタM1,M3Aと接地ラインVSSとの間に、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0111】
PチャネルMOSトランジスタM3B,M3Cは、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0112】
NチャネルMOSトランジスタM4B,M4Cは、PチャネルMOSトランジスタM3B,M3Cと接地ラインVSSとの間に、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0113】
PチャネルMOSトランジスタM1、NチャネルMOSトランジスタM2,M4BおよびPチャネルMOSトランジスタM3Bは、この順番に電源ラインVDDから電源ラインCVDDへの配列方向に並んで配置される。
【0114】
PチャネルMOSトランジスタM3A、NチャネルMOSトランジスタM4A,M4CおよびPチャネルMOSトランジスタM3Cは、この順番に電源ラインVDDから電源ラインCVDDへの配列方向に並んで配置される。
【0115】
PチャネルMOSトランジスタM1は、コンタクトを介して電源ラインVDDに接続されたN型ウエルを有する。
【0116】
NチャネルMOSトランジスタM2,M4A,M4B,M4Cは、コンタクトを介して接地ラインVSSに接続された共通のP型ウエルを有する。
【0117】
PチャネルMOSトランジスタM3B,M3Cは、コンタクトを介して電源ラインCVDDに接続された共通のN型ウエルを有する。
【0118】
PチャネルMOSトランジスタM3Aは、NチャネルMOSトランジスタM4A,M4Cの上方を通る配線およびコンタクトを介して電源ラインCVDDに接続されたN型ウエルを有する。このような構成により、可変ドライブ部VDRV1内の配線のみでPチャネルMOSトランジスタM3Aのソースおよびウエルと電源ラインCVDDとを接続することができる。
【0119】
PチャネルMOSトランジスタM1のN型ウエルとPチャネルMOSトランジスタM3AのN型ウエルとは分離されている。
【0120】
また、図8では、PチャネルMOSトランジスタM1,M3A,M3B,M3CおよびNチャネルMOSトランジスタM2,M4A,M4B,M4Cを含む組が1つだけ代表的に示されている。しかしながら、この組が複数組存在し、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置されている構成であってもよい。
【0121】
電源ラインVDD、接地ラインVSSおよび電源ラインCVDDと、PチャネルMOSトランジスタM1,M3A,M3B,M3CおよびNチャネルMOSトランジスタM2,M4A,M4B,M4Cとを含むドライブトランジスタ領域が、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの配列方向に繰り返し配置される。このドライブトランジスタ領域内において、接地ラインVSSは共有されている。
【0122】
そして、隣り合うドライブトランジスタ領域は、電源ラインVDDまたは電源ラインCVDDについて対称になるように配置され、かつ隣り合うドライブトランジスタ領域は電源ラインVDDまたは電源ラインCVDDを共有している。
【0123】
ところで、特許文献1〜3記載の構成では、トランジスタへの電源供給を制御するための電源ラインが別途必要となるため、半導体装置の面積が増大してしまうという問題点があった。
【0124】
しかしながら、本発明の第4の実施の形態に係る半導体装置では、図8に示すレイアウトにより、ドライブトランジスタ領域内において、接地ラインVSSが共有されている。また、隣り合うドライブトランジスタ領域は電源ラインVDDまたは電源ラインCVDDを共有している。したがって、本発明の第4の実施の形態に係る半導体装置では、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【0125】
また、たとえば、ドライブ部DRV1における各トランジスタと、可変ドライブ部VDRV1における各トランジスタとを電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの配列方向に並べて配置する構成が考えられる。しかしながら、このような構成では、ドライブ部DRV1側の領域にデッドスペースが生じてしまう。
【0126】
しかしながら、本発明の第4の実施の形態に係る半導体装置では、図8に示すレイアウトにより、デッドスペースが生じることを防ぐことができ、半導体装置の小型化を図ることができる。
【0127】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第4の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。
【0128】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0129】
<第5の実施の形態>
本実施の形態は、第4の実施の形態に係る半導体装置と比べてレイアウトを変更した半導体装置に関する。以下で説明する内容以外は第4の実施の形態に係る半導体装置と同様である。
【0130】
図9は、本発明の第5の実施の形態に係る半導体装置の概略レイアウトを示す図である。図9の見方は図3と同様であるため、ここでは詳細な説明を繰り返さない。
【0131】
図9を参照して、半導体装置105は、第1の実施の形態に係る半導体装置と比べて、PチャネルMOSトランジスタM3の代わりにPチャネルMOSトランジスタM3A,M3B,M3C,M3Dを備え、また、NチャネルMOSトランジスタM4の代わりにNチャネルMOSトランジスタM4A,M4B,M4C,M4Dを備える。
【0132】
PチャネルMOSトランジスタM3A,M3B,M3C,M3Dのサイズは、PチャネルMOSトランジスタM1のサイズと略同じである。また、NチャネルMOSトランジスタM4A,M4B,M4C,M4Dのサイズは、NチャネルMOSトランジスタM2のサイズと略同じである。すなわち、半導体装置104では、可変ドライブ部VDRV1のドライブ能力は、ドライブ部DRV1の略4倍である。
【0133】
電源ラインVDD、接地ラインVSSおよび電源ラインCVDDは、この順番に互いに間隔を隔てて配列されている。電源ラインVDD、接地ラインVSSおよび電源ラインCVDDは、たとえば略平行に配置される。
【0134】
PチャネルMOSトランジスタM1およびNチャネルMOSトランジスタM4Bは、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0135】
NチャネルMOSトランジスタM2,M4Dは、PチャネルMOSトランジスタM1およびNチャネルMOSトランジスタM4Bと接地ラインVSSとの間に、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0136】
PチャネルMOSトランジスタM3A,M3Dは、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0137】
NチャネルMOSトランジスタM4AおよびPチャネルMOSトランジスタM3Bは、PチャネルMOSトランジスタM3A,M3Dと接地ラインVSSとの間に、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0138】
PチャネルMOSトランジスタM1、NチャネルMOSトランジスタM2,M4AおよびPチャネルMOSトランジスタM3Aは、この順番に電源ラインVDDから電源ラインCVDDへの配列方向に並んで配置される。
【0139】
NチャネルMOSトランジスタM4B,M4C、M4DおよびPチャネルMOSトランジスタM3B,M3C,M3Dは、この順番に電源ラインVDDから電源ラインCVDDへの配列方向に並んで配置される。
【0140】
PチャネルMOSトランジスタM1は、コンタクトを介して電源ラインVDDに接続されたN型ウエルを有する。
【0141】
NチャネルMOSトランジスタM2,M4A,M4B,M4C,M4Dは、コンタクトを介して接地ラインVSSに接続された共通のP型ウエルを有する。
【0142】
PチャネルMOSトランジスタM3A,M3B,M3C,M3Dは、コンタクトを介して電源ラインCVDDに接続された共通のN型ウエルを有する。
【0143】
このような構成により、本発明の第4の実施の形態に係る半導体装置におけるPチャネルMOSトランジスタM3Aと電源ラインCVDDとを接続するためのNチャネルMOSトランジスタM4A,M4Cの上方を通る配線が不要となるため、配線構造の簡素化を図ることができる。さらに、PチャネルMOSトランジスタM3A,M3B,M3C,M3Dが共通のN型ウエルを有することから、本発明の第4の実施の形態に係る半導体装置と比べてウエル間の電位のばらつきを防ぐことができる。
【0144】
また、図9では、PチャネルMOSトランジスタM1,M3A,M3B,M3C,M3DおよびNチャネルMOSトランジスタM2,M4A,M4B,M4C,M4Dを含む組が1つだけ代表的に示されている。しかしながら、この組が複数組存在し、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置されている構成であってもよい。
【0145】
電源ラインVDD、接地ラインVSSおよび電源ラインCVDDと、チャネルMOSトランジスタM1,M3A,M3B,M3C,M3DおよびNチャネルMOSトランジスタM2,M4A,M4B,M4C,M4Dとを含むドライブトランジスタ領域が、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの配列方向に繰り返し配置される。このドライブトランジスタ領域内において、接地ラインVSSは共有されている。
【0146】
そして、隣り合うドライブトランジスタ領域は、電源ラインVDDまたは電源ラインCVDDについて対称になるように配置され、かつ隣り合うドライブトランジスタ領域は電源ラインVDDまたは電源ラインCVDDを共有している。
【0147】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第5の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。また、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【0148】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0149】
<第6の実施の形態>
本実施の形態は、第3の実施の形態に係る半導体装置と比べて可変ドライブ部におけるトランジスタのサイズを大きくした半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
【0150】
図10は、本発明の第6の実施の形態に係る半導体装置の概略レイアウトを示す図である。図10の見方は図7と同様であるため、ここでは詳細な説明を繰り返さない。
【0151】
図10を参照して、半導体装置106は、第3の実施の形態に係る半導体装置と比べて、PチャネルMOSトランジスタM13の代わりにPチャネルMOSトランジスタM13A,M13B,M13Cを備え、また、NチャネルMOSトランジスタM14の代わりにNチャネルMOSトランジスタM14A,M14B,M14Cを備える。
【0152】
PチャネルMOSトランジスタM13A,M13B,M13Cのサイズは、PチャネルMOSトランジスタM11のサイズと略同じである。また、NチャネルMOSトランジスタM14A,M14B,M14Cのサイズは、NチャネルMOSトランジスタM12のサイズと略同じである。すなわち、半導体装置106では、可変ドライブ部VDRV21のドライブ能力は、ドライブ部DRV21の略3倍である。
【0153】
電源電圧VDDが供給される電源ラインVDD、および接地電圧VSSが供給される接地ラインVSSは、互いに間隔を隔てて配列されている。電源ラインVDDおよび接地ラインVSSは、たとえば略平行に配置される。
【0154】
PチャネルMOSトランジスタM11,M13Aは、電源ラインVDDおよび接地ラインVSSの延在方向に並んで配置される。
【0155】
NチャネルMOSトランジスタM12,M14Aは、PチャネルMOSトランジスタM11,M13Aと接地ラインVSSとの間に、電源ラインVDDおよび接地ラインVSSの延在方向に並んで配置される。
【0156】
PチャネルMOSトランジスタM13B,M13Cは、接地ラインVSSに対してPチャネルMOSトランジスタM11,M13AおよびNチャネルMOSトランジスタM12,M14Aの反対側に、電源ラインVDDおよび接地ラインVSSの延在方向に並んで配置される。
【0157】
NチャネルMOSトランジスタM14B,M14Cは、PチャネルMOSトランジスタM13B,M13Cと接地ラインVSSとの間に、電源ラインVDDおよび接地ラインVSSの延在方向に並んで配置される。
【0158】
PチャネルMOSトランジスタM11、NチャネルMOSトランジスタM12,M14BおよびPチャネルMOSトランジスタM13Bは、この順番に電源ラインVDDおよび接地ラインVSSの配列方向に並んで配置される。
【0159】
PチャネルMOSトランジスタM13A、NチャネルMOSトランジスタM14A,M14CおよびPチャネルMOSトランジスタM13Cは、この順番に電源ラインVDDおよび接地ラインVSSの配列方向に並んで配置される。
【0160】
PチャネルMOSトランジスタM11は、コンタクトを介して電源ラインVDDに接続されたN型ウエルを有する。
【0161】
NチャネルMOSトランジスタM12は、コンタクトを介して接地ラインVSSに接続されたP型ウエルを有する。
【0162】
NチャネルMOSトランジスタM14A,M14B,M14Cは、コンタクトを介してバックゲート電源ラインVSSB1に接続された共通のP型ウエルを有する。
【0163】
PチャネルMOSトランジスタM13B,M13Cは、コンタクトを介してバックゲート電源ラインVDDB1に接続された共通のN型ウエルを有する。
【0164】
PチャネルMOSトランジスタM11のN型ウエルとPチャネルMOSトランジスタM13AのN型ウエルとは分離されている。また、NチャネルMOSトランジスタM12のP型ウエルとNチャネルMOSトランジスタM14A,M14B,M14CのP型ウエルとは分離されている。
【0165】
また、図10では、PチャネルMOSトランジスタM11,M13A,M13B,M13CおよびNチャネルMOSトランジスタM12,M14A,M14B,M14Cを含む組が電源ラインVDDおよび接地ラインVSSの延在方向に2つだけ代表的に示されている。しかしながら、たとえばこの組は3組以上存在していてもよく、電源ラインVDDおよび接地ラインVSSの延在方向に並んで配置されている構成であってもよい。また、この複数組が配置されている領域の端部に設けられた2個のコンタクトを介して、NチャネルMOSトランジスタM14A,M14B,M14CのP型ウエルとバックゲート電源ラインVSSB1、およびPチャネルMOSトランジスタM13B,M13CのN型ウエルとバックゲート電源ラインVDDB1がそれぞれ接続される。
【0166】
電源ラインVDDおよび接地ラインVSSと、PチャネルMOSトランジスタM11,M13A,M13B,M13CおよびNチャネルMOSトランジスタM12,M14A,M14B,M14Cとを含むドライブトランジスタ領域が、電源ラインVDDおよび接地ラインVSSの配列方向に繰り返し配置される。このドライブトランジスタ領域内において、接地ラインVSSは共有されている。
【0167】
そして、隣り合うドライブトランジスタ領域は、電源ラインVDDを共有している。すなわち、隣り合う一方のドライブトランジスタ領域の電源ラインVDDと他方のドライブトランジスタ領域の電源ラインVDDとは共通である。
【0168】
また、PチャネルMOSトランジスタM13Aは、隣のドライブトランジスタ領域のPチャネルMOSトランジスタM13B,M13CのN型ウエルを介してバックゲート電源ラインVDDB1に接続されたN型ウエルを有する。すなわち、隣り合う一方のドライブトランジスタ領域におけるPチャネルMOSトランジスタM13Aと、他方のドライブトランジスタ領域におけるPチャネルMOSトランジスタM13B,M13Cとは、共通のN型ウエルを有する。
【0169】
このような構成により、PチャネルMOSトランジスタM13Aとバックゲート電源ラインVDDB1とを接続するためのNチャネルMOSトランジスタM14A,M14Cの上方を通る配線が不要となるため、配線構造の簡素化を図ることができる。さらに、PチャネルMOSトランジスタM13A,M13B,M13Cが共通のN型ウエルを有することから、ウエル間の電位のばらつきを防ぐことができる。
【0170】
その他の構成および動作は第3の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第6の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。また、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【0171】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0172】
<第7の実施の形態>
本実施の形態は、第6の実施の形態に係る半導体装置と比べてバックゲート電源ラインを増やした半導体装置に関する。以下で説明する内容以外は第6の実施の形態に係る半導体装置と同様である。
【0173】
図11は、本発明の第7の実施の形態に係る半導体装置の概略レイアウトを示す図である。図11の見方は図10と同様であるため、ここでは詳細な説明を繰り返さない。
【0174】
図11を参照して、半導体装置107は、第6の実施の形態に係る半導体装置と比べて、さらに、バックゲート電源ラインVDDB2,VSSB2を備える。
【0175】
バックゲート電源ラインVDDB2には、バックゲート電圧制御回路3からのバックゲート電圧VDDBが供給される。また、バックゲート電源ラインVSSB2には、バックゲート電圧制御回路3からのバックゲート電圧VSSBが供給される。
【0176】
バックゲート電源ラインVDDB2,VSSB2は、電源ラインVDDおよび接地ラインVSSの配列方向に延在するように配置されている。また、バックゲート電源ラインVDDB2,VSSB2は、電源ラインVDDおよび接地ラインVSSの配置される第1配線層より上層の第2配線層に配置される。
【0177】
NチャネルMOSトランジスタM14A,M14B,M14Cは、コンタクトを介してバックゲート電源ラインVSSB1に接続され、かつスルーホール、第1配線層における配線およびコンタクトを介してバックゲート電源ラインVSSB2に接続された共通のP型ウエルを有する。
【0178】
PチャネルMOSトランジスタM13B,M13Cは、コンタクトを介してバックゲート電源ラインVDDB1に接続され、かつスルーホール、第1配線層における配線およびコンタクトを介してバックゲート電源ラインVDDB2に接続された共通のN型ウエルを有する。
【0179】
PチャネルMOSトランジスタM13Aは、隣のドライブトランジスタ領域のPチャネルMOSトランジスタM13B,M13CのN型ウエルを介してバックゲート電源ラインVDDB1,VDDB2に接続されたN型ウエルを有する。
【0180】
このような構成により、バックゲート電源を強化するために新たなバックゲート電源ラインを電源ラインVDDおよび接地ラインVSSの延在方向に追加する構成と比べて、バックゲート電源ラインの本数および配置場所の自由度を高めることができるため、バックゲート電源の強化を図り、かつ配線による面積増大を低減することができる。
【0181】
その他の構成および動作は第6の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第7の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。また、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【0182】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0183】
【図1】本発明の第1の実施の形態に係る半導体装置の構成を示すブロック図である。
【図2】本発明の第1の実施の形態に係る半導体装置におけるドライブ部DRV1および可変ドライブ部VDRV1の構成を示す回路図である。
【図3】本発明の第1の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図4】本発明の第2の実施の形態に係る半導体装置の構成を示す図である。
【図5】本発明の第2の実施の形態に係る半導体装置におけるドライブ部DRV1および可変ドライブ部VDRV11,VDRV12の構成を示す回路図である。
【図6】本発明の第3の実施の形態に係る半導体装置の構成を示す図である。
【図7】本発明の第3の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図8】本発明の第4の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図9】本発明の第5の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図10】本発明の第6の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図11】本発明の第7の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【符号の説明】
【0184】
1,11 動作速度検出回路、2 論理回路、3 バックゲート電圧制御回路、101〜107 半導体装置、DRV1,DRV21 ドライブ部、VDRV1,VDRV11,VDRV12,VDRV21 可変ドライブ部、M1,M3,M5,M11,M13,M3A,M3B,M3C,M3D,M13A,M13B,M13C PチャネルMOSトランジスタ、M2,M4,M6,M12,M14,M4A,M4B,M4C,M4D,M14A,M14B,M14C NチャネルMOSトランジスタ、CM1,CM11,CM12 制御トランジスタ、VDD,CVDD 電源ライン、VSS 接地ライン、VDDB1,VDDB2,VSSB1,VSSB2 バックゲート電源ライン。
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、トランジスタのリーク電流を低減する半導体装置に関する。
【背景技術】
【0002】
トランジスタのリーク電流を低減する方法としては、たとえば、スタンバイ時のリーク電流を低減するMTCMOS(Multi Threshold Voltage Complementary Metal Oxide Semiconductor)回路、および動作時のリーク電流を低減するVTCMOS(Variable Threshold Voltage Complementary Metal Oxide Semiconductor)回路があげられる。
【0003】
MTCMOS回路の一例として、たとえば、特許文献1には、以下のような構成が開示されている。すなわち、マスタフリップフロップ及びスレーブフリップフロップを備えたマスタスレーブ型フリップフロップにおいて、マスタフリップフロップには、閾値が低いトランジスタにより構成され、かつ遮断可能な電源に接続されるインバータを用いる。これにより、待機時の消費電力を削減する一方で、動作速度の低下を抑えることができる。また、スレーブフリップフロップには、高めの閾値のトランジスタで出力を駆動するインバータを用いる。これにより、リーク電流が少なくなるため、待機時にも通常動作させることができることから、記憶しているデータが失われることがない。
【0004】
また、MTCMOS回路の他の例として、たとえば、特許文献2には、以下のような構成が開示されている。すなわち、2個の組合せ回路の各々は、低閾値電圧のトランジスタにより構成された論理回路と、この論理回路と電源線との間に接続され、制御信号に応じてオン・オフされるトランジスタとにより構成されている。2個の組合せ回路の出力端にそれぞれ接続された2個のフリップフロップ回路が制御信号に応じてデータを取り込む時のみ、この制御信号により組合せ回路をアクティブとしている。したがって、組合せ回路にはデータを出力する時だけ電源が供給され、その他の時は電源が供給されていないため、リーク電流を削減することができる。
【0005】
また、VTCMOS回路の一例として、たとえば、特許文献3には、基板バイアス制御レギュレータにより基板電圧を可変とすることにより、リーク電流を抑え低消費電力化する構成が開示されている。
【特許文献1】特開平11−284493号公報
【特許文献2】特開2002−110920号公報
【特許文献3】特開2002−111470号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1および2記載の構成は、MTCMOS回路の一例であるため、動作時におけるリーク電流を低減するための構成ではない。また、特許文献2記載の構成では、動作時すなわちデータを出力する時には論理回路が含むすべてのトランジスタが常に動作している。このため、フリップフロップ回路を低速で動作させる場合には、動作時の消費電力の中でリーク電流による消費電力の占める割合が増大してしまうという問題点があった。
【0007】
また、特許文献1〜3記載の構成では、トランジスタへの電源供給を制御するための電源ラインが別途必要となるため、半導体装置の面積が増大してしまうという問題点があった。
【0008】
それゆえに、本発明の目的は、動作時におけるトランジスタのリーク電流を低減することが可能な半導体装置を提供することである。
【0009】
また、本発明の他の目的は、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0010】
本発明の一実施例の形態の半導体装置は、要約すれば、入力ノードに結合される制御電極と、出力ノードに結合される導通電極とを有する第1のトランジスタと、入力ノードに結合される制御電極と、出力ノードに結合される導通電極とを有する第2のトランジスタとを備える。そして、第2のトランジスタへの電源電圧供給がオン・オフ可能であるか、あるいは第2のトランジスタのバックゲート電位が変更可能である。
【発明の効果】
【0011】
本発明の一実施例の形態によれば、半導体装置の動作速度に応じて第2のトランジスタへの電源電圧供給をオン・オフするか、あるいは第2のトランジスタのバックゲート電位を変更することにより、半導体装置のドライブ能力を変更することができる。
【0012】
したがって、動作時におけるトランジスタのリーク電流を低減することができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0014】
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示すブロック図である。
【0015】
図1を参照して、半導体装置101は、動作速度検出回路1と、論理回路2と、ドライブ部DRV1と、可変ドライブ部VDRV1とを備える。
【0016】
論理回路2は、外部から受けた動作クロックCLKに基づいて信号処理を行ない、入力ノードIN経由でドライブ部DRV1および可変ドライブ部VDRV1へ動作クロックCLKに同期した信号を出力する。
【0017】
ドライブ部DRV1および可変ドライブ部VDRV1の各々は、たとえばCMOSインバータである。すなわち、ドライブ部DRV1および可変ドライブ部VDRV1の各々は、入力ノードIN経由で論理回路2から受けた信号の論理レベルを反転させた信号を出力ノードOUTへ出力する。
【0018】
動作速度検出回路1は、動作クロックCLKの周波数を検出する。より詳細には、動作速度検出回路1は、動作クロックCLKと基準クロックREFCLKとを比較し、比較結果に基づいて動作速度検出信号VDETを可変ドライブ部VDRV1へ出力する。
【0019】
可変ドライブ部VDRV1は、動作速度検出回路1から受けた動作速度検出信号VDETに基づいて、論理回路2から受けた信号の反転出力動作を行なうか否かを切り替える。
【0020】
図2は、本発明の第1の実施の形態に係る半導体装置におけるドライブ部DRV1および可変ドライブ部VDRV1の構成を示す回路図である。
【0021】
図2を参照して、ドライブ部DRV1は、PチャネルMOSトランジスタM1と、NチャネルMOSトランジスタM2とを含む。可変ドライブ部VDRV1は、PチャネルMOSトランジスタM3と、NチャネルMOSトランジスタM4と、制御トランジスタCM1とを含む。制御トランジスタCM1は、たとえばPチャネルMOSトランジスタである。
【0022】
PチャネルMOSトランジスタM1は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源電圧VDDが供給される電源ノードVDDに結合されるソースとを有する。
【0023】
NチャネルMOSトランジスタM2は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM1のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSが供給される接地ノードVSSに結合されるソースとを有する。
【0024】
PチャネルMOSトランジスタM3は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源電圧VDDの供給がオン・オフ制御される電源ノードCVDDに結合されるソースとを有する。
【0025】
制御トランジスタCM1は、電源ノードCVDDすなわちPチャネルMOSトランジスタM3のソースに結合されるドレインと、電源ノードVDDに結合されるソースと、動作速度検出信号VDETを受けるゲートとを有する。
【0026】
NチャネルMOSトランジスタM4は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM3のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSが供給される接地ノードVSSに結合されるソースとを有する。
【0027】
図3は、本発明の第1の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【0028】
図3を参照して、点線で囲まれたM1〜M4の領域がトランジスタのウエルを示し、Sはトランジスタのソースを示し、Dはトランジスタのドレインを示す。また、ソースSおよびドレインDの境界を含む領域にトランジスタのゲートが形成されている。また、点線で囲まれた各々の領域は、他の領域とウエルの導電型が異なるか、あるいは他の領域のウエルと分離されている。
【0029】
PチャネルMOSトランジスタM1,M3のサイズは略同じである。また、NチャネルMOSトランジスタM2,M4のサイズは略同じである。しかしながら、このような構成に限定するものではなく、PチャネルMOSトランジスタM1,M3のサイズは異なっていてもよいし、NチャネルMOSトランジスタM2,M4のサイズは異なっていてもよい。
【0030】
電源ラインVDD、電源ラインCVDDおよび接地ラインVSSは、この順番に互いに間隔を隔てて配列されている。電源ラインVDD、電源ラインCVDDおよび接地ラインVSSは、たとえば略平行に配置される。なお、電源ラインVDDおよび電源ラインCVDDの並びの順番は逆であってもよい。
【0031】
PチャネルMOSトランジスタM1,M3は、電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの延在方向に並んで配置される。NチャネルMOSトランジスタM2,M4は、電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの延在方向に並んで配置される。
【0032】
PチャネルMOSトランジスタM1およびNチャネルMOSトランジスタM2は、電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの配列方向に並んで配置される。PチャネルMOSトランジスタM3およびNチャネルMOSトランジスタM4は、電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの配列方向に並んで配置される。
【0033】
PチャネルMOSトランジスタM1は、コンタクトを介して電源ラインVDDに接続されたN型ウエルを有する。NチャネルMOSトランジスタM2は、コンタクトを介して接地ラインVSSに接続されたP型ウエルを有する。PチャネルMOSトランジスタM3は、コンタクトを介して電源ラインCVDDに接続されたN型ウエルを有する。NチャネルMOSトランジスタM4は、コンタクトを介して接地ラインVSSに接続されたP型ウエルを有する。
【0034】
PチャネルMOSトランジスタM1のN型ウエルとPチャネルMOSトランジスタM3のN型ウエルとは分離されている。NチャネルMOSトランジスタM2のP型ウエルとNチャネルMOSトランジスタM4のP型ウエルとは分離されている。
【0035】
また、半導体装置101は、ドライブ部DRV1および可変ドライブ部VDRV1の組を複数組備える。すなわち、図3では、PチャネルMOSトランジスタM1,M3およびNチャネルMOSトランジスタM2,M4を含む組が1つだけ代表的に示されているが、たとえば、この組が複数組存在し、電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの延在方向に並んで配置されている。なお、図3において示されているトランジスタの組を電源ラインVDDまたは電源ラインCVDDにおいて折り返すか、あるいは接地ラインVSSにおいて折り返すように配置された別のトランジスタの組が存在する構成であってもよい。この場合、上記トランジスタの複数組が電源ラインVDD、電源ラインCVDDおよび接地ラインVSSの配列方向に配置される。
【0036】
ここで、制御トランジスタCM1のサイズは、PチャネルMOSトランジスタM1,M3およびNチャネルMOSトランジスタM2,M4の各々のサイズよりも大きい。これにより、複数個のPチャネルMOSトランジスタM3のソースへの電源電圧VDDの供給を確実にオン・オフすることができる。また、半導体装置101の配線層は基板領域と比べてスペース的に余裕があるため、小さいサイズの制御トランジスタCM1を複数個配置する構成と比べて半導体装置101の小型化を図ることができる。
【0037】
[動作]
次に、本発明の第1の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。
【0038】
動作速度検出回路1は、動作クロックCLKの周波数が高い場合、すなわち基準クロックREFCLKの周波数よりも動作クロックCLKの周波数の方が高い場合には、論理ローレベルの動作速度検出信号VDETを可変ドライブ部VDRV1における制御トランジスタCM1のゲートへ出力する。
【0039】
制御トランジスタCM1は、論理ローレベルの動作速度検出信号VDETを受けてオンする。これにより、電源電圧VDDが電源ノードCVDDすなわちPチャネルMOSトランジスタM3のソースに供給される。したがって、ドライブ部DRV1および可変ドライブ部VDRV1の合計ドライブ能力すなわちドライブ部DRV1および可変ドライブ部VDRV1における各トランジスタの合計サイズが半導体装置101のドライブ能力となる。すなわち、半導体装置101のドライブ能力を半導体装置101の高速動作にあわせて大きく設定することができる。
【0040】
一方、動作クロックCLKの周波数が低い場合、すなわち基準クロックREFCLKの周波数よりも動作クロックCLKの周波数の方が低い場合には、論理回路2から出力される信号の周波数も低くなる。この場合、高速スイッチングのための遷移時間および遅延時間を満たすような大きいサイズのトランジスタを構成することは不要である。
【0041】
このため、動作速度検出回路1は、論理ハイレベルの動作速度検出信号VDETを可変ドライブ部VDRV1における制御トランジスタCM1のゲートへ出力する。
【0042】
制御トランジスタCM1は、論理ハイレベルの動作速度検出信号VDETを受けてオフする。これにより、電源電圧VDDが電源ノードCVDDすなわちPチャネルMOSトランジスタM3のソースに供給されなくなる。したがって、ドライブ部DRV1のドライブ能力すなわちドライブ部DRV1におけるトランジスタのサイズが半導体装置101のドライブ能力となる。すなわち、半導体装置101のドライブ能力を半導体装置101の低速動作にあわせて小さく設定することができる。
【0043】
そして、この場合、電源電圧VDDがPチャネルMOSトランジスタM3のソースに供給されなくなるため、電源電圧VDDによるリーク電流がPチャネルMOSトランジスタM3を通して流れなくなることから、リーク電流による電力消費を低減することができる。
【0044】
ところで、特許文献1および2記載の構成は、MTCMOS回路の一例であるため、動作時におけるリーク電流を低減するための構成ではない。また、特許文献2記載の構成では、動作時にはすべてのトランジスタが常に動作しているため、低速で動作させる場合には、動作時の消費電力の中でリーク電流による消費電力の占める割合が増大してしまうという問題点があった。
【0045】
しかしながら、本発明の第1の実施の形態に係る半導体装置では、ドライブ部DRV1におけるトランジスタは、クロックCLKに同期した信号を受ける入力ノードINに結合されるゲートと、出力ノードに結合されるドレインまたはソースとを有する。可変ドライブ部VDRV1におけるPチャネルMOSトランジスタM3は、入力ノードINに結合されるゲートと、出力ノードに結合されるドレインと、電源ノードVDDに結合されるソースとを有する。そして、可変ドライブ部VDRV1は、電源ノードVDDとPチャネルMOSトランジスタM3のソースとの間に接続され、クロックCLKの周波数検出結果を示す動作速度検出信号VDETに基づいてオン・オフされる制御トランジスタCM1とを備える。
【0046】
このような構成により、半導体装置の動作速度に応じて適切に可変ドライブ部VDRV1におけるトランジスタへの電源電圧供給をオン・オフ制御することができる。したがって、本発明の第1の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。
【0047】
なお、本発明の第1の実施の形態に係る半導体装置では、ドライブ部DRV1および可変ドライブ部VDRV1はインバータであるとしたが、これに限定するものではない。ドライブ部DRV1および可変ドライブ部VDRV1はバッファであってもよいし、また、トランジスタをそれぞれ1個だけ含む構成であってもよい。
【0048】
また、本発明の第1の実施の形態に係る半導体装置では、ドライブ部DRV1および可変ドライブ部VDRV1が含むトランジスタはMOSトランジスタであるとしたが、これに限定するものではなく、たとえばバイポーラトランジスタであってもよい。
【0049】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0050】
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて可変ドライブ部を増やした半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0051】
図4は、本発明の第2の実施の形態に係る半導体装置の構成を示す図である。
図4を参照して、半導体装置102は、動作速度検出回路11と、論理回路2と、ドライブ部DRV1と、可変ドライブ部VDRV11,VDRV12とを備える。
【0052】
ドライブ部DRV1および可変ドライブ部VDRV11,VDRV12の各々は、たとえばCMOSインバータである。すなわち、ドライブ部DRV1および可変ドライブ部VDRV11,VDRV12の各々は、入力ノードIN経由で論理回路2から受けた信号の論理レベルを反転させた信号を出力ノードOUTへ出力する。
【0053】
動作速度検出回路11は、動作クロックCLKの周波数を検出する。より詳細には、動作速度検出回路11は、動作クロックCLKと基準クロックREFCLK1〜REFCLK3とを比較し、比較結果に基づいて動作速度検出信号VDET11,VDET12を可変ドライブ部VDRV11,VDRV12へそれぞれ出力する。
【0054】
可変ドライブ部VDRV11は、動作速度検出回路1から受けた動作速度検出信号VDET11に基づいて、論理回路2から受けた信号の反転出力動作を行なうか否かを切り替える。
【0055】
可変ドライブ部VDRV12は、動作速度検出回路11から受けた動作速度検出信号VDET12に基づいて、論理回路2から受けた信号の反転出力動作を行なうか否かを切り替える。
【0056】
図5は、本発明の第2の実施の形態に係る半導体装置におけるドライブ部DRV1および可変ドライブ部VDRV11,VDRV12の構成を示す回路図である。
【0057】
図5を参照して、可変ドライブ部VDRV11は、PチャネルMOSトランジスタM3と、NチャネルMOSトランジスタM4と、制御トランジスタCM11とを含む。制御トランジスタCM11は、たとえばNチャネルMOSトランジスタである。可変ドライブ部VDRV12は、PチャネルMOSトランジスタM5と、NチャネルMOSトランジスタM6と、制御トランジスタCM12とを含む。制御トランジスタCM12は、たとえばNチャネルMOSトランジスタである。
【0058】
PチャネルMOSトランジスタM3は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源ノードVDDに結合されるソースとを有する。
【0059】
NチャネルMOSトランジスタM4は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM3のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSの供給がオン・オフ制御される電源ノードCVSS1に結合されるソースとを有する。
【0060】
制御トランジスタCM11は、電源ノードCVSS1すなわちNチャネルMOSトランジスタM4のソースに結合されるドレインと、接地ノードVSSに結合されるソースと、動作速度検出信号VDET11を受けるゲートとを有する。
【0061】
また、PチャネルMOSトランジスタM5は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源ノードVDDに結合されるソースとを有する。
【0062】
NチャネルMOSトランジスタM6は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM5のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSの供給がオン・オフ制御される電源ノードCVSS2に結合されるソースとを有する。
【0063】
制御トランジスタCM12は、電源ノードCVSS2すなわちNチャネルMOSトランジスタM6のソースに結合されるドレインと、接地ノードVSSに結合されるソースと、動作速度検出信号VDET12を受けるゲートとを有する。
【0064】
PチャネルMOSトランジスタM5およびNチャネルMOSトランジスタM6のサイズは、PチャネルMOSトランジスタM3およびNチャネルMOSトランジスタM4のサイズより大きい。
【0065】
[動作]
次に、本発明の第2の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。以下では、基準クロックREFCLK1、REFCLK2、REFCLK3は、この順番に周波数が高いものとして説明する。
【0066】
動作速度検出回路11は、動作クロックCLKの周波数が、基準クロックREFCLK1の周波数以上である場合には、論理ハイレベルの動作速度検出信号VDET11,VDET12を可変ドライブ部VDRV11,VDRV12における制御トランジスタCM11,CM12のゲートへそれぞれ出力する。
【0067】
制御トランジスタCM11,CM12は、論理ハイレベルの動作速度検出信号VDET11,VDET12をそれぞれ受けてオンする。これにより、接地電圧VSSが電源ノードCVSS11,CVSS12すなわちNチャネルMOSトランジスタM4,M6のソースにそれぞれ供給される。したがって、ドライブ部DRV1および可変ドライブ部VDRV11,VDRV12の合計ドライブ能力すなわちドライブ部DRV1および可変ドライブ部VDRV11,VDRV12における各トランジスタの合計サイズが半導体装置102のドライブ能力となる。
【0068】
また、動作速度検出回路11は、動作クロックCLKの周波数が、基準クロックREFCLK1の周波数未満かつ基準クロックREFCLK2の周波数以上である場合には、論理ローレベルの動作速度検出信号VDET11を可変ドライブ部VDRV11における制御トランジスタCM11のゲートへ出力する。また、動作速度検出回路11は、論理ハイレベルの動作速度検出信号VDET12を可変ドライブ部VDRV12における制御トランジスタCM12のゲートへ出力する。
【0069】
制御トランジスタCM11は、論理ローレベルの動作速度検出信号VDET11を受けてオフする。また、制御トランジスタCM12は、論理ハイレベルの動作速度検出信号動作速度検出信号VDET12を受けてオンする。これにより、接地電圧VSSが電源ノードCVSS12すなわちNチャネルMOSトランジスタM6のソースに供給される一方で、接地電圧VSSが電源ノードCVSS11すなわちNチャネルMOSトランジスタM4のソースに供給されなくなる。したがって、ドライブ部DRV1および可変ドライブ部VDRV12の合計ドライブ能力すなわちドライブ部DRV1および可変ドライブ部VDRV12における各トランジスタの合計サイズが半導体装置102のドライブ能力となる。
【0070】
また、動作速度検出回路11は、動作クロックCLKの周波数が、基準クロックREFCLK2の周波数未満かつ基準クロックREFCLK3の周波数以上である場合には、論理ハイレベルの動作速度検出信号VDET11を可変ドライブ部VDRV11における制御トランジスタCM11のゲートへ出力する。また、動作速度検出回路11は、論理ローレベルの動作速度検出信号VDET12を可変ドライブ部VDRV12における制御トランジスタCM12のゲートへ出力する。
【0071】
制御トランジスタCM11は、論理ハイレベルの動作速度検出信号VDET11を受けてオンする。また、制御トランジスタCM12は、論理ローレベルの動作速度検出信号VDET12を受けてオフする。これにより、接地電圧VSSが電源ノードCVSS11すなわちNチャネルMOSトランジスタM4のソースに供給される一方で、接地電圧VSSが電源ノードCVSS12すなわちNチャネルMOSトランジスタM6のソースに供給されなくなる。したがって、ドライブ部DRV1および可変ドライブ部VDRV11の合計ドライブ能力すなわちドライブ部DRV1および可変ドライブ部VDRV11における各トランジスタの合計サイズが半導体装置102のドライブ能力となる。
【0072】
また、動作速度検出回路11は、動作クロックCLKの周波数が、基準クロックREFCLK3の周波数未満である場合には、論理ローレベルの動作速度検出信号VDET11,VDET12を可変ドライブ部VDRV11,VDRV12における制御トランジスタCM11,CM12のゲートへそれぞれ出力する。
【0073】
制御トランジスタCM11,CM12は、論理ローレベルの動作速度検出信号VDET11,VDET12を受けてオフする。これにより、接地電圧VSSが電源ノードCVSS11,CVSS12すなわちNチャネルMOSトランジスタM4,M6のソースにそれぞれ供給されなくなる。したがって、ドライブ部DRV1のドライブ能力すなわちドライブ部DRV1におけるトランジスタのサイズが半導体装置102のドライブ能力となる。
【0074】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第2の実施の形態に係る半導体装置では、半導体装置のドライブ能力を動作速度に応じて適切に設定することができるため、リーク電流による電力消費を半導体装置の動作速度に応じて適切に低減することができる。また、電源供給をオン・オフ制御するための2本の電源ラインCVSS1,CVSS2だけで、半導体装置102のドライブ能力を4段階に調整することができる。
【0075】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0076】
<第3の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてドライブ能力を変更するための構成を変更した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0077】
図6は、本発明の第3の実施の形態に係る半導体装置の構成を示す図である。
図6を参照して、半導体装置103は、動作速度検出回路1と、バックゲート電圧制御回路3と、論理回路2と、ドライブ部DRV21と、可変ドライブ部VDRV21とを備える。ドライブ部DRV21は、PチャネルMOSトランジスタM11と、NチャネルMOSトランジスタM12とを含む。可変ドライブ部VDRV21は、PチャネルMOSトランジスタM13と、NチャネルMOSトランジスタM14とを含む。
【0078】
ドライブ部DRV21および可変ドライブ部VDRV21の各々は、たとえばCMOSインバータである。すなわち、ドライブ部DRV21および可変ドライブ部VDRV21の各々は、入力ノードIN経由で論理回路2から受けた信号の論理レベルを反転させた信号を出力ノードOUTへ出力する。
【0079】
PチャネルMOSトランジスタM11は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源電圧VDDが供給される電源ノードVDDに結合されるソースとを有する。
【0080】
NチャネルMOSトランジスタM12は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM11のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSが供給される接地ノードVSSに結合されるソースとを有する。
【0081】
PチャネルMOSトランジスタM13は、入力ノードINに結合されるゲートと、出力ノードOUTに結合されるドレインと、電源電圧VDDが供給される電源ノードVDDに結合されるソースと、バックゲート電圧VDDBが供給されるバックゲートとを有する。
【0082】
NチャネルMOSトランジスタM14は、入力ノードINに結合されるゲートと、PチャネルMOSトランジスタM13のドレインおよび出力ノードOUTに結合されるドレインと、接地電圧VSSが供給される接地ノードVSSに結合されるソースと、バックゲート電圧VSSBが供給されるバックゲートとを有する。
【0083】
動作速度検出回路1は、動作クロックCLKの周波数を検出する。より詳細には、動作速度検出回路1は、動作クロックCLKと基準クロックREFCLKとを比較し、比較結果に基づいて動作速度検出信号VDETをバックゲート電圧制御回路3へ出力する。
【0084】
バックゲート電圧制御回路3は、動作速度検出回路1から受けた動作速度検出信号VDETに基づいて、バックゲート電圧VSSB,VDDBを変更することによりPチャネルMOSトランジスタM13の閾値およびNチャネルMOSトランジスタM14の閾値を変える。
【0085】
可変ドライブ部VDRV21は、バックゲート電圧制御回路3から受けたバックゲート電圧VSSB,VDDBに基づいてドライブ能力を変更する。
【0086】
図7は、本発明の第3の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【0087】
図7を参照して、点線で囲まれたM11〜M14の領域がトランジスタのウエルを示し、Sはトランジスタのソースを示し、Dはトランジスタのドレインを示す。また、ソースSおよびドレインDの境界を含む領域にトランジスタのゲートが形成されている。また、点線で囲まれた各々の領域は、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSS他の領域とウエルの導電型が異なるか、あるいは他の領域のウエルと分離されている。
【0088】
PチャネルMOSトランジスタM11,M13のサイズは略同じである。また、NチャネルMOSトランジスタM12,M14のサイズは略同じである。しかしながら、このような構成に限定するものではなく、PチャネルMOSトランジスタM11,M13のサイズは異なっていてもよいし、NチャネルMOSトランジスタM12,M14のサイズは異なっていてもよい。
【0089】
電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSは、この順番に互いに間隔を隔てて配列されている。電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSは、たとえば略平行に配置される。なお、電源ラインVDDおよびバックゲート電源ラインVDDB1の並びの順番は逆であってもよい。また、接地ラインVSSおよびバックゲート電源ラインVSSB1の並びの順番は逆であってもよい。
【0090】
PチャネルMOSトランジスタM11,M13は、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの延在方向に並んで配置される。NチャネルMOSトランジスタM12,M14は、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの延在方向に並んで配置される。
【0091】
PチャネルMOSトランジスタM11およびNチャネルMOSトランジスタM12は、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの配列方向に並んで配置される。PチャネルMOSトランジスタM13およびNチャネルMOSトランジスタM14は、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの配列方向に並んで配置される。
【0092】
PチャネルMOSトランジスタM11は、コンタクトを介して電源ラインVDDに接続されたN型ウエルを有する。NチャネルMOSトランジスタM12は、コンタクトを介して接地ラインVSSに接続されたP型ウエルを有する。PチャネルMOSトランジスタM13は、コンタクトを介してバックゲート電源ラインVDDB1に接続されたN型ウエルを有する。NチャネルMOSトランジスタM14は、コンタクトを介してバックゲート電源ラインVSSB1に接続されたP型ウエルを有する。ここで、バックゲート電源ラインVDDB1には、バックゲート電圧制御回路3からのバックゲート電圧VDDBが供給される。また、バックゲート電源ラインVSSB1には、バックゲート電圧制御回路3からのバックゲート電圧VSSBが供給される。
【0093】
PチャネルMOSトランジスタM11のN型ウエルとPチャネルMOSトランジスタM13のN型ウエルとは分離されている。NチャネルMOSトランジスタM12のP型ウエルとNチャネルMOSトランジスタM14のP型ウエルとは分離されている。
【0094】
また、半導体装置103は、ドライブ部DRV1および可変ドライブ部VDRV1の組を複数組備える。すなわち、図7では、PチャネルMOSトランジスタM11,M13およびNチャネルMOSトランジスタM12,M14を含む組が1つだけ代表的に示されているが、たとえば、この組が複数組存在し、電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの延在方向に並んで配置されている。なお、図7において示されているトランジスタの組を電源ラインVDDまたはバックゲート電源ラインVDDB1において折り返すか、あるいは接地ラインVSSまたはバックゲート電源ラインVSSB1において折り返すように配置された別のトランジスタの組が存在する構成であってもよい。この場合、上記トランジスタの複数組が電源ラインVDD、バックゲート電源ラインVDDB1、バックゲート電源ラインVSSB1および接地ラインVSSの配列方向に配置される。
【0095】
[動作]
次に、本発明の第3の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。
【0096】
動作速度検出回路1は、動作クロックCLKの周波数が高い場合、すなわち基準クロックREFCLKの周波数よりも動作クロックCLKの周波数の方が高い場合には、論理ローレベルの動作速度検出信号VDETをバックゲート電圧制御回路3へ出力する。
【0097】
バックゲート電圧制御回路3は、論理ローレベルの動作速度検出信号VDETを受けると、PチャネルMOSトランジスタM13のバックゲートに供給するバックゲート電圧VDDBを電源電圧VDDとし、かつNチャネルMOSトランジスタM14のバックゲートに供給するバックゲート電圧VSSBを接地電圧VSSとする。この場合、PチャネルMOSトランジスタM13およびNチャネルMOSトランジスタM14は、ゲートにおいて受ける信号の論理レベルに応じてオン・オフする。したがって、ドライブ部DRV1および可変ドライブ部VDRV21の合計ドライブ能力すなわちドライブ部DRV1および可変ドライブ部VDRV21における各トランジスタの合計サイズが半導体装置103のドライブ能力となる。すなわち、半導体装置103のドライブ能力を半導体装置103の高速動作にあわせて大きく設定することができる。
【0098】
一方、動作クロックCLKの周波数が低い場合、すなわち基準クロックREFCLKの周波数よりも動作クロックCLKの周波数の方が低い場合には、動作速度検出回路1は、論理ハイレベルの動作速度検出信号VDETをバックゲート電圧制御回路3へ出力する。
【0099】
バックゲート電圧制御回路3は、論理ハイレベルの動作速度検出信号VDETを受けて、PチャネルMOSトランジスタM13のバックゲートに供給するバックゲート電圧VDDBを電源電圧VDDよりも高くし、かつNチャネルMOSトランジスタM14のバックゲートに供給するバックゲート電圧VSSBを接地電圧VSSよりも低くする。そうすると、PチャネルMOSトランジスタM13およびNチャネルMOSトランジスタM14は、閾値電圧の絶対値が大きくなるため、ゲートにおいて受ける信号の論理レベルに関わらずオフする。
【0100】
これにより、ドライブ部DRV1のドライブ能力すなわちドライブ部DRV1におけるトランジスタのサイズが半導体装置103のドライブ能力となる。すなわち、半導体装置103のドライブ能力を半導体装置103の低速動作にあわせて小さく設定することができる。
【0101】
そして、この場合、電源電圧VDDによるリーク電流がPチャネルMOSトランジスタM13を通して流れず、また、接地電圧VSSによるリーク電流がNチャネルMOSトランジスタM14を通して流れなくなることから、リーク電流による電力消費を低減することができる。
【0102】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第3の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。
【0103】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0104】
<第4の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて可変ドライブ部におけるトランジスタのサイズを大きくした半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0105】
図8は、本発明の第4の実施の形態に係る半導体装置の概略レイアウトを示す図である。図8の見方は図3と同様であるため、ここでは詳細な説明を繰り返さない。
【0106】
図8を参照して、半導体装置104は、第1の実施の形態に係る半導体装置と比べて、PチャネルMOSトランジスタM3の代わりにPチャネルMOSトランジスタM3A,M3B,M3Cを備え、また、NチャネルMOSトランジスタM4の代わりにNチャネルMOSトランジスタM4A,M4B,M4Cを備える。
【0107】
PチャネルMOSトランジスタM3A,M3B,M3Cのサイズは、PチャネルMOSトランジスタM1のサイズと略同じである。また、NチャネルMOSトランジスタM4A,M4B,M4Cのサイズは、NチャネルMOSトランジスタM2のサイズと略同じである。すなわち、半導体装置104では、可変ドライブ部VDRV1のドライブ能力は、ドライブ部DRV1の略3倍である。
【0108】
電源ラインVDD、接地ラインVSSおよび電源ラインCVDDは、この順番に互いに間隔を隔てて配列されている。電源ラインVDD、接地ラインVSSおよび電源ラインCVDDは、たとえば略平行に配置される。
【0109】
PチャネルMOSトランジスタM1,M3Aは、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0110】
NチャネルMOSトランジスタM2,M4Aは、PチャネルMOSトランジスタM1,M3Aと接地ラインVSSとの間に、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0111】
PチャネルMOSトランジスタM3B,M3Cは、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0112】
NチャネルMOSトランジスタM4B,M4Cは、PチャネルMOSトランジスタM3B,M3Cと接地ラインVSSとの間に、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0113】
PチャネルMOSトランジスタM1、NチャネルMOSトランジスタM2,M4BおよびPチャネルMOSトランジスタM3Bは、この順番に電源ラインVDDから電源ラインCVDDへの配列方向に並んで配置される。
【0114】
PチャネルMOSトランジスタM3A、NチャネルMOSトランジスタM4A,M4CおよびPチャネルMOSトランジスタM3Cは、この順番に電源ラインVDDから電源ラインCVDDへの配列方向に並んで配置される。
【0115】
PチャネルMOSトランジスタM1は、コンタクトを介して電源ラインVDDに接続されたN型ウエルを有する。
【0116】
NチャネルMOSトランジスタM2,M4A,M4B,M4Cは、コンタクトを介して接地ラインVSSに接続された共通のP型ウエルを有する。
【0117】
PチャネルMOSトランジスタM3B,M3Cは、コンタクトを介して電源ラインCVDDに接続された共通のN型ウエルを有する。
【0118】
PチャネルMOSトランジスタM3Aは、NチャネルMOSトランジスタM4A,M4Cの上方を通る配線およびコンタクトを介して電源ラインCVDDに接続されたN型ウエルを有する。このような構成により、可変ドライブ部VDRV1内の配線のみでPチャネルMOSトランジスタM3Aのソースおよびウエルと電源ラインCVDDとを接続することができる。
【0119】
PチャネルMOSトランジスタM1のN型ウエルとPチャネルMOSトランジスタM3AのN型ウエルとは分離されている。
【0120】
また、図8では、PチャネルMOSトランジスタM1,M3A,M3B,M3CおよびNチャネルMOSトランジスタM2,M4A,M4B,M4Cを含む組が1つだけ代表的に示されている。しかしながら、この組が複数組存在し、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置されている構成であってもよい。
【0121】
電源ラインVDD、接地ラインVSSおよび電源ラインCVDDと、PチャネルMOSトランジスタM1,M3A,M3B,M3CおよびNチャネルMOSトランジスタM2,M4A,M4B,M4Cとを含むドライブトランジスタ領域が、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの配列方向に繰り返し配置される。このドライブトランジスタ領域内において、接地ラインVSSは共有されている。
【0122】
そして、隣り合うドライブトランジスタ領域は、電源ラインVDDまたは電源ラインCVDDについて対称になるように配置され、かつ隣り合うドライブトランジスタ領域は電源ラインVDDまたは電源ラインCVDDを共有している。
【0123】
ところで、特許文献1〜3記載の構成では、トランジスタへの電源供給を制御するための電源ラインが別途必要となるため、半導体装置の面積が増大してしまうという問題点があった。
【0124】
しかしながら、本発明の第4の実施の形態に係る半導体装置では、図8に示すレイアウトにより、ドライブトランジスタ領域内において、接地ラインVSSが共有されている。また、隣り合うドライブトランジスタ領域は電源ラインVDDまたは電源ラインCVDDを共有している。したがって、本発明の第4の実施の形態に係る半導体装置では、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【0125】
また、たとえば、ドライブ部DRV1における各トランジスタと、可変ドライブ部VDRV1における各トランジスタとを電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの配列方向に並べて配置する構成が考えられる。しかしながら、このような構成では、ドライブ部DRV1側の領域にデッドスペースが生じてしまう。
【0126】
しかしながら、本発明の第4の実施の形態に係る半導体装置では、図8に示すレイアウトにより、デッドスペースが生じることを防ぐことができ、半導体装置の小型化を図ることができる。
【0127】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第4の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。
【0128】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0129】
<第5の実施の形態>
本実施の形態は、第4の実施の形態に係る半導体装置と比べてレイアウトを変更した半導体装置に関する。以下で説明する内容以外は第4の実施の形態に係る半導体装置と同様である。
【0130】
図9は、本発明の第5の実施の形態に係る半導体装置の概略レイアウトを示す図である。図9の見方は図3と同様であるため、ここでは詳細な説明を繰り返さない。
【0131】
図9を参照して、半導体装置105は、第1の実施の形態に係る半導体装置と比べて、PチャネルMOSトランジスタM3の代わりにPチャネルMOSトランジスタM3A,M3B,M3C,M3Dを備え、また、NチャネルMOSトランジスタM4の代わりにNチャネルMOSトランジスタM4A,M4B,M4C,M4Dを備える。
【0132】
PチャネルMOSトランジスタM3A,M3B,M3C,M3Dのサイズは、PチャネルMOSトランジスタM1のサイズと略同じである。また、NチャネルMOSトランジスタM4A,M4B,M4C,M4Dのサイズは、NチャネルMOSトランジスタM2のサイズと略同じである。すなわち、半導体装置104では、可変ドライブ部VDRV1のドライブ能力は、ドライブ部DRV1の略4倍である。
【0133】
電源ラインVDD、接地ラインVSSおよび電源ラインCVDDは、この順番に互いに間隔を隔てて配列されている。電源ラインVDD、接地ラインVSSおよび電源ラインCVDDは、たとえば略平行に配置される。
【0134】
PチャネルMOSトランジスタM1およびNチャネルMOSトランジスタM4Bは、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0135】
NチャネルMOSトランジスタM2,M4Dは、PチャネルMOSトランジスタM1およびNチャネルMOSトランジスタM4Bと接地ラインVSSとの間に、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0136】
PチャネルMOSトランジスタM3A,M3Dは、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0137】
NチャネルMOSトランジスタM4AおよびPチャネルMOSトランジスタM3Bは、PチャネルMOSトランジスタM3A,M3Dと接地ラインVSSとの間に、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置される。
【0138】
PチャネルMOSトランジスタM1、NチャネルMOSトランジスタM2,M4AおよびPチャネルMOSトランジスタM3Aは、この順番に電源ラインVDDから電源ラインCVDDへの配列方向に並んで配置される。
【0139】
NチャネルMOSトランジスタM4B,M4C、M4DおよびPチャネルMOSトランジスタM3B,M3C,M3Dは、この順番に電源ラインVDDから電源ラインCVDDへの配列方向に並んで配置される。
【0140】
PチャネルMOSトランジスタM1は、コンタクトを介して電源ラインVDDに接続されたN型ウエルを有する。
【0141】
NチャネルMOSトランジスタM2,M4A,M4B,M4C,M4Dは、コンタクトを介して接地ラインVSSに接続された共通のP型ウエルを有する。
【0142】
PチャネルMOSトランジスタM3A,M3B,M3C,M3Dは、コンタクトを介して電源ラインCVDDに接続された共通のN型ウエルを有する。
【0143】
このような構成により、本発明の第4の実施の形態に係る半導体装置におけるPチャネルMOSトランジスタM3Aと電源ラインCVDDとを接続するためのNチャネルMOSトランジスタM4A,M4Cの上方を通る配線が不要となるため、配線構造の簡素化を図ることができる。さらに、PチャネルMOSトランジスタM3A,M3B,M3C,M3Dが共通のN型ウエルを有することから、本発明の第4の実施の形態に係る半導体装置と比べてウエル間の電位のばらつきを防ぐことができる。
【0144】
また、図9では、PチャネルMOSトランジスタM1,M3A,M3B,M3C,M3DおよびNチャネルMOSトランジスタM2,M4A,M4B,M4C,M4Dを含む組が1つだけ代表的に示されている。しかしながら、この組が複数組存在し、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの延在方向に並んで配置されている構成であってもよい。
【0145】
電源ラインVDD、接地ラインVSSおよび電源ラインCVDDと、チャネルMOSトランジスタM1,M3A,M3B,M3C,M3DおよびNチャネルMOSトランジスタM2,M4A,M4B,M4C,M4Dとを含むドライブトランジスタ領域が、電源ラインVDD、接地ラインVSSおよび電源ラインCVDDの配列方向に繰り返し配置される。このドライブトランジスタ領域内において、接地ラインVSSは共有されている。
【0146】
そして、隣り合うドライブトランジスタ領域は、電源ラインVDDまたは電源ラインCVDDについて対称になるように配置され、かつ隣り合うドライブトランジスタ領域は電源ラインVDDまたは電源ラインCVDDを共有している。
【0147】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第5の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。また、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【0148】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0149】
<第6の実施の形態>
本実施の形態は、第3の実施の形態に係る半導体装置と比べて可変ドライブ部におけるトランジスタのサイズを大きくした半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
【0150】
図10は、本発明の第6の実施の形態に係る半導体装置の概略レイアウトを示す図である。図10の見方は図7と同様であるため、ここでは詳細な説明を繰り返さない。
【0151】
図10を参照して、半導体装置106は、第3の実施の形態に係る半導体装置と比べて、PチャネルMOSトランジスタM13の代わりにPチャネルMOSトランジスタM13A,M13B,M13Cを備え、また、NチャネルMOSトランジスタM14の代わりにNチャネルMOSトランジスタM14A,M14B,M14Cを備える。
【0152】
PチャネルMOSトランジスタM13A,M13B,M13Cのサイズは、PチャネルMOSトランジスタM11のサイズと略同じである。また、NチャネルMOSトランジスタM14A,M14B,M14Cのサイズは、NチャネルMOSトランジスタM12のサイズと略同じである。すなわち、半導体装置106では、可変ドライブ部VDRV21のドライブ能力は、ドライブ部DRV21の略3倍である。
【0153】
電源電圧VDDが供給される電源ラインVDD、および接地電圧VSSが供給される接地ラインVSSは、互いに間隔を隔てて配列されている。電源ラインVDDおよび接地ラインVSSは、たとえば略平行に配置される。
【0154】
PチャネルMOSトランジスタM11,M13Aは、電源ラインVDDおよび接地ラインVSSの延在方向に並んで配置される。
【0155】
NチャネルMOSトランジスタM12,M14Aは、PチャネルMOSトランジスタM11,M13Aと接地ラインVSSとの間に、電源ラインVDDおよび接地ラインVSSの延在方向に並んで配置される。
【0156】
PチャネルMOSトランジスタM13B,M13Cは、接地ラインVSSに対してPチャネルMOSトランジスタM11,M13AおよびNチャネルMOSトランジスタM12,M14Aの反対側に、電源ラインVDDおよび接地ラインVSSの延在方向に並んで配置される。
【0157】
NチャネルMOSトランジスタM14B,M14Cは、PチャネルMOSトランジスタM13B,M13Cと接地ラインVSSとの間に、電源ラインVDDおよび接地ラインVSSの延在方向に並んで配置される。
【0158】
PチャネルMOSトランジスタM11、NチャネルMOSトランジスタM12,M14BおよびPチャネルMOSトランジスタM13Bは、この順番に電源ラインVDDおよび接地ラインVSSの配列方向に並んで配置される。
【0159】
PチャネルMOSトランジスタM13A、NチャネルMOSトランジスタM14A,M14CおよびPチャネルMOSトランジスタM13Cは、この順番に電源ラインVDDおよび接地ラインVSSの配列方向に並んで配置される。
【0160】
PチャネルMOSトランジスタM11は、コンタクトを介して電源ラインVDDに接続されたN型ウエルを有する。
【0161】
NチャネルMOSトランジスタM12は、コンタクトを介して接地ラインVSSに接続されたP型ウエルを有する。
【0162】
NチャネルMOSトランジスタM14A,M14B,M14Cは、コンタクトを介してバックゲート電源ラインVSSB1に接続された共通のP型ウエルを有する。
【0163】
PチャネルMOSトランジスタM13B,M13Cは、コンタクトを介してバックゲート電源ラインVDDB1に接続された共通のN型ウエルを有する。
【0164】
PチャネルMOSトランジスタM11のN型ウエルとPチャネルMOSトランジスタM13AのN型ウエルとは分離されている。また、NチャネルMOSトランジスタM12のP型ウエルとNチャネルMOSトランジスタM14A,M14B,M14CのP型ウエルとは分離されている。
【0165】
また、図10では、PチャネルMOSトランジスタM11,M13A,M13B,M13CおよびNチャネルMOSトランジスタM12,M14A,M14B,M14Cを含む組が電源ラインVDDおよび接地ラインVSSの延在方向に2つだけ代表的に示されている。しかしながら、たとえばこの組は3組以上存在していてもよく、電源ラインVDDおよび接地ラインVSSの延在方向に並んで配置されている構成であってもよい。また、この複数組が配置されている領域の端部に設けられた2個のコンタクトを介して、NチャネルMOSトランジスタM14A,M14B,M14CのP型ウエルとバックゲート電源ラインVSSB1、およびPチャネルMOSトランジスタM13B,M13CのN型ウエルとバックゲート電源ラインVDDB1がそれぞれ接続される。
【0166】
電源ラインVDDおよび接地ラインVSSと、PチャネルMOSトランジスタM11,M13A,M13B,M13CおよびNチャネルMOSトランジスタM12,M14A,M14B,M14Cとを含むドライブトランジスタ領域が、電源ラインVDDおよび接地ラインVSSの配列方向に繰り返し配置される。このドライブトランジスタ領域内において、接地ラインVSSは共有されている。
【0167】
そして、隣り合うドライブトランジスタ領域は、電源ラインVDDを共有している。すなわち、隣り合う一方のドライブトランジスタ領域の電源ラインVDDと他方のドライブトランジスタ領域の電源ラインVDDとは共通である。
【0168】
また、PチャネルMOSトランジスタM13Aは、隣のドライブトランジスタ領域のPチャネルMOSトランジスタM13B,M13CのN型ウエルを介してバックゲート電源ラインVDDB1に接続されたN型ウエルを有する。すなわち、隣り合う一方のドライブトランジスタ領域におけるPチャネルMOSトランジスタM13Aと、他方のドライブトランジスタ領域におけるPチャネルMOSトランジスタM13B,M13Cとは、共通のN型ウエルを有する。
【0169】
このような構成により、PチャネルMOSトランジスタM13Aとバックゲート電源ラインVDDB1とを接続するためのNチャネルMOSトランジスタM14A,M14Cの上方を通る配線が不要となるため、配線構造の簡素化を図ることができる。さらに、PチャネルMOSトランジスタM13A,M13B,M13Cが共通のN型ウエルを有することから、ウエル間の電位のばらつきを防ぐことができる。
【0170】
その他の構成および動作は第3の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第6の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。また、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【0171】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0172】
<第7の実施の形態>
本実施の形態は、第6の実施の形態に係る半導体装置と比べてバックゲート電源ラインを増やした半導体装置に関する。以下で説明する内容以外は第6の実施の形態に係る半導体装置と同様である。
【0173】
図11は、本発明の第7の実施の形態に係る半導体装置の概略レイアウトを示す図である。図11の見方は図10と同様であるため、ここでは詳細な説明を繰り返さない。
【0174】
図11を参照して、半導体装置107は、第6の実施の形態に係る半導体装置と比べて、さらに、バックゲート電源ラインVDDB2,VSSB2を備える。
【0175】
バックゲート電源ラインVDDB2には、バックゲート電圧制御回路3からのバックゲート電圧VDDBが供給される。また、バックゲート電源ラインVSSB2には、バックゲート電圧制御回路3からのバックゲート電圧VSSBが供給される。
【0176】
バックゲート電源ラインVDDB2,VSSB2は、電源ラインVDDおよび接地ラインVSSの配列方向に延在するように配置されている。また、バックゲート電源ラインVDDB2,VSSB2は、電源ラインVDDおよび接地ラインVSSの配置される第1配線層より上層の第2配線層に配置される。
【0177】
NチャネルMOSトランジスタM14A,M14B,M14Cは、コンタクトを介してバックゲート電源ラインVSSB1に接続され、かつスルーホール、第1配線層における配線およびコンタクトを介してバックゲート電源ラインVSSB2に接続された共通のP型ウエルを有する。
【0178】
PチャネルMOSトランジスタM13B,M13Cは、コンタクトを介してバックゲート電源ラインVDDB1に接続され、かつスルーホール、第1配線層における配線およびコンタクトを介してバックゲート電源ラインVDDB2に接続された共通のN型ウエルを有する。
【0179】
PチャネルMOSトランジスタM13Aは、隣のドライブトランジスタ領域のPチャネルMOSトランジスタM13B,M13CのN型ウエルを介してバックゲート電源ラインVDDB1,VDDB2に接続されたN型ウエルを有する。
【0180】
このような構成により、バックゲート電源を強化するために新たなバックゲート電源ラインを電源ラインVDDおよび接地ラインVSSの延在方向に追加する構成と比べて、バックゲート電源ラインの本数および配置場所の自由度を高めることができるため、バックゲート電源の強化を図り、かつ配線による面積増大を低減することができる。
【0181】
その他の構成および動作は第6の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第7の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。また、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【0182】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0183】
【図1】本発明の第1の実施の形態に係る半導体装置の構成を示すブロック図である。
【図2】本発明の第1の実施の形態に係る半導体装置におけるドライブ部DRV1および可変ドライブ部VDRV1の構成を示す回路図である。
【図3】本発明の第1の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図4】本発明の第2の実施の形態に係る半導体装置の構成を示す図である。
【図5】本発明の第2の実施の形態に係る半導体装置におけるドライブ部DRV1および可変ドライブ部VDRV11,VDRV12の構成を示す回路図である。
【図6】本発明の第3の実施の形態に係る半導体装置の構成を示す図である。
【図7】本発明の第3の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図8】本発明の第4の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図9】本発明の第5の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図10】本発明の第6の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図11】本発明の第7の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【符号の説明】
【0184】
1,11 動作速度検出回路、2 論理回路、3 バックゲート電圧制御回路、101〜107 半導体装置、DRV1,DRV21 ドライブ部、VDRV1,VDRV11,VDRV12,VDRV21 可変ドライブ部、M1,M3,M5,M11,M13,M3A,M3B,M3C,M3D,M13A,M13B,M13C PチャネルMOSトランジスタ、M2,M4,M6,M12,M14,M4A,M4B,M4C,M4D,M14A,M14B,M14C NチャネルMOSトランジスタ、CM1,CM11,CM12 制御トランジスタ、VDD,CVDD 電源ライン、VSS 接地ライン、VDDB1,VDDB2,VSSB1,VSSB2 バックゲート電源ライン。
【特許請求の範囲】
【請求項1】
クロックに同期した信号を受ける入力ノードに結合される制御電極と、出力ノードに結合される第1導通電極と、第2導通電極とを有する第1のトランジスタと、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、電源ノードに結合される第2導通電極とを有する第2のトランジスタと、
前記電源ノードと前記第2のトランジスタの前記第2導通電極との間に接続され、前記クロックの周波数の検出結果を示す第1の制御信号に基づいてオン・オフされる第1のスイッチ素子とを備える半導体装置。
【請求項2】
前記半導体装置は、さらに、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、電源ノードに結合される第2導通電極とを有する第3のトランジスタと、
前記電源ノードと前記第3のトランジスタの前記第2導通電極との間に接続され、前記クロックの周波数の検出結果を示す第2の制御信号に基づいてオン・オフされる第2のスイッチ素子とを備える請求項1記載の半導体装置。
【請求項3】
クロックに同期した信号を受ける入力ノードに結合される制御電極と、出力ノードに結合される第1導通電極と、第2導通電極とを有する第1のトランジスタと、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、第2導通電極と、前記クロックの周波数の検出結果を示す制御信号に基づいて電位が変更されるバックゲートとを有する第2のトランジスタとを備える半導体装置。
【請求項4】
入力ノードに結合される制御電極と、出力ノードおよび第1電源ラインに結合される第1導通電極と、第2電源ラインに結合される第2導通電極とを有する第1のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードおよび前記第1電源ラインに結合される第1導通電極と、電源供給がオン・オフ制御される第3電源ラインに結合される第2導通電極とを有する第2のトランジスタないし第4のトランジスタとを備え、
前記第2電源ライン、前記第1電源ラインおよび前記第3電源ラインはこの順番に互いに間隔を隔てて配列され、
前記第1電源ラインと前記第2電源ラインとの間に、前記第1のトランジスタおよび前記第2のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第1電源ラインと前記第3電源ラインとの間に、前記第3のトランジスタおよび前記第4のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置される半導体装置。
【請求項5】
前記第1電源ラインないし前記第3電源ラインと、前記第1のトランジスタないし前記第4のトランジスタとを含む領域が、前記第1電源ラインないし前記第3電源ラインの配列方向に繰り返し配置され、隣り合う前記領域が対称になるように配置され、かつ隣り合う前記領域は前記第2電源ラインまたは前記第3電源ラインを共有する請求項4記載の半導体装置。
【請求項6】
前記第1のトランジスタないし前記第4のトランジスタは第1導電型であり、
前記半導体装置は、さらに、
各々が、前記入力ノードに結合される制御電極を有し、前記第1のトランジスタないし前記第4のトランジスタの前記第1導通電極と前記第1電源ラインとの間に接続され、かつ前記第1のトランジスタと略同じサイズである第2導電型の第5のトランジスタないし第8のトランジスタを備え、
前記第1のトランジスタおよび前記第2のトランジスタと前記第1電源ラインとの間に、前記第5のトランジスタおよび前記第6のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第3のトランジスタおよび前記第4のトランジスタと前記第1電源ラインとの間に、前記第7のトランジスタおよび前記第8のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置される請求項4記載の半導体装置。
【請求項7】
入力ノードに結合される制御電極と、出力ノードに結合される第1導通電極と、第2電源ラインに結合される第2導通電極とを有する第1導電型の第1のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、電源供給がオン・オフ制御される第3電源ラインに結合される第2導通電極とを有する第1導電型の第2のトランジスタないし第4のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、第1電源ラインに結合される第2導通電極とを有する第2導電型の第5のトランジスタないし第8のトランジスタとを備え、
前記第1のトランジスタないし第8のトランジスタは略同じサイズであり、
前記第2電源ライン、前記第1電源ラインおよび前記第3電源ラインはこの順番に互いに間隔を隔てて配列され、
前記第1電源ラインと前記第2電源ラインとの間に、前記第1のトランジスタおよび前記第7のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第1電源ラインと前記第3電源ラインとの間に、前記第2のトランジスタおよび前記第4のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置され、
前記第1のトランジスタおよび前記第7のトランジスタと前記第1電源ラインとの間に、前記第5のトランジスタおよび前記第8のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第2のトランジスタおよび前記第4のトランジスタと前記第1電源ラインとの間に、前記第6のトランジスタおよび前記第3のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置される半導体装置。
【請求項8】
前記第1電源ラインないし前記第3電源ラインと、前記第1のトランジスタないし前記第8のトランジスタとを含む領域が、前記第1電源ラインないし前記第3電源ラインの配列方向に繰り返し配置され、隣り合う前記領域が対称になるように配置され、かつ隣り合う前記領域は前記第2電源ラインまたは前記第3電源ラインを共有する請求項7記載の半導体装置。
【請求項9】
入力ノードに結合される制御電極と、出力ノードおよび第1電源ラインに結合される第1導通電極と、第2電源ラインに結合される第2導通電極とを有する第1のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードおよび前記第1電源ラインに結合される第1導通電極と、前記第2電源ラインに結合される第2導通電極と、バックゲートに対応し、かつ電位が変更可能なウエルとを有し、かつ前記第1のトランジスタと略同じサイズである第2のトランジスタないし第4のトランジスタとを備え、
前記第1電源ラインおよび前記第2電源ラインは互いに間隔を隔てて配列され、
前記第1電源ラインと前記第2電源ラインとの間に、前記第1のトランジスタおよび前記第2のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第1電源ラインに対して前記第1のトランジスタおよび前記第2のトランジスタの反対側に、前記第3のトランジスタおよび前記第4のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置される半導体装置。
【請求項10】
前記第3のトランジスタの前記ウエルおよび前記第4のトランジスタの前記ウエルは、供給電圧が変更可能なバックゲート電源ラインに結合され、
前記第1電源ラインおよび前記第2電源ラインと、前記第1のトランジスタないし前記第4のトランジスタとを含む領域が、前記第1電源ラインおよび前記第2電源ラインの配列方向に繰り返し配置され、
隣り合う一方の前記領域における前記第2のトランジスタの前記ウエルは、他方の前記領域における前記第3のトランジスタの前記ウエルおよび前記第4のトランジスタの前記ウエルのうち少なくともいずれか一方と結合される請求項9記載の半導体装置。
【請求項11】
前記バックゲート電源ラインは、前記第1電源ラインおよび前記第2電源ラインの配列方向に延在するように配置された請求項9記載の半導体装置。
【請求項12】
前記第1のトランジスタないし前記第4のトランジスタは第1導電型であり、
前記半導体装置は、さらに、
前記入力ノードに結合される制御電極を有し、前記第1のトランジスタの前記第1導通電極と前記第1電源ラインとの間に接続され、かつ前記第1のトランジスタと略同じサイズである第2導電型の第5のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、バックゲートに対応し、かつ電位が変更可能なウエルとを有し、前記第2のトランジスタないし前記第4のトランジスタの前記第1導通電極と前記第1電源ラインとの間に接続され、かつ前記第1のトランジスタと略同じサイズである第2導電型の第6のトランジスタないし第8のトランジスタを備え、
前記第1のトランジスタおよび前記第2のトランジスタと前記第1電源ラインとの間に、前記第5のトランジスタおよび前記第6のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第3のトランジスタおよび前記第4のトランジスタと前記第1電源ラインとの間に、前記第7のトランジスタおよび前記第8のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置される請求項9記載の半導体装置。
【請求項1】
クロックに同期した信号を受ける入力ノードに結合される制御電極と、出力ノードに結合される第1導通電極と、第2導通電極とを有する第1のトランジスタと、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、電源ノードに結合される第2導通電極とを有する第2のトランジスタと、
前記電源ノードと前記第2のトランジスタの前記第2導通電極との間に接続され、前記クロックの周波数の検出結果を示す第1の制御信号に基づいてオン・オフされる第1のスイッチ素子とを備える半導体装置。
【請求項2】
前記半導体装置は、さらに、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、電源ノードに結合される第2導通電極とを有する第3のトランジスタと、
前記電源ノードと前記第3のトランジスタの前記第2導通電極との間に接続され、前記クロックの周波数の検出結果を示す第2の制御信号に基づいてオン・オフされる第2のスイッチ素子とを備える請求項1記載の半導体装置。
【請求項3】
クロックに同期した信号を受ける入力ノードに結合される制御電極と、出力ノードに結合される第1導通電極と、第2導通電極とを有する第1のトランジスタと、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、第2導通電極と、前記クロックの周波数の検出結果を示す制御信号に基づいて電位が変更されるバックゲートとを有する第2のトランジスタとを備える半導体装置。
【請求項4】
入力ノードに結合される制御電極と、出力ノードおよび第1電源ラインに結合される第1導通電極と、第2電源ラインに結合される第2導通電極とを有する第1のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードおよび前記第1電源ラインに結合される第1導通電極と、電源供給がオン・オフ制御される第3電源ラインに結合される第2導通電極とを有する第2のトランジスタないし第4のトランジスタとを備え、
前記第2電源ライン、前記第1電源ラインおよび前記第3電源ラインはこの順番に互いに間隔を隔てて配列され、
前記第1電源ラインと前記第2電源ラインとの間に、前記第1のトランジスタおよび前記第2のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第1電源ラインと前記第3電源ラインとの間に、前記第3のトランジスタおよび前記第4のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置される半導体装置。
【請求項5】
前記第1電源ラインないし前記第3電源ラインと、前記第1のトランジスタないし前記第4のトランジスタとを含む領域が、前記第1電源ラインないし前記第3電源ラインの配列方向に繰り返し配置され、隣り合う前記領域が対称になるように配置され、かつ隣り合う前記領域は前記第2電源ラインまたは前記第3電源ラインを共有する請求項4記載の半導体装置。
【請求項6】
前記第1のトランジスタないし前記第4のトランジスタは第1導電型であり、
前記半導体装置は、さらに、
各々が、前記入力ノードに結合される制御電極を有し、前記第1のトランジスタないし前記第4のトランジスタの前記第1導通電極と前記第1電源ラインとの間に接続され、かつ前記第1のトランジスタと略同じサイズである第2導電型の第5のトランジスタないし第8のトランジスタを備え、
前記第1のトランジスタおよび前記第2のトランジスタと前記第1電源ラインとの間に、前記第5のトランジスタおよび前記第6のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第3のトランジスタおよび前記第4のトランジスタと前記第1電源ラインとの間に、前記第7のトランジスタおよび前記第8のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置される請求項4記載の半導体装置。
【請求項7】
入力ノードに結合される制御電極と、出力ノードに結合される第1導通電極と、第2電源ラインに結合される第2導通電極とを有する第1導電型の第1のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、電源供給がオン・オフ制御される第3電源ラインに結合される第2導通電極とを有する第1導電型の第2のトランジスタないし第4のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、第1電源ラインに結合される第2導通電極とを有する第2導電型の第5のトランジスタないし第8のトランジスタとを備え、
前記第1のトランジスタないし第8のトランジスタは略同じサイズであり、
前記第2電源ライン、前記第1電源ラインおよび前記第3電源ラインはこの順番に互いに間隔を隔てて配列され、
前記第1電源ラインと前記第2電源ラインとの間に、前記第1のトランジスタおよび前記第7のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第1電源ラインと前記第3電源ラインとの間に、前記第2のトランジスタおよび前記第4のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置され、
前記第1のトランジスタおよび前記第7のトランジスタと前記第1電源ラインとの間に、前記第5のトランジスタおよび前記第8のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第2のトランジスタおよび前記第4のトランジスタと前記第1電源ラインとの間に、前記第6のトランジスタおよび前記第3のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置される半導体装置。
【請求項8】
前記第1電源ラインないし前記第3電源ラインと、前記第1のトランジスタないし前記第8のトランジスタとを含む領域が、前記第1電源ラインないし前記第3電源ラインの配列方向に繰り返し配置され、隣り合う前記領域が対称になるように配置され、かつ隣り合う前記領域は前記第2電源ラインまたは前記第3電源ラインを共有する請求項7記載の半導体装置。
【請求項9】
入力ノードに結合される制御電極と、出力ノードおよび第1電源ラインに結合される第1導通電極と、第2電源ラインに結合される第2導通電極とを有する第1のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードおよび前記第1電源ラインに結合される第1導通電極と、前記第2電源ラインに結合される第2導通電極と、バックゲートに対応し、かつ電位が変更可能なウエルとを有し、かつ前記第1のトランジスタと略同じサイズである第2のトランジスタないし第4のトランジスタとを備え、
前記第1電源ラインおよび前記第2電源ラインは互いに間隔を隔てて配列され、
前記第1電源ラインと前記第2電源ラインとの間に、前記第1のトランジスタおよび前記第2のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第1電源ラインに対して前記第1のトランジスタおよび前記第2のトランジスタの反対側に、前記第3のトランジスタおよび前記第4のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置される半導体装置。
【請求項10】
前記第3のトランジスタの前記ウエルおよび前記第4のトランジスタの前記ウエルは、供給電圧が変更可能なバックゲート電源ラインに結合され、
前記第1電源ラインおよび前記第2電源ラインと、前記第1のトランジスタないし前記第4のトランジスタとを含む領域が、前記第1電源ラインおよび前記第2電源ラインの配列方向に繰り返し配置され、
隣り合う一方の前記領域における前記第2のトランジスタの前記ウエルは、他方の前記領域における前記第3のトランジスタの前記ウエルおよび前記第4のトランジスタの前記ウエルのうち少なくともいずれか一方と結合される請求項9記載の半導体装置。
【請求項11】
前記バックゲート電源ラインは、前記第1電源ラインおよび前記第2電源ラインの配列方向に延在するように配置された請求項9記載の半導体装置。
【請求項12】
前記第1のトランジスタないし前記第4のトランジスタは第1導電型であり、
前記半導体装置は、さらに、
前記入力ノードに結合される制御電極を有し、前記第1のトランジスタの前記第1導通電極と前記第1電源ラインとの間に接続され、かつ前記第1のトランジスタと略同じサイズである第2導電型の第5のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、バックゲートに対応し、かつ電位が変更可能なウエルとを有し、前記第2のトランジスタないし前記第4のトランジスタの前記第1導通電極と前記第1電源ラインとの間に接続され、かつ前記第1のトランジスタと略同じサイズである第2導電型の第6のトランジスタないし第8のトランジスタを備え、
前記第1のトランジスタおよび前記第2のトランジスタと前記第1電源ラインとの間に、前記第5のトランジスタおよび前記第6のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第3のトランジスタおよび前記第4のトランジスタと前記第1電源ラインとの間に、前記第7のトランジスタおよび前記第8のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置される請求項9記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2009−88387(P2009−88387A)
【公開日】平成21年4月23日(2009.4.23)
【国際特許分類】
【出願番号】特願2007−258750(P2007−258750)
【出願日】平成19年10月2日(2007.10.2)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成21年4月23日(2009.4.23)
【国際特許分類】
【出願日】平成19年10月2日(2007.10.2)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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