半導体記憶装置
【課題】本発明は、ＮＯＲ型のフラッシュメモリ装置において、リソグラフィによるパターン解像性／寸法制御性を改善できるとともに、より安定した動作を可能にする。
【解決手段】たとえば、ビット線ＢＬに並設して、メインソース線ＭＳＬが設けられている。メインソース線ＭＳＬは、隣接するビット線ＢＬ間に、ビット線ＢＬ，ＢＬ間の間隔と同一の間隔を有している。隣り合うワード線ＷＬ１，ＷＬ２間において、各ビット線ＢＬの直下には、ドレインコンタクトプラグにつながる第１のドレインヴィアプラグＤＶ１が設けられている。一方、メインソース線ＭＳＬの直下には、ダミーコンタクトプラグにつながる第２のドレインヴィアプラグＤＶ２が設けられている。
【解決手段】たとえば、ビット線ＢＬに並設して、メインソース線ＭＳＬが設けられている。メインソース線ＭＳＬは、隣接するビット線ＢＬ間に、ビット線ＢＬ，ＢＬ間の間隔と同一の間隔を有している。隣り合うワード線ＷＬ１，ＷＬ２間において、各ビット線ＢＬの直下には、ドレインコンタクトプラグにつながる第１のドレインヴィアプラグＤＶ１が設けられている。一方、メインソース線ＭＳＬの直下には、ダミーコンタクトプラグにつながる第２のドレインヴィアプラグＤＶ２が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、たとえば、複数のメモリセルトランジスタのソース領域がローカルソース線コンタクトプラグによって共通に接続された構造の半導体記憶装置に関する。
【背景技術】
【０００２】
現在、複数のメモリセルトランジスタのソース領域がローカルソース線コンタクトプラグによって共通に接続された構造の半導体記憶装置として、ＮＯＲ型のフラッシュメモリ装置が知られている（たとえば、特許文献１参照）。ところが、このＮＯＲ型のフラッシュメモリ装置においては、微細化が進むにつれ、リソグラフィによるパターン解像性／寸法制御性の難易度が高くなっている。特に、周期性が崩れるようなところに配置されるパターンについては、より顕著である。これは、メモリセルトランジスタのような周期性のあるパターンに対して、最適なリソグラフィ条件を選択しているためである。
【０００３】
一般に、ＮＯＲ型のフラッシュメモリ装置では、複数のメモリセルトランジスタがマトリクス（行列）状に配列されることによって、大規模なセルアレイが構成されている。このセルアレイは、隣り合う２個で一組をなすメモリセルトランジスタがそれぞれドレイン領域を共有するとともに、隣り合う二組のメモリセルトランジスタがそれぞれのソース領域を共有した構造をなしている。そして、その共有するソース領域には、共通のローカルソース線がそれぞれ接続されており、メインソース線を介して、共通にバイアス（ソース電位）が供給されるようになっている。このため、ローカルソース線につながるメインソース線と、これに隣接するメモリセルトランジスタとの間の、パターンの周期性が崩れている。
【０００４】
上記したように、従来のＮＯＲ型のフラッシュメモリ装置において、大規模なセルアレイを構成する際には、必ず、共通にバイアスをとるためのパターン（メインソース線）が配置される。しかしながら、このパターンは、メモリセルトランジスタとはパターンが異なる。そのため、そこでの周期性が崩れ、リソグラフィによるパターン解像性／寸法制御性が悪化する問題があった。
【特許文献１】特開２００５−７９２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の問題点を解決すべくなされたもので、リソグラフィによるパターン解像性／寸法制御性が悪化するのを改善できるとともに、より安定した動作が可能な半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された積層ゲート電極と、前記積層ゲート電極の両脇に位置して前記半導体基板の表層に形成された第１のドレイン領域および第１のソース領域と、をそれぞれ備え、前記積層ゲート電極と前記第１のドレイン領域および前記第１のソース領域とが、それぞれ、所定方向に配列された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの配列方向に並設され、前記複数のメモリセルトランジスタの前記積層ゲート電極の配列方向に第１の間隔を有して並設されたダミーゲート電極と、前記複数のメモリセルトランジスタの前記第１のドレイン領域の配列方向に前記第１の間隔を有して並設された第２のドレイン領域、および、前記複数のメモリセルトランジスタの前記第１のソース領域の配列方向に前記第１の間隔を有して並設された第２のソース領域と、を備えたダミートランジスタと、前記複数のメモリセルトランジスタの、前記第１のドレイン領域上にそれぞれ形成された複数のドレインコンタクトプラグと、前記複数のメモリセルトランジスタの前記第１のソース領域および前記ダミートランジスタの前記第２のソース領域を含み、前記所定方向に沿って形成されたローカルソース線と、前記ダミートランジスタの前記第２のドレイン領域上に位置して、前記ドレインコンタクトプラグに並設されたダミーコンタクトプラグと、前記複数のドレインコンタクトプラグ上にそれぞれ形成された複数の第１のドレインヴィアプラグと、前記複数の第１のドレインヴィアプラグ上に、それぞれ、前記所定方向に交差する交差方向に沿って並設された複数のビット線と、前記ダミートランジスタ上に位置し、隣接するビット線との間に前記第１の間隔を有して前記複数のビット線に並設され、前記ダミートランジスタの前記第２のソース領域と電気的に接続されたメインソース線と、前記メインソース線と前記ダミーコンタクトプラグとの間に位置して、前記複数の第１のドレインヴィアプラグに並設された第２のドレインヴィアプラグとを具備したことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００７】
上記の構成によって、リソグラフィによるパターン解像性／寸法制御性が悪化するのを改善できるとともに、より安定した動作が可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【０００９】
［第１の実施形態］
図１、図２Ａおよび図２Ｂは、本発明の第１の実施形態にしたがった半導体記憶装置の構成例を示すものである。ここでは、不揮発性の半導体記憶装置として、ローカルソース線がＬＩ（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）構造とされたＮＯＲ型のフラッシュメモリ装置を例に説明する。なお、図１は、ＮＯＲ型のフラッシュメモリ装置のセルアレイの一部の電気的構成を示す等価回路図であり、図２Ａおよび図２Ｂは、図１に示した電気的構成に対応する部分の物理（構造）的構成を示す平面図である。ただし、図２Ａは、物理的構成における上層部分を主として描いた平面図を示しており、図２Ｂは、その下層部分を主として描いた平面図を示している。
【００１０】
ＮＯＲ型のフラッシュメモリ装置１は、メモリセル領域Ｍと周辺回路領域（図示していない）とに区画されており、メモリセル領域Ｍに形成されるセルアレイＡｒを周辺回路領域に形成される周辺回路によって駆動するように構成されている。
【００１１】
セルアレイＡｒは、複数のメモリセルトランジスタＴｍ１およびＴｍ２が、シリコン基板（半導体基板）２の表面内方向である、Ｘ方向およびＹ方向に対して行列状に配列されることによって構成されている。なお、Ｘ方向およびＹ方向は、シリコン基板２の表面内において互いに直交交差する方向である。
【００１２】
図１に示すように、Ｙ方向に隣り合う２個（一対）のメモリセルトランジスタＴｍ１およびＴｍ２はＹ方向に対して対称配置されており、これらの一対のメモリセルトランジスタＴｍ１およびＴｍ２はドレイン領域（第１のドレイン領域２ａ）を共有しているとともに、当該ドレイン領域（２ａ）はＹ方向に延びるビット線ＢＬ（Ｍ１層）に接続されている。
【００１３】
すなわち、メモリセルトランジスタＴｍ１およびＴｍ２は、Ｙ方向に複数対（組）配列されている。これらＹ方向に配列された複数対のメモリセルトランジスタＴｍ１およびＴｍ２のドレイン領域（２ａ）が、１本のビット線ＢＬに共通に接続されている。なお、Ｙ方向に隣り合う二対のメモリセルトランジスタＴｍ１およびＴｍ２は、ローカルソース線コンタクトプラグに相当する、ローカルソース線（ＬＩ）ＬＳＬ１またはＬＳＬ２を挟んで線対称に配設されている。
【００１４】
これらＹ方向に配列された複数対のメモリセルトランジスタＴｍ１およびＴｍ２が、Ｘ方向に離間して複数列に配列されている。これにより、メモリセルトランジスタＴｍ１およびＴｍ２がＸ方向およびＹ方向に対して行列状に配列されて、セルアレイＡｒを構成している。
【００１５】
これらのＸ方向に離間して複数列に配列されたメモリセルトランジスタＴｍ１およびＴｍ２に対応して、複数のビット線ＢＬが並設されている。これらの複数のビット線ＢＬは互いにＸ方向に同一間隔で形成されており、複数のビット線ＢＬ間にはメインソース線ＭＳＬ（Ｍ１層）が配設されている。このメインソース線ＭＳＬは、ソース電位（共通バイアス）となる配線である。
【００１６】
Ｘ方向に配列されたメモリセルトランジスタＴｍ１は、その制御ゲート電極（ＣＧ）が、ワード線ＷＬ１によって共通に接続されている。Ｘ方向に配列されたメモリセルトランジスタＴｍ２は、その制御ゲート電極（ＣＧ）が、ワード線ＷＬ２（Ｍ０層）によって共通に接続されている。ワード線ＷＬ１およびＷＬ２は、互いに平行にＸ方向に延設されている。
【００１７】
すなわち、ワード線ＷＬ１は、Ｘ方向に配列されるメモリセルトランジスタＴｍ１の制御ゲート電極（ＣＧ）を共通に接続する配線であり、ワード線ＷＬ２は、Ｘ方向に配列されるメモリセルトランジスタＴｍ２の制御ゲート電極（ＣＧ）を共通に接続する配線である。
【００１８】
また、Ｘ方向に配列されたメモリセルトランジスタＴｍ１は、そのソース領域（第１のソース領域２ｂ）が、Ｘ方向に延びるローカルソース線ＬＳＬ１に共通に接続されているとともに、Ｘ方向に配列されたメモリセルトランジスタＴｍ２は、そのソース領域（第１のソース領域２ｂ）が、Ｘ方向に延びるローカルソース線ＬＳＬ２に共通に接続されている。複数のローカルソース線ＬＳＬ１およびＬＳＬ２は、Ｙ方向に離間して配設されるとともに、Ｘ方向に延設されており、Ｙ方向に延びるメインソース線ＭＳＬに共通に接続されている。
【００１９】
図２Ａおよび図２Ｂに示すように、ワード線ＷＬ１とビット線ＢＬとの交差領域には、メモリセルトランジスタＴｍ１のゲート電極ＭＧ１が構成されており、ワード線ＷＬ２とビット線ＢＬとの交差領域には、メモリセルトランジスタＴｍ２のゲート電極ＭＧ２が構成されている。これらのメモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２は、Ｘ方向およびＹ方向に並設されている。
【００２０】
Ｙ方向に隣り合うメモリセルトランジスタＴｍ１およびＴｍ１は、そのゲート電極ＭＧ１およびＭＧ１間のＹ方向の中央に配設された、１本のローカルソース線ＬＳＬ１を共用している。また、同様に、Ｙ方向に隣り合うメモリセルトランジスタＴｍ２およびＴｍ２は、そのゲート電極ＭＧ２およびＭＧ２間のＹ方向の中央に配設された、１本のローカルソース線ＬＳＬ２を共用している。
【００２１】
一方、メインソース線ＭＳＬとワード線ＷＬ１との交差領域には、ダミーゲート電極ＤＧ１が設けられている。このダミーゲート電極ＤＧ１は、図２Ａに示すように、メインソース線ＭＳＬがその上層に配設されている関係上、実質的にメモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２を配設できない領域に構成されている。ダミーゲート電極ＤＧ１のＹ方向の両脇のシリコン基板２の表層に位置して、ドレイン領域（第２のドレイン領域２ａａ）およびソース領域（第２のソース領域２ｂｂ）が形成されている。つまり、ダミーセルトランジスタＴＤ１が、ダミーゲート電極ＤＧ１およびドレイン領域（２ａａ）とソース領域（２ｂｂ）とによって構成されている。
【００２２】
同様に、メインソース線ＭＳＬとワード線ＷＬ２との交差領域には、ダミーゲート電極ＤＧ２が設けられている。このダミーゲート電極ＤＧ２は、図２Ａに示すように、メインソース線ＭＳＬがその上層に配設されている関係上、実質的にメモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２を配設できない領域に構成されている。ダミーゲート電極ＤＧ２のＹ方向の両脇のシリコン基板２の表層に位置して、ドレイン領域（第２のドレイン領域２ａａ）およびソース領域（第２のソース領域２ｂｂ）が形成されている。つまり、ダミーセルトランジスタＴＤ２が、ダミーゲート電極ＤＧ２およびドレイン領域（２ａａ）とソース領域（２ｂｂ）とによって構成されている。
【００２３】
ダミーゲート電極ＤＧ１およびＤＧ２は過消去メモリセルを構成するためのものであって、正常な書き込みを行うことができず、通常は使用されないゲート電極である。これらのダミーゲート電極ＤＧ１およびＤＧ２を設けている理由は、Ｘ方向に対するゲート電極の配置規則性および配置周期性を保つためであり、製造時におけるゲート電極のパターン解像性／寸法制御性を向上できるという効果を奏する。
【００２４】
図２Ａおよび図２Ｂに示すように、隣り合うワード線ＷＬ１およびＷＬ２間の、たとえば中央で、且つ、ビット線ＢＬの直下に位置して、第１のドレインヴィアプラグＤＶ１およびドレインコンタクトプラグ（ＣＳ）ＤＣが設けられている。これらの第１のドレインヴィアプラグＤＶ１およびドレインコンタクトプラグＤＣは、シリコン基板２上から縦方向（ＸＹ平面に直交したＺ方向）に延設して構成されており、メモリセルトランジスタＴｍ１およびＴｍ２のドレイン領域（２ａ）と、その縦方向の上層に配設されるビット線ＢＬとを電気的に接続するために設けられている。
【００２５】
メインソース線ＭＳＬおよびローカルソース線ＬＳＬ１の交差領域には、ソースヴィアプラグＳＶ１が設けられている。このソースヴィアプラグＳＶ１は、ローカルソース線ＬＳＬ１の一部上およびメインソース線ＭＳＬの一部直下に挟まれるように配設されており、ローカルソース線ＬＳＬ１とメインソース線ＭＳＬとを電気的に接続するために設けられている。
【００２６】
メインソース線ＭＳＬおよびローカルソース線ＬＳＬ２の交差領域には、ソースヴィアプラグＳＶ２が設けられている。このソースヴィアプラグＳＶ２は、ローカルソース線ＬＳＬ２の一部上およびメインソース線ＭＳＬの一部直下に挟まれるように配設されており、ローカルソース線ＬＳＬ２とメインソース線ＭＳＬとを電気的に接続するために設けられている。
【００２７】
図２Ｂに示すように、メインソース線ＭＳＬの一部の直下方に位置し、且つ、Ｙ方向に隣り合うワード線ＷＬ１およびＷＬ２間（Ｙ方向に隣り合うローカルソース線ＬＳＬ１およびＬＳＬ２間）の、たとえば中央に位置して、ダミーコンタクトプラグ（ＣＳ）ＵＣが設けられている。このダミーコンタクトプラグＵＣは、隣接するドレインコンタクトプラグＤＣ間に、ドレインコンタクトプラグＤＣおよびＤＣ間の間隔と同一の間隔を有して並設されている。
【００２８】
ダミーコンタクトプラグＵＣは、電気構造的には、たとえばＹ方向に隣り合うメモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２間の干渉を防止するために設けられている。
【００２９】
さらに、図２Ａに示すように、メインソース線ＭＳＬおよびダミーコンタクトプラグＵＣの交差領域には、第２のドレインヴィアプラグＤＶ２が設けられている。この第２のドレインヴィアプラグＤＶ２は、ダミーコンタクトプラグＵＣ上およびメインソース線ＭＳＬの一部直下に挟まれるように配設されており、ダミーコンタクトプラグＵＣとメインソース線ＭＳＬとを電気的に接続するために設けられている。
【００３０】
すなわち、これらの第２のドレインヴィアプラグＤＶ２およびダミーコンタクトプラグＵＣは、シリコン基板２上からＺ方向に延設して構成されており、ダミーセルトランジスタＴＤ１およびＴＤ２のドレイン領域（２ａａ）と、その縦方向の上層に配設されるメインソース線ＭＳＬとを電気的に接続するために設けられている。
【００３１】
本実施形態の場合、ダミーセルトランジスタＴＤ１およびＴＤ２のソース領域（２ｂｂ）のみでなく、そのドレイン領域（２ａａ）をも、メインソース線ＭＳＬと電気的に接続するようにしている。これにより、ダミーセルトランジスタＴＤ１およびＴＤ２を、メモリセルトランジスタＴｍ１およびＴｍ２と同じパターンで配置できるようになる。つまり、第２のドレインヴィアプラグＤＶ２は、隣接する第１のドレインヴィアプラグＤＶ１との間隔が、それぞれ、第１のドレインヴィアプラグＤＶ１およびＤＶ１間と同一となる。したがって、そこでのパターンの周期性が崩れるのを防止できるようになる結果、リソグラフィによる第１のドレインヴィアプラグＤＶ１形成のためのマージンを十分に確保することが可能となる。
【００３２】
しかも、単に、複数のビット線ＢＬ間にメインソース線ＭＳＬが並設されることによる、パターンの周期性が崩れるのを防止できるのみでなく、動作時には、ダミーセルトランジスタＴＤ１およびＴＤ２のドレイン領域（２ａａ）の電位を、ソース領域（２ｂｂ）の電位と同電位に制御することが可能となる。これにより、ダミーセルトランジスタＴＤ１およびＴＤ２の電位を固定できるようになる結果、電位が不安定なために起こるダミーセルトランジスタＴＤ１およびＴＤ２の不自然な動作による、隣接するメモリセルトランジスタＴｍ１およびＴｍ２への影響を回避できる。
【００３３】
以下に、本実施形態にしたがったＮＯＲ型のフラッシュメモリ装置の、ダミーコンタクトプラグＵＣの周辺の断面構造について説明する。なお、図３は、図２Ａおよび図２ＢのIII − III線に沿う断面図を示しており、図４は、図２Ａおよび図２ＢのIV−IV線に沿う断面図を示している。また、図５は、図２Ａおよび図２ＢのV − V線に沿う断面図を示しており、図６は、図２Ａおよび図２ＢのVI−VI線に沿う断面図を示しており、図７は、図２Ａおよび図２ＢのVII − VII線に沿う断面図を示している。
【００３４】
まず、メモリセルトランジスタＴｍ１，Ｔｍ２およびダミーセルトランジスタＴＤ１，ＴＤ２の断面構造の詳細を説明する。なお、図４に示すように、メモリセルトランジスタＴｍ２はドレインコンタクトプラグＤＣを挟んでメモリセルトランジスタＴｍ１とＹ方向に対称構造で構成されており、メモリセルトランジスタＴｍ２はメモリセルトランジスタＴｍ１の構造とほぼ同一であるため、メモリセルトランジスタＴｍ１の構造説明を行い、メモリセルトランジスタＴｍ２の具体的な構造説明を省略する。
【００３５】
また、ダミーセルトランジスタＴＤ１のダミーゲート電極ＤＧ１およびダミーセルトランジスタＴＤ２のダミーゲート電極ＤＧ２の積層構造は、メモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２の積層ゲート電極構造と同様であるため、メモリセルトランジスタＴｍ１のゲート電極ＭＧ１の具体的構造説明を行い、メモリセルトランジスタＴｍ２のゲート電極ＭＧ２とダミーゲート電極ＤＧ１およびＤＧ２の構造説明を省略する。
【００３６】
図３、図５、図７に示すように、たとえばｐ型のシリコン基板２には、Ｘ方向に離間して複数の素子分離溝３が形成されている。これらの素子分離溝３は、Ｙ方向に沿って複数並設されており、複数の素子領域ＳａをＸ方向に区画している。これらの素子領域Ｓａは、図４に示すように、メモリセルトランジスタＴｍ１およびＴｍ２の第１のドレイン領域２ａと第１のソース領域２ｂ、および、その間に挟まれたチャネル領域を含む領域であり、ビット線ＢＬの直下方に位置して形成される。また、素子領域Ｓａは、図６に示すように、ダミーセルトランジスタＴＤ１およびＴＤ２を構成する第２のドレイン領域２ａａと第２のソース領域２ｂｂ、および、その間に挟まれたチャネル領域を含む領域でもあり、この素子領域Ｓａはメインソース線ＭＳＬの直下方に位置して形成される。
【００３７】
図３、図５、図７に示すように、複数の素子分離溝３にはそれぞれ素子分離絶縁膜４が埋め込まれており、素子分離領域（ＳＴＩ）Ｓｂを構成している。これらの素子分離絶縁膜４は、素子分離溝３の内面に沿って形成されたシリコン酸化膜４ａと、このシリコン酸化膜４ａの内側に埋め込まれたシリコン酸化膜４ｂとによって積層構造で構成され、シリコン基板２の表面より上方に突出して構成されている。
【００３８】
素子分離溝３により区画されたシリコン基板２の素子領域Ｓａ上には、シリコン酸化膜５が形成されている。このシリコン酸化膜５は、第１のゲート絶縁膜、トンネル絶縁膜として機能する膜である。
【００３９】
このシリコン酸化膜５上には、Ｘ方向に隣り合う素子分離絶縁膜４間に位置して多結晶シリコン層６が形成されている。この多結晶シリコン層６は、リンなどの不純物がドープされた非晶質シリコンが多結晶化して構成されており、その上面は、素子分離絶縁膜４の上面とほぼ一致するように形成されている。
【００４０】
多結晶シリコン層６の上には、多結晶シリコン層７が形成されている。この多結晶シリコン層７は、リンなどの不純物がドープされた非晶質シリコンが多結晶化して構成されており、隣接する素子分離絶縁膜４の上に張り出して形成されている。これらの多結晶シリコン層６および７は、Ｘ方向の断面において所謂Ｔ型形状に形成されており、メモリセルトランジスタＴｍ１の浮遊ゲート電極ＦＧ（図４参照）として構成される。なお、図３に示すように、多結晶シリコン層７は、Ｘ方向に隣り合う浮遊ゲート電極ＦＧ間において素子分離絶縁膜４上で分断されている。本実施形態においては、多結晶シリコン層７は素子分離絶縁膜４上に張り出す構成であるが、多結晶シリコン層７の側壁が多結晶シリコン層６の側壁と面一で、多結晶シリコン層７が隣接する素子分離絶縁膜４上に張り出さない構成であってもよい。
【００４１】
多結晶シリコン層７、および、当該多結晶シリコン層７が分断された素子分離絶縁膜４の上には、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）８がＸ方向に沿って形成されている。このＯＮＯ膜８は、第２のゲート絶縁膜、ゲート間絶縁膜、インターポリ絶縁膜、導電層間絶縁膜として機能する。
【００４２】
このＯＮＯ膜８の上には、多結晶シリコン層９が形成されている。この多結晶シリコン層９は、リンなどの不純物がドープされた非晶質シリコンが多結晶化して構成された層である。多結晶シリコン層９の上には、タングステンシリサイド（ＷＳｉ）層１０が形成されており、タングステンシリサイド層１０の上には、キャップ膜としてのシリコン酸化膜１１が形成されている。
【００４３】
図４および図６に示すように、制御ゲート電極ＣＧは、多結晶シリコン層９およびタングステンシリサイド層１０により構成される。メモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２（いずれも積層ゲート電極に相当）は、シリコン基板２の上に、シリコン酸化膜５を介して積層された層６〜層１０によって構成されている。
【００４４】
図４に示すように、Ｙ方向の断面において、層６〜層１１は、その側面が面一に形成されている。シリコン基板２の表層において、ゲート電極ＭＧ１およびＭＧ２のＹ方向の両脇には、一方に第１のドレイン領域２ａが形成され、他方に第１のソース領域２ｂが形成されている。これらの第１のドレイン／ソース領域２ａ，２ｂ上には、シリコン酸化膜５を介して、シリコン酸化膜１２、シリコン窒化膜１３が順に薄く形成されており、この上には、ゲート電極ＭＧ１およびＭＧ２の側方に位置してＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１４が埋め込まれている。
【００４５】
さらに詳述すれば、図４に示すように、多結晶シリコン層６および７、ＯＮＯ膜８、多結晶シリコン層９、タングステンシリサイド膜１０の側壁面には、シリコン酸化膜１２が薄く形成されている。シリコン酸化膜１１および１２の上を覆うように、バリア膜としてのシリコン窒化膜１３が形成されている。シリコン窒化膜１３のＹ方向の側部には、ＢＰＳＧ膜１４が形成されている。
【００４６】
このＢＰＳＧ膜１４は、図５に示すように、ドレインコンタクトプラグＤＣおよびダミーコンタクトプラグＵＣの周囲（外周部）に埋め込まれている。ＢＰＳＧ膜１４は、図４に示すように、その上面が、シリコン窒化膜１３の上面と面一になるように形成されている。
【００４７】
シリコン窒化膜１３およびＢＰＳＧ膜１４の上には、シリコン酸化膜１５が形成されている。また、シリコン酸化膜１５の上（上層）には、シリコン酸化膜１６が積層されている。これらのシリコン酸化膜１５および１６は、ゲート電極ＭＧ１およびＭＧ２の上層における層間絶縁膜を構成する。
【００４８】
シリコン基板２の第１のドレイン領域２ａ上には、それぞれ、ドレインコンタクトプラグＤＣが形成されている。このドレインコンタクトプラグＤＣは、第１のドレイン領域２ａの直上からＺ方向に沿って延設されており、シリコン酸化膜１５、ＢＰＳＧ膜１４、シリコン窒化膜１３、シリコン酸化膜１２、シリコン酸化膜５に対して、貫通形成されている。図５に示すように、これらのドレインコンタクトプラグＤＣは、Ｘ方向に対して、同一間隔および同一幅で並設されている。
【００４９】
図５に示すように、第１のドレイン領域２ａはＸ方向に並設されており、素子分離絶縁膜４によって互いに電気的に絶縁されている。シリコン基板２の表層には、第１のドレイン領域２ａに並設して第２のドレイン領域２ａａが形成されている。第２のドレイン領域２ａａは、隣り合う第１のドレイン領域２ａおよび２ａ間の間隔と同一間隔をもって、第１のドレイン領域２ａに対してＸ方向に並設されている。複数の第１のドレイン領域２ａと第２のドレイン領域２ａａは、素子分離絶縁膜４によって互いに電気的に絶縁されている。
【００５０】
第２のドレイン領域２ａａ上には、ダミーコンタクトプラグＵＣが形成されている。ドレインコンタクトプラグＤＣはＸ方向に並設されているが、ダミーコンタクトプラグＵＣは、隣り合うドレインコンタクトプラグＤＣおよびＤＣ間のＸ方向の間隔と同一間隔をもって、当該ドレインコンタクトプラグＤＣに並設されているとともに、ドレインコンタクトプラグＤＣのＸ方向の幅と同一幅で形成されている。ダミーコンタクトプラグＵＣとドレインコンタクトプラグＤＣとは、層１２〜層１５によって、Ｘ方向に互いに電気的に分離されている。
【００５１】
ドレインコンタクトプラグＤＣおよびダミーコンタクトプラグＵＣは、同一材料によって構成されている。これらのドレインコンタクトプラグＤＣおよびダミーコンタクトプラグＤＣは、タングステン層１７と、このタングステン層１７の下面および側面を覆うように形成されたバリアメタル膜１８とによって、金属配線層として構成されている。
【００５２】
他方、図７に示すように、シリコン基板２の表層には、第１のソース領域２ｂがＸ方向に並設されている。複数の第１のソース領域２ｂは、素子分離絶縁膜４によってＸ方向に互いに電気的に絶縁されている。また、シリコン基板２の表層には、第１のソース領域２ｂに並設して第２のソース領域２ｂｂが形成されている。第２のソース領域２ｂｂは、隣り合う第１のソース領域２ｂおよび２ｂ間の間隔と同一間隔をもって、第１のソース領域２ｂに対してＸ方向に並設されている。複数の第１のソース領域２ｂと第２のソース領域２ｂｂとは、素子分離絶縁膜４によって互いに電気的に絶縁されている。
【００５３】
これらの第１および第２のソース領域２ｂおよび２ｂｂ上には、ローカルソース線ＬＳＬ１が形成されている。ローカルソース線ＬＳＬ１は、それぞれ、Ｘ方向に複数設けられた第１および第２のソース領域２ｂおよび２ｂｂ（素子領域Ｓａ）上を連結して渡り、当該複数の第１のソース領域２ｂに対して構造的および電気的に接続して構成されている。つまり、ローカルソース線ＬＳＬ１は、それぞれ、複数の素子領域Ｓａおよび素子分離領域Ｓｂを跨いでＸ方向に沿って形成されている。なお、構造断面を図示しないが、ローカルソース線ＬＳＬ２もローカルソース線ＬＳＬ１と同様の構造である。
【００５４】
図４ないし図７に示すように、ドレインコンタクトプラグＤＣ、ダミーコンタクトプラグＵＣ、シリコン酸化膜１５、ローカルソース線ＬＳＬ１およびＬＳＬ２の上面は、平面状に形成されている。図４ないし図７に示すように、シリコン酸化膜１５、ローカルソース線ＬＳＬ１およびＬＳＬ２の上には、層間絶縁膜１６が形成されている。
【００５５】
図４および図５に示すように、ドレインコンタクトプラグＤＣ上の一部には、ドレインヴィアプラグＤＶ１が形成されている。このドレインヴィアプラグＤＶ１は、個々のドレインコンタクトプラグＤＣの上に形成されている。図５および図６に示すように、ダミーコンタクトプラグＵＣ上の一部には、ドレインヴィアプラグＤＶ２が形成されている。このドレインヴィアプラグＤＶ２は、個々のダミーコンタクトプラグＵＣの上に形成されている。
【００５６】
他方、図６および図７に示すように、ローカルソース線ＬＳＬ１上の一部にはソースヴィアプラグＳＶ１が形成されており、ローカルソース線ＬＳＬ２上の一部にはソースヴィアプラグＳＶ２が形成されている。
【００５７】
ドレインヴィアプラグＤＶ１およびＤＶ２とソースヴィアプラグＳＶ１およびＳＶ２とは、同一の積層構造によって構成されており、それぞれ、タングステン層１９と、このタングステン層１９の下面および側面を覆うように形成されたバリアメタル膜２０とにより、金属配線層として形成されている。図４ないし図７に示すように、層間絶縁膜１６、ドレインヴィアプラグＤＶ１およびＤＶ２、ソースヴィアプラグＳＶ１およびＳＶ２の上面は、平面状に形成されている。
【００５８】
図３ないし図５に示すように、ビット線ＢＬは、層間絶縁膜１６およびドレインヴィアプラグＤＶ１の上に形成され、図２Ａに示すように、Ｙ方向に離間して形成された複数のドレインヴィアプラグＤＶ１を連結結合している。
【００５９】
図５ないし図７に示すように、メインソース線ＭＳＬは、層間絶縁膜１６、ドレインヴィアプラグＤＶ２、ソースヴィアプラグＳＶ１およびＳＶ２の上に形成され、図２Ａおよび図６に示すように、Ｙ方向に離間して形成された複数のドレインヴィアプラグＤＶ２、ソースヴィアプラグＳＶ１およびＳＶ２を連結結合している。このメインソース線ＭＳＬは、ドレインヴィアプラグＤＶ２を介して、その下方に設けられたダミーコンタクトプラグＵＣと電気的に接続されている。
【００６０】
ここで、図２Ａおよび図２Ｂに示したように、Ｘ方向に隣り合うメモリセルトランジスタＴｍ１のゲート電極ＭＧ１間で、且つ、メインソース線ＭＳＬの直下には、ダミーゲート電極ＤＧ１が設けられており、Ｘ方向に隣り合うメモリセルトランジスタＴｍ２のゲート電極ＭＧ２間で、且つ、メインソース線ＭＳＬの直下には、ダミーゲート電極ＤＧ２が設けられている。これらのダミーゲート電極ＤＧ１またはＤＧ２にワード線ＷＬ１またはＷＬ２から電圧が与えられ、ダミーセルトランジスタＴＤ１またはＴＤ２がオンになってもソース／ドレインが同電位のため、オン電流が流れることはない。
【００６１】
ドレインコンタクトプラグＤＣに並設して、ダミーコンタクトプラグＵＣが設けられているので、メモリセルトランジスタＴｍ１およびＴｍ２のデータ保持特性を維持しながら、ドレインコンタクトプラグＤＣをＹ方向に挟んで隣り合うゲート電極ＭＧ１およびＭＧ２間の干渉を抑制することができる。
【００６２】
つまり、ダミーコンタクトプラグＵＣが、Ｘ方向の複数のドレインコンタクトプラグＤＣ間に設けられているため、ダミーコンタクトプラグＵＣのＸ方向の両脇の複数のドレインコンタクトプラグＤＣをＹ方向に挟んで隣り合うゲート電極ＭＧ１およびＭＧ２間の干渉を抑制することができる。
【００６３】
なお、上記したＮＯＲ型のフラッシュメモリ装置の場合、図３ないし図７に示すように、メモリセル領域Ｍ内においては、下層側から上層側に向けて、シリコン基板２の表層ＬＹ１、コンタクトプラグ形成層ＬＹ２、ヴィアプラグ形成層ＬＹ３、配線層ＬＹ４の多層構造で構成されている。また、コンタクトプラグ形成層ＬＹ２と同一層の一部には、積層ゲート電極層ＬＹ２ａが設けられている。コンタクトプラグ形成層ＬＹ２の高さは、積層ゲート電極層ＬＹ２ａの高さよりも高い。
【００６４】
詳細については割愛するが、これらの層ＬＹ１〜ＬＹ４の同一層内の各電気的導電要素は、製造プロセス上、同一工程で形成される。特に、ドレインヴィアプラグＤＶ２は、ドレインヴィアプラグＤＶ１とソースヴィアプラグＳＶ１およびＳＶ２との形成に用いるマスクに若干の改良を加えることにより、同一工程において容易に形成できる。
【００６５】
つまり、図３ないし図７に示すように、ドレインコンタクトプラグＤＣ、ローカルソース線ＬＳＬ１およびＬＳＬ２、ダミーコンタクトプラグＵＣ、シリコン酸化膜１５上に、シリコン酸化膜１６を堆積し、当該シリコン酸化膜１６上にレジストを塗布してパターンニングし、シリコン酸化膜１６をＲＩＥ法により除去加工処理する。次いで、バリアメタル膜２０をスパッタ処理するとともに、その内側にタングステン１９を埋め込み、ＣＭＰ法により平坦化処理する。これにより、ソースヴィアプラグＳＶ１およびＳＶ２とドレインヴィアプラグＤＶ１およびＤＶ２とを同一工程で形成できる。
【００６６】
上記したように、本実施形態においては、ドレインヴィアプラグＤＶ１とＸ方向に並設して、ダミーのドレインヴィアプラグＤＶ２を設けるようにしている。ドレインヴィアプラグＤＶ２は、隣り合うドレインヴィアプラグＤＶ１に対して、当該ドレインヴィアプラグＤＶ１間のＸ方向の間隔と同一間隔を有して配設されている。また、ドレインヴィアプラグＤＶ２は、ダミーコンタクトプラグＵＣを介して、ダミーセルトランジスタＴＤ１およびＴＤ２の第２のドレイン領域２ａａに接続されている。ダミーセルトランジスタＴＤ１およびＴＤ２は、ドレイン領域２ａａとソース領域２ｂｂとが電気的にショートすることになるが、ダミーセルトランジスタＴＤ１およびＴＤ２はセル動作させる必要がないため、特に問題はない（ワード線ＷＬ１またはＷＬ２がバイアスされて、ダミーセルトランジスタＴＤ１またはＴＤ２がオンしたとしても、ダミーセルトランジスタＴＤ１またはＴＤ２のドレイン領域２ａａおよびソース領域２ｂｂにソース電位が与えられるだけ）。
【００６７】
すなわち、ビット線ＢＬとメインソース線ＭＳＬとをＸ方向に同一間隔で並設するように形成しているため、Ｙ方向に隣り合うワード線ＷＬ１およびＷＬ２間において、メモリセルトランジスタＴｍ１およびＴｍ２と同じ周期となるように、メインソース線ＭＳＬにつながるドレインヴィアプラグＤＶ２を設けた場合、そこでのパターンの周期性を容易に確保できるようになる。これにより、従来は周期性が崩れるために十分なマージンが得られなかった、メインソース線ＭＳＬに隣接するドレインヴィアプラグＤＶ１の、リソグラフィのためのマージンを向上できるようになる。したがって、微細化にともなうリソグラフィのパターン解像性／寸法制御性を改善することが可能となるものである。
【００６８】
しかも、ダミーセルトランジスタＴＤ１およびＴＤ２の第２のドレイン領域２ａａをも、メインソース線ＭＳＬに接続させるようにした場合には、ダミーセルトランジスタＴＤ１またはＴＤ２の、不安定な電位による不自然な動作を抑制できるようになる。その結果、メインソース線ＭＳＬに隣接するメモリセルトランジスタＴｍ１およびＴｍ２の動作を予測し易くなるなど、より安定した動作が可能となるものである。
【００６９】
なお、上記した実施形態においては、ローカルソース線がＬＩ構造とされたＮＯＲ型のフラッシュメモリ装置を例に説明したが、これに限らず、たとえばＳＡＳ（Ｓｅｌｆ Ａｌｉｇｎ Ｓｏｕｒｃｅ）構造のローカルソース線を備えるＮＯＲ型のフラッシュメモリ装置にも適用することが可能である。つまり、ＮＯＲ型のフラッシュメモリ装置としては、素子分離絶縁膜４の一部を選択的に除去し、Ｘ方向に連続するソース領域からなるローカルソース線を備えるものであってもよい。ただし、この場合には、別途、ソース領域とソースヴィアプラグとを接続するためのコンタクトプラグが必要となる。
【００７０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態にしたがった、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ装置）におけるメモリセルアレイの一例を示す回路図。
【図２Ａ】図１に対応した、構成（上層部分）の一部を透過して示す平面図。
【図２Ｂ】図１に対応した、構成（下層部分）の一部を透過して示す平面図。
【図３】図２Ａおよび図２ＢのIII − III線に沿う、メモリセルアレイの構成を示す断面図。
【図４】図２Ａおよび図２ＢのIV−IV線に沿う、メモリセルアレイの構成を示す断面図。
【図５】図２Ａおよび図２ＢのV − V線に沿う、メモリセルアレイの構成を示す断面図。
【図６】図２Ａおよび図２ＢのVI−VI線に沿う、メモリセルアレイの構成を示す断面図。
【図７】図２Ａおよび図２ＢのVII − VII線に沿う、メモリセルアレイの構成を示す断面図。
【符号の説明】
【００７２】
１…ＮＯＲ型のフラッシュメモリ装置、２ａ…第１のドレイン領域、２ｂ…第１のソース領域、２ａａ…第２のドレイン領域、２ｂｂ…第２のソース領域、Ｍ…メモリセル領域、Ａｒ…セルアレイ、Ｔｍ１，Ｔｍ２…メモリセルトランジスタ、ＷＬ１，ＷＬ２…ワード線、ＢＬ…ビット線、ＭＳＬ…メインソース線、ＬＳＬ１，ＬＳＬ２…ローカルソース線、ＴＤ１，ＴＤ２…ダミーセルトランジスタ、ＤＶ１…第１のドレインヴィアプラグ、ＤＶ２…第２のドレインヴィアプラグ、ＤＣ…ドレインコンタクトプラグ（ＣＳ）、ＳＶ１，ＳＶ２…ソースヴィアプラグ、ＵＣ…ダミーコンタクトプラグ（ＣＳ）。
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、たとえば、複数のメモリセルトランジスタのソース領域がローカルソース線コンタクトプラグによって共通に接続された構造の半導体記憶装置に関する。
【背景技術】
【０００２】
現在、複数のメモリセルトランジスタのソース領域がローカルソース線コンタクトプラグによって共通に接続された構造の半導体記憶装置として、ＮＯＲ型のフラッシュメモリ装置が知られている（たとえば、特許文献１参照）。ところが、このＮＯＲ型のフラッシュメモリ装置においては、微細化が進むにつれ、リソグラフィによるパターン解像性／寸法制御性の難易度が高くなっている。特に、周期性が崩れるようなところに配置されるパターンについては、より顕著である。これは、メモリセルトランジスタのような周期性のあるパターンに対して、最適なリソグラフィ条件を選択しているためである。
【０００３】
一般に、ＮＯＲ型のフラッシュメモリ装置では、複数のメモリセルトランジスタがマトリクス（行列）状に配列されることによって、大規模なセルアレイが構成されている。このセルアレイは、隣り合う２個で一組をなすメモリセルトランジスタがそれぞれドレイン領域を共有するとともに、隣り合う二組のメモリセルトランジスタがそれぞれのソース領域を共有した構造をなしている。そして、その共有するソース領域には、共通のローカルソース線がそれぞれ接続されており、メインソース線を介して、共通にバイアス（ソース電位）が供給されるようになっている。このため、ローカルソース線につながるメインソース線と、これに隣接するメモリセルトランジスタとの間の、パターンの周期性が崩れている。
【０００４】
上記したように、従来のＮＯＲ型のフラッシュメモリ装置において、大規模なセルアレイを構成する際には、必ず、共通にバイアスをとるためのパターン（メインソース線）が配置される。しかしながら、このパターンは、メモリセルトランジスタとはパターンが異なる。そのため、そこでの周期性が崩れ、リソグラフィによるパターン解像性／寸法制御性が悪化する問題があった。
【特許文献１】特開２００５−７９２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の問題点を解決すべくなされたもので、リソグラフィによるパターン解像性／寸法制御性が悪化するのを改善できるとともに、より安定した動作が可能な半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された積層ゲート電極と、前記積層ゲート電極の両脇に位置して前記半導体基板の表層に形成された第１のドレイン領域および第１のソース領域と、をそれぞれ備え、前記積層ゲート電極と前記第１のドレイン領域および前記第１のソース領域とが、それぞれ、所定方向に配列された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの配列方向に並設され、前記複数のメモリセルトランジスタの前記積層ゲート電極の配列方向に第１の間隔を有して並設されたダミーゲート電極と、前記複数のメモリセルトランジスタの前記第１のドレイン領域の配列方向に前記第１の間隔を有して並設された第２のドレイン領域、および、前記複数のメモリセルトランジスタの前記第１のソース領域の配列方向に前記第１の間隔を有して並設された第２のソース領域と、を備えたダミートランジスタと、前記複数のメモリセルトランジスタの、前記第１のドレイン領域上にそれぞれ形成された複数のドレインコンタクトプラグと、前記複数のメモリセルトランジスタの前記第１のソース領域および前記ダミートランジスタの前記第２のソース領域を含み、前記所定方向に沿って形成されたローカルソース線と、前記ダミートランジスタの前記第２のドレイン領域上に位置して、前記ドレインコンタクトプラグに並設されたダミーコンタクトプラグと、前記複数のドレインコンタクトプラグ上にそれぞれ形成された複数の第１のドレインヴィアプラグと、前記複数の第１のドレインヴィアプラグ上に、それぞれ、前記所定方向に交差する交差方向に沿って並設された複数のビット線と、前記ダミートランジスタ上に位置し、隣接するビット線との間に前記第１の間隔を有して前記複数のビット線に並設され、前記ダミートランジスタの前記第２のソース領域と電気的に接続されたメインソース線と、前記メインソース線と前記ダミーコンタクトプラグとの間に位置して、前記複数の第１のドレインヴィアプラグに並設された第２のドレインヴィアプラグとを具備したことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００７】
上記の構成によって、リソグラフィによるパターン解像性／寸法制御性が悪化するのを改善できるとともに、より安定した動作が可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【０００９】
［第１の実施形態］
図１、図２Ａおよび図２Ｂは、本発明の第１の実施形態にしたがった半導体記憶装置の構成例を示すものである。ここでは、不揮発性の半導体記憶装置として、ローカルソース線がＬＩ（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）構造とされたＮＯＲ型のフラッシュメモリ装置を例に説明する。なお、図１は、ＮＯＲ型のフラッシュメモリ装置のセルアレイの一部の電気的構成を示す等価回路図であり、図２Ａおよび図２Ｂは、図１に示した電気的構成に対応する部分の物理（構造）的構成を示す平面図である。ただし、図２Ａは、物理的構成における上層部分を主として描いた平面図を示しており、図２Ｂは、その下層部分を主として描いた平面図を示している。
【００１０】
ＮＯＲ型のフラッシュメモリ装置１は、メモリセル領域Ｍと周辺回路領域（図示していない）とに区画されており、メモリセル領域Ｍに形成されるセルアレイＡｒを周辺回路領域に形成される周辺回路によって駆動するように構成されている。
【００１１】
セルアレイＡｒは、複数のメモリセルトランジスタＴｍ１およびＴｍ２が、シリコン基板（半導体基板）２の表面内方向である、Ｘ方向およびＹ方向に対して行列状に配列されることによって構成されている。なお、Ｘ方向およびＹ方向は、シリコン基板２の表面内において互いに直交交差する方向である。
【００１２】
図１に示すように、Ｙ方向に隣り合う２個（一対）のメモリセルトランジスタＴｍ１およびＴｍ２はＹ方向に対して対称配置されており、これらの一対のメモリセルトランジスタＴｍ１およびＴｍ２はドレイン領域（第１のドレイン領域２ａ）を共有しているとともに、当該ドレイン領域（２ａ）はＹ方向に延びるビット線ＢＬ（Ｍ１層）に接続されている。
【００１３】
すなわち、メモリセルトランジスタＴｍ１およびＴｍ２は、Ｙ方向に複数対（組）配列されている。これらＹ方向に配列された複数対のメモリセルトランジスタＴｍ１およびＴｍ２のドレイン領域（２ａ）が、１本のビット線ＢＬに共通に接続されている。なお、Ｙ方向に隣り合う二対のメモリセルトランジスタＴｍ１およびＴｍ２は、ローカルソース線コンタクトプラグに相当する、ローカルソース線（ＬＩ）ＬＳＬ１またはＬＳＬ２を挟んで線対称に配設されている。
【００１４】
これらＹ方向に配列された複数対のメモリセルトランジスタＴｍ１およびＴｍ２が、Ｘ方向に離間して複数列に配列されている。これにより、メモリセルトランジスタＴｍ１およびＴｍ２がＸ方向およびＹ方向に対して行列状に配列されて、セルアレイＡｒを構成している。
【００１５】
これらのＸ方向に離間して複数列に配列されたメモリセルトランジスタＴｍ１およびＴｍ２に対応して、複数のビット線ＢＬが並設されている。これらの複数のビット線ＢＬは互いにＸ方向に同一間隔で形成されており、複数のビット線ＢＬ間にはメインソース線ＭＳＬ（Ｍ１層）が配設されている。このメインソース線ＭＳＬは、ソース電位（共通バイアス）となる配線である。
【００１６】
Ｘ方向に配列されたメモリセルトランジスタＴｍ１は、その制御ゲート電極（ＣＧ）が、ワード線ＷＬ１によって共通に接続されている。Ｘ方向に配列されたメモリセルトランジスタＴｍ２は、その制御ゲート電極（ＣＧ）が、ワード線ＷＬ２（Ｍ０層）によって共通に接続されている。ワード線ＷＬ１およびＷＬ２は、互いに平行にＸ方向に延設されている。
【００１７】
すなわち、ワード線ＷＬ１は、Ｘ方向に配列されるメモリセルトランジスタＴｍ１の制御ゲート電極（ＣＧ）を共通に接続する配線であり、ワード線ＷＬ２は、Ｘ方向に配列されるメモリセルトランジスタＴｍ２の制御ゲート電極（ＣＧ）を共通に接続する配線である。
【００１８】
また、Ｘ方向に配列されたメモリセルトランジスタＴｍ１は、そのソース領域（第１のソース領域２ｂ）が、Ｘ方向に延びるローカルソース線ＬＳＬ１に共通に接続されているとともに、Ｘ方向に配列されたメモリセルトランジスタＴｍ２は、そのソース領域（第１のソース領域２ｂ）が、Ｘ方向に延びるローカルソース線ＬＳＬ２に共通に接続されている。複数のローカルソース線ＬＳＬ１およびＬＳＬ２は、Ｙ方向に離間して配設されるとともに、Ｘ方向に延設されており、Ｙ方向に延びるメインソース線ＭＳＬに共通に接続されている。
【００１９】
図２Ａおよび図２Ｂに示すように、ワード線ＷＬ１とビット線ＢＬとの交差領域には、メモリセルトランジスタＴｍ１のゲート電極ＭＧ１が構成されており、ワード線ＷＬ２とビット線ＢＬとの交差領域には、メモリセルトランジスタＴｍ２のゲート電極ＭＧ２が構成されている。これらのメモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２は、Ｘ方向およびＹ方向に並設されている。
【００２０】
Ｙ方向に隣り合うメモリセルトランジスタＴｍ１およびＴｍ１は、そのゲート電極ＭＧ１およびＭＧ１間のＹ方向の中央に配設された、１本のローカルソース線ＬＳＬ１を共用している。また、同様に、Ｙ方向に隣り合うメモリセルトランジスタＴｍ２およびＴｍ２は、そのゲート電極ＭＧ２およびＭＧ２間のＹ方向の中央に配設された、１本のローカルソース線ＬＳＬ２を共用している。
【００２１】
一方、メインソース線ＭＳＬとワード線ＷＬ１との交差領域には、ダミーゲート電極ＤＧ１が設けられている。このダミーゲート電極ＤＧ１は、図２Ａに示すように、メインソース線ＭＳＬがその上層に配設されている関係上、実質的にメモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２を配設できない領域に構成されている。ダミーゲート電極ＤＧ１のＹ方向の両脇のシリコン基板２の表層に位置して、ドレイン領域（第２のドレイン領域２ａａ）およびソース領域（第２のソース領域２ｂｂ）が形成されている。つまり、ダミーセルトランジスタＴＤ１が、ダミーゲート電極ＤＧ１およびドレイン領域（２ａａ）とソース領域（２ｂｂ）とによって構成されている。
【００２２】
同様に、メインソース線ＭＳＬとワード線ＷＬ２との交差領域には、ダミーゲート電極ＤＧ２が設けられている。このダミーゲート電極ＤＧ２は、図２Ａに示すように、メインソース線ＭＳＬがその上層に配設されている関係上、実質的にメモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２を配設できない領域に構成されている。ダミーゲート電極ＤＧ２のＹ方向の両脇のシリコン基板２の表層に位置して、ドレイン領域（第２のドレイン領域２ａａ）およびソース領域（第２のソース領域２ｂｂ）が形成されている。つまり、ダミーセルトランジスタＴＤ２が、ダミーゲート電極ＤＧ２およびドレイン領域（２ａａ）とソース領域（２ｂｂ）とによって構成されている。
【００２３】
ダミーゲート電極ＤＧ１およびＤＧ２は過消去メモリセルを構成するためのものであって、正常な書き込みを行うことができず、通常は使用されないゲート電極である。これらのダミーゲート電極ＤＧ１およびＤＧ２を設けている理由は、Ｘ方向に対するゲート電極の配置規則性および配置周期性を保つためであり、製造時におけるゲート電極のパターン解像性／寸法制御性を向上できるという効果を奏する。
【００２４】
図２Ａおよび図２Ｂに示すように、隣り合うワード線ＷＬ１およびＷＬ２間の、たとえば中央で、且つ、ビット線ＢＬの直下に位置して、第１のドレインヴィアプラグＤＶ１およびドレインコンタクトプラグ（ＣＳ）ＤＣが設けられている。これらの第１のドレインヴィアプラグＤＶ１およびドレインコンタクトプラグＤＣは、シリコン基板２上から縦方向（ＸＹ平面に直交したＺ方向）に延設して構成されており、メモリセルトランジスタＴｍ１およびＴｍ２のドレイン領域（２ａ）と、その縦方向の上層に配設されるビット線ＢＬとを電気的に接続するために設けられている。
【００２５】
メインソース線ＭＳＬおよびローカルソース線ＬＳＬ１の交差領域には、ソースヴィアプラグＳＶ１が設けられている。このソースヴィアプラグＳＶ１は、ローカルソース線ＬＳＬ１の一部上およびメインソース線ＭＳＬの一部直下に挟まれるように配設されており、ローカルソース線ＬＳＬ１とメインソース線ＭＳＬとを電気的に接続するために設けられている。
【００２６】
メインソース線ＭＳＬおよびローカルソース線ＬＳＬ２の交差領域には、ソースヴィアプラグＳＶ２が設けられている。このソースヴィアプラグＳＶ２は、ローカルソース線ＬＳＬ２の一部上およびメインソース線ＭＳＬの一部直下に挟まれるように配設されており、ローカルソース線ＬＳＬ２とメインソース線ＭＳＬとを電気的に接続するために設けられている。
【００２７】
図２Ｂに示すように、メインソース線ＭＳＬの一部の直下方に位置し、且つ、Ｙ方向に隣り合うワード線ＷＬ１およびＷＬ２間（Ｙ方向に隣り合うローカルソース線ＬＳＬ１およびＬＳＬ２間）の、たとえば中央に位置して、ダミーコンタクトプラグ（ＣＳ）ＵＣが設けられている。このダミーコンタクトプラグＵＣは、隣接するドレインコンタクトプラグＤＣ間に、ドレインコンタクトプラグＤＣおよびＤＣ間の間隔と同一の間隔を有して並設されている。
【００２８】
ダミーコンタクトプラグＵＣは、電気構造的には、たとえばＹ方向に隣り合うメモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２間の干渉を防止するために設けられている。
【００２９】
さらに、図２Ａに示すように、メインソース線ＭＳＬおよびダミーコンタクトプラグＵＣの交差領域には、第２のドレインヴィアプラグＤＶ２が設けられている。この第２のドレインヴィアプラグＤＶ２は、ダミーコンタクトプラグＵＣ上およびメインソース線ＭＳＬの一部直下に挟まれるように配設されており、ダミーコンタクトプラグＵＣとメインソース線ＭＳＬとを電気的に接続するために設けられている。
【００３０】
すなわち、これらの第２のドレインヴィアプラグＤＶ２およびダミーコンタクトプラグＵＣは、シリコン基板２上からＺ方向に延設して構成されており、ダミーセルトランジスタＴＤ１およびＴＤ２のドレイン領域（２ａａ）と、その縦方向の上層に配設されるメインソース線ＭＳＬとを電気的に接続するために設けられている。
【００３１】
本実施形態の場合、ダミーセルトランジスタＴＤ１およびＴＤ２のソース領域（２ｂｂ）のみでなく、そのドレイン領域（２ａａ）をも、メインソース線ＭＳＬと電気的に接続するようにしている。これにより、ダミーセルトランジスタＴＤ１およびＴＤ２を、メモリセルトランジスタＴｍ１およびＴｍ２と同じパターンで配置できるようになる。つまり、第２のドレインヴィアプラグＤＶ２は、隣接する第１のドレインヴィアプラグＤＶ１との間隔が、それぞれ、第１のドレインヴィアプラグＤＶ１およびＤＶ１間と同一となる。したがって、そこでのパターンの周期性が崩れるのを防止できるようになる結果、リソグラフィによる第１のドレインヴィアプラグＤＶ１形成のためのマージンを十分に確保することが可能となる。
【００３２】
しかも、単に、複数のビット線ＢＬ間にメインソース線ＭＳＬが並設されることによる、パターンの周期性が崩れるのを防止できるのみでなく、動作時には、ダミーセルトランジスタＴＤ１およびＴＤ２のドレイン領域（２ａａ）の電位を、ソース領域（２ｂｂ）の電位と同電位に制御することが可能となる。これにより、ダミーセルトランジスタＴＤ１およびＴＤ２の電位を固定できるようになる結果、電位が不安定なために起こるダミーセルトランジスタＴＤ１およびＴＤ２の不自然な動作による、隣接するメモリセルトランジスタＴｍ１およびＴｍ２への影響を回避できる。
【００３３】
以下に、本実施形態にしたがったＮＯＲ型のフラッシュメモリ装置の、ダミーコンタクトプラグＵＣの周辺の断面構造について説明する。なお、図３は、図２Ａおよび図２ＢのIII − III線に沿う断面図を示しており、図４は、図２Ａおよび図２ＢのIV−IV線に沿う断面図を示している。また、図５は、図２Ａおよび図２ＢのV − V線に沿う断面図を示しており、図６は、図２Ａおよび図２ＢのVI−VI線に沿う断面図を示しており、図７は、図２Ａおよび図２ＢのVII − VII線に沿う断面図を示している。
【００３４】
まず、メモリセルトランジスタＴｍ１，Ｔｍ２およびダミーセルトランジスタＴＤ１，ＴＤ２の断面構造の詳細を説明する。なお、図４に示すように、メモリセルトランジスタＴｍ２はドレインコンタクトプラグＤＣを挟んでメモリセルトランジスタＴｍ１とＹ方向に対称構造で構成されており、メモリセルトランジスタＴｍ２はメモリセルトランジスタＴｍ１の構造とほぼ同一であるため、メモリセルトランジスタＴｍ１の構造説明を行い、メモリセルトランジスタＴｍ２の具体的な構造説明を省略する。
【００３５】
また、ダミーセルトランジスタＴＤ１のダミーゲート電極ＤＧ１およびダミーセルトランジスタＴＤ２のダミーゲート電極ＤＧ２の積層構造は、メモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２の積層ゲート電極構造と同様であるため、メモリセルトランジスタＴｍ１のゲート電極ＭＧ１の具体的構造説明を行い、メモリセルトランジスタＴｍ２のゲート電極ＭＧ２とダミーゲート電極ＤＧ１およびＤＧ２の構造説明を省略する。
【００３６】
図３、図５、図７に示すように、たとえばｐ型のシリコン基板２には、Ｘ方向に離間して複数の素子分離溝３が形成されている。これらの素子分離溝３は、Ｙ方向に沿って複数並設されており、複数の素子領域ＳａをＸ方向に区画している。これらの素子領域Ｓａは、図４に示すように、メモリセルトランジスタＴｍ１およびＴｍ２の第１のドレイン領域２ａと第１のソース領域２ｂ、および、その間に挟まれたチャネル領域を含む領域であり、ビット線ＢＬの直下方に位置して形成される。また、素子領域Ｓａは、図６に示すように、ダミーセルトランジスタＴＤ１およびＴＤ２を構成する第２のドレイン領域２ａａと第２のソース領域２ｂｂ、および、その間に挟まれたチャネル領域を含む領域でもあり、この素子領域Ｓａはメインソース線ＭＳＬの直下方に位置して形成される。
【００３７】
図３、図５、図７に示すように、複数の素子分離溝３にはそれぞれ素子分離絶縁膜４が埋め込まれており、素子分離領域（ＳＴＩ）Ｓｂを構成している。これらの素子分離絶縁膜４は、素子分離溝３の内面に沿って形成されたシリコン酸化膜４ａと、このシリコン酸化膜４ａの内側に埋め込まれたシリコン酸化膜４ｂとによって積層構造で構成され、シリコン基板２の表面より上方に突出して構成されている。
【００３８】
素子分離溝３により区画されたシリコン基板２の素子領域Ｓａ上には、シリコン酸化膜５が形成されている。このシリコン酸化膜５は、第１のゲート絶縁膜、トンネル絶縁膜として機能する膜である。
【００３９】
このシリコン酸化膜５上には、Ｘ方向に隣り合う素子分離絶縁膜４間に位置して多結晶シリコン層６が形成されている。この多結晶シリコン層６は、リンなどの不純物がドープされた非晶質シリコンが多結晶化して構成されており、その上面は、素子分離絶縁膜４の上面とほぼ一致するように形成されている。
【００４０】
多結晶シリコン層６の上には、多結晶シリコン層７が形成されている。この多結晶シリコン層７は、リンなどの不純物がドープされた非晶質シリコンが多結晶化して構成されており、隣接する素子分離絶縁膜４の上に張り出して形成されている。これらの多結晶シリコン層６および７は、Ｘ方向の断面において所謂Ｔ型形状に形成されており、メモリセルトランジスタＴｍ１の浮遊ゲート電極ＦＧ（図４参照）として構成される。なお、図３に示すように、多結晶シリコン層７は、Ｘ方向に隣り合う浮遊ゲート電極ＦＧ間において素子分離絶縁膜４上で分断されている。本実施形態においては、多結晶シリコン層７は素子分離絶縁膜４上に張り出す構成であるが、多結晶シリコン層７の側壁が多結晶シリコン層６の側壁と面一で、多結晶シリコン層７が隣接する素子分離絶縁膜４上に張り出さない構成であってもよい。
【００４１】
多結晶シリコン層７、および、当該多結晶シリコン層７が分断された素子分離絶縁膜４の上には、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）８がＸ方向に沿って形成されている。このＯＮＯ膜８は、第２のゲート絶縁膜、ゲート間絶縁膜、インターポリ絶縁膜、導電層間絶縁膜として機能する。
【００４２】
このＯＮＯ膜８の上には、多結晶シリコン層９が形成されている。この多結晶シリコン層９は、リンなどの不純物がドープされた非晶質シリコンが多結晶化して構成された層である。多結晶シリコン層９の上には、タングステンシリサイド（ＷＳｉ）層１０が形成されており、タングステンシリサイド層１０の上には、キャップ膜としてのシリコン酸化膜１１が形成されている。
【００４３】
図４および図６に示すように、制御ゲート電極ＣＧは、多結晶シリコン層９およびタングステンシリサイド層１０により構成される。メモリセルトランジスタＴｍ１のゲート電極ＭＧ１およびメモリセルトランジスタＴｍ２のゲート電極ＭＧ２（いずれも積層ゲート電極に相当）は、シリコン基板２の上に、シリコン酸化膜５を介して積層された層６〜層１０によって構成されている。
【００４４】
図４に示すように、Ｙ方向の断面において、層６〜層１１は、その側面が面一に形成されている。シリコン基板２の表層において、ゲート電極ＭＧ１およびＭＧ２のＹ方向の両脇には、一方に第１のドレイン領域２ａが形成され、他方に第１のソース領域２ｂが形成されている。これらの第１のドレイン／ソース領域２ａ，２ｂ上には、シリコン酸化膜５を介して、シリコン酸化膜１２、シリコン窒化膜１３が順に薄く形成されており、この上には、ゲート電極ＭＧ１およびＭＧ２の側方に位置してＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１４が埋め込まれている。
【００４５】
さらに詳述すれば、図４に示すように、多結晶シリコン層６および７、ＯＮＯ膜８、多結晶シリコン層９、タングステンシリサイド膜１０の側壁面には、シリコン酸化膜１２が薄く形成されている。シリコン酸化膜１１および１２の上を覆うように、バリア膜としてのシリコン窒化膜１３が形成されている。シリコン窒化膜１３のＹ方向の側部には、ＢＰＳＧ膜１４が形成されている。
【００４６】
このＢＰＳＧ膜１４は、図５に示すように、ドレインコンタクトプラグＤＣおよびダミーコンタクトプラグＵＣの周囲（外周部）に埋め込まれている。ＢＰＳＧ膜１４は、図４に示すように、その上面が、シリコン窒化膜１３の上面と面一になるように形成されている。
【００４７】
シリコン窒化膜１３およびＢＰＳＧ膜１４の上には、シリコン酸化膜１５が形成されている。また、シリコン酸化膜１５の上（上層）には、シリコン酸化膜１６が積層されている。これらのシリコン酸化膜１５および１６は、ゲート電極ＭＧ１およびＭＧ２の上層における層間絶縁膜を構成する。
【００４８】
シリコン基板２の第１のドレイン領域２ａ上には、それぞれ、ドレインコンタクトプラグＤＣが形成されている。このドレインコンタクトプラグＤＣは、第１のドレイン領域２ａの直上からＺ方向に沿って延設されており、シリコン酸化膜１５、ＢＰＳＧ膜１４、シリコン窒化膜１３、シリコン酸化膜１２、シリコン酸化膜５に対して、貫通形成されている。図５に示すように、これらのドレインコンタクトプラグＤＣは、Ｘ方向に対して、同一間隔および同一幅で並設されている。
【００４９】
図５に示すように、第１のドレイン領域２ａはＸ方向に並設されており、素子分離絶縁膜４によって互いに電気的に絶縁されている。シリコン基板２の表層には、第１のドレイン領域２ａに並設して第２のドレイン領域２ａａが形成されている。第２のドレイン領域２ａａは、隣り合う第１のドレイン領域２ａおよび２ａ間の間隔と同一間隔をもって、第１のドレイン領域２ａに対してＸ方向に並設されている。複数の第１のドレイン領域２ａと第２のドレイン領域２ａａは、素子分離絶縁膜４によって互いに電気的に絶縁されている。
【００５０】
第２のドレイン領域２ａａ上には、ダミーコンタクトプラグＵＣが形成されている。ドレインコンタクトプラグＤＣはＸ方向に並設されているが、ダミーコンタクトプラグＵＣは、隣り合うドレインコンタクトプラグＤＣおよびＤＣ間のＸ方向の間隔と同一間隔をもって、当該ドレインコンタクトプラグＤＣに並設されているとともに、ドレインコンタクトプラグＤＣのＸ方向の幅と同一幅で形成されている。ダミーコンタクトプラグＵＣとドレインコンタクトプラグＤＣとは、層１２〜層１５によって、Ｘ方向に互いに電気的に分離されている。
【００５１】
ドレインコンタクトプラグＤＣおよびダミーコンタクトプラグＵＣは、同一材料によって構成されている。これらのドレインコンタクトプラグＤＣおよびダミーコンタクトプラグＤＣは、タングステン層１７と、このタングステン層１７の下面および側面を覆うように形成されたバリアメタル膜１８とによって、金属配線層として構成されている。
【００５２】
他方、図７に示すように、シリコン基板２の表層には、第１のソース領域２ｂがＸ方向に並設されている。複数の第１のソース領域２ｂは、素子分離絶縁膜４によってＸ方向に互いに電気的に絶縁されている。また、シリコン基板２の表層には、第１のソース領域２ｂに並設して第２のソース領域２ｂｂが形成されている。第２のソース領域２ｂｂは、隣り合う第１のソース領域２ｂおよび２ｂ間の間隔と同一間隔をもって、第１のソース領域２ｂに対してＸ方向に並設されている。複数の第１のソース領域２ｂと第２のソース領域２ｂｂとは、素子分離絶縁膜４によって互いに電気的に絶縁されている。
【００５３】
これらの第１および第２のソース領域２ｂおよび２ｂｂ上には、ローカルソース線ＬＳＬ１が形成されている。ローカルソース線ＬＳＬ１は、それぞれ、Ｘ方向に複数設けられた第１および第２のソース領域２ｂおよび２ｂｂ（素子領域Ｓａ）上を連結して渡り、当該複数の第１のソース領域２ｂに対して構造的および電気的に接続して構成されている。つまり、ローカルソース線ＬＳＬ１は、それぞれ、複数の素子領域Ｓａおよび素子分離領域Ｓｂを跨いでＸ方向に沿って形成されている。なお、構造断面を図示しないが、ローカルソース線ＬＳＬ２もローカルソース線ＬＳＬ１と同様の構造である。
【００５４】
図４ないし図７に示すように、ドレインコンタクトプラグＤＣ、ダミーコンタクトプラグＵＣ、シリコン酸化膜１５、ローカルソース線ＬＳＬ１およびＬＳＬ２の上面は、平面状に形成されている。図４ないし図７に示すように、シリコン酸化膜１５、ローカルソース線ＬＳＬ１およびＬＳＬ２の上には、層間絶縁膜１６が形成されている。
【００５５】
図４および図５に示すように、ドレインコンタクトプラグＤＣ上の一部には、ドレインヴィアプラグＤＶ１が形成されている。このドレインヴィアプラグＤＶ１は、個々のドレインコンタクトプラグＤＣの上に形成されている。図５および図６に示すように、ダミーコンタクトプラグＵＣ上の一部には、ドレインヴィアプラグＤＶ２が形成されている。このドレインヴィアプラグＤＶ２は、個々のダミーコンタクトプラグＵＣの上に形成されている。
【００５６】
他方、図６および図７に示すように、ローカルソース線ＬＳＬ１上の一部にはソースヴィアプラグＳＶ１が形成されており、ローカルソース線ＬＳＬ２上の一部にはソースヴィアプラグＳＶ２が形成されている。
【００５７】
ドレインヴィアプラグＤＶ１およびＤＶ２とソースヴィアプラグＳＶ１およびＳＶ２とは、同一の積層構造によって構成されており、それぞれ、タングステン層１９と、このタングステン層１９の下面および側面を覆うように形成されたバリアメタル膜２０とにより、金属配線層として形成されている。図４ないし図７に示すように、層間絶縁膜１６、ドレインヴィアプラグＤＶ１およびＤＶ２、ソースヴィアプラグＳＶ１およびＳＶ２の上面は、平面状に形成されている。
【００５８】
図３ないし図５に示すように、ビット線ＢＬは、層間絶縁膜１６およびドレインヴィアプラグＤＶ１の上に形成され、図２Ａに示すように、Ｙ方向に離間して形成された複数のドレインヴィアプラグＤＶ１を連結結合している。
【００５９】
図５ないし図７に示すように、メインソース線ＭＳＬは、層間絶縁膜１６、ドレインヴィアプラグＤＶ２、ソースヴィアプラグＳＶ１およびＳＶ２の上に形成され、図２Ａおよび図６に示すように、Ｙ方向に離間して形成された複数のドレインヴィアプラグＤＶ２、ソースヴィアプラグＳＶ１およびＳＶ２を連結結合している。このメインソース線ＭＳＬは、ドレインヴィアプラグＤＶ２を介して、その下方に設けられたダミーコンタクトプラグＵＣと電気的に接続されている。
【００６０】
ここで、図２Ａおよび図２Ｂに示したように、Ｘ方向に隣り合うメモリセルトランジスタＴｍ１のゲート電極ＭＧ１間で、且つ、メインソース線ＭＳＬの直下には、ダミーゲート電極ＤＧ１が設けられており、Ｘ方向に隣り合うメモリセルトランジスタＴｍ２のゲート電極ＭＧ２間で、且つ、メインソース線ＭＳＬの直下には、ダミーゲート電極ＤＧ２が設けられている。これらのダミーゲート電極ＤＧ１またはＤＧ２にワード線ＷＬ１またはＷＬ２から電圧が与えられ、ダミーセルトランジスタＴＤ１またはＴＤ２がオンになってもソース／ドレインが同電位のため、オン電流が流れることはない。
【００６１】
ドレインコンタクトプラグＤＣに並設して、ダミーコンタクトプラグＵＣが設けられているので、メモリセルトランジスタＴｍ１およびＴｍ２のデータ保持特性を維持しながら、ドレインコンタクトプラグＤＣをＹ方向に挟んで隣り合うゲート電極ＭＧ１およびＭＧ２間の干渉を抑制することができる。
【００６２】
つまり、ダミーコンタクトプラグＵＣが、Ｘ方向の複数のドレインコンタクトプラグＤＣ間に設けられているため、ダミーコンタクトプラグＵＣのＸ方向の両脇の複数のドレインコンタクトプラグＤＣをＹ方向に挟んで隣り合うゲート電極ＭＧ１およびＭＧ２間の干渉を抑制することができる。
【００６３】
なお、上記したＮＯＲ型のフラッシュメモリ装置の場合、図３ないし図７に示すように、メモリセル領域Ｍ内においては、下層側から上層側に向けて、シリコン基板２の表層ＬＹ１、コンタクトプラグ形成層ＬＹ２、ヴィアプラグ形成層ＬＹ３、配線層ＬＹ４の多層構造で構成されている。また、コンタクトプラグ形成層ＬＹ２と同一層の一部には、積層ゲート電極層ＬＹ２ａが設けられている。コンタクトプラグ形成層ＬＹ２の高さは、積層ゲート電極層ＬＹ２ａの高さよりも高い。
【００６４】
詳細については割愛するが、これらの層ＬＹ１〜ＬＹ４の同一層内の各電気的導電要素は、製造プロセス上、同一工程で形成される。特に、ドレインヴィアプラグＤＶ２は、ドレインヴィアプラグＤＶ１とソースヴィアプラグＳＶ１およびＳＶ２との形成に用いるマスクに若干の改良を加えることにより、同一工程において容易に形成できる。
【００６５】
つまり、図３ないし図７に示すように、ドレインコンタクトプラグＤＣ、ローカルソース線ＬＳＬ１およびＬＳＬ２、ダミーコンタクトプラグＵＣ、シリコン酸化膜１５上に、シリコン酸化膜１６を堆積し、当該シリコン酸化膜１６上にレジストを塗布してパターンニングし、シリコン酸化膜１６をＲＩＥ法により除去加工処理する。次いで、バリアメタル膜２０をスパッタ処理するとともに、その内側にタングステン１９を埋め込み、ＣＭＰ法により平坦化処理する。これにより、ソースヴィアプラグＳＶ１およびＳＶ２とドレインヴィアプラグＤＶ１およびＤＶ２とを同一工程で形成できる。
【００６６】
上記したように、本実施形態においては、ドレインヴィアプラグＤＶ１とＸ方向に並設して、ダミーのドレインヴィアプラグＤＶ２を設けるようにしている。ドレインヴィアプラグＤＶ２は、隣り合うドレインヴィアプラグＤＶ１に対して、当該ドレインヴィアプラグＤＶ１間のＸ方向の間隔と同一間隔を有して配設されている。また、ドレインヴィアプラグＤＶ２は、ダミーコンタクトプラグＵＣを介して、ダミーセルトランジスタＴＤ１およびＴＤ２の第２のドレイン領域２ａａに接続されている。ダミーセルトランジスタＴＤ１およびＴＤ２は、ドレイン領域２ａａとソース領域２ｂｂとが電気的にショートすることになるが、ダミーセルトランジスタＴＤ１およびＴＤ２はセル動作させる必要がないため、特に問題はない（ワード線ＷＬ１またはＷＬ２がバイアスされて、ダミーセルトランジスタＴＤ１またはＴＤ２がオンしたとしても、ダミーセルトランジスタＴＤ１またはＴＤ２のドレイン領域２ａａおよびソース領域２ｂｂにソース電位が与えられるだけ）。
【００６７】
すなわち、ビット線ＢＬとメインソース線ＭＳＬとをＸ方向に同一間隔で並設するように形成しているため、Ｙ方向に隣り合うワード線ＷＬ１およびＷＬ２間において、メモリセルトランジスタＴｍ１およびＴｍ２と同じ周期となるように、メインソース線ＭＳＬにつながるドレインヴィアプラグＤＶ２を設けた場合、そこでのパターンの周期性を容易に確保できるようになる。これにより、従来は周期性が崩れるために十分なマージンが得られなかった、メインソース線ＭＳＬに隣接するドレインヴィアプラグＤＶ１の、リソグラフィのためのマージンを向上できるようになる。したがって、微細化にともなうリソグラフィのパターン解像性／寸法制御性を改善することが可能となるものである。
【００６８】
しかも、ダミーセルトランジスタＴＤ１およびＴＤ２の第２のドレイン領域２ａａをも、メインソース線ＭＳＬに接続させるようにした場合には、ダミーセルトランジスタＴＤ１またはＴＤ２の、不安定な電位による不自然な動作を抑制できるようになる。その結果、メインソース線ＭＳＬに隣接するメモリセルトランジスタＴｍ１およびＴｍ２の動作を予測し易くなるなど、より安定した動作が可能となるものである。
【００６９】
なお、上記した実施形態においては、ローカルソース線がＬＩ構造とされたＮＯＲ型のフラッシュメモリ装置を例に説明したが、これに限らず、たとえばＳＡＳ（Ｓｅｌｆ Ａｌｉｇｎ Ｓｏｕｒｃｅ）構造のローカルソース線を備えるＮＯＲ型のフラッシュメモリ装置にも適用することが可能である。つまり、ＮＯＲ型のフラッシュメモリ装置としては、素子分離絶縁膜４の一部を選択的に除去し、Ｘ方向に連続するソース領域からなるローカルソース線を備えるものであってもよい。ただし、この場合には、別途、ソース領域とソースヴィアプラグとを接続するためのコンタクトプラグが必要となる。
【００７０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態にしたがった、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ装置）におけるメモリセルアレイの一例を示す回路図。
【図２Ａ】図１に対応した、構成（上層部分）の一部を透過して示す平面図。
【図２Ｂ】図１に対応した、構成（下層部分）の一部を透過して示す平面図。
【図３】図２Ａおよび図２ＢのIII − III線に沿う、メモリセルアレイの構成を示す断面図。
【図４】図２Ａおよび図２ＢのIV−IV線に沿う、メモリセルアレイの構成を示す断面図。
【図５】図２Ａおよび図２ＢのV − V線に沿う、メモリセルアレイの構成を示す断面図。
【図６】図２Ａおよび図２ＢのVI−VI線に沿う、メモリセルアレイの構成を示す断面図。
【図７】図２Ａおよび図２ＢのVII − VII線に沿う、メモリセルアレイの構成を示す断面図。
【符号の説明】
【００７２】
１…ＮＯＲ型のフラッシュメモリ装置、２ａ…第１のドレイン領域、２ｂ…第１のソース領域、２ａａ…第２のドレイン領域、２ｂｂ…第２のソース領域、Ｍ…メモリセル領域、Ａｒ…セルアレイ、Ｔｍ１，Ｔｍ２…メモリセルトランジスタ、ＷＬ１，ＷＬ２…ワード線、ＢＬ…ビット線、ＭＳＬ…メインソース線、ＬＳＬ１，ＬＳＬ２…ローカルソース線、ＴＤ１，ＴＤ２…ダミーセルトランジスタ、ＤＶ１…第１のドレインヴィアプラグ、ＤＶ２…第２のドレインヴィアプラグ、ＤＣ…ドレインコンタクトプラグ（ＣＳ）、ＳＶ１，ＳＶ２…ソースヴィアプラグ、ＵＣ…ダミーコンタクトプラグ（ＣＳ）。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された積層ゲート電極と、前記積層ゲート電極の両脇に位置して前記半導体基板の表層に形成された第１のドレイン領域および第１のソース領域と、をそれぞれ備え、前記積層ゲート電極と前記第１のドレイン領域および前記第１のソース領域とが、それぞれ、所定方向に配列された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタの配列方向に並設され、前記複数のメモリセルトランジスタの前記積層ゲート電極の配列方向に第１の間隔を有して並設されたダミーゲート電極と、前記複数のメモリセルトランジスタの前記第１のドレイン領域の配列方向に前記第１の間隔を有して並設された第２のドレイン領域、および、前記複数のメモリセルトランジスタの前記第１のソース領域の配列方向に前記第１の間隔を有して並設された第２のソース領域と、を備えたダミートランジスタと、
前記複数のメモリセルトランジスタの、前記第１のドレイン領域上にそれぞれ形成された複数のドレインコンタクトプラグと、
前記複数のメモリセルトランジスタの前記第１のソース領域および前記ダミートランジスタの前記第２のソース領域を含み、前記所定方向に沿って形成されたローカルソース線と、
前記ダミートランジスタの前記第２のドレイン領域上に位置して、前記ドレインコンタクトプラグに並設されたダミーコンタクトプラグと、
前記複数のドレインコンタクトプラグ上にそれぞれ形成された複数の第１のドレインヴィアプラグと、
前記複数の第１のドレインヴィアプラグ上に、それぞれ、前記所定方向に交差する交差方向に沿って並設された複数のビット線と、
前記ダミートランジスタ上に位置し、隣接するビット線との間に前記第１の間隔を有して前記複数のビット線に並設され、前記ダミートランジスタの前記第２のソース領域と電気的に接続されたメインソース線と、
前記メインソース線と前記ダミーコンタクトプラグとの間に位置して、前記複数の第１のドレインヴィアプラグに並設された第２のドレインヴィアプラグと
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記複数のビット線は、隣り合うビット線間および隣接する前記メインソース線との間に、それぞれ、前記第１の間隔を有して並設されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミーコンタクトプラグは、前記複数のドレインコンタクトプラグ間に設けられ、隣接するドレインコンタクトプラグとの間が前記第１の間隔とされていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ローカルソース線は、前記第１のソース領域上および前記第２のソース領域上を連結するようにして設けられた、Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ構造を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ローカルソース線は、前記第１のソース領域および前記第２のソース領域が連続するようにして形成された、Ｓｅｌｆ Ａｌｉｇｎ Ｓｏｕｒｃｅ構造を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された積層ゲート電極と、前記積層ゲート電極の両脇に位置して前記半導体基板の表層に形成された第１のドレイン領域および第１のソース領域と、をそれぞれ備え、前記積層ゲート電極と前記第１のドレイン領域および前記第１のソース領域とが、それぞれ、所定方向に配列された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタの配列方向に並設され、前記複数のメモリセルトランジスタの前記積層ゲート電極の配列方向に第１の間隔を有して並設されたダミーゲート電極と、前記複数のメモリセルトランジスタの前記第１のドレイン領域の配列方向に前記第１の間隔を有して並設された第２のドレイン領域、および、前記複数のメモリセルトランジスタの前記第１のソース領域の配列方向に前記第１の間隔を有して並設された第２のソース領域と、を備えたダミートランジスタと、
前記複数のメモリセルトランジスタの、前記第１のドレイン領域上にそれぞれ形成された複数のドレインコンタクトプラグと、
前記複数のメモリセルトランジスタの前記第１のソース領域および前記ダミートランジスタの前記第２のソース領域を含み、前記所定方向に沿って形成されたローカルソース線と、
前記ダミートランジスタの前記第２のドレイン領域上に位置して、前記ドレインコンタクトプラグに並設されたダミーコンタクトプラグと、
前記複数のドレインコンタクトプラグ上にそれぞれ形成された複数の第１のドレインヴィアプラグと、
前記複数の第１のドレインヴィアプラグ上に、それぞれ、前記所定方向に交差する交差方向に沿って並設された複数のビット線と、
前記ダミートランジスタ上に位置し、隣接するビット線との間に前記第１の間隔を有して前記複数のビット線に並設され、前記ダミートランジスタの前記第２のソース領域と電気的に接続されたメインソース線と、
前記メインソース線と前記ダミーコンタクトプラグとの間に位置して、前記複数の第１のドレインヴィアプラグに並設された第２のドレインヴィアプラグと
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記複数のビット線は、隣り合うビット線間および隣接する前記メインソース線との間に、それぞれ、前記第１の間隔を有して並設されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミーコンタクトプラグは、前記複数のドレインコンタクトプラグ間に設けられ、隣接するドレインコンタクトプラグとの間が前記第１の間隔とされていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ローカルソース線は、前記第１のソース領域上および前記第２のソース領域上を連結するようにして設けられた、Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ構造を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ローカルソース線は、前記第１のソース領域および前記第２のソース領域が連続するようにして形成された、Ｓｅｌｆ Ａｌｉｇｎ Ｓｏｕｒｃｅ構造を有することを特徴とする請求項１に記載の半導体記憶装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−２０５０４０（Ｐ２００８−２０５０４０Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−３６９０９（Ｐ２００７−３６９０９）
【出願日】平成１９年２月１６日（２００７．２．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月１６日（２００７．２．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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